JPH04354437A - Digital data transmission interface - Google Patents
Digital data transmission interfaceInfo
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- JPH04354437A JPH04354437A JP3129982A JP12998291A JPH04354437A JP H04354437 A JPH04354437 A JP H04354437A JP 3129982 A JP3129982 A JP 3129982A JP 12998291 A JP12998291 A JP 12998291A JP H04354437 A JPH04354437 A JP H04354437A
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- 230000005540 biological transmission Effects 0.000 title claims abstract description 18
- 238000006243 chemical reaction Methods 0.000 claims abstract description 19
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Abstract
Description
【０００１】0001
【産業上の利用分野】本発明は、低速信号を高速信号に
多重化して伝送するデジタルデ−タ伝送インタフェイス
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital data transmission interface for multiplexing low-speed signals into high-speed signals and transmitting the multiplexed signals.
【０００２】0002
【従来の技術】従来より、デジタルデ−タ伝送インタフ
ェイスとして、デ−タ端末装置から加入者線を介して伝
送されてきた信号をＤＳ０信号に変換するオフィスチャ
ンネルユニット（ＯＣＵ）が知られている。このＯＣＵ
は、宅内終端装置がデ−タ端末装置からデ−タがないこ
とを示す情報を受けてアイドルコ−ドを送出した場合に
、これを受信してこのアイドルコ−ドに含まれるコント
ロ−ルコ−ドをそのままＤＳ０信号として送信すること
ができるようにするためバイト同期を取り直している。2. Description of the Related Art Conventionally, an office channel unit (OCU) has been known as a digital data transmission interface, which converts a signal transmitted from a data terminal device via a subscriber line into a DS0 signal. There is. This OCU
When the home terminal equipment receives information from the data terminal equipment indicating that there is no data and sends out an idle code, it receives this and sends the control code included in this idle code. Byte synchronization is being re-established so that the - code can be sent as is as a DS0 signal.
【０００３】0003
【発明が解決しようとする課題】しかし、従来のＯＣＵ
においては、アイドルコ−ドを受けた場合においてバイ
ト同期を取り直す際に、アイドルコ−ドの直前に位置す
るビットにアイドルコ−ドがかぶさってしまうから、ア
イドルコ−ドの直前に位置するビット（図３においては
４ビット）が欠落してしまういう問題がある。[Problem to be solved by the invention] However, the conventional OCU
In this case, when re-synchronizing bytes when an idle code is received, the idle code overlaps the bit located immediately before the idle code, so the bit located immediately before the idle code is There is a problem that (4 bits in FIG. 3) are lost.
【０００４】本発明の課題は、デ−タが送信されている
ことを示す信号を受けている状態からデ−タが送信され
ていないことを示す信号を受ける状態に変わった時に（
アイドルコ−ドを受けた時）バイト同期を取り直す際に
デ−タの欠落を防止することができるデジタルデ−タ伝
送インタフェイスを提供することにある。[0004] The problem of the present invention is that when the state changes from receiving a signal indicating that data is being transmitted to receiving a signal indicating that data is not being transmitted (
An object of the present invention is to provide a digital data transmission interface that can prevent data loss when re-synchronizing bytes (when an idle code is received).
【０００５】[0005]
【課題を解決するための手段】本発明によれば、低速信
号を高速信号に多重化して伝送するデジタルデ−タ伝送
インタフェイスにおいて、デ−タが送信されていること
を示す信号を受けている状態からデ−タが送信されてい
ないことを示す信号を受ける状態に変わった時にこの時
点から１バイト分の時間を遅らせてからバイト同期を取
り直すことを特徴とするデジタルデ−タ伝送インタフェ
イスが得られる。[Means for Solving the Problems] According to the present invention, in a digital data transmission interface that multiplexes a low-speed signal into a high-speed signal and transmits the same, a signal indicating that data is being transmitted is received. A digital data transmission interface characterized in that when the state changes from a state in which data is being transmitted to a state in which a signal indicating that data is not being transmitted is received, a time delay of one byte is delayed from this point and then byte synchronization is reestablished. is obtained.
【０００６】また、本発明によれば、低速信号を高速信
号に多重化して伝送するデジタルデ−タ伝送インタフェ
イスにおいて、前記低速信号を受けてパラレル信号に変
換するエンコ−ダと、このエンコ−ダからのパラレル信
号をシリアル信号に変換するパラレル／シリアル変換回
路と、このパラレル／シリアル変換回路からのシリアル
信号を高速信号に変換する多重化回路とを具備し、前記
多重化回路は、デ−タが送信されていることを示す信号
を受けている状態からデ−タが送信されていないことを
示す信号を受ける状態に変わった時にこの時点から１バ
イト分の時間を遅らせてからバイト同期を取り直すこと
を特徴とするデジタルデ−タ伝送インタフェイスが得ら
れる。According to the present invention, a digital data transmission interface that multiplexes a low-speed signal into a high-speed signal and transmits the same includes an encoder that receives the low-speed signal and converts it into a parallel signal, and an encoder that receives the low-speed signal and converts it into a parallel signal. a parallel/serial conversion circuit that converts a parallel signal from a data processor into a serial signal, and a multiplexing circuit that converts a serial signal from the parallel/serial conversion circuit into a high-speed signal, and the multiplexing circuit is configured to convert a parallel signal from a data processor into a serial signal. When the state changes from receiving a signal indicating that data is being transmitted to receiving a signal indicating that data is not being transmitted, from this point on, the byte synchronization is delayed by one byte. A digital data transmission interface is obtained which is characterized in that it can be reused.
【０００７】[0007]
【実施例】次に、本発明の実施例を図面に基いて詳細に
説明する。Embodiments Next, embodiments of the present invention will be described in detail with reference to the drawings.
【０００８】図１は、５６ｋｂｐｓのデジタルデ−タ信
号をＤＳ０信号に変換する１実施例のフレ−ム構成図で
ある。FIG. 1 is a frame configuration diagram of an embodiment for converting a 56 kbps digital data signal into a DS0 signal.
【０００９】デ−タ端末装置の出力ＳＤにおいてデ−タ
伝送が終了するとＲＳ（Ｒｅｑｕｅｓｔ ｔｏ Ｓ
ｅｎｄ）は、デ−タが送信されていないことを伝えるア
イドルコ−ドを送信する。ところで、５６ｋｂｐｓのデ
ジタルデ−タを受信したＯＣＵでは、ＤＳ０信号として
送信するために、１バイトを７ビットのデジタルデ−タ
信号と１バイトのコントロ−ル信号に割り当てている。[0009] When data transmission is completed at the output SD of the data terminal device, an RS (Request to S
end) sends an idle code indicating that no data is being sent. By the way, the OCU that receives 56 kbps digital data allocates 1 byte to a 7-bit digital data signal and a 1-byte control signal in order to transmit it as a DS0 signal.
【００１０】このＯＣＵにおいて、アイドルコ−ドに含
まれるコントロ−ルコ−ドをそのままＤＳ０信号として
送信するために、７ビット単位のバイト同期を取り直す
。この際、ＲＳ信号がＯＦＦになってから１バイト分の
時間遅らせてからバイト同期を取り直すことによってデ
ジタルデ−タを確実に伝送した後に、バイト同期を取り
直している。[0010] In this OCU, in order to transmit the control code included in the idle code as it is as a DS0 signal, byte synchronization is re-established in units of 7 bits. At this time, byte synchronization is reestablished after a time delay of one byte after the RS signal is turned off, thereby ensuring that the digital data is transmitted, and then byte synchronization is reestablished.
【００１１】なお、本発明は、９．６ｋｂｐｓ、４．８
ｋｂｐｓまたは２．４ｋｂｐｓのサブレ−トについても
、適用することができる。[0011] Note that the present invention provides 9.6 kbps, 4.8 kbps
It can also be applied to subrates of kbps or 2.4 kbps.
【００１２】図２は、本発明をデジタルデ−タサ−ビス
（ＤＤＳ）に適用した実施例を示すブロック図である。FIG. 2 is a block diagram showing an embodiment in which the present invention is applied to a digital data service (DDS).
【００１３】この実施例は、ＤＤＳ送信デ−タ信号２１
を受けてパラレルデ−タに変更するエンコ−ダ１１と、
このエンコ−ダ１１からのパラレルデ−タをＤＳ０のシ
リアル信号に変換するパラレル／シリアル変換回路１２
と、このパラレル／シリアル変換回路１２からのＤＳ０
のシリアル信号をＤＳ１送信デ−タ信号２２に変換する
ＤＳ０／ＤＳ１変換回路１３と、ＤＳ１受信デ−タ信号
２４をＤＳ０信号へ変換するＤＳ１／ＤＳ０変換回路１
４と、このＤＳ１／ＳＯ０変換回路１４からのＤＳ０信
号を８ビットのパラレル信号に変換するシリアル／パラ
レル変換回路１５と、このシリアル／パラレル変換回路
１５のパラレル信号をこれからコントロ−ルビットを取
り除いたデ−タ信号へ変換するデコ−ダ１６と、このデ
コ−ダ１６のデ−タ信号にコントロ−ルコ−ドを加えて
シリアルのＤＤＳ受信デ−タ信号２３へ変換するコント
ロ−ルコ−ド発生回路１７とから構成されている。In this embodiment, the DDS transmission data signal 21
an encoder 11 that receives the data and changes it to parallel data;
A parallel/serial conversion circuit 12 converts the parallel data from the encoder 11 into a serial signal of DS0.
and DS0 from this parallel/serial conversion circuit 12
DS0/DS1 conversion circuit 13 that converts the serial signal of DS1 into a DS1 transmission data signal 22, and DS1/DS0 conversion circuit 1 that converts the DS1 reception data signal 24 into a DS0 signal.
4, a serial/parallel conversion circuit 15 that converts the DS0 signal from this DS1/SO0 conversion circuit 14 into an 8-bit parallel signal, and a digital signal from which the control bits are removed from the parallel signal of this serial/parallel conversion circuit 15. - a decoder 16 that converts the data signal into a data signal, and a control code generation circuit that adds a control code to the data signal of the decoder 16 and converts it into a serial DDS reception data signal 23. It consists of 17.
【００１４】前記パラレル／シリアル変換回路１２と、
ＤＳ０／ＤＳ１変換回路１３と、ＤＳ１／ＤＳ０変換回
路１４と、シリアル／パラレル変換回路１５とには、Ｄ
ＤＳクロック信号が与えられる。[0014] The parallel/serial conversion circuit 12;
The DS0/DS1 conversion circuit 13, the DS1/DS0 conversion circuit 14, and the serial/parallel conversion circuit 15 have D
A DS clock signal is provided.
【００１５】前記ＤＳ０／ＤＳ１変換回路１３において
は、ＲＳ信号がＯＦＦになってから１バイト分の時間遅
らせてからバイト同期を取り直している。In the DS0/DS1 conversion circuit 13, byte synchronization is reestablished after a delay of one byte after the RS signal is turned off.
【００１６】[0016]
【発明の効果】本発明のデジタルデ−タ伝送インタフェ
イスは、デ−タが送信されていることを示す信号を受け
ている状態からデ−タが送信されていないことを示す信
号を受ける状態に変わった時にバイト同期を取り直す際
にデ−タの欠落を防止することができる。Effects of the Invention The digital data transmission interface of the present invention changes from a state in which a signal indicating that data is being transmitted to a state in which it receives a signal indicating that data is not being transmitted. It is possible to prevent data loss when re-establishing byte synchronization when a change occurs.
【図１】本発明の１実施例におけるフレ−ムの構成を示
すフレ−ム構成図である。FIG. 1 is a frame configuration diagram showing the configuration of a frame in one embodiment of the present invention.
【図２】本発明の１実施例を示すブロック図である。FIG. 2 is a block diagram showing one embodiment of the present invention.
【図３】従来のデジタルデ−タ伝送インタフェイスの１
例におけるフレ−ムの構成を示すフレ−ム構成図である
。[Figure 3] One of conventional digital data transmission interfaces
FIG. 3 is a frame configuration diagram showing the configuration of a frame in an example.
１１ エンコ−ダ １２ パラレル／シリアル変換回路 １３ ＤＳ０／ＤＳ１変換回路 11 Encoder 12 Parallel/serial conversion circuit 13 DS0/DS1 conversion circuit
Claims (2)
するデジタルデ−タ伝送インタフェイスにおいて、デ−
タが送信されていることを示す信号を受けている状態か
らデ−タが送信されていないことを示す信号を受ける状
態に変わった時にこの時点から１バイト分の時間を遅ら
せてからバイト同期を取り直すことを特徴とするデジタ
ルデ−タ伝送インタフェイス。Claim 1: A digital data transmission interface that multiplexes low-speed signals into high-speed signals and transmits the data.
When the state changes from receiving a signal indicating that data is being transmitted to receiving a signal indicating that data is not being transmitted, from this point on, the byte synchronization is delayed by one byte. A digital data transmission interface that is characterized by being able to be read again.
するデジタルデ−タ伝送インタフェイスにおいて、前記
低速信号を受けてパラレル信号に変換するエンコ−ダと
、このエンコ−ダからのパラレル信号をシリアル信号に
変換するパラレル／シリアル変換回路と、このパラレル
／シリアル変換回路からのシリアル信号を高速信号に変
換する多重化回路とを具備し、前記多重化回路は、デ−
タが送信されていることを示す信号を受けている状態か
らデ−タが送信されていないことを示す信号を受ける状
態に変わった時にこの時点から１バイト分の時間を遅ら
せてからバイト同期を取り直すことを特徴とするデジタ
ルデ−タ伝送インタフェイス。2. A digital data transmission interface that multiplexes a low-speed signal into a high-speed signal and transmits the same, comprising an encoder that receives the low-speed signal and converts it into a parallel signal, and an encoder that converts the low-speed signal into a parallel signal. It is equipped with a parallel/serial conversion circuit that converts the serial signal into a serial signal, and a multiplexing circuit that converts the serial signal from the parallel/serial conversion circuit into a high-speed signal.
When the state changes from receiving a signal indicating that data is being transmitted to receiving a signal indicating that data is not being transmitted, from this point on, the byte synchronization is delayed by one byte. A digital data transmission interface that is characterized by being able to be read again.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP03129982A JP3112032B2 (en) | 1991-05-31 | 1991-05-31 | Digital data transmission interface |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03129982A JP3112032B2 (en) | 1991-05-31 | 1991-05-31 | Digital data transmission interface |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04354437A true JPH04354437A (en) | 1992-12-08 |
| JP3112032B2 JP3112032B2 (en) | 2000-11-27 |
Family
ID=15023237
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| JP03129982A Expired - Fee Related JP3112032B2 (en) | 1991-05-31 | 1991-05-31 | Digital data transmission interface |
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