JPH04261047A - Semiconductor device and manufacture thereof - Google Patents

Semiconductor device and manufacture thereof

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JPH04261047A
JPH04261047A JP1795291A JP1795291A JPH04261047A JP H04261047 A JPH04261047 A JP H04261047A JP 1795291 A JP1795291 A JP 1795291A JP 1795291 A JP1795291 A JP 1795291A JP H04261047 A JPH04261047 A JP H04261047A
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JP
Japan
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insulating film
interlayer insulating
transistor
tungsten
film
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Application number
JP1795291A
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Japanese (ja)
Inventor
Takeshi Koga
剛 古賀
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPH04261047A publication Critical patent/JPH04261047A/en
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Abstract

PURPOSE:To prevent the generation of failures, such as disconnection by forming a second metal wiring connected to a gate electrode on the surface of a second layer insulating film which covers a first layer insulating film. CONSTITUTION:There are installed a first layer insulating film 8 which covers a transistor prepared in an element region on a silicon substrate 1 and an element isolation region 2 and a second layer insulating film 15 which covers the first layer insulating film 8. A second metal wiring 10 connected to a gate electrode 3 of the transistor is formed on the surface of the second layer insulating film 15. The gate electrode 3 is constituted by a polysilicon film 6 formed on a gate oxide film 5 and a tungsten silicide film 7 formed in such a fashion that it may cover the polysilicon film 6.

Description

【発明の詳細な説明】[Detailed description of the invention]

【0001】0001

【産業上の利用分野】本発明は半導体装置及びその製造
方法にかかり、詳しくは、その配線構造に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to its wiring structure.

【0002】0002

【従来の技術】従来から、半導体装置としては、図2で
示すように構成されたものがある。すなわち、この図2
における符号1はシリコン基板、2はシリコン基板1の
素子領域に作り込まれたトランジスタを互いに分離する
ための素子分離領域、3はトランジスタを構成するゲー
ト電極であり、4はそのソース・ドレインである。そし
て、このゲート電極3は、ゲート酸化膜5上に形成され
たポリシリコン膜6と、これを覆って形成されたタング
ステン・シリサイド膜7とから構成されている。
2. Description of the Related Art Conventionally, semiconductor devices have been constructed as shown in FIG. In other words, this figure 2
1 is a silicon substrate, 2 is an element isolation region for isolating transistors formed in the element region of the silicon substrate 1, 3 is a gate electrode constituting the transistor, and 4 is its source/drain. . This gate electrode 3 is composed of a polysilicon film 6 formed on a gate oxide film 5 and a tungsten silicide film 7 formed to cover this.

【0003】さらに、このトランジスタ及び素子分離領
域2上には層間絶縁膜8が形成されており、この層間絶
縁膜8上に形成された金属配線9,10のそれぞれとト
ランジスタのソース・ドレイン4及びゲート電極3を構
成するタングステン・シリサイド膜7とは層間絶縁膜8
に形成されたコンタクトホール11,12内それぞれに
埋め込まれたタングステンを介して接続されている。
Further, an interlayer insulating film 8 is formed on the transistor and element isolation region 2, and metal interconnections 9 and 10 formed on the interlayer insulating film 8 are connected to the source/drain 4 and the transistor. The tungsten silicide film 7 that constitutes the gate electrode 3 is an interlayer insulating film 8.
They are connected through tungsten embedded in contact holes 11 and 12 formed in each of the contact holes 11 and 12, respectively.

【0004】つぎに、この半導体装置の製造方法につい
て説明する。
Next, a method for manufacturing this semiconductor device will be explained.

【0005】まず、用意したシリコン基板1の表面を熱
酸化することによって素子分離領域2を形成し、これら
の素子分離領域2間にトランジスタが作り込まれる素子
領域を露出させる。そして、この露出した素子領域上に
ゲート酸化膜5を熱酸化によって形成し、ポリシリコン
膜6をCVDにより、また、タングステン・シリサイド
膜7をスパッタリングにより順次形成することによって
積層したのち、これらをパターニングしてゲート電極3
を形成する。
First, element isolation regions 2 are formed by thermally oxidizing the surface of a prepared silicon substrate 1, and element regions in which transistors are to be formed between these element isolation regions 2 are exposed. Then, a gate oxide film 5 is formed on the exposed element region by thermal oxidation, a polysilicon film 6 is sequentially formed by CVD, and a tungsten silicide film 7 is formed by sputtering to form layers, and then these are patterned. and gate electrode 3
form.

【0006】さらに、砒素などの不純物をシリコン基板
1の素子領域に注入することによってトランジスタのソ
ース・ドレイン4を形成したのち、ほう素・りんけい酸
ガラス( BSPG )などを常圧CVDによってデポ
ジッションしてトランジスタ及び素子分離領域2を全面
的に覆う層間絶縁膜8を形成する。つぎに、この層間絶
縁膜8のソース・ドレイン4及びゲート電極3と対応す
る位置それぞれにコンタクトホール11,12を形成し
たのち、これらのコンタクトホール11,12内にはC
VDなどによって選択的にタングステンを埋め込む。
Furthermore, after forming the source/drain 4 of the transistor by injecting impurities such as arsenic into the element region of the silicon substrate 1, boron phosphosilicate glass (BSPG) or the like is deposited by atmospheric pressure CVD. Then, an interlayer insulating film 8 that completely covers the transistor and element isolation region 2 is formed. Next, contact holes 11 and 12 are formed in the interlayer insulating film 8 at positions corresponding to the source/drain 4 and the gate electrode 3, respectively.
Tungsten is selectively embedded using VD or the like.

【0007】引き続き、アルミニウムなどをCVDによ
ってデポジッションすることによって層間絶縁膜8上に
金属層を形成したのち、この金属層をパターニングして
金属配線9,10を形成する。その結果、金属配線9,
10のそれぞれとソース・ドレイン4及びゲート電極3
のタングステン・シリサイド膜7とは、層間絶縁膜8の
コンタクトホール11,12内に埋め込まれたタングス
テンを介して互いに接続されていることになる。
Subsequently, a metal layer is formed on the interlayer insulating film 8 by depositing aluminum or the like by CVD, and then this metal layer is patterned to form metal wirings 9 and 10. As a result, metal wiring 9,
10, source/drain 4 and gate electrode 3
The tungsten silicide film 7 is connected to the tungsten silicide film 7 through the tungsten embedded in the contact holes 11 and 12 of the interlayer insulating film 8.

【0008】[0008]

【発明が解決しようとする課題】ところで、前記従来構
造とされた半導体装置においては、つぎのような不都合
が生じていた。すなわち、層間絶縁膜8に形成したコン
タクトホール11,12内にタングステンを埋め込んだ
際には、図2で示すように、ゲート電極3のタングステ
ン・シリサイド膜7上に位置するコンタクトホール12
内に埋め込まれたタングステンのみが層間絶縁膜8の表
面よりも外方に突出することが起こる。そこで、引き続
いて層間絶縁膜8上に金属配線9,10を形成すると、
ゲート電極3と接続されるべき金属配線10のカバレッ
ジが悪化しているため、図2で示すように、この金属配
線10とコンタクトホール12内に埋め込まれて層間絶
縁膜8の表面から突出したタングステンとの間における
断線などの不良が発生してしまう。
However, the semiconductor device having the conventional structure has the following disadvantages. That is, when tungsten is embedded in the contact holes 11 and 12 formed in the interlayer insulating film 8, as shown in FIG.
Only the tungsten embedded therein may protrude outward from the surface of the interlayer insulating film 8. Therefore, when metal wirings 9 and 10 are subsequently formed on the interlayer insulating film 8,
Since the coverage of the metal wiring 10 to be connected to the gate electrode 3 has deteriorated, as shown in FIG. Failures such as disconnection between the two may occur.

【0009】なお、ここで、コンタクトホール12内の
タングステンのみが層間絶縁膜8の表面から突出するこ
とになるのは、タングステン・シリサイド膜7上に形成
されるタングステンの方がシリコン基板1上に形成され
るタングステンよりも速く成長することと、層間絶縁膜
8におけるコンタクトホール12周り部分の膜厚の方が
他の部分の膜厚よりも薄いことに起因すると考えられる
Note that here, only the tungsten in the contact hole 12 protrudes from the surface of the interlayer insulating film 8 because the tungsten formed on the tungsten silicide film 7 is more This is thought to be due to the fact that tungsten grows faster than the formed tungsten and that the thickness of the interlayer insulating film 8 around the contact hole 12 is thinner than the other parts.

【0010】本発明は、このような不都合に鑑みて創案
されたものであって、ゲート電極を構成するタングステ
ン・シリサイド膜上に形成されて層間絶縁膜表面の外方
にまで突出するタングステンに対しても適切に接続され
た金属配線を容易に形成することができ、断線などの不
良が発生するのを防止して信頼性の向上を図ることが可
能な半導体装置及びその製造方法を提供することを目的
としている。
The present invention was devised in view of these disadvantages, and is directed against tungsten that is formed on the tungsten silicide film constituting the gate electrode and protrudes to the outside of the surface of the interlayer insulating film. To provide a semiconductor device and a method for manufacturing the same, which can easily form properly connected metal wiring even when the semiconductor device is connected, and which can prevent defects such as disconnection and improve reliability. It is an object.

【0011】[0011]

【課題を解決するための手段】本発明にかかる半導体装
置は、このような目的を達成するために、シリコン基板
の素子領域に作り込まれたトランジスタ及び素子分離領
域を覆う第1層間絶縁膜と、この第1層間絶縁膜を覆う
第2層間絶縁膜とを備えており、トランジスタのソース
・ドレインと第1層間絶縁膜の表面上に形成された第1
金属配線とを第1層間絶縁膜に形成されたコンタクトホ
ール内に埋め込まれたタングステンを介して接続する一
方、トランジスタのゲート電極を構成するタングステン
・シリサイド膜と第2層間絶縁膜の表面上に形成された
第2金属配線とを第1層間絶縁膜のコンタクトホール内
に埋め込まれて第2層間絶縁膜の表面に露出したタング
ステンを介して接続したことを特徴とするものである。
[Means for Solving the Problems] In order to achieve the above object, a semiconductor device according to the present invention includes a transistor formed in an element region of a silicon substrate and a first interlayer insulating film covering an element isolation region. , a second interlayer insulating film covering the first interlayer insulating film, and a first interlayer insulating film formed on the source/drain of the transistor and the surface of the first interlayer insulating film.
The metal wiring is connected via tungsten embedded in the contact hole formed in the first interlayer insulating film, while the tungsten silicide film forming the gate electrode of the transistor and the surface of the second interlayer insulating film are connected. The first interlayer insulating film is embedded in the contact hole of the first interlayer insulating film and is connected to the second metal wiring through the tungsten that is exposed on the surface of the second interlayer insulating film.

【0012】また、本発明にかかる半導体装置の製造方
法は、シリコン基板上に素子領域及び素子分離領域を形
成し、この素子領域にトランジスタを作り込んだのち、
これらを全面的に覆う第1層間絶縁膜を形成する工程と
、トランジスタのソース・ドレイン及びゲート電極のそ
れぞれに通じるコンタクトホールを第1層間絶縁膜に形
成し、これらのコンタクトホール内にタングステンを埋
め込む工程と、トランジスタのソース・ドレインとタン
グステンを介して接続される第1金属配線を第1層間絶
縁膜の表面上に形成する工程と、トランジスタのゲート
電極に通じるコンタクトホール内に埋め込まれて第1層
間絶縁膜の表面上にまで突出したタングステンの突出高
さに対応した膜厚の第2層間絶縁膜を第1層間絶縁膜上
に形成する工程と、トランジスタのゲート電極を構成す
るタングステン・シリサイド膜とタングステンを介して
接続される第2金属配線を第2層間絶縁膜の表面上に形
成する工程とを含むことを特徴としている。
[0012] Furthermore, in the method for manufacturing a semiconductor device according to the present invention, an element region and an element isolation region are formed on a silicon substrate, a transistor is built in this element region, and then a transistor is formed in the element region.
A step of forming a first interlayer insulating film that completely covers these, forming contact holes communicating with each of the source/drain and gate electrodes of the transistor in the first interlayer insulating film, and embedding tungsten into these contact holes. a step of forming a first metal wiring connected to the source/drain of the transistor via tungsten on the surface of the first interlayer insulating film; and a step of forming a first metal wiring connected to the source/drain of the transistor via tungsten; A step of forming a second interlayer insulating film on the first interlayer insulating film with a thickness corresponding to the protruding height of the tungsten that protrudes above the surface of the interlayer insulating film, and a tungsten silicide film forming the gate electrode of the transistor. and forming a second metal wiring connected via tungsten on the surface of the second interlayer insulating film.

【0013】[0013]

【作用】上記構成によれば、トランジスタのソース・ド
レインと第1層間絶縁膜の表面上に形成された第1金属
配線とは第1層間絶縁膜のコンタクトホール内に埋め込
まれたタングステンを介して接続される一方、トランジ
スタのゲート電極を構成するタングステン・シリサイド
膜と第2層間絶縁膜の表面上に形成された第2金属配線
とは第1層間絶縁膜から突出して第2層間絶縁膜の表面
に露出したタングステンを介して接続されている。すな
わち、第1層間絶縁膜の表面上にはこれから突出したま
まのタングステンを介してゲート電極のタングステン・
シリサイド膜と接続される第2金属配線が形成されてお
らず、この第2金属配線はタングステンが突出した第1
層間絶縁膜を覆う第2層間絶縁膜の表面上に形成されて
いる。そこで、この第2金属配線を形成する際のカバレ
ッジが悪化することはなくなり、この第2金属配線とト
ランジスタのゲート電極を構成するタングステン・シリ
サイド膜とはタングステンを介して確実に接続されてい
ることになる。
[Operation] According to the above structure, the source/drain of the transistor and the first metal wiring formed on the surface of the first interlayer insulating film are connected through the tungsten embedded in the contact hole of the first interlayer insulating film. On the other hand, the tungsten silicide film constituting the gate electrode of the transistor and the second metal wiring formed on the surface of the second interlayer insulating film protrude from the first interlayer insulating film and connect to the surface of the second interlayer insulating film. connected through exposed tungsten. In other words, the tungsten of the gate electrode is formed on the surface of the first interlayer insulating film through the tungsten that remains protruding from the surface.
A second metal wiring connected to the silicide film is not formed, and this second metal wiring is connected to the first metal wiring with protruding tungsten.
It is formed on the surface of a second interlayer insulating film that covers the interlayer insulating film. Therefore, the coverage when forming the second metal wiring is not deteriorated, and the second metal wiring and the tungsten silicide film that constitutes the gate electrode of the transistor are reliably connected via tungsten. become.

【0014】[0014]

【実施例】以下、本発明を図面に基づいて説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be explained below based on the drawings.

【0015】図1は、本発明の実施例にかかる半導体装
置の概略構造を示す断面図である。
FIG. 1 is a cross-sectional view showing a schematic structure of a semiconductor device according to an embodiment of the present invention.

【0016】なお、この図1において、従来例を示す図
2と互いに同一もしくは相当する部分については同一符
号を付している。
In FIG. 1, the same reference numerals are given to the same or corresponding parts as in FIG. 2 showing the conventional example.

【0017】本実施例にかかる半導体装置は、シリコン
基板1の素子領域に作り込まれたトランジスタ及び素子
分離領域2を覆う第1層間絶縁膜8と、この第1層間絶
縁膜8を覆う第2層間絶縁膜15とを備えており、トラ
ンジスタのゲート電極3と接続される第2金属配線10
が第2層間絶縁膜15の表面上に形成されている点が従
来例と大きく異なっている。すなわち、この図1におけ
る符号1はシリコン基板、2は素子分離領域、3はトラ
ンジスタを構成するゲート電極であり、4はそのソース
・ドレインである。そして、このゲート電極3は、ゲー
ト酸化膜5上に形成されたポリシリコン膜6と、これを
覆って形成されたタングステン・シリサイド膜7とから
構成されている。
The semiconductor device according to this embodiment includes a first interlayer insulating film 8 that covers the transistor formed in the element region of the silicon substrate 1 and the element isolation region 2, and a second interlayer insulating film 8 that covers the first interlayer insulating film 8. a second metal wiring 10 comprising an interlayer insulating film 15 and connected to the gate electrode 3 of the transistor;
This embodiment differs greatly from the conventional example in that it is formed on the surface of the second interlayer insulating film 15. That is, in FIG. 1, reference numeral 1 is a silicon substrate, 2 is an element isolation region, 3 is a gate electrode constituting a transistor, and 4 is its source/drain. This gate electrode 3 is composed of a polysilicon film 6 formed on a gate oxide film 5 and a tungsten silicide film 7 formed to cover this.

【0018】さらに、このトランジスタ及び素子分離領
域2上には第1層間絶縁膜8が形成されており、この第
1層間絶縁膜8上に形成された第1金属配線9のそれぞ
れとトランジスタのソース・ドレイン4とは第1層間絶
縁膜8に形成されたコンタクトホール11内に埋め込ま
れたタングステンを介してそれぞれ接続されている。
Further, a first interlayer insulating film 8 is formed on the transistor and element isolation region 2, and a first metal wiring 9 formed on the first interlayer insulating film 8 and the source of the transistor are connected to each other. - They are connected to the drains 4 through tungsten embedded in contact holes 11 formed in the first interlayer insulating film 8.

【0019】また、この第1層間絶縁膜8上には第2層
間絶縁膜15が形成されており、トランジスタのゲート
電極3上に位置するコンタクトホール12内に埋め込ま
れたタングステンは第2層間絶縁膜15の表面に露出し
ている。そして、この第2層間絶縁膜15の表面上には
第2金属配線10が形成されており、この第2金属配線
10とゲート電極3を構成するタングステン・シリサイ
ド膜7とは第1層間絶縁膜8のコンタクトホール12内
に埋め込まれて第2層間絶縁膜15の表面に露出したタ
ングステンを介して接続されている。
Further, a second interlayer insulating film 15 is formed on the first interlayer insulating film 8, and the tungsten embedded in the contact hole 12 located above the gate electrode 3 of the transistor forms the second interlayer insulating film 15. It is exposed on the surface of the membrane 15. A second metal interconnect 10 is formed on the surface of the second interlayer insulating film 15, and the second metal interconnect 10 and the tungsten silicide film 7 forming the gate electrode 3 are separated from each other by the first interlayer insulating film 15. The contact holes 12 of No. 8 are filled with tungsten and exposed on the surface of the second interlayer insulating film 15 for connection.

【0020】つぎに、本実施例にかかる半導体装置の製
造方法について説明する。
Next, a method for manufacturing the semiconductor device according to this embodiment will be explained.

【0021】まず、従来例同様、予め用意したシリコン
基板1の表面上に素子分離領域2を形成し、露出させた
素子領域にトランジスタのゲート電極3及びソース・ド
レイン4を形成したのち、ほう素・りんけい酸ガラス(
 BSPG)などをデポジッションすることによってト
ランジスタ及び素子分離領域2を全面的に覆う第1層間
絶縁膜8を形成する。そして、この第1層間絶縁膜8の
ソース・ドレイン4及びゲート電極3と対応する位置そ
れぞれに、これらに通じるコンタクトホール11,12
を形成したのち、これらのコンタクトホール11,12
内にはCVDなどによって選択的にタングステンを埋め
込む。すると、このとき、前述したような理由に基づき
、ゲート電極3のタングステン・シリサイド膜7に通じ
るコンタクトホール12内に埋め込まれたタングステン
は、第1層間絶縁膜8の表面よりも外方にまで突出する
ことになる。
First, as in the conventional example, an element isolation region 2 is formed on the surface of a silicon substrate 1 prepared in advance, and the gate electrode 3 and source/drain 4 of the transistor are formed in the exposed element region.・Phosphorsilicate glass (
A first interlayer insulating film 8 that completely covers the transistor and element isolation region 2 is formed by depositing BSPG (BSPG) or the like. Contact holes 11 and 12 communicating with the source/drain 4 and gate electrode 3 are formed in the first interlayer insulating film 8 at positions corresponding to the source/drain 4 and the gate electrode 3, respectively.
After forming these contact holes 11, 12
Tungsten is selectively embedded inside by CVD or the like. At this time, based on the above-mentioned reason, the tungsten embedded in the contact hole 12 communicating with the tungsten silicide film 7 of the gate electrode 3 protrudes outward beyond the surface of the first interlayer insulating film 8. I will do it.

【0022】そこで、アルミニウムなどをCVDによっ
てデポジッションしたうえでパターニングすることによ
って第1層間絶縁膜8の表面上に第1金属配線9を形成
し、この第1金属配線9とトランジスタのソース・ドレ
イン4とを第1層間絶縁膜8のコンタクトホール11内
に埋め込まれたタングステンを介して接続する。引き続
き、この第1層間絶縁膜8上に、プラズマCVDによる
シリコン酸化膜などの第2層間絶縁膜15を形成する。 なお、このとき、第2層間絶縁膜15の膜厚は、トラン
ジスタのゲート電極3に通じるコンタクトホール12内
に埋め込まれて第1層間絶縁膜8の表面から突出したタ
ングステンの突出高さに対応させられている。
Therefore, a first metal wiring 9 is formed on the surface of the first interlayer insulating film 8 by depositing aluminum or the like by CVD and patterning, and this first metal wiring 9 is connected to the source/drain of the transistor. 4 are connected to each other through tungsten embedded in the contact hole 11 of the first interlayer insulating film 8. Subsequently, a second interlayer insulating film 15 such as a silicon oxide film is formed on the first interlayer insulating film 8 by plasma CVD. Note that at this time, the film thickness of the second interlayer insulating film 15 is made to correspond to the protruding height of the tungsten that is embedded in the contact hole 12 leading to the gate electrode 3 of the transistor and protrudes from the surface of the first interlayer insulating film 8. It is being

【0023】そののち、さらに、アルミニウムなどをC
VDによってデポジッションしたうえでパターニングす
ることによって第2層間絶縁膜15の表面上に第2金属
配線10を形成し、この第2金属配線10とトランジス
タのゲート電極3を構成するタングステン・シリサイド
膜7とをコンタクトホール12内に埋め込まれたタング
ステンを介して接続する。その結果、図1で示した構造
の半導体装置が完成することになる。
[0023] After that, aluminum etc.
A second metal wiring 10 is formed on the surface of the second interlayer insulating film 15 by depositing by VD and patterning, and the second metal wiring 10 and the tungsten silicide film 7 forming the gate electrode 3 of the transistor are formed. are connected to each other through tungsten embedded in the contact hole 12. As a result, a semiconductor device having the structure shown in FIG. 1 is completed.

【0024】[0024]

【発明の効果】以上説明したように、本発明によれば、
トランジスタ及び素子分離領域を覆う第1層間絶縁膜の
表面上にはトランジスタのソース・ドレインと接続され
る第1金属配線のみが形成されており、そのゲート電極
と接続される第2金属配線は第1層間絶縁膜を覆う第2
層間絶縁膜の表面上に形成されている。そこで、この第
2金属配線を形成する際のカバレッジが従来例のように
悪化していることはなくなり、第1層間絶縁膜から突出
して第2層間絶縁膜の表面に露出したタングステンを介
してトランジスタのゲート電極と第2金属配線とを容易
、かつ、確実に接続することができる。したがって、断
線などの不良の発生を有効に防止することが可能となる
結果、半導体装置における信頼性の向上が図れるという
効果が得られる。
[Effects of the Invention] As explained above, according to the present invention,
Only the first metal wiring connected to the source and drain of the transistor is formed on the surface of the first interlayer insulating film covering the transistor and the element isolation region, and the second metal wiring connected to the gate electrode is formed on the surface of the first interlayer insulating film covering the transistor and the element isolation region. A second layer covering the first interlayer insulating film
It is formed on the surface of the interlayer insulating film. Therefore, the coverage when forming the second metal wiring is no longer deteriorated as in the conventional example, and the transistor is The gate electrode and the second metal wiring can be easily and reliably connected. Therefore, it is possible to effectively prevent the occurrence of defects such as wire breakage, and as a result, the reliability of the semiconductor device can be improved.

【図面の簡単な説明】[Brief explanation of the drawing]

【図1】本発明の実施例にかかる半導体装置の概略構造
を示す断面図である。
FIG. 1 is a sectional view showing a schematic structure of a semiconductor device according to an embodiment of the present invention.

【図2】従来例にかかる半導体装置の概略構造を示す断
面図である。
FIG. 2 is a cross-sectional view showing a schematic structure of a semiconductor device according to a conventional example.

【符号の説明】[Explanation of symbols]

1    シリコン基板 2    素子分離膜 3    ゲート電極 4    ソース・ドレイン 7    タングステン・シリサイド膜8    第1
層間絶縁膜 9    第1金属配線 10    第2金属配線 11    コンタクトホール 12    コンタクトホール 15    第2層間絶縁膜
1 Silicon substrate 2 Element isolation film 3 Gate electrode 4 Source/drain 7 Tungsten silicide film 8 First
Interlayer insulation film 9 First metal wiring 10 Second metal wiring 11 Contact hole 12 Contact hole 15 Second interlayer insulation film

Claims (2)

【特許請求の範囲】[Claims] 【請求項1】シリコン基板の素子領域に作り込まれたト
ランジスタ及び素子分離領域を覆う第1層間絶縁膜と、
この第1層間絶縁膜を覆う第2層間絶縁膜とを備えてお
り、トランジスタのソース・ドレインと第1層間絶縁膜
の表面上に形成された第1金属配線とを第1層間絶縁膜
に形成されたコンタクトホール内に埋め込まれたタング
ステンを介して接続する一方、トランジスタのゲート電
極を構成するタングステン・シリサイド膜と第2層間絶
縁膜の表面上に形成された第2金属配線とを第1層間絶
縁膜のコンタクトホール内に埋め込まれて第2層間絶縁
膜の表面に露出したタングステンを介して接続したこと
を特徴とする半導体装置。
1. A first interlayer insulating film covering a transistor and an element isolation region formed in an element region of a silicon substrate;
a second interlayer insulating film that covers the first interlayer insulating film, and the source/drain of the transistor and the first metal wiring formed on the surface of the first interlayer insulating film are formed on the first interlayer insulating film. The tungsten silicide film constituting the gate electrode of the transistor and the second metal wiring formed on the surface of the second interlayer insulating film are connected via the tungsten embedded in the contact hole. A semiconductor device characterized in that the semiconductor device is connected via tungsten embedded in a contact hole of an insulating film and exposed on the surface of a second interlayer insulating film.
【請求項2】シリコン基板上に素子領域及び素子分離領
域を形成し、この素子領域にトランジスタを作り込んだ
のち、これらを全面的に覆う第1層間絶縁膜を形成する
工程と、トランジスタのソース・ドレイン及びゲート電
極のそれぞれに通じるコンタクトホールを第1層間絶縁
膜に形成し、これらのコンタクトホール内にタングステ
ンを埋め込む工程と、トランジスタのソース・ドレイン
とタングステンを介して接続される第1金属配線を第1
層間絶縁膜の表面上に形成する工程と、トランジスタの
ゲート電極に通じるコンタクトホール内に埋め込まれて
第1層間絶縁膜の表面上にまで突出したタングステンの
突出高さに対応した膜厚の第2層間絶縁膜を第1層間絶
縁膜上に形成する工程と、トランジスタのゲート電極を
構成するタングステン・シリサイド膜とタングステンを
介して接続される第2金属配線を第2層間絶縁膜の表面
上に形成する工程とを含むことを特徴とする半導体装置
の製造方法。
2. A step of forming an element region and an element isolation region on a silicon substrate, forming a transistor in this element region, and then forming a first interlayer insulating film that completely covers these, and a source of the transistor.・A step of forming contact holes leading to each of the drain and gate electrodes in the first interlayer insulating film and burying tungsten in these contact holes, and a first metal wiring connected to the source/drain of the transistor via tungsten. The first
A process of forming a second film on the surface of the interlayer insulating film, and a second film having a thickness corresponding to the protruding height of the tungsten embedded in the contact hole leading to the gate electrode of the transistor and protruding above the surface of the first interlayer insulating film. A step of forming an interlayer insulating film on the first interlayer insulating film, and forming a second metal wiring on the surface of the second interlayer insulating film to be connected via tungsten to the tungsten silicide film that constitutes the gate electrode of the transistor. A method for manufacturing a semiconductor device, comprising the steps of:
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