JPH03152653A - スマートカードの認証手段を具えるデータ処理システムとそれに使用する電子回路、およびそのような認証の実現手順 - Google Patents

スマートカードの認証手段を具えるデータ処理システムとそれに使用する電子回路、およびそのような認証の実現手順

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JPH03152653A
JPH03152653A JP2287396A JP28739690A JPH03152653A JP H03152653 A JPH03152653 A JP H03152653A JP 2287396 A JP2287396 A JP 2287396A JP 28739690 A JP28739690 A JP 28739690A JP H03152653 A JPH03152653 A JP H03152653A
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Bernard Geffrotin
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Philips Gloeilampenfabrieken NV
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は幹線バス（ｍａｉｎ　ｂｕｓ）と、内部スマー
トカード読み取り装置にインターフェースできるスマー
トカードを認証する認証手段（ａｕｔｈｅｎｔｉｆｉｃ
ａｔｉｏｎ　ｍｅａｎｓ）を有する電子回路とを具える
データ処理システムであって、上記の認証手段が上記の
幹線バスに双方向にリンクされ、かつ上記の幹線バスと
上記の内部スマートカード読み取り装置にリンクされた
マイクロプロセッサを有している。
本発明はまたそのような識別を実現する手順および上記
の幹線バスにインターフェースしかつ上記の識別（ｉｄ
ｅｎｔｉｆｉｃａｔｉｏｎ）を実行するために印刷回路
板あるいは集積回路パッケージのような、識別できるパ
ッケージ（ｉｄｅｎｔｉｆｉａｂｌｅ　ｐａｃｋａｇｅ
）にパッケージされた回路に関連している。このシステ
ムは特にパーソナル計算機、パーソナルマイクロ計算機
、あるいはワークステーションのような適度な能力の独
立（ｓｔａｎｄ−ａｌｏｎｅ　）データ処理システムで
あってもよい。そのようなシステムの特定のデータ処理
能力に対して、共通な一般知識がなければならない。
この認証は起動相（ｓｔａｒｔ−ｕｐ　ｐｈａｓｅ）　
　（ブーツ：　ｂｏｏｔ）の間にそのようなパーソナル
マイクロ計算機、ｐｃあるいはｐｓのパワーアップ（ｐ
ｏｗｅｒ−ｕｐ）の後の検証（ｖｅｒｉｆｙｉｎｇ）　
、および誤りの無いやり方で、オペレータ、メモリカー
ドあるいはスマートカードのホールダがこのカードによ
ってこのマイクロ計算機で作動することを適当に認可（
ａＵｔｈｏｒｉｚｅ　）することからなっている。
（背景技術） 計算機システムの安全を保障すること（ｓｅｃｕｒ　ｉ
ｎｇ）はこれらのシステムのユーザーの絶えざる関心事
であるが、長い間、計算機センタ構内への制限されたア
クセスと物理的損傷に対する計算機の保護に限定されて
きた。マイクロ計算機やそれと同様なもの使用が広がっ
たことは安全保障（ｓｅｃｕｒｉｔｙ）の問題に新しい
面を与えた。そのようなノく−ソナルマイクロ計算機は
、特に、不正コピー（ｉｌｌｉｃｉｔｃｏｐｙｉｎｇ　
）　、ファイルあるいはプログラムの変更あるいは破壊
、あるいは計算機ビールスの導入からなる能動的攻撃の
ような詐欺的使用法（ｆｒａｕｄｕｌｅｎｔｕｓａｇｅ
）に非常に敏感である。計算機装置を保護するこの技術
的問題は既にメインフレームに存在しているが、しかし
ＰＣの発展により大いに悪化しており、それらの数と自
律性（ａｕｔｏｎｏｍｙ）はそれらを効率的に監視する
ことを不可能にしている。メモリカードによるマイクロ
計算機の認証は、カード所有者の識別の後で、カード所
有者のキャリアコード（ｃｃ　：　ｃａｒｒｉｅｒ　ｃ
ｏｄｅ）の認識（ｒｅｃｏｇｎｉｔｉｏｎ）に続いて、
使用者により入れられた［パスワード」の使用とマイク
ロ計算機による認識により、ある条件の下で上記の所有
者が上記のマイクロ計算機を使用して認可するこのカー
ドの認証からなっているシステムか知られている。しか
しこのタイプの手順は非常に安全てはなくかつ不都合で
ある。
というのは「パスワード」はしばしば変更する必要かあ
り、かつ（認可されない）カード所有者に誤って示され
るがあるいは（認可された）カード所有者が失念するか
のいずれかであるからである。
計算機システムの安全保障は特に能動的な攻撃を防せげ
る暗号化技術の使用により大いに改善できる。認証は識
別の間に認可された人間としてオペレータに実際に彼が
認可された人間であると自分で宣言した人間であること
を証明する手段である。
暗号化の前後関係では、この証明は特にパーソナルマイ
クロ計算機の認可と、オペレータを表すメモリカードと
の間の暗号化プロセスを具体化している。
米国特許第４．６１２．４１３号は特定の非標準アルゴ
リズムを使用する読み取り装置とメモリカードとの間の
相互認証システム（ｓｙｓｔｅｍ　ｏｆ　ｍｕｔｕａｌ
ａｕｔｈｅｎｔｉｃａｔｉｏｎ）を記述している。実現
するには複雑な認証プロセスは４つの数学的関数の使用
に基づく安全保障レベルを示している。疑似公開キーシ
ステム（ｐｓｅｕｄｏ　ｐｕｂｌｉｃ　ｋｅｙ　ｓｙｓ
ｔｅｍ）かここに含まれている。というのは、認証はカ
ードに含まれた２つのキーを用いて有効となり、どんな
キーも読み取り装置に存在しないからである。
（発明の開示） 本発明の１つの態様によると、この問題は別々にかつ簡
単なやり方で解決され、それは上記の認証手段は疑似ラ
ンダム数（ｐｓｅｕｄ。
ｒａｎｄａｍ　ｎｕｍｂｅｒ　）　　（ＮＡ）発生手段
と、起動を検出しそれに基づいて第１制御信号を発生す
る起動検出マイクロ回路と安全保障マイクロ回路（ＰＳ
ＭＣ）であって双方とも上記のマイクロプロセッサに接
続されたもの、および上記のマイクロプロセッサと上記
の幹線バスの双方に、アンブロッキング信号により上記
の幹線バスをフィードする上記の第１制御信号により開
始された遅延期間Ｔの間に接続された幹線バスブロッキ
ング回路（ＢＢＣ）とを具え、上記のマイクロプロセッ
サ、上記の安全保障マイクロ回路、上記の内部読み取り
装置、マイクロプロセッサ対幹線バスインターフェース
回路および上記のシステムの別のデータ処理要素の結合
か上記のランダム数（ＮＡ）を使用する可逆アルゴリズ
ム（ＡＬＧ、　ＡＬＧ−１）に基づいて暗号化認証手順
を実行する手順実行手段を有し、これはメモリカードの
専用識別数（ｄｅｄｉｃａｔｅｄ　１ｄｅｎｔｉｔｙ　
ｎｕｍｂｅｒ）（ＮＩ、　ＮＯＰ　）に関連した第１キ
ー（ＳＫ２Ｉ）と安全保障マイクロ回路中のシステムの
対応専用識別数（Ｎ［”）　ニ関連した第２キー（ＳＫ
２Ｉ’　）との間の整合性（ｃｏｎｓｉｓｔｅｎｃｙ　
）をスマートカードのホールダの識別に加えて確立する
ためてあり、それは第２制御信号を発生する上記の第１
キーと第２キーとの間に整合性がある場合はそうである
が、第３制譚信号を発生する上記の第１キーと第２キー
の間に整合性が無い場合にはそうでなく、かつ上記のシ
ステムは上記の遅延期間の終了の前に上記の第２制御信
号の生起の下で上記のバスアンブロッキング信号を維持
するよう上記のバスブロッキング回路を専ら駆動する第
２検出手段を有するが、しかし上記の第３制御信号ある
いは上記の終了のいずれかの制御の下では、上記のバス
ブロッキング回路を有し、それに基づいて連続バスブロ
ッキング信号を開始しかつ維持すること、 を特徴としている。
パーソナル計算機の安全保障ブーツ相（ｓｅｃｕｒｅｂ
ｏｏｔ　ｐｈａｓｅ）は次のようにして得られる。すな
わち、オペレータはマイクロ計算機に一体となった読み
取り装置に自分のメモリカードを挿入し、次にオペレー
タのキャリアコード（ＣＣ）の検証（ｖｅｒｉｆ　１ｃ
ａｔ　１ｏｎ）からなる通常の識別相（ｉｄｅｎｔｉｆ
ｉｃａｔｉｏｎ　ｐｈａｓｅ）の後で、認証相か自動的
かつ誤り無く実行される。メモリカードとマイクロ計算
機との間の両立性の検証はマイクロ計算機にプラグイン
された拡張基板である上記の電子回路により本質的に行
われている。動作の失敗はバスをブロックする。メモリ
カードは専用識別数か位置されている作業ゾーンと、カ
ード所有者か作動することを認可されている（独立ある
いはグループに属する）各マイクロ計算機の関連キーを
含んでいる。
本発明の好ましい実施例は、上記の電子回路がまたＥＦ
ＲＯＭ　ＢｒＯ３の部分を構成し、かつ上記の幹線バス
に双方向にリンクされたＰＣの読み取り専用メモリを具
えている。Ｂ［Ｏ３（Ｂａｓｉｃ　Ｉｎｐｕｔ　Ｏｕｔ
ｐｕｔＳｙｓｔｅｍ）は、例えばキーボード読み取りと
スクリーン表示のようなマイクロ計算機の基本ソフトウ
ェアの一部分を構成し、該ソフトウェアはマイクロ計算
機の機能に不可欠なものである。電子回路にＥＰＲＯλ
（Ｂ［Ｏ３の部分を位置することにより、マイクロ計算
機は、博識の（ｗｅｌｌ−ｉｎｆｏｒｍｅｄ　）詐欺者
に対して、マイクロ計算機から拡張基板を除去し、幹線
バスの１つあるいはそれ以上のラインのビットを強制的
に１あるいは０にすることにより幹線バスを妨げること
からなる能動的な物理的攻撃に対して防護される。
本発明の別の好ましい実施例によると、上記の疑似ラン
ダム数ＮＡは、ＰＳＭＣの特定のプログラムの以下のス
テップ、すなわち ａ、論理動作、特に生成キーＭＫとＰＳＭＣの発行者キ
ーＩＫのモジュロ２加算と、加算結果ＫＩＭのＰＳＭＣ
のＲＡＭへの蓄積、 ＭＫ＋　ＩＫ＝　ＫＩＭ ｂ、　ＰＳＭＣにより発生されたユニーク入力メツセー
ジＩＭの上記の疑似ランダム数を用いた符号化であって
、該メツセージかキーＫＩＭの下て可逆アルゴリズム（
ＡＬＧ、　ＡＬＧ−１）を用いて、後のＰＳＭＣの各特
定な使用に基づいて修正されるもの、 ＮＡ＝ＡＬＧＫ＋、　（［Ｍ　）、 の連続的実行の後で上記のランダム数か発生され、かつ
上記のＰＳＭＣＮＡのＲＡＭメモリに蓄積される。
安全保障マイクロ計算機（ＰＳＭＣ）はメモリカードの
マイクロ回路と同一である。それとは対照的に、そのマ
ウンティングは異なっている。ＰＳＭＣはその接続ピン
か電子回路のトラックに溶接されているケース中に封入
されている。ＰＳＭＣかそれ自身か疑似ランダム数ＮＡ
を発生し、そして認証システムにより大きな程度の安全
保障と秘密性（ｃｏｎｆｉｄｅｎｔｉａｌｉｔｙ　）さ
えも与える暗号の比較か続く暗号化計算のいくつかを内
部的に実行するという事実がある。
０認証に役立つ暗号化手順は、特定プログラムを用いた
以下のステップ、すなわち ａ、　ＰＳＭＣあるいはマイクロプロセッサにより発生
された疑似ランダム数ＮＡのメモリカードへの伝送、 ｂ、メモリカードの識別数Ｎ１に関連した、疑似ランダ
ム数ＮＡのキーＳＫ２＋の下におけるメモリカード中の
符号化、 ｃ、メモリカードからＰＳＭＣへの暗号Ｍｌの伝送、ｄ
、　ＰＳＭＣの識別数ＮＩ’に関連した、暗号Ｍｌのキ
ーＳＫ２Ｉ’の下におけるＰＳＭＣての復号、ＮＡ’　
＝ＡＬＧ−’ｓＫ２．ｒ（Ｍｌ）、ｅ、数ＮＡとＮＡ’
の比較であって、これらの数の同等性が識別数ＮＩとＮ
ｔ’にそれぞれ関連したキーＳＫ２ＩとＳＣ２Ｉ’との
間の同等性を意味するもの、 の連続的実行からなっている。
本発明の実現に使用された暗号化手順は、ＰＳＭＣの認
証、すなわちマイクロ計算機およびメモリカードの認証
に専用の異なる識別数を許容するようさらに精巧である
。この暗号化手順は、特定プログラムを用いた以下のス
テップ、すなわちａ、ＰＳＭＣあるいはマイクロプロセ
ッサにより発生された疑似ランダム数ＮＡのメモリカー
ドへの伝送、 ｂ、メモリカードの識別数ＮＯＰと識別数ＮＩに関連し
たキーＳＫ２Ｉの下における、疑似ランダム数ＮＡのメ
モリカードへの符号化、 八（１＝ＡＬＧＳＫ２Ｉ　　（ＮＡ）、ｃ、メモリカー
ドからＰＳＭＣへの暗号Ｍｌと識別数ＮＯＰの伝送、 ｄ、メモリカードの識別数ＮＯＰから推定されたキーの
ＰＳＭＣにおける暗号化計算、 ＳＫＯＰ＝ＡＬＧ−’ｓＫｔ＋１（ＮＯＰ　）、ｅ、暗
号ＭｌのＰＳＭＣにおけるキーＳＫＯＰの下における復
号、 ＮＡ’　＝　ＡＬＧ−’５Ｋｏｐ　（Ｍｌ）、ｆ、数Ｎ
ＡとＮＡ’の比較であって、これらの数の同等性はメモ
リカードの識別数ＮＯＰとＮＩに関連したキーＳＫ２Ｉ
と、ＰＳＭＣの識別数ＮＩ’に関連したキーＳＫ２Ｉ’
との間の整合性を意味しているもの、 の連続的実行からなることで注目に値している。
この第２の暗号化手順によると、そのようなマイクロ計
算機の使用を許容する種々のマイクロカードにお互いに
異なっているキーＳＫ２Ｉを有する識別数ＮＩ’を割り
当てることか可能である。というのは、それらは異なる
専用識別数ＮＯＰに関連し、かつＰＳＭＣの検証キーＳ
Ｋ２Ｉ’とは異なっており、それはシステムの安全保障
を改善する。
別の種々の有利な態様は遅延期間が数秒程度の長さを有
することである。人間工学的理由（ｅｒｇｏｎｏｍｉｃ
ａｌ　ｒｅａｓｏｎ）てこれは長か過ぎないか、侵入者
か毎回具なる試行データにより何回となく起動相を繰り
返すのを許すほどは短くない。また、バスブロッキング
信号は幹線バスの複数のビットワイヤに共通であっても
よい。これは簡単なインターフェースを与える。ビット
ブロッキング信号か任意のバスワイヤ上の特定のビット
値に対する低インピーダンスクランピング信号であるこ
とは有利である。これはバスに何らの電気機械的変更を
必要としない簡単な実現法である。システムか上記のマ
イクロプロセッサを上記の幹線バスに相互接続するＵＡ
ＲＴ手段を備えていることが有利である。これは使用で
きるマイクロプロセッサのデータポートピンの数の適度
な要件であることのみを意味している。さらに、そのよ
うなＵＡＲＴは標準構成ブロックである。これはＤＡＲ
Ｔが第２スマートカード読み取り装置にインターフェー
スする場合に特に真である。そのような第２スマートカ
ード（あるいは第１読み取り装置から第２読み取り装置
に置き換えられた最初のもの）はプログラムおよび／ま
たはデータ蓄積の有利な小型周辺装置を表している。本
発明の種々の有利な態様は独立クレームならびにこの開
示から明白である。
すべて実例として与えられた添付図面に対する以下の説
明は、いかに本発明が実行されるかの理解を改善しよう
。
（実施例） 第１図は破線１の内部に、以下のテキストにおいてＰＣ
により示されたＰＣあるいはＰＳタイプのパーソナルマ
イクロ計算機を象徴的に表している。このＰＣはデータ
ライン、アドレスラインおよび制御ラインから構成され
ている幹線バス２を具えている。さらに、ＰＣはＰＣ内
にプラグインされた拡張基板の形をした電子回路３を具
えている。既知の態様で、基板３はＰＣと局部あるいは
遠隔周辺装置との間の接続を保証するＤＡＲＴ４．　５
のような入出力ボートを備えている。例えば、ＵＡＲＴ
　５はＶ２８／Ｖ２４接続変換を実行するインターフェ
ース６を通して、マイクロプロセッサ８とメモリカード
読み取り装置９を具える遠隔読み取り装置７にリンクさ
れている。本発明によると、電子回路３はまたＰＣ（Ｒ
Ｄ）内部のメモリカード読み取り装置と協働している。
１１とラベルされたこの局部読み取り装置（ｌｏｃａｌ
ｒｅａｄｅｒ）は例えばディスケットユニット位置でＰ
Ｃと一体にされよう。読み取り装置１１は認証の目的で
メモリカード（ＣＡＭ　）１２を受信するよう設計され
、さらに特定すると、カード１２のキャリアが本当にそ
の実在の所有者であるかを最初に検証しく識別）、引き
続いてカード１２かＰＣへのアクセスを許容し、かつ秘
密データとカードに含まれた特殊プログラムを用いて部
分的なその使用（多分条件付きで）を許容するかどうか
を検証する（認証）よう設計されている。回路１３とカ
ード１２との協働に対して、回路３はマイクロプロセッ
サ１３、起動マイクロ回路１４　（ＭＣＤ　）（ブート
）、安全保障マイクロ回路１５　（ＰＳＭＣ）　、幹線
バスブロッキング回路１６　（ＢＢＣ）　、および多分
、カレンダー１７を具えている。ＰＳＭＣ１読み取り装
置１１およびカレンダー１７はマイクロプロセッサ１３
と双方向にリンクされ、またＤＡＲＴ　５とインターフ
ェース６への双方向接続１８を具えるマイクロプロセッ
サ１３は導体１９上でバス２から到来する制御信号（リ
セット）と、起動マイクロ回路１４を介してバス２から
到来する起動信号を受信し、かつ１つあるいはそれ以上
のバス２の制御ラインを１あるいは０に強制することに
より回路１６を介してバス２にブロッキング信号を伝送
できる。さらに説明する本発明の特殊な実施例によると
、電子回路３は２０とラベルされかつバス２に双方向に
リンクされたＰＣのＥＦＲＯＭ　ＢＩＯ３部分を具えて
いる。クロック発生器２Ｉはマイクロプロセッサ１３と
ＰＳＭＣ１５とカレンダー１７にタイムベース信号を送
る。フィード回路２２はＰＳＭＣ１５と内部読み取り装
置１１それぞれにマイクロプロセッサを接続するバスに
プログラミング電圧信号ＶＰＰを送る。
マイクロプロセッサ１３および／またはＰＳＭＣ１５は
通常の既知の態様でＰＣの使用を安全保障する暗号化処
理で使用すべく意図された連続疑似ランダム数ＮＡの発
生を可能にしている。安全保障機能を保証するその役割
によって、それはさらに説明するように疑似ランダム数
ＮＡを発生する手段を具えるＰＳＭＣそれ自身であるこ
とが好ましい。機能マイクロ回路１４ならびに、電子回
路３の主ソフトウェアを負荷することからなる既知のそ
の機能は、ＰＣのパワーアップと導体１９上の再初期化
信号（ＲＥＳＩＥＴ）の丁度後で数秒程度の期間Ｔの時
間遅延をトリガするよう設計され、幹線バス２は上記の
期間ブロックされない状態に維持される。時間Ｔの間に
、本発明により自動暗号化認証手順に続いてメモリカー
ド１２のキャリアの通常の識別手順は、もし先行する識
別手順が成功するなら、バス２に対して、アンプロック
状態にうまく維持されたと結論すべきてあり、すなわち
、実際にブロッキング回路１６の単一あるいは多重出力
導体は高インピーダンスに維持されたと結論すべきであ
る。もし問題の手順が間隔Ｔの終わりで完了しないなら
、あるいはもし少なくとも誤った結果で終了されたなら
、マイクロプロセッサ１３はブロッキング回路１６を介
して幹線バス２の１つあるいはそれ以上の導体を値ｒＮ
あるいは値「０」に強制する。前述のすべての手順は暗
号化技術を用いて実行され、この暗号化技術は特に各認
証要求において、疑似ランダム数ＮＡを処理し、かつカ
ード１２に分担された特殊プログラムの制御の下で読み
取り装置１１、マイクロプロセッサ１３、ＰＳλＩＣｌ
３およびＰｃｔに進む。さらに述べられた自動認証手順
はオペレータの識別数ＮＯＰに関連しかつメモリカード
に含まれた認可されＰＣの識別数Ｎ［に関連するキーと
、ＰＳＭＣに含まれた識別数ＮＩ′に関連するキーとの
間の整合性を確立することを狙っている。秘密キーは各
識別数と関連し、上記の秘密キーはＮＩに対してＳＫ２
Ｉと示され、ＮＩ’に対してＮＯＰおよびＳＫ２Ｉ’　
と示される。
ＳＫ２Ｉ’の知識が識別数ＮＯＰからの５Ｋ２Ｉの計算
を許容するか、しかしＳＫ２Ｉの知識かキー５Ｋ２Ｉ’
の計算を許容しないようにＳＫ２Ｉ’　、ＮＯＰおよび
５Ｋ２Ｉの間に１つの関係が存在する。認証手順の第１
の変形によると、得るべき結果はキー５Ｋ２ＩとＳＫ２
Ｉ’の間の同等性である。第２のさらに精巧な変形によ
ると、得るべき結果は、ＰＳＭＣの秘密キーＳＫ２　［
から導かれたキーＳＫＯＰに関連することのできるキー
ＳＫ２Ｉの有効性の検証によるキー５Ｋ２ＩとＳＫ２Ｉ
’の間の暗号上の整合性である。
前述の暗号化手順に対して、符号化に対してＡＬＧ　、
復号に対してＡＬＧ−１と一般に示された可逆暗号化ア
ルゴリズムは、米国商務省の国立標準局の１９７７年１
月１５日の刊行物「連邦情報処理標準書（Ｆｅｄｅｒａ
ｌ　Ｉｎｆｏｒｍａｔｉｏｎ　Ｐｒｏｃｅｓｓｉｎｇ　
５ｔａｎｄａｒｄＰｕｂｌｉｃａｔｉｏｎ　）　　（Ｆ
ＩＰＳ　Ｐｕｂ　４６　）　Ｊに記載されたデータ暗号
化標準（Ｄａｔａ　Ｅｎｃｒｙｐｔｉｏｎ　５ｔａｎｄ
ａｒｄ）（その符号化関数に対してはＤＥＳと、その復
号関数に対してはＤＢＳ−’と示された）のような既知
の秘密キー符号化システムが好ましい。もちろんこのア
ルゴリズムは暗号化機能を実行し、かつデ−夕を保護す
るためにメモリカード１２に存在する（この主題につい
ては出願人名義のフランス国特許第２．６１１．９６２
号を見よ）。それはまたｐｓλ（Ｃ１５にも存在する。
第２図は本発明を技術的に特徴付ける第１認証手順の連
続ステップＥ１からＥ１５を示し、固有の認証手順はス
テージＥ６て始まる。この手順に含まれている主要素は
第１図と同じ識別子（ｉｄｅｎｔｉｆｉｅｒ）を使用し
て第２図の一番上に示されており、これらの要素は、Ｐ
ＣＩ、マイクロプロセッサＭＰＩ３、ＰＳＭＣ１５、内
部読み取り装置（ＲＤ）　１１およびメモリカードＣＡ
ＭＩ２である。この手順中に情報は平均の計算機技術者
によく知られているように種々のバスで１方向あるいは
他の方向に進み、特に導体１８とＵＡＲＴ　５に沿って
進む。
ステップＥ１において、ＰＣはパワーアップされる（Ｐ
ＵＰ　：ｐｏｗｅｒｅｄ−ｕｐ）　ｏもし起動の検出の
後、かつ起動回路１４の時間遅延Ｔの始めでシステムソ
フトウェアが正しくブートされるなら、ＰＣはオペレー
タにメツセージを与え、オペレータが自分のカードＣＡ
Ｍを読み取り装置ＲＤに挿入しなければならないことを
知らせる（ステップＥ２）。ステップＥ３において、カ
ードは挿入後、モータの作用の下に読み取り装置の内部
に全く引き入れられ、カードはパワーアップされ（ＰＵ
Ｐ　ＣＡＭ　）　、そしてカードに特有のパラメータか
マイクロプロセッサＭＰ　（示されていない）に伝送さ
れる。識別手順のステップＥ４において、ＰＣによる要
求に基づいてオペレータはＰＣのキーボードで秘密キャ
リアコード（ｃｏｎｆｉｄｅｎｔｉａｌ　ｃａｒｒｉｅ
ｒ　ｃｏｄｅ　）　ＣＣ’をキーインし、このコードＣ
Ｃ′はカードか専ら彼に所属していることを識別する。
ステップＥ５において、実際にはカードに含まれたキャ
リアコードｃｃが丁度キーインされたコードＣＣ′とカ
ード中で比較される（第２図ではＣｃ、ＣＣ’はｃｐ、
　ｃｐ’で示されている）。上述の２つのキャリアコー
ドＣＣとＣＣ′の間に差か存在する場合（Ｎ）　、５Ｔ
ＯＰメツセージはこのステップがストップされたことを
示し、カードはオペレータに戻り、手順はステップＥｌ
で再スタートされなければならない。キャリアコードの
３回連続した不正提示の場合には、システムはブロック
し、カードは読み取り装置ＲＤの内部に保留される。他
方、もし２つの場合コードか同等なら（Ｙ）、この手順
はさらにオペレータの介在無しにステップＥ６からＥ１
５まて続き、これはＣＡＭとＰＣの間で両立性を自動的
かつ誤り無く検証することを狙った固有の認証手順を構
成している。Ｅ６において、ＰＣはＰＳＭＣを質問して
それから秘密キーＳＫ２Ｉ’に関連しかつその認証を保
存した識別数Ｎ！’を得る。ステップＥ７において、前
の動作に類似した動作がＰＣとカードとの間で実行され
る。ＮＩ’に等しくかつ秘密キーＳＫ２Ｉに関連した数
Ｎ［はＣＡＭのＥＰＲＯＭあるいはＥ２ＦＲＯＭデータ
メモリの作業ゾーンで探索される。次に、ステップＥ８
において、ＰＣはマイクロプロセッサＭＰに（あるいは
ＰＳＭＣに）メツセージを送り、疑似ランダム数の発生
を要求する（ＮＡ？）。それか数ＮＡを供給し、かつこ
の目的で既知のタイプのランダム数発生器（第１図の２
５により表された）を具えるマイクロプロセッサである
とさしあたり仮定する。ステップＥ９において、数ＮＡ
はＭＰで使用でき、それはカードに伝送され、現在の場
合にはＰＳＭＣに伝送される。ステップＥＩＯにおいて
、数ＮＡはキーＳＫ２Ｉの下で符号化される。
Ｍｌ　＝　ＤＥＳａＫ２Ｉ　（ＮＡ） ステップＥｌｆにおいて結果の暗号ＭｌはカードからＰ
ＳＭＣに伝送される。ステップＥ１２において、Ｍｌの
復号（ＣＲＹＰＴ）の形をしたメツセージ要求認証（Ａ
ＵＴＮ）はＰＣによりＰＳＭＣに送られる。ステップＥ
１３においてこの復号はＰＳＭＣで実行される。
ＮＡ’　＝　ＤＥＳ−’ａ＊＊ｌＩ（Ｍｌ）ステップＥ
１４において、数ＮＡと暗号ＮＡ’の間の同等性のテス
トはＰＳＭＣで実行される。ＮＡとＮＡ’の間に差があ
る場合にはシステムはブロックしく５ＴＯＰ）　、すな
わちマイクロプロセッサ１３はブロッキング回路Ｉ６を
介して幹線バス２に作用する。
等しい場合には、ＮＡ＝ＮＡ’　　（Ｙ）であり、この
手順はステップＥ１５に続き、それによりＰＳＭＣはオ
ペレータによるＰＣの使用が起こることをマイクロプロ
セッサとＰＣに示す。実際には、これは期間Ｔより先て
、ブロッキング回路１６の出力導体を高インピーダンス
状態に維持することにより引き起こされる。数ＮＡとＮ
Ａ’の同等性はカードＣＡＭとＰＳＭＣか２つのマイク
ロ回路で同一の秘密キーＳＫ２Ｉと５Ｋ２Ｉ’を共通に
有し、従ってカードはＰＣの使用の認可という意味で真
に認証されることを意味している。
実際には、最もしばしばあることだか、数人のオペレー
タは同じＰＣの使用を認可され、そして第２図による手
順を実行できるために、各オペレータはＮＩ′に等しい
識別数Ｎ１と、ＰＳＭＣのキー５Ｋ２Ｉ’に等しい関連
秘密キーＳＫ２Ｉとを作業ゾーンか含んでいるメモリカ
ードを所有する。さて、数人のオペレータか彼らのカー
ドで認証のために同じ秘密キーに関連した同じ識別数を
有するのは厄介なことであるか、この場合にはこの秘密
キーはＰＳＭＣ（すなわちＰＣ）と同じものである。オ
ペレータか詐欺の復号に続いてＰＳＭＣの秘密キーを再
構成する全く許されるほど小さい危険性か存在し、かつ
また−人のオペレータか彼自身を別のオペレータで通す
危険性も存在する。これらの欠点を回避するために、認
可された各オペレータのメモリカードがＰＳＭＣのキー
５Ｋ２Ｉを含まないが、暗号化によりこのキーから導か
れたキーを含み、種々のカードならびに対応する識別数
がお互いに異なるという原理に基づいて第２図の認証手
順よりも精巧な手順を実現することは有利である。
第３図はこのさらに精巧な手順を示し、これによると初
期ステップＥｌからＥｌｆは第２図のものと同じである
か、ただしステップＥ７は別であり、種々の可能な数Ｏ
ＰＮの中の１つがカードで探索されている。
ステップＥｌｆにおいて、暗号Ｍ１はカードからＰＳＭ
Ｃに伝送され、ステップＥ１２′において、ＮＯＰとラ
ベルされたカードの専用識別数はまたカードからＰＳＭ
Ｃに伝送される。ステップＥ１３′はＰＳＭＣのキーＳ
Ｋ２＋’の下て数ＮＯＰのＰＳＭＣの暗号化（復号）か
らなっている。
ＳＫＯＰ＝ＤＢＳ−’３Ｘ２．＝　　（ＮＯＰ　）ステ
ップＥ　１４’において、実際に識別数ＮＯＰに関連す
るカードのキーであるへき暗号ＳＫＯＰはＰＳＭＣて暗
号Ｍｌの復号のために使用される（第２図のステップＥ
ＩＯを見よ）。
ＮＡ’　＝ＤＢＳ−’、に、、　（八（［）結果の暗号
ＮＡ’は疑似ランダム数ＮＡに等しくなければならず、
この条件は第２図のステップＥ１４に類似のステップＥ
　１５’でテストされる。現在の場合には、同等性（Ｙ
）はカードのキー５Ｋ２ＩとＰＳＭＣのＳＫ２　［’の
間の、暗号化技術手段による、整合性あるいは両立性を
意味し、これらのキーの同等性を意味しない。ステップ
Ｅ１６′において、テストからの結果（ＹあるいはＮ）
は第２図のステップＥ１５と同じである。
上述の認証手順に対して、疑似ランダム数ＮＡかマイク
ロプロセッサＭＰにより発生されたと仮定されてきた。
秘密性を増大するために、この数ＮＡは例えば以下の態
様で説明されるように、ＰＳＭＣそれ自身により発生さ
れることか有利である。
当業者によく知られたＰＳＭＣの構造は図面には示され
ていない。疑似ランダム数の発生を理解するために必要
なこの構造の主要素を想起するのみでアル。ＰＳＭＣの
マイクロ回路は８ビツトマイクロプロセツサを具え、そ
れ自身はランダムアクセスメモリＲＡＭを含んでいる。
別の２つのアクセスメモリ（ＲＡＭバッファ）か双方向
アクセスバスとデータバスそれぞれによりマイクロプロ
セッサにリンクされており、かつＲＯＭプログラムメモ
リとＥＰＲＯＭタイプのデータメモリのバッファを形成
するよう形成され、ＲＯＭとＥＦＲＯＭは並列に配列さ
れている。
ＥＦＲＯＭメモリは特にキーのようなデータを受信する
ことを意図し、かつＦＲＯＭのように機能するように消
去可能あるいは再書き込み可能のいずれがでないように
配列されている。ＥＦＲＯＭは表示キー（ｐｒｅｓｅｎ
ｔａｔｉｏｎ　ｋｅｙ）あるいはマスクキーと数値キー
（ｎｕｍｅｒｉｃ　ｋｅｙ　）を含んでいる。表示キー
の中には以下のものが選抜されており、それは特に、予
備個別比相（ｐｒｅｐｅｒｓｏｎａｌｉｚａｔｉｏｎ　
ｐｈａｓｅ）で製造業者により挿入された製造キー（ｍ
ａｎｕｆａｃｔｕｒｉｎｇｋｅｙ）ＭＫ　（それは製造
業者にのみ知られている）、および例えば「発行者」と
して知られた銀行のカード発行体により個人比相で挿入
された発行者キ−ＩＫ（それは発行者だけに知られてい
る）である。
キーＭＫは認可されていない個人化に対してカードを保
護し、それは製造業者のカードパッチ（ｍａｎｕｆａｃ
ｔｕｒｅｒ’ｓ　ｃａｒｄ　ｂａｔｃｈ　）から発生さ
れる。
ＥＰＲＯＭメモリはまたＰＳＭＣの場合に読み取ること
のできる特性を有し、従って秘密でなくかつ各ＰＳＭＣ
にユニークな連続番号ＮＳを具えている。
探求された狙いはＲＯＭプログラムメモリに含まれた特
定プログラムを用いてユニークナンバ（ｕｎｉｑｕｅ　
ｎｕｍｂｅｒ　）として参照された疑似ランダム数ＮＡ
を単に発生することである。このために、３つの手段か
採用されている。すなわち、第１手段はＰＳλＩＣのマ
イクロプロセッサのＲＡＭメモリで２つのキーＭＫとＩ
Ｋの間の論理操作を実行することにより２つのキーＭに
とＩＫを結合することからなり、ビット加算による排他
的オアビット（モジュロ２加算）か好ましい。
ＭにΦＩＫ＝ＫＩＭ （ＭＫ、　１におよびＫＩＭは例えば６４のような同じ
数のビットを具えている。） マイクロ回路から除去されたりあるいは外部から変更さ
れたりできず、従って誰にも知られないキーＫＰＭがこ
のようにして得られる。
第２の手段によると、キーＫＰＭは入力メツセージとし
て参照された、カードにより発生されたメツセージ（ナ
ン／＜）　ＩＭと結合され、このメツセージは各特定の
使用において修正されることにより、ユニークである主
特性を有し、かつマイクロ回路から除去されたりあるい
は外部から変更されたりてきない。この結合はキーＫＩ
Ｍの下でメツセージＩＭの可逆アルゴリズムＡＬＧ　、
　ＡＬＧ−’による符号化からなっている。
ＡＬＧＫ、、　（ＭＥ）＝ＮＡ ここてＮＡはユニークナンバ（疑似ランダム）である。
採用された可逆暗号化アルゴリズムは「データ暗号化標
準（Ｄａｔａ　Ｅｎｃｒｙｌｌｔｉｏｎ　５ｔａｎｄａ
ｒｄ）　Ｊ　　（ＤＥＳ、　ＤＢＳ−１）として参照さ
れたよく知られた秘密キー符号化システムであり、その
参照は前に既におこなわれたもの、すなわち［データ暗
号化アルゴリズム（Ｄａｔａ　Ｅｎｃｒｙｐｔｉｏｎ　
Ａｌｇｏｒｉｔｈｍ　）　Ｊ　　（ＤＥＡ。
ＤＥＡ−１）であることが好ましい。
ユニークナンバＮＡ発生手順に採用された第３の手段は
入力メツセージ［Ｍの発生の最初のステップからなって
いる。このメツセージＩＭは以下の特性を所有しなけれ
ばならない。すなわち、各パワーアップで異なっており
、要求された時間には無関係であり、かつそれ自身ユニ
ークナンバでなければならない。換言すれば一度しか使
用できず、決して繰り返されない。前述の判定規準によ
る数ＩＭの発生に対する当業者の範囲内である多数の解
決法の中で、以下の解決法を選ぶのが好ましく、それは
例えばＰＳＭＣのマイクロプロセッサに含まれたＲＡＭ
メモリのＲＡＭレジスタの判定規準であり、その負荷状
態がＬＳＲＡＭにより示されたもの、およびＰＲＯＭデ
ータメモリのＰＲＯＭレジスタの判定規準であり、その
負荷状態がＬＳＲＯＭにより示されたものであることを
意味している。入力メツセージ［Ｍは最大桁から最低術
に向かって進む３つの並列要素から構成され、それは −ＰＳＭＣＮＳの連続番号であり、それは１つのＰＳＭ
Ｃのすべての他のものからの区別を許すことでユニーク
であり、かつ（製造業者により）予備個別比相で挿入さ
れるもの、 一各ユニークナンパ発生で増分されたＬＳＲＡＭであり
、ＲＡＭレジスタはＰＳＭＣの各パワーアップあるいは
各クリアランス（ＲＥＳＥＴ）に基づいて００．、．０
に初期化されるもの、 −もしＲＡＭレジスタがオーバーフローするなら、各パ
ワーアップあるいはクリアランス（ＲＥＳＥＴ）の後で
増分されたＬＳＲＯＭであって、従って入力メツセージ
［ＭはＮＳ、　ＬＳＲＡＭ、　ＬＳＲＯＭの形を取るも
の。
各疑似ランダム数ＮＡ発生におけるＲＡＭレジスタの（
１ユニツトあるいはそれ以上のユニットの）増分は、入
力メツセージＩＭがＰＳＭＣの特定の１つの使用から次
の使用に変化し、ＰＳＭＣのマイクロ回路はパワー不足
（ｕｎｄｅｒ　ｐｏｗｅｒ）と仮定されることを保証す
る。探求された狙いは数ＩＭの連続値の同一のシーケン
スが生成できず、かつＬＳＲＡＭが周期的に値零を取り
戻すことかできないことであり、そして特にパワーアッ
プの間にＦＲＯＭレジスタの（１ユニツトあるいはそれ
以上のユニットの）増分か回避すべき望ましくない同一
シーケンスのこの繰り返しを可能にすることである。
さらに、ＲＡＭレジスタがオーバーフローの後で零に戻
った場合に、もし詐欺者か何千という試行によってマイ
クロ回路の切断あるいはクリアランス無しにＰＳＭＣか
組織的に連続数ＮＡを発生してＲＡＭレジスタの計算能
力を使い尽くそうと試みるなら、ｆ？ＡＭのオーバーフ
ローの間のＦＲＯＭレジスタの増分のために初期の試み
に対応するものとは異なる数［Ｍのシーケンスが現れる
。このようにして、詐欺のどんな可能性も防ぐ認証の目
的のＰＳＭＣの特定の使用の間に、ＰＳＭＣにより既に
発生された数ＮＡと同一の数ＮＡをＰＳＭＣのマイクロ
回路の外から予期しかつ発生することは誰に対しても不
可能である。
上に述べられた本発明の実施例は非物理的操作に基づい
た詐欺的使用に対してＰＣを保護することを狙っている
。しかし、特定の導体をブロッキング回路１Ｇを介して
特定の論理値に強制することによる幹線バス２のブロッ
キングを防ぐために、博識かつ固く決心した詐欺者かＰ
Ｃの電子回路板３をこわす（除去する）ことが可能であ
ることに注意されよう。本発明の変形によると、ＦＲＯ
Ｍに含まれかつ第１図で２０によって表されたＰＣの基
本ソフトウェアの部分を基板３に挿入することによりそ
のような物理的攻撃を防ぐことは可能である。特にキー
ボード読み取りとスクリーン表示に役立っている。ＢＩ
Ｏ３と参照されたこの基本ソフトウェアはＰＣの機能に
不可欠である。
固有の認証手順と共に、カードの特定プログラムは、 一週の日にリンクされたユーザータイムスロットであり
、これらのスロットかカレンダー１７　（第１図）によ
り登録されているもの、 −例えばディスケット上にプリントあるいはコピーする
認証のような特権、 のようなオペレータの使用の権利に関してさらにチエツ
クを実行するよう適応できる。
いくらかの人々か上に述べられたような所与のＰＣに丁
度アクセスできるように、最初のものと両立できる逆動
作は既に述べられた手順を使用して容易に実行できる。
例えば保安上の理由で一人の人間がグループを形成する
いくつかのＰＣにアクセスすることを許容するために、
これらのＰＣの各々に、共通グループキーに関連した共
通グループ識別数を割り当てることで十分であり、さら
に各ＰＣはその関連した個別識別数とキーを保留するこ
とができる。それに対応して、グループのすべてのＰＣ
の使用を認証された人間は、キーＳＫ２ＩあるいはＳＫ
ＯＰそれぞれに関連したタイプＮｒ　（第１手順）ある
いはタイプＮＯＰ　　（第２手順）のグループ識別数を
具えるメモリカードを所有し、これらのデータはそのよ
うなＰＣあるいはそのような別のＰＣに個別に割り当て
られた類似のデータとも両立している。
本発明はパーソナル計算機によるマイクロ回路カードの
認証に厳密には限定されていないか、しかしさらに−船
釣レベルで、計算機ハードウェアの第２アイテムにより
マイクロ回路カードタイプの計算機ハードウェアの第１
アイテムの認証を繰り越すこと（ｃａｒｒｙ　ｏｖｅｒ
）かでき、特に以下に説明しかつ以下の狙いを持つ回路
網環境でサーバー（あるいはホスト計算機）による安全
保障マイクロ回路を備えるパーソナルマイクロ計算機の
認証を繰り越すことができる。
ある回路網環境において、オペレータがワークステーシ
ョン、すなわちパーソナル計算機の（厳密に言うと発明
の）使用に認証されていること、およびサーバーの適用
の認可された使用（サーバーによるオペレータのメモリ
カードの通常の既知の認証の通常の既知の機能）を保証
するのみならず、また上記のサーバーにアクセスするマ
イクロ計算機からオペレータが作動されることか同様に
に認可されることが重要である。
この最後の条件は特に保証するのに困難であり、なかん
ずく接続が交換回路網の使用により行われ、かつしばし
ばサーバーによるオペレータの認証か十分とされる大抵
の状態で困難である。この場合に蒙る危険性はサーバー
が位置している会社の外部から認可されたオペレータに
より実行された詐欺行為である。
本発明は説明の始めで示されたものに丁度類似している
この技術的問題の優れた解決法を備えている。本発明に
従ってサーバーによるＰＣの認証を有効にするために、
ＰＳＭＣはＣＡＭの機能とＰＳＭＣのサーバー機能を取
らなければならない。ＰＳＭＣはサーバーによる認証に
保留された１つ（あるいはそれ以上の）余分な作業ゾー
ンで開始されなければならない。ＰＳＭＣ中のキーＳＫ
Ａとサーバー中のキーＳＫＡ　’か創成され、それらは
それぞれキーＳＫ２ＩとＳＫ２＋’の対応物、ならびに
認可された各ＰＣのサーバー中の識別数ＮＰＣであり、
疑似ランダム数はサーバーで発生され、かつ第３図に類
似の認証プロセスはサーバーによるＰＣの認証を許容す
る。もしサーバーで得られた２つの疑似ランダム数か等
しいなら、ＰＣとサーバーの間の通信か維持され、もし
そうでないならこの通信はそこで切断される。
キーＳＫＡとＳＫＡ　’は異なっている。キーＳＫＡと
ＳＫＡ　’の間にはある関係が存在し、それはＳＫＡか
ＳＫＡ　’とＮＰＣから計算できるという関係である。
他方、ＳＫＡの知識はＳＫＡ　’の計算を許容しない。
【図面の簡単な説明】
第１図は本発明による認証システムの概略線図であり、 第２図は本発明によるパーソナルマイクロ計算機による
メモリカードの認証プロセスの線図であり、 第３図は第２図の認証プロセスのさらに精巧な変形の線
図である。 １・・・ＰＣ ２・・・幹線バス ３・・・電子回路 ４．５・・・ＵＡＲＴ ６・・・インターフェース ７・・・遠隔読み取り装置 ８・・・マイクロプロセッサ ９・・・メモリカード読み取り装置 １１・・・（内部）読み取り装置（ＲＤ）１２・・・メ
モリカード（ＣＡＭ　） １３・・・マイクロプロセッサ（ＭＰ）１４・・・起動
マイクロ回路（ＭＣＤ　１）１５・・・安全保障マイク
ロ回路（ＰＳＭＣ）１６・・・幹線バスブロッキング回
路（ＢＢＣ）１７・・・カレンダー １８・・・双方向接続 １９・・・導体 ２０・・・ＥＰＲＯＭ　ＢＩＯＳメモリ２Ｉ・・・クロ
ック発生器 ２２・・・フィード回路 ２５・・・ランダム数発生器

Claims (1)

  1. 【特許請求の範囲】 １、幹線バスと、内部スマートカード読み取り装置にイ
    ンターフェースできるスマートカードを認証する認証手
    段を有する電子回路とを具えるデータ処理システムであ
    って、上記の認証手段が上記の幹線バスに双方向にリン
    クされ、かつ上記の幹線バスと上記の内部スマートカー
    ド読み取り装置にリンクされたマイクロプロセッサを有
    するシステムにおいて、上記の認証手段は疑似ランダム
    数（ＮＡ）発生手段と、起動を検出しかつそれに基づい
    て第１制御信号を発生する起動検出マイクロ回路（１４
    ）と安全保障マイクロ回路（ＰＳＭＣ）であって双方と
    も上記のマイクロプロセッサに接続されたもの、および
    上記のマイクロプロセッサと上記の幹線バスの双方に、
    アンブロッキング信号により上記の幹線バスをフィード
    する上記の第１制御信号により開始された遅延期間Ｔの
    間に接続された幹線バスブロッキング回路（ＢＢＣ）と
    を具え、上記のマイクロプロセッサ、上記の安全保障マ
    イクロ回路、上記の内部読み取り装置、マイクロプロセ
    ッサ対幹線バスインターフェース回路および上記のシス
    テムの別のデータ処理要素の結合が上記のランダム数（
    ＮＡ）を使用する可逆アルゴリズム（ＡＬＧ，ＡＬＧ＾
    −＾１）に基づいて暗号化認証手順を実行する手順実行
    手段を有し、これはメモリカードの専用識別数（ＮＩ，
    ＮＯＰ）に関連した第１キー（ＳＫ２Ｉ）と安全保障マ
    イクロ回路中のシステムの対応専用識別数（ＮＩ′）に
    関連した第２キー（ＳＫ２Ｉ′）との間の整合性をスマ
    ートカードのホールダの識別に加えて確立するためであ
    り、それは第２制御信号を発生する上記の第１キーと第
    ２キーとの間に整合性がある場合にはそうであるが、第
    ３制御信号を発生する上記の第１キーと第２キーの間に
    整合性が無い場合にはそうでなく、かつ上記のシステム
    は上記の遅延期間の終了の前に上記の第２制御信号の生
    起の下で上記のバスアンブロッキング信号を維持するよ
    う上記のバスブロッキング回路を専ら駆動する第２検出
    手段を有するが、しかし上記の第３制御信号あるいは上
    記の終了のいずれかの制御の下では、上記のバスブロッ
    キング回路を有し、それに基づいて連続バスブロッキン
    グ信号を開始しかつ維持すること、 を特徴とするシステム。 ２、上記の遅延期間が数秒程度の長さを有する請求項１
    に記載のシステム。 ３、上記のバスブロッキング信号が上記の幹線バスの複
    数のビットワイヤに共通である請求項１に記載のシステ
    ム。 ４、上記のバスブロッキング信号が任意のバスワイヤ上
    の特定ビット値に対する低インピーダンスクランピング
    信号である請求項１あるいは２あるいは３に記載のシス
    テム。 ５、上記のマイクロプロセッサを上記の幹線バスに相互
    接続するＵＡＲＴ手段を備える請求項１に記載のシステ
    ム。 ６、上記のＵＡＲＴが第２スマートカード読み取り装置
    にインターフェースする請求項５に記載のシステム。 ７、上記の電子回路がまたシステムのＥＰＲＯＵＢＩＯ
    Ｓメモリの部分を構成し、かつ幹線バスに双方向にリン
    クされる読み取り専用メモリを具えることを特徴とする
    請求項１から６のいずれか１つに記載のシステム。 ８、上記のマイクロプロセッサが上記の疑似ランダム数
    発生器手段を具えることを特徴とする請求項１から７の
    いずれか１つに記載のシステム。 ９、請求項１から８のいずれか１つに記載され、かつ識
    別できるパッケージにパッケージされたシステムで使用
    する電子回路。 １０、ＰＳＭＣの特定のプログラムの以下のステップ、
    すなわち ａ、論理動作、特に生成キーＭＫとＰＳＭＣの発行者キ
    ーＩＫのモジュロ２加算と、加算結果 ＫＩＭのＰＳＭＣのＲＡＭへの蓄積、 ＭＫ＋ＩＫ＝ＫＩＭ ｂ、ＰＳＭＣにより発生されたユニーク入力メッセージ
    ＩＭの上記の疑似ランダム数ＮＡを用いた符号化であっ
    て、該メッセージがキーＫＩＭの下で可逆アルゴリズム
    （ＡＬＧ，ＡＬＧ＾−＾１）を用いて、後のＰＳＭＣの
    各特定な使用に基づいて修正されるもの、 ＮＡ＝ＡＬＧＫ＿Ｋ＿Ｉ＿Ｍ（ＩＭ）、 の連続的実行の後で上記のランダム数が発生され、かつ
    上記のＰＳＭＣＮＡのＲＡＭメモリに蓄積されることを
    特徴とする請求項１から８のいずれか１つに記載のシス
    テムを実現する方法。 １１、上記の暗号化手順が、特定プログラムを用いた以
    下のステップ、すなわち ａ、ＰＳＭＣあるいはマイクロプロセッサにより発生さ
    れた疑似ランダム数ＮＡのメモリカードへの伝送、 ｂ、メモリカードの識別数ＮＩに関連した、疑似ランダ
    ム数ＮＡのキーＳＫ２Ｉの下におけるメモリカードへの
    符号化、 ｃ、メモリカードからＰＳＭＣへの暗号Ｍ１の伝送、ｄ
    、ＰＳＭＣの識別数ＮＩ′に関連した、暗号Ｍ１のキー
    ＳＫ２Ｉ′の下におけるＰＳＭＣでの復号、ＮＡ′＝Ａ
    ＬＧ＾−＾１＿Ｓ＿Ｋ＿２＿Ｉ＿′（Ｍ１）、ｅ、数Ｎ
    ＡとＮＡ′の比較であって、これらの数の同等性が識別
    数ＮＩとＮＩ′にそれぞれ関連したキーＳＫ２ＩとＳＬ
    ２Ｉ′との間の同等性を意味するもの、 の連続的実行からなることを特徴とする請求項１から８
    のいずれか１つに記載の認証システムを実現する手順。 １２、上記の暗号化手順が、特定プログラムを用いた以
    下のステップ、すなわち ａ、ＰＳＭＣあるいはマイクロプロセッサにより発生さ
    れた疑似ランダム数ＮＡのメモリカードへの伝送、 ｂ、メモリカードの識別数ＮＯＰと識別数ＮＩに関連し
    たキーＳＫ２Ｉの下における、疑似ランダム数ＮＡのメ
    モリカードへの符号化、 Ｍ１＝ＡＬＧＳＫ２Ｉ（ＮＡ）、 ｃ、メモリカードからＰＳＭＣへの暗号Ｍ１と識別数Ｎ
    ＯＰの伝送、 ｄ、メモリカードの識別数ＮＯＰから推定されたキーの
    ＰＳＭＣにおける暗号化計算、 ＳＫＯＰ＝ＡＬＧ＾−＾１＿Ｓ＿Ｋ＿２＿Ｉ＿′（ＮＯ
    Ｐ）、ｅ、暗号Ｍ１のＰＳＭＣにおけるキーＳＫＯＰの
    下における復号、 ＮＡ′＝ＡＬＧ＾−＾１＿Ｓ＿Ｘ＿Ｏ＿Ｐ（Ｍ１）、ｆ
    、数ＮＡとＮＡ′の比較であって、これらの数の同等性
    はメモリカードの識別数ＮＯＰとＮＩに関連したキーＳ
    Ｋ２Ｉと、ＰＳＭＣの識別数ＮＩ′に関連したキーＳＫ
    ２Ｉ′との間の整合性を意味しているもの、の連続的実
    行からなることを特徴とする請求項１から８のいずれか
    １つに記載の認証システムを実現する手順。 １３、サーバーあるいはホスト計算機タイプの計算機ハ
    ードウェアの第２アイテムによりマイクロ回路に備えら
    れたＰＣタイプの計算機ハードウェアの第１アイテムの
    認証に対する請求項１から８のいずれか１つに記載の認
    証システムの適用。
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