JPH0273740A - Frame synchronizing system - Google Patents
Frame synchronizing systemInfo
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Landscapes
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル伝送信号の受信、あるいは記録さ
れたディジタル信号の再生を行う場合における、信号フ
レームの同期確立に関するものである。本発明は、無線
、有線を問わず通信、放送および記録を行う分野に広（
利用することができる。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to establishing synchronization of signal frames when receiving digital transmission signals or reproducing recorded digital signals. The present invention is applicable to the fields of communication, broadcasting, and recording, whether wireless or wired.
can be used.
本発明はディジタル信号の信号フレームの同期確立に関
するものである。ディジタル伝送信号のフレーム同期は
、一般に特定のビットパターンをフレーム周期で伝送す
ることによりフレームタイミングを確立する。この場合
、フレーム同期信号以外の伝送信号の中に、フレーム同
期信号と同じビットパターンがフレーム周期で存在する
と、誤ったタイミングで同期が確立してしまう問題があ
った。The present invention relates to establishing synchronization of signal frames of digital signals. Frame synchronization of digital transmission signals generally establishes frame timing by transmitting a specific bit pattern at frame periods. In this case, if the same bit pattern as the frame synchronization signal exists in a transmission signal other than the frame synchronization signal at a frame period, there is a problem in that synchronization is established at an incorrect timing.
この問題を解決するため、本発明は、フレーム同期信号
のビットパターンをフレーム毎に変えて伝送し、受信側
で複数のフレーム同期信号ビットパターンを抽出して同
期再生を行うことにより、偽の同期ビットパターンがフ
レーム周期で発生しても、誤ったタイミングでフレーム
同期が確立しないようにしている。In order to solve this problem, the present invention transmits a frame synchronization signal with a different bit pattern for each frame, and extracts multiple frame synchronization signal bit patterns and performs synchronous reproduction on the receiving side, thereby creating false synchronization. Even if the bit pattern occurs at the frame period, frame synchronization is prevented from being established at the wrong timing.
このフレーム同期方式をディジタル伝送に用いることに
より、常に正しいタイミングでフレーム同期を確立し、
安定した受信を行うことができる。By using this frame synchronization method for digital transmission, frame synchronization is always established at the correct timing.
Stable reception is possible.
従来、ディジタル伝送における信号フレームの同期をと
る際、フレーム同期信号はフレーム毎に同じビットパタ
ーンを用いていた。例えば、テレビジョン衛星放送の音
声信号副搬送波を変調する信号（電波法；テレビジョン
に関する送信の標準方式第３章第１３条第３項）では、
１６ビツトのフレーム同期信号パターンを用いて同期を
確立している。この信号では、フレーム同期信号の直後
に伝送する１６ビツトは制御ビットであり、フレーム周
期毎に固定ビットパターンとして現れる。この制御ビッ
トは、制御の条件によりフレーム同期信号と同じビット
パターンとなることがあった。さらに情報信号が無変調
で伝送スクランブルが加算されていると、フレーム同期
信号と同じビットパターンが現れることがあった。Conventionally, when synchronizing signal frames in digital transmission, a frame synchronization signal uses the same bit pattern for each frame. For example, in the signal that modulates the audio signal subcarrier of television satellite broadcasting (Radio Law; Standard System for Transmission Related to Television, Chapter 3, Article 13, Paragraph 3),
Synchronization is established using a 16-bit frame synchronization signal pattern. In this signal, the 16 bits transmitted immediately after the frame synchronization signal are control bits, which appear as a fixed bit pattern every frame period. This control bit may have the same bit pattern as the frame synchronization signal depending on the control conditions. Furthermore, if the information signal is unmodulated and transmission scrambling is added, the same bit pattern as the frame synchronization signal may appear.
前述のごと〈従来技術ではフレーム周期でフレーム同期
信号と同じビットパターンが出現するため、本来のフレ
ーム同期信号と区別することが不可能であり、これらの
偽フレーム同期パターンにより誤ったタイミングで同期
してしまうことがあった。このような状態に落ち入ると
、受信機では異常な音を出したり、無意味な動作をする
可能性があり、本発明はこの問題点を解決しようとする
ものである。As mentioned above, in the conventional technology, the same bit pattern as the frame synchronization signal appears in the frame period, so it is impossible to distinguish it from the original frame synchronization signal, and these false frame synchronization patterns cause synchronization at the wrong timing. There were times when I ended up. If the receiver falls into such a state, there is a possibility that the receiver may produce abnormal sounds or perform meaningless operations, and the present invention is intended to solve this problem.
前述のごとき問題点を解決するために、本発明にかかる
フレーム同期方式は、ディジタル信号を伝送するにあた
り、特定のビットパターンからなるフレーム同期信号を
フレーム周期で伝送することによりフレームタイミング
を確立させるフレーム同期方式において、送信側でフレ
ーム毎に異なるビットパターンを用いてフレーム同期信
号を伝送し、受信側でこの異なる複数のビ、７ ）パタ
ーンを抽出することによりフレーム同期信号を検出する
ことを特徴とするものである。In order to solve the above-mentioned problems, the frame synchronization method according to the present invention establishes frame timing by transmitting a frame synchronization signal consisting of a specific bit pattern at a frame period when transmitting a digital signal. In the synchronization method, the transmitting side transmits the frame synchronization signal using a different bit pattern for each frame, and the receiving side detects the frame synchronization signal by extracting a plurality of different bit patterns. It is something to do.
このようなフレーム同期方式において、送信側で特定の
ビットパターンとその符号を反転した反転ビットパター
ンの２種をフレーム同期信号としてフレーム毎に交互に
伝送し、受信側では同期信号パターンの検出を相関回路
を用いて行うことができる。In such a frame synchronization method, the transmitting side transmits two types of frame synchronization signals alternately, a specific bit pattern and an inverted bit pattern with its sign reversed, for each frame, and the receiving side uses correlation to detect the synchronization signal pattern. This can be done using a circuit.
また、送信側では２つのフレーム同期（Ｋ号パターン発
生回路を備え、これから発生する２種類のパターンのフ
レーム同期信号をフレーム毎に交互に伝送し、受信側で
は２種類のフレーム同期信号パターンを検出する同期信
号パターン抽出回路を備えるようにしていてもよい。In addition, the transmitting side is equipped with two frame synchronization (K pattern generation circuits), which alternately transmits the two types of frame synchronization signals that will be generated for each frame, and the receiving side detects the two types of frame synchronization signal patterns. A synchronization signal pattern extraction circuit may be provided.
本発明にかかわるフレーム同期方式では、前述のごとく
本来のフレーム同期信号の伝送を行う際に、フレーム毎
に異なるビットパターンの同期信号を伝送している。こ
のようにするとフレーム毎に同じである偽のフレーム同
期信号との区別が可能となり、偽のフレーム同期ビット
パターンによりフレーム同期が誤って確立することはな
くなる。In the frame synchronization method according to the present invention, as described above, when transmitting the original frame synchronization signal, a synchronization signal with a different bit pattern is transmitted for each frame. In this way, it becomes possible to distinguish the frame from a false frame synchronization signal which is the same for each frame, and it is possible to prevent frame synchronization from being erroneously established due to a false frame synchronization bit pattern.
次に、本発明の実施例について図面を参照しつつ説明す
る。第１図および第２図はそれぞれ本発明にかかわるフ
レーム同期方式の異なる実施例を示すブロック図であり
、同一機能を有する部分には同一符号を付してあって、
いずれも送信側には２種類の異なるビットパターンを有
する同期信号を発生する回路を備え、これらの同期信号
パターン出力を情報信号に多重する多重化回路を含み、
受信側には前記２種類の異なる同期信号パターンを抽出
する回路、およびフレーム同期を安定化する回路を備え
ている。また、本発明には特に必要ではないが、問題の
一因でもある伝送ピットクロツタ再生のための伝送スク
ランブル信号を発生する疑似ランダム信号発生回路を含
んでいる。Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 and FIG. 2 are block diagrams showing different embodiments of the frame synchronization method according to the present invention, and parts having the same functions are denoted by the same reference numerals.
Both devices include a circuit for generating synchronization signals having two different bit patterns on the transmitting side, and a multiplexing circuit for multiplexing the output of these synchronization signal patterns into an information signal.
The receiving side is equipped with a circuit for extracting the two types of different synchronization signal patterns and a circuit for stabilizing frame synchronization. The present invention also includes a pseudo-random signal generation circuit that generates a transmission scramble signal for reproducing transmission pit clotters, which is one of the causes of the problem, although it is not particularly necessary for the present invention.
第１の実施例を示す第１図において、異なるビットパタ
ーンを発生する同期信号パターン発生回路ＩＡおよびＩ
Ｂにフレーム同期信号ａを入力し、２種類のビットパタ
ーンｂおよびＣをそれぞれフレーム周期ごとに発生する
。この第１および第２のビットパターンｂおよびＣは、
フレーム同期信号ａを１／２分周回路４で分周した信号
ｄによって制御される切り換え回路３により切り換えら
れ、交互に出力信号ｅとして多重化回路５へ送られる。In FIG. 1 showing the first embodiment, synchronization signal pattern generation circuits IA and I generate different bit patterns.
A frame synchronization signal a is input to B, and two types of bit patterns b and C are generated for each frame period. The first and second bit patterns b and C are
It is switched by a switching circuit 3 controlled by a signal d obtained by frequency-dividing the frame synchronization signal a by a 1/2 frequency dividing circuit 4, and is alternately sent to a multiplexing circuit 5 as an output signal e.
この出力信号ｅを多重化回路５で情報信号ｆに多重する
ことによりフレーム同期信号を付加し、伝送信号ｇを得
る。情報信号ｆには一般に疑似ランダム信号発生器６で
発生する信号りを排他的論理和回路７で加算されている
。This output signal e is multiplexed with the information signal f by a multiplexing circuit 5, a frame synchronization signal is added thereto, and a transmission signal g is obtained. Generally, a signal generated by a pseudo-random signal generator 6 is added to the information signal f by an exclusive OR circuit 7.
受信側では、伝送信号ｇのピットクロックをビットクロ
ック再生回路８で再生し、受信側のシステムクロック１
として使用する。同期信号パターン抽出回路９Ａは伝送
信号中のビットパターンが前記のビットパターンｂに一
致するとタイミングパルス〕を出力する。同期信号パタ
ーン抽出回路９Ｂも同様にビットパターンＣに一致する
とタイミングパルスｋを出力するが、このタイミングパ
ルスには、タイミングパルスｊをフレーム周期カウンタ
１１で１フレ一ム周期遅延させた信号βと共に論理積回
路１２に人力され、論理積演算を行いタイミングパルス
ｍが得られる。すなわち、ビットパターンＣがビア）パ
ターンｂの丁度フレーム周期後に伝送された場合のみに
タイミングパルスｍを得る。フリップフロンプ回路１３
では、タイミングパルスＪおよびｍをセットおよびリセ
ット信号としてそれぞれ人力し、極性の反転した信号ｎ
および０を出力する。これらの信号ｎ、ｏはシングルシ
ョット回路１４． １５によってタイミングパルスｐ。On the receiving side, the pit clock of the transmission signal g is regenerated by the bit clock recovery circuit 8, and the system clock 1 of the receiving side is regenerated.
Use as. The synchronizing signal pattern extraction circuit 9A outputs a timing pulse when the bit pattern in the transmission signal matches the bit pattern b described above. Similarly, when the synchronization signal pattern extraction circuit 9B matches the bit pattern C, it outputs a timing pulse k, but this timing pulse includes a logic signal β obtained by delaying the timing pulse j by one frame period by the frame period counter 11. The product circuit 12 performs a logical AND operation to obtain a timing pulse m. That is, timing pulse m is obtained only when bit pattern C is transmitted exactly one frame period after via pattern b. Flip-flop circuit 13
Now, we manually input timing pulses J and m as set and reset signals, respectively, and generate a signal n with inverted polarity.
and outputs 0. These signals n, o are sent to the single shot circuit 14. 15 by timing pulse p.
ｑにそれぞれ変換され、さらに論理和回路１６に両者が
人力されて論理和を演算することにより、フレーム同期
のタイミングパルス信号ｒを得、これをフレーム同期安
定回路１７に入力しフレーム同期信号Ｓを確立する。疑
似ランダム信号発生回路１８ではフレーム同期信号Ｓを
人力し、フレーム周期で疑似ランダム信号ｔを発生させ
、この疑似ランダム信号ｔを排他的論理和回路１９で伝
送信号に加算することにより情報信号Ｕを得る。q, and by manually calculating the logical sum of both signals in the logical sum circuit 16, a timing pulse signal r for frame synchronization is obtained, which is input to the frame synchronization stabilizing circuit 17 to obtain a frame synchronization signal S. Establish. A pseudo-random signal generation circuit 18 manually generates a frame synchronization signal S to generate a pseudo-random signal t at a frame period, and an exclusive OR circuit 19 adds this pseudo-random signal t to the transmission signal to generate an information signal U. obtain.
なお、この第１の実施例では、必要とあれば、同期信号
パターン発生、回路を３種類以上備えて、巡回的に使用
しても差し支えない。勿論その場合には受信側の同期信
号パターン抽出回路なども、それに応じた形態にする必
要がある。In this first embodiment, if necessary, three or more types of synchronizing signal pattern generation circuits may be provided and used cyclically. Of course, in that case, the synchronization signal pattern extraction circuit on the receiving side also needs to be shaped accordingly.
第２の実施例を第２図によって説明する。この例では送
信側に同期信号パターン発生回路を１つだけ備え、この
同期信号パターン発生回路で発生させたビットパターン
と、その符号を反転したビットパターンの２種類の同期
信号パターンを用いている。受信側では同期信号パター
ンの相関回路により各々の同期信号パターンを抽出し、
これによりフレーム同期を再生する構成となっている。A second embodiment will be explained with reference to FIG. In this example, only one synchronization signal pattern generation circuit is provided on the transmitting side, and two types of synchronization signal patterns are used: a bit pattern generated by this synchronization signal pattern generation circuit, and a bit pattern whose sign is inverted. On the receiving side, each synchronization signal pattern is extracted by a synchronization signal pattern correlation circuit,
This provides a configuration that reproduces frame synchronization.
第２図において、送信側の同期信号パターン発生回路１
ではフレーム同期信号ａを人力し、この周期で第１のビ
ットパターンｂを発生する。第１のビットパターンｂは
符号反転回路２により符号が反転され、反転ビットパタ
ーンすなわち第２のビア１−パターンＣとなる。非反転
の第１のビットパターンｂと反転した第２のビットパタ
ーンＣとは、フレーム同期信号ａを１／２分周回路４で
分周した信号ｄにより制御される切り換え回路３によっ
て切り換えられ、この切り換え回路３の出力信号ｅを多
重化回路５で情報信号ｆに多重化することにより伝送信
号ｇを得る。情報信号ｆに対する疑似ランダム信号発生
器６および排他的論理和回路７の機能は、先に第１図で
説明した通りであって、疑似ランダム信号発生器６によ
りフレーム周期で発生した信号りは排他的論理和回路７
において情報信号に加算され、スクランブルを施七た情
報信号ｆとなっている。In FIG. 2, the synchronization signal pattern generation circuit 1 on the transmitting side
Then, the frame synchronization signal a is inputted manually, and the first bit pattern b is generated at this period. The sign of the first bit pattern b is inverted by the sign inverting circuit 2, and becomes an inverted bit pattern, that is, a second via 1-pattern C. The non-inverted first bit pattern b and the inverted second bit pattern C are switched by a switching circuit 3 controlled by a signal d obtained by dividing the frame synchronization signal a by a 1/2 frequency dividing circuit 4, A transmission signal g is obtained by multiplexing the output signal e of this switching circuit 3 into an information signal f in a multiplexing circuit 5. The functions of the pseudo-random signal generator 6 and the exclusive OR circuit 7 for the information signal f are as explained above in FIG. OR circuit 7
It is added to the information signal at , and scrambled information signal f is obtained.
受信側では伝送信号ｇをピットクロック再生回路８に人
力してシステムクロックｌを得ている。On the receiving side, the transmission signal g is manually input to the pit clock reproducing circuit 8 to obtain the system clock l.
また、同期信号パターン相関回路１０ては伝送信号の中
から反転ビットパターンＣと非反転ビットパターンｂと
の抽出を行っている。ビットパターンの相関が１の場合
および−１の場合に、それぞれ非反転１反転の同期信号
パターンとしてタイミングパルスＪおよびｋを出力する
。タイミングパルス］をフレーム周期カウンタ１１で１
フレ一ム周期遅延したパルス信号！がタイミングパルス
にと論理積回路１２で論理積演算され、非反転と反転の
ビットパターンがフレーム周期ごとに交互に伝送されて
いる場合にのみ、論理積回路１２がタイミングパルスｍ
を出力する。フリップフロップ回路１３はタイミンクパ
ルス］およびｍをセットおよびリセント信号として入力
することにより、極性を異にする出力信号ｎおよびＯを
出力する。この信号ｎ。Further, the synchronization signal pattern correlation circuit 10 extracts an inverted bit pattern C and a non-inverted bit pattern b from the transmission signal. When the bit pattern correlation is 1 and -1, timing pulses J and k are output as non-inverted and 1-inverted synchronization signal patterns, respectively. Timing pulse] is set to 1 by the frame period counter 11.
Pulse signal delayed by one frame period! is ANDed with the timing pulse by the AND circuit 12, and only when the non-inverted and inverted bit patterns are transmitted alternately in each frame period, the AND circuit 12 calculates the timing pulse m.
Output. The flip-flop circuit 13 outputs output signals n and O having different polarities by inputting the timing pulse] and m as set and resent signals. This signal n.
Ｑをシングルショット回路１４．１５へそれぞれ人力す
ることによりタイミングパルスｐ、ｑとし、論理和回路
１６でタイミングパルスｐ、ｑの論理和演算を行いフレ
ーム同期のタイミングパルス信号ｒを発生する。このタ
イミングパルス信号ｒを用いてフレーム同期安定回路１
７で同期を確立し、フレーム同期信号Ｓを出力する。疑
似ランダム信号発生回路１８ではフレーム同期信号Ｓを
人力し、フレーム周期で疑似ランダム信号ｔを発生し、
この疑似ランダム信号ｔを排他的論理和回路１９へ入力
して伝送信号ｇとの排他的論理和演算を行い情報信号Ｕ
を得る。Timing pulses p and q are obtained by inputting Q to single shot circuits 14 and 15 respectively, and an OR operation of timing pulses p and q is performed in an OR circuit 16 to generate a frame synchronization timing pulse signal r. Using this timing pulse signal r, the frame synchronization stabilizing circuit 1
7, synchronization is established and a frame synchronization signal S is output. A pseudo-random signal generation circuit 18 manually generates a frame synchronization signal S and generates a pseudo-random signal t at a frame period.
This pseudo-random signal t is input to the exclusive OR circuit 19, where it is subjected to an exclusive OR operation with the transmission signal g, and the information signal U
get.
従来技術ではフレーム同期信号を伝送する場合、常に同
じビットパターンを有するフレーム同期信号をフレーム
周期で伝送していた。従って、伝送信号中にフレーム同
期信号パターンと同じビットパターンの信号がフレーム
周期で発生していると、誤ったタイミンクでフレーム同
期が確立していたが、本発明ではフレーム同期信号パタ
ーンをフレーム毎に異なるものを使用し、その規則性が
なければ受信機の同期が確立することがないので、フレ
ーム毎に１つの同期信号パターンと同じ信号が現れたと
しても、そのような信号をフレーム同期信号とみなすこ
とはなくなる。In the conventional technology, when transmitting a frame synchronization signal, the frame synchronization signal always has the same bit pattern and is transmitted at a frame period. Therefore, if a signal with the same bit pattern as the frame synchronization signal pattern was generated in the transmission signal at the frame period, frame synchronization would be established at the wrong timing, but in the present invention, the frame synchronization signal pattern is If different signals are used and there is no regularity, receiver synchronization will not be established, so even if a signal with the same synchronization signal pattern appears in each frame, such a signal cannot be considered a frame synchronization signal. It will no longer be considered.
このようにして、本発明により常に安定したフレーム同
期の引き込みが可能となる。In this way, the present invention enables stable frame synchronization at all times.
第１図および第２図はそれぞれ本発明にかかわるフレー
ム同期方式の異なる実施例を示すブロック図である。
１、 ＬＡ、 ＩＢ・・・同期信号パターン発生回路２
・・・符号反転回路 ３・・・切り換え回路４・・
・１７２分周回路 ５・・・多重化回路６．１８・
・・疑似ランダム信号発生回路７．１９・・・排他的論
理和回路
８− ビットクロツタ発生回路
９＾、 ９Ｂ・・・同期信号パターン抽出回路１０・・
・同期信号パターン相関回路
１１・・・フレーム周期カウンタ
１２・・・フリップフロップ回路
１４、１５・・・シングルショット回路１６・・・論理
和回路
１７・・・フレーム同期安定回路FIGS. 1 and 2 are block diagrams showing different embodiments of the frame synchronization method according to the present invention, respectively. 1. LA, IB...Synchronization signal pattern generation circuit 2
...Sign inversion circuit 3...Switching circuit 4...
・172 frequency dividing circuit 5...Multiplexing circuit 6.18・
...Pseudo-random signal generation circuit 7.19...Exclusive OR circuit 8- Bit clock generator circuit 9^, 9B...Synchronization signal pattern extraction circuit 10...
- Synchronous signal pattern correlation circuit 11... Frame period counter 12... Flip-flop circuits 14, 15... Single shot circuit 16... OR circuit 17... Frame synchronization stabilization circuit
Claims (1)
パターンからなるフレーム同期信号をフレーム周期で伝
送することによりフレームタイミングを確立させるフレ
ーム同期方式において、送信側でフレーム毎に異なるビ
ットパターンを用いてフレーム同期信号を伝送し、受信
側でこの異なる複数のビットパターンを抽出することに
よりフレーム同期信号を検出することを特徴とするフレ
ーム同期方式。 ２、送信側で特定のビットパターンとその符号を反転し
た反転ビットパターンの２種類をフレーム同期信号とし
てフレーム毎に交互に伝送し、受信側では同期信号パタ
ーンの検出を相関回路を用いて行うことを特徴とする請
求項１記載のフレーム同期方式。 ３、送信側では２つのフレーム同期信号パターン発生回
路を備え、これから発生する２種類のパターンのフレー
ム同期信号をフレーム毎に交互に伝送し、受信側では２
種類のフレーム同期信号パターンを検出する同期信号パ
ターン抽出回路を備えることを特徴とする請求項１記載
のフレーム同期方式。[Claims] 1. In a frame synchronization method that establishes frame timing by transmitting a frame synchronization signal consisting of a specific bit pattern at a frame period when transmitting a digital signal, the transmission side uses different bits for each frame. A frame synchronization method characterized by transmitting a frame synchronization signal using a pattern, and detecting the frame synchronization signal by extracting a plurality of different bit patterns on the receiving side. 2. On the transmitting side, two types of bit patterns, a specific bit pattern and an inverted bit pattern with its sign reversed, are transmitted alternately for each frame as a frame synchronization signal, and on the receiving side, the synchronization signal pattern is detected using a correlation circuit. The frame synchronization method according to claim 1, characterized in that: 3. The transmitting side is equipped with two frame synchronization signal pattern generation circuits, and the two types of frame synchronization signal patterns that will be generated are transmitted alternately for each frame, and the receiving side is equipped with two frame synchronization signal pattern generation circuits.
2. The frame synchronization method according to claim 1, further comprising a synchronization signal pattern extraction circuit for detecting different types of frame synchronization signal patterns.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224797A JPH0273740A (en) | 1988-09-09 | 1988-09-09 | Frame synchronizing system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63224797A JPH0273740A (en) | 1988-09-09 | 1988-09-09 | Frame synchronizing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273740A true JPH0273740A (en) | 1990-03-13 |
Family
ID=16819352
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63224797A Pending JPH0273740A (en) | 1988-09-09 | 1988-09-09 | Frame synchronizing system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273740A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0730617A (en) * | 1993-07-09 | 1995-01-31 | Nec Corp | In-device self-monitor regulation control system |
| JP2007235791A (en) * | 2006-03-03 | 2007-09-13 | Epson Toyocom Corp | Piezoelectric device |
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| JPS63157540A (en) * | 1986-12-22 | 1988-06-30 | Nec Corp | Frame synchronous system and its equipment |
| JPS63169846A (en) * | 1987-01-07 | 1988-07-13 | Nec Corp | Frame pulse generating system |
-
1988
- 1988-09-09 JP JP63224797A patent/JPH0273740A/en active Pending
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