JPH0231553B2 - - Google Patents

Info

Publication number
JPH0231553B2
JPH0231553B2 JP56048062A JP4806281A JPH0231553B2 JP H0231553 B2 JPH0231553 B2 JP H0231553B2 JP 56048062 A JP56048062 A JP 56048062A JP 4806281 A JP4806281 A JP 4806281A JP H0231553 B2 JPH0231553 B2 JP H0231553B2
Authority
JP
Japan
Prior art keywords
circuit
clock
clock pulse
signal
type flip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP56048062A
Other languages
English (en)
Other versions
JPS57162894A (en
Inventor
Toshuki Tanabe
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Tokyo Shibaura Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokyo Shibaura Electric Co Ltd filed Critical Tokyo Shibaura Electric Co Ltd
Priority to JP56048062A priority Critical patent/JPS57162894A/ja
Publication of JPS57162894A publication Critical patent/JPS57162894A/ja
Publication of JPH0231553B2 publication Critical patent/JPH0231553B2/ja
Granted legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04NPICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00Television systems
    • H04N7/025Systems for the transmission of digital non-picture data, e.g. of text during the active part of a television frame
    • H04N7/035Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal
    • H04N7/0352Circuits for the digital non-picture data signal, e.g. for slicing of the data signal, for regeneration of the data-clock signal, for error detection or correction of the data signal for regeneration of the clock signal

Description

【発明の詳細な説明】 この発明は、文字情報を含むテレビジヨン信号
を受信し再生するシステム等に用いて有効なクロ
ツクパルス再生回路に関する。
通信システムにおいて、送られてくるデータを
サンプリングパルスにてサンプリングする場合、
データのビツトとサンプリングパルスの位相とは
精度よく一致していることが要求される。しかし
ながら、送られてくるデータは、外乱とか内部要
因によつて、常に一定の位相に保たれているとは
限らない。このため、サンプリングパルスの位相
(又はこれの基本となるクロツクパルスの位相)
を自動的に調整する手段が望まれる。
従来上記のようなサンプリングパルスを作る手
段としては、送られてくる基準信号(例えば文字
多重放送においてはクロツクランイン信号)を狭
帯域の水晶フイルタで抽出し、これを2てい倍し
て同期発振器に抽入するというリンギン回路方式
がとられている。しかしながら、この方式による
と、コンデンサ、トランス等の部品を多く必要と
するので、集積回路化することが困難である。ま
た、リンギング回路方式によると、その発振出力
の位相は、クロツクランイン信号の位相に同期す
るまでの応答時間が長いために、クロツクランイ
ン信号の位相がたとえば水平走査期間毎に変化し
た場合、その変化に対して正確に追従できずにサ
ンプリングミスを生じるという事態を生じる。
この発明は上記の事情に対処すべくなされたも
ので、伝送されてくる基準信号、たとえばクロツ
クランイン信号に対して、サンプリングパルスの
位相を正確に、かつ迅速に同期させ得、かつこれ
が集積回路化するにも好適したクロツクパルス再
生回路を提供することを目的とする。
以下この発明の一実施例を図面を参照して説明
する。
まずこの発明は、その一応用例として文字多重
放送信号処理装置において適用されたものである
が、通信システム全般に適用できることは当然で
ある。
文字多重放送にて扱われるテレビジヨン信号の
フオーマツトは、第1図に示すように設定されて
いる。第1図a,bは複合映像信号の最初のフイ
ールドと次のフイールドの垂直帰線期間部分を示
すもので、Vは垂直同期信号である。
この垂直帰線期間部分の後部、たとえば前のフ
イールドが終わつてから20H目(H;1水平期
間)には、文字放送パケツト1,2が設定されて
いる。この文字放送パケツトのフオーマツトは第
1図cに示すように設定されている。Hは水平同
期信号であり、5はカラーバーストである。文字
放送パケツト2は、ヘツダー部6、情報部7によ
つて形成されている。この文字放送パケツト2
は、さらに詳細を示すと、第1図dに示すように
なる。
即ち、ヘツダー部6は、クロツク・ランイン
(lock runin)信号CRI、フレーミングコード
FC、アイデンテイフアイコードIDC等によつて
構成されている。
文字放送パケツト2は、その種類として、制御
パケツト、カラーコードパケツト、パターンデー
タパケツトがある。制御パケツトの情報部には、
これから送られてくる内容がどのようなものであ
るかを示すデータが含まれており、たとえば第1
図dに示すようにプログラムコード(番組番号)
PC1,PC2、ページ番号PA1,PA2などが含
まれている。また、カラーコードパケツト、パタ
ーンデータパケツトの情報部には、第1図eに示
すように、カラーデータ、パターンデータ等が含
まれる。
ヘツダー部6において、クロツクランイン信号
CRIは、この文字放送パケツト内のデータをサン
プリングするに必要なクロツクパルスの位相合わ
せを行うための信号である。フレーミングコード
FCは、データの始まりをあらわすコードである。
アイデンテイフアイコードIDCは、表示形態とか
伝送信号形式を示すもので、各種表示モードの番
組が混在して伝送されている場合、これを識別す
るためのコードである。
上記したような文字放送パケツトは、たとえば
第2図に示すようなシステムにて処理される。1
1は文字多重放送によるテレビジヨン信号の中間
周波が入力される入力端子である。この入力端子
に加えられた信号は、映像検波回路12によつて
映像検波される。映像検波された複合映像信号
は、文字放送パケツトを抽出するとともに、波形
整形を行なう波形整形回路13に入力される。ま
た、複合映像信号は、垂直同期信号V、水平同期
信号Hを分離する同期分離回路21に入力され
る。
前記同期分離回路21から分離された垂直同期
信号V、水平同期信号Hは、垂直位置カウンタ2
2に入力される。この垂直位置カウンタ22は、
垂直同期信号Vでリセツトされ、水平同期信号H
を計数するもので、前記文字放送パケツトが重畳
されている位置に対応した抜きとりパルスを得る
ことができる。
垂直カウンタ22にて得られた抜きとりパルス
は、前記波形整形回路13に入力される。これに
よつて、波形整形回路13は、第1図で説明した
文字放送パケツトを抜きとり、かつ、その波形整
形を行なう。この波形整形回路13から得られた
出力は、サンプリング回路14に入力されるとと
もに、クロツクランイン信号検出回路16に入力
される。
クロツクランイン信号検出回路16は、第1図
dで示した、クロツクランイン信号CRIを抽出す
るもので、その抽出されたクロツクランイン信号
は、クロツクパルス発生回路17に入力される。
このクロツクパルス発生回路17は、クロツクラ
ンイン信号と同期した連続クロツクパルスを発生
する機能を有する。このクロツクパルス発生回路
17から出力される連続クロツクパルスは、前記
サンプリング回路14に入力され、データサンプ
リングパルスとして用いられる。
サンプリング回路14においては、データサン
プリングパルスによつて、先の第1図dに示した
ような各種のデータがサンプリングされ、直列か
ら並列に変換され、バツフアメモリ15に貯えら
れる。また、サンプリング回路14の出力は、フ
レーミングコード検出回路18にも入力される。
このフレーミングコード検出回路18は、予じめ
定められたフレーミングコードと入力されたコー
ドとの比較動作によつて検出し、このコードが完
全に一致した点を検出し、バツフアメモリにおけ
るデータの始まり部を設定するものである。フレ
ーミングコード検出回路18は、たとえば水平位
置カウンタ23からのクロツクパルスによつて駆
動される。
水平位置カウンタ23は、同期分離回路21か
らの水平同期信号Hによつてリセツトされ、前記
クロツクパルス発生回路17からのクロツクパル
スをカウントしている。この水平位置カウンタ2
3のカウント情報は、アドレス回路24にも加え
られている。また、このアドレス回路24には、
先の垂直同期信号も入力されている。このアドレ
ス回路24は、現在入力している複合映像信号に
よつて得られている画像の水平方向、垂直方向に
関するアドレスデータを発生することができる。
上記の如くバツフアメモリ15には、文字放送
パケツトが到来したときに、その内容が格納され
る。このバツフアメモリ15に格絡されたデータ
は、マイクロコンピユータによつて処理される。
中央演算処理装置(以下CPUと称する)30
は、バツフアメモリ15のデータ内容を解読す
る。たとえば、データ形式がどのようなもので、
プログラムがどのようなものであるかである。
たとえば、文字放送として、天気予報を映した
い場合を例にとつて説明する。天気予報を映した
い場合は、キーボード40を操作することによつ
て、天気予報データを処理するための指令信号を
入力することができる。天気予報のプログラム
は、第1図にて示したプログラムコードによつて
指定されている。たとえば、プログラムコード
PC1のデータが天気予報を送つているものとす
ると、このプログラムコードPC1は、CPU30
で演算処理される。この結果、このプログラムコ
ードPC1のデータが、キーボード40から指定
されたデータと一致するものであれば、バツフア
メモリ15のデータは天気予報のためのデータで
あることが判る。キーボード35から指定された
天気予報再生のための指令信号は、ランダムアク
セスメモリ(以後RAMと称する)に格納されて
いる。
バツフアメモリ15から読み出された天気予報
のパターンデータは最終的には文字データ、記号
データとしてパターンメモリ33に記憶される。
色データは、カラーメモリ34に記憶される。
バツフアメモリ15から読み出されるデータ
は、そのものが文字データ、記号データとしてパ
ターンメモリ33に記憶されるが、伝送方式がコ
ード伝送方式の場合には、バツフアメモリ15か
ら読み出されたデータを解読して、リードオンリ
ーメモリ(以後ROMと称する)から予じめ定め
られているキヤラクタデータ、つまり、文字とか
記号、図形データを読み出し、これをパターンメ
モリ33等に記憶させてもよい。そのため、更
に、キヤラクタROM39が用意されている。
上記の如く、バツフアメモリ15から導出され
たデータに基き、パターンメモリ3には、文字、
記号、図形データが記憶されるのであるが、垂直
期間における文字放送パケツトを1回だけ抽出す
るのみで、文字表示に充分なデータは得られな
い。したがつて、垂直同期期間がある毎に、かつ
所望のプログラムが検出される毎に、前記パター
ンメモリ33に順次蓄積される。
パターンメモリ33、カラーメモリ34にデー
タを蓄積する場合、このデータを何れの番地に格
納するかは、たとえばデータとともに格納番地を
指定するアドレス指定データを入力していてもよ
い。
前記パターンメモリ33、カラーメモリ34に
記憶されているデータを読み出して表示させる場
合には、パターンメモリ33のデータは絵柄デコ
ーダ35を介して、またカラーメモリ34のデー
タは色デコーダ36を介して直流に変換されて、
出力インターフエイス37で合成される。
そして、複合映像信号と合成回路38にて合成
される。パターンメモリ33、カラーメモリ34
のデータの読み出しタイミングは、CPU30か
らの指令信号による。CPU30は、常時アドレ
ス回路24から入力されるアドレスデータ(現在
画面ビーム照射位置に相当する)を解読してい
る。このアドレスデータがRAM32に設定され
ている希望の表示指定データと一致した場合に、
これらのアドレスデータに対応する読み出し信号
がパターンメモリ33、カラーメモリ34に加え
られる。
表示データは、RAM32に記憶されたプログ
ラムに含まれており、この表示指定データの変
更、プログラムの切換えに応じて、表示形態は
種々に設定することができる。
ところで上述したような文字多重放送を処理す
る場合、サンプリングパルスは、データのビツト
と完全に同期していなければならない。そこで、
この発明は、第3図に示すようなクロツクパルス
再生回路を構成するものである。つまり、第3図
に示す回路は、第2図のクロツクパルス発生回路
17の部分に相当する。第3図において51は、
基準クロツク入力端子であり、この基準クロツク
は、周波数8/5sc(sc=色副搬送波周波数)の安
定した連続クロツクであり、発振器からとりださ
れ、遅延装置52に入力される。この遅延装置5
2は、入力した基準クロツクをそれぞれ異なる位
相に設定して複数の箇所に導出することができ
る。つまり、遅延装置52は、入力した基準クロ
ツクの一周期を複数(N個Nは正の整数)分割し
たように各位相の異なる出力を得ることができ
る。
53は、文字多重信号入力端子であり、ここに
入力する文字多重信号は、先の波形整形回路13
によつて、正負方向のデユーテイ比を50%に正し
て調整され波形成形されており、アンド回路55
の一方の入力端子に入力される。54は、ゲート
信号入力端子であり、ここに加えられるゲート信
号は、クロツクランイン信号区間に同期したパル
スであつて、たとえば、垂直位置カウンタ、水平
位置カウンタの出力を論理回路に加えることによ
つて作られたものであり、先のアンド回路55の
他方の入力端子に加えられる。したがつて、アン
ド回路55からは、クロツクランイン信号のみが
取りだされ、これは、D形フリツプフロツプ回路
群56の各D形フリツプフロツプ561〜56N
D端子に入力される。このD形フリツプフロツプ
回路561〜56Nの各クロツク入力端子に対して
は、前記遅延装置52の各位相の異なる出力が出
力端子521〜52Nを介して入力される。さらに
また、前記遅延装置52の各出力端子521〜5
Nは、サンプリングパルス選択部60の各アン
ド回路601〜60Nの一方の入力端子にそれぞれ
接続されている。
前記D形フリツプフロツプ回路群56は、クロ
ツクランイン信号を、位相が各々異なるN個のク
ロツク列によつて細分してサンプリングする機能
を奏する。D形フリツプフロツプ回路群56の出
力は、立上り検出用アンド回路群57に入力され
る。この立上り検出用アンド回路群57の各アン
ド回路571〜57Nは、前記D形フリツプフロツ
プ回路561〜56Nに対応して設けられ、各々は
3入力端子である。アンド回路571の第1入力
端子には、前記フリツプフロツプ回路561の反
転出力端子が接続され、第2入力端子には前記
遅延装置52の第2番目の出力端子522が接続
され、第3入力端子にはフリツプフロツプ回路5
2の非反転出力端子Qが接続される。次にアン
ド回路572の第1入力端子には、フリツプフロ
ツプ回路562の反転出力端子が接続され、第
2入力端子には前記遅延装置52の第3番目の出
力端子523が接続され、第3入力端子にはフリ
ツプフロツプ回路563の非反転出力端子Qが接
続される。このように、クロツクパルス列の遅延
入力順にみてこれを巡回方向とすれば、その巡回
方向に順次D形フリツプフロツプ回路564〜5
N-1とアンド回路573〜57N-1が接続される。
そして最後の段のアンド回路57Nの第1入力端
子には、フリツプフロツプ回路56Nの反転出力
端子Qが接続され、第2入力端子には前記遅延装
置52の第1番目の出力端子521が接続され、
第3入力端子には前記フリツプフロツプ回路56
の非反転出力端子Qが接続される。このように
接続された立上り検出用アンド回路群57は、D
形フリツプフロツプ回路群56にデータとして入
力するクロツクランイン信号が、D形フリツプフ
ロツプ回路561〜56Nに時系列でラツチされて
ゆくときに、何れの位相タイミング(クロツクパ
ルス列からみて)でロウレベルからハイレベルに
変化したのかを検出することができる。クロツク
ランイン信号がローレベルからハイレベルに変化
したことを検出したアンド回路は論理「1」の出
力を得る。
上記アンド回路571〜57Nの各出力端子は、
それぞれカウンタ群58を構成する各カウンタ5
1〜58Nのクロツク入力端子に接続される。こ
のカウンタ581〜58Nのクリア端子58CL
は、クロツクランイン信号区間が終つたときに同
期してリセツトパルが入力される。そして、各カ
ウンタ581〜58Nの計数値は、最大値判定回路
59に入力される。この最大値判定回路59は、
各カウンタ581〜58Nの計数値の最も大きいカ
ウンタ位置を検出し、これに対応した出力端子に
論理「1」を出力する。つまり、最大値判定回路
59は、カウンタ581〜58Nに対応した出力端
子OUT1〜OUTNを有し、各出力端子OUT1
〜OUTNをそれぞれ対応したアンド回路601
60Nの第2入力端子に接続している。このアン
ド回路601〜60Nの各出力端子はオア回路61
に接続されており、このオア回路61の出力端子
62からデータサンプリングのためのクロツクパ
ルスが導出される。
次に、上記の回路の動作信号を第4図に示して
動作の説明をする。基準クロツクとしては、文字
多重信号のビツトレート(8/5sc)の同一周波数
のものが用いられる。遅延装置52からは、
〔T/N nsec〕ずつ位相が異なるクロツク列が
N個の各出力端子から得られる。受信した文字多
重信号のクロツクランイン信号は、アンド回路5
5からとりだされ、N個のD形フリツプフロツプ
回路561〜56Nのデータ入力端子に加えられ
る。(クロツクランイン信号の周期はTである。)
N個のD形フリツプフロツプ回路561〜56N
は、〔T/N nsec〕ずつ位相が異なるクロツク
列がそれぞれ別々に、連続したクロツクパルスと
して入力される。(第4図aはクロツクランイン
信号、第4図b〜kは遅延装置52の各出力端子
521〜52Nから得られるクロツク列である。) 第4図の動作信号波形は、上記のN=10とした
場合の例である。今、遅延装置52の第3番目の
出力端子523の出力の立上り時と、第4番目の
出力端子524の出力の立上り時との間で、クロ
ツクランイン信号がローレベルからハイレベルに
立上つたとする。この場合は、D形フリツプフロ
ツプ回路群56の3番目のD形フリツプフロツプ
回路563のサンプル値はロウレベル(Q=L,
Q=H)、第4番目のD形フリツプフロツプ回路
564のサンプル値はハイレベル(Q=H、=
L)となる。従つて、アンド回路573の3入力
はすべてハイレベルとなり、このアンド回路57
からは論理「1」が出力され、カウンタ583
計数値が1個増大する。第4図l〜qはフリツプ
フロツプ回路561〜5610の出力端子Qの状態
を示し、第4図rは、フリツプフロツプ回路56
10の出力端子Qの状態を示す。また第4図sは、
アンド回路571,572,574〜5710の出力状
態を示し、第4図tはアンド回路573の出力状
態を示す。
上記のように、立上り検出用アンド回路群57
においては、クロツクランイン信号の1周期毎
に、その立上り部分に位置するアンド回路から論
理「1」が得られることなる。各アンド回路57
〜5710の出力は、カウンタ581〜5810によ
つて計数されるから、クロツクランイン信号が終
つた時点で、最も計数値の多いカウンタに対応し
たクロツクパルス列は、クロツクランイン信号の
立上り部に対応していることになり、データサン
プリングに最も適していることになる。したがつ
て、クロツクランイン信号が終るとカウンタ58
〜5810の計数値は、最大値判定回路59によ
り最大のものが判定される。今、第3番目のカウ
ンタ583の値が最大であるとすると、このカウ
ンタに対応するパルス列、つまり、遅延装置52
の第4番目の出力端子524から得られるパルス
列が選択されることになる。つまり、クロツクラ
ンイン信号の立上りのあと、最初に立上るパルス
列のうち、最もその頻度の多いパルス列がデータ
サンプリングパルスとして選択される。
このようなクロツクパルス再生方法によると、
文字多重放送のパケツト単位で、データサンプリ
ングパルスの同期をとることができ、パケツト単
位毎にそれに最も適したパルスを作ることができ
る。よつて、ノイズなどの外乱に対しても充分安
全性を得、サンプリングミスの生じることが無く
なる。
第5図は、この発明の他の実施例であり、第3
図と同一部は同符号を付して説明は省略するが、
この実施例の場合は、最大値判定回路を省略し
て、カウンタ581〜58Nのカウント値を判定そ
のものとして扱うように構成している。上記カウ
ンタ群58における計数値分布は、文字多重信号
のジツタやノイズなどの影響によつて、正規分布
に近い形になる。従つて、最大計数値のカウンタ
を判別して、それに対応するパルス列を選択する
方式をとらずに、この実施例では、クロツクラン
イン信号のサンプル値及びきざみ幅(すなわち
N)から、特定の値を設定し、カウンタの値がそ
の設定値をこえたら、それに対応するパルス列が
選択されるようにしたものである。このため、カ
ウンタ581〜58Nのある上位のビツト出力端子
QMをそれぞれ対応するアンド回路601〜60N
の各他方の入力端子に接続している。仮に、連続
した2つのカウンタが両者とも前記の設定値をこ
えることによつて、2つのパルス列が選択された
としても、データサンプリングパルスとしては、
この2つのパルス列の論理和が出力されるだけで
データサンプリングパルスとしては支障はない。
なお上記の実施例においては、遅延装置を遅延線
による構成としたが、これは、複数のアンド回路
を直列接続したものとして構成してもよい。
上述したようにこの発明は、伝送されてくる基
準信号に対して、内部で発生するクロツクパルス
の位相を正確にかつ迅速に同期させ得る集積回路
化に好適なクロツクパルス再生回路を提供でき
る。
【図面の簡単な説明】
第1図a〜eは、文字多重放送にて用いられる
テレビジヨン信号のフオーマツトを示す説明図、
第2図は文字多重放送信号のデータを処理するシ
ステムの構成説明図、第3図はこの発明の一実施
例を示す回路構成図、第4図a〜tは、第3図の
回路の各部信号波形図、第5図はこの発明の他の
実施例を示す回路構成図である。 52……遅延装置、55……アンド回路、56
……D形フリツプフロツプ回路群、57……立上
り検出用アンド回路群、58……カウンタ群、5
9……最大値判定回路、60……サンプリングパ
ルス選択部。

Claims (1)

  1. 【特許請求の範囲】 1 伝送されてくるクロツクランイン信号のエツ
    ヂ位相に内部で発生しているクロツクパルスを位
    相同期させる回路において、 発振器の出力クロツクパルスが入力されこれを
    複数の箇所にそれぞれ位相が異なるように、かつ
    前記クロツクランイン信号の一周期を複数に分割
    した位相タイミングとなる複数のクロツクパルス
    列を得る遅延装置と、 前記複数のクロツクパルス列に対応して設けら
    れた複数のD形フリツプフロツプ回路で構成さ
    れ、 前記各D形フリツプフロツプ回路のクロツク入
    力端子にそれぞれ対応する前記クロツクパルス列
    が入力され、かつ各D形フリツプフロツプ回路の
    データ入力端子に前記クロツクランイン信号が加
    えられるD形フリツプフロツプ回路群と、 前記複数のD形フリツプフロツプ回路に対応し
    て設けられた複数のアンド回路で構成され、前記
    複数のD形フリツプフロツプ回路を前記クロツク
    パルス列の遅延入力順にみてこれを巡回方向とし
    た場合、その巡回方向に隣り合うD形フリツプフ
    ロツプ回路の反転出力端子と非反転出力端子との
    ラツチ出力データ及び前記複数のクロツクパルス
    列のうち対応するクロツクパルス列の3入力が各
    アンド回路に入力され、前記クロツクランイン信
    号の極性反転位相位置を前記複数のクロツクパル
    ス列の何れかのパルス列に対応させて検出するア
    ンド回路群と、 各アンド回路の出力がそれぞれ加えられるカウ
    ンタを有したカウンタ群と、 前記カウンタを前記クロツクランイン信号区間
    の前にリセツトすることにより、クロツクランイ
    ン信号区間の途中又は終りに前記カウンタの計数
    値を判定し、計数値の最も大きいカウンタに対応
    したクロツクパルス列を選択して導出する手段と
    を具備したことを特徴とするクロツクパルス再生
    回路。
JP56048062A 1981-03-31 1981-03-31 Clock pulse reproducing circuit Granted JPS57162894A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56048062A JPS57162894A (en) 1981-03-31 1981-03-31 Clock pulse reproducing circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56048062A JPS57162894A (en) 1981-03-31 1981-03-31 Clock pulse reproducing circuit

Publications (2)

Publication Number Publication Date
JPS57162894A JPS57162894A (en) 1982-10-06
JPH0231553B2 true JPH0231553B2 (ja) 1990-07-13

Family

ID=12792856

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56048062A Granted JPS57162894A (en) 1981-03-31 1981-03-31 Clock pulse reproducing circuit

Country Status (1)

Country Link
JP (1) JPS57162894A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613608U (ja) * 1992-07-22 1994-02-22 株式会社日糧機工 縁 台

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60248087A (ja) * 1984-05-24 1985-12-07 Toshiba Corp サンプリングクロック再生回路
JPS60248086A (ja) * 1984-05-24 1985-12-07 Toshiba Corp サンプリングクロツク再生回路
JP2615589B2 (ja) * 1987-02-17 1997-05-28 ソニー株式会社 同期式発振回路

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0613608U (ja) * 1992-07-22 1994-02-22 株式会社日糧機工 縁 台

Also Published As

Publication number Publication date
JPS57162894A (en) 1982-10-06

Similar Documents

Publication Publication Date Title
US5453794A (en) Multistandard video signal decoder
US4688094A (en) Reference signal reproduction apparatus
JPH0231553B2 (ja)
JPH0552703B2 (ja)
JPS58100585A (ja) 映音同時伝送方式
JPH1013796A (ja) 文字多重データサンプリング回路
JPH0332182A (ja) テレテキスト・デコーダ
KR0147851B1 (ko) 위상 고정 부반송파 재생기
JPS6258598B2 (ja)
JPH037188B2 (ja)
JPH05103345A (ja) ビデオデイスクプレーヤ
JPS581387A (ja) サンプリングクロツク再生回路
JPS60139082A (ja) サンプリングクロツク再生回路
JP3024725B2 (ja) スキューパルス検出回路
JPH031877B2 (ja)
JPS61236284A (ja) 文字信号受信装置
JPS6244625Y2 (ja)
JPH027231B2 (ja)
JPH031878B2 (ja)
JPH0124992Y2 (ja)
JP3253451B2 (ja) コンポジット同期信号の遅延回路
JPS6151476B2 (ja)
JPS61224667A (ja) 垂直同期再生回路
JPS625551B2 (ja)
JPH10308082A (ja) データセパレータ