JP7086528B2 - Semiconductor devices and semiconductor devices - Google Patents

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Description

本発明は、半導体素子及び該半導体素子を用いた半導体装置に関する。 The present invention relates to a semiconductor element and a semiconductor device using the semiconductor element.

半導体チップ（以下「チップ」という）の製造においては、一般的に、一枚の半導体ウエハの表面に複数の半導体素子領域と、その複数の半導体素子領域の間に設けられたダイシング領域とを形成し、このダイシング領域に沿ってブレードダイシングを行うことによってチップを個片化してチップを製造する。
上記ブレードダイシングによるウエハ分割方法は、加工が容易で製造コストが低いという利点がある。しかしながら、ブレードダイシングによる加工時に生じた応力によってチップにマイクロクラックやチッピングが発生することがある。
また、ブレードダイシングによって得られるチップは、角部が直角であり、耐衝撃性が低い。このため、個片化したチップを取り扱う際に、チップが回転刃などの加工ツールやチップ等の他の部品と衝突してチップに欠けが発生したりすることがある。このようなマイクロクラック等を有するチップは抗折強度が低いという問題がある。 In the manufacture of semiconductor chips (hereinafter referred to as "chips"), generally, a plurality of semiconductor element regions and a dicing region provided between the plurality of semiconductor element regions are formed on the surface of one semiconductor wafer. Then, by performing blade dicing along this dicing region, the chips are separated into individual pieces to manufacture the chips.
The wafer division method by blade dicing has the advantages of easy processing and low manufacturing cost. However, microcracks and chipping may occur in the insert due to the stress generated during machining by blade dicing.
Further, the tip obtained by blade dicing has right-angled corners and has low impact resistance. For this reason, when handling the individualized chips, the chips may collide with a processing tool such as a rotary blade or other parts such as the chips, and the chips may be chipped. Chips having such microcracks have a problem of low bending strength.

この問題を解決するために、チップを個片化する際にブレードダイシングを用いないウエハ分割方法が特許文献１及び特許文献２等によって提案されている。 しかしながら、ブレードダイシングを用いない方法は工程数が多く、製造コスト的には不利である。 In order to solve this problem, Patent Document 1 and Patent Document 2 and the like have proposed a wafer division method that does not use blade dicing when the chips are separated into individual pieces. However, the method without blade dicing has a large number of steps and is disadvantageous in terms of manufacturing cost.

また、従来のチップは、半導体装置を製造する工程において、大きな応力を受けてチップの割れ、欠け、チッピングが発生して、配線層等が破壊されて不良品化することがある。また、チップはその側面にシリコンが露出しているために、配線と干渉してショートして不良品化することがある。 Further, in the process of manufacturing a semiconductor device, a conventional chip may be subjected to a large stress to cause cracking, chipping, and chipping of the chip, and the wiring layer or the like may be destroyed to make a defective product. In addition, since silicon is exposed on the side surface of the chip, it may interfere with the wiring and short-circuit, resulting in a defective product.

特開２００９－１３０１２８号公報Japanese Unexamined Patent Publication No. 2009-130128 特開２０１４－１１２８３号公報Japanese Unexamined Patent Publication No. 2014-11283

本発明は、チップの製造工程においてチップに欠けやチッピングが発生しても、チップの抗折強度を低下させることがない半導体素子を提供することを目的とする。
また、本発明は、チップを用いた半導体装置の製造工程において、チップの割れ、欠け、チッピングが発生したり、チップと配線とが干渉したりしてチップが不良品化するのを防ぐことを可能にする半導体素子を提供することを目的とする。 An object of the present invention is to provide a semiconductor device that does not reduce the bending strength of a chip even if the chip is chipped or chipped in the chip manufacturing process.
Further, the present invention prevents the chip from becoming defective due to cracking, chipping, chipping, or interference between the chip and the wiring in the manufacturing process of the semiconductor device using the chip. It is an object of the present invention to provide a semiconductor device that enables.

すなわち、本発明は以下に記載する通りのものである。
（１）チップと、該チップの外周部に形成された絶縁性樹脂材料からなる樹脂枠と、を有する半導体素子。
（２）前記樹脂枠の断面を見たとき、チップの一方の側の樹脂枠が他方の側の樹脂枠よりも長尺に形成されている上記（１）に記載の半導体素子。
（３）前記チップの底面にダイアタッチ材の層を設けた、上記（１）又は（２）に記載の半導体素子。
（４）前記チップの底面に絶縁性樹脂材料からなる樹脂層を設けた、上記（１）又は（２）に記載の半導体素子。
（５）前記樹脂層が接着性を有する絶縁性樹脂材料から形成されている、上記（４）に記載の半導体素子。
（６）上記（１）～（５）のいずれか１項に記載の半導体素子を有する半導体装置であって、
前記半導体素子の回路面とは反対の側が基板に接着されており、
前記半導体素子の回路面側の電極パッドと前記基板の端子とがワイヤによって接続されており、
前記半導体素子及びワイヤは封止樹脂によって封止されている、半導体装置。
（７）上記（１）～（５）のいずれか１項に記載の半導体素子を有する半導体装置であって、
前記半導体素子の回路面とは反対の側が基板に接着されており、
前記半導体素子の回路面側の電極パッドと前記基板の端子とが、前記樹脂枠の表面に沿って形成された配線によって接続されており、
前記半導体素子及び前記配線は封止樹脂によって封止されている、半導体装置。
（８）上記（１）～（５）のいずれか１項に記載の半導体素子を複数個有する半導体装置であって、
第１の半導体素子は回路面側とは反対の側が基板上に接着されており、
前記第１の半導体素子の回路面側には第２の半導体素子が回路面側とは反対の側で接着されて、積層されており、
前記第１の半導体素子の電極パッド及び前記第２の半導体素子の電極パッドと基板の端子とは配線によって接続されており、
前記配線は前記第１の半導体素子の樹脂枠の表面及び前記第２の半導体素子の樹脂枠の表面に沿って形成されており、前記第１の半導体素子、前記第２の半導体素子、及び前記配線は封止樹脂によって封止されている、半導体装置。 That is, the present invention is as described below.
(1) A semiconductor element having a chip and a resin frame made of an insulating resin material formed on the outer peripheral portion of the chip.
(2) The semiconductor element according to (1) above, wherein when the cross section of the resin frame is viewed, the resin frame on one side of the chip is formed longer than the resin frame on the other side.
(3) The semiconductor device according to (1) or (2) above, wherein a layer of a die attach material is provided on the bottom surface of the chip.
(4) The semiconductor device according to (1) or (2) above, wherein a resin layer made of an insulating resin material is provided on the bottom surface of the chip.
(5) The semiconductor device according to (4) above, wherein the resin layer is formed of an insulating resin material having adhesiveness.
(6) A semiconductor device having the semiconductor element according to any one of (1) to (5) above.
The side of the semiconductor element opposite to the circuit surface is adhered to the substrate.
The electrode pad on the circuit surface side of the semiconductor element and the terminal of the substrate are connected by a wire.
A semiconductor device in which the semiconductor element and the wire are sealed with a sealing resin.
(7) A semiconductor device having the semiconductor element according to any one of (1) to (5) above.
The side of the semiconductor element opposite to the circuit surface is adhered to the substrate.
The electrode pad on the circuit surface side of the semiconductor element and the terminal of the substrate are connected by wiring formed along the surface of the resin frame.
A semiconductor device in which the semiconductor element and the wiring are sealed with a sealing resin.
(8) A semiconductor device having a plurality of semiconductor elements according to any one of (1) to (5) above.
The side of the first semiconductor element opposite to the circuit surface side is adhered to the substrate.
A second semiconductor element is bonded and laminated on the circuit surface side of the first semiconductor element on the side opposite to the circuit surface side.
The electrode pad of the first semiconductor element and the electrode pad of the second semiconductor element and the terminal of the substrate are connected by wiring.
The wiring is formed along the surface of the resin frame of the first semiconductor element and the surface of the resin frame of the second semiconductor element, and the first semiconductor element, the second semiconductor element, and the said. A semiconductor device whose wiring is sealed with a sealing resin.

本発明の半導体素子を用いた場合の効果を上げると以下の通りである。
・チップとワイヤとの干渉を抑制することができる。
・チップのダメージを軽減させることができる。
・封止樹脂と半導体素子との密着性を向上させることができる。
・チップの反りを軽減させることができる。
・チップの外周部に設けた樹脂枠に沿って配線を形成することができるようになり、パッケージングの自由度が向上する。
・チップを積層する場合において、上方のチップのオーバーハング部を下方のチップの樹脂枠によって支持することができるようになりパッケージングの自由度が向上する。 The effects of using the semiconductor device of the present invention are as follows.
-Interference between the tip and the wire can be suppressed.
・ Chip damage can be reduced.
-It is possible to improve the adhesion between the sealing resin and the semiconductor element.
-It is possible to reduce the warp of the tip.
-Wiring can be formed along the resin frame provided on the outer peripheral portion of the chip, and the degree of freedom in packaging is improved.
-When stacking chips, the overhang portion of the upper chip can be supported by the resin frame of the lower chip, and the degree of freedom in packaging is improved.

本発明の実施形態に係る半導体素子の平面図である。It is a top view of the semiconductor element which concerns on embodiment of this invention. 図２Ａ～図２Ｄは従来の半導体素子の課題を説明する図である。2A to 2D are diagrams illustrating problems of conventional semiconductor devices. 側面にチッピングを有するチップの外周部に樹脂枠を形成した状態を示す図である。It is a figure which shows the state which formed the resin frame in the outer peripheral part of the chip which has chipping on the side surface. チップの外周部に樹脂枠を設けた場合の効果を説明する図である。It is a figure explaining the effect when the resin frame is provided in the outer peripheral part of a chip. チップの外周部に樹脂枠を設けた場合の効果を説明する図である。It is a figure explaining the effect when the resin frame is provided in the outer peripheral part of a chip. チップの外周部に樹脂枠を設けた場合の効果を説明する図である。It is a figure explaining the effect when the resin frame is provided in the outer peripheral part of a chip. 図７Ａ～図７Ｄは本発明の実施形態に係る半導体素子を製造する工程の一部を示す図である。7A to 7D are views showing a part of a process of manufacturing a semiconductor device according to an embodiment of the present invention. 図８Ａ～図８Ｄは本発明の実施形態に係る半導体素子を製造する工程の一部を示す図である。8A to 8D are views showing a part of a process of manufacturing a semiconductor device according to an embodiment of the present invention. 図９Ａ～図９Ｃは本発明の実施形態に係る半導体素子を製造する工程をチップの平面図（左側の図）及び断面図（右側の図）によって説明する図である。9A to 9C are views for explaining the process of manufacturing the semiconductor element according to the embodiment of the present invention by means of a plan view (left side view) and a cross-sectional view (right side view) of the chip. 図１０Ａ～図１０Ｄはチップと絶縁性樹脂材料とからなる複合ウエハを個片化する工程を示す図である。10A to 10D are diagrams showing a process of individualizing a composite wafer made of a chip and an insulating resin material. 図１１Ａ～図１１Ｄはチップと絶縁性樹脂材料とからなる複合ウエハを個片化する工程をチップの平面図（左側の図）及び断面図（右側の図）によって説明する図である。11A to 11D are views for explaining the process of individualizing a composite wafer made of a chip and an insulating resin material with a plan view (left side view) and a cross-sectional view (right side view) of the chip. 本発明の半導体素子の第１の実施形態を示す図である。It is a figure which shows the 1st Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第２の実施形態を示す図である。It is a figure which shows the 2nd Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第３の実施形態を示す図である。It is a figure which shows the 3rd Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第４の実施形態を示す図である。It is a figure which shows the 4th Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第５の実施形態を示す図である。It is a figure which shows the 5th Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第６の実施形態を示す図である。It is a figure which shows the 6th Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第７の実施形態を示す図である。It is a figure which shows the 7th Embodiment of the semiconductor element of this invention. 本発明の半導体素子の第８の実施形態を示す図である。It is a figure which shows the 8th Embodiment of the semiconductor element of this invention.

以下に、本発明を実施するための形態を図面に基づいて説明する。なお、以下の説明はこの発明における実施の形態の例を例示するものであって、本発明を限定するものではない。当業者は本発明の範囲内において、下記の実施形態を変更・修正をして他の実施形態をなすことは容易であり、これらの変更・修正は本発明の範囲に含まれるものである。 Hereinafter, embodiments for carrying out the present invention will be described with reference to the drawings. It should be noted that the following description exemplifies an example of the embodiment in the present invention, and does not limit the present invention. It is easy for a person skilled in the art to change / modify the following embodiments to form other embodiments within the scope of the present invention, and these changes / modifications are included in the scope of the present invention.

本発明の半導体素子の基本的な構成を図１に基づいて説明する。
図１は本発明の半導体素子１００の一つの実施形態を示す図であり、半導体素子１００の回路面側から見た平面図である。本発明の半導体素子１００は、パッシベーション膜２及び電極パッド３を備えたチップ１の外周部に絶縁性樹脂材料からなる樹脂枠４を形成した構造を有する。 The basic configuration of the semiconductor device of the present invention will be described with reference to FIG.
FIG. 1 is a diagram showing one embodiment of the semiconductor element 100 of the present invention, and is a plan view seen from the circuit surface side of the semiconductor element 100. The semiconductor element 100 of the present invention has a structure in which a resin frame 4 made of an insulating resin material is formed on the outer peripheral portion of a chip 1 provided with a passivation film 2 and an electrode pad 3.

チップ１の外周部に絶縁性樹脂材料からなる樹脂枠４を形成した構造を有する半導体素子の効果について以下述べる。
まず、樹脂枠４を設けない場合に、どのような問題が起こるかについて図２Ａ～図２Ｄに基づいて述べる。
図２Ａは、ブレードダイシングの際にチップの側面にチッピング２０が生じたチップ１を示す。
図２Ｂは、基板１０にダイアタッチ材２１を用いてチップ１を搭載した状態を示す。熱伝導性が高いダイアタッチ材２１として銀ペーストを用いるとチップの薄型化がすすむにつれて、銀ペーストのチップ１の回路面への這い上がりが問題となる。ダイアタッチ材２１がチップ１の側面に沿って這い上がると、ダイアタッチ材２１がチップ１の回路面に接触することがあり、その結果、チップ１の機能が低下することがある。
図２Ｃはチップ１の電極パッド３と基板１０の端子１１とを電気的に接続するワイヤ１２がチップ１のエッジ部に接触してエッジショート２２を発生している状態を示す。このようなエッジショート２２が生じるとチップ１の機能が損なわれる。
図２Ｄはチップ１を封止樹脂５で樹脂封止した状態を示したものである。チップ１、基板１０、及び封止樹脂５はそれぞれ熱膨張率が異なるため、熱膨張率の差に起因してチップ１の角部に応力２３が集中することによりチップ１にダメージが発生することがある。 The effect of the semiconductor element having a structure in which the resin frame 4 made of the insulating resin material is formed on the outer peripheral portion of the chip 1 will be described below.
First, what kind of problem occurs when the resin frame 4 is not provided will be described with reference to FIGS. 2A to 2D.
FIG. 2A shows a chip 1 in which chipping 20 is generated on the side surface of the chip during blade dicing.
FIG. 2B shows a state in which the chip 1 is mounted on the substrate 10 by using the die attach material 21. When silver paste is used as the die attach material 21 having high thermal conductivity, as the thickness of the chip progresses, the problem is that the silver paste crawls onto the circuit surface of the chip 1. When the die attach material 21 crawls up along the side surface of the chip 1, the die attach material 21 may come into contact with the circuit surface of the chip 1, and as a result, the function of the chip 1 may be deteriorated.
FIG. 2C shows a state in which the wire 12 that electrically connects the electrode pad 3 of the chip 1 and the terminal 11 of the substrate 10 comes into contact with the edge portion of the chip 1 to generate an edge short 22. When such an edge short 22 occurs, the function of the chip 1 is impaired.
FIG. 2D shows a state in which the chip 1 is resin-sealed with the sealing resin 5. Since the chip 1, the substrate 10, and the sealing resin 5 have different coefficients of thermal expansion, the stress 23 concentrates on the corners of the chip 1 due to the difference in the coefficient of thermal expansion, which causes damage to the chip 1. There is.

本発明の半導体素子はチップ１の外周部に絶縁性樹脂材料からなる樹脂枠４を形成することにより前記問題を解決するものである。
以下、図に基づいて本発明を説明する。 The semiconductor element of the present invention solves the above problem by forming a resin frame 4 made of an insulating resin material on the outer peripheral portion of the chip 1.
Hereinafter, the present invention will be described with reference to the drawings.

図３は側面にチッピング２０を有するチップ１に樹脂枠４を設けた状態を示す。樹脂枠４がチッピング２０を覆うことによってチップ１を補強し、チップ１に応力がかかった場合でもチップ１の損傷を防ぐことができる。
また、チップ１に樹脂枠４を設けることによりチップ１の反りを軽減することができる。 FIG. 3 shows a state in which the resin frame 4 is provided on the chip 1 having the chipping 20 on the side surface. The resin frame 4 covers the chipping 20 to reinforce the chip 1, and even when stress is applied to the chip 1, damage to the chip 1 can be prevented.
Further, by providing the resin frame 4 on the chip 1, the warp of the chip 1 can be reduced.

図４はチップ１に樹脂枠４を設けた半導体素子の電極パッド３と基板１０の端子１１とをワイヤ１２で接続した状態を示す。
図４に示すように、チップ１に樹脂枠４を設けることによって、ワイヤ１２はチップ１のエッジと接触することなく、絶縁性樹脂材料からなる樹脂枠４と接触するためエッジショートが起こることはない。 FIG. 4 shows a state in which the electrode pad 3 of the semiconductor element provided with the resin frame 4 on the chip 1 and the terminal 11 of the substrate 10 are connected by a wire 12.
As shown in FIG. 4, by providing the resin frame 4 on the chip 1, the wire 12 does not come into contact with the edge of the chip 1 but comes into contact with the resin frame 4 made of an insulating resin material, so that an edge short occurs. do not have.

図５は基板１０と樹脂枠４を設けたチップ１とをペースト状のダイアタッチ材２１を用いて接着した状態を示す図である。図５に示すように、チップ１の回路面とダイアタッチ材２１との間には樹脂枠４が介在している。このため、ダイアタッチ材２１は樹脂枠４に沿って這い上がった場合でもダイアタッチ材２１がチップ１の回路面に接触することはないので、チップ１の機能が低下することはない。 FIG. 5 is a diagram showing a state in which the substrate 10 and the chip 1 provided with the resin frame 4 are bonded to each other by using the paste-like die attach material 21. As shown in FIG. 5, a resin frame 4 is interposed between the circuit surface of the chip 1 and the die attach material 21. Therefore, even when the die attach material 21 crawls up along the resin frame 4, the die attach material 21 does not come into contact with the circuit surface of the chip 1, so that the function of the chip 1 does not deteriorate.

図６は樹脂枠４を設けたチップ１を基板１０に載置して封止樹脂５で樹脂封止した状態を示す図である。チップ１の外周部が樹脂枠４によって覆われているため、チップ１は封止樹脂５及び基板１０と直接接触することはない。このため、チップ１、基板１０、及び封止樹脂５のそれぞれの熱膨熱膨張率の差によって応力２３が発生してもチップ１にかかる応力は緩和される。また、半導体素子は樹脂枠４を介して封止樹脂５との密着性が確保される。
また、チップ１がＬｏｗ－Ｋ膜を有している場合には、チップ１が樹脂枠４を有していることによりＬｏｗ－Ｋ膜剥離を改善することができる。 FIG. 6 is a diagram showing a state in which a chip 1 provided with a resin frame 4 is placed on a substrate 10 and sealed with a sealing resin 5. Since the outer peripheral portion of the chip 1 is covered with the resin frame 4, the chip 1 does not come into direct contact with the sealing resin 5 and the substrate 10. Therefore, even if the stress 23 is generated due to the difference in the coefficient of thermal expansion of the chip 1, the substrate 10, and the sealing resin 5, the stress applied to the chip 1 is relaxed. Further, the semiconductor element secures adhesion to the sealing resin 5 via the resin frame 4.
Further, when the chip 1 has a Low-K film, the low-K film peeling can be improved by having the resin frame 4 in the chip 1.

次に、図１に示した半導体素子の製造方法を図７～図１１に基づいて説明する。
図７Ａ～図７Ｄはウエハの回路面側（表側面）をダイシングの開始面としてダイシングする場合を示したものである。
図７Ａに示すように、ウエハ３０の裏側面３０ｂにダイシングテープ４０を貼り付ける。
次に、図７Ｂに示すように、ダイシングブレード５０によってウエハ３０のダイシング領域を切断しチップ１を個片化する。
個片化されたチップ１を図７Ｃに示すように、ピックアップ装置５１を用いてチップ１の表側面（回路面）を保護テープ６０に間隔を開けて貼り付ける。
次に、図７Ｄに示すように、ディスペンサー５３によって樹脂枠４を形成するための絶縁性樹脂材料４ａをチップ１間の間隙に流し込んで間隙を絶縁性樹脂材料４ａで充填する。
チップ１間の間隙に絶縁性樹脂材料４ａを充填する方法としてはスピンコート法、印刷法及び圧縮成形法を用いてもよい。 Next, the manufacturing method of the semiconductor element shown in FIG. 1 will be described with reference to FIGS. 7 to 11.
FIGS. 7A to 7D show a case where dicing is performed with the circuit surface side (front side surface) of the wafer as the dicing start surface.
As shown in FIG. 7A, the dicing tape 40 is attached to the back side surface 30b of the wafer 30.
Next, as shown in FIG. 7B, the dicing region of the wafer 30 is cut by the dicing blade 50 to separate the chips 1.
As shown in FIG. 7C, the individualized chips 1 are attached to the protective tape 60 at intervals by using the pickup device 51 to attach the front surface (circuit surface) of the chips 1 to the protective tape 60.
Next, as shown in FIG. 7D, the insulating resin material 4a for forming the resin frame 4 is poured into the gap between the chips 1 by the dispenser 53, and the gap is filled with the insulating resin material 4a.
As a method of filling the gap between the chips 1 with the insulating resin material 4a, a spin coating method, a printing method and a compression molding method may be used.

図８Ａ～図８Ｄはウエハの裏側面をダイシングの開始面としてダイシングする場合を示したものである。
図８Ａに示すように、ウエハ３０の表側面３０ａに保護テープ６０を貼り付ける。
次に、図８Ｂに示すように、ダイシングブレード５０によってウエハ３０のダイシング領域を切断しチップ１を個片化する。
個片化されたチップ１を図８Ｃに示すように、保護テープ６０の端部に引っ張り力を付与して、チップ１間に間隙を設ける。
次に、図８Ｄに示すように、ディスペンサー５３によって樹脂枠４を形成するための絶縁性樹脂材料４ａをチップ１間の間隙に流し込んで間隙を絶縁性樹脂材料４ａで充填する。
チップ１間の間隙に絶縁性樹脂材料４ａを充填する方法としてはスピンコート法、印刷法及び圧縮成形法を用いてもよい。 8A to 8D show a case where the back surface of the wafer is used as the starting surface for dicing.
As shown in FIG. 8A, the protective tape 60 is attached to the front side surface 30a of the wafer 30.
Next, as shown in FIG. 8B, the dicing region of the wafer 30 is cut by the dicing blade 50 to separate the chips 1.
As shown in FIG. 8C, the individualized chips 1 are subjected to a pulling force at the ends of the protective tape 60 to provide a gap between the chips 1.
Next, as shown in FIG. 8D, the insulating resin material 4a for forming the resin frame 4 is poured into the gap between the chips 1 by the dispenser 53, and the gap is filled with the insulating resin material 4a.
As a method of filling the gap between the chips 1 with the insulating resin material 4a, a spin coating method, a printing method and a compression molding method may be used.

図９は図７及び図８に示した工程を平面図（左側の図）及び断面図（右側の図）によって説明したものである。
図９Ａは図８Ｂに示す工程によってダイシングによってチップ１を個片化した状態を示す図である。
図９Ｂは図７Ｃまたは図８Ｃに示す工程によってチップ１間に間隙を設けた状態を示す図である。
図９Ｃは図７Ｄまたは図８Ｄに示す工程によってチップ１間の間隙に絶縁性樹脂材料４ａを充填した状態を示す図である。図９Ｃにはチップ１の裏面にも絶縁性樹脂材料４ａを塗布した例を示した。 FIG. 9 illustrates the steps shown in FIGS. 7 and 8 with a plan view (left side view) and a cross-sectional view (right side view).
FIG. 9A is a diagram showing a state in which the chip 1 is separated into individual pieces by dicing by the process shown in FIG. 8B.
FIG. 9B is a diagram showing a state in which a gap is provided between the chips 1 by the process shown in FIG. 7C or FIG. 8C.
FIG. 9C is a diagram showing a state in which the gap between the chips 1 is filled with the insulating resin material 4a by the process shown in FIG. 7D or FIG. 8D. FIG. 9C shows an example in which the insulating resin material 4a is also applied to the back surface of the chip 1.

図７Ｄ及び図８Ｄで示した工程によって、多数のチップ１がチップ１間に充填された絶縁性樹脂材料４ａによって一体化されてなる複合ウエハが得られる。
この複合ウエハ３１を、樹脂枠４を有する半導体素子に個片化する工程について図１０に基づいて説明する。
図１０Ａに示すように、複合ウエハ３１のチップ１の表側面（回路面）に保護テープ６０を貼り付け、次いで研削材５５でチップ１の裏側面を研削してチップ１を所望の厚さにする。
次いで、図１０Ｂに示すようにチップ１の裏側面にダイアタッチ材２１の層を形成する。
図１０Ｃに示すように複合ウエハ３１のダイアタッチ材２１側をダイシングテープ４０を備えたダイシングリング５６に貼り付けることによって、複合ウエハ３１をダイシングリング５６にマウントする。
次いで、図１０Ｄに示すようにダイシングブレード５０によってチップ１間に存在する樹脂部分で切断し、個片化して樹脂枠４を外周部に有する半導体素子を得る。 By the steps shown in FIGS. 7D and 8D, a composite wafer in which a large number of chips 1 are integrated with an insulating resin material 4a filled between the chips 1 is obtained.
The process of individualizing the composite wafer 31 into a semiconductor element having a resin frame 4 will be described with reference to FIG.
As shown in FIG. 10A, a protective tape 60 is attached to the front surface (circuit surface) of the chip 1 of the composite wafer 31, and then the back surface of the chip 1 is ground with an abrasive 55 to bring the chip 1 to a desired thickness. do.
Next, as shown in FIG. 10B, a layer of the die attach material 21 is formed on the back surface of the chip 1.
As shown in FIG. 10C, the composite wafer 31 is mounted on the dicing ring 56 by attaching the die attach material 21 side of the composite wafer 31 to the dicing ring 56 provided with the dicing tape 40.
Next, as shown in FIG. 10D, the resin portion existing between the chips 1 is cut by the dicing blade 50 and separated into individual pieces to obtain a semiconductor element having the resin frame 4 on the outer peripheral portion.

図１１Ａ～図１１Ｄは、図１０Ａ～図１０Ｄの工程における複合ウエハ３１の状態を複合ウエハ３１の平面図（左側の図）と断面図（右側の図）で示したものである。
図１１Ａはチップ１の裏側面を研削材５５で研削した後の状態を示す。
図１１Ｂはチップ１の裏側面にダイアタッチ材２１の層を形成した状態を示す。
図１１Ｃはチップ１のダイアタッチ材２１側をダイシングテープ４０に貼り付けた状態を示す。
図１１Ｄはチップ１間に存在する絶縁性樹脂材料４ａの部分でダイシングすることによって得られた樹脂枠４が形成されたチップ１を示す。 11A to 11D show the state of the composite wafer 31 in the steps of FIGS. 10A to 10D with a plan view (left side view) and a cross-sectional view (right side view) of the composite wafer 31.
FIG. 11A shows a state after the back surface of the chip 1 is ground with the abrasive 55.
FIG. 11B shows a state in which a layer of the die attach material 21 is formed on the back surface of the chip 1.
FIG. 11C shows a state in which the die attach material 21 side of the chip 1 is attached to the dicing tape 40.
FIG. 11D shows the chip 1 on which the resin frame 4 obtained by dicing at the portion of the insulating resin material 4a existing between the chips 1 is formed.

次に、本発明の実施形態について説明する。
（第１の実施形態）
第１の実施形態の半導体素子１００を図１２に示す。
半導体素子１００はチップ１の外周部に形成された樹脂枠４とチップ１の底面に形成されたダイアタッチ材２１の層を有している。チップ１の回路面側にはポリイミド膜等からなるパッシベーション膜２及び電極パッド３が形成されている。 Next, an embodiment of the present invention will be described.
(First Embodiment)
The semiconductor device 100 of the first embodiment is shown in FIG.
The semiconductor element 100 has a layer of a resin frame 4 formed on the outer peripheral portion of the chip 1 and a layer of a die attach material 21 formed on the bottom surface of the chip 1. A passivation film 2 and an electrode pad 3 made of a polyimide film or the like are formed on the circuit surface side of the chip 1.

（第２の実施形態）
第２の実施形態の半導体素子１００を図１３に示す。
本実施形態では、第１の実施形態に示したチップ１の樹脂枠４の断面を見たとき右側の樹脂枠４’を左側の樹脂枠４よりも水平方向に長尺に形成したものであり、チップ１の底面にはダイアタッチ材２１の層が設けられている。
半導体素子１００を積層して設ける場合において、上側の半導体素子１００が下側の半導体素子に対してオーバーハング部を有するように設ける場合がある。下側の半導体素子の樹脂枠４’が上側の半導体素子１００のオーバーハング部に対応する長さを有していると、この樹脂枠４’がオーバーハング部の支持部として機能し、オーバーハング部に荷重が掛かった場合にオーバーハング部が撓んだり、損傷したりするのを防ぐことができる。
樹脂枠４の水平方向の長さは図７Ｃに示したような、チップ１をピックアップ装置５１を用いて保護テープ６０上に配置する場合にチップ１間の間隔を調整することによって決定することができる。 (Second embodiment)
The semiconductor device 100 of the second embodiment is shown in FIG.
In the present embodiment, when the cross section of the resin frame 4 of the chip 1 shown in the first embodiment is viewed, the resin frame 4'on the right side is formed to be longer in the horizontal direction than the resin frame 4 on the left side. A layer of the die attach material 21 is provided on the bottom surface of the chip 1.
When the semiconductor elements 100 are laminated and provided, the upper semiconductor element 100 may be provided so as to have an overhang portion with respect to the lower semiconductor element. When the resin frame 4'of the lower semiconductor element has a length corresponding to the overhang portion of the upper semiconductor element 100, this resin frame 4'functions as a support portion of the overhang portion and overhangs. It is possible to prevent the overhang portion from bending or being damaged when a load is applied to the portion.
The horizontal length of the resin frame 4 can be determined by adjusting the distance between the chips 1 when the chips 1 are arranged on the protective tape 60 by using the pickup device 51 as shown in FIG. 7C. can.

（第３の実施形態）
第３の実施形態の半導体素子を図１４に示す。
本実施形態の半導体素子１００はチップ１の外周部に樹脂枠４を形成し、裏面に絶縁性樹脂材料からなる樹脂層８を形成したものである。樹脂層８を形成する絶縁性樹脂材料は樹脂枠４を形成する絶縁性樹脂材料と同じものであってもよい。また、樹脂層８を形成する絶縁性樹脂材料として接着性を有するものを用いることによって樹脂層８はダイアタッチ材として機能する。 (Third embodiment)
The semiconductor device of the third embodiment is shown in FIG.
The semiconductor element 100 of the present embodiment has a resin frame 4 formed on the outer peripheral portion of the chip 1 and a resin layer 8 made of an insulating resin material formed on the back surface thereof. The insulating resin material forming the resin layer 8 may be the same as the insulating resin material forming the resin frame 4. Further, the resin layer 8 functions as a die attach material by using an insulating resin material forming the resin layer 8 having adhesiveness.

（第４の実施形態）
第４の実施形態の半導体素子を図１５に示す。
本実施形態はチップ１の外周部に形成した樹脂枠を断面で見たとき、右側の樹脂枠４’を左側の樹脂枠４よりも水平方向に長尺に形成し、裏面に絶縁性樹脂材料からなる樹脂層８を形成したものである。樹脂層８を形成する絶縁性樹脂材料は樹脂枠４を形成する絶縁性樹脂材料と同じものであってもよい。また、樹脂層８を形成する絶縁性樹脂材料として接着性を有するものを用いることによって樹脂層８はダイアタッチ材として機能する。 (Fourth Embodiment)
The semiconductor device of the fourth embodiment is shown in FIG.
In this embodiment, when the resin frame formed on the outer peripheral portion of the chip 1 is viewed in cross section, the resin frame 4'on the right side is formed longer in the horizontal direction than the resin frame 4 on the left side, and an insulating resin material is formed on the back surface. The resin layer 8 is formed of the resin layer 8. The insulating resin material forming the resin layer 8 may be the same as the insulating resin material forming the resin frame 4. Further, the resin layer 8 functions as a die attach material by using an insulating resin material forming the resin layer 8 having adhesiveness.

（第５の実施形態）
第５の実施形態を図１６に示す。
本実施形態は、本発明の実施形態に係る半導体素子１００を有する半導体装置に係るものである。
この半導体装置は、図１２に示された半導体素子１００を基板１０の実装面上にダイアタッチ材２１を介してチップ実装し、チップ１に形成されている電極パッド３と基板１０の表面に形成されている端子１１とをワイヤ１２によって電気的に導通させ、封止樹脂５によって樹脂封止したものである。
半導体素子１００は外周部に樹脂枠４を有しているためワイヤ１２がチップエッジと干渉することがなくエッジショートのリスクを抑制することができる。 (Fifth Embodiment)
A fifth embodiment is shown in FIG.
The present embodiment relates to a semiconductor device having the semiconductor device 100 according to the embodiment of the present invention.
In this semiconductor device, the semiconductor element 100 shown in FIG. 12 is chip-mounted on the mounting surface of the substrate 10 via a die attach material 21 and formed on the surface of the electrode pad 3 formed on the chip 1 and the substrate 10. The terminal 11 is electrically connected to the terminal 11 by a wire 12, and is resin-sealed by a sealing resin 5.
Since the semiconductor element 100 has the resin frame 4 on the outer peripheral portion, the wire 12 does not interfere with the chip edge, and the risk of edge short can be suppressed.

（第６の実施形態）
第６の実施形態を図１７に示す。
本実施形態は、本発明の実施形態に係る半導体素子１００を有する半導体装置に係るものである。
この半導体装置は、基板１０の実装面上に半導体素子１００をダイアタッチ材２１を介してチップ実装し、チップ１の電極パッド３上に形成されているバンプ７と基板１０の表面に形成されている端子１１とを配線６によって電気的に導通させ、封止樹脂５によって樹脂封止したものである。
図１７に示すように、配線６はチップ１の外周部に設けられている樹脂枠４の表面を這わせるように設けられているので、パッケージの薄厚化、小型化が可能となる。 (Sixth Embodiment)
A sixth embodiment is shown in FIG.
The present embodiment relates to a semiconductor device having the semiconductor device 100 according to the embodiment of the present invention.
In this semiconductor device, a semiconductor element 100 is chip-mounted on a mounting surface of a substrate 10 via a die attach material 21, and is formed on a bump 7 formed on an electrode pad 3 of the chip 1 and a surface of the substrate 10. The terminal 11 is electrically connected to the terminal 11 by a wiring 6 and is resin-sealed by a sealing resin 5.
As shown in FIG. 17, since the wiring 6 is provided so as to crawl the surface of the resin frame 4 provided on the outer peripheral portion of the chip 1, the package can be made thinner and smaller.

（第７の実施形態）
第７の実施形態を図１８に示す。
本実施形態は、半導体素子１０１と半導体素子１０２とを積層した構造を有する半導体装置に係るものである。
この半導体装置は、第１の半導体素子１０１を基板１０の実装面上にダイアタッチ材２１を介してチップ実装し、この第１の半導体素子１０１の回路面上に、第２の半導体素子１０２を第２の半導体素子１０２の底面に設けた接着性を有する絶縁性樹脂材料からなる樹脂層８を介して積層し、第１の半導体素子１０１のチップ１の電極パッド３上に形成されているバンプ７、第２の半導体素子１０２のチップ１’の電極パッド３’上に形成されているバンプ７’、及び、基板１０の表面に形成されている端子１１を配線６によって電気的に導通させ、封止樹脂５によって樹脂封止したものである。
図１８に示すように、チップ１及びチップ１’の外周部に設けられた樹脂枠４の表面に這わせるように設けられているので、パッケージの薄厚化、小型化が可能となる。 (7th Embodiment)
A seventh embodiment is shown in FIG.
The present embodiment relates to a semiconductor device having a structure in which a semiconductor element 101 and a semiconductor element 102 are laminated.
In this semiconductor device, the first semiconductor element 101 is chip-mounted on the mounting surface of the substrate 10 via the die attach material 21, and the second semiconductor element 102 is mounted on the circuit surface of the first semiconductor element 101. A bump formed on the electrode pad 3 of the chip 1 of the first semiconductor element 101 by laminating via a resin layer 8 made of an insulating resin material having adhesiveness provided on the bottom surface of the second semiconductor element 102. 7. The bump 7'formed on the electrode pad 3'of the chip 1'of the second semiconductor element 102 and the terminal 11 formed on the surface of the substrate 10 are electrically conducted by the wiring 6 to be electrically conducted. It is resin-sealed with a sealing resin 5.
As shown in FIG. 18, since the chip 1 and the chip 1'are provided so as to crawl on the surface of the resin frame 4 provided on the outer peripheral portion thereof, the package can be made thinner and smaller.

（第８の実施形態）
第８の実施形態を図１９に示す。
本実施形態は、半導体素子１０１と半導体素子１０２とを積層した構造を有する半導体装置に係るものである。
この半導体装置は、図１９に示すように樹脂枠の断面を見たとき、右側の樹脂枠４’を左側の樹脂枠４よりも水平方向に長尺に形成した第１の半導体素子１０１を基板１０の実装面上にダイアタッチ材２１を介してチップ実装し、この第１の半導体素子１０１の回路面上に、第２の半導体素子１０２を第２の半導体素子１０２の底面に設けた接着性を有する絶縁性樹脂材料からなる樹脂層８を介して実装したものである。この半導体装置は、第１の半導体素子１０１及び第２の半導体素子１０２に形成されている電極パッド３と基板１０の表面に形成されている端子１１とをワイヤ１２によって電気的に導通させ、封止樹脂５によって樹脂封止することによって形成されている。
第１の半導体素子１０１における長尺に形成された樹脂枠４’によって第２の半導体素子１０２における電極パッド３が配置されているオーバーハング部が支持されており、ワイヤボンディング時にオーバーハング部にかかる衝撃荷重及び超音波振動を受け止められる様になり、チップ割れを抑制することができる。また、第２の半導体素子１０２の撓みによるワイヤボンディング時の衝撃荷重及び超音振動が減衰するのを抑制できることにより、ボンディングの接合性も向上する。 (8th Embodiment)
An eighth embodiment is shown in FIG.
The present embodiment relates to a semiconductor device having a structure in which a semiconductor element 101 and a semiconductor element 102 are laminated.
In this semiconductor device, when the cross section of the resin frame is viewed as shown in FIG. 19, the first semiconductor element 101 in which the resin frame 4'on the right side is formed to be longer in the horizontal direction than the resin frame 4 on the left side is used as a substrate. The chip is mounted on the mounting surface of the 10 via the die attach material 21, and the second semiconductor element 102 is provided on the circuit surface of the first semiconductor element 101 on the bottom surface of the second semiconductor element 102. It is mounted via a resin layer 8 made of an insulating resin material having. In this semiconductor device, the electrode pad 3 formed on the first semiconductor element 101 and the second semiconductor element 102 and the terminal 11 formed on the surface of the substrate 10 are electrically conducted by a wire 12 and sealed. It is formed by sealing the resin with a stop resin 5.
The long resin frame 4'in the first semiconductor element 101 supports the overhang portion in which the electrode pad 3 is arranged in the second semiconductor element 102, and is applied to the overhang portion during wire bonding. It becomes possible to receive impact load and ultrasonic vibration, and chip cracking can be suppressed. Further, since the impact load and the supersonic vibration at the time of wire bonding due to the bending of the second semiconductor element 102 can be suppressed from being attenuated, the bonding property of the bonding is also improved.

１、１’ チップ
２ パッシベーション膜
３、３’ 電極パッド
４、４’ 樹脂枠
４ａ 絶縁性樹脂材料
５ 封止樹脂
６ 配線
７、７’ バンプ
８ 樹脂層
１０ 基板
１１ 端子
１２ ワイヤ
２０ チッピング
２１ ダイアタッチ材
２２ エッジショート
２３ 応力
３０ ウエハ
３０ａ ウエハ表面
３０ｂ ウエハ裏面
３１ 複合ウエハ
４０ ダイシングテープ
５０ ダイシングブレード
５１ ピックアップ装置
５２ 引っ張り力
５３ ディスペンサー
５４ 樹脂充填用空間
５５ 研削材
５６ ダイシングリング
６０ 保護テープ
１００ 半導体素子
１０１ 第１の半導体素子
１０２ 第２の半導体素子 1, 1'Chip 2 Passion film 3, 3'Electropad 4, 4'Resin frame 4a Insulation resin material 5 Encapsulation resin 6 Wiring 7, 7'Bump 8 Resin layer 10 Board 11 Terminal 12 Wire 20 Chipping 21 Diatouch Material 22 Edge short 23 Stress 30 Wafer 30a Wafer surface 30b Wafer back surface 31 Composite wafer 40 Dicing tape 50 Dicing blade 51 Pickup device 52 Pulling force 53 Dispenser 54 Resin filling space 55 Grinding material 56 Dicing ring 60 Protective tape 100 Semiconductor element 101 1 semiconductor element 102 2nd semiconductor element

Claims (6)

基板と、
前記基板の上面に設けられたチップと、
前記チップの外周部に形成され、前記チップの側面に接触し、絶縁性樹脂材料からなる樹脂枠と、
前記チップの底面と前記基板の上面との間に設けられたダイアタッチ材と、を有し、
前記ダイアタッチ材は、前記樹脂枠の外側側面に接触する、半導体素子。 With the board
The chip provided on the upper surface of the substrate and
A resin frame formed on the outer peripheral portion of the chip, in contact with the side surface of the chip, and made of an insulating resin material,
It has a die attach material provided between the bottom surface of the chip and the top surface of the substrate.
The die attach material is a semiconductor element that comes into contact with the outer side surface of the resin frame. 前記樹脂枠の断面を見たとき、チップの一方の側の樹脂枠が他方の側の樹脂枠よりも長尺に形成されている、請求項１に記載の半導体素子。 The semiconductor element according to claim 1, wherein the resin frame on one side of the chip is formed longer than the resin frame on the other side when the cross section of the resin frame is viewed. 請求項１または２に記載の半導体素子を有する半導体装置であって、
前記半導体素子の回路面側の電極パッドと前記基板の端子とがワイヤによって接続されており、
前記半導体素子及びワイヤは封止樹脂によって封止されている、半導体装置。 A semiconductor device having the semiconductor element according to claim 1 or 2 .
The electrode pad on the circuit surface side of the semiconductor element and the terminal of the substrate are connected by a wire.
A semiconductor device in which the semiconductor element and the wire are sealed with a sealing resin. 請求項１または２に記載の半導体素子を有する半導体装置であって、
前記半導体素子の回路面側の電極パッドと前記基板の端子とが、前記樹脂枠の表面に沿って形成された配線によって接続されており、
前記半導体素子及び前記配線は封止樹脂によって封止されている、半導体装置。 A semiconductor device having the semiconductor element according to claim 1 or 2 .
The electrode pad on the circuit surface side of the semiconductor element and the terminal of the substrate are connected by wiring formed along the surface of the resin frame.
A semiconductor device in which the semiconductor element and the wiring are sealed with a sealing resin. 請求項１または２に記載の半導体素子を複数個有する半導体装置であって、
第１の半導体素子の回路面側には第２の半導体素子が回路面側とは反対の側で接着されて、積層されており、
前記第１の半導体素子の電極パッド及び前記第２の半導体素子の電極パッドと基板の端子とは配線によって接続されており、
前記配線は前記第１の半導体素子の樹脂枠の表面及び前記第２の半導体素子の樹脂枠の表面に沿って形成されており、前記第１の半導体素子、前記第２の半導体素子、及び前記配線は封止樹脂によって封止されている、半導体装置。 A semiconductor device having a plurality of semiconductor elements according to claim 1 or 2 .
A second semiconductor element is bonded and laminated on the circuit surface side of the first semiconductor element on the side opposite to the circuit surface side.
The electrode pad of the first semiconductor element and the electrode pad of the second semiconductor element and the terminal of the substrate are connected by wiring.
The wiring is formed along the surface of the resin frame of the first semiconductor element and the surface of the resin frame of the second semiconductor element, and the first semiconductor element, the second semiconductor element, and the said. A semiconductor device whose wiring is sealed with a sealing resin. 前記第１の半導体素子の前記樹脂枠の上面の一部は、前記第２の半導体素子によって覆われていない、請求項５に記載の半導体装置。 The semiconductor device according to claim 5 , wherein a part of the upper surface of the resin frame of the first semiconductor element is not covered by the second semiconductor element.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099740A (en) 2010-11-04 2012-05-24 Panasonic Corp Method of manufacturing stack chip semiconductor device, method of packaging stack chip semiconductor device, and stack chip semiconductor device
JP2012164739A (en) 2011-02-04 2012-08-30 Toshiba Corp Semiconductor device manufacturing method
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Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012099740A (en) 2010-11-04 2012-05-24 Panasonic Corp Method of manufacturing stack chip semiconductor device, method of packaging stack chip semiconductor device, and stack chip semiconductor device
JP2012164739A (en) 2011-02-04 2012-08-30 Toshiba Corp Semiconductor device manufacturing method
JP2020508569A (en) 2017-02-21 2020-03-19 マイクロン テクノロジー，インク． Stacked semiconductor die assembly with die substrate extension

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