JP2002270720A - Semiconductor device and its manufacturing method - Google Patents

Semiconductor device and its manufacturing method

Info

Publication number
JP2002270720A
JP2002270720A JP2001066364A JP2001066364A JP2002270720A JP 2002270720 A JP2002270720 A JP 2002270720A JP 2001066364 A JP2001066364 A JP 2001066364A JP 2001066364 A JP2001066364 A JP 2001066364A JP 2002270720 A JP2002270720 A JP 2002270720A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
insulating resin
chip
semiconductor wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001066364A
Other languages
Japanese (ja)
Inventor
Hiroaki Fujimoto
博昭 藤本
Toru Nomura
徹 野村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001066364A priority Critical patent/JP2002270720A/en
Publication of JP2002270720A publication Critical patent/JP2002270720A/en
Withdrawn legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10Bump connectors; Manufacturing methods related thereto
    • H01L2224/11Manufacturing methods

Landscapes

  • Mechanical Treatment Of Semiconductor (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

PROBLEM TO BE SOLVED: To solve the problems of damage to individual semiconductor elements and the residual stress and the problem concerning the reliability since a warp occurs as a wafer when forming a semiconductor device by packaging it on the wafer level. SOLUTION: Since a second insulating resin 11 where thermal expansion balance is taken with a first insulating resin 10 on the surface is made on the rear face of a semiconductor chip 9 as a semiconductor device, this method can prevent the warp of the semiconductor device even if thermal stress occurs at mounting of a board, and a highly reliable CSP type of semiconductor device can be materialized. Moreover, this method can materialize the semiconductor device which realizes thinning together with the chip sizing since the semiconductor chip 9 itself is a thinned one.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、チップサイズパッ
ケージ(CSP)と称される半導体装置およびその製造
方法に関するものであり、特に半導体ウェハーレベルで
実現するチップサイズかつ、薄厚の半導体装置およびそ
の製造方法に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device called a chip size package (CSP) and a method of manufacturing the same, and more particularly, to a semiconductor device having a chip size and a thin thickness realized at a semiconductor wafer level and a method of manufacturing the same. It is about the method.

【0002】[0002]

【従来の技術】近年、半導体チップがパッケージングさ
れた半導体装置としては、半導体チップの外形サイズと
同等のCSP型の半導体装置が開発されている。中でも
半導体ウェハーレベルで個々の半導体チップをパッケー
ジングして、CSP型の半導体装置を実現する技術が盛
んに開発されている。
2. Description of the Related Art In recent years, as a semiconductor device in which a semiconductor chip is packaged, a CSP type semiconductor device having the same outer size as the semiconductor chip has been developed. Above all, a technique for packaging individual semiconductor chips at a semiconductor wafer level to realize a CSP type semiconductor device has been actively developed.

【0003】以下、従来のウェハーレベルのCSP型の
半導体装置およびその製造方法について説明する。
A conventional wafer-level CSP type semiconductor device and a method of manufacturing the same will be described below.

【0004】まず従来の半導体装置について図5を参照
して説明する。図5は従来のCSP型の半導体装置を示
す図であり、図5(a)は断面図、図5(b)は平面図
である。なお図5(a)の断面図は図5(b)の平面図
のA−A1箇所の主要な断面を示すものである。
First, a conventional semiconductor device will be described with reference to FIG. 5A and 5B are views showing a conventional CSP type semiconductor device. FIG. 5A is a sectional view, and FIG. 5B is a plan view. Note that the cross-sectional view of FIG. 5A shows a main cross-section taken along the line A-A1 in the plan view of FIG. 5B.

【0005】図5に示すように、従来の半導体装置は、
矩形状のチップ状の半導体装置であって、表面に複数の
電極パッド1を有した半導体チップ2と、それら電極パ
ッド1を除く半導体チップ2の表面を被覆したエポキシ
樹脂などの絶縁性樹脂3と、各電極パッド1上に設けら
れて電気的に接続され、絶縁性樹脂3の表面からその頂
部が露出して半導体チップ2の表面に配置された突起電
極4とより構成されているものである。
[0005] As shown in FIG.
A semiconductor device having a rectangular chip shape, having a plurality of electrode pads 1 on its surface, and an insulating resin 3 such as an epoxy resin covering the surface of the semiconductor chip 2 excluding the electrode pads 1. Are provided on each of the electrode pads 1 and are electrically connected to each other. The protruding electrodes 4 are disposed on the surface of the semiconductor chip 2 with their tops exposed from the surface of the insulating resin 3. .

【0006】従来の半導体装置において、突起電極4は
金(Au)、銅(Cu)、ハンダなどの導電性材料から
構成されているものであり、バンプ形状を有しているも
のである。
In the conventional semiconductor device, the protruding electrode 4 is made of a conductive material such as gold (Au), copper (Cu), or solder, and has a bump shape.

【0007】次に従来の半導体装置の製造方法について
図面を参照しながら説明する。図6,図7は従来の半導
体装置の製造方法を示す主要な工程ごとの断面図であ
る。
Next, a conventional method for manufacturing a semiconductor device will be described with reference to the drawings. 6 and 7 are cross-sectional views showing main steps of a conventional method for manufacturing a semiconductor device.

【0008】まず図6(a)に示すように、表面に複数
の電極パッド1が設けられた半導体素子5を同一面内に
複数個有し、個々の半導体素子5がダイシングライン6
でチップ領域に区切られた半導体ウェハー7を用意す
る。ここでは予めバックグラインドによりその厚みが2
50[μm]厚程度まで研削された半導体ウェハー7を
用意する。当然、各半導体素子5表面には、集積回路が
形成されているものである。
First, as shown in FIG. 6A, a plurality of semiconductor elements 5 having a plurality of electrode pads 1 on the surface are provided in the same plane.
To prepare a semiconductor wafer 7 divided into chip regions. Here, the thickness is 2 in advance by back grinding.
A semiconductor wafer 7 ground to a thickness of about 50 [μm] is prepared. Naturally, an integrated circuit is formed on the surface of each semiconductor element 5.

【0009】次に図6(b)に示すように、用意した半
導体ウェハー7の各半導体素子5の表面の電極パッド1
上に各々、金、銅、ハンダなどの導電性材料により突起
電極4を形成する。突起電極4の形成は、メッキ法やメ
カニカルに導電性材料を接合するワイヤーボンド法など
の方法により形成する。
Next, as shown in FIG. 6B, the electrode pads 1 on the surface of each semiconductor element 5 of the prepared semiconductor wafer 7 are formed.
The protruding electrodes 4 are formed of a conductive material such as gold, copper, and solder, respectively. The projection electrode 4 is formed by a method such as a plating method or a wire bonding method of mechanically joining a conductive material.

【0010】次に図6(c)に示すように、半導体ウェ
ハー7の表面を電極パッド1上の突起電極4を露出させ
てエポキシ樹脂などの絶縁性樹脂3で被覆する。ここで
はダイシングライン6を除き、個々の半導体素子5単位
で分離して各半導体素子5表面ごとに絶縁性樹脂3を被
覆しているが、半導体ウェハー7の各半導体素子5全面
にわたって絶縁性樹脂3を被覆させてもよい。
Next, as shown in FIG. 6C, the surface of the semiconductor wafer 7 is covered with an insulating resin 3 such as an epoxy resin by exposing the protruding electrodes 4 on the electrode pads 1. Here, except for the dicing line 6, the insulating resin 3 is coated on the surface of each semiconductor element 5 in units of individual semiconductor elements 5, but the insulating resin 3 covers the entire surface of each semiconductor element 5 of the semiconductor wafer 7. May be coated.

【0011】そして図7(a)に示すように、半導体ウ
ェハー7に対して、ダイシングラインで切断することに
より、チップ単位の半導体装置8を得るものである。図
7(b)には半導体ウェハーから切断分離した1つのチ
ップ状の半導体装置8を示す。
Then, as shown in FIG. 7A, the semiconductor wafer 7 is cut by a dicing line to obtain a semiconductor device 8 in chip units. FIG. 7B shows one chip-shaped semiconductor device 8 cut and separated from a semiconductor wafer.

【0012】以上のように従来の半導体装置の製造方法
では、半導体ウェハー状態で電極形成、表面保護の樹脂
被覆、ダイシングなどを行うことにより、ウェハーレベ
ルで個々の半導体チップをパッケージングして、CSP
型の半導体装置を実現していた。
As described above, in the conventional method of manufacturing a semiconductor device, individual semiconductor chips are packaged at a wafer level by performing electrode formation, resin coating for surface protection, dicing, and the like in the state of a semiconductor wafer to form a CSP.
Type semiconductor device.

【0013】[0013]

【発明が解決しようとする課題】しかしながら前記従来
の半導体装置では、チップサイズの半導体装置ではある
ものの、より薄厚の半導体装置ではなかった。また半導
体装置として半導体チップの表面には絶縁性樹脂が形成
されているため、プリント基板等の実装基板上に実装し
た際、実装条件、環境等により半導体装置に熱応力が印
加された場合には、半導体装置自体に反りが発生し、半
導体チップ内の集積回路にダメージが与えられ、製品と
しての信頼性を欠くことになる恐れがあった。特に半導
体装置自体を薄厚化すると熱膨張係数の差が大きい側に
反りが発生しやすいという問題があった。さらに応力に
よる半導体装置の反りにより、突起電極と実装基板との
接合の信頼性も低下する恐れもあった。
However, the conventional semiconductor device is a semiconductor device having a chip size, but not a thinner semiconductor device. Also, since an insulating resin is formed on the surface of a semiconductor chip as a semiconductor device, when a semiconductor device is mounted on a mounting substrate such as a printed circuit board, if thermal stress is applied to the semiconductor device due to mounting conditions, environment, etc. In addition, the semiconductor device itself may be warped, and the integrated circuit in the semiconductor chip may be damaged, resulting in a lack of reliability as a product. Particularly, when the thickness of the semiconductor device itself is reduced, there is a problem that warpage is likely to occur on the side where the difference in thermal expansion coefficient is large. Furthermore, warpage of the semiconductor device due to stress may reduce the reliability of bonding between the bump electrode and the mounting substrate.

【0014】また従来の半導体装置の製造方法において
は、半導体ウェハーレベルでパッケージングするため、
特に表面保護の樹脂被覆により、半導体ウェハー上に絶
縁性樹脂を形成した際、半導体ウェハーとして反りが発
生し、個々の半導体装置へのダイシングによる分割に支
障をきたしたり、半導体素子へのダメージの問題があっ
た。また半導体ウェハー状態で反りを有し、その状態で
個々の半導体装置に分割した場合には、外観上は反りが
解消されるが、逆に半導体素子(半導体チップ)と表面
の絶縁性樹脂との間に応力が残存し、樹脂剥離、集積回
路素子へのダメージの問題もあった。
In the conventional method of manufacturing a semiconductor device, since packaging is performed at a semiconductor wafer level,
In particular, when an insulating resin is formed on a semiconductor wafer by resin coating for surface protection, warpage occurs as a semiconductor wafer, which hinders division by dicing into individual semiconductor devices and a problem of damage to semiconductor elements. was there. When a semiconductor wafer has a warp and is divided into individual semiconductor devices in that state, the warp is eliminated in appearance, but on the contrary, the semiconductor element (semiconductor chip) and the insulating resin on the surface are not. There is also a problem that a residual stress is left in between, resin peeling and damage to the integrated circuit element.

【0015】本発明は前記従来の課題を解決するもの
で、半導体ウェハーレベルでパッケージングし半導体装
置を形成する際、半導体ウェハーへの反りの発生を防止
し、集積回路素子へのダメージを解消した半導体装置お
よびその製造方法を提供するものであり、さらに薄厚化
した半導体装置およびその製造方法を提供することを目
的とする。
SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned conventional problems. In packaging a semiconductor device at a semiconductor wafer level to form a semiconductor device, a semiconductor wafer is prevented from warping and damage to an integrated circuit element is eliminated. It is an object of the present invention to provide a semiconductor device and a method of manufacturing the same, and an object of the present invention to provide a thinner semiconductor device and a method of manufacturing the same.

【0016】[0016]

【課題を解決するための手段】前記従来の課題を解決す
るために、本発明の半導体装置は、チップ状の半導体装
置であって、表面に電極パッドを有した半導体チップ
と、前記電極パッドを除く前記半導体チップの表面を被
覆した第1の絶縁性樹脂と、前記電極パッドと電気的に
接続され、前記半導体チップの表面に配置された突起電
極と、前記半導体チップの側面領域を除いた裏面領域を
被覆した第2の絶縁性樹脂とよりなる半導体装置であ
る。
In order to solve the above-mentioned conventional problems, a semiconductor device according to the present invention is a chip-shaped semiconductor device, comprising: a semiconductor chip having electrode pads on its surface; A first insulating resin covering the surface of the semiconductor chip except for the first insulating resin, a protruding electrode electrically connected to the electrode pad and arranged on the surface of the semiconductor chip, and a back surface excluding a side surface region of the semiconductor chip; A semiconductor device comprising a second insulating resin covering a region.

【0017】そして具体的には、半導体チップはその裏
面が研削によって100[μm]以下の厚みで薄厚にさ
れた半導体チップである半導体装置である。
More specifically, the semiconductor chip is a semiconductor device whose back surface is thinned to a thickness of 100 [μm] or less by grinding.

【0018】また、電極パッド上に突起電極が設けられ
ている半導体装置である。
Further, the present invention is a semiconductor device in which a protruding electrode is provided on an electrode pad.

【0019】また、突起電極は、半導体チップの表面を
被覆した第1の絶縁性樹脂の表面上に設けられ、その突
起電極と半導体チップの電極パッドとは導体配線により
接続されている半導体装置である。
Further, the projection electrode is provided on the surface of the first insulating resin covering the surface of the semiconductor chip, and the projection electrode and the electrode pad of the semiconductor chip are connected by conductor wiring in a semiconductor device. is there.

【0020】また、第1の絶縁性樹脂と第2の絶縁性樹
脂とは、その厚みが互いに同等な厚みである半導体装置
である。
Further, the first insulating resin and the second insulating resin are semiconductor devices having the same thickness.

【0021】前記構成の通り、本発明の半導体装置は、
半導体装置として半導体チップの裏面には表面の第1の
絶縁性樹脂と熱膨張バランスをとった第2の絶縁性樹脂
を形成しているので、基板実装時の熱履歴等により発生
する熱応力によっても半導体装置として反りが発生する
ことはなく、信頼性の高いCSP型の半導体装置であ
る。また半導体装置の半導体チップ自体も研削されて薄
厚化された半導体チップであるため、チップサイズ化と
ともに薄厚化を実現した半導体装置を実現することがで
きる。特に半導体チップの厚みは100[μm]以下の
例えば50[μm]の厚みであるため、極めて薄厚化し
たCSP型の半導体装置を得ることができ、50[μ
m]厚の薄厚であっても、反りの発生を防止できる構造
である。
As described above, the semiconductor device of the present invention comprises:
As a semiconductor device, a second insulating resin having a thermal expansion balance with the first insulating resin on the front surface is formed on the back surface of the semiconductor chip. This is a highly reliable CSP type semiconductor device in which no warpage occurs as a semiconductor device. Further, since the semiconductor chip itself of the semiconductor device is also a semiconductor chip thinned by grinding, it is possible to realize a semiconductor device that realizes a reduction in chip size and thickness. In particular, since the thickness of the semiconductor chip is 100 [μm] or less, for example, 50 [μm], an extremely thin CSP type semiconductor device can be obtained.
m] even if the thickness is small.

【0022】また本発明の半導体装置の製造方法は、表
面に複数の電極パッドが設けられた半導体素子を同一面
内に複数個有し、個々の半導体素子がダイシングライン
でチップ領域に区切られた半導体ウェハーを用意する工
程と、前記半導体ウェハーの各半導体素子の表面の電極
パッド上に各々、導電性材料により突起電極を形成する
工程と、前記半導体ウェハーの表面を前記電極パッド上
の突起電極を露出させて第1の絶縁性樹脂で被覆する工
程と、前記半導体ウェハーの裏面側を研削して薄厚の半
導体ウェハーを形成する工程と、前記薄厚の半導体ウェ
ハーの裏面を第2の絶縁性樹脂で被覆する工程と、前記
薄厚の半導体ウェハーに対して、ダイシングラインで切
断し、チップ単位の半導体装置を得る工程とよりなる半
導体装置の製造方法である。
Further, in the method of manufacturing a semiconductor device according to the present invention, a plurality of semiconductor elements having a plurality of electrode pads on the surface are provided in the same plane, and each individual semiconductor element is divided into a chip area by a dicing line. A step of preparing a semiconductor wafer, a step of forming a protruding electrode using a conductive material on each of the electrode pads on the surface of each semiconductor element of the semiconductor wafer, and a step of forming the protruding electrode on the electrode pad using the conductive material. Exposing and coating with a first insulating resin; grinding the back surface of the semiconductor wafer to form a thin semiconductor wafer; and coating the back surface of the thin semiconductor wafer with a second insulating resin. A method of manufacturing a semiconductor device, comprising: a step of coating; and a step of cutting the thin semiconductor wafer by a dicing line to obtain a semiconductor device in chip units. It is.

【0023】そして具体的には、半導体ウェハーの裏面
側を研削して薄厚の半導体ウェハーを形成する工程で
は、前記半導体ウェハーの表面側をシート部材に接着固
定した状態で行う半導体装置の製造方法である。
More specifically, in the step of grinding the back surface of the semiconductor wafer to form a thin semiconductor wafer, a method of manufacturing a semiconductor device is performed in a state where the front surface of the semiconductor wafer is adhered and fixed to a sheet member. is there.

【0024】また、半導体ウェハーの裏面側を研削して
薄厚の半導体ウェハーを形成する工程では、半導体ウェ
ハーの厚みを100[μm]以下の薄厚に研削する半導
体装置の製造方法である。
In the step of grinding the back surface of the semiconductor wafer to form a thin semiconductor wafer, the method is a method of manufacturing a semiconductor device in which the thickness of the semiconductor wafer is ground to a small thickness of 100 [μm] or less.

【0025】また、半導体ウェハーの表面を電極パッド
上の突起電極を露出させて第1の絶縁性樹脂で被覆する
工程と、薄厚の半導体ウェハーの裏面を第2の絶縁性樹
脂で被覆する工程とにおいて、第1の絶縁性樹脂と第2
の絶縁性樹脂とは互いに同等の厚みで被覆する半導体装
置の製造方法である。
A step of exposing the protruding electrode on the electrode pad to cover the surface of the semiconductor wafer with the first insulating resin; and a step of coating the back surface of the thin semiconductor wafer with the second insulating resin. The first insulating resin and the second insulating resin
The insulating resin is a method of manufacturing a semiconductor device in which the insulating resin is covered with the same thickness.

【0026】前記構成の通り、本発明の半導体装置の製
造方法は、半導体ウェハーレベルでパッケージングする
際、表面に第1の絶縁性樹脂を形成した後、シートに接
着して半導体ウェハーの裏面側からグラインダーにより
研削して薄厚化し、その状態のまま反りの発生を防止し
て、半導体ウェハーの裏面に対して、表面に形成した第
1の絶縁性樹脂と熱膨張バランスをとった第2の絶縁性
樹脂を形成し、そして個々の半導体装置に分割するた
め、反りの発生なく個々の半導体装置を得ることができ
るため、チップサイズ化とともに薄厚化を実現した信頼
性の高い半導体装置を実現することができる。特に半導
体チップの厚みは100[μm]以下の例えば50[μ
m]の厚みであるため、極めて薄厚化したCSP型の半
導体装置を得ることができる。
As described above, in the method of manufacturing a semiconductor device according to the present invention, when packaging at the semiconductor wafer level, the first insulating resin is formed on the front surface and then adhered to a sheet to adhere to the back surface of the semiconductor wafer. The first insulating resin formed on the back surface of the semiconductor wafer is balanced with the first insulating resin formed on the front surface by preventing the occurrence of warpage while maintaining a second thermal insulation balance. Forming a conductive resin and dividing it into individual semiconductor devices, so that individual semiconductor devices can be obtained without warpage, thereby realizing a highly reliable semiconductor device that realizes a reduction in chip size and thickness. Can be. In particular, the thickness of the semiconductor chip is 100 [μm] or less, for example, 50 [μm].
m], an extremely thin CSP type semiconductor device can be obtained.

【0027】[0027]

【発明の実施の形態】以下、本発明の半導体装置および
その製造方法の一実施形態について説明する。
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of a semiconductor device and a method for manufacturing the same according to the present invention will be described below.

【0028】まず本実施形態の半導体装置について図面
を参照しながら説明する。図1は本実施形態のCSP型
の半導体装置を示す図であり、図1(a)は断面図、図
1(b)は平面図である。なお図1(a)の断面図は図
1(b)の平面図のB−B1箇所の主要な断面を示すも
のである。
First, the semiconductor device of the present embodiment will be described with reference to the drawings. 1A and 1B are views showing a CSP type semiconductor device according to the present embodiment. FIG. 1A is a sectional view, and FIG. 1B is a plan view. The cross-sectional view of FIG. 1A shows a main cross-section taken along a line BB1 in the plan view of FIG. 1B.

【0029】図1に示すように、本実施形態の半導体装
置は、チップ状の薄厚の半導体装置であって、表面にペ
リフェラルで電極パッド1を有した半導体チップ9と、
各電極パッド1を除く半導体チップ9の表面を均一厚で
被覆した第1の絶縁性樹脂10と、各電極パッド1と電
気的に接続され、半導体チップ9の表面に配置された突
起電極4と、半導体チップ9の側面領域を除いた裏面領
域を均一厚で被覆した第2の絶縁性樹脂11とより構成
されているものである。そして半導体チップ9はその裏
面が研削によって100[μm]以下の例えば50[μ
m]の厚みで薄厚化された半導体チップであり、半導体
装置として薄厚化した半導体装置である。
As shown in FIG. 1, the semiconductor device according to the present embodiment is a thin semiconductor device in the form of a chip, and has a semiconductor chip 9 having a peripheral electrode pad 1 on its surface.
A first insulating resin 10 covering the surface of the semiconductor chip 9 except for the electrode pads 1 with a uniform thickness; and a protruding electrode 4 electrically connected to the electrode pads 1 and arranged on the surface of the semiconductor chip 9. And a second insulating resin 11 covering the back surface region of the semiconductor chip 9 excluding the side surface region with a uniform thickness. The back surface of the semiconductor chip 9 is 100 [μm] or less, for example, 50 [μm] by grinding.
m], which is a thinned semiconductor chip as a semiconductor device.

【0030】また図1に示すように本実施形態の半導体
装置では、電極パッド1上に直接に突起電極4が設けら
れているものである。
Further, as shown in FIG. 1, in the semiconductor device of the present embodiment, the protruding electrode 4 is provided directly on the electrode pad 1.

【0031】そして本実施形態の半導体装置では、第1
の絶縁性樹脂10と第2の絶縁性樹脂11とは、その厚
みが互いに同等な厚みで設けられ、基板実装時の熱履歴
による熱膨張のバランス化を図って設けられているもの
である。そのため、基板実装時の熱履歴等により発生す
る熱応力によっても半導体装置として反りが発生するこ
とはなく、信頼性の高いCSP型の半導体装置である。
In the semiconductor device of the present embodiment, the first
The insulating resin 10 and the second insulating resin 11 are provided with thicknesses equivalent to each other, and are provided so as to balance thermal expansion due to heat history at the time of mounting the substrate. Therefore, the semiconductor device does not warp due to thermal stress generated due to thermal history or the like at the time of mounting the substrate, and is a highly reliable CSP type semiconductor device.

【0032】なお、本実施形態では第1の絶縁性樹脂1
0、第2の絶縁性樹脂11の厚みは、5〜15[μm]
であり、好適として10[μm]厚としている。すなわ
ち半導体チップ9の厚みに対して、第1の絶縁性樹脂1
0による反りにバランス化させるよう第2の絶縁性樹脂
11を設けるものであり、第1の絶縁性樹脂10、第2
の絶縁性樹脂11の適正な厚みは半導体チップ9の厚み
に応じて設定するものである。
In this embodiment, the first insulating resin 1
0, the thickness of the second insulating resin 11 is 5 to 15 [μm]
The thickness is preferably 10 [μm]. That is, with respect to the thickness of the semiconductor chip 9, the first insulating resin 1
The second insulating resin 11 is provided so as to balance the warpage due to zero.
The appropriate thickness of the insulating resin 11 is set according to the thickness of the semiconductor chip 9.

【0033】以上、本実施形態の半導体装置は、半導体
装置として半導体チップ9の裏面には表面の第1の絶縁
性樹脂10と熱膨張バランスをとった第2の絶縁性樹脂
11を形成しているので、基板実装時の熱履歴等により
発生する熱応力によっても半導体装置として反りが発生
することはなく、信頼性の高いCSP型の半導体装置で
ある。また半導体装置の半導体チップ9自体も研削され
て薄厚化された半導体チップであるため、チップサイズ
化とともに薄厚化を実現した半導体装置を実現すること
ができる。特に半導体チップ9の厚みは100[μm]
以下の例えば50[μm]の厚みであるため、極めて薄
厚化したCSP型の半導体装置を得ることができ、50
[μm]厚の薄厚であっても、反りの発生を防止できる
構造である。
As described above, in the semiconductor device of the present embodiment, the second insulating resin 11 having thermal expansion balance with the first insulating resin 10 on the front surface is formed on the back surface of the semiconductor chip 9 as a semiconductor device. Therefore, the semiconductor device does not warp due to thermal stress generated by thermal history or the like at the time of substrate mounting, and is a highly reliable CSP type semiconductor device. In addition, since the semiconductor chip 9 itself of the semiconductor device is also a semiconductor chip thinned by grinding, it is possible to realize a semiconductor device that realizes thinning as well as chip size. In particular, the thickness of the semiconductor chip 9 is 100 [μm]
Since the thickness is, for example, 50 [μm] below, an extremely thin CSP type semiconductor device can be obtained.
Even if the thickness is as thin as [μm], the structure can prevent warpage.

【0034】次に本実施形態の半導体装置の製造方法に
ついて説明する。図2,図3は本実施形態の半導体装置
の製造方法を示す主要な工程ごとの断面図である。
Next, a method of manufacturing the semiconductor device according to the present embodiment will be described. 2 and 3 are cross-sectional views showing main steps of the method for manufacturing a semiconductor device according to the present embodiment.

【0035】まず図2(a)に示すように、表面に複数
の電極パッド1が設けられた半導体素子5を同一面内に
複数個有し、個々の半導体素子5がダイシングライン6
(スクライブライン)でチップ領域に区切られた半導体
ウェハー7を用意する。当然、各半導体素子5表面に
は、集積回路が形成されているものである。またここで
は予めバックグラインドによりその厚みが250[μ
m]厚程度まで研削された半導体ウェハー7を用意して
いるが、後工程で裏面を研削するためバックグラインド
していない半導体ウェハーでもよい。
First, as shown in FIG. 2A, a plurality of semiconductor elements 5 having a plurality of electrode pads 1 on the surface are provided in the same plane.
A semiconductor wafer 7 divided into chip regions by (scribe lines) is prepared. Naturally, an integrated circuit is formed on the surface of each semiconductor element 5. Here, the thickness is previously 250 [μ] by back grinding.
m] Although the semiconductor wafer 7 ground to a thickness is prepared, a semiconductor wafer that is not back-ground because a back surface is ground in a later process may be used.

【0036】次に図2(b)に示すように、用意した半
導体ウェハー7の各半導体素子5の表面の電極パッド1
上に各々、導電性材料により突起電極4を形成する。ま
た、導電性材料としては、金、銅、ハンダなどの導電性
材料を用い、突起電極4の形成は、メッキ法やメカニカ
ルに導電性材料を接合するワイヤーボンド法などの方法
により形成する。
Next, as shown in FIG. 2B, the electrode pads 1 on the surface of each semiconductor element 5 of the prepared semiconductor wafer 7 are formed.
The protruding electrodes 4 are formed of a conductive material, respectively. In addition, a conductive material such as gold, copper, or solder is used as the conductive material, and the bump electrode 4 is formed by a method such as a plating method or a wire bonding method of mechanically bonding the conductive material.

【0037】次に図2(c)に示すように、半導体ウェ
ハー7の表面に対して、各電極パッド1上の突起電極4
を露出させて第1の絶縁性樹脂10で被覆する。ここで
は突起電極4の頭頂部を突出させるよう第1の絶縁性樹
脂10で被覆するが、被覆の方法としては、トランスフ
ァーモールド法や塗布法、ポッティング法によりエポキ
シ系の熱硬化型樹脂で被覆する。その場合の被覆厚とし
ては、5〜15[μm]であり、本実施形態では10
[μm]厚で被覆としている。
Next, as shown in FIG. 2C, the projecting electrodes 4 on each electrode pad 1 are placed on the surface of the semiconductor wafer 7.
Is exposed and covered with the first insulating resin 10. Here, the top of the protruding electrode 4 is covered with the first insulating resin 10 so as to protrude, but as a coating method, it is covered with an epoxy-based thermosetting resin by a transfer molding method, a coating method, or a potting method. . In this case, the coating thickness is 5 to 15 μm, and in the present embodiment, it is 10 μm.
[Μm] thick.

【0038】なお、本実施形態では半導体ウェハー7の
各半導体素子5全面にわたって第1の絶縁性樹脂10を
被覆しているが、ダイシングライン6を除き、個々の半
導体素子5単位で分離して各半導体素子5表面ごとに絶
縁性樹脂3を被覆してもよい。また絶縁性樹脂10で表
面を被覆する際、裏面側を樹脂シートに貼付して行うこ
とにより、被覆した絶縁樹脂の徐冷時の熱硬化収縮によ
る反りを防止できる。そして次工程の研削工程前に半導
体ウェハー7の第1の絶縁性樹脂10が形成された表面
側を樹脂シートに貼付した後に裏面側の樹脂シートを剥
離除去することにより一時的な反りの発生を抑えること
ができる。
In the present embodiment, the first insulating resin 10 is coated over the entire surface of each semiconductor element 5 of the semiconductor wafer 7. However, except for the dicing line 6, the individual semiconductor elements 5 are separated and separated. The insulating resin 3 may be coated on each surface of the semiconductor element 5. When the front surface is coated with the insulating resin 10, the back surface is adhered to a resin sheet, so that the coated insulating resin can be prevented from warping due to thermosetting shrinkage during slow cooling. Then, before the grinding step of the next step, the front side of the semiconductor wafer 7 on which the first insulating resin 10 is formed is attached to a resin sheet, and then the resin sheet on the back side is peeled off to prevent temporary warpage. Can be suppressed.

【0039】次に図2(d)に示すように、半導体ウェ
ハー7の第1の絶縁性樹脂10が形成された表面側を樹
脂シート12に接着固定し、半導体ウェハー7の裏面側
をグラインダーにより研削して、薄厚化する。この工程
では250[μm]厚であった半導体ウェハー7を10
0[μm]以下の例えば50[μm]厚に薄厚化する。
ここでは表面に第1の絶縁性樹脂10が形成された半導
体ウェハー7の厚みを例えば50[μm]厚に薄厚化し
たとしても、反り方向である表面側を樹脂シート12に
接着固定としているので、反りの発生を抑制した状態を
維持できるものである。そのため、使用する樹脂シート
12の厚みとしては半導体ウェハー7の反りに対抗でき
るだけの厚みのものを使用する。また樹脂シート12と
しては紫外線硬化型の接着剤が形成された樹脂シートを
用いるのが好ましく、薄厚化した半導体ウェハー7をシ
ートから剥離する際に無理な力が印加され、破損、割れ
のないようにする。
Next, as shown in FIG. 2D, the front side of the semiconductor wafer 7 on which the first insulating resin 10 is formed is bonded and fixed to a resin sheet 12, and the back side of the semiconductor wafer 7 is ground with a grinder. Grind and thin. In this step, the semiconductor wafer 7 having a thickness of 250 [μm]
The thickness is reduced to 0 [μm] or less, for example, 50 [μm].
Here, even if the thickness of the semiconductor wafer 7 having the first insulating resin 10 formed on the surface is reduced to, for example, 50 [μm], the front surface side in the warp direction is bonded and fixed to the resin sheet 12. Thus, it is possible to maintain a state in which the occurrence of warpage is suppressed. Therefore, the thickness of the resin sheet 12 to be used should be such that it can resist the warpage of the semiconductor wafer 7. Further, as the resin sheet 12, it is preferable to use a resin sheet on which an ultraviolet-curable adhesive is formed, and an excessive force is applied when the thinned semiconductor wafer 7 is peeled off from the sheet, so as not to be damaged or cracked. To

【0040】次に図3(a)に示すように、前工程の薄
厚の半導体ウェハー7が樹脂シート12に貼付された状
態のまま、半導体ウェハー7の裏面に対して第2の絶縁
性樹脂11で被覆する。ここでは既に形成した半導体ウ
ェハー7の表面側の第1の絶縁性樹脂10の厚みと同等
の厚み、例えば10[μm]厚で第2の絶縁性樹脂11
を形成するものであり、第1の絶縁性樹脂10によるウ
ェハー反りにバランス化させるよう第2の絶縁性樹脂1
1を設けるものであり、第1の絶縁性樹脂10、第2の
絶縁性樹脂11の適正な厚みは半導体ウェハー7の厚み
に応じて設定するものである。
Next, as shown in FIG. 3A, the second insulating resin 11 is applied to the back surface of the semiconductor wafer 7 while the thin semiconductor wafer 7 of the previous process is still attached to the resin sheet 12. Cover with. Here, the thickness of the second insulating resin 11 is equal to the thickness of the first insulating resin 10 on the surface side of the semiconductor wafer 7 already formed, for example, 10 [μm].
The second insulating resin 1 is formed so as to balance wafer warpage caused by the first insulating resin 10.
The appropriate thickness of the first insulating resin 10 and the second insulating resin 11 is set according to the thickness of the semiconductor wafer 7.

【0041】次に図3(b)に示すように、表面側に第
1の絶縁性樹脂10、裏面側に第2の絶縁性樹脂11が
形成された半導体ウェハー7を樹脂シートから剥離分離
する。
Next, as shown in FIG. 3B, the semiconductor wafer 7 having the first insulating resin 10 formed on the front side and the second insulating resin 11 formed on the back side is separated and separated from the resin sheet. .

【0042】そして図3(c)に示すように、薄厚の半
導体ウェハー7に対して、ダイシングラインで切断し、
チップ単位の半導体装置13を得るものである。なお、
ダイシング時は、半導体ウェハーの表面全面は第1の絶
縁性樹脂で被覆されているため、ダイシングラインが認
識できない場合があるが、赤外線認識によりダイシング
ラインを認識してダイシングすることができる。
Then, as shown in FIG. 3C, the thin semiconductor wafer 7 is cut by a dicing line,
This is to obtain a semiconductor device 13 for each chip. In addition,
At the time of dicing, since the entire surface of the semiconductor wafer is covered with the first insulating resin, the dicing line may not be recognized in some cases. However, dicing can be performed by recognizing the dicing line by infrared recognition.

【0043】図3(d)には半導体ウェハー7から切断
分離した1つのチップ状の薄厚の半導体装置13を示
す。図3(d)に示す半導体装置は、図1で示した通
り、表面に電極パッド1を有した半導体チップ9と、各
電極パッド1を除く半導体チップ9の表面を被覆した第
1の絶縁性樹脂10と、各電極パッド1と電気的に接続
され、半導体チップ9の表面に配置された突起電極4
と、半導体チップ9の側面領域を除いた裏面領域を被覆
した第2の絶縁性樹脂11とより構成されているもので
ある。
FIG. 3D shows one chip-shaped thin semiconductor device 13 cut and separated from the semiconductor wafer 7. As shown in FIG. 1, the semiconductor device shown in FIG. 3D has a semiconductor chip 9 having electrode pads 1 on the surface and a first insulating material covering the surface of the semiconductor chip 9 excluding each electrode pad 1. A protruding electrode 4 electrically connected to the resin 10 and each of the electrode pads 1 and disposed on the surface of the semiconductor chip 9
And a second insulating resin 11 covering a back surface region excluding a side surface region of the semiconductor chip 9.

【0044】以上のように本実施形態の半導体装置の製
造方法では、半導体ウェハーレベルでパッケージングす
る際、表面に第1の絶縁性樹脂10を形成した後、樹脂
シート12に接着して半導体ウェハー7の裏面側からグ
ラインダーにより研削して薄厚化し、その状態のまま反
りの発生を防止して、半導体ウェハー7の裏面に対し
て、表面に形成した第1の絶縁性樹脂10と熱膨張バラ
ンスをとった第2の絶縁性樹脂11を形成し、そして個
々の半導体装置13に分割するため、反りの発生なく個
々の半導体装置を得ることができるため、チップサイズ
化とともに薄厚化を実現した信頼性の高い半導体装置を
実現することができる。特に半導体チップの厚みは10
0[μm]以下の例えば50[μm]の厚みであるた
め、極めて薄厚化したCSP型の半導体装置を得ること
ができる。
As described above, in the method of manufacturing a semiconductor device according to the present embodiment, when packaging at the semiconductor wafer level, the first insulating resin 10 is formed on the surface and then adhered to the resin sheet 12 to form the semiconductor wafer. The back surface of the semiconductor wafer 7 is thinned by grinding with a grinder, and warpage is prevented in that state, and the thermal expansion balance between the back surface of the semiconductor wafer 7 and the first insulating resin 10 formed on the front surface is maintained. Since the second insulating resin 11 is formed and divided into individual semiconductor devices 13, individual semiconductor devices can be obtained without warpage, so that the reliability is reduced as well as the chip size is reduced. Semiconductor device with high reliability can be realized. Especially the thickness of the semiconductor chip is 10
Since the thickness is 0 [μm] or less, for example, 50 [μm], an extremely thin CSP type semiconductor device can be obtained.

【0045】次に本発明の半導体装置の別の実施形態に
ついて説明する。図4は本実施形態の半導体装置を示す
断面図である。
Next, another embodiment of the semiconductor device of the present invention will be described. FIG. 4 is a sectional view showing the semiconductor device of the present embodiment.

【0046】図4に示すように、本実施形態の半導体装
置はペリフェラル型の半導体装置ではなく、エリアアレ
ー型の半導体装置であって、表面に電極パッド1を有し
た半導体チップ9と、各電極パッド1を除く半導体チッ
プ9の表面を被覆した第1の絶縁性樹脂10と、各電極
パッド1と電気的に接続され、半導体チップ9の表面に
配置された突起電極4と、半導体チップ9の側面領域を
除いた裏面領域を被覆した第2の絶縁性樹脂11とより
構成されているものであり、突起電極4は半導体チップ
9の表面を被覆した第1の絶縁性樹脂10の表面上に設
けられ、その突起電極4と半導体チップ9の電極パッド
1とは、金(Au)、銅(Cu)などの導体配線14に
より再配線されて接続されている構造である。したがっ
て図4に示す半導体装置はエリアパッド型の半導体装置
であり、半導体チップ9上に外部電極である突起電極4
がアレー状に配置されているものであり、多ピン化に対
応した半導体装置である。
As shown in FIG. 4, the semiconductor device of the present embodiment is not a peripheral type semiconductor device but an area array type semiconductor device, in which a semiconductor chip 9 having an electrode pad 1 on its surface, A first insulating resin 10 covering the surface of the semiconductor chip 9 excluding the pads 1, a projecting electrode 4 electrically connected to each electrode pad 1 and arranged on the surface of the semiconductor chip 9, The projection electrode 4 is formed on the surface of the first insulating resin 10 covering the surface of the semiconductor chip 9 and the second insulating resin 11 covering the back surface region excluding the side surface region. The protruding electrodes 4 are provided and the electrode pads 1 of the semiconductor chip 9 are re-wired and connected by a conductor wiring 14 such as gold (Au) or copper (Cu). Therefore, the semiconductor device shown in FIG. 4 is an area pad type semiconductor device, and the bump electrode 4 which is an external electrode is provided on the semiconductor chip 9.
Are arranged in an array, which is a semiconductor device compatible with multi-pin configuration.

【0047】[0047]

【発明の効果】以上、本発明の半導体装置は、半導体装
置として半導体チップの裏面には表面の第1の絶縁性樹
脂と熱膨張バランスをとった第2の絶縁性樹脂を形成し
ているので、基板実装時の熱履歴等により発生する熱応
力によっても半導体装置として反りが発生することはな
く、信頼性の高いCSP型の半導体装置である。また半
導体装置の半導体チップ自体も研削されて薄厚化された
半導体チップであるため、チップサイズ化とともに薄厚
化を実現した半導体装置である。
As described above, in the semiconductor device of the present invention, the second insulating resin having thermal expansion balance with the first insulating resin on the front surface is formed on the back surface of the semiconductor chip as the semiconductor device. In addition, the semiconductor device does not warp due to thermal stress generated by thermal history or the like at the time of substrate mounting, and is a highly reliable CSP type semiconductor device. Further, since the semiconductor chip itself of the semiconductor device is also a semiconductor chip thinned by grinding, it is a semiconductor device which realizes a reduction in thickness as well as chip size.

【0048】また本発明の半導体装置の製造方法は、半
導体ウェハーレベルでパッケージングする際、表面に第
1の絶縁性樹脂を形成した後、シートに接着して半導体
ウェハーの裏面側からグラインダーにより研削して薄厚
化し、その状態のまま反りの発生を防止して、半導体ウ
ェハーの裏面に対して、表面に形成した第1の絶縁性樹
脂と熱膨張バランスをとった第2の絶縁性樹脂を形成
し、そして個々の半導体装置に分割するため、反りの発
生なく個々の半導体装置を得ることができるため、チッ
プサイズ化とともに薄厚化を実現した信頼性の高い半導
体装置を実現することができる。
In the method of manufacturing a semiconductor device according to the present invention, when packaging at the semiconductor wafer level, a first insulating resin is formed on the front surface, then adhered to a sheet and ground from the back side of the semiconductor wafer by a grinder. Forming a second insulating resin having a thermal expansion balance with the first insulating resin formed on the front surface of the back surface of the semiconductor wafer while preventing warpage from occurring. In addition, since the semiconductor device is divided into individual semiconductor devices, individual semiconductor devices can be obtained without warpage. Therefore, a highly reliable semiconductor device having a reduced chip size and a reduced thickness can be realized.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態の半導体装置を示す図FIG. 1 is a diagram showing a semiconductor device according to an embodiment of the present invention;

【図2】本発明の一実施形態の半導体装置の製造方法を
示す断面図
FIG. 2 is a sectional view showing the method for manufacturing the semiconductor device according to the embodiment of the present invention;

【図3】本発明の一実施形態の半導体装置の製造方法を
示す断面図
FIG. 3 is a sectional view showing the method of manufacturing the semiconductor device according to the embodiment of the present invention;

【図4】本発明の一実施形態の半導体装置を示す図FIG. 4 is a diagram showing a semiconductor device according to one embodiment of the present invention;

【図5】従来の半導体装置を示す図FIG. 5 illustrates a conventional semiconductor device.

【図6】従来の半導体装置の製造方法を示す断面図FIG. 6 is a sectional view showing a conventional method for manufacturing a semiconductor device.

【図7】従来の半導体装置の製造方法を示す断面図FIG. 7 is a sectional view showing a conventional method of manufacturing a semiconductor device.

【符号の説明】[Explanation of symbols]

1 電極パッド 2 半導体チップ 3 絶縁性樹脂 4 突起電極 5 半導体素子 6 ダイシングライン 7 半導体ウェハー 8 半導体装置 9 半導体チップ 10 第1の絶縁性樹脂 11 第2の絶縁性樹脂 12 樹脂シート 13 半導体装置 14 導体配線 REFERENCE SIGNS LIST 1 electrode pad 2 semiconductor chip 3 insulating resin 4 projecting electrode 5 semiconductor element 6 dicing line 7 semiconductor wafer 8 semiconductor device 9 semiconductor chip 10 first insulating resin 11 second insulating resin 12 resin sheet 13 semiconductor device 14 conductor wiring

Claims (9)

【特許請求の範囲】[Claims] 【請求項1】 チップ状の半導体装置であって、表面に
電極パッドを有した半導体チップと、 前記電極パッドを除く前記半導体チップの表面を被覆し
た第1の絶縁性樹脂と、 前記電極パッドと電気的に接続され、前記半導体チップ
の表面に配置された突起電極と、 前記半導体チップの側面領域を除いた裏面領域を被覆し
た第2の絶縁性樹脂とよりなることを特徴とする半導体
装置。
1. A chip-shaped semiconductor device, comprising: a semiconductor chip having an electrode pad on a surface; a first insulating resin covering a surface of the semiconductor chip excluding the electrode pad; A semiconductor device, comprising: a bump electrode electrically connected and arranged on a front surface of the semiconductor chip; and a second insulating resin covering a back surface region excluding a side surface region of the semiconductor chip.
【請求項2】 半導体チップはその裏面が研削によって
100[μm]以下の厚みで薄厚にされた半導体チップ
であることを特徴とする請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the back surface of the semiconductor chip is thinned to a thickness of 100 [μm] or less by grinding.
【請求項3】 電極パッド上に突起電極が設けられてい
ることを特徴とする請求項1に記載の半導体装置。
3. The semiconductor device according to claim 1, wherein a protruding electrode is provided on the electrode pad.
【請求項4】 突起電極は、半導体チップの表面を被覆
した第1の絶縁性樹脂の表面上に設けられ、その突起電
極と半導体チップの電極パッドとは導体配線により接続
されていることを特徴とする請求項1に記載の半導体装
置。
4. The semiconductor device according to claim 1, wherein the protruding electrode is provided on a surface of the first insulating resin covering a surface of the semiconductor chip, and the protruding electrode and an electrode pad of the semiconductor chip are connected by a conductor wiring. 2. The semiconductor device according to claim 1, wherein:
【請求項5】 第1の絶縁性樹脂と第2の絶縁性樹脂と
は、その厚みが互いに同等な厚みであることを特徴とす
る請求項1に記載の半導体装置。
5. The semiconductor device according to claim 1, wherein the first insulating resin and the second insulating resin have the same thickness.
【請求項6】 表面に複数の電極パッドが設けられた半
導体素子を同一面内に複数個有し、個々の半導体素子が
ダイシングラインでチップ領域に区切られた半導体ウェ
ハーを用意する工程と、 前記半導体ウェハーの各半導体素子の表面の電極パッド
上に各々、導電性材料により突起電極を形成する工程
と、 前記半導体ウェハーの表面を前記電極パッド上の突起電
極を露出させて第1の絶縁性樹脂で被覆する工程と、 前記半導体ウェハーの裏面側を研削して薄厚の半導体ウ
ェハーを形成する工程と、 前記薄厚の半導体ウェハーの裏面を第2の絶縁性樹脂で
被覆する工程と、 前記薄厚の半導体ウェハーに対して、ダイシングライン
で切断し、チップ単位の半導体装置を得る工程とよりな
ることを特徴とする半導体装置の製造方法。
6. A step of preparing a semiconductor wafer having a plurality of semiconductor elements having a plurality of electrode pads on the surface in the same plane, wherein each semiconductor element is divided into chip regions by dicing lines; A step of forming a projecting electrode using a conductive material on each of the electrode pads on the surface of each semiconductor element of the semiconductor wafer; and exposing the projecting electrode on the electrode pad to expose the surface of the semiconductor wafer to a first insulating resin. A step of grinding the backside of the semiconductor wafer to form a thin semiconductor wafer; a step of coating the backside of the thin semiconductor wafer with a second insulating resin; A method of cutting a wafer with a dicing line to obtain a semiconductor device in chip units.
【請求項7】 半導体ウェハーの裏面側を研削して薄厚
の半導体ウェハーを形成する工程では、前記半導体ウェ
ハーの表面側をシート部材に接着固定した状態で行うこ
とを特徴とする請求項6に記載の半導体装置の製造方
法。
7. The method according to claim 6, wherein the step of grinding the back side of the semiconductor wafer to form a thin semiconductor wafer is performed with the front side of the semiconductor wafer adhered and fixed to a sheet member. Of manufacturing a semiconductor device.
【請求項8】 半導体ウェハーの裏面側を研削して薄厚
の半導体ウェハーを形成する工程では、半導体ウェハー
の厚みを100[μm]以下の薄厚に研削することを特
徴とする請求項6に記載の半導体装置の製造方法。
8. The method according to claim 6, wherein in the step of grinding the back side of the semiconductor wafer to form a thin semiconductor wafer, the thickness of the semiconductor wafer is ground to a small thickness of 100 [μm] or less. A method for manufacturing a semiconductor device.
【請求項9】 半導体ウェハーの表面を電極パッド上の
突起電極を露出させて第1の絶縁性樹脂で被覆する工程
と、薄厚の半導体ウェハーの裏面を第2の絶縁性樹脂で
被覆する工程とにおいて、第1の絶縁性樹脂と第2の絶
縁性樹脂とは互いに同等の厚みで被覆することを特徴と
する請求項6に記載の半導体装置の製造方法。
9. A step of exposing the protruding electrodes on the electrode pads to cover the front surface of the semiconductor wafer with a first insulating resin, and a step of coating the back surface of the thin semiconductor wafer with a second insulating resin. 7. The method according to claim 6, wherein the first insulating resin and the second insulating resin are coated with the same thickness.
JP2001066364A 2001-03-09 2001-03-09 Semiconductor device and its manufacturing method Withdrawn JP2002270720A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001066364A JP2002270720A (en) 2001-03-09 2001-03-09 Semiconductor device and its manufacturing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001066364A JP2002270720A (en) 2001-03-09 2001-03-09 Semiconductor device and its manufacturing method

Publications (1)

Publication Number Publication Date
JP2002270720A true JP2002270720A (en) 2002-09-20

Family

ID=18924864

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001066364A Withdrawn JP2002270720A (en) 2001-03-09 2001-03-09 Semiconductor device and its manufacturing method

Country Status (1)

Country Link
JP (1) JP2002270720A (en)

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6951811B2 (en) 2003-05-12 2005-10-04 Shinko Electric Industries Co., Ltd. Method of producing vias and other conductor parts on an electrode terminal forming surface of a semiconductor wafer
WO2005124857A1 (en) * 2004-06-16 2005-12-29 Rohm Co., Ltd. Semiconductor device
JP2007012755A (en) * 2005-06-29 2007-01-18 Rohm Co Ltd Semiconductor device and semiconductor device assembly
JP2007012756A (en) * 2005-06-29 2007-01-18 Rohm Co Ltd Semiconductor device
JP2007184654A (en) * 2007-04-09 2007-07-19 Rohm Co Ltd Semiconductor device
CN100353512C (en) * 2004-07-07 2007-12-05 日月光半导体制造股份有限公司 Packaging structure of preventing warp and mfg. method thereof
CN100395886C (en) * 2004-07-16 2008-06-18 新光电气工业株式会社 Semiconductor device manufacturing method
US7417311B2 (en) 2003-11-25 2008-08-26 Shinko Electric Industries Co., Ltd. Semiconductor device and method of fabricating the same
US7459343B2 (en) 2004-05-28 2008-12-02 Shinko Electric Industries Co., Ltd. Method of manufacturing semiconductor device and support structure for semiconductor substrate
US8164201B2 (en) 2005-06-29 2012-04-24 Rohm Co., Ltd. Semiconductor device with front and back side resin layers having different thermal expansion coefficient and elasticity modulus
US8618621B2 (en) 2007-03-15 2013-12-31 Infineon Technologies Ag Semiconductor device layer structure and method of fabrication
WO2014192430A1 (en) * 2013-05-31 2014-12-04 株式会社村田製作所 Semiconductor device
JP2016058745A (en) * 2013-04-05 2016-04-21 株式会社村田製作所 ESD protection device
US9607976B2 (en) 2013-02-28 2017-03-28 Murata Manufacturing Co., Ltd. Electrostatic discharge protection device
US9633989B2 (en) 2013-02-28 2017-04-25 Murata Manufacturing Co., Ltd. ESD protection device
US9704799B2 (en) 2013-02-28 2017-07-11 Murata Manufacturing Co., Ltd. Semiconductor device

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6951811B2 (en) 2003-05-12 2005-10-04 Shinko Electric Industries Co., Ltd. Method of producing vias and other conductor parts on an electrode terminal forming surface of a semiconductor wafer
CN100419980C (en) * 2003-05-12 2008-09-17 新光电气工业株式会社 Method of production of semiconductor device
US7417311B2 (en) 2003-11-25 2008-08-26 Shinko Electric Industries Co., Ltd. Semiconductor device and method of fabricating the same
US7468292B2 (en) 2003-11-25 2008-12-23 Shinko Electric Industries Co., Ltd. Method of making wafer level package structure by grinding the backside thereof and then forming metal layer on the ground side
US7459343B2 (en) 2004-05-28 2008-12-02 Shinko Electric Industries Co., Ltd. Method of manufacturing semiconductor device and support structure for semiconductor substrate
WO2005124857A1 (en) * 2004-06-16 2005-12-29 Rohm Co., Ltd. Semiconductor device
US7405485B2 (en) 2004-06-16 2008-07-29 Rohm Co., Ltd. Semiconductor device
CN100353512C (en) * 2004-07-07 2007-12-05 日月光半导体制造股份有限公司 Packaging structure of preventing warp and mfg. method thereof
US7811857B2 (en) 2004-07-16 2010-10-12 Shinko Electric Industries Co., Ltd. Method of manufacturing semiconductor device
CN100395886C (en) * 2004-07-16 2008-06-18 新光电气工业株式会社 Semiconductor device manufacturing method
JP2007012756A (en) * 2005-06-29 2007-01-18 Rohm Co Ltd Semiconductor device
JP2007012755A (en) * 2005-06-29 2007-01-18 Rohm Co Ltd Semiconductor device and semiconductor device assembly
US8164201B2 (en) 2005-06-29 2012-04-24 Rohm Co., Ltd. Semiconductor device with front and back side resin layers having different thermal expansion coefficient and elasticity modulus
US8664779B2 (en) 2005-06-29 2014-03-04 Rohm Co., Ltd. Semiconductor device with front and back side resin layers having different thermal expansion coefficient and elasticity modulus
US8723339B2 (en) 2005-06-29 2014-05-13 Rohm Co., Ltd. Semiconductor device with front and back side resin layers having different thermal expansion coefficient and elasticity modulus
US8618621B2 (en) 2007-03-15 2013-12-31 Infineon Technologies Ag Semiconductor device layer structure and method of fabrication
JP2007184654A (en) * 2007-04-09 2007-07-19 Rohm Co Ltd Semiconductor device
US9704799B2 (en) 2013-02-28 2017-07-11 Murata Manufacturing Co., Ltd. Semiconductor device
US9607976B2 (en) 2013-02-28 2017-03-28 Murata Manufacturing Co., Ltd. Electrostatic discharge protection device
US9633989B2 (en) 2013-02-28 2017-04-25 Murata Manufacturing Co., Ltd. ESD protection device
US9824955B2 (en) 2013-02-28 2017-11-21 Murata Manufacturing Co., Ltd. Semiconductor device
JP2016058745A (en) * 2013-04-05 2016-04-21 株式会社村田製作所 ESD protection device
US9741709B2 (en) 2013-04-05 2017-08-22 Murata Manufacturing Co., Ltd. ESD protection device
US10020298B2 (en) 2013-04-05 2018-07-10 Murata Manufacturing Co., Ltd. ESD protection device
WO2014192430A1 (en) * 2013-05-31 2014-12-04 株式会社村田製作所 Semiconductor device

Similar Documents

Publication Publication Date Title
JP4413452B2 (en) Semiconductor device and manufacturing method thereof
EP1360882B1 (en) Method of making a stackable microcircuit layer strating from a plastic encapsulated microcircuit
US6759745B2 (en) Semiconductor device and manufacturing method thereof
KR100938970B1 (en) Semiconductor device and manufacturing method thereof
US7312521B2 (en) Semiconductor device with holding member
US7473581B2 (en) Wafer stacking package method
KR100510556B1 (en) Semiconductor package having ultra thin thickness and method for manufacturing the same
JP4100936B2 (en) Manufacturing method of semiconductor device
WO2001015223A1 (en) Semiconductor device and method of manufacture thereof
JP2003078106A (en) Chip-stacked package and its manufacturing method
KR20050016041A (en) Semiconductor device and method for manufacturing the same
JP2001320013A (en) Semiconductor device and its manufacturing method
KR20180027679A (en) Semiconductor package and method of fabricating the same
JP2002270720A (en) Semiconductor device and its manufacturing method
JP3660918B2 (en) Semiconductor device and manufacturing method thereof
JP2003234359A (en) Method of manufacturing semiconductor device
KR20090029660A (en) Manufacturing method of semiconductor apparatus
US20220208714A1 (en) Integrated circuit package structure, integrated circuit package unit and associated packaging method
US20090170307A1 (en) Method of manufacturing semiconductor device
JP4034468B2 (en) Manufacturing method of semiconductor device
US7906833B2 (en) Semiconductor device and manufacturing method thereof
JP3618330B2 (en) Semiconductor device and manufacturing method thereof
JP2004134480A (en) Semiconductor device and its manufacturing method
JPH08306724A (en) Semiconductor device, manufacturing method and its mounting method
JP2004343088A (en) Semiconductor device and its manufacturing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070305

RD01 Notification of change of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7421

Effective date: 20070412

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20081208

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20081216

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20090128

A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20090209