JP6214476B2

JP6214476B2 - I / O control device

Info

Publication number: JP6214476B2
Application number: JP2014124115A
Authority: JP
Inventors: 丈也森
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2014-06-17
Filing date: 2014-06-17
Publication date: 2017-10-18
Anticipated expiration: 2034-06-17
Also published as: JP2016004409A

Description

この発明は、制御目標値を演算する上位制御装置と、制御対象となる制御機器との間にあって、これらの装置との間の入出力制御を司るものであり、かつ、上位制御装置の演算処理の負荷軽減のためにマイクロコンピュータ（以下、単にマイコンと称する）が搭載されているＩ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）制御装置に係り、特には、マイコンが備えるＲＡＭ，ＥＥＰＲＯＭ等のメモリに格納されるデータのデータ化けの検出を強化して、データ化けによる誤出力を未然に防止するための技術に関するものである。 The present invention is between a host control device that calculates a control target value and a control device to be controlled, and controls input / output between these devices, and arithmetic processing of the host control device The present invention relates to an I / O (Input / Output) control device in which a microcomputer (hereinafter simply referred to as a microcomputer) is mounted to reduce the load on the memory, and in particular, is stored in a memory such as a RAM or an EEPROM provided in the microcomputer. The present invention relates to a technique for enhancing detection of data corruption and preventing erroneous output due to data corruption.

マイコンに設けられたメモリに格納されるデータがノイズなどの影響により変質する、いわゆるデータ化けによる誤出力を未然に防止する上で、従来技術では、ＣＰＵの外部バスを介してメモリが外付けして接続されている場合、この外付けされたメモリに対して予めエラー検出用の２つのバンクを予め設定しておき、各バンクに同じデータを格納した後、各々の上記バンクからデータを読み出し、両データを比較することでメモリのデータ化けの有無を検出している（例えば、下記の特許文献１参照）。 In order to prevent erroneous output due to so-called data corruption, the data stored in the memory provided in the microcomputer is altered by the influence of noise, etc., in the prior art, the memory is externally connected via the CPU external bus. In this case, two banks for error detection are set in advance for the external memory, and after storing the same data in each bank, the data is read from each bank, The presence or absence of garbled data in the memory is detected by comparing both data (for example, see Patent Document 1 below).

特開平１−２９１３４６号公報JP-A-1-291346

上記の特許文献１記載のような従来のマイコン周辺に配備されたメモリのエラー検出においては、エラー検出対象となるメモリがマイコンの外部に搭載されていることが条件となる。 In the conventional error detection of the memory provided around the microcomputer as described in Patent Document 1, it is necessary that the memory to be subjected to error detection is mounted outside the microcomputer.

近年のマイコンにおいては、集積度向上によりマイコン内部にＲＡＭ，ＥＥＰＲＯＭなどのメモリが搭載され、高機能化／高速化を目的にＲＡＭを使用した一時的なバッファが至るところに実装されている。これらのメモリに格納されたデータのエラー検出においては、従来技術のように、マイコン外部にエラー検出用の回路を設けるだけでは十分に対処できない問題点があった。 In recent microcomputers, memories such as RAM and EEPROM are mounted in the microcomputer due to the improvement in integration degree, and temporary buffers using RAM are mounted everywhere for the purpose of higher functionality / high speed. In the error detection of the data stored in these memories, there is a problem that cannot be sufficiently dealt with by providing an error detection circuit outside the microcomputer as in the prior art.

この発明は、上記のような課題を解決するためになされたもので、マイコン外部に搭載されたＲＡＭ，ＥＥＰＲＯＭなどのメモリだけに限らず、マイコンに内蔵されているＲＡＭ，ＥＥＰＲＯＭなどのメモリについても、エラー検出を可能とすることで、ＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｎｔｒｏｌ）等のエラー検出機能を備えた特殊なマイコンを使用しなくても、高いエラー検出が可能で、データ化けによる誤出力を未然に防止してシステムへの悪影響を防ぐことができるＩ／Ｏ制御装置の提供を目的としている。 The present invention has been made to solve the above-described problems, and is not limited to memories such as RAM and EEPROM mounted outside the microcomputer, but also about memories such as RAM and EEPROM built in the microcomputer. By enabling error detection, high error detection is possible without using a special microcomputer with error detection function such as ECC (Error Correction Control), and erroneous output due to data corruption is prevented. An object of the present invention is to provide an I / O control device that can prevent adverse effects on the system.

この発明は、上記の課題を解決するためになされたもので、制御目標値を演算する上位制御装置と、制御対象となる制御機器との間にあって、これらの装置との間の入出力制御を司るものであり、かつ、上記上位制御装置の演算処理の負荷軽減のためにマイクロコンピュータが搭載されているＩ／Ｏ制御装置において、次の構成を採用している。 The present invention has been made to solve the above-described problems, and is provided between a host control device that calculates a control target value and a control device to be controlled, and performs input / output control between these devices. In the I / O control device on which the microcomputer is mounted in order to reduce the calculation processing load of the host control device, the following configuration is adopted.

すなわち、この発明では、上記マイクロコンピュータは、ＣＰＵと、このＣＰＵによる演算処理用のデータを格納する内蔵のメモリとを備え、上記メモリはデータ化けが無い限り実質的に同じデータを格納する２つのバンクを有する一方、各々の上記バンクから読み出されるデータをそれぞれ送信データとして格納する二重化された送信バッファと、上記制御機器へのデータ送信時、または上記上位制御装置へのデータ送信時に各々の上記送信バッファに格納されている上記送信データを読み出して比較する比較器と、を備えたことを特徴としている。 That is, in the present invention, the microcomputer includes a CPU and a built-in memory for storing data for arithmetic processing by the CPU, and the memory stores two substantially the same data as long as there is no garbled data. While having a bank, a duplexed transmission buffer for storing data read from each bank as transmission data, and each transmission at the time of data transmission to the control device or data transmission to the host controller And a comparator for reading and comparing the transmission data stored in the buffer.

この発明によれば、マイコンにＲＡＭ，ＥＥＰＲＯＭなどのメモリが内蔵されている場合であっても、メモリに確保された２つのバンクに格納されているデータを二重化された送信バッファのそれぞれに転送し、両送信バッファに格納されたデータ同士を比較器で比較し、両データの一致／不一致を判定することでデータ化けの有無を検出することができる。このため、ＥＣＣ（ＥｒｒｏｒＣｏｒｒｅｃｔｉｏｎＣｏｎｔｒｏｌ）等のエラー検出機能を備えた特殊なマイコンを使用しなくても、高いエラー検出が可能であり、データ化けによる不正なデータが出力されるのを未然に防止してシステムへの悪影響を防ぐことが可能となる。 According to the present invention, even if the microcomputer has a built-in memory such as RAM or EEPROM, the data stored in the two banks secured in the memory is transferred to each of the duplexed transmission buffers. The presence or absence of data corruption can be detected by comparing the data stored in both transmission buffers with a comparator and determining whether the two data match or not. For this reason, high error detection is possible without using a special microcomputer equipped with an error detection function such as ECC (Error Correction Control), and illegal data due to garbled data is prevented from being output in advance. As a result, adverse effects on the system can be prevented.

この発明の実施の形態１におけるＩ／Ｏ制御装置を備えたシステム全体の構成を示すブロック図である。It is a block diagram which shows the structure of the whole system provided with the I / O control apparatus in Embodiment 1 of this invention. Ｉ／Ｏ制御装置が備えるアナログ出力回路の構成の詳細を示すブロック図である。It is a block diagram which shows the detail of a structure of the analog output circuit with which an I / O control apparatus is provided. Ｉ／Ｏ制御装置が備えるアナログ入力回路の構成の詳細を示すブロック図である。It is a block diagram which shows the detail of a structure of the analog input circuit with which an I / O control apparatus is provided. Ｉ／Ｏ制御装置が備える通信入出力回路の構成の詳細を示すブロック図である。It is a block diagram which shows the detail of a structure of the communication input / output circuit with which an I / O control apparatus is provided. 図２のアナログ出力回路に対するＣＰＵの制御処理を示すフローチャートである。It is a flowchart which shows the control processing of CPU with respect to the analog output circuit of FIG. 図３のアナログ入力回路に対するＣＰＵの制御処理を示すフローチャートである。It is a flowchart which shows the control processing of CPU with respect to the analog input circuit of FIG. 図４の通信入出力回路に対するＣＰＵの制御処理を示すフローチャートである。It is a flowchart which shows the control processing of CPU with respect to the communication input / output circuit of FIG.

実施の形態１．
図１は、この発明の実施の形態１におけるＩ／Ｏ制御装置を備えたシステム全体の構成を示すブロック図である。 Embodiment 1 FIG.
FIG. 1 is a block diagram showing the configuration of the entire system including an I / O control device according to Embodiment 1 of the present invention.

この実施の形態１のＩ／Ｏ制御装置１は、例えば発電プラントシステムなどに適用されるものであって、制御目標値を演算する上位制御装置２と、制御対象となるポンプやバルブ等の各種の制御機器３との間にあって、これらの装置２、３との間の入出力制御を司るものであり、上位制御装置２の演算処理の負荷軽減のためにマイコン１２を備えるとともに、アナログ出力回路１３、アナログ入力回路１４、および通信入出力回路１５が設けられている。 The I / O control device 1 according to the first embodiment is applied to, for example, a power plant system and the like, and includes a host control device 2 that calculates a control target value, and various types of pumps and valves to be controlled. The control device 3 controls input / output between these devices 2 and 3, and includes a microcomputer 12 for reducing the processing load of the host control device 2, and an analog output circuit 13, an analog input circuit 14, and a communication input / output circuit 15 are provided.

そして、通信入出力回路１５が上位制御装置２とデジタルの通信ラインを介して接続され、また、アナログ出力回路１３とアナログ入力回路１４がアナログの制御信号線を介して制御機器３に接続されている。マイコン１２は、上位制御装置２から通信ラインを介して送信される指令に従って制御機器３への出力信号を制御し、また、制御機器３からの入力信号の状態を読み取り、通信ラインを介して上位制御装置２にデータを送信する。 The communication input / output circuit 15 is connected to the host control device 2 via a digital communication line, and the analog output circuit 13 and the analog input circuit 14 are connected to the control device 3 via an analog control signal line. Yes. The microcomputer 12 controls the output signal to the control device 3 in accordance with a command transmitted from the host control device 2 via the communication line, reads the state of the input signal from the control device 3, and receives the host signal via the communication line. Data is transmitted to the control device 2.

マイコン１２は、ＣＰＵ２１と、このＣＰＵ２１による演算処理用のデータを格納するＲＡＭ２２と、演算制御用のプログラムを格納するＥＥＰＲＯＭ２３から構成されている。そして、マイコン１２内部のＲＡＭ２２とＥＥＰＲＯＭ２３のデータ化けを検出するために、各メモリ２２、２３は、データ化けが無い限り実質的に同じデータを格納する２つのバンクを有する。 The microcomputer 12 includes a CPU 21, a RAM 22 that stores data for arithmetic processing by the CPU 21, and an EEPROM 23 that stores a program for arithmetic control. In order to detect data corruption in the RAM 22 and the EEPROM 23 in the microcomputer 12, each of the memories 22 and 23 has two banks for storing substantially the same data as long as there is no data corruption.

すなわち、ＥＥＰＲＯＭ２３には、２のバンク２３Ａ、２３Ｂが確保されており、各バンク２３Ａ、２３Ｂには、データ化けが無い限り実質的には内容が同一のプログラムＡとプログラムＢとが別々にインストールされている。そして、ＣＰＵ２１は、ＥＥＰＲＯＭ２３の各バンク２３Ａ、２３Ｂに別々にインストールされたプログラムＡとプログラムＢに基づいて、アナログ出力回路１３やアナログ入力回路１４に入出力するデータと、通信入出力回路１５に入出力するデータを別々に演算処理する。 That is, two banks 23A and 23B are secured in the EEPROM 23, and programs A and B having substantially the same contents are separately installed in each bank 23A and 23B unless there is garbled data. ing. Then, the CPU 21 inputs / outputs data to / from the analog output circuit 13 and the analog input circuit 14 and the communication input / output circuit 15 based on the programs A and B installed separately in the banks 23A and 23B of the EEPROM 23. The output data is processed separately.

また、ＲＡＭ２２には、ＣＰＵ２１がプログラムＡとプログラムＢに基づいて演算処理するデータをそれぞれ格納する２つのバンク２２Ａ、２２Ｂが確保されており、各バンク２２Ａ、２２Ｂは、アドレスにより区分けして使用し、同じアドレスをプログラムＡとプログラムＢに基づいて処理されたデータの双方が共用しないように設定している。 In addition, the RAM 22 has two banks 22A and 22B for storing data to be processed by the CPU 21 based on the programs A and B. The banks 22A and 22B are used by being divided according to addresses. The same address is set so that both the data processed based on the program A and the program B are not shared.

図２は、Ｉ／Ｏ制御装置１が備えるアナログ出力回路１３の構成の詳細を示すブロック図である。 FIG. 2 is a block diagram showing details of the configuration of the analog output circuit 13 provided in the I / O control device 1.

このアナログ出力回路１３は、プログラムＡにより処理されたデータを送信データとして格納する２つの送信バッファ３０Ａ、３１Ａ、およびプログラムＢにより処理されたデータを送信データとして格納する２つの送信バッファ３０Ｂ、３１Ｂを備えている。 The analog output circuit 13 includes two transmission buffers 30A and 31A that store data processed by the program A as transmission data, and two transmission buffers 30B and 31B that store data processed by the program B as transmission data. I have.

プログラムＡ、Ｂに関してそれぞれ２つの送信バッファ３０Ａ、３１Ａ、および３０Ｂ、３１Ｂを設けているのは、例えば一方の送信バッファ３０Ａ、３０Ｂから送信データを読み出しているときには、他方の送信バッファ３１Ａ、３１ＢにＣＰＵ２１で処理された送信データを書き込むようにして、データ送信処理速度およびデータのエラー検出処理速度を高めるためである。 The two transmission buffers 30A, 31A and 30B, 31B are provided for the programs A and B, respectively. For example, when transmission data is read from one transmission buffer 30A, 30B, the other transmission buffers 31A, 31B are provided. This is to increase the data transmission processing speed and the data error detection processing speed by writing the transmission data processed by the CPU 21.

なお、上記の４つの送信バッファ３０Ａ、３１Ａ、３０Ｂ、３１Ｂの内、送信バッファ３０Ａと３０Ｂ、あるいは送信バッファ３１Ａと３１Ｂが特許請求の範囲における二重化された送信バッファに対応している。 Of the four transmission buffers 30A, 31A, 30B, and 31B, the transmission buffers 30A and 30B or the transmission buffers 31A and 31B correspond to the duplexed transmission buffers in the claims.

プログラムＡにより処理されたデータを格納する２つの送信バッファ３０Ａ、３１Ａと、プログラムＢにより処理されたデータを格納する２つの送信バッファ３０Ｂ、３１Ｂには、それぞれ個別に選択器３３Ａ、３３Ｂが設けられている。 The two transmission buffers 30A and 31A for storing the data processed by the program A and the two transmission buffers 30B and 31B for storing the data processed by the program B are provided with selectors 33A and 33B, respectively. ing.

各選択器３３Ａ、３３Ｂは、後述の動作中バンクレジスタ３７からの送信バンク切替信号Ｒに応じて、いずれか一方の送信バッファを選択する。すなわち、ここでは、送信バンク切替信号ＲがＲ＝０ならば、プログラムＡに関する一方の送信バッファ３０ＡとプログラムＢに関する一方の送信バッファ３０Ｂを共に選択し、また、送信バンク切替信号ＲがＲ＝１ならばプログラムＡに関する他方の送信バッファ３１ＡとプログラムＢに関する他方の送信バッファ３１Ｂを共に選択する。 Each of the selectors 33A and 33B selects one of the transmission buffers according to a transmission bank switching signal R from an operating bank register 37 described later. That is, here, if the transmission bank switching signal R is R = 0, one transmission buffer 30A related to the program A and one transmission buffer 30B related to the program B are both selected, and the transmission bank switching signal R is R = 1. Then, the other transmission buffer 31A related to the program A and the other transmission buffer 31B related to the program B are both selected.

比較器３４は、後述のＤＡＣ（ＤｉｇｉｔａｌｔｏＡｎａｌｏｇＣｏｎｖｅｒｔｅｒ）アクセスコントローラ３８からの要求により、送信データの読み取りが要求されると、これに応じて選択器３３Ａ、３３Ｂで選択された送信バッファ３０Ａ、３０Ｂ、または３１Ａ、３１Ｂから読み出された送信データを比較する。両送信データの値が一致すると、ＤＡＣアクセスコントローラ３８に送信データを出力する。両送信データの値が一致しないときには、データ化けが生じているものと判断してエラー修復処理に移行する。 When the comparator 34 is requested to read transmission data in response to a request from a DAC (Digital to Analog Converter) access controller 38, which will be described later, the transmission buffer 30A, 30B selected by the selectors 33A, 33B according to this request. Or the transmission data read from 31A and 31B is compared. When the values of both transmission data match, the transmission data is output to the DAC access controller 38. If the values of the two transmission data do not match, it is determined that the data is garbled and the process proceeds to error recovery processing.

また、このアナログ出力回路１３には、プログラムＡに関する送信バンク切替レジスタ３５Ａ、プログラムＢに関する送信バンク切替レジスタ３５Ｂ、およびこれらの両レジスタ３５Ａ、３５Ｂの値を比較する比較器３６が設けられている。 The analog output circuit 13 is provided with a transmission bank switching register 35A for program A, a transmission bank switching register 35B for program B, and a comparator 36 for comparing the values of both registers 35A and 35B.

各送信バンク切替レジスタ３５Ａ、３５Ｂは、プログラムＡ、Ｂに基づくＣＰＵ２１からの指示により各々の送信バッファ３０Ａ、３１Ａ、および３０Ｂ、３１Ｂへの送信データの格納終了を示す情報（フラグＦ）を登録する。 Each transmission bank switching register 35A, 35B registers information (flag F) indicating the end of storage of transmission data in each transmission buffer 30A, 31A and 30B, 31B according to an instruction from the CPU 21 based on the programs A, B. .

すなわち、プログラムＡに関する送信バンク切替レジスタ３５Ａは、プログラムＡに関する２つの送信バッファ３０Ａ、３１Ａの内、一方の送信バッファ３０Ａへの送信データの書き込みが終了したときに、その旨を示すフラグＦ＝０を、また他方の送信バッファ３１Ａへの送信データの書き込みが終了したときにその旨を示すフラグＦ＝１を登録する。同様に、プログラムＢに関する送信バンク切替レジスタ３５Ｂは、プログラムＢに関する２つの送信バッファ３０Ｂ、３１Ｂの内、一方の送信バッファ３０Ｂへの送信データの書き込みが終了したときに、その旨を示すフラグＦ＝０を、また他方の送信バッファ３１Ｂへの送信データの書き込みが終了したときにその旨を示すフラグＦ＝１を登録する。 That is, the transmission bank switching register 35A relating to the program A, when writing of transmission data to one transmission buffer 30A out of the two transmission buffers 30A and 31A relating to the program A is completed, indicates that the flag F = 0. When the transmission data writing to the other transmission buffer 31A is completed, a flag F = 1 indicating that is registered. Similarly, the transmission bank switching register 35B for the program B, when the transmission data writing to one transmission buffer 30B of the two transmission buffers 30B and 31B for the program B is completed, indicates a flag F = 0 is registered, and when the writing of transmission data to the other transmission buffer 31B is completed, a flag F = 1 indicating that is registered.

比較器３６は、両送信バンク切替レジスタ３５Ａ、３５Ｂに登録されたフラグＦの値が一致したときには、ＤＡＣアクセスコントローラ３８に対して、選択器３３Ａ、３３Ｂの選択切り替えを要求する送信バンク切替要求を出力する。 When the value of the flag F registered in both the transmission bank switching registers 35A and 35B matches, the comparator 36 issues a transmission bank switching request for requesting the DAC access controller 38 to switch the selection of the selectors 33A and 33B. Output.

ＤＡＣアクセスコントローラ３８は、比較器３４から出力される送信データをアナログ信号出力に変換し、また、比較器３６からの送信バンク切替要求を受けると、これに応じて、このバンク切替要求を動作中バンクレジスタ３７に通知する。 The DAC access controller 38 converts the transmission data output from the comparator 34 into an analog signal output. When receiving a transmission bank switching request from the comparator 36, the DAC access controller 38 is operating the bank switching request accordingly. The bank register 37 is notified.

動作中バンクレジスタ３７は、ＤＡＣアクセスコントローラ３８からのバンク切替要求を受けると、選択器３３Ａ、３３Ｂに対して選択器３３Ａ、３３Ｂを切り替える送信バンク切替信号Ｒを生成するとともに、その送信バンク切替信号Ｒの値を登録する。 When receiving the bank switching request from the DAC access controller 38, the operating bank register 37 generates a transmission bank switching signal R for switching the selectors 33A and 33B to the selectors 33A and 33B, and the transmission bank switching signal. Register the value of R.

図３は、Ｉ／Ｏ制御装置１が備えるアナログ入力回路１４の構成の詳細を示すブロック図である。 FIG. 3 is a block diagram showing details of the configuration of the analog input circuit 14 provided in the I / O control device 1.

このアナログ入力回路１４は、後述のＡＤＣ（ＡｎａｌｏｇｔｏＤｉｇｉｔａｌＣｏｎｖｅｒｔｅｒ）アクセスコントローラ４６からの受信データを格納する２つの受信バッファ４０、４１を備えており、プログラムＡおよびプログラムＢに基づくＣＰＵ２１の制御により、各々の受信バッファ４０、４１からそれぞれ受信データを読み出すことが可能である。 The analog input circuit 14 includes two reception buffers 40 and 41 for storing reception data from an ADC (Analog to Digital Converter) access controller 46 described later. Under the control of the CPU 21 based on the programs A and B, The received data can be read from each of the reception buffers 40 and 41.

なお、２つの受信バッファ４０、４１を設けているのは、次の理由による。すなわち、制御機器３からアナログ入力回路１４に入力されるアナログ信号の受信周期と、ＣＰＵ２１がプログラムＡ、Ｂで処理する演算周期とは非同期である。したがって、例えば、一方の受信バッファ４０にＡＤＣアクセスコントローラ４６からの受信データを書き込んでいるときには、プログラムＡおよびプログラムＢに基づくＣＰＵ２１の制御により他方の受信バッファ４１から受信データを読み出すようにして、データ受信処理速度、およびデータのエラー検出処理速度を高めるためである。 The two reception buffers 40 and 41 are provided for the following reason. That is, the reception cycle of the analog signal input from the control device 3 to the analog input circuit 14 and the calculation cycle processed by the CPU 21 with the programs A and B are asynchronous. Therefore, for example, when the reception data from the ADC access controller 46 is written in one reception buffer 40, the reception data is read from the other reception buffer 41 under the control of the CPU 21 based on the program A and the program B. This is to increase the reception processing speed and the data error detection processing speed.

選択器４３は、後述の動作中バンクレジスタ４４からの受信バンク切替信号Ｌに応じて、いずれか一方の受信バッファ４０または４１を選択する。この場合、受信バンク切替信号ＬがＬ＝０ならば、選択器４３は一方の受信バッファ４０を選択し、受信バンク切替信号ＬがＬ＝１ならば、選択器４３は他方の受信バッファ４１を選択する。 The selector 43 selects one of the reception buffers 40 or 41 in response to a reception bank switching signal L from an operating bank register 44 described later. In this case, if the reception bank switching signal L is L = 0, the selector 43 selects one reception buffer 40, and if the reception bank switching signal L is L = 1, the selector 43 selects the other reception buffer 41. select.

受信バンク切替レジスタ４５は、いずれか一方の受信バッファへの受信データの格納が終了した時点で、当該受信バッファから最新の受信データを読み出すために、プログラムＡに基づいてＣＰＵ２１から与えられる受信バンク切替要求（フラグＭ）を登録するとともに、その受信バンク切替要求ＭをＡＤＣアクセスコントローラ４６に送出する。 The reception bank switching register 45 receives the reception bank switching given from the CPU 21 based on the program A in order to read out the latest reception data from the reception buffer when the reception data has been stored in one of the reception buffers. A request (flag M) is registered and the reception bank switching request M is sent to the ADC access controller 46.

ＡＤＣアクセスコントローラ４６は、制御機器３から送られてくるアナログ信号を受信データとしてデジタル変換し、また、受信バンク切替レジスタ４５からの送信バンク切替要求Ｍを受けると、これに応じて、この受信バンク切替要求Ｍを動作中バンクレジスタ４４に通知する。 The ADC access controller 46 digitally converts the analog signal sent from the control device 3 as received data, and upon receiving a transmission bank switching request M from the receiving bank switching register 45, in response to this, The switching request M is notified to the operating bank register 44.

動作中バンクレジスタ４４は、ＡＤＣアクセスコントローラ４６からの受信バンク切替要求Ｍを受けると、選択器４３に対して受信バッファ４０、４１の選択を切り替える受信バンク切替信号Ｌを生成するとともに、その受信バンク切替信号Ｌの値を登録する。 Upon receipt of the reception bank switching request M from the ADC access controller 46, the operating bank register 44 generates a reception bank switching signal L for switching the selection of the reception buffers 40 and 41 to the selector 43, and the reception bank The value of the switching signal L is registered.

なお、上記の受信バンク切替レジスタ４５と動作中バンクレジスタ４４とが特許請求の範囲（請求項２）におけるバンク切替手段に対応している。 The reception bank switching register 45 and the operating bank register 44 correspond to the bank switching means in the claims (Claim 2).

図４は、Ｉ／Ｏ制御装置が備える通信入出力回路１５の構成の詳細を示すブロック図である。 FIG. 4 is a block diagram showing details of the configuration of the communication input / output circuit 15 included in the I / O control device.

通信入出力回路１５の通信コントローラ５８は、上位制御装置２との通信処理として送信／受信処理を行うものであり、その構成については、図３に示したアナログ出力回路１３と、図４に示したアナログ入力回路１４とを組み合わせた構成となっているので、ここでは詳しい説明は省略する。 The communication controller 58 of the communication input / output circuit 15 performs transmission / reception processing as communication processing with the host control device 2, and the configuration thereof is shown in FIG. 3 and the analog output circuit 13 shown in FIG. 4. Since the analog input circuit 14 is combined, detailed description is omitted here.

次に動作について説明する。
先ず、図２のアナログ出力回路１３に対するＣＰＵ２１の制御処理について、図５に示すフローチャートを参照して説明する。なお、以下において、符号Ｓは各処理ステップを意味する。 Next, the operation will be described.
First, control processing of the CPU 21 for the analog output circuit 13 of FIG. 2 will be described with reference to a flowchart shown in FIG. In the following, the symbol S means each processing step.

ＣＰＵ２１は、ここではプログラムＡに基づく制御処理と、プログラムＢに基づく制御処理を同時に並列処理できる構成ではないので、プログラムＡに基づく制御処理を実行した後に、プログラムＢに基づく制御処理を実行する。 Here, the CPU 21 is not configured so that the control process based on the program A and the control process based on the program B can be performed in parallel at the same time. Therefore, after executing the control process based on the program A, the CPU 21 executes the control process based on the program B.

そこで、先ず、プログラムＡに基づく処理として、動作中バンクレジスタ３７に現在登録されている送信バンク切替信号Ｒの値を読み込み（Ｓ１１）、各選択器３３Ａ、３３Ｂが送信バッファ３０Ａ、３１Ａ、３０Ｂ、３１Ｂのいずれを選択している状態かを判断する（Ｓ１２）。 Therefore, first, as processing based on the program A, the value of the transmission bank switching signal R currently registered in the operating bank register 37 is read (S11), and the selectors 33A and 33B transmit the transmission buffers 30A, 31A, 30B, It is determined which of 31B is selected (S12).

ここで、送信バンク切替信号Ｒの値がＲ＝０ならば、各選択器３３Ａ、３３Ｂが送信バッファ３０Ａ、３０Ｂを選択している。したがって、送信バッファ３０ＡからプログラムＡで演算処理された送信データが読み出されている状態なので、ＣＰＵ２１は、他方の送信バッファ３１ＡにプログラムＡで演算処理したデータを送信データとして書き込む（Ｓ１３）。そして、送信バッファ３１Ａへの送信データの書き込みが終了すると、プログラムＡに関する送信バンク切替レジスタ３５Ａに対してデータ書き込み終了を示すフラグＦ＝１を登録する（Ｓ１４）。 Here, if the value of the transmission bank switching signal R is R = 0, the selectors 33A and 33B select the transmission buffers 30A and 30B. Therefore, since the transmission data calculated by the program A is being read from the transmission buffer 30A, the CPU 21 writes the data calculated by the program A as transmission data in the other transmission buffer 31A (S13). When the transmission data writing to the transmission buffer 31A is completed, a flag F = 1 indicating the completion of data writing is registered in the transmission bank switching register 35A related to the program A (S14).

一方、先のＳ１２で送信バンク切替信号Ｒの値がＲ＝１ならば、各選択器３３Ａ、３３Ｂが送信バッファ３１Ａ、３１Ｂを選択している。したがって、送信バッファ３１ＡからプログラムＡで演算処理された送信データが読み出されている状態なので、ＣＰＵ２１は、他方の送信バッファ３０ＡにプログラムＡで演算処理したデータを送信データとして書き込む（Ｓ１５）。そして、送信バッファ３０Ａへの送信データの書き込みが終了すると、プログラムＡに関する送信バンク切替レジスタ３５Ａに対してデータ書き込み終了を示すフラグＦ＝０を登録する（Ｓ１６）。 On the other hand, if the value of the transmission bank switching signal R is R = 1 in the previous S12, the selectors 33A and 33B select the transmission buffers 31A and 31B. Therefore, since the transmission data calculated by the program A is being read from the transmission buffer 31A, the CPU 21 writes the data calculated by the program A as transmission data in the other transmission buffer 30A (S15). When the writing of transmission data to the transmission buffer 30A is completed, a flag F = 0 indicating the completion of data writing is registered in the transmission bank switching register 35A for the program A (S16).

こうして、プログラムＡに基づく送信バッファ３１Ａまたは３０Ａへの送信データの書き込み処理が終了すると、ＣＰＵ２１は、次にプログラムＢに基づく処理に移行する。 Thus, when the transmission data writing process to the transmission buffer 31A or 30A based on the program A is completed, the CPU 21 proceeds to a process based on the program B next.

このプログラムＢに基づく処理も、プログラムＡに基づく処理と基本的に同じであり、ＣＰＵ２１は、動作中バンクレジスタ３７に現在登録されている送信バンク切替信号Ｒの値を読み込み（Ｓ１７）、各選択器３３Ａ、３３Ｂが送信バッファ３０Ａ、３１Ａ、３０Ｂ、３１Ｂのいずれを選択している状態かを判断する（Ｓ１８）。 The processing based on the program B is basically the same as the processing based on the program A, and the CPU 21 reads the value of the transmission bank switching signal R currently registered in the operating bank register 37 (S17), and selects each selection. It is determined which of the transmission buffers 30A, 31A, 30B, and 31B is selected by the devices 33A and 33B (S18).

ここで、送信バンク切替信号Ｒの値がＲ＝０ならば、各選択器３３Ａ、３３Ｂが送信バッファ３０Ａ、３０Ｂを選択しており、送信バッファ３０Ｂから送信データが読み出されている状態なので、ＣＰＵ２１は、他方の送信バッファ３１ＢにプログラムＢで演算処理したデータを送信データとして書き込む（Ｓ１９）。そして、送信バッファ３１Ｂへの送信データの書き込みが終了すると、プログラムＢに関する送信バンク切替レジスタ３５Ｂに対してデータ書き込み終了を示すフラグＦ＝１を登録する（Ｓ２０）。 Here, if the value of the transmission bank switching signal R is R = 0, the selectors 33A and 33B have selected the transmission buffers 30A and 30B, and the transmission data has been read from the transmission buffer 30B. The CPU 21 writes the data calculated by the program B in the other transmission buffer 31B as transmission data (S19). When the writing of the transmission data to the transmission buffer 31B is completed, a flag F = 1 indicating the completion of data writing is registered in the transmission bank switching register 35B for the program B (S20).

一方、先のＳ１８で送信バンク切替信号Ｒの値がＲ＝１ならば、各選択器３３Ａ、３３Ｂが送信バッファ３１Ａ、３１Ｂを選択しており、送信バッファ３１Ｂから送信データが読み出されている状態なので、ＣＰＵ２１は、他方の送信バッファ３０ＢにプログラムＢで演算処理したデータを送信データとして書き込む（Ｓ２１）。そして、送信バッファ３０Ｂへの送信データの書き込みが終了すると、プログラムＢに関する送信バンク切替レジスタ３５Ｂに対してデータ書き込み終了を示すフラグＦ＝０を登録する（Ｓ２２）。 On the other hand, if the value of the transmission bank switching signal R is R = 1 in the previous S18, the selectors 33A and 33B select the transmission buffers 31A and 31B, and the transmission data is read from the transmission buffer 31B. Since it is in the state, the CPU 21 writes the data processed by the program B as transmission data in the other transmission buffer 30B (S21). When the transmission data writing to the transmission buffer 30B is completed, a flag F = 0 indicating the completion of data writing is registered in the transmission bank switching register 35B related to the program B (S22).

比較器３６は、送信バンク切替レジスタ３５Ａ、３５Ｂに登録された各々のフラグＦが一致しているかどうかを判定する。 The comparator 36 determines whether or not the flags F registered in the transmission bank switching registers 35A and 35B match.

ここで、フラグＦが共にＦ＝１で一致する場合には、プログラムＡとプログラムＢに基づく各々の送信データの送信バッファ３１Ａ、３１Ｂへの書き込みが共に終了したことを示しているので、各送信バッファ３１Ａ、３１Ｂに書き込まれた送信データを共に読み出して比較すべく、比較器３６は、ＤＡＣアクセスコントローラ３８に対して送信バンク切替要求を出力する。これに応じて、ＤＡＣアクセスコントローラ３８は、送信バンク切替要求を動作中バンクレジスタ３７に通知するので、動作中バンクレジスタ３７は、送信バンク切替信号Ｒの値を切り替える。すなわち、現在の送信バンク切替信号Ｒの値がＲ＝０である場合は、送信バンク切替要求に応じてＲ＝１に切り替える。また、動作中バンクレジスタ３７は、この切り換わった送信バンク切替信号Ｒ＝１を登録する。 Here, when both flags F coincide with F = 1, it indicates that the writing of the transmission data based on the program A and the program B to the transmission buffers 31A and 31B is completed. The comparator 36 outputs a transmission bank switching request to the DAC access controller 38 in order to read and compare the transmission data written in the buffers 31A and 31B together. In response to this, the DAC access controller 38 notifies the operating bank register 37 of the transmission bank switching request, so that the operating bank register 37 switches the value of the transmission bank switching signal R. That is, when the value of the current transmission bank switching signal R is R = 0, the transmission bank switching signal R is switched to R = 1 in response to the transmission bank switching request. In addition, the operating bank register 37 registers the switched transmission bank switching signal R = 1.

これにより、選択器３３Ａ、３３Ｂで送信バッファ３１Ａ、３１Ｂが選択されるため、各送信バッファ３１Ａ、３１Ｂに書き込まれた送信データが共に読み出されて比較器３４で比較される。この比較の結果、両送信データの値が一致すると、データ化けは無いと判断して、ＤＡＣアクセスコントローラ３８に送信データを出力する。これに対して、両送信データの値が一致しないときには、データ化けが発生しているものと判断し、不正な送信データを出力せずに、エラー修復処理に移行する。 As a result, the transmission buffers 31A and 31B are selected by the selectors 33A and 33B, so that the transmission data written in the transmission buffers 31A and 31B are read together and compared by the comparator 34. If the values of the two transmission data match as a result of this comparison, it is determined that there is no data corruption, and the transmission data is output to the DAC access controller 38. On the other hand, when the values of the two transmission data do not match, it is determined that data corruption has occurred, and the process proceeds to error recovery processing without outputting illegal transmission data.

一方、送信バンク切替レジスタ３５Ａ、３５Ｂに登録されたフラグＦが共にＦ＝０で一致する場合には、プログラムＡとプログラムＢに基づく各送信データの送信バッファ３０Ａ、３０Ｂへの書き込みが共に終了したことを示しているので、比較器３６は、ＤＡＣアクセスコントローラ３８に対して、送信バンク切替要求を出力する。これに応じて、ＤＡＣアクセスコントローラ３８は、この送信バンク切替要求を動作中バンクレジスタ３７に通知するので、動作中バンクレジスタ３７は、送信バンク切替信号Ｒの値を切り替える。すなわち、現在の送信バンク切替信号Ｒの値がＲ＝１である場合にはＲ＝０に切り替える。また、動作中バンクレジスタ３７は、この切り換わった送信バンク切替信号Ｒの値（Ｒ＝０）を登録する。 On the other hand, when the flags F registered in the transmission bank switching registers 35A and 35B coincide with each other when F = 0, writing of the transmission data to the transmission buffers 30A and 30B based on the programs A and B is completed. Therefore, the comparator 36 outputs a transmission bank switching request to the DAC access controller 38. In response to this, the DAC access controller 38 notifies the operating bank register 37 of this transmission bank switching request, so that the operating bank register 37 switches the value of the transmission bank switching signal R. That is, when the current value of the transmission bank switching signal R is R = 1, the value is switched to R = 0. Further, the operating bank register 37 registers the value (R = 0) of the switched transmission bank switching signal R.

これにより、選択器３３Ａ、３３Ｂで送信バッファ３０Ａ、３０Ｂが選択されるため、各送信バッファ３０Ａ、３０Ｂに書き込まれた送信データが共に読み出されて比較器３４で比較される。この比較の結果、両送信データの値が一致すると、データ化けは無いと判断して、ＤＡＣアクセスコントローラ３８に送信データを出力する。これに対して、両送信データの値が一致しないときには、データ化けが発生しているものと判断し、不正な送信データを出力せずに、エラー修復処理に移行する。 As a result, the transmission buffers 30A and 30B are selected by the selectors 33A and 33B, so that the transmission data written in the transmission buffers 30A and 30B are read together and compared by the comparator 34. If the values of the two transmission data match as a result of this comparison, it is determined that there is no data corruption, and the transmission data is output to the DAC access controller 38. On the other hand, when the values of the two transmission data do not match, it is determined that data corruption has occurred, and the process proceeds to error recovery processing without outputting illegal transmission data.

このように、ＲＡＭ２２のバンク２２Ａ、２２Ｂ、もしくはＥＥＰＲＯＭ２３のバンク２３Ａ、２３Ｂに記憶されているデータやプログラムにデータ化けが発生している場合、比較器３４で比較される両送信データの値が一致しなくなるので、ＤＡＣアクセスコントローラ３８が不正なデータをアナログに変換して制御機器３に出力という不具合を事前に防ぐことができる。 As described above, when data corruption occurs in the data or program stored in the banks 22A and 22B of the RAM 22 or the banks 23A and 23B of the EEPROM 23, the values of both transmission data compared by the comparator 34 are equal to each other. Therefore, it is possible to prevent the DAC access controller 38 from converting the illegal data into analog data and outputting the data to the control device 3 in advance.

次に、図３のアナログ入力回路１４に対するＣＰＵ２１の制御処理について、図６に示すフローチャートを参照して説明する。 Next, the control processing of the CPU 21 for the analog input circuit 14 of FIG. 3 will be described with reference to the flowchart shown in FIG.

図５について説明した場合と同様、ＣＰＵ２１は、プログラムＡに基づく制御処理を実行した後に、プログラムＢに基づく制御処理を実行する。 As in the case described with reference to FIG. 5, the CPU 21 executes the control process based on the program B after executing the control process based on the program A.

そこで、先ず、プログラムＡに基づく処理として、動作中バンクレジスタ４４に現在登録されている受信バンク切替信号Ｌの値を読み込み（Ｓ３１）、選択器４３が受信バッファ４０、４１のいずれを選択している状態かを判断する（Ｓ３２）。 Therefore, first, as a process based on the program A, the value of the reception bank switching signal L currently registered in the operating bank register 44 is read (S31), and the selector 43 selects any of the reception buffers 40 and 41. It is judged whether it is in a state (S32).

ここで、受信バンク切替信号ＬがＬ＝０の場合には、選択器４３が受信バッファ４０を選択しており、この受信バッファ４０が受信データの書き込み可能状態に、他方の受信バッファ４１が受信データの読み出し可能状態になっている。 Here, when the reception bank switching signal L is L = 0, the selector 43 has selected the reception buffer 40, the reception buffer 40 is ready to write received data, and the other reception buffer 41 receives the data. Data can be read.

そこで、ＣＰＵ２１は、受信バッファ４０へのデータ書き込みが終了した時点でこの最新の受信データをプログラムＡに基づいて読み出すべく、他方の受信バッファ４１を書き込み状態にするための受信バンク切替要求（フラグＭ＝１）を受信バンク切替レジスタ４５に与える（Ｓ３３）。これに応じて、受信バンク切替レジスタ４５は、この受信バンク切替要求（フラグＭ＝１）を登録するとともに、ＡＤＣアクセスコントローラ４６に転送する。これに応じて、ＡＤＣアクセスコントローラ４６は、この受信バンク切替要求（フラグＭ＝１）を動作中バンクレジスタ３７に通知する。 Therefore, the CPU 21 reads the latest received data based on the program A at the time when the data writing to the receiving buffer 40 is completed, so that the receiving bank switching request (flag M for setting the other receiving buffer 41 to the writing state). = 1) is given to the reception bank switching register 45 (S33). In response to this, the reception bank switching register 45 registers this reception bank switching request (flag M = 1) and transfers it to the ADC access controller 46. In response to this, the ADC access controller 46 notifies the operating bank register 37 of this reception bank switching request (flag M = 1).

また、ＣＰＵ２１は、動作中バンクレジスタ４４に登録されている受信バンク切替信号Ｌの値を読み（Ｓ３４）、この受信バンク切替信号Ｌの値がＬ＝０ならば受信バッファ４０への受信データの書き込みが未だ終了していないので、受信データの書き込みを継続する（Ｓ３５）。 Further, the CPU 21 reads the value of the reception bank switching signal L registered in the operating bank register 44 (S34). If the value of the reception bank switching signal L is L = 0, the reception data of the reception data to the reception buffer 40 is read. Since the writing has not been completed yet, the writing of the received data is continued (S35).

受信バッファ４０への受信データの書き込みが終了すれば、ＣＰＵ２１は、動作中バンクレジスタ４４に対して、ＡＤＣアクセスコントローラ４６からの受信バンク切替要求（フラグＭ＝１）を受け入れるように指令するので、動作中バンクレジスタ４４は、受信バンク切替信号Ｌの値をＬ＝０からＬ＝１に切り替える。また、動作中バンクレジスタ４４は、この受信バンク切替信号の値Ｌ＝１を登録する。 When the writing of the reception data to the reception buffer 40 is completed, the CPU 21 instructs the operating bank register 44 to accept the reception bank switching request (flag M = 1) from the ADC access controller 46. The operating bank register 44 switches the value of the reception bank switching signal L from L = 0 to L = 1. The operating bank register 44 registers the value L = 1 of the reception bank switching signal.

これにより、選択器４３によって他方の受信バッファ４１が選択されるので、この時点で、この受信バッファ４１が受信データの書き込み可能状態に、他方の受信バッファ４０が受信データの読み出し可能状態に切り替わるため、ＣＰＵ２１は、プログラムＡに基づいて他方の受信バッファ４０から受信データを読み出す（Ｓ３６）。 As a result, the other receiving buffer 41 is selected by the selector 43. At this time, the receiving buffer 41 is switched to a state in which received data can be written, and the other receiving buffer 40 is switched to a state in which received data can be read. The CPU 21 reads the received data from the other receiving buffer 40 based on the program A (S36).

先のＳ３２で受信バンク切替信号Ｌの値がＬ＝１ならば、選択器４３が受信バッファ４１を選択しており、この受信バッファ４１が受信データの書き込み可能状態に、他方の受信バッファ４０が受信データの読み出し可能状態になっている。 If the value of the reception bank switching signal L is L = 1 in the previous S32, the selector 43 has selected the reception buffer 41, the reception buffer 41 is in a state in which reception data can be written, and the other reception buffer 40 has Received data can be read.

そこで、ＣＰＵ２１は、受信バッファ４１へのデータ書き込みが終了した時点で、この最新の受信データをプログラムＡに基づいて読み出すべく、一方の受信バッファ４０を書き込み状態にするための受信バンク切替要求（フラグＭ＝０）を受信バンク切替レジスタ４５に与える（Ｓ３７）。これに応じて、受信バンク切替レジスタ４５は、この受信バンク切替要求（フラグＭ＝０）を登録するとともに、ＡＤＣアクセスコントローラ４６に転送する。これに応じて、ＡＤＣアクセスコントローラ４６は、この受信バンク切替要求（フラグＭ＝０）を動作中バンクレジスタ３７に通知する。 Therefore, when the data writing to the receiving buffer 41 is completed, the CPU 21 reads a reception bank switching request (flag) for setting one receiving buffer 40 in a writing state so as to read out the latest received data based on the program A. M = 0) is given to the reception bank switching register 45 (S37). In response to this, the reception bank switching register 45 registers this reception bank switching request (flag M = 0) and transfers it to the ADC access controller 46. In response to this, the ADC access controller 46 notifies the operating bank register 37 of this reception bank switching request (flag M = 0).

また、ＣＰＵ２１は、動作中バンクレジスタ４４に登録されている受信バンク切替信号Ｌの値を読み（Ｓ３８）、この受信バンク切替信号Ｌの値がＬ＝１ならば受信バッファ４１への受信データの書き込みが未だ終了していないので、受信データの書き込みを継続する（Ｓ３９）。 Further, the CPU 21 reads the value of the reception bank switching signal L registered in the operating bank register 44 (S38). If the value of the reception bank switching signal L is L = 1, the received data of the reception data to the reception buffer 41 is read. Since the writing has not been completed yet, the writing of the received data is continued (S39).

受信バッファ４１への受信データの書き込みが終了すれば、ＣＰＵ２１は、動作中バンクレジスタ４４に対して、ＡＤＣアクセスコントローラ４６からの受信バンク切替要求（フラグＭ＝０）を受け入れるように指令するので、動作中バンクレジスタ４４は、受信バンク切替信号Ｌの値をＬ＝１からＬ＝０に切り替える。また、動作中バンクレジスタ４４は、この受信バンク切替信号Ｌ＝０を登録する。 When the reception data is completely written to the reception buffer 41, the CPU 21 instructs the operating bank register 44 to accept the reception bank switching request (flag M = 0) from the ADC access controller 46. The operating bank register 44 switches the value of the reception bank switching signal L from L = 1 to L = 0. The operating bank register 44 registers the reception bank switching signal L = 0.

これにより、選択器４３によって一方の受信バッファ４０が選択されるので、この時点で、この受信バッファ４０が受信データの書き込み可能状態に、他方の受信バッファ４１が受信データの読み出し可能状態に切り替わるため、ＣＰＵ２１は、プログラムＡに基づいて他方の受信バッファ４１から受信データを読み出す（Ｓ４０）。 As a result, one of the reception buffers 40 is selected by the selector 43. At this point, the reception buffer 40 is switched to a state in which reception data can be written, and the other reception buffer 41 is switched to a state in which reception data can be read. The CPU 21 reads the received data from the other receiving buffer 41 based on the program A (S40).

このようにして、プログラムＡに基づく受信バッファ４０または４１からの受信データの読み出し処理が終了すると、ＣＰＵ２１は、次にプログラムＢに基づく処理に移行する。 In this way, when the read processing of the reception data from the reception buffer 40 or 41 based on the program A is completed, the CPU 21 proceeds to the processing based on the program B next.

このプログラムＢに基づく処理において、ＣＰＵ２１は、動作中バンクレジスタ４４に現在登録されている受信バンク切替信号Ｌの値を読み込み（Ｓ４１）、選択器４３が受信バッファ４０、４１のいずれを選択している状態かを判断する（Ｓ４２）。 In the processing based on the program B, the CPU 21 reads the value of the reception bank switching signal L currently registered in the operating bank register 44 (S41), and the selector 43 selects any of the reception buffers 40 and 41. It is judged whether it is in a state (S42).

このとき、先のプログラムＡに基づくＳ３３〜Ｓ３５の処理によって、既に受信バンク切替信号ＬがＬ＝１となっている場合には、選択器４３が受信バッファ４１を選択している。したがって、この受信バッファ４１が受信データの書き込み可能状態に、他方の受信バッファ４０が受信データの読み出し可能状態になっているので、ＣＰＵ２１は、プログラムＢに基づいて他方の受信バッファ４０から最新の受信データを読み出す（Ｓ４３）。 At this time, if the reception bank switching signal L is already L = 1 by the processing of S33 to S35 based on the previous program A, the selector 43 selects the reception buffer 41. Therefore, since the reception buffer 41 is in a state in which reception data can be written and the other reception buffer 40 is in a state in which reception data can be read, the CPU 21 receives the latest reception from the other reception buffer 40 based on the program B. Data is read out (S43).

また、先のプログラムＡに基づくＳ３７〜Ｓ３９の処理によって、既に受信バンク切替信号ＬがＬ＝０となっている場合には、選択器４３が受信バッファ４０を選択している。したがって、この受信バッファ４０が受信データの書き込み可能状態に、他方の受信バッファ４１が受信データの読み出し可能状態になっているので、ＣＰＵ２１は、プログラムＢに基づいて他方の受信バッファ４１から最新の受信データを読み出す（Ｓ４４）。 If the reception bank switching signal L is already L = 0 by the processing of S37 to S39 based on the previous program A, the selector 43 selects the reception buffer 40. Therefore, since the reception buffer 40 is in a state in which reception data can be written and the other reception buffer 41 is in a state in which reception data can be read, the CPU 21 receives the latest reception from the other reception buffer 41 based on the program B. Data is read out (S44).

こうして、ＣＰＵ２１は、同一の受信バッファ４０または４１から読み出した受信データについてプログラムＡおよびプログラムＢに基づいて演算処理を行うが、このとき、受信データのいずれかにデータ化けが生じていた場合、あるいはＥＥＰＲＯＭ２３のバンク２３Ａ、２３Ｂに記憶されているプログラムＡ、Ｂのいずれかにデータ化けが生じていた場合には、ＲＡＭ２２のバンク２２Ａ、２２Ｂに記憶されるデータもデータ化けしたデータとなるので、アナログ出力回路１３の比較器３４で比較される際に、送信データが不一致となる。したがって、ＣＰＵ２１が不正な受信データやプログラムに基づいて演算処理を行って、その結果を制御機器３にアナログ出力するのを事前に防ぐことができる。 In this way, the CPU 21 performs arithmetic processing on the received data read from the same reception buffer 40 or 41 based on the programs A and B. At this time, if any of the received data is garbled, or If any of the programs A and B stored in the banks 23A and 23B of the EEPROM 23 is garbled, the data stored in the banks 22A and 22B of the RAM 22 is also garbled data. When compared by the comparator 34 of the output circuit 13, the transmission data does not match. Therefore, it is possible to prevent the CPU 21 from performing arithmetic processing based on illegal received data or a program and outputting the result to the control device 3 in advance.

次に、図４の通信入出力回路１５に対するＣＰＵ２１の制御処理について、図７に示すフローチャートを参照して説明する。 Next, control processing of the CPU 21 for the communication input / output circuit 15 of FIG. 4 will be described with reference to the flowchart shown in FIG.

上位制御装置２に対する送信処理については、アナログ出力回路１３による制御機器３への送信処理と基本的に同じであり、プログラムＡに基づく制御処理を実行した後に、プログラムＢに基づく制御処理を実行する（Ｓ５１〜Ｓ５７、Ｓ６０〜Ｓ６３、Ｓ６６〜Ｓ６８、Ｓ７１、Ｓ７２）。 The transmission process for the host controller 2 is basically the same as the transmission process to the control device 3 by the analog output circuit 13, and after executing the control process based on the program A, the control process based on the program B is executed. (S51-S57, S60-S63, S66-S68, S71, S72).

したがって、ＲＡＭ２２もしくはＥＥＰＲＯＭ２３のデータ化けが発生したことにより通信出力演算結果に影響が発生するような場合には、比較器５４がプログラムＡとプログラムＢの通信出力データの不一致を検出することにより、データ化けを事前に検出することができるので、通信コントローラ５８が不正なデータを上位制御装置２に送信するのを未然に防止することができる。 Therefore, if the data output in the RAM 22 or the EEPROM 23 is garbled and the communication output calculation result is affected, the comparator 54 detects the inconsistency between the communication output data of the program A and the program B. Since the ghost can be detected in advance, it is possible to prevent the communication controller 58 from transmitting illegal data to the host controller 2 in advance.

上位制御装置２に対する受信処理については、アナログ入力回路１４による制御機器３からの受信処理と基本的に同じであり、この場合もプログラムＡに基づく制御処理を実行した後に、プログラムＢに基づく制御処理を実行する（Ｓ５１、Ｓ５８、Ｓ５９、Ｓ６４、Ｓ６５、Ｓ６６、Ｓ６９、Ｓ７０、Ｓ７２、Ｓ７３）。 The reception process for the host controller 2 is basically the same as the reception process from the control device 3 by the analog input circuit 14. In this case as well, the control process based on the program B is executed after the control process based on the program A is executed. (S51, S58, S59, S64, S65, S66, S69, S70, S72, S73).

したがって、ＣＰＵ２１は、同一の受信バッファ６０または６１から読み出した受信データについてプログラムＡおよびプログラムＢに基づいて演算処理を行うが、このとき、受信データのいずれかにデータ化けが生じていた場合、あるいはＥＥＰＲＯＭ２３のバンク２３Ａ、２３Ｂに記憶されているプログラムＡ、Ｂのいずれかにデータ化けが生じていた場合には、ＲＡＭ２２のバンク２２Ａ、２２Ｂに記憶されるデータもデータ化けしたデータとなるので、比較器５４で比較される際に、送信データが不一致となる。したがって、通信コントローラ５８が不正なデータを上位制御装置２との間で受信したり送信したりするのを事前に防ぐことができる。 Therefore, the CPU 21 performs arithmetic processing on the received data read from the same receiving buffer 60 or 61 based on the program A and the program B. At this time, if any of the received data is garbled, or If any of the programs A and B stored in the banks 23A and 23B of the EEPROM 23 is garbled, the data stored in the banks 22A and 22B of the RAM 22 is also garbled. When the data is compared by the device 54, the transmission data does not match. Therefore, it is possible to prevent the communication controller 58 from receiving or transmitting illegal data with the host controller 2 in advance.

なお、この発明は、上記の実施の形態１の構成のみに限定されるものではなく、この発明の趣旨を逸脱しない範囲内において、実施の形態１の構成の一部に変形を加えたり、一部の構成を省略することが可能である。 The present invention is not limited only to the configuration of the first embodiment described above, and a part of the configuration of the first embodiment may be modified or changed within a range not departing from the gist of the present invention. The configuration of the part can be omitted.

１Ｉ／Ｏ制御装置、２上位制御装置、３制御機器、１２マイコン、
１３アナログ出力回路、１４アナログ入力回路、１５通信入出力回路、
２１ＣＰＵ、２２ＲＡＭ、２３ＥＥＰＲＯＭ、
３０Ａ，３０Ｂ，３１Ａ，３１Ｂ送信バッファ、３３Ａ，３３Ｂ選択器、
３４比較器、３５Ａ，３５Ｂ送信バンク切替レジスタ、３６比較器、
３７動作中バンクレジスタ、３８ＤＡＣアクセスコントローラ、
４０，４１受信バッファ、４３選択器、４４動作中バンクレジスタ、
４５受信バンク切替レジスタ、４６ＡＤＣアクセスコントローラ、
５０Ａ，５０Ｂ，５１Ａ，５１Ｂ送信バッファ、５３Ａ，５３Ｂ選択器、
５４比較器、５５Ａ，５５Ｂ送信バンク切替レジスタ、５６比較器、
５７動作中バンクレジスタ、５８通信コントローラ、６０，６１受信バッファ、
６２選択器、６３受信バンク切替レジスタ。 1 I / O control device, 2 host control device, 3 control device, 12 microcomputer,
13 Analog output circuit, 14 Analog input circuit, 15 Communication input / output circuit,
21 CPU, 22 RAM, 23 EEPROM,
30A, 30B, 31A, 31B transmission buffer, 33A, 33B selector,
34 comparator, 35A, 35B transmission bank switching register, 36 comparator,
37 Bank register in operation, 38 DAC access controller,
40, 41 receive buffer, 43 selector, 44 bank register in operation,
45 Receive bank switching register, 46 ADC access controller,
50A, 50B, 51A, 51B transmission buffer, 53A, 53B selector,
54 comparator, 55A, 55B transmission bank switching register, 56 comparator,
57 Bank register in operation, 58 Communication controller, 60, 61 Receive buffer,
62 Selector, 63 Receive bank switching register.

Claims

Reduces the processing load of the host control device between the host control device that calculates the control target value and the control device to be controlled and controls input / output between these devices. In an I / O control device equipped with a microcomputer for
The microcomputer includes a CPU and a built-in memory for storing data for arithmetic processing by the CPU, and the memory has two banks for storing substantially the same data as long as there is no data corruption, Are stored in each transmission buffer when data is transmitted to the control device or when data is transmitted to the host controller. An I / O control device comprising: a comparator that reads and compares the transmission data.

A duplex reception buffer for storing reception data received from the control device or the host controller, and one of the reception buffers is selected for data writing and the other is selected for data reading to the CPU. A selector,
When the reception data is stored in one of the reception buffers selected for data writing by the selector, the reception buffer is used for data reading to the CPU, and the other reception buffer is used for the data reading. 2. The I / O control device according to claim 1, further comprising bank switching means for outputting a reception bank switching signal forcibly switching for data writing.