JP5486865B2 - Manufacturing method of chip with metal layer - Google Patents

Manufacturing method of chip with metal layer Download PDF

Info

Publication number
JP5486865B2
JP5486865B2 JP2009174279A JP2009174279A JP5486865B2 JP 5486865 B2 JP5486865 B2 JP 5486865B2 JP 2009174279 A JP2009174279 A JP 2009174279A JP 2009174279 A JP2009174279 A JP 2009174279A JP 5486865 B2 JP5486865 B2 JP 5486865B2
Authority
JP
Japan
Prior art keywords
metal layer
workpiece
wafer
chip
protective member
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2009174279A
Other languages
Japanese (ja)
Other versions
JP2011029439A (en
Inventor
勝 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Priority to JP2009174279A priority Critical patent/JP5486865B2/en
Publication of JP2011029439A publication Critical patent/JP2011029439A/en
Application granted granted Critical
Publication of JP5486865B2 publication Critical patent/JP5486865B2/en
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Mechanical Treatment Of Semiconductor (AREA)
  • Dicing (AREA)

Description

本発明は、半導体チップ等のチップの製造方法に係り、特に、裏面に半田層等の金属層が形成された金属層付きチップの製造方法に関する。   The present invention relates to a method for manufacturing a chip such as a semiconductor chip, and more particularly to a method for manufacturing a chip with a metal layer in which a metal layer such as a solder layer is formed on the back surface.

例えば、表面に多数のデバイスが形成された半導体ウェーハをデバイスごとに分割して個々の半導体チップを得るにあたっては、切削式のダイシング装置が広く用いられている。切削式のダイシング装置は、金属や樹脂からなる円板状の基材の外周縁にダイヤモンドやCBN(Cubic Boron Nitride)等の超砥粒を固着させて刃を形成した切削ブレードを、例えば30000rpm(revolution per minute)程度で高速回転させながら半導体ウェーハに切り込ませて、半導体ウェーハの切削代を切削して除去するものである(特許文献1等参照)。   For example, when a semiconductor wafer having a large number of devices formed on its surface is divided into devices to obtain individual semiconductor chips, a cutting dicing apparatus is widely used. The cutting-type dicing apparatus uses a cutting blade in which a superabrasive such as diamond or CBN (Cubic Boron Nitride) is fixed to the outer peripheral edge of a disk-shaped substrate made of metal or resin to form a blade, for example, 30000 rpm ( It is cut into a semiconductor wafer while rotating at a high speed of about revolutions per minute), and the cutting allowance of the semiconductor wafer is cut and removed (see Patent Document 1, etc.).

半導体ウェーハから分割された半導体チップはプリント基板上に実装されるが、実装するための技術としては半田付けが広く採用されている。半田付けのためには、半導体チップの裏面に半田層を形成する必要があり、したがって半導体ウェーハの段階で、半導体ウェーハの裏面に半田層が形成される。   A semiconductor chip divided from a semiconductor wafer is mounted on a printed circuit board, and soldering is widely adopted as a technique for mounting. For soldering, it is necessary to form a solder layer on the back surface of the semiconductor chip. Therefore, at the stage of the semiconductor wafer, the solder layer is formed on the back surface of the semiconductor wafer.

特開平8−25209号公報JP-A-8-25209

ところで、半導体ウェーハを多数の半導体チップに分割する際には、きわめて薄い半導体ウェーハを搬送しやすくするために、通常、半導体ウェーハをリング状のフレームの内側に粘着テープを介して支持している。粘着テープは片面に粘着層が設けられたものであって、その粘着層に半導体ウェーハの裏面側およびフレームが粘着され、フレームを取り扱うことで半導体ウェーハを搬送している。   By the way, when a semiconductor wafer is divided into a large number of semiconductor chips, the semiconductor wafer is usually supported on the inner side of a ring-shaped frame via an adhesive tape in order to facilitate transport of an extremely thin semiconductor wafer. The adhesive tape is provided with an adhesive layer on one side, and the back side and the frame of the semiconductor wafer are adhered to the adhesive layer, and the semiconductor wafer is conveyed by handling the frame.

上記のように半田層等の金属層が裏面に形成された半導体ウェーハは金属層側に粘着テープが貼着されるが、その状態で半導体ウェーハが表面側から切削ブレードで切削されると、金属層に生じたバリが粘着テープに食い込んでしまう場合があった。このように金属層のバリが粘着テープに食い込んでしまうと、分割後に個々の半導体チップをピックアップすることが困難になるといった問題が生じる。一方、金属層側から切断することを考えた場合、金属層が障害となって表面側の分割予定ラインの撮像が不可能であるので、金属層側からの切断はできない。   A semiconductor wafer having a metal layer such as a solder layer formed on the back side as described above has an adhesive tape attached to the metal layer side. When the semiconductor wafer is cut from the front side with a cutting blade in this state, In some cases, burrs generated in the layer bite into the adhesive tape. When the burrs of the metal layer bite into the adhesive tape in this way, there arises a problem that it becomes difficult to pick up individual semiconductor chips after division. On the other hand, when cutting from the metal layer side is considered, since the metal layer becomes an obstacle and it is impossible to image the planned division line on the surface side, cutting from the metal layer side is impossible.

本発明は上記事情に鑑みてなされたものであり、その目的とするところは、裏面に金属層が形成された半導体ウェーハ等のワークを分割して多数のチップを得るにあたり、品質の良いチップを効率良く得ることを可能とするチップ製造方法を提供することにある。   The present invention has been made in view of the above circumstances, and its object is to divide a workpiece such as a semiconductor wafer having a metal layer formed on the back surface to obtain a large number of chips. An object of the present invention is to provide a chip manufacturing method that can be obtained efficiently.

本発明は、金属層を有する金属層付きチップの製造方法であって、表面が分割予定ラインによって複数の矩形状のチップ領域に区画されているワークの該表面に保護部材を貼着する保護部材貼着工程と、該保護部材貼着工程の後に、ワークにおける表面の反対側である裏面に研削加工を施して該ワークを薄化するワーク研削工程と、該研削工程の後に、少なくともワークの裏面における製品として用いられない異形チップのみが存在する外周縁の少なくとも一部を除いて該裏面に金属層を形成する金属層形成工程と、該金属層形成工程の後に、ワークの裏面の金属層が形成されていない箇所を赤外線カメラで撮像することにより、該ワークの表面に形成されている分割予定ラインの位置を検出する分割予定ライン検出工程と、該分割予定ライン検出工程で検出された分割予定ラインの位置に基づいて、金属層側の該分割予定ラインに対応する位置に該金属層の厚さと同等深さの溝を形成する溝形成工程と、該溝形成工程の後に、ワークの裏面側である金属層の表面に粘着テープを貼着する粘着テープ貼着工程と、該粘着テープ貼着工程の後に、ワークの表面から保護部材を剥離する保護部材剥離工程と、該保護部材剥離工程の後に、ワークを分割予定ラインに沿って切断して該ワークを複数のチップに分割する分割工程とを含むことを特徴とする。 The present invention relates to a method for manufacturing a chip with a metal layer having a metal layer, the surface of which is divided into a plurality of rectangular chip areas by lines to be divided, and a protective member for attaching a protective member to the surface of the workpiece After the attaching step, after the protective member attaching step, the workpiece grinding step for thinning the workpiece by grinding the back surface opposite to the surface of the workpiece, and after the grinding step, at least the back surface of the workpiece A metal layer forming step of forming a metal layer on the back surface excluding at least a part of the outer periphery where only deformed chips that are not used as products are present , and after the metal layer forming step, a metal layer on the back surface of the work A parting line detection process for detecting the position of the parting line formed on the surface of the workpiece by picking up an image of the part that is not formed with an infrared camera, and the parting line A groove forming step of forming a groove having a depth equal to the thickness of the metal layer at a position corresponding to the planned division line on the metal layer side based on the position of the planned division line detected in the detection step; After the process, an adhesive tape attaching process for attaching an adhesive tape to the surface of the metal layer on the back side of the work, and a protective member peeling process for removing the protective member from the surface of the work after the adhesive tape attaching process And a dividing step of cutting the workpiece along a planned dividing line and dividing the workpiece into a plurality of chips after the protective member peeling step.

上記方法によると、溝形成工程で金属層の分割予定ラインに対応する位置に溝を形成して該位置の金属層を予め除去するため、分割工程時には、裏面側に金属層がないワークのみを切断することが可能となる。このため、例えばワークを切削して切断する際に金属層に発生したバリが粘着テープに食い込むなどの問題を防ぐことができる。   According to the above method, in the groove forming process, a groove is formed at a position corresponding to the planned division line of the metal layer and the metal layer at the position is removed in advance. It becomes possible to cut. For this reason, the problem that the burr | flash which generate | occur | produced in the metal layer, for example at the time of cutting a workpiece | work and cut | disconnecting can bite into an adhesive tape can be prevented.

なお、本発明で言うワークは特に限定はされないが、例えばシリコンウェーハ等の半導体ウェーハや、半導体製品のパッケージ、あるいはセラミックやガラス系あるいはシリコン系の基板、さらには、ミクロンオーダーの精度が要求される各種加工材料等が挙げられる。   In addition, although the workpiece said by this invention is not specifically limited, For example, semiconductor wafers, such as a silicon wafer, the package of a semiconductor product, a ceramic, glass type, or a silicon-type board | substrate, Furthermore, the precision of a micron order is requested | required. Various processing materials are mentioned.

本発明によれば、裏面に金属層が形成された半導体ウェーハ等のワークを切断して多数のチップに分割する際に、品質の良いチップを効率良く得ることができるといった効果を奏する。   According to the present invention, when a workpiece such as a semiconductor wafer having a metal layer formed on the back surface is cut and divided into a large number of chips, a high-quality chip can be efficiently obtained.

本発明の一実施形態で多数の半導体チップに分割されるウェーハを示す斜視図であって、(a)ウェーハ単体、(b)保護テープ貼着工程で表面に保護テープが貼着されたウェーハ、(c)半田層形成工程で裏面に半田層が形成されたウェーハ、である。BRIEF DESCRIPTION OF THE DRAWINGS It is a perspective view which shows the wafer divided | segmented into many semiconductor chips in one Embodiment of this invention, Comprising: (a) Wafer single-piece | unit, (b) The wafer by which the protective tape was affixed on the surface at the protective tape affixing process, (C) A wafer having a solder layer formed on the back surface in the solder layer forming step. 一実施形態の粘着テープ貼着工程で半田層側にフレーム付きの粘着テープが貼着されたウェーハの斜視図である。It is a perspective view of the wafer by which the adhesive tape with a frame was stuck on the solder layer side in the adhesive tape sticking process of one embodiment. 一実施形態の工程を示す断面図であって、(a)保護テープ貼着工程、(b)ウェーハ研削工程、(c)半田層形成工程、(d)分割予定ライン検出工程、を示す。It is sectional drawing which shows the process of one Embodiment, Comprising: (a) Masking tape sticking process, (b) Wafer grinding process, (c) Solder layer formation process, (d) The division | segmentation scheduled line detection process is shown. 一実施形態の工程を示す断面図であって、(a)溝形成工程、(b)粘着テープ貼着工程、(c)保護テープ剥離工程、(d)分割工程、を示す。It is sectional drawing which shows the process of one Embodiment, Comprising: (a) Groove formation process, (b) Adhesive tape sticking process, (c) Protection tape peeling process, (d) Dividing process are shown. 半田層に溝を形成しない従来方法での分割工程を示す断面図である。It is sectional drawing which shows the division | segmentation process by the conventional method which does not form a groove | channel in a solder layer. (a)従来のレーザ加工による分割工程を示す断面図、(b)レーザ加工による本発明の他の実施形態の分割工程を示す断面図である。(A) Sectional drawing which shows the division | segmentation process by the conventional laser processing, (b) It is sectional drawing which shows the division | segmentation process of other embodiment of this invention by laser processing.

以下、図面を参照して本発明を半導体ウェーハから多数の半導体チップを得る製造方法に適用した一実施形態を説明する。   An embodiment in which the present invention is applied to a manufacturing method for obtaining a large number of semiconductor chips from a semiconductor wafer will be described below with reference to the drawings.

(1)ウェーハ
本実施形態は、図1(a)に示す円板状の半導体ウェーハ(以下、ウェーハ)1をワークとするものであって、該ウェーハ1の裏面に半田層を形成してから、その半田層付きのウェーハ1を分割して、裏面に半田層を有する多数の半導体チップ(以下、チップ)を得る方法である。ウェーハ1は、厚さが例えば700μm程度のシリコンウェーハ等であり、表面1aには格子状の分割予定ライン2によって区画された多数の矩形状のデバイス(チップ領域)3が形成されている。各デバイス3の表面には、図示せぬICやLSI等の電子回路が形成されている。
以下、本実施形態の工程を説明する。
(1) Wafer In this embodiment, a disk-shaped semiconductor wafer (hereinafter referred to as wafer) 1 shown in FIG. 1A is used as a workpiece, and a solder layer is formed on the back surface of the wafer 1. In this method, the wafer 1 with the solder layer is divided to obtain a large number of semiconductor chips (hereinafter referred to as chips) having solder layers on the back surface. The wafer 1 is a silicon wafer having a thickness of, for example, about 700 μm, and a large number of rectangular devices (chip regions) 3 partitioned by lattice-shaped division lines 2 are formed on the surface 1a. On the surface of each device 3, an electronic circuit such as an IC or LSI (not shown) is formed.
Hereafter, the process of this embodiment is demonstrated.

(2)製造方法の工程
(2−1)保護テープ貼着工程
はじめに、図1(b)および図3(a)に示すように、ウェーハ1の表面1a全面に、上記電子回路の保護のために保護テープ(保護部材)10を貼着する。保護テープ10は、例えば厚さ70〜200μm程度のポリオレフィン等の樹脂製基材シートの片面に5〜20μm程度の粘着層を形成したものが用いられ、粘着層をウェーハ1の表面1aに合わせて貼着される。
(2) Manufacturing Method Step (2-1) Protective Tape Affixing Step First, as shown in FIG. 1B and FIG. 3A, the entire surface 1a of the wafer 1 is protected to protect the electronic circuit. A protective tape (protective member) 10 is adhered to the substrate. As the protective tape 10, for example, a resin base sheet made of polyolefin having a thickness of about 70 to 200 [mu] m is formed on one side with an adhesive layer of about 5 to 20 [mu] m, and the adhesive layer is matched to the surface 1a of the wafer 1. Affixed.

(2−2)ウェーハ研削工程
次に、図3(b)に示すように、研削手段20を用いてウェーハ1の裏面1bを研削し、ウェーハ1を所定の厚さ(例えば50〜100μm程度)に薄化する。研削手段20は、高速回転するスピンドル21の先端に研削ホイール22が固定されたものである。研削ホイール22は、スピンドル21の先端に固定される円板状のフレーム23の下面に研削砥石24が固着されたもので、スピンドル21とともに高速回転する研削砥石24をウェーハ1の表面1aに荷重をかけながら押し当てて、該ウェーハ1の表面1aを研削する。ウェーハ1は真空吸着式のチャックテーブル等の保持手段に表面1a側の保護テープ10を介して吸着、保持され、該保持手段が回転して自転することにより、露出する裏面1b全面が研削砥石24で研削される。このようにしてウェーハ1の裏面1bを研削するには、例えば特開2002−319559号公報に記載される研削装置が好適に用いられる。
(2-2) Wafer Grinding Step Next, as shown in FIG. 3B, the back surface 1b of the wafer 1 is ground using the grinding means 20, and the wafer 1 has a predetermined thickness (for example, about 50 to 100 μm). To thin. The grinding means 20 has a grinding wheel 22 fixed to the tip of a spindle 21 that rotates at a high speed. The grinding wheel 22 has a grinding wheel 24 fixed to the lower surface of a disk-like frame 23 fixed to the tip of the spindle 21. The grinding wheel 24 that rotates at a high speed together with the spindle 21 applies a load to the surface 1 a of the wafer 1. While pressing, the surface 1a of the wafer 1 is ground. The wafer 1 is sucked and held by a holding means such as a vacuum chucking chuck table via a protective tape 10 on the front surface 1a side, and the holding means rotates and rotates, whereby the entire exposed back surface 1b is ground on the grinding wheel 24. It is ground with. In order to grind the back surface 1b of the wafer 1 in this way, for example, a grinding apparatus described in JP-A-2002-319559 is suitably used.

(2−3)半田層形成工程
次に、図1(c)および図3(c)に示すように、ウェーハ1の裏面1bに、外周縁を残して円形状の半田層(金属層)5を形成する。半田層5は、例えば数μm〜数十μm程度の厚さであり、半田の合金材料を蒸着やスパッタリングによって薄膜に形成する薄膜形成手段で形成することができる。半田層5は、ウェーハ1の表面1aの、矩形状のデバイス3の全てを覆っており、半田層5の非形成領域である露出する裏面1bの外周縁には、製品として用いられない異形チップのみが存在している。
(2-3) Solder Layer Forming Step Next, as shown in FIGS. 1C and 3C, a circular solder layer (metal layer) 5 leaving the outer peripheral edge on the back surface 1b of the wafer 1. Form. The solder layer 5 has a thickness of about several μm to several tens of μm, for example, and can be formed by a thin film forming means for forming a solder alloy material into a thin film by vapor deposition or sputtering. The solder layer 5 covers all of the rectangular devices 3 on the front surface 1 a of the wafer 1, and an irregular chip that is not used as a product is formed on the outer peripheral edge of the exposed back surface 1 b that is a non-formation region of the solder layer 5. Only exist.

(2−4)分割予定ライン検出工程
次に、図3(d)に示すように、ウェーハ1の裏面1bの半田層5が形成されていない外周縁の一部を赤外線カメラ30で撮像し、撮像した画像に基づいて、表面に形成されている全ての分割予定ライン2の位置を検出する。
(2-4) Scheduled Line Detection Step Next, as shown in FIG. 3 (d), a part of the outer peripheral edge of the back surface 1b of the wafer 1 where the solder layer 5 is not formed is imaged by the infrared camera 30. Based on the captured image, the positions of all the planned division lines 2 formed on the surface are detected.

(2−5)溝形成工程
続いて、図4(a)に示すように、分割予定ライン検出工程で検出された分割予定ライン2の位置に基づいて、半田層5側の全ての分割予定ライン2に対応する位置に、半田層5の厚さと同等深さの溝6を形成する。溝6は、ウェーハ1の分割予定ライン2を切断する切削式のダイシング装置の切削ブレード40を半田層5に切り込ませ、検出した分割予定ライン2に沿って加工送りすることにより形成することができる。溝6は半田層5の厚さと同等深さであるから、溝6が形成された箇所はウェーハ1の裏面1bが露出している。
(2-5) Groove Formation Step Subsequently, as shown in FIG. 4A, all the planned division lines on the solder layer 5 side are based on the positions of the planned division lines 2 detected in the division planned line detection step. A groove 6 having a depth equivalent to the thickness of the solder layer 5 is formed at a position corresponding to 2. The groove 6 can be formed by cutting a cutting blade 40 of a cutting-type dicing apparatus that cuts the planned dividing line 2 of the wafer 1 into the solder layer 5 and processing and feeding it along the detected planned dividing line 2. it can. Since the groove 6 has the same depth as the solder layer 5, the back surface 1 b of the wafer 1 is exposed at the portion where the groove 6 is formed.

なお、分割予定ライン検出工程と溝形成工程は、ウェーハ1を、例えば前記許文献1(特開平8−25209号公報)等に記載される切削装置のチャックテーブルに保持した状態で連続して行われる。   The dividing line detection step and the groove formation step are performed continuously while the wafer 1 is held on the chuck table of the cutting apparatus described in, for example, the above-mentioned allowed document 1 (Japanese Patent Laid-Open No. 8-25209). Is called.

(2−6)粘着テープ貼着工程
次に、図2および図4(b)に示すように、分割予定ライン2に対応した位置に溝6が形成された半田層5の表面(半田層5の露出面)に、リング状のフレーム11に張られた粘着テープ12を貼着する。粘着テープ12は片面が粘着面とされたもので、その粘着面にフレーム11が貼り付けられ、ウェーハ1はフレーム11の内側に同心状に位置付けられて、該粘着面に貼着される。フレーム11は、金属等の板材からなる剛性を有するものであり、このフレーム11を取り扱うことでウェーハ1が搬送される。なお、図4(b)は、図4(a)の状態からウェーハ1を反転させてウェーハ1の表面1a側を上にしている。
(2-6) Adhesive Tape Adhesion Step Next, as shown in FIG. 2 and FIG. 4 (b), the surface of the solder layer 5 (solder layer 5) in which the groove 6 is formed at a position corresponding to the planned division line 2. The adhesive tape 12 stretched on the ring-shaped frame 11 is attached to the exposed surface of the film. The adhesive tape 12 has an adhesive surface on one side. A frame 11 is attached to the adhesive surface, and the wafer 1 is positioned concentrically inside the frame 11 and attached to the adhesive surface. The frame 11 has rigidity made of a plate material such as metal, and the wafer 1 is transported by handling the frame 11. In FIG. 4B, the wafer 1 is inverted from the state of FIG. 4A so that the surface 1a side of the wafer 1 faces up.

(2−7)保護テープ剥離工程
次に、図4(c)に示すように、ウェーハ1の表面1aに貼着してある保護テープ10を剥離し、表面1aを露出させる。
(2-7) Protective tape peeling process Next, as shown in FIG.4 (c), the protective tape 10 stuck to the surface 1a of the wafer 1 is peeled, and the surface 1a is exposed.

(2−8)分割工程
保護テープ10を剥離したら、ウェーハ1の表面1aを図示せぬ撮像手段で撮像し、撮像した画像に基づいて、表面1aに形成されている全ての分割予定ライン2の位置を検出する。続いて、図4(d)に示すように、分割予定ライン2に沿って切削ブレード41を加工送りし、全ての分割予定ライン2を切断する。切削ブレード41は、上記溝形成工程で使用した切削装置に具備されるものを使用することができる。切削ブレード41のウェーハ1に対する切り込み深さは、ウェーハ1の厚さを貫通してウェーハ1を切断可能であればよい。
(2-8) Dividing Step After the protective tape 10 is peeled off, the surface 1a of the wafer 1 is imaged by an imaging means (not shown), and all of the planned dividing lines 2 formed on the surface 1a are formed based on the captured image. Detect position. Subsequently, as shown in FIG. 4D, the cutting blade 41 is processed and fed along the planned division line 2, and all the planned division lines 2 are cut. As the cutting blade 41, the one provided in the cutting device used in the groove forming step can be used. The cutting depth of the cutting blade 41 with respect to the wafer 1 only needs to penetrate the thickness of the wafer 1 and cut the wafer 1.

以上でウェーハ1は、表面にデバイス3が形成され、裏面に半田層5が形成された多数のチップ(半田層付きチップ)4に分割される。分割されたチップ4は粘着テープ12に貼り付いた状態であり、後のピックアップ工程で粘着テープ12からピックアップされる。そしてピックアップされたチップ4は、半田層5を利用してプリント基板等に半田付けによって実装される。   As described above, the wafer 1 is divided into a large number of chips (chips with solder layers) 4 in which the device 3 is formed on the front surface and the solder layer 5 is formed on the back surface. The divided chips 4 are attached to the adhesive tape 12, and are picked up from the adhesive tape 12 in a later pickup process. The picked-up chip 4 is mounted on a printed circuit board or the like by using the solder layer 5 by soldering.

(3)作用効果
上記本実施形態のチップの製造方法によれば、溝形成工程で半田層5の分割予定ライン2に対応する位置に溝6を形成して該位置の半田層5を予め除去するため、分割工程時においては、裏面1b側に半田層5がないウェーハ1のみを切削ブレード41により切断することができる。溝6を形成しない状態で表面1a側からウェーハ1を分割すると、図5に示すように、切削ブレード41をウェーハ1と半田層5に貫通させるため、半田層5からバリ5aが生じ、このバリ5aが粘着テープ12に食い込むといったことが起こる。
(3) Effects According to the chip manufacturing method of the present embodiment, the groove 6 is formed at a position corresponding to the planned dividing line 2 of the solder layer 5 in the groove forming step, and the solder layer 5 at the position is removed in advance. Therefore, only the wafer 1 without the solder layer 5 on the back surface 1b side can be cut by the cutting blade 41 during the dividing step. When the wafer 1 is divided from the surface 1a side without forming the groove 6, the cutting blade 41 is penetrated through the wafer 1 and the solder layer 5 as shown in FIG. For example, 5a bites into the adhesive tape 12.

バリ5aが粘着テープ12に食い込むと、チップ4を粘着テープ12から剥離させにくくなり、ピックアップ工程でチップ4を円滑にピックアップすることができなくなる。ところが本実施形態では、切削ブレード41はウェーハ1のみを切断し、半田層5は切断しないため、分割されたチップ4はバリのない健全なものとなる。このため、チップ4を円滑にピックアップすることができる。   When the burr 5a bites into the adhesive tape 12, it becomes difficult to peel off the chip 4 from the adhesive tape 12, and the chip 4 cannot be picked up smoothly in the pickup process. However, in this embodiment, since the cutting blade 41 cuts only the wafer 1 and does not cut the solder layer 5, the divided chip 4 is healthy without burrs. For this reason, the chip 4 can be picked up smoothly.

なお、溝6を形成せずに切削ブレードの加工送り速度を遅くすることにより半田層5からバリが発生することを抑えることはできるが、本実施形態のように溝6を形成した後に速い加工送り速度でウェーハ1を分割する方が、総合処理時間を短くすることができる。その結果、上記のように円滑なピックアップが可能となることと相まって、生産性の向上が図られる。   Although it is possible to suppress the generation of burrs from the solder layer 5 by slowing the processing feed rate of the cutting blade without forming the grooves 6, it is possible to perform rapid processing after forming the grooves 6 as in this embodiment. Dividing the wafer 1 at the feeding speed can shorten the total processing time. As a result, productivity can be improved in combination with smooth pickup as described above.

(4)他の実施形態
上記一実施形態では、分割工程でウェーハ1を分割予定ライン2に沿って切断、分割するには切削ブレードを用いた切削加工によって行っているが、ウェーハ1の分割方法としては、レーザ光を分割予定ライン2に沿って照射してウェーハ1の成分を蒸散させて除去するアブレーション加工を用いてもよい。
(4) Other Embodiments In the above embodiment, the wafer 1 is cut and divided along the planned dividing line 2 in the dividing step by cutting using a cutting blade. Alternatively, an ablation process may be used in which the components of the wafer 1 are evaporated and removed by irradiating the laser beam along the division line 2.

図6(a)に示すように、半田層5に上記溝6を形成せずにウェーハ1の表面1a側から分割予定ライン2にレーザ光Lを照射してアブレーション加工すると、ウェーハ1と半田層5が切断されるが、この時、半田層5の蒸散成分であるデブリ5bがチップ4の側面に付着し、チップ4を汚染して品質を低下させるといった問題が生じる場合がある。   As shown in FIG. 6A, when the ablation processing is performed by irradiating the division line 2 with the laser beam L from the surface 1a side of the wafer 1 without forming the groove 6 in the solder layer 5, the wafer 1 and the solder layer 5 is cut, but at this time, the debris 5b which is a transpiration component of the solder layer 5 may adhere to the side surface of the chip 4 to contaminate the chip 4 and reduce the quality.

ところが、本発明では上記溝形成工程を有するため、分割工程では図6(b)に示すようにレーザ光Lはウェーハ1のみに照射されて該ウェーハ1が切断されるため、半田層5からデブリは生じない。このため、チップ4は半田層5のデブリで汚染されず健全な状態が保たれる。   However, in the present invention, since the groove forming process is included, in the dividing process, the laser beam L is irradiated only on the wafer 1 and the wafer 1 is cut as shown in FIG. Does not occur. For this reason, the chip 4 is not contaminated by the debris of the solder layer 5 and is kept in a healthy state.

1…ウェーハ(ワーク)
1a…表面
1b…裏面
2…分割予定ライン
3…デバイス(チップ領域)
4…半田層付きチップ
5…半田層(金属層)
6…溝
10…保護テープ(保護部材)
12…粘着テープ
30…赤外線カメラ
1 ... wafer (work)
DESCRIPTION OF SYMBOLS 1a ... Front surface 1b ... Back surface 2 ... Planned division line 3 ... Device (chip area | region)
4 ... Chip with solder layer 5 ... Solder layer (metal layer)
6 ... groove 10 ... protective tape (protective member)
12 ... Adhesive tape 30 ... Infrared camera

Claims (1)

金属層を有する金属層付きチップの製造方法であって、
表面が分割予定ラインによって複数の矩形状のチップ領域に区画されているワークの該表面に保護部材を貼着する保護部材貼着工程と、
該保護部材貼着工程の後に、前記ワークにおける前記表面の反対側の面である裏面に研削加工を施して該ワークを薄化するワーク研削工程と、
該研削工程の後に、少なくとも前記ワークの前記裏面における製品として用いられない異形チップのみが存在する外周縁の少なくとも一部を除いて該裏面に金属層を形成する金属層形成工程と、
該金属層形成工程の後に、前記ワークの前記裏面の前記金属層が形成されていない箇所を赤外線カメラで撮像することにより、該ワークの前記表面に形成されている前記分割予定ラインの位置を検出する分割予定ライン検出工程と、
該分割予定ライン検出工程で検出された前記分割予定ラインの位置に基づいて、前記金属層側の該分割予定ラインに対応する位置に該金属層の厚さと同等深さの溝を形成する溝形成工程と、
該溝形成工程の後に、前記ワークの前記裏面側である前記金属層の表面に粘着テープを貼着する粘着テープ貼着工程と、
該粘着テープ貼着工程の後に、前記ワークの前記表面から前記保護部材を剥離する保護部材剥離工程と、
該保護部材剥離工程の後に、前記ワークを前記分割予定ラインに沿って切断して該ワークを複数のチップに分割する分割工程と
を含むことを特徴とする金属層付きチップの製造方法。
A method of manufacturing a chip with a metal layer having a metal layer,
A protective member adhering step of adhering a protective member to the surface of the work whose surface is partitioned into a plurality of rectangular chip regions by a division planned line;
After the protective member attaching step, a workpiece grinding step of thinning the workpiece by subjecting the back surface, which is the surface opposite to the surface of the workpiece, to grinding.
After the grinding step, a metal layer forming step of forming a metal layer on the back surface except at least a part of an outer peripheral edge where only a deformed chip that is not used as a product on the back surface of the workpiece is present ;
After the metal layer forming step, the position of the division line formed on the front surface of the workpiece is detected by imaging a portion of the back surface of the workpiece where the metal layer is not formed with an infrared camera. Dividing line detection process to be performed;
Groove formation for forming a groove having a depth equal to the thickness of the metal layer at a position corresponding to the planned division line on the metal layer side based on the position of the planned division line detected in the planned division line detection step Process,
After the groove forming step, an adhesive tape adhering step of adhering an adhesive tape to the surface of the metal layer that is the back side of the workpiece;
A protective member peeling step for peeling off the protective member from the surface of the workpiece after the adhesive tape attaching step;
A method for producing a chip with a metal layer, comprising a step of cutting the workpiece along the planned dividing line and dividing the workpiece into a plurality of chips after the protective member peeling step.
JP2009174279A 2009-07-27 2009-07-27 Manufacturing method of chip with metal layer Active JP5486865B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2009174279A JP5486865B2 (en) 2009-07-27 2009-07-27 Manufacturing method of chip with metal layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2009174279A JP5486865B2 (en) 2009-07-27 2009-07-27 Manufacturing method of chip with metal layer

Publications (2)

Publication Number Publication Date
JP2011029439A JP2011029439A (en) 2011-02-10
JP5486865B2 true JP5486865B2 (en) 2014-05-07

Family

ID=43637840

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2009174279A Active JP5486865B2 (en) 2009-07-27 2009-07-27 Manufacturing method of chip with metal layer

Country Status (1)

Country Link
JP (1) JP5486865B2 (en)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103065957B (en) * 2012-12-27 2016-04-20 日月光半导体制造股份有限公司 The device of semiconductor substrate cutting and the manufacture method of semiconductor crystal wafer cutting
US9224650B2 (en) * 2013-09-19 2015-12-29 Applied Materials, Inc. Wafer dicing from wafer backside and front side
JP2015138857A (en) * 2014-01-22 2015-07-30 株式会社ディスコ Wafer processing method
US11114402B2 (en) * 2018-02-23 2021-09-07 Semiconductor Components Industries, Llc Semiconductor device with backmetal and related methods

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166926A (en) * 1991-12-12 1993-07-02 Hitachi Ltd Semiconductor substrate dicing method
JP4749851B2 (en) * 2005-11-29 2011-08-17 株式会社ディスコ Wafer dividing method
JP5128897B2 (en) * 2007-10-23 2013-01-23 株式会社ディスコ Wafer division method
JP5805359B2 (en) * 2008-01-09 2015-11-04 日立化成株式会社 Manufacturing method of semiconductor device

Also Published As

Publication number Publication date
JP2011029439A (en) 2011-02-10

Similar Documents

Publication Publication Date Title
US9685377B2 (en) Wafer processing method
US8486806B2 (en) Method for machining wafers by cutting partway through a peripheral surplus region to form break starting points
US20070105348A1 (en) Wafer processing method
JP6189208B2 (en) Wafer processing method
JP2005032903A (en) Semiconductor device and its manufacturing method
KR20180050225A (en) Method for processing wafer
KR20150140215A (en) Wafer machining method
JP2007096115A (en) Manufacturing method of semiconductor device
JP2008300521A (en) Semiconductor wafer and its processing method
JP2018098296A (en) Wafer processing method
JP5486865B2 (en) Manufacturing method of chip with metal layer
KR20170049397A (en) Wafer processing method
TW201820437A (en) Wafer processing method dividing a wafer into a plurality of elements, in which a plurality of elements are partitioned by a plurality of predetermined cutting lines
CN108015650B (en) Method for processing wafer
JP6716403B2 (en) Laminated wafer processing method
JP2015138857A (en) Wafer processing method
KR20180131389A (en) Wafer processing method
JP2005109155A (en) Processing method of semiconductor wafer
JP5889642B2 (en) Processing method of optical device wafer
JP6401009B2 (en) Wafer processing method
JP2014013807A (en) Wafer processing method
JP2011035111A (en) Method of manufacturing chip with metal layer
JP5508108B2 (en) Manufacturing method of semiconductor device
JP2005260154A (en) Method of manufacturing chip
JP2014011381A (en) Wafer processing method

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20120608

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20130719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20130724

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20130913

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20140203

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20140224

R150 Certificate of patent or registration of utility model

Ref document number: 5486865

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250