JP2018098296A - Wafer processing method - Google Patents
Wafer processing method Download PDFInfo
- Publication number
- JP2018098296A JP2018098296A JP2016239559A JP2016239559A JP2018098296A JP 2018098296 A JP2018098296 A JP 2018098296A JP 2016239559 A JP2016239559 A JP 2016239559A JP 2016239559 A JP2016239559 A JP 2016239559A JP 2018098296 A JP2018098296 A JP 2018098296A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- dividing
- laser beam
- functional layer
- processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000003672 processing method Methods 0.000 title claims abstract description 18
- 238000012545 processing Methods 0.000 claims abstract description 80
- 239000010410 layer Substances 0.000 claims abstract description 73
- 239000002346 layers by function Substances 0.000 claims abstract description 50
- 239000002184 metal Substances 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 29
- 230000001678 irradiating effect Effects 0.000 claims abstract description 10
- 238000012986 modification Methods 0.000 claims description 2
- 230000004048 modification Effects 0.000 claims description 2
- 230000035699 permeability Effects 0.000 abstract 1
- 238000000638 solvent extraction Methods 0.000 abstract 1
- 238000000034 method Methods 0.000 description 17
- 238000002679 ablation Methods 0.000 description 13
- 239000000463 material Substances 0.000 description 13
- 230000001681 protective effect Effects 0.000 description 7
- 230000003071 parasitic effect Effects 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 5
- 230000002093 peripheral effect Effects 0.000 description 5
- 238000010521 absorption reaction Methods 0.000 description 3
- 238000003384 imaging method Methods 0.000 description 3
- 238000003754 machining Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 239000000523 sample Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B23—MACHINE TOOLS; METAL-WORKING NOT OTHERWISE PROVIDED FOR
- B23K—SOLDERING OR UNSOLDERING; WELDING; CLADDING OR PLATING BY SOLDERING OR WELDING; CUTTING BY APPLYING HEAT LOCALLY, e.g. FLAME CUTTING; WORKING BY LASER BEAM
- B23K26/00—Working by laser beam, e.g. welding, cutting or boring
- B23K26/36—Removing material
- B23K26/38—Removing material by boring or cutting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02013—Grinding, lapping
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02002—Preparing wafers
- H01L21/02005—Preparing bulk and homogeneous wafers
- H01L21/02008—Multistep processes
- H01L21/0201—Specific process step
- H01L21/02016—Backside treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Optics & Photonics (AREA)
- Plasma & Fusion (AREA)
- Mechanical Engineering (AREA)
- Dicing (AREA)
- Laser Beam Processing (AREA)
- Grinding Of Cylindrical And Plane Surfaces (AREA)
- Processing Of Stones Or Stones Resemblance Materials (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
Description
本発明は、機能層と、該機能層を含む複数のデバイスと、該デバイスを区画する分割予定ラインと、該分割予定ラインと重なる金属を含むＴＥＧと、を表面に有するウェーハを該分割予定ラインに沿って分割するウェーハの加工方法に関する。 The present invention provides a wafer having a functional layer, a plurality of devices including the functional layer, a division line dividing the device, and a TEG including a metal overlapping the division line on the surface. The present invention relates to a method for processing a wafer that is divided along a line.
ＩＣチップ等のデバイスチップを構成するデバイスには、電気信号や電力等を伝送するために幾重にも配線層が形成されている。近年、該デバイスチップの小型化への要求が高く、デバイスの微細化が進むのに伴い、該配線層同士の距離も小さくなっており、配線間に形成される寄生容量が無視できない程の大きさになっている。 In a device constituting a device chip such as an IC chip, multiple wiring layers are formed in order to transmit electric signals, electric power, and the like. In recent years, the demand for miniaturization of the device chip is high, and as the miniaturization of the device progresses, the distance between the wiring layers is reduced, and the parasitic capacitance formed between the wirings cannot be ignored. It has become.
そこで、寄生容量の容量値を低減するために、層間絶縁膜に誘電率の低いいわゆるＬｏｗ−ｋ材料を有する機能層が用いられている。Ｌｏｗ−ｋ材料は、低誘電率を実現するためにポーラス（多孔質）構造とされる傾向にある。しかし、材料をポーラス構造にすると機械的な強度も低下する。 Therefore, in order to reduce the capacitance value of the parasitic capacitance, a functional layer having a so-called Low-k material having a low dielectric constant is used for the interlayer insulating film. Low-k materials tend to have a porous structure to achieve a low dielectric constant. However, when the material has a porous structure, the mechanical strength also decreases.
複数のデバイスが形成されたウェーハを分割してデバイスチップを形成するとき、従来では、回転する円板状の切削ブレードを該ウェーハの分割予定ラインに沿って切り込ませて該ウェーハを分割する。しかし、Ｌｏｗ−ｋ材料を有する機能層を含むウェーハを切削すると、該機能層の機械的な強度が低いため、該機能層が剥離し易い。 When a device chip is formed by dividing a wafer on which a plurality of devices are formed, conventionally, a rotating disk-shaped cutting blade is cut along a predetermined dividing line of the wafer to divide the wafer. However, when a wafer including a functional layer having a low-k material is cut, the functional layer easily peels off because the mechanical strength of the functional layer is low.
そこで、レーザビームを用いたアブレーション加工により該機能層を分断する。アブレーション加工では、被加工物の上面にパルスレーザビームが照射されて、被加工物が分解されて除去される。アブレーション加工が実施されると、被加工物には所定の深さの加工溝が形成される。 Therefore, the functional layer is divided by ablation processing using a laser beam. In the ablation processing, the upper surface of the workpiece is irradiated with a pulse laser beam, and the workpiece is decomposed and removed. When the ablation processing is performed, a processing groove having a predetermined depth is formed in the workpiece.
一方、ウェーハを分割する方法として、該ウェーハに対して透過性を有する波長のレーザビームを照射して、多光子吸収によりウェーハの内部に改質層を形成し、該改質層を分割の起点としてウェーハを分割する技術が開発されている。そして、この技術をアブレーション加工によるＬｏｗ−ｋ材料を有する機能層を分割する技術と組み合わせることが検討されている。すなわち、アブレーション加工によりＬｏｗ−ｋ材料を有する機能層を分断し、ウェーハに改質層を形成してウェーハを分割する加工方法が検討されている。 On the other hand, as a method for dividing the wafer, a laser beam having a wavelength having transparency is applied to the wafer, a modified layer is formed inside the wafer by multiphoton absorption, and the modified layer is separated from the starting point. As a result, a technique for dividing a wafer has been developed. And combining this technique with the technique which divides | segments the functional layer which has a Low-k material by ablation processing is examined. That is, a processing method in which a functional layer having a low-k material is divided by ablation and a modified layer is formed on the wafer to divide the wafer has been studied.
ウェーハの表面側には、半導体素子や配線層を含むデバイスとともに、ＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）と呼ばれる回路パターンが形成される。該ＴＥＧは、半導体素子の形成プロセス上の問題や、設計上の問題の有無を検知するために用いられる回路パターンであり、該分割予定ライン上に形成される場合がある。ＴＥＧは、デバイスに含まれる各層を含み、金属を含む層も形成されている。また、ＴＥＧにはプローブ電極を当てるための金属を含む電極パッドが形成されている。 On the front side of the wafer, a circuit pattern called a TEG (Test Element Group) is formed together with devices including semiconductor elements and wiring layers. The TEG is a circuit pattern used to detect whether there is a problem in the process of forming a semiconductor element or a design problem, and may be formed on the planned division line. The TEG includes each layer included in the device, and a layer including a metal is also formed. Further, the TEG is formed with an electrode pad containing a metal for applying a probe electrode.
そのため、分割予定ラインに沿ってウェーハの表面側からレーザビームを照射してアブレーション加工を行い、ウェーハの表面側にＬｏｗ−ｋ材料を有する層を分断する溝を形成するとき、ＴＥＧに含まれる金属を含む層にも同じ加工を行うこととなる。該金属を含む層に対してアブレーション加工を実施すると、分断された部分からウェーハに垂直な方向に伸びるバリと呼ばれる金属の突起が形成されてしまう。 Therefore, when ablation processing is performed by irradiating a laser beam from the surface side of the wafer along the planned dividing line, and a groove for dividing the layer having the low-k material is formed on the surface side of the wafer, the metal contained in the TEG The same processing is performed on the layer containing. When the ablation process is performed on the layer containing the metal, a metal protrusion called a burr extending from the divided portion in a direction perpendicular to the wafer is formed.
デバイスチップは所定の実装対象に実装されて使用されるが、デバイスチップの実装に要する面積を小さくするために、複数のデバイスチップを積層（スタック）させて積層チップを形成する技術が開発されている。しかし、表面に金属のバリを有する複数のデバイスチップを積層させると、バリが干渉して適切な積層を妨げる場合がある。 A device chip is mounted and used on a predetermined mounting target. In order to reduce the area required for mounting a device chip, a technique for forming a stacked chip by stacking a plurality of device chips has been developed. Yes. However, when a plurality of device chips having metal burrs on the surface are stacked, the burrs may interfere to prevent proper stacking.
本発明はかかる問題に鑑みてなされたものであり、その目的とするところは、機能層と、該機能層を含む複数のデバイスと、該デバイスを区画する分割予定ラインと、該分割予定ラインと重なる金属を含むＴＥＧと、を表面に有するウェーハを、該分割予定ラインに沿って、該機能層を剥離させず、かつ、該金属のバリを生じさせずに分割できるウェーハの加工方法を提供することである。 The present invention has been made in view of such a problem, and an object of the present invention is to provide a functional layer, a plurality of devices including the functional layer, a division line that divides the device, and the division line. Provided is a wafer processing method capable of dividing a wafer having a TEG containing overlapping metals on the surface thereof without peeling off the functional layer and without generating burrs of the metal along the division line. That is.
本発明の一態様によれば、機能層と、該機能層を含む複数のデバイスと、該デバイスを区画する分割予定ラインと、該分割予定ラインと重なる金属を含むＴＥＧと、を表面に有するウェーハを該分割予定ラインに沿って分割するウェーハの加工方法であって、該機能層に吸収される波長のレーザビームを、ウェーハの該表面側から該分割予定ラインに沿って照射し、該機能層を分断する加工溝を形成する加工溝形成ステップと、該ウェーハに対して透過性を有する波長のレーザビームを、該ウェーハの裏面側から該分割予定ラインに沿って照射し、該ウェーハの内部に該分割予定ラインに沿う改質層を形成する改質層形成ステップと、該加工溝及び該改質層が形成されたウェーハに外力を付与し、該改質層を起点にウェーハを該分割予定ラインに沿って分割する分割ステップと、を備え、該加工溝形成ステップでは、該分割予定ラインの該ＴＥＧが形成されていない領域にのみ該レーザビームを照射することを特徴とするウェーハの加工方法が提供される。 According to one aspect of the present invention, a wafer having a functional layer, a plurality of devices including the functional layer, a division line that partitions the device, and a TEG that includes a metal overlapping the division line on the surface. Is processed along the planned dividing line, and the functional layer is irradiated with a laser beam having a wavelength absorbed by the functional layer from the surface side of the wafer along the planned dividing line. A processing groove forming step for forming a processing groove to divide the wafer, and a laser beam having a wavelength that is transparent to the wafer is irradiated from the back surface side of the wafer along the planned dividing line to enter the inside of the wafer. A modified layer forming step for forming a modified layer along the planned dividing line, an external force is applied to the processed groove and the wafer on which the modified layer is formed, and the wafer is scheduled to be divided starting from the modified layer. Rye And a dividing step for dividing the wafer along the line, and in the processing groove forming step, the laser beam is irradiated only to a region where the TEG is not formed in the division line. Provided.
なお、本発明の一態様において、該分割ステップは、ウェーハを裏面側から研削して仕上がり厚さまで薄化する研削ステップを含んでもよい。 Note that in one embodiment of the present invention, the dividing step may include a grinding step of grinding the wafer from the back surface side to reduce the thickness to a finished thickness.
本発明の一態様に係るウェーハの加工方法によると、機能層に吸収される波長のレーザビームを、ウェーハの該表面側から分割予定ラインに沿って照射し、該機能層を分断する加工溝を形成する加工溝形成ステップを実施する。該機能層を機械的に分断しないため、該機能層は剥離しない。 According to the wafer processing method of one aspect of the present invention, a laser beam having a wavelength that is absorbed by the functional layer is irradiated from the surface side of the wafer along the planned division line, and the processing groove for dividing the functional layer is formed. A forming groove forming step to be formed is performed. Since the functional layer is not mechanically divided, the functional layer does not peel off.
その上で、該加工溝形成ステップでは、該分割予定ラインの該ＴＥＧが形成されていない領域にのみ該レーザビームを照射する。つまり、ＴＥＧにはアブレーション加工を実施しないため、アブレーション加工に起因する金属のバリは生じない。分割予定ラインの裏面側からレーザビームを照射してウェーハ中に改質層を形成し、該改質層からウェーハの表面に至るクラックを伸長させると、該ＴＥＧも分断できる。 In addition, in the processing groove forming step, the laser beam is irradiated only to a region where the TEG is not formed on the division planned line. That is, since no ablation processing is performed on the TEG, metal burrs caused by the ablation processing do not occur. When the modified layer is formed in the wafer by irradiating a laser beam from the back side of the planned dividing line and the crack extending from the modified layer to the surface of the wafer is extended, the TEG can also be divided.
したがって、本発明の一態様により、機能層と、該機能層を含む複数のデバイスと、該デバイスを区画する分割予定ラインと、該分割予定ラインと重なる金属を含むＴＥＧと、を表面に有するウェーハを、該分割予定ラインに沿って、該機能層を剥離させず、かつ、該金属のバリを生じさせずに分割できるウェーハの加工方法が提供される。 Therefore, according to one embodiment of the present invention, a wafer having a functional layer, a plurality of devices including the functional layer, a division line that divides the device, and a TEG that includes a metal overlapping the division line on the surface. Thus, there is provided a method of processing a wafer that can be divided along the planned dividing line without peeling off the functional layer and without causing burrs of the metal.
本発明に係る実施形態について説明する。本実施形態に係る加工方法の被加工物であるウェーハについて、図１（Ａ）及び図１（Ｂ）を用いて説明する。図１（Ａ）は、該ウェーハを示す斜視図である。該ウェーハ１は、例えば、シリコン、ＳｉＣ（シリコンカーバイド）、若しくは、その他の半導体等の材料、または、サファイア、ガラス、石英等の材料からなる基板である。 Embodiments according to the present invention will be described. A wafer that is a workpiece of the processing method according to the present embodiment will be described with reference to FIGS. 1 (A) and 1 (B). FIG. 1A is a perspective view showing the wafer. The wafer 1 is a substrate made of, for example, silicon, SiC (silicon carbide), or another semiconductor material, or a material such as sapphire, glass, or quartz.
ウェーハ１の表面１ａは、格子状に配列された複数の分割予定ライン（ストリート）３により複数の領域に区画されている。そして、分割予定ライン３により区画された各領域には、ＩＣ等のデバイス５が形成されている。最終的に、ウェーハ１が分割予定ライン３に沿って分割されることで、個々のデバイスチップが形成される。 The surface 1a of the wafer 1 is partitioned into a plurality of regions by a plurality of division lines (streets) 3 arranged in a lattice pattern. A device 5 such as an IC is formed in each region partitioned by the planned division line 3. Finally, the wafer 1 is divided along the division lines 3 to form individual device chips.
デバイス５にはトランジスタ等の複数の半導体素子が含まれている。該半導体素子に電気信号等を伝送するために、該デバイス５には複数の配線層が形成されており、該複数の配線層の間には、各配線を電気的に絶縁するための層間絶縁膜が形成されている。 The device 5 includes a plurality of semiconductor elements such as transistors. In order to transmit an electrical signal or the like to the semiconductor element, the device 5 is formed with a plurality of wiring layers, and an interlayer insulation for electrically insulating each wiring between the plurality of wiring layers. A film is formed.
そのため、デバイス５には、２つの配線層と、該２つの配線層に挟まれた層間絶縁膜と、を含む寄生容量が形成される。該寄生容量が大きい場合、デバイス５内の電気信号の伝達に遅延を生じ、または、デバイス５の消費電力が増大する等して問題となる。デバイス５の小型化が進むと、該層間絶縁膜が薄くなり配線の密度も上がるため、寄生容量が大きくなる。 Therefore, a parasitic capacitance including two wiring layers and an interlayer insulating film sandwiched between the two wiring layers is formed in the device 5. When the parasitic capacitance is large, there is a problem that a delay occurs in the transmission of an electric signal in the device 5 or the power consumption of the device 5 increases. As the device 5 is further miniaturized, the interlayer insulating film becomes thinner and the wiring density increases, so that the parasitic capacitance increases.
そこで、該寄生容量を低減するために、層間絶縁膜には、誘電率の低いいわゆるＬｏｗ−ｋ材料を有する機能層が用いられる。該Ｌｏｗ−ｋ材料は、誘電率を低減させるためにポーラス（多孔質）構造となるように形成される。しかし、ポーラス（多孔質）構造は機械的強度が低いため、該Ｌｏｗ−ｋ材料を有する機能層の機械的強度は低い。 Therefore, in order to reduce the parasitic capacitance, a functional layer having a so-called Low-k material having a low dielectric constant is used for the interlayer insulating film. The low-k material is formed to have a porous structure in order to reduce the dielectric constant. However, since the porous (porous) structure has low mechanical strength, the functional layer having the low-k material has low mechanical strength.
図１（Ｂ）は、該ウェーハ１の一部の表面１ａを示す上面図である。図１（Ｂ）に示す通り、分割予定ライン３には部分的にＴＥＧ（Ｔｅｓｔ Ｅｌｅｍｅｎｔ Ｇｒｏｕｐ）７が形成されている。ＴＥＧは、該半導体素子の形成プロセス上の問題や設計上の問題の有無を検知するために用いられる回路パターンである。図１（Ｂ）に示す通り、ウェーハ１の分割予定ライン３に重なるようにＴＥＧ７が形成されると、ＴＥＧ７を形成するためだけに、ウェーハ１の表面１ａに場所を確保する必要がない。 FIG. 1B is a top view showing a part of the surface 1 a of the wafer 1. As shown in FIG. 1B, a TEG (Test Element Group) 7 is partially formed on the planned division line 3. The TEG is a circuit pattern used for detecting whether there is a problem in the formation process or design problem of the semiconductor element. As shown in FIG. 1B, when the TEG 7 is formed so as to overlap the division line 3 of the wafer 1, it is not necessary to secure a place on the surface 1 a of the wafer 1 just to form the TEG 7.
次に、本実施形態に係るウェーハの加工方法について説明する。該加工方法では、該機能層に吸収される波長のレーザビームを、ウェーハ１の該表面１ａ側から該分割予定ライン３に沿って照射し、該機能層を分断する加工溝を形成する加工溝形成ステップを実施する。また、ウェーハ１に対して透過性を有する波長のレーザビームを、該ウェーハ１の裏面１ｂ側から該分割予定ライン３に沿って照射し、該ウェーハ１の内部に該分割予定ライン３に沿う改質層を形成する改質層形成ステップを実施する。 Next, a wafer processing method according to this embodiment will be described. In the processing method, a laser beam having a wavelength absorbed by the functional layer is irradiated from the surface 1a side of the wafer 1 along the division line 3 to form a processing groove that divides the functional layer. Perform the forming step. Further, a laser beam having a wavelength that is transmissive to the wafer 1 is irradiated from the back surface 1 b side of the wafer 1 along the planned division line 3, and the modification along the planned division line 3 is performed inside the wafer 1. A modified layer forming step for forming a quality layer is performed.
その後、該加工溝及び該改質層が形成されたウェーハ１に外力を付与し、該改質層を起点にウェーハ１を該分割予定ラインに沿って分割する分割ステップを実施する。以下、該加工方法の各ステップについて説明する。 Thereafter, an external force is applied to the wafer 1 on which the processed groove and the modified layer are formed, and a dividing step is performed in which the wafer 1 is divided along the planned dividing line with the modified layer as a starting point. Hereinafter, each step of the processing method will be described.
まず、加工溝形成ステップについて説明する。図２（Ａ）は、該加工溝形成ステップを説明する斜視図である。加工溝形成ステップでは、分割予定ライン３に沿って、ウェーハ１の表面１ａ上に形成された該機能層を分断する加工溝１３を形成する。図２（Ａ）に示す通り、ウェーハ１の裏面１ｂ側には予め環状のフレーム９に張られたテープ１１を貼着する。すると、該フレーム９を介してウェーハ１を扱えるため、ウェーハ１を搬送や加工による予期せぬ衝撃等から保護できる。 First, the processing groove forming step will be described. FIG. 2A is a perspective view for explaining the machining groove forming step. In the processing groove forming step, a processing groove 13 for dividing the functional layer formed on the surface 1 a of the wafer 1 is formed along the division line 3. As shown in FIG. 2A, a tape 11 previously stretched on an annular frame 9 is attached to the back surface 1b side of the wafer 1. Then, since the wafer 1 can be handled via the frame 9, the wafer 1 can be protected from an unexpected impact due to conveyance or processing.
加工溝形成ステップで用いるレーザ加工装置２について説明する。該レーザ加工装置２は、ウェーハ１を吸引保持するチャックテーブル４と、レーザビームを発振する加工ヘッド６と、を備える。 The laser processing apparatus 2 used in the processing groove forming step will be described. The laser processing apparatus 2 includes a chuck table 4 that sucks and holds the wafer 1 and a processing head 6 that oscillates a laser beam.
チャックテーブル４は上面側に多孔質部材を有する。該多孔質部材の上面はチャックテーブル４のウェーハ１を保持する保持面４ａとなる。チャックテーブル４は、吸引源（不図示）に接続された吸引路（不図示）を内部に有し、該吸引路の他端が該多孔質部材に接続されている。該保持面４ａ上にフレーム９に張られたテープ１１上に貼着されたウェーハ１が載せ置かれ、該多孔質部材の孔を通して該ウェーハ１に対して該吸引源により生じた負圧が作用されると、ウェーハ１はチャックテーブル４に吸引保持される。 The chuck table 4 has a porous member on the upper surface side. The upper surface of the porous member serves as a holding surface 4 a for holding the wafer 1 of the chuck table 4. The chuck table 4 has a suction path (not shown) connected to a suction source (not shown) inside, and the other end of the suction path is connected to the porous member. A wafer 1 stuck on a tape 11 stretched on a frame 9 is placed on the holding surface 4a, and a negative pressure generated by the suction source acts on the wafer 1 through a hole of the porous member. Then, the wafer 1 is sucked and held on the chuck table 4.
加工ヘッド６は、ウェーハ１上に積層された該機能層に吸収される波長のレーザビームを発振してウェーハ１の表面１ａに照射して、該機能層にアブレーション加工を実施して加工溝を形成する機能を有する。なお、該レーザビームには、例えば、Ｎｄ：ＹＶＯ４やＮｄ：ＹＡＧを媒体として発振されるレーザビームが用いられる。 The processing head 6 oscillates a laser beam having a wavelength that is absorbed by the functional layer laminated on the wafer 1 and irradiates the surface 1a of the wafer 1 to perform ablation processing on the functional layer to form a processing groove. Has the function of forming. For the laser beam, for example, a laser beam oscillated using Nd: YVO 4 or Nd: YAG as a medium is used.
レーザ加工装置２はパルスモータ等を動力とする加工送り手段（加工送り機構、不図示）により、チャックテーブル４をレーザ加工装置２の加工送り方向（例えば、図２（Ａ）の矢印の方向）に移動できる。ウェーハ１の加工時等には、チャックテーブル４を加工送り方向に送ってウェーハ１を加工送りさせる。また、チャックテーブル４は保持面４ａに略垂直な軸の周りに回転可能であり、チャックテーブル４を回転させるとウェーハ１を加工送りさせる方向を変えられる。 The laser processing device 2 uses a processing feed means (processing feed mechanism, not shown) powered by a pulse motor or the like to move the chuck table 4 to the laser processing device 2 in the processing feed direction (for example, the direction of the arrow in FIG. 2A). Can be moved to. When the wafer 1 is processed, the chuck table 4 is sent in the process feed direction to process and feed the wafer 1. Further, the chuck table 4 can be rotated around an axis substantially perpendicular to the holding surface 4a. When the chuck table 4 is rotated, the direction in which the wafer 1 is processed and fed can be changed.
さらに、レーザ加工装置２はパルスモータ等を動力とする割り出し送り手段（割り出し送り機構、不図示）により、チャックテーブル４をレーザ加工装置２の割り出し送り方向（不図示）に移動できる。 Further, the laser processing apparatus 2 can move the chuck table 4 in the indexing and feeding direction (not shown) of the laser processing apparatus 2 by indexing and feeding means (indexing and feeding mechanism, not shown) powered by a pulse motor or the like.
加工溝形成ステップでは、まず、フレーム９に張られたテープ１１に貼着されたウェーハ１の表面１ａを上側に向け、レーザ加工装置２のチャックテーブル４上にウェーハ１を載せ置く。そして、該チャックテーブル４から負圧を作用させて、ウェーハ１をチャックテーブル４の保持面４ａ上に吸引保持させる。 In the processing groove forming step, first, the wafer 1 is placed on the chuck table 4 of the laser processing apparatus 2 with the surface 1 a of the wafer 1 attached to the tape 11 stretched on the frame 9 facing upward. Then, a negative pressure is applied from the chuck table 4 to suck and hold the wafer 1 on the holding surface 4 a of the chuck table 4.
ウェーハ１を吸引保持させた後、分割予定ライン３の一つに沿って加工溝１３を形成できるように、チャックテーブル４を移動させて該分割予定ライン３の端部の直上に加工ヘッド６を位置付ける。次に、レーザ加工装置２の加工ヘッド６からウェーハ１の表面１ａにレーザビームを照射する。そして、分割予定ライン３に沿って該機能層を分断する加工溝１３が形成されるように、レーザビームを照射させながらチャックテーブル４を移動させてウェーハ１を加工送りする。 After the wafer 1 is sucked and held, the chuck table 4 is moved so that the machining groove 13 can be formed along one of the division lines 3, and the machining head 6 is placed immediately above the end of the division line 3. Position. Next, a laser beam is irradiated onto the surface 1 a of the wafer 1 from the processing head 6 of the laser processing apparatus 2. Then, the wafer 1 is processed and fed by moving the chuck table 4 while irradiating a laser beam so that a processed groove 13 for dividing the functional layer is formed along the division line 3.
一つの分割予定ライン３に沿って加工溝１３を形成した後、ウェーハ１を割り出し送りして、隣接する分割予定ライン３に沿って次々と加工溝１３を形成する。さらに、一つの方向に沿って各分割予定ライン３に沿って加工溝１３を形成した後、ウェーハ１を吸引保持するチャックテーブル４を４分の１回転させ、ウェーハ１の加工送り方向を変える。その後、レーザビームを同様に分割予定ライン３に沿って照射することで、すべての分割予定ライン３に沿って加工溝１３を形成する。 After forming the processing groove 13 along one division planned line 3, the wafer 1 is indexed and fed to form the processing grooves 13 one after another along the adjacent division line 3. Further, after forming the processing groove 13 along each division planned line 3 along one direction, the chuck table 4 for sucking and holding the wafer 1 is rotated by a quarter to change the processing feed direction of the wafer 1. Thereafter, the processing grooves 13 are formed along all the division lines 3 by irradiating the laser beam along the division lines 3 in the same manner.
ただし、加工溝形成ステップにおいては、分割予定ライン３に形成されたＴＥＧ７には該レーザビームを照射しない。図２（Ｂ）を用いて説明する。図２（Ｂ）は、加工溝形成ステップにより加工溝１３が形成されたウェーハ１の一部を示す平面図である。分割予定ライン３と重なるＴＥＧ７が形成されており、該ＴＥＧ７は金属を有する層を含む。 However, in the processing groove forming step, the TEG 7 formed on the planned division line 3 is not irradiated with the laser beam. This will be described with reference to FIG. FIG. 2B is a plan view showing a part of the wafer 1 on which the processed groove 13 is formed by the processed groove forming step. A TEG 7 is formed so as to overlap the division line 3, and the TEG 7 includes a layer having metal.
そのため、該ＴＥＧ７に該レーザビームを照射してアブレーション加工を行うと、該ＴＥＧ７から金属のバリが発生してしまう。該金属のバリは、ウェーハ１の表面１ａから垂直な方向に突き出る。表面１ａから突き出た金属のバリは、ウェーハ１が分割されて個々のデバイスチップが形成された後にも該デバイスチップに残る。すると、例えば、該デバイスチップを形成した後に、複数の該デバイスチップを積層（スタック）させて積層チップを形成するとき、該金属のバリが干渉して適切に積層できない。 Therefore, when ablation processing is performed by irradiating the TEG 7 with the laser beam, metal burrs are generated from the TEG 7. The metal burrs protrude from the surface 1 a of the wafer 1 in a vertical direction. The metal burrs protruding from the surface 1a remain on the device chip even after the wafer 1 is divided and individual device chips are formed. Then, for example, when a plurality of device chips are stacked (stacked) after forming the device chip to form a stacked chip, the metal burrs interfere and cannot be stacked appropriately.
デバイスチップを積層させない場合でも、デバイスチップの搬送や実装の際に、該金属のバリが脱落等してごみとなり、デバイスチップの実装対象や他のデバイスチップの実装対象に付着して、実装不良を引き起こす原因となる場合がある。さらに、該金属のバリが他のデバイスチップや治具等に当たり、それらを損傷させる場合があり、問題となる。また、金属のバリが回路のショートを引き起こす原因となる場合もある。 Even when device chips are not stacked, when the device chip is transported or mounted, the metal burrs fall off and become dust, which adheres to the device chip mounting target or other device chip mounting target, resulting in poor mounting. It may cause cause. Furthermore, the metal burrs may hit other device chips, jigs, etc., which may cause damage. Also, metal burrs can cause short circuits.
一方、本実施形態に係るウェーハの加工方法の加工溝形成ステップにおいては、分割予定ライン３に形成されたＴＥＧ７にはレーザビームを照射しない。そのため、該金属のバリが発生せず、このような問題を生じない。図３（Ａ）は、加工溝形成ステップを説明する部分断面図であり、図３（Ｂ）は、レーザビームが照射される箇所を拡大して示す断面模式図である。図３（Ａ）及び図３（Ｂ）に示す通り、加工溝１３は、ＴＥＧ７が形成されていない部分の機能層５ａを除去して形成される。 On the other hand, in the processing groove forming step of the wafer processing method according to the present embodiment, the TEG 7 formed on the scheduled division line 3 is not irradiated with a laser beam. Therefore, no burrs of the metal occur, and such a problem does not occur. FIG. 3A is a partial cross-sectional view for explaining a processing groove forming step, and FIG. 3B is a schematic cross-sectional view showing an enlarged portion irradiated with a laser beam. As shown in FIGS. 3A and 3B, the processed groove 13 is formed by removing a portion of the functional layer 5a where the TEG 7 is not formed.
ＴＥＧ７が形成されていない部分の機能層５ａを除去して加工溝１３を形成するには、例えば、レーザ加工装置２の加工ヘッド６に隣接して設けられた撮像カメラ（不図示）により、ウェーハ１の表面１ａを撮像しながら加工溝１３を形成すればよい。該撮像カメラでＴＥＧ７を捉えて、該ＴＥＧ７にレーザビームを照射しないようにレーザビームの発振と停止を制御すればよい。 In order to remove the functional layer 5a where the TEG 7 is not formed and to form the processing groove 13, for example, an imaging camera (not shown) provided adjacent to the processing head 6 of the laser processing apparatus 2 is used. What is necessary is just to form the process groove | channel 13, imaging 1 surface 1a. The TEG 7 may be captured by the imaging camera, and the oscillation and stop of the laser beam may be controlled so that the TEG 7 is not irradiated with the laser beam.
本実施形態に係るウェーハの加工方法では、次に、表面保護テープ貼着ステップを実施する。表面保護テープ貼着ステップについて、図４を用いて説明する。図４は、表面保護テープ貼着ステップを模式的に説明する斜視図である。 Next, in the wafer processing method according to the present embodiment, a surface protection tape attaching step is performed. The surface protective tape attaching step will be described with reference to FIG. FIG. 4 is a perspective view schematically illustrating the surface protective tape attaching step.
加工溝形成ステップ実施後のウェーハ１の裏面１ｂ側には、フレーム９に張られたテープ１１が貼着されている。本実施形態に係る加工方法では、その後にウェーハ１の裏面１ｂ側からレーザビームを照射する改質層形成ステップを実施する。そのため、ウェーハ１の裏面１ｂ側のテープ１１を剥離する。 A tape 11 stretched on the frame 9 is attached to the back surface 1b side of the wafer 1 after the processing groove forming step is performed. In the processing method according to the present embodiment, a modified layer forming step of irradiating a laser beam from the back surface 1b side of the wafer 1 is then performed. Therefore, the tape 11 on the back surface 1b side of the wafer 1 is peeled off.
テープ１１をウェーハ１の裏面１ｂから剥離した後、図４に示す通り、ウェーハ１の表面１ａに表面保護テープ１５を貼着する。表面保護テープ１５は、デバイス５と、該デバイス５の周囲を取り囲む加工溝１３と、が形成されたウェーハ１の表面１ａを保護して、その後の各ステップやウェーハ１の搬送時に予期せぬ衝撃等が加わり該表面１ａに損傷が発生するのを防止する。 After the tape 11 is peeled from the back surface 1b of the wafer 1, a surface protection tape 15 is attached to the front surface 1a of the wafer 1 as shown in FIG. The surface protection tape 15 protects the surface 1a of the wafer 1 on which the device 5 and the processed groove 13 surrounding the device 5 are formed, and an unexpected impact at each subsequent step or when the wafer 1 is transported. And the like are added to prevent the surface 1a from being damaged.
なお、表面保護テープ貼着ステップでは、ウェーハ１の裏面１ｂに貼着されたテープ１１を剥離する前に表面保護テープ１５を貼着し、その後にテープ１１を剥離してもよい。 In the surface protective tape attaching step, the surface protective tape 15 may be attached before the tape 11 attached to the back surface 1b of the wafer 1 is peeled off, and then the tape 11 may be peeled off.
次に、本実施形態に係るウェーハの加工方法の改質層形成ステップについて、図５（Ａ）及び図５（Ｂ）を用いて説明する。該改質層形成ステップは、加工溝形成ステップよりも後に実施する。図５（Ａ）は、改質層形成ステップを説明する斜視図であり、図５（Ｂ）は、改質層形成ステップを説明する部分断面図である。 Next, the modified layer forming step of the wafer processing method according to the present embodiment will be described with reference to FIGS. 5 (A) and 5 (B). The modified layer forming step is performed after the processing groove forming step. FIG. 5A is a perspective view illustrating the modified layer forming step, and FIG. 5B is a partial cross-sectional view illustrating the modified layer forming step.
改質層形成ステップでは、ウェーハ１の裏面１ｂ側からレーザビームを照射し、ウェーハ１の内部の所定の深さに集光させて、分割予定ライン３に沿って改質層１７を形成する。第１の改質層形成ステップで使用されるレーザ加工装置８は、ウェーハ１を吸引保持するチャックテーブル１０と、レーザビームを発振する加工ヘッド１２と、を備える。該チャックテーブル１０は、レーザ加工装置２のチャックテーブル４と同様の構成であり、ウェーハ１を加工送り及び割り出し送りすることができる。 In the modified layer forming step, a laser beam is irradiated from the back surface 1 b side of the wafer 1, the light is condensed to a predetermined depth inside the wafer 1, and the modified layer 17 is formed along the planned division line 3. The laser processing apparatus 8 used in the first modified layer forming step includes a chuck table 10 that sucks and holds the wafer 1 and a processing head 12 that oscillates a laser beam. The chuck table 10 has the same configuration as the chuck table 4 of the laser processing apparatus 2, and can process and index the wafer 1.
加工ヘッド１２は、ウェーハ１に対して透過性を有する波長のレーザビームを発振してウェーハ１の内部の所定の深さに集光する機能を有し、多光子吸収により該所定の深さに改質層１７を形成する。なお、該レーザビームには、例えば、Ｎｄ：ＹＶＯ４やＮｄ：ＹＡＧを媒体として発振されるレーザビームが用いられる。 The processing head 12 has a function of oscillating a laser beam having a wavelength that is transmissive to the wafer 1 and condensing it to a predetermined depth inside the wafer 1, and to the predetermined depth by multiphoton absorption. The modified layer 17 is formed. For the laser beam, for example, a laser beam oscillated using Nd: YVO 4 or Nd: YAG as a medium is used.
改質層形成ステップでは、まず、ウェーハ１の表面１ａを下側に向け、レーザ加工装置８のチャックテーブル１０上に表面保護テープ１５を介してウェーハ１を載せ置く。そして、該チャックテーブル１０から負圧を作用させて、ウェーハ１をチャックテーブル１０の保持面１０ａ上に吸引保持させる。ウェーハ１の表面１ａに表面保護テープ１５が貼着されている場合、ウェーハ１は該表面保護テープ１５を介してチャックテーブル１０に保持される。 In the modified layer forming step, first, the wafer 1 is placed on the chuck table 10 of the laser processing apparatus 8 via the surface protection tape 15 with the surface 1a of the wafer 1 facing downward. Then, a negative pressure is applied from the chuck table 10 to suck and hold the wafer 1 on the holding surface 10 a of the chuck table 10. When the surface protective tape 15 is adhered to the surface 1 a of the wafer 1, the wafer 1 is held on the chuck table 10 via the surface protective tape 15.
ウェーハ１を吸引保持させた後、分割予定ライン３に沿って改質層１７を形成できるように、チャックテーブル１０と加工ヘッド１２との相対位置を調整する。次に、レーザ加工装置８の加工ヘッド１２からウェーハ１の裏面１ｂ側にレーザビームを照射する。レーザビームをウェーハ１の所定の深さに集光させ、多光子吸収により改質層１７を形成する。分割予定ライン３に沿って改質層１７が形成されるように、該レーザビームを照射させながらチャックテーブル１０を移動させてウェーハ１を加工送りする。 After the wafer 1 is sucked and held, the relative position between the chuck table 10 and the processing head 12 is adjusted so that the modified layer 17 can be formed along the scheduled division line 3. Next, a laser beam is irradiated to the back surface 1 b side of the wafer 1 from the processing head 12 of the laser processing apparatus 8. The laser beam is condensed to a predetermined depth of the wafer 1 and the modified layer 17 is formed by multiphoton absorption. The wafer 1 is processed and fed by moving the chuck table 10 while irradiating the laser beam so that the modified layer 17 is formed along the division line 3.
一つの分割予定ライン３に沿って改質層１７が形成された後、ウェーハ１を割り出し送りして、隣接する分割予定ライン３に沿って次々と改質層１７を形成する。 After the modified layer 17 is formed along one division line 3, the wafer 1 is indexed and fed, and the modified layer 17 is formed one after another along the adjacent division line 3.
なお、レーザビームの照射条件次第では、改質層１７を形成した上、該改質層１７からウェーハ１の表面１ａに至るクラックを形成できる。このように、改質層形成ステップにてクラックを形成できると、クラックを形成するためのステップを別途実施する必要がなく工程を簡略化できる。 Depending on the laser beam irradiation conditions, the modified layer 17 can be formed and a crack extending from the modified layer 17 to the surface 1a of the wafer 1 can be formed. Thus, if the crack can be formed in the modified layer forming step, it is not necessary to separately perform a step for forming the crack, and the process can be simplified.
次に、分割ステップについて説明する。該分割ステップでは、該加工溝１３及び該改質層１７が形成されたウェーハに外力を付与し、該改質層１７を起点にウェーハを分割予定ライン３に沿って分割する。 Next, the division step will be described. In the dividing step, an external force is applied to the wafer on which the processed grooves 13 and the modified layer 17 are formed, and the wafer is divided along the planned dividing line 3 starting from the modified layer 17.
分割ステップでは、まず、ウェーハ１を裏面１ｂ側から研削してウェーハ１を薄化する研削ステップを実施する。研削ステップでは、該研削により生じた力が改質層１７に付与されて該改質層１７からウェーハ１の表面１ａに至るクラックを伸長させる。その後、分割ステップでは、ウェーハ１に外周方向に向いた力を付与する拡張ステップを実施する。 In the dividing step, first, a grinding step is performed in which the wafer 1 is ground from the back surface 1b side to thin the wafer 1. In the grinding step, the force generated by the grinding is applied to the modified layer 17 and the cracks extending from the modified layer 17 to the surface 1a of the wafer 1 are elongated. Thereafter, in the dividing step, an expansion step for applying a force directed to the outer peripheral direction to the wafer 1 is performed.
まず、図６を用いて分割ステップの研削ステップについて説明する。改質層形成ステップにおいて、改質層１７からウェーハ１の表面１ａに至るクラックを形成していない場合には、該研削ステップにおいて該クラックを形成する。その場合、研削で生じる外力を該改質層１７に作用させてクラックを形成する。すべての改質層１７からウェーハ１の表面１ａに至るクラック１９が形成され、ウェーハ１が裏面１ｂから研削されて該改質層１７が除去されると、個々のデバイスチップが形成される。 First, the grinding step of the division step will be described with reference to FIG. In the modified layer forming step, if no crack is formed from the modified layer 17 to the surface 1a of the wafer 1, the crack is formed in the grinding step. In that case, an external force generated by grinding is applied to the modified layer 17 to form a crack. Cracks 19 are formed from all the modified layers 17 to the front surface 1a of the wafer 1, and when the wafer 1 is ground from the back surface 1b and the modified layers 17 are removed, individual device chips are formed.
図６は、研削ステップを模式的に説明する部分断面図である。本ステップでは研削装置１４が用いられる。研削装置１４は、研削ホイール２０に垂直な回転軸を構成するスピンドル１６と、該スピンドル１６の一端側に装着され下側に研削砥石１８を備える円盤状の研削ホイール２０と、を備える。該スピンドル１６の他端側にはモータ等の回転駆動源（不図示）が連結されており、該モータが該スピンドル１６を回転させると、該スピンドル１６に装着された研削ホイール２０も回転する。 FIG. 6 is a partial cross-sectional view for schematically explaining the grinding step. In this step, the grinding device 14 is used. The grinding device 14 includes a spindle 16 that constitutes a rotation axis perpendicular to the grinding wheel 20, and a disc-shaped grinding wheel 20 that is mounted on one end side of the spindle 16 and includes a grinding wheel 18 on the lower side. A rotation driving source (not shown) such as a motor is connected to the other end side of the spindle 16, and when the motor rotates the spindle 16, the grinding wheel 20 attached to the spindle 16 also rotates.
また、研削装置１４は、研削ホイール２０と対面しウェーハ１等の被加工物を保持するチャックテーブル２２を有する。チャックテーブル２２上の保持面２２ａは、吸引源（不図示）に接続された多孔質部材で構成される。なお、チャックテーブル２２は、保持面２２ａに略垂直な軸の周りに回転可能である。さらに、研削装置１４は、昇降機構（不図示）を有しており、研削ホイール２０は該昇降機構により加工送り（下降）される。 The grinding device 14 also has a chuck table 22 that faces the grinding wheel 20 and holds a workpiece such as the wafer 1. The holding surface 22a on the chuck table 22 is composed of a porous member connected to a suction source (not shown). The chuck table 22 can rotate around an axis substantially perpendicular to the holding surface 22a. Further, the grinding device 14 has a lifting mechanism (not shown), and the grinding wheel 20 is processed and fed (lowered) by the lifting mechanism.
研削ステップでは、まず、ウェーハ１の表面１ａを下側に向け、チャックテーブル２２の保持面２２ａ上に表面保護テープ１５を介してウェーハ１を載せ置く。そして、該多孔質部材を通して該吸引源による負圧を作用させて、ウェーハ１をチャックテーブル２２上に吸引保持させる。 In the grinding step, first, the wafer 1 is placed on the holding surface 22 a of the chuck table 22 via the surface protection tape 15 with the surface 1 a of the wafer 1 facing downward. Then, a negative pressure by the suction source is applied through the porous member to suck and hold the wafer 1 on the chuck table 22.
研削時には、チャックテーブル２２を回転させるとともに、スピンドル１６を回転させて研削ホイール２０を回転させる。チャックテーブル２２及び研削ホイール２０が回転している状態で、研削ホイール２０が加工送り（下降）されて研削砥石１８がウェーハ１の裏面１ｂに当たると、該裏面１ｂの研削が開始される。そして、ウェーハ１が所定の厚さとなるように研削ホイール２０をさらに加工送りする。 At the time of grinding, the chuck table 22 is rotated and the spindle 16 is rotated to rotate the grinding wheel 20. With the chuck table 22 and the grinding wheel 20 rotating, when the grinding wheel 20 is processed (lowered) and the grinding wheel 18 hits the back surface 1b of the wafer 1, grinding of the back surface 1b is started. Then, the grinding wheel 20 is further processed and fed so that the wafer 1 has a predetermined thickness.
改質層１７を形成する際に改質層１７からウェーハ１の表面１ａに達するクラックを形成していない場合、または、該クラックの形成が不十分である場合、該研削ステップにて該クラック１９を形成する。すなわち、該研削により生じた力をウェーハ１の内部に作用させて、改質層１７からウェーハ１の厚さ方向にクラック１９を伸長させる。ウェーハ１の裏面１ｂを研削して分割予定ライン３に沿ってクラック１９を形成し、改質層１７が研削により除去されてウェーハ１が薄化されると、個々のデバイスチップが形成される。 When the crack reaching the surface 1a of the wafer 1 from the modified layer 17 is not formed when the modified layer 17 is formed, or when the crack is not sufficiently formed, the crack 19 is formed in the grinding step. Form. That is, the force generated by the grinding is applied to the inside of the wafer 1 to extend the crack 19 in the thickness direction of the wafer 1 from the modified layer 17. When the back surface 1b of the wafer 1 is ground to form a crack 19 along the planned division line 3, and the modified layer 17 is removed by grinding and the wafer 1 is thinned, individual device chips are formed.
ところで、該クラック１９が形成される前に、ウェーハ１の表面１ａ側には分割予定ライン３に沿って、機能層を分断する加工溝１３が形成されている。一方で、改質層１７も分割予定ライン３に沿って形成されるため、改質層１７と、加工溝１３と、は互いに重なる。加工溝１３が形成されている部分は機械的強度が弱いため、改質層１７から表面１ａ側に向かってクラック１９が伸長するとき、該クラック１９は加工溝１３に誘導されて、該加工溝１３に達する。そのため、クラック１９は予期せぬ方向に伸長しにくい。 By the way, before the crack 19 is formed, a processed groove 13 for dividing the functional layer is formed on the surface 1a side of the wafer 1 along the division line 3. On the other hand, since the modified layer 17 is also formed along the division line 3, the modified layer 17 and the processed groove 13 overlap each other. Since the portion where the processed groove 13 is formed has low mechanical strength, when the crack 19 extends from the modified layer 17 toward the surface 1a, the crack 19 is guided to the processed groove 13 and the processed groove 13 13 is reached. Therefore, the crack 19 is difficult to extend in an unexpected direction.
また、ウェーハ１の表面１ａ側には、分割予定ライン３上にＴＥＧ７が形成されており、該ＴＥＧ７のある部分では、加工溝１３が形成されていない。しかし、加工溝１３が形成されない場所は、分割予定ライン３の全長のうち極めて小さな領域だけである。そのため、加工溝１３が形成されていないＴＥＧ７の形成箇所においても、その前後の加工溝１３が形成されている場所に生じるクラック１９に誘導されて、同様にクラック１９がウェーハ１の表面１ａに伸長する。そして、該クラック１９が機能層を分断する。 Further, the TEG 7 is formed on the division line 3 on the surface 1a side of the wafer 1, and the processing groove 13 is not formed in a portion where the TEG 7 is present. However, the place where the processed groove 13 is not formed is only a very small region of the total length of the division planned line 3. For this reason, even in the TEG 7 formation portion where the processing groove 13 is not formed, the crack 19 is induced in the place where the processing groove 13 is formed before and after that, and the crack 19 is similarly extended to the surface 1 a of the wafer 1. To do. The crack 19 divides the functional layer.
すなわち、実施形態に係るウェーハの加工方法においては、ウェーハ１の表面１ａ側に形成されたＬｏｗ−ｋ材料を有する機能層は、分割予定ライン３に沿って加工溝１３とクラック１９とにより分断される。このとき、機能層にかかる負荷は他の方法で機能層を分断するときにかかる負荷よりも小さいくなるため、機能層の剥離が発生しにくい。 That is, in the wafer processing method according to the embodiment, the functional layer having the low-k material formed on the surface 1a side of the wafer 1 is divided by the processing groove 13 and the crack 19 along the division line 3. The At this time, since the load applied to the functional layer is smaller than the load applied when the functional layer is divided by another method, peeling of the functional layer is difficult to occur.
本実施形態に係る分割ステップでは、該研削ステップの後に、拡張ステップを実施する。拡張ステップでは、ウェーハ１に外周方向に向いた力をかけ、個々のデバイスチップ間の隙間を広げる。図７（Ａ）及び図７（Ｂ）を用いて拡張ステップについて説明する。 In the division step according to the present embodiment, an expansion step is performed after the grinding step. In the expansion step, a force directed toward the outer periphery is applied to the wafer 1 to widen the gaps between the individual device chips. The expansion step will be described with reference to FIGS. 7A and 7B.
該拡張ステップでは、ウェーハ１の裏面１ｂ側にダイシングテープを貼着し、該ダイシングテープを外周方向に拡張することにより、ウェーハ１に外周方向に向けた力を作用させ、形成された個々のデバイスチップ間の隙間を広げる。デバイスチップ間の該隙間が広げられると、個々のデバイスチップがピックアップ可能となる。図７（Ａ）は、拡張前を説明する部分断面図であり、図７（Ｂ）は、拡張後を説明する部分断面図である。 In the expansion step, a dicing tape is attached to the back surface 1b side of the wafer 1 and the dicing tape is expanded in the outer peripheral direction, whereby a force directed toward the outer peripheral direction is applied to the wafer 1 to form individual devices formed. Increase the gap between the chips. When the gap between the device chips is widened, individual device chips can be picked up. FIG. 7A is a partial cross-sectional view for explaining before expansion, and FIG. 7B is a partial cross-sectional view for explaining after expansion.
分割ステップの研削ステップの実施後に、ウェーハ１（デバイスチップ）の裏面１ｂ側に、環状のフレーム２３に張られたダイシングテープ２１を貼着する。その後、ウェーハ１の表面１ａ側に貼着されていた表面保護テープ１５を剥離する。そして、フレーム２３ごとウェーハ１を拡張装置２４上に載せ置く。 After the grinding step of the division step, a dicing tape 21 stretched on an annular frame 23 is attached to the back surface 1b side of the wafer 1 (device chip). Thereafter, the surface protection tape 15 attached to the front surface 1a side of the wafer 1 is peeled off. Then, the wafer 1 together with the frame 23 is placed on the expansion device 24.
拡張ステップで用いる拡張装置２４は、図７（Ａ）に示す通り、拡張ドラム２６と、支持部材２８と、を有する。支持部材２８の上方には、拡張ドラム２６上に載せ置かれたフレーム２３を保持する機構を有する。拡張ドラム２６は、略円筒状の部材であり、上下方向に支持部材２８に対して相対的に移動できる。 The expansion device 24 used in the expansion step includes an expansion drum 26 and a support member 28 as shown in FIG. Above the support member 28, there is a mechanism for holding the frame 23 placed on the expansion drum 26. The expansion drum 26 is a substantially cylindrical member and can move relative to the support member 28 in the vertical direction.
拡張装置２４の拡張ドラム上２６上に、該フレーム２３ごとウェーハ１を載せ置いた後、支持部材２８に該フレーム２３を保持させて固定する。次に、拡張ドラム２６を該支持部材２８に対して相対的に上方に移動させる。すると、ダイシングテープ２１が外周方向に向けて拡張される。 After placing the wafer 1 together with the frame 23 on the expansion drum 26 of the expansion device 24, the frame 23 is held and fixed to the support member 28. Next, the expansion drum 26 is moved upward relative to the support member 28. Then, the dicing tape 21 is expanded toward the outer peripheral direction.
図７（Ｂ）は、ダイシングテープ２１が拡張されたときの状態を説明する部分断面図である。図７（Ｂ）に示す通り、ダイシングテープ２１が拡張されると、該ダイシングテープ２１上のウェーハ１に外周方向に向けた力が作用して、個々のデバイスチップ２５間の隙間が拡張される。 FIG. 7B is a partial cross-sectional view illustrating a state when the dicing tape 21 is expanded. As shown in FIG. 7B, when the dicing tape 21 is expanded, a force in the outer peripheral direction acts on the wafer 1 on the dicing tape 21 and the gaps between the individual device chips 25 are expanded. .
図８（Ａ）は、ダイシングテープ２１の拡張後のウェーハ１（デバイスチップ２５）の一部を示す上面図である。図８（Ａ）に示す通り、ウェーハ１は分割予定ライン３に沿って分割されて個々のデバイスチップ２５が形成される。該分割予定ライン３において、Ｌｏｗ−ｋ膜からなる機能層５ａはレーザビームによるアブレーション加工により分断されるため、該機能層５ａに剥離等の問題は生じない。 FIG. 8A is a top view showing a part of the wafer 1 (device chip 25) after the dicing tape 21 is expanded. As shown in FIG. 8A, the wafer 1 is divided along the division lines 3 to form individual device chips 25. In the planned division line 3, the functional layer 5a made of a low-k film is divided by ablation processing with a laser beam, so that there is no problem such as peeling in the functional layer 5a.
図８（Ｂ）は、ダイシングテープ２１の拡張後のウェーハ１（デバイスチップ２５）の一部を示す断面図である。図８（Ｂ）に示す通り、金属を含むＴＥＧ７も分断されている。金属を含むＴＥＧ７は、レーザビームによるアブレーション加工等で分断されるのではないため、分断箇所に上下方向に延びた金属のバリが形成されない。そのため、形成されたデバイスチップ２５の表面には該バリ等の突起は形成されず、表面が平坦となる。 FIG. 8B is a cross-sectional view showing a part of the wafer 1 (device chip 25) after the dicing tape 21 is expanded. As shown in FIG. 8B, the TEG 7 containing metal is also divided. Since the TEG 7 containing metal is not divided by ablation processing using a laser beam or the like, a metal burr extending in the vertical direction is not formed at the part of the division. Therefore, protrusions such as burrs are not formed on the surface of the formed device chip 25, and the surface becomes flat.
以上説明した通り、本実施形態に係るウェーハ加工方法によると、該ウェーハの該機能層を剥離させず該金属のバリを生じさせずに該ウェーハを分割できる。 As described above, according to the wafer processing method according to the present embodiment, the wafer can be divided without peeling off the functional layer of the wafer and without generating burrs of the metal.
なお、本発明は、上記実施形態の記載に限定されず、種々変更して実施可能である。例えば、上記実施形態では、研削ステップにおいて生じた力を改質層にかけることで、改質層からクラックからウェーハの表面に伸長するクラックを形成してウェーハを分断した。しかし、本発明はこれに限定されずに、例えば、研削ステップではクラックを生じさせずに、拡張ステップにおいてウェーハに外周方向に向かって力をかけることにより該クラックを伸長させてもよい。 In addition, this invention is not limited to description of the said embodiment, A various change can be implemented. For example, in the above embodiment, the force generated in the grinding step is applied to the modified layer to form a crack extending from the crack to the surface of the wafer from the modified layer, thereby dividing the wafer. However, the present invention is not limited to this. For example, the crack may be extended by applying a force toward the outer periphery in the expansion step without generating a crack in the grinding step.
その他、上記実施形態に係る構造、方法等は、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施できる。 In addition, the structure, method, and the like according to the above-described embodiment can be appropriately modified and implemented without departing from the scope of the object of the present invention.
１ ウェーハ
１ａ 表面
１ｂ 裏面
３ 分割予定ライン
５ デバイス
５ａ 機能層
７ ＴＥＧ
９，２３ フレーム
１１ テープ
１３ 加工溝
１５ 表面保護テープ
１７ 改質層
１９ クラック
２１ ダイシングテープ
２５ デバイスチップ
２，８ レーザ加工装置
４，１０，２２ チャックテーブル
４ａ，１０ａ，２２ａ 保持面
６，１２ 加工ヘッド
１４ 研削装置
１６ スピンドル
１８ 研削砥石
２０ 研削ホイール
２４ 拡張装置
２６ 拡張ドラム
２８ 支持部材
DESCRIPTION OF SYMBOLS 1 Wafer 1a Front surface 1b Back surface 3 Scheduled division line 5 Device 5a Functional layer 7 TEG
9, 23 Frame 11 Tape 13 Processing groove 15 Surface protective tape 17 Modified layer 19 Crack 21 Dicing tape 25 Device chip 2,8 Laser processing device 4,10,22 Chuck table 4a, 10a, 22a Holding surface 6,12 Processing head DESCRIPTION OF SYMBOLS 14 Grinding device 16 Spindle 18 Grinding wheel 20 Grinding wheel 24 Expansion device 26 Expansion drum 28 Support member
Claims (2)
該機能層に吸収される波長のレーザビームを、ウェーハの該表面側から該分割予定ラインに沿って照射し、該機能層を分断する加工溝を形成する加工溝形成ステップと、
該ウェーハに対して透過性を有する波長のレーザビームを、該ウェーハの裏面側から該分割予定ラインに沿って照射し、該ウェーハの内部に該分割予定ラインに沿う改質層を形成する改質層形成ステップと、
該加工溝及び該改質層が形成されたウェーハに外力を付与し、該改質層を起点にウェーハを該分割予定ラインに沿って分割する分割ステップと、を備え、
該加工溝形成ステップでは、該分割予定ラインの該ＴＥＧが形成されていない領域にのみ該レーザビームを照射することを特徴とするウェーハの加工方法。 Dividing a wafer having a functional layer, a plurality of devices including the functional layer, a division line that divides the device, and a TEG including a metal that overlaps the division line along the division line A wafer processing method,
A processing groove forming step for forming a processing groove for dividing the functional layer by irradiating a laser beam having a wavelength absorbed by the functional layer from the surface side of the wafer along the division line.
A modification that irradiates a laser beam having a wavelength that is transmissive to the wafer along the division line from the back side of the wafer, and forms a modified layer along the division line inside the wafer. A layer forming step;
A dividing step of applying an external force to the wafer on which the processed groove and the modified layer are formed, and dividing the wafer along the planned dividing line with the modified layer as a starting point,
In the processing groove forming step, the laser beam is irradiated only to a region where the TEG is not formed on the division line.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016239559A JP6815692B2 (en) | 2016-12-09 | 2016-12-09 | Wafer processing method |
| KR1020170167305A KR102349663B1 (en) | 2016-12-09 | 2017-12-07 | Wafer processing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016239559A JP6815692B2 (en) | 2016-12-09 | 2016-12-09 | Wafer processing method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2018098296A true JP2018098296A (en) | 2018-06-21 |
| JP6815692B2 JP6815692B2 (en) | 2021-01-20 |
Family
ID=62633748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016239559A Active JP6815692B2 (en) | 2016-12-09 | 2016-12-09 | Wafer processing method |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6815692B2 (en) |
| KR (1) | KR102349663B1 (en) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110783250A (en) * | 2018-07-31 | 2020-02-11 | 株式会社迪思科 | Method for processing wafer |
| JP2020057743A (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| WO2020071450A1 (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, method for manufacturing semiconductor device, and inspecting device |
| JP2020057741A (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| JP2020077782A (en) * | 2018-11-08 | 2020-05-21 | 株式会社ディスコ | Method for processing wafer |
| JP2021064640A (en) * | 2019-10-10 | 2021-04-22 | 株式会社ディスコ | Wafer processing method |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102653165B1 (en) * | 2018-11-22 | 2024-04-01 | 삼성전자주식회사 | Semiconductor device, semiconductor chip and method of sawing a semiconductor substrate |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318966A (en) * | 2005-05-10 | 2006-11-24 | Disco Abrasive Syst Ltd | Semiconductor wafer |
| JP2006344795A (en) * | 2005-06-09 | 2006-12-21 | Disco Abrasive Syst Ltd | Dividing method of wafer |
| JP2011187479A (en) * | 2010-03-04 | 2011-09-22 | Disco Corp | Wafer processing method |
| JP2012114322A (en) * | 2010-11-26 | 2012-06-14 | Shinko Electric Ind Co Ltd | Dicing method of semiconductor wafer |
| JP2014146810A (en) * | 2014-03-03 | 2014-08-14 | Disco Abrasive Syst Ltd | Wafer dividing method |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4377300B2 (en) * | 2004-06-22 | 2009-12-02 | Ｎｅｃエレクトロニクス株式会社 | Semiconductor wafer and semiconductor device manufacturing method |
| JP2007012878A (en) * | 2005-06-30 | 2007-01-18 | Disco Abrasive Syst Ltd | Method of dividing wafer |
| WO2007055010A1 (en) * | 2005-11-10 | 2007-05-18 | Renesas Technology Corp. | Semiconductor device manufacturing method and semiconductor device |
| JP2007173475A (en) | 2005-12-21 | 2007-07-05 | Disco Abrasive Syst Ltd | Method for dividing wafer |
| JP2009032726A (en) * | 2007-07-24 | 2009-02-12 | Disco Abrasive Syst Ltd | Method for dividing wafer |
| US8952497B2 (en) * | 2012-09-14 | 2015-02-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Scribe lines in wafers |
| JP2015106693A (en) * | 2013-12-02 | 2015-06-08 | 旭化成エレクトロニクス株式会社 | Semiconductor wafer and semiconductor device manufacturing method |
-
2016
- 2016-12-09 JP JP2016239559A patent/JP6815692B2/en active Active
-
2017
- 2017-12-07 KR KR1020170167305A patent/KR102349663B1/en active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006318966A (en) * | 2005-05-10 | 2006-11-24 | Disco Abrasive Syst Ltd | Semiconductor wafer |
| JP2006344795A (en) * | 2005-06-09 | 2006-12-21 | Disco Abrasive Syst Ltd | Dividing method of wafer |
| JP2011187479A (en) * | 2010-03-04 | 2011-09-22 | Disco Corp | Wafer processing method |
| JP2012114322A (en) * | 2010-11-26 | 2012-06-14 | Shinko Electric Ind Co Ltd | Dicing method of semiconductor wafer |
| JP2014146810A (en) * | 2014-03-03 | 2014-08-14 | Disco Abrasive Syst Ltd | Wafer dividing method |
Cited By (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110783250A (en) * | 2018-07-31 | 2020-02-11 | 株式会社迪思科 | Method for processing wafer |
| US11450576B2 (en) | 2018-10-04 | 2022-09-20 | Hamamatsu Photonics K.K. | Laser processing method, method for manufacturing semiconductor device, and inspecting device |
| JP2020057741A (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| CN112789707A (en) * | 2018-10-04 | 2021-05-11 | 浜松光子学株式会社 | Laser processing method, semiconductor device manufacturing method, and inspection apparatus |
| CN112805811A (en) * | 2018-10-04 | 2021-05-14 | 浜松光子学株式会社 | Laser processing method, semiconductor device manufacturing method, and inspection apparatus |
| WO2020071458A1 (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method, and examination device |
| WO2020071455A1 (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method, and examination device |
| CN112789708A (en) * | 2018-10-04 | 2021-05-11 | 浜松光子学株式会社 | Laser processing method, semiconductor device manufacturing method, and inspection apparatus |
| CN112789708B (en) * | 2018-10-04 | 2023-12-15 | 浜松光子学株式会社 | Laser processing method, semiconductor device manufacturing method and inspection apparatus |
| CN112805811B (en) * | 2018-10-04 | 2024-03-26 | 浜松光子学株式会社 | Laser processing method, semiconductor device manufacturing method and inspection apparatus |
| WO2020071450A1 (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, method for manufacturing semiconductor device, and inspecting device |
| JP2020057742A (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| JP2020057743A (en) * | 2018-10-04 | 2020-04-09 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| JP7171353B2 (en) | 2018-10-04 | 2022-11-15 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| JP7307534B2 (en) | 2018-10-04 | 2023-07-12 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection apparatus |
| JP7307533B2 (en) | 2018-10-04 | 2023-07-12 | 浜松ホトニクス株式会社 | Laser processing method, semiconductor device manufacturing method and inspection device |
| TWI813782B (en) * | 2018-10-04 | 2023-09-01 | 日商濱松赫德尼古斯股份有限公司 | Laser processing method, semiconductor device manufacturing method, and inspection device |
| JP2020077782A (en) * | 2018-11-08 | 2020-05-21 | 株式会社ディスコ | Method for processing wafer |
| JP2021064640A (en) * | 2019-10-10 | 2021-04-22 | 株式会社ディスコ | Wafer processing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20180066864A (en) | 2018-06-19 |
| KR102349663B1 (en) | 2022-01-11 |
| JP6815692B2 (en) | 2021-01-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102349663B1 (en) | Wafer processing method | |
| JP6078376B2 (en) | Wafer processing method | |
| JP4959422B2 (en) | Wafer division method | |
| JP6305853B2 (en) | Wafer processing method | |
| TWI732949B (en) | Wafer processing method | |
| JP6178077B2 (en) | Wafer processing method | |
| JP6189208B2 (en) | Wafer processing method | |
| JP2008283025A (en) | Method of dividing wafer | |
| JP2011187479A (en) | Wafer processing method | |
| JP2005142398A (en) | Dividing method of semiconductor wafer | |
| JP2008294191A (en) | Wafer dividing method | |
| CN108022876B (en) | Method for processing wafer | |
| TWI732950B (en) | Wafer processing method | |
| JP6257365B2 (en) | Wafer processing method | |
| KR20130052721A (en) | Manufacturing method of chip | |
| JP2015023135A (en) | Wafer processing method | |
| JP2014013807A (en) | Wafer processing method | |
| US20150255288A1 (en) | Plate-like object processing method | |
| JP2013219271A (en) | Method for processing optical device wafer | |
| JP6270520B2 (en) | Wafer processing method | |
| US11024542B2 (en) | Manufacturing method of device chip | |
| JP2014011381A (en) | Wafer processing method | |
| JP2013219076A (en) | Method for processing optical device wafer | |
| JP2010251416A (en) | Method of manufacturing semiconductor device | |
| JP6346067B2 (en) | Wafer processing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20191018 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20200820 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20200825 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20201016 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20201222 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20201222 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6815692 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |