JP5012285B2 - Hadamard transform circuit - Google Patents
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Description
本発明はアダマール変換回路に関し、特に複数のチャネライゼーションコードで拡散され、多重化された拡散データをアダマール変換によって復元するアダマール変換回路に関する。 The present invention relates to a Hadamard transform circuit, and more particularly to a Hadamard transform circuit that restores spread data that has been spread and multiplexed with a plurality of channelization codes by Hadamard transform.
近年、無線端末の高速通信サービスとして、HSDPA(High Speed Downlink Packet Access)と呼ばれるサービスが提供されつつある。このHSDPAで提供される通信速度は、サービスカテゴリにより最大速度が規定されており、また、通信環境に応じて可変する(ベストエフォート型)。 In recent years, a service called HSDPA (High Speed Downlink Packet Access) is being provided as a high-speed communication service for wireless terminals. The maximum communication speed provided by the HSDPA is defined by the service category, and varies according to the communication environment (best effort type).
端末は、HS−PDSCH(High-Speed Physical Downlink Shared Channel)によりデータを受信するが、HS−PDSCHのマルチコード数により通信速度が増減する。つまり、サービスカテゴリや通信環境によって、HS−PDSCHのマルチコード数が可変する。 The terminal receives data through HS-PDSCH (High-Speed Physical Downlink Shared Channel), but the communication speed increases or decreases depending on the number of HS-PDSCH multicodes. That is, the number of HS-PDSCH multicodes varies depending on the service category and communication environment.
このマルチコードに対する逆拡散処理として、FHT(Fast Hadamard Transform)を用いたFHT回路がしばしば用いられる(例えば、特許文献1参照)。FHT回路では、マルチコードに対する逆拡散出力を同時に得ることが可能であり、マルチコードに対する逆拡散処理にメリットがある。 As a despreading process for the multicode, an FHT circuit using FHT (Fast Hadamard Transform) is often used (for example, see Patent Document 1). In the FHT circuit, it is possible to obtain a despread output for a multicode at the same time, which is advantageous in the despread processing for the multicode.
ところが、HS−PDSCHでは、前述した通りマルチコード数が増減する。そのため、マルチコード数が少ない場合、FHT回路は、演算動作する必要がない部分が生じる。つまり、マルチコード数が多い場合は、FHT回路は有効に機能するが、マルチコード数が少ない場合は、無駄に動作する部分が増加する。
このように、マルチコード数が可変すると、回路に不要に動作する部分が生じ、演算量および回路の消費電力の効率が低いという問題点があった。
本発明はこのような点に鑑みてなされたものであり、アダマール変換の演算量および回路の消費電力を低減することができるアダマール変換回路を提供することを目的とする。
As described above, when the number of multi-codes is variable, there is a problem in that a part that operates unnecessarily occurs in the circuit, and the efficiency of calculation amount and power consumption of the circuit is low.
The present invention has been made in view of these points, and an object thereof is to provide a Hadamard transform circuit capable of reducing the amount of Hadamard transform computation and the power consumption of the circuit.
本発明では上記問題を解決するために、図1に示すような複数のチャネライゼーションコードで拡散され、多重化された拡散データをアダマール変換によって復元するアダマール変換回路において、アダマール変換を行うための複数のバタフライ演算の各段における演算結果を保持するバッファ1と、バッファ1に保持されている演算結果を用いて次段の複数のバタフライ演算を行い、その演算結果をバッファ1に保持するアダー2と、チャネライゼーションコードを識別する識別番号に基づいて、アダー2の複数のバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断するアダー動作判断手段3と、を有することを特徴とするアダマール変換回路が提供される。
In the present invention, in order to solve the above problem, a plurality of Hadamard transform circuits for performing Hadamard transform in a Hadamard transform circuit that restores spread data that has been spread and multiplexed by a plurality of channelization codes as shown in FIG. A
このようなアダマール変換回路によれば、アダー動作判断手段3は、アダー2のバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断する。これにより、アダー2の不要な加算処理を省略することができる。
According to such a Hadamard transform circuit, the adder operation determination means 3 determines whether or not the addition process is necessary in each addition process in the butterfly calculation of the
本発明のアダマール変換回路では、アダーのバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断するようにした。これによって、アダーの不要な加算処理を省略することができるようになり、アダマール変換の演算量および回路の消費電力を低減することができる。 In the Hadamard transform circuit of the present invention, it is determined whether or not the addition processing is necessary in each addition processing in the adder butterfly calculation. As a result, unnecessary addition processing of an adder can be omitted, and the amount of Hadamard transform computation and the power consumption of the circuit can be reduced.
以下、本発明の原理を図面を参照して詳細に説明する。
図1は、アダマール変換回路の概要を示した図である。図に示すようにアダマール変換回路は、バッファ1、アダー2、アダー動作判断手段3、および乗算器4を有している。図に示すアダマール変換回路は、複数のチャネライゼーションコードで拡散され、多重化された拡散データを、アダマール変換によって同時に複数復元することができる。
Hereinafter, the principle of the present invention will be described in detail with reference to the drawings.
FIG. 1 is a diagram showing an outline of a Hadamard transform circuit. As shown in the figure, the Hadamard transform circuit includes a
バッファ1は、拡散データが入力され、複数のバタフライ演算の各段における演算結果を保持する。例えば、拡散データが16チップの場合、16×4段のバタフライ演算が行われ、バッファ1は、1〜4段の各段で行われるバタフライ演算の演算結果を保持する。
The
アダー2は、バッファ1に保持されている拡散データ、またはバタフライ演算の演算結果を用いて次段のバタフライ演算を行い、その演算結果をバッファ1に保持する。
アダー動作判断手段3には、拡散データの拡散に使用したチャネライゼーションコードの識別番号が入力される。アダー動作判断手段3は、入力された識別番号に基づいて、アダー2の複数のバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断する。アダー動作判断手段3は、判断したアダー2の不要な加算処理では、バッファ1からアダー2にデータを出力しないようにし、その加算処理を省略するようにする。
The
The adder operation determination means 3 receives the identification number of the channelization code used for spreading the spread data. Based on the input identification number, the adder operation determination means 3 determines whether or not the addition process is necessary in the individual addition processes in the plurality of butterfly computations of the
例えば、データを拡散したチャネライゼーションコードの識別番号が1〜5であったとする。この場合、アダー動作判断手段3は、この識別番号1〜5に基づいて、アダー2のバタフライ演算におけるどの加算処理が不要か判断する。そして、判断したアダー2の不要な加算処理では、バッファ1からアダー2にその加算処理のためのデータを出力しないようにし、次の加算処理に必要なデータを出力するようにする。すなわち、アダー動作判断手段3は、アダー2の不要な加算処理を省略するようにする。
For example, it is assumed that the identification numbers of channelization codes in which data is spread are 1 to 5. In this case, the adder
図2は、アダマール変換回路の加算処理不要の判断単位を説明する図である。図2の(A),(B)には、バタフライ演算の例が示してある。図2の(A),(B)に示す点線丸は、図1に示したアダー2の加算処理が対応する。バタフライ演算は、図2の(A),(B)に示すように、in1,in2のデータ(バッファ1に保持されている拡散データまたは、前段のバタフライ演算結果)を矢印に示すように加算演算し、out1,out2の次段のバタフライ演算結果を得る。
FIG. 2 is a diagram illustrating a determination unit that does not require addition processing in the Hadamard transform circuit. 2A and 2B show examples of butterfly computation. The dotted circles shown in FIGS. 2A and 2B correspond to the addition process of the
アダー動作判断手段3は、複数のバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断する。従って、アダー動作判断手段3は、図2の(A)に示すバタフライ演算単位で動作を停止するのではなく、図2の(B)の点線矢印に示すように、バタフライ演算のout1,out2の加算処理単位で動作を停止する。すなわち、アダー動作判断手段3は、アダー単位で処理を停止させる。
Adder operation determination means 3 determines whether or not the addition processing is necessary in each addition processing in a plurality of butterfly calculations. Therefore, the adder operation determination means 3 does not stop the operation in the butterfly calculation unit shown in FIG. 2A, but as shown by the dotted arrows in FIG. Stops operation in increment processing units. That is, the adder
図1の説明に戻る。乗算器4は、バッファ1から出力されるデータに1または−1を乗算する。バタフライ演算では、加減算処理が行われ、乗算器4は、バタフライ演算の減算処理が必要な場合に、データに−1を乗算する。これにより、アダー2は、データの加算処理を行っているが実質減算処理も行うことができる。
Returning to the description of FIG. The
このように、アダマール変換回路は、アダーのバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断するようにした。これによって、アダーの不要な加算処理を省略することができるようになり、アダマール変換の演算量および回路の消費電力を低減することができる。 As described above, the Hadamard transform circuit determines whether or not the addition processing is necessary in each addition processing in the adder butterfly calculation. As a result, unnecessary addition processing of an adder can be omitted, and the amount of Hadamard transform computation and the power consumption of the circuit can be reduced.
次に、本発明の第1の実施の形態を図面を参照して詳細に説明する。
図3は、第1の実施の形態に係るFHT回路を適用した端末のシステム構成例を示す図である。図には、端末11,12および基地局13が示してある。
Next, a first embodiment of the present invention will be described in detail with reference to the drawings.
FIG. 3 is a diagram illustrating a system configuration example of a terminal to which the FHT circuit according to the first embodiment is applied. In the figure,
端末11,12は、基地局13からHS−PDSCHによってデータ受信を行う。基地局13は、端末11,12が対応しているサービスカテゴリや通信環境によって、端末11,12に割り当てるマルチコード数を可変する。端末11,12は、FHT回路を搭載し、マルチコードに対する逆拡散出力を同時に得ることができる。
The
HS−PDSCHの拡散率は、SF(Spreading Factor)=16である。SF=16の場合、基地局13は、ユーザ(端末)を識別するためのチャネライゼーションコードCc(SF,k)を16個作成することができる。kは、チャネライゼーションコードを識別するための識別番号であり、SF=16の場合、k=0〜15である。具体的には、基地局13は、Cc(16,0),Cc(16,1),…,Cc(16,15)と、16個のチャネライゼーションコードを作成することができる。なお、基地局13は、1つの端末に1個のチャネライゼーションコードを割り当てれば、16台の端末との通信を識別することができる。
The spreading factor of HS-PDSCH is SF (Spreading Factor) = 16. In the case of SF = 16, the
マルチコードとは、基地局13が複数のチャネライゼーションコードを1セットとして端末11,12に割り当て、無線通信する方式である。基地局13は、1つの端末に多くのチャネライゼーションコードを割り当てれば、複数のデータを複数のチャネライゼーションコードで拡散し、多重して無線送信できるため、無線通信できるデータ量が増加して通信速度を向上することができる。
The multi-code is a method in which the
図4は、FHTのバタフライ演算例を示した図である。図3に示した端末11は、FHT回路により、図4に示すバタフライ演算を行うことによって、マルチコードに対する逆拡散出力を同時に得ることができる。端末12も同様である。 FIG. 4 is a diagram illustrating an example of FHT butterfly computation. The terminal 11 shown in FIG. 3 can simultaneously obtain the despread output for the multicode by performing the butterfly operation shown in FIG. 4 using the FHT circuit. The same applies to the terminal 12.
図4に示すinには、基地局13から受信した拡散データ(チップ)が入力される。図4は、HS−PDSCHのSF=16の例が示してあり、inには、16チップのデータが入力される。
In the in shown in FIG. 4, the spread data (chip) received from the
図4に示す+の記号は、加算演算(アダー)を示す。アダーは、矢印の起点のデータを加算する。例えば、図4に示す16×4段のアダーの、一番左上のアダーは、基地局13から受信したチップ0とチップ8とを加算する。その右隣のアダーは、一番左上のアダーの加算結果と、そのアダーから4個下のアダーの加算結果とを加算する。なお、SF=16の場合、逆拡散に必要なFHTのバタフライ演算用アダー数は、16チップ×4段で64個となる。
The symbol “+” shown in FIG. 4 indicates an addition operation (adder). The adder adds the data of the starting point of the arrow. For example, the top left adder of the 16 × 4 stage adder shown in FIG. 4 adds
図4に示す点線矢印は、データを−1乗算して次のアダーに出力していることを示している。例えば、図4に示す一番左上から8個下のアダーは、チップ0と、−1乗算したチップ8とを加算する。つまり、このアダーは、加算演算を行っているが、結果として減算をしているのと同じである。
The dotted line arrows shown in FIG. 4 indicate that the data is multiplied by −1 and output to the next adder. For example, the adder eight lower than the upper left in FIG. 4 adds
なお、データの−1乗算は、例えば、−1の乗算を行う乗算器をアダーの前段に設けることにより可能である。
FHT回路は、図4に示すバタフライ演算を行うことによって、図4に示すoutから逆拡散出力を得ることができる。例えば、図のout0からは、k=0のチャネライゼーションコードに対する逆拡散出力を得ることができ、out1からは、k=8のチャネライゼーションコードに対する逆拡散出力を得ることができる。なお、図4に示すkは、outから得られる逆拡散出力のチャネライゼーションコードの識別番号を示している。
Note that the data can be multiplied by −1, for example, by providing a multiplier that performs multiplication of −1 in the preceding stage of the adder.
The FHT circuit can obtain a despread output from out shown in FIG. 4 by performing the butterfly operation shown in FIG. For example, a despread output for a channelization code of k = 0 can be obtained from out0 in the figure, and a despread output for a channelization code of k = 8 can be obtained from out1. 4 indicates the identification number of the despread output channelization code obtained from out.
従来のFHT回路では、マルチコード数に関係なく、16×4段の全アダーが使用されていた。例えば、k=1〜5の5個のチャネライゼーションコードしか使用していない場合であっても、16×4段の全アダーを動作させてバタフライ演算を行っていた。 In the conventional FHT circuit, all adders of 16 × 4 stages are used regardless of the number of multicodes. For example, even when only five channelization codes of k = 1 to 5 are used, the butterfly calculation is performed by operating all adders of 16 × 4 stages.
これに対し、端末11に搭載されるFHT回路では、動作する必要のないアダーに対しては、その動作を停止するようにする。また、バタフライ演算単位ではなく、アダー単位で動作を停止するようにする。 On the other hand, in the FHT circuit mounted on the terminal 11, the operation of an adder that does not need to operate is stopped. Also, the operation is stopped in units of adders, not in units of butterfly computation.
例えば、基地局13は、k=1〜5のチャネライゼーションコードの識別番号を端末11に割り当て、データ拡散し、無線送信したとする。この場合、端末11のFHT回路は、図4の斜線が付されたアダーの動作を停止する。すなわち、FHT回路は、k=1〜5のバタフライ演算に不要なアダーの動作を停止する。
For example, it is assumed that the
動作不要なアダーは、使用されていないチャネライゼーションコードの識別番号の逆拡散結果を出力するアダーを、最終段(図4の一番左のアダーの列を1段目、その右のアダーの列を2段目、…とし、4段目を最終段とする)のアダーから入力(in)側に向かってたどっていくことにより分かる。 The adder that does not require operation is the adder that outputs the result of despreading the identification number of the unused channelization code, the last stage (the leftmost adder row in FIG. 4 is the first row, the right adder row) Can be understood by tracing from the adder of the second stage to the input (in) side.
例えば、図4の例の場合、使用されていない識別番号k=0,6〜15に対応する4段目のアダーが、動作を停止すべきアダーと分かる。なお、図4の4段目の斜線を付したアダーが、動作を停止すべきアダーである。 For example, in the case of the example of FIG. 4, it can be understood that the fourth-stage adder corresponding to the unused identification numbers k = 0, 6 to 15 is the adder whose operation should be stopped. It should be noted that the adder with the diagonal line in the fourth row in FIG. 4 is the adder whose operation should be stopped.
次いで、3段目のアダーにおいて、4段目の動作を停止するアダーのみに加算結果を出力するアダーが、動作を停止すべきアダーと分かる。図4の例では、3段目の上から1,2,7,8,15,16番目のアダーが、4段目の動作を停止するアダーのみに加算結果を出力しており、これらのアダーが動作を停止すべきアダーと分かる。なお、図4の3段目の斜線を付したアダーが、動作を停止すべきアダーである。 Next, in the third-stage adder, the adder that outputs the addition result only to the adder that stops the fourth-stage operation is known as the adder whose operation should be stopped. In the example of FIG. 4, the first, second, seventh, eighth, fifteenth, and sixteenth adders from the top of the third stage output the addition result only to the adder that stops the fourth stage operation. Can be seen as an adder that should stop operating. Note that the adder with the hatched line in the third row in FIG. 4 is the adder whose operation should be stopped.
次いで、2段目のアダーにおいて、3段目の動作を停止するアダーのみに加算結果を出力しているアダーが、動作を停止すべきアダーと分かる。なお、図4の例では、2段目のアダーにおいて、3段目の動作を停止するアダーのみに加算結果を出力するアダーは存在しない。 Next, in the second-stage adder, the adder that outputs the addition result only to the adder that stops the third-stage operation is known as the adder whose operation should be stopped. In the example of FIG. 4, in the second-stage adder, there is no adder that outputs the addition result only to the adder that stops the third-stage operation.
すなわち、k=1〜5の逆拡散出力を得るのに、斜線が付されたアダーの動作を停止させても、バタフライ演算結果に影響はない。これにより、FHT回路の消費電力を低減することができる。なお、図の一点鎖線は、アダーから加算結果が出力されないことを示している(アダーの動作を停止したことを示す)。 That is, even if the operation of the adder with hatching is stopped to obtain the despread output of k = 1 to 5, there is no effect on the butterfly calculation result. Thereby, the power consumption of the FHT circuit can be reduced. Note that the alternate long and short dash line in the figure indicates that the addition result is not output from the adder (indicating that the operation of the adder has been stopped).
図5は、FHT回路の別のバタフライ演算例を示した図である。図5のバタフライ演算は、図4のバタフライ演算と順番が異なっているだけで、演算内容自体は同様である。すなわち、図5のバタフライ演算は、図4のバタフライ演算と演算方向が逆なだけである。図5の記号等は、図4と同様であり、その説明を省略する。 FIG. 5 is a diagram showing another example of butterfly computation of the FHT circuit. The butterfly calculation in FIG. 5 is the same as the butterfly calculation in FIG. 4 except for the order. That is, the butterfly calculation of FIG. 5 is only the reverse of the calculation direction of the butterfly calculation of FIG. The symbols and the like in FIG. 5 are the same as those in FIG.
図5の場合も、動作を停止させるアダーは、図4と同様の考え方によって分かる。例えば、図4と同様に、端末11にk=1〜5のチャネライゼーションコードが割り当てられたとする。この場合、使用されていないチャネライゼーションコードの識別番号k=0,6〜15の逆拡散結果を出力するアダーを、最終段のアダーから入力側に向かってたどっていけば、動作不要なアダーが分かる。 Also in the case of FIG. 5, the adder for stopping the operation can be understood by the same idea as in FIG. 4. For example, assume that channelization codes of k = 1 to 5 are assigned to the terminal 11 as in FIG. In this case, if the adder that outputs the despreading result of the identification numbers k = 0, 6 to 15 of the unused channelization codes is traced from the final stage adder to the input side, an adder that does not require operation is obtained. I understand.
図5の例の場合、使用されていない識別番号k=0,6〜15に対応する4段目のアダーが、動作を停止すべきアダーと分かる。なお、図5の4段目の斜線を付したアダーが、動作を停止すべきアダーである。 In the case of the example in FIG. 5, it can be seen that the fourth-stage adder corresponding to the unused identification numbers k = 0, 6 to 15 is the adder whose operation should be stopped. Note that the adder with the diagonal line in the fourth row in FIG. 5 is the adder whose operation should be stopped.
次いで、3段目のアダーにおいて、4段目の動作を停止するアダーのみに加算結果を出力するアダーが、動作を停止すべきアダーと分かる。図5の例では、3段目の上から2,4,6〜8,10,12,14〜16番目のアダーが、4段目の動作を停止するアダーのみに加算結果を出力しており、これらのアダーが動作を停止すべきアダーと分かる。なお、図5の3段目の斜線を付したアダーが、動作を停止すべきアダーである。 Next, in the third-stage adder, the adder that outputs the addition result only to the adder that stops the fourth-stage operation is known as the adder whose operation should be stopped. In the example of FIG. 5, the second, fourth, sixth to eighth, tenth, twelfth, fourteenth to sixteenth adders from the top of the third stage output the addition result only to the adder that stops the operation of the fourth stage. These adders are known as adders that should stop operating. The adder with the hatched line in the third row in FIG. 5 is the adder whose operation should be stopped.
次いで、2段目のアダーにおいて、3段目の動作を停止するアダーのみに加算結果を出力するアダーが、動作を停止すべきアダーと分かる。図5の例では、2段目の上から2,4,6,8,10,12,14,16番目のアダーが、3段目の動作を停止するアダーのみに加算結果を出力しており、これらのアダーが動作を停止すべきアダーと分かる。なお、図5の2段目の斜線を付したアダーが、動作を停止すべきアダーである。 Next, in the second-stage adder, the adder that outputs the addition result only to the adder that stops the third-stage operation is known as the adder whose operation should be stopped. In the example of FIG. 5, the second, fourth, sixth, eighth, tenth, twelfth, fourteenth and sixteenth adders from the top of the second stage output the addition result only to the adder that stops the third stage operation. These adders are known as adders that should stop operating. Note that the adder with the hatched line in FIG. 5 is the adder whose operation should be stopped.
最後に、1段目のアダーにおいて、2段目の動作を停止するアダーのみに加算結果を出力するアダーが、動作を停止すべきアダーと分かる。図5の例では、1段目の上から2,4,6,8,10,12,14,16番目のアダーが、2段目の動作を停止するアダーのみに加算結果を出力しており、これらのアダーが動作を停止すべきアダーと分かる。なお、図5の1段目の斜線を付したアダーが、動作を停止すべきアダーである。 Finally, in the first-stage adder, the adder that outputs the addition result only to the adder that stops the second-stage operation is recognized as the adder whose operation should be stopped. In the example of FIG. 5, the second, fourth, sixth, eighth, tenth, twelfth, fourteenth and sixteenth adders from the top of the first stage output the addition result only to the adder that stops the second stage operation. These adders are known as adders that should stop operating. Note that the adder with the hatched line in FIG. 5 is the adder whose operation should be stopped.
このように、異なるバタフライ演算によってもFHT回路の演算量および消費電力を低減することができる。
図6は、FHT回路のブロック構成図である。図6に示すようにFHT回路は、バッファ21、制御部22,24、セレクタ23、乗算器25、およびアダー26を有している。図6に示すFHT回路は、図4または図5で説明したバタフライ演算を行う。
In this way, the amount of computation and power consumption of the FHT circuit can be reduced even by different butterfly computations.
FIG. 6 is a block diagram of the FHT circuit. As shown in FIG. 6, the FHT circuit includes a
バッファ21には、FHTが行われる入力信号が入力される。入力信号は、図4で説明したチップが対応する。すなわち、図6の入力信号は、図4、図5に示すinと対応する。
An input signal for FHT is input to the
バッファ21は、入力信号を一時的に保持する。また、図4、図5で説明した各段のアダーの加算結果を一時的に保持する。
バッファ21に保持されたチップは、図4、図5で説明したように、1段目のアダーに入力され、加算演算(バタフライ演算)される。以下で詳細に説明するが、図6のセレクタ23、制御部24、乗算器25、およびアダー26によって、図4、図5に示した矢印の1段目の加算演算が行われる。
The
As described with reference to FIGS. 4 and 5, the chip held in the
1段目の加算演算結果(アダー結果)は、再びバッファ21に保持される。すなわち、図4、図5に示した1段目のアダー結果は、バッファ21に一時的に保持される。なお、加算演算した結果は、バッファ21のチップを記憶した領域とは別の領域に記憶するようにする。
The first stage addition operation result (adder result) is held in the
バッファ21に記憶された1段目のアダー結果は、同様に、図6に示すセレクタ23、制御部24、乗算器25、およびアダー26によって、図4、図5に示した矢印の2段目の加算処理が行われる。
Similarly, the first-stage adder result stored in the
2段目のアダー結果は、再びバッファ21に保持される。すなわち、図4、図5に示した2段目のアダー結果は、バッファ21に一時的に保持される。なお、2段目のアダー結果は、バッファ21のチップを記憶した領域を上書きするようにしてもよいし、別の領域に記憶するようにしてもよい。
The second-stage adder result is held in the
同様に、FHT回路は、3段目、4段目のアダー処理を行う。これにより、バッファ21には、最終的に各チャネライゼーションコードにおける逆拡散結果が保持されることになる。そして、バッファ21から出力信号として出力すれば、逆拡散結果が得られる。
Similarly, the FHT circuit performs adder processing in the third and fourth stages. Thereby, the
制御部22は、バッファ21のデータの入出力制御を行う。例えば、バッファ21に一時的に保持されたチップを乗算器25およびアダー26に出力する。また、制御部22は、各段におけるアダー結果を乗算器25およびアダー26に出力する。制御部22は、図4、図5に示した矢印の加算処理が行われるように、チップまたはアダー結果を乗算器25およびアダー26に出力する。
The
例えば、図4に示した一番左上のアダーは、チップ0とチップ8の加算処理を行う。従って、この場合、制御部22は、バッファ21からチップ0とチップ8が出力されるように制御する。また、図4に示した一番左上のアダーの1つ右隣のアダー(アダーA)は、1段目の一番上のアダー結果と、上から5番目のアダー結果とを加算処理する。従って、アダー26が上記アダーAの加算処理を行う場合、制御部22は、バッファ21に一時的に保持されている、対応する1段目のアダー結果を乗算器25とアダー26に出力するようにする。
For example, the upper left adder shown in FIG. 4 performs addition processing of
端末11は、基地局13から割り当てられたチャネライゼーションコードの識別番号(k)が通知される。制御部22には、基地局13から通知されたチャネライゼーションコードの識別番号が入力される。制御部22は、入力されたチャネライゼーションコードの識別番号に基づいて、加算処理が不要なアダーを判断する。
The terminal 11 is notified of the identification number (k) of the channelization code assigned from the
例えば、基地局13からk=1〜5のチャネライゼーションコードの識別番号が通知されたとする。この場合、図4で説明したように、図4の斜線が付されたアダーの加算演算は不要である。制御部22は、基地局13から通知されたk=1〜5のチャネライゼーションコードの識別番号に基づき、図4の斜線を付したアダーに対応する加算処理を行う場合には、バッファ21からデータを出力しないようにする。これにより、制御部22は、アダー26の不要な加算処理を省略することができる。
For example, it is assumed that the identification number of the channelization code of k = 1 to 5 is notified from the
セレクタ23には、1および−1が入力されている。セレクタ23は、制御部24からの指示によって、1および−1の一方を乗算器25に出力する。
制御部24は、バタフライ演算において、減算処理が必要な場合に、セレクタ23から−1が出力されるように制御する。例えば、図4、図5に示した点線矢印に対応するデータがバッファ21から出力される場合、セレクタ23から−1が出力されるように制御する。
1 and −1 are input to the
The
乗算器25は、セレクタ23から出力される1および−1と、バッファ21から出力されるデータとを乗算する。セレクタ23から−1が出力された場合、バッファ21から出力されるデータは、負の値にされるため、その結果アダー26では、減算処理が行われることになる。セレクタ23から1が出力された場合は、アダー26では、加算処理が行われることになる。
The
アダー26は、バッファ21から出力されるデータを加算処理する。アダー26は、図4、図5で示したアダー演算に対応する。アダー26には、制御部22の制御によって、図4、図5に示した矢印の起点のデータが出力されるので、アダー26は、図4、図5の矢印のデータを加算処理することになる。
The
例えば、制御部22の制御によって、バッファ21に一時的に保持されているチップ0とチップ8のデータがバッファ21から出力されたとする。この場合、アダー26は、チップ0とチップ8の加算処理を行うことになる。この結果は、再びバッファ21に保持される。なお、この加算処理は、図4の一番左上のアダー処理が対応する。
For example, it is assumed that the data of the
図7は、FHT回路の別のブロック構成図である。図7に示すようにFHT回路は、バッファ31、制御部32,33、およびアダー34,35を有している。図7のFHT回路も図6のFHT回路と同様に図4または図5で説明したバタフライ演算を行う。
FIG. 7 is another block diagram of the FHT circuit. As shown in FIG. 7, the FHT circuit includes a
バッファ31および制御部32は、図6で説明したバッファ21および制御部22と同様の機能を有する。
バッファ31から出力されるデータは、アダー34,35に出力される。アダー35は、一方のデータを負にして(例えば、2の補数にして)加算演算する。すなわち、アダー35は、減算器と同じ機能を有していることになる。
The
Data output from the
制御部33は、イネーブル信号Enを出力して、動作させるアダー34,35を選択する。例えば、図4、図5の実線矢印に示すように、バッファ31から出力されるデータを加算処理する場合には、制御部33は、アダー34を選択するようにする。図4、図5の点線矢印に示すように、バッファ31から出力されるデータを減算処理する場合には、制御部33は、アダー35を選択するようにする。
The
図6のFHT回路では、1つのアダー26で減算処理を行うため、乗算器25によって入力されるデータに−1を乗算している。図7のFHT回路では、乗算器25を用いることなく、アダー35によって、直接減算処理を行うようにしている。
In the FHT circuit of FIG. 6, the data input by the
すなわち、図7の制御部33、アダー34,35は、図6のセレクタ23、制御部24、乗算器25、およびアダー26と同様の機能を発揮し、図4、図5の各段におけるアダー処理を行って、そのアダー結果をバッファ31に一時格納している。
That is, the
図8は、図6のFHT回路の動作を説明するフローチャートである。図6のFHT回路は、以下のステップに従って図4で説明したバタフライ演算を行う。
ステップS1において、FHT回路の制御部22は、変数Nに1を代入する。変数Nの値は、図4に示したアダーが対応する。例えば、図4の1段目の一番上のアダーから順に1,2,…,16と対応し、2段目の一番上のアダーからは、順に17,18,…,32と対応し、以下同様に、4段目の一番上のアダーからは、順に49,50,…,64と対応する。
FIG. 8 is a flowchart for explaining the operation of the FHT circuit of FIG. The FHT circuit of FIG. 6 performs the butterfly operation described in FIG. 4 according to the following steps.
In step S1, the
ステップS2において、制御部22は、基地局13から通知されたチャネライゼーションコードの識別番号に基づいて、アダーNの加算演算が必要か否か判断する。例えば、チャネライゼーションコードの識別番号がk=1〜5の場合、図4で説明したように、斜線が付されたアダーの加算演算は不要である。従って、制御部22は、N=33,34,39,40,47〜50,52,54〜56,58,60,62〜64の場合、ステップS4へ進む。Nがそれ以外の値の場合には、加算演算が必要であるため、ステップS3へ進む。
In step S <b> 2, the
ステップS3において、制御部22は、アダーNの演算を行うため、バッファ21から所定のデータを出力する。例えば、2段目のアダーN=20の演算を行う場合、制御部22は、バッファ21に一時的に保持されている、前段(1段目)のアダーN=4,8のアダー結果を乗算器25およびアダー26に出力するように制御する。また、アダーN=21の演算を行う場合、制御部22は、バッファ21に一時的に保持されている、前段のアダーN=1,5のアダー結果を乗算器25およびアダー26に出力するように制御する。なお、N=21の加算演算は、図4に示すようにN=5のアダー結果を−1乗算してN=1のアダー結果を加算しなければならない。従って、この場合、制御部24は、セレクタ23から−1が出力されるように制御する。
In step S <b> 3, the
ステップS4において、制御部22は、変数Nに1を加算する。
ステップS5において、制御部22は、全アダーについての演算が終了したか判断する。すなわち、変数Nの値が65になったか否か判断する。変数Nが65より小さければ、ステップS2へ進む。変数Nが65であれば処理を終了する。
In step S4, the
In step S5, the
なお、上記では、図4のバタフライ演算についてフローチャートを用いて説明したが、図5のバタフライ演算の場合も図8のフローチャートに従って動作する。図5のバタフライ演算の場合、制御部22のバッファ21からデータを出力する制御が異なるのみである。
In the above description, the butterfly calculation of FIG. 4 has been described using the flowchart. However, the butterfly calculation of FIG. 5 also operates according to the flowchart of FIG. In the case of the butterfly calculation of FIG. 5, only the control for outputting data from the
また、上記では、図6のFHT回路の動作についてフローチャートを用いて説明したが、図7のFHT回路の場合も図8のフローチャートに従って動作する。図7のFHT回路の場合、図6の乗算器25に対し、制御部33とアダー35によって加算処理および減算処理を行うところが異なるのみである。
In the above description, the operation of the FHT circuit of FIG. 6 has been described with reference to the flowchart. However, the FHT circuit of FIG. 7 also operates according to the flowchart of FIG. In the case of the FHT circuit in FIG. 7, the only difference is that the
このように、FHT回路は、アダーのバタフライ演算における個々の加算処理においてその加算処理が必要か否か判断するようにした。これによって、アダーの不要な加算処理を省略することができるようになり、アダマール変換の演算量および回路の消費電力を低減することができる。 As described above, the FHT circuit determines whether or not the addition process is necessary in each addition process in the adder butterfly calculation. As a result, unnecessary addition processing of an adder can be omitted, and the amount of Hadamard transform computation and the power consumption of the circuit can be reduced.
次に、本発明の第2の実施の形態を図面を参照して詳細に説明する。第1の実施の形態では、制御部22,32がチャネライゼーションコードの識別番号に基づいて所定の処理を行い、アダーNの演算の有無を判断していた。第2の実施の形態では、制御部22,32は、記憶装置に記憶されているテーブルに基づいて、アダーNの演算の有無を判断する。
Next, a second embodiment of the present invention will be described in detail with reference to the drawings. In the first embodiment, the
図9は、第2の実施の形態に係るFHT回路のブロック構成図である。図9には、図6で説明したバッファ21が示してある。また、RAM(Random Access Memory)などで構成される記憶装置41と制御部42が示してある。図9では、図6で示したセレクタ23、制御部24、乗算器25、およびアダー26の図示を省略している。
FIG. 9 is a block diagram of the FHT circuit according to the second embodiment. FIG. 9 shows the
記憶装置41には、チャネライゼーションコードの識別番号と、そのチャネライゼーションコードの識別番号に対してどのアダーを停止させるかのアダー情報とが対応して記憶されている。
The
例えば、記憶装置41には、チャネライゼーションコードの識別番号k=1〜5と、このチャネライゼーションコードの識別番号k=1〜5の場合に停止させるアダー情報(図4に示した斜線が付されたアダー、つまり、N=33,34,39,40,47〜50,52,54〜56,58,60,62〜64)とが対応して記憶されている。
For example, the
制御部42は、図6で説明した制御部22と同様に、チャネライゼーションコードの識別番号kが入力される。制御部42は、記憶装置41を参照し、入力されたチャネライゼーションコードの識別番号に対応する、動作を停止すべきアダー情報を取得する。そして、取得したアダー情報の加算処理が行われる場合、バッファ21からデータを出力しないようにする。
Similarly to the
例えば、制御部42に、k=1〜5のチャネライゼーションコードの識別番号が入力されたとする。この場合、制御部42は、記憶装置41を参照し、k=1〜5に対応するアダー情報N=33,34,39,40,47〜50,52,54〜56,58,60,62〜64を取得することになる。制御部42は、このNの値のアダーに対しては加算処理が行われないよう、バッファ21からデータを出力しないようにする。
For example, it is assumed that an identification number of a channelization code with k = 1 to 5 is input to the
もちろん、図7のFHT回路においても同様に、上記の記憶装置を適用することができる。
図10は、図9の記憶装置に構成されるテーブルの例を示した図である。図10に示すようにテーブル43は、識別番号の欄とアダー情報との欄が設けられている。
Needless to say, the above storage device can be applied to the FHT circuit in FIG.
FIG. 10 is a diagram showing an example of a table configured in the storage device of FIG. As shown in FIG. 10, the table 43 is provided with a column for an identification number and a column for adder information.
識別番号の欄には、端末11に割り当てられるチャネライゼーションコードの識別番号が格納されている。アダー情報の欄には、動作を停止すべきアダーの情報が格納されている。 In the identification number column, an identification number of a channelization code assigned to the terminal 11 is stored. The adder information column stores information on the adder whose operation should be stopped.
例えば、端末11にk=1の識別番号のチャネライゼーションコードが割り当てられた場合、制御部42は、図10のテーブル43の識別番号1のアダー情報を参照することにより、どのアダーを停止すればよいかの情報を取得することができる。制御部42は、取得した停止すべきアダー情報に基づき、バッファ21のデータの出力制御を行う。
For example, when a channelization code having an identification number of k = 1 is assigned to the terminal 11, the
このように、端末11に割り当てられるチャネライゼーションコードの識別番号と、停止すべきアダー情報とを対応させたテーブル43を作成することにより、制御部42は、所定の演算をすることなくテーブル43を参照するだけで、高速に動作させる必要のないアダーを認識することができる。
Thus, by creating the table 43 in which the identification number of the channelization code assigned to the terminal 11 is associated with the adder information to be stopped, the
(付記1) 複数のチャネライゼーションコードで拡散され、多重化された拡散データをアダマール変換によって復元するアダマール変換回路において、
前記アダマール変換を行うための複数のバタフライ演算の各段における演算結果を保持するバッファと、
前記バッファに保持されている前記演算結果を用いて次段の複数の前記バタフライ演算を行い、その演算結果を前記バッファに保持するアダーと、
前記チャネライゼーションコードを識別する識別番号に基づいて、前記アダーの複数の前記バタフライ演算における個々の加算処理においてその加算処理が必要か否か判断するアダー動作判断手段と、
を有することを特徴とするアダマール変換回路。
(Supplementary Note 1) In a Hadamard transform circuit that restores spread data that has been spread and multiplexed by a plurality of channelization codes by Hadamard transform,
A buffer for holding calculation results at each stage of a plurality of butterfly calculations for performing the Hadamard transform;
An adder that performs a plurality of butterfly computations of the next stage using the computation results held in the buffer, and holds the computation results in the buffer;
Based on an identification number for identifying the channelization code, adder operation determination means for determining whether or not the addition processing is necessary in each of the addition processing in the plurality of butterfly operations of the adder;
And a Hadamard transform circuit.
(付記2) 前記識別番号と前記アダーのどの前記加算処理が必要か否かを示す情報とを対応付けて記憶した記憶装置を有することを特徴とする付記1記載のアダマール変換回路。
(Supplementary Note 2) The Hadamard transform circuit according to
(付記3) 前記アダー動作判断手段は、前記記憶装置を参照して、前記アダーの個々の前記加算処理が必要か否か判断することを特徴とする付記2記載のアダマール変換回路。
(Supplementary note 3) The Hadamard transform circuit according to
(付記4) 前記アダー動作判断手段は、前記アダーの加算処理が不要であると判断した場合、前記バッファから前記アダーの加算処理に必要な前記演算結果を出力しないようにすることを特徴とする付記1記載のアダマール変換回路。
(Additional remark 4) When the said adder operation | movement judgment means judges that the addition process of the said adder is unnecessary, it does not output the said calculation result required for the addition process of the said adder from the said buffer, It is characterized by the above-mentioned. The Hadamard transform circuit according to
(付記5) 前記アダーの前段には、前記アダーに入力される前記演算結果を負の値にする乗算器が設けられていることを特徴とする付記1記載のアダマール変換回路。
(付記6) 前記アダーは、前記演算結果を加算処理する第1のアダーと、前記演算結果の一方を負の値にして加算処理する第2のアダーとを有することを特徴とする付記1記載のアダマール変換回路。
(Additional remark 5) The Hadamard transformation circuit of
(Additional remark 6) The said adder has the 1st adder which carries out the addition process of the said operation result, and the 2nd adder which carries out the addition process by making one of the said operation results into a negative value,
1 バッファ
2 アダー
3 アダー動作判断手段
4 乗算器
1
Claims (5)
前記アダマール変換を行うための複数のバタフライ演算の各段における演算結果を保持するバッファと、
前記バッファに保持されている前記演算結果を用いて次段の複数の前記バタフライ演算を行い、その演算結果を前記バッファに保持するアダーと、
前記チャネライゼーションコードを識別する識別番号に基づいて、前記アダーの複数の前記バタフライ演算における個々の加算処理においてその加算処理が必要か否か判断するアダー動作判断手段と、
を有することを特徴とするアダマール変換回路。 In a Hadamard transform circuit that restores spread data that has been spread and multiplexed with a plurality of channelization codes by Hadamard transform,
A buffer for holding calculation results at each stage of a plurality of butterfly calculations for performing the Hadamard transform;
An adder that performs a plurality of butterfly computations of the next stage using the computation results held in the buffer, and holds the computation results in the buffer;
Based on an identification number for identifying the channelization code, adder operation determination means for determining whether or not the addition processing is necessary in each of the addition processing in the plurality of butterfly operations of the adder;
And a Hadamard transform circuit.
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