JP4572529B2 - Manufacturing method of semiconductor device - Google Patents
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Description
この発明は、半導体素子の製造方法に関し、特にウエハ表面に支持基板を貼り付けた状態でウエハ裏面を研削およびエッチングしてデバイス厚の薄い半導体素子を製造する方法に関する。 The present invention relates to a method for manufacturing a semiconductor element, and more particularly to a method for manufacturing a semiconductor element having a thin device thickness by grinding and etching the back surface of a wafer with a support substrate attached to the surface of the wafer.
従来より、コンピュータや通信機器の主要部分には、多数のトランジスタや抵抗等を、電気回路を構成するようにむすびつけて1チップ上に集積した集積回路(IC)が多用されている。このようなICの中で、電力用半導体素子を含むものは、パワーICと呼ばれている。電力用半導体素子の一つに、絶縁ゲート型バイポーラトランジスタ(以下、IGBTとする)がある。 2. Description of the Related Art Conventionally, an integrated circuit (IC) in which a large number of transistors, resistors, and the like are connected to form an electric circuit and integrated on one chip is often used in a main part of a computer or a communication device. Among such ICs, those including power semiconductor elements are called power ICs. One of power semiconductor elements is an insulated gate bipolar transistor (hereinafter referred to as IGBT).
IGBTは、電圧駆動型であり、オン電圧が低く、かつ高速スイッチング特性を有する素子である。その応用範囲は、インバータなどの産業用分野から電子レンジなどの民生機器分野へと拡がっている。また、新しいチップ構造を用いた、より低オン電圧のIGBTが開発されており、IGBTを用いた応用装置の低損失化や高効率化が図られてきている。 An IGBT is a voltage-driven type element that has a low on-voltage and high-speed switching characteristics. The range of applications has expanded from industrial fields such as inverters to consumer devices such as microwave ovens. Further, IGBTs having a lower on-voltage using a new chip structure have been developed, and reductions in the loss and efficiency of application devices using the IGBT have been achieved.
IGBTには、パンチスルー(以下、PTとする)型、ノンパンチスルー(以下、NPTとする)型、フィールドストップ(以下、FSとする)型の構造があり、nチャネル型の縦型二重拡散構造のものが主流である。したがって、本明細書では、nチャネル型IGBTを例にして説明するが、pチャネル型IGBTでも同様である。 The IGBT has a punch-through (hereinafter referred to as PT) type, non-punch-through (hereinafter referred to as NPT) type, and field stop (hereinafter referred to as FS) type, and an n-channel vertical double type. A diffusion structure is the mainstream. Accordingly, in this specification, an n-channel IGBT is described as an example, but the same applies to a p-channel IGBT.
PT型IGBTは、p+半導体基板上にn+バッファ層とn-活性層をエピタキシャル成長させたエピタキシャルウエハを用いて形成される。そのため、たとえば耐圧600V系の素子では、活性層の厚さは70μm程度であるが、基板を含む総厚さは200〜300μm程度になる。PT型IGBTでは、n-活性層中の空乏層がn+バッファ層に到達する。 The PT-type IGBT is formed using an epitaxial wafer obtained by epitaxially growing an n + buffer layer and an n − active layer on a p + semiconductor substrate. Therefore, for example, in a device with a withstand voltage of 600 V, the thickness of the active layer is about 70 μm, but the total thickness including the substrate is about 200 to 300 μm. In PT-type IGBT, n - depletion of the active layer reaches the n + buffer layer.
図11は、低ドーズ量の浅いp+コレクタ層を有するNPT型IGBTの1/2セル分の構成を示す断面図である。一般に、NPT型IGBTの作製には、FZウエハが用いられる。FZウエハとは、フローティングゾーン法により作製された半導体のインゴットから切り出されたウエハのことである。図11に示すように、たとえばFZウエハよりなるn-半導体基板を活性層1とし、その表面側に、p+ベース領域2が選択的に形成されている。ベース領域2の表面層には、n+エミッタ領域3が選択的に形成されている。また、基板表面上には、ゲート酸化膜4を介してゲート電極5が形成されている。
FIG. 11 is a cross-sectional view showing the configuration of a half cell of an NPT type IGBT having a shallow p + collector layer with a low dose. In general, an FZ wafer is used to manufacture an NPT type IGBT. An FZ wafer is a wafer cut from a semiconductor ingot manufactured by a floating zone method. As shown in FIG. 11, an n − semiconductor substrate made of, for example, an FZ wafer is used as an
エミッタ電極6は、エミッタ領域3およびベース領域2に接触しているとともに、層間絶縁膜7によりゲート電極5から絶縁されている。基板裏面には、p+コレクタ層8およびコレクタ電極9が形成されている。NPT型の場合には、活性層1の厚さがPT型よりも厚くなるが、素子全体としては、PT型の素子に比べて、大幅に薄くなる。そして、正孔の注入率を制御することができるので、ライフタイム制御をおこなわなくても、高速スイッチングが可能である。また、エピタキシャルウエハを用いずに、FZウエハを用いているため、安価である。
The
図12は、FS型IGBTの1/2セル分の構成を示す断面図である。FS型IGBTの作製には、FZウエハが用いられることがある。図12に示すように、基板表面側の素子構造は、図11に示すNPT型の素子と同じである。基板裏面側には、n-活性層1とp+コレクタ層8との間に、n+バッファ層10が設けられている。FS型の場合、活性層1の厚さは、PT型と同じ70μm程度(耐圧600V系)であり、素子全体の厚さは100〜200μm程度である。そして、ノンパンチスルー型と同様に、ライフタイム制御が不要である。
FIG. 12 is a cross-sectional view showing the configuration of 1/2 cell of FS type IGBT. An FZ wafer may be used for manufacturing the FS type IGBT. As shown in FIG. 12, the element structure on the substrate surface side is the same as the NPT type element shown in FIG. On the back side of the substrate, an n + buffer layer 10 is provided between the n −
最近では、総合損失をより低減するため、ウエハを薄く削り、デバイス厚をできるだけ薄くする試みがなされている。たとえば、耐圧600V系の素子の場合、FS−IGBTの厚さは70μm程度が想定されている。耐圧クラスが低くなると、素子の厚さはさらに薄くなる。このような厚さのFS型IGBTまたはそれに類似したデバイスの製造方法として、以下に説明するように、FZウエハを研磨する方法と、エピタキシャルウエハを研磨する方法が知られている。 Recently, in order to further reduce the total loss, an attempt has been made to thin the wafer and reduce the device thickness as much as possible. For example, in the case of an element having a withstand voltage of 600 V, the thickness of the FS-IGBT is assumed to be about 70 μm. When the breakdown voltage class is lowered, the thickness of the element is further reduced. As a method for manufacturing such a thickness FS-type IGBT or a device similar thereto, a method of polishing an FZ wafer and a method of polishing an epitaxial wafer are known as described below.
図13(図13−1〜図13−5)は、従来のFZウエハを用いたFS型IGBTの製造プロセスを示す図である。まず、活性層1となるn-FZウエハの表面側に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極およびパッシベーション膜よりなる表面側素子構造部11を形成する(図13−1)。ゲート酸化膜は、たとえばSiO2でできている。ゲート電極は、たとえばポリシリコンでできている。層間絶縁膜は、たとえばBPSGでできている。エミッタ電極は、たとえばAl−Si膜でできている。Al−Si膜は、安定した接合性を有する低抵抗配線を実現するために、400〜500℃程度の低温で熱処理される。パッシベーション膜は、たとえばポリイミド膜でできている。
FIG. 13 (FIGS. 13-1 to 13-5) is a diagram showing a manufacturing process of an FS type IGBT using a conventional FZ wafer. First, on the surface side of the n − FZ wafer to be the
ついで、ウエハの裏面を、バックグラインド、ポリシュあるいはエッチング等の加工方法を単独または組合せて研削し、ウエハを所望の厚さ、たとえば70μmの厚さとする(図13−2)。なお、エッチングの場合、厳密には研削ではないが、本明細書では、ウエハを薄くする手段については問わないので、エッチングを含めて研削とする。 Next, the back surface of the wafer is ground by combining processing methods such as back grinding, polishing or etching, alone or in combination, so that the wafer has a desired thickness, for example, 70 μm (FIG. 13-2). In the case of etching, it is not strictly grinding, but in this specification, there is no limitation on the means for thinning the wafer. Therefore, grinding is performed including etching.
ついで、ウエハの裏面から、たとえばn型不純物であるリン(P)と、p型不純物であるボロン(B)をイオン注入し、電気炉で350〜500℃の熱処理(アニール)をおこない、バッファ層10およびコレクタ層8を形成する(図13−3)。ついで、ウエハの裏面、すなわちコレクタ層8の表面に、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)および金(Au)などの複数の金属を蒸着し、コレクタ電極9を形成する(図13−4)。
Next, for example, phosphorus (P), which is an n-type impurity, and boron (B), which is a p-type impurity, are ion-implanted from the back surface of the wafer, and a heat treatment (annealing) is performed at 350 to 500 ° C. in an electric furnace to form a buffer layer. 10 and the
最後に、コレクタ電極9側にダイシングテープ12を貼り付けてダイシングをおこない、ウエハを複数のチップ13に切断する(図13−5)。各チップ13は、そのコレクタ電極9が装置の固定部材に半田付けされ、かつエミッタ電極等の表面電極にアルミワイヤ電極が固着されることにより、種々の装置に実装される。
Finally,
図14(図14−1〜図14−5)は、従来のエピタキシャルウエハを用いたFS型IGBTの製造プロセスを示す図である。まず、バッファ層10となるn+半導体基板上に、活性層1となるエピタキシャル層を成長させたエピタキシャルウエハを用意する。そして、そのエピタキシャルウエハのエピタキシャル層側の表面に、ベース領域、エミッタ領域、ゲート酸化膜、ゲート電極、層間絶縁膜、エミッタ電極およびパッシベーション膜よりなる表面側素子構造部11を形成する(図14−1)。
FIG. 14 (FIGS. 14-1 to 14-5) is a diagram showing a manufacturing process of an FS type IGBT using a conventional epitaxial wafer. First, an epitaxial wafer is prepared by growing an epitaxial layer to be the
ゲート酸化膜は、たとえばSiO2でできている。ゲート電極は、たとえばポリシリコンでできている。層間絶縁膜は、たとえばBPSGでできている。エミッタ電極は、たとえばAl−Si膜でできている。Al−Si膜は、安定した接合性を有する低抵抗配線を実現するために、400〜500℃程度の低温で熱処理される。パッシベーション膜は、たとえばポリイミド膜でできている。表面側素子構造部11を形成時の拡散工程においてn層が拡散していく。ついで、バックグラインド等により、ウエハをたとえば70μmの厚さにし、n+半導体基板がたとえば10μmの厚さで残るようにする(図14−2)。
The gate oxide film is made of, for example, SiO 2 . The gate electrode is made of polysilicon, for example. The interlayer insulating film is made of, for example, BPSG. The emitter electrode is made of, for example, an Al—Si film. The Al—Si film is heat-treated at a low temperature of about 400 to 500 ° C. in order to realize a low resistance wiring having a stable bonding property. The passivation film is made of, for example, a polyimide film. The n layer is diffused in the diffusion step when forming the surface-side
ついで、ウエハの裏面から、たとえばp型不純物であるボロンをイオン注入し、電気炉で350〜500℃のアニールをおこない、コレクタ層8を形成する(図14−3)。ついで、コレクタ層8の表面に、アルミニウム(Al)、チタン(Ti)、ニッケル(Ni)および金(Au)などの複数の金属層よりなるコレクタ電極9を形成する(図14−4)。最後に、コレクタ電極9側にダイシングテープ12を貼り付けてダイシングをおこない、ウエハを複数のチップ13に切断する(図14−5)。各チップ13は、そのコレクタ電極9が装置の固定部材に半田付けされ、かつエミッタ電極等の表面電極にアルミワイヤ電極が固着されることにより、種々の装置に実装される。
Next, boron, which is a p-type impurity, is ion-implanted from the back surface of the wafer and annealed at 350 to 500 ° C. in an electric furnace to form the collector layer 8 (FIG. 14-3). Next, a
ところで、近年、ウエハの露光エッチング加工に際し、ベース膜の上にウエハを置き、そのウエハの上を乾式のフォトレジスト膜で覆い、さらにその上を保護膜で覆うようにして、ウエハにフォトレジスト膜を形成する技術が実用されている。そして、この乾式のフォトレジスト膜の周縁がウエハの周縁より0.2〜0.3mm程度はみ出すように、ベース膜とフォトレジスト膜と保護膜をウエハの外縁に沿って切断するレーザ切断機が提案されている(たとえば、特許文献1参照。)。 By the way, in recent years, when performing exposure etching processing of a wafer, a wafer is placed on a base film, the wafer is covered with a dry photoresist film, and further covered with a protective film. A technique for forming the film is in practical use. A laser cutting machine that cuts the base film, the photoresist film, and the protective film along the outer edge of the wafer so that the peripheral edge of the dry photoresist film protrudes about 0.2 to 0.3 mm from the peripheral edge of the wafer is proposed. (For example, refer to Patent Document 1).
上述した従来の製造方法によりたとえば70μm厚程度の素子を作製しようとすると、バックグラインド後のウエハが薄過ぎるため、ウエハ裏面側からイオン注入をおこなう際に、ウエハが割れやすいという問題点がある。また、ウエハ裏面にコレクタ電極となる金属膜を蒸着すると、その金属膜が、基板側からみて圧縮応力の大きな膜となるため、ウエハに割れが生じやすいという問題点がある。 If an element having a thickness of, for example, about 70 μm is to be manufactured by the above-described conventional manufacturing method, the wafer after back grinding is too thin, and therefore, there is a problem that the wafer is easily broken when ion implantation is performed from the back side of the wafer. Further, when a metal film serving as a collector electrode is vapor-deposited on the back surface of the wafer, the metal film becomes a film having a large compressive stress when viewed from the substrate side.
また、電気炉によるアニール時にウエハに発生する応力によって、ウエハが割れやすくなるという問題点がある。また、ウエハ割れが生じなくても、圧縮応力によってウエハが大きく反るため、ダイシングが困難になるという問題点がある。また、ダイシング後のチップの形が歪むため、設計通りの特性が得られないおそれがある。 Further, there is a problem that the wafer is easily cracked by the stress generated in the wafer during annealing in the electric furnace. Even if the wafer is not cracked, the wafer is greatly warped by the compressive stress, so that there is a problem that dicing becomes difficult. In addition, since the shape of the chip after dicing is distorted, the designed characteristics may not be obtained.
そこで、本出願人は、半導体素子の表面側素子構造部が形成されたウエハの表面に、UV照射や加熱により剥離可能な両面接着タイプの接着シートを介して支持基板を接合し、この状態でバックグラインドとウエハ裏面に対する処理をおこなった後、UVの照射や加熱により接着シートを剥離させて支持基板からウエハを離脱させる方法を先に提案している(特願2002−302137号)。この方法によれば、ウエハ裏面に対する処理をおこなっている間のウエハの反りや、ウエハに作用する応力を抑制することができるので、ウエハ裏面に対する処理をおこなっている間にウエハが割れるのを防ぐことができる。 Therefore, the present applicant joins the support substrate to the surface of the wafer on which the surface element structure portion of the semiconductor element is formed via a double-sided adhesive type adhesive sheet that can be peeled off by UV irradiation or heating. Japanese Patent Application No. 2002-302137 has previously proposed a method in which the back grind and the wafer back surface are processed, and then the adhesive sheet is peeled off by UV irradiation or heating to separate the wafer from the support substrate. According to this method, warpage of the wafer during processing on the wafer back surface and stress acting on the wafer can be suppressed, so that the wafer can be prevented from cracking during processing on the wafer back surface. be able to.
しかしながら、上述した支持基板を接合する方法では、つぎのような問題が生じることがある。通常、バックグラインド後に、ウエハ裏面の、研削により生じた応力を有する層を取り除くため、高速回転させたウエハの裏面にフッ化水素、硝酸等の強酸を含む混合液を滴下してウエハ裏面のエッチングをおこなう。その際、ウエハ裏面に滴下した混合液が、ウエハ、接着シートおよび支持基板よりなる積層体の側面に垂れることがある。 However, the method for bonding the support substrates described above may cause the following problems. In general, after back grinding, in order to remove the layer having stress caused by grinding on the back side of the wafer, a mixed solution containing a strong acid such as hydrogen fluoride or nitric acid is dropped on the back side of the wafer rotated at high speed to etch the back side of the wafer. To do. In that case, the liquid mixture dripped on the wafer back surface may hang down on the side surface of the laminate including the wafer, the adhesive sheet, and the support substrate.
その場合、強酸に対する耐性の低い接着シートを用いていると、接着シートのウエハエッジ部分が変質し、UVを照射したり加熱してもウエハエッジ部分の接着力が弱くならなくなってしまう。そうなると、UV照射や加熱によりウエハの中央部分が支持基板から剥離しても、ウエハエッジ部分が支持基板に接着されたままであるため、応力が生じてウエハが割れてしまう。また、無理にウエハを引き剥がそうとすると、ウエハが極めて薄く、機械的強度が低いため、ウエハが割れてしまう。 In this case, if an adhesive sheet having low resistance to strong acid is used, the wafer edge portion of the adhesive sheet is denatured, and the adhesive force of the wafer edge portion does not become weak even when irradiated with UV or heated. In this case, even if the central portion of the wafer is peeled off from the support substrate by UV irradiation or heating, the wafer edge portion remains adhered to the support substrate, so that stress is generated and the wafer is cracked. Further, if the wafer is forcibly peeled off, the wafer is cracked because the wafer is extremely thin and the mechanical strength is low.
また、バックグラインド後に、ウエハ裏面に真空蒸着法などにより金属電極を形成する場合、その電極を構成する金属膜が、ウエハ、接着シートおよび支持基板よりなる積層体の側面にも蒸着されることがある。その場合には、ウエハの側面と接着シートの側面と支持基板の側面が、蒸着された金属膜によって連結された状態となるため、支持基板からウエハを離脱させようとしても、ウエハエッジ部分が剥がれなくなってしまう。したがって、接着シートが変質する場合と同様に、支持基板からウエハを離脱させる際にウエハが割れてしまう。 In addition, when a metal electrode is formed on the back surface of the wafer by vacuum vapor deposition after back grinding, the metal film constituting the electrode may be deposited on the side surface of the laminate composed of the wafer, the adhesive sheet, and the support substrate. is there. In that case, the side surface of the wafer, the side surface of the adhesive sheet, and the side surface of the support substrate are connected by the deposited metal film, so that even if the wafer is detached from the support substrate, the wafer edge portion does not peel off. End up. Therefore, as in the case where the adhesive sheet changes in quality, the wafer breaks when the wafer is detached from the support substrate.
この発明は、上述した従来技術による問題点を解消するため、ウエハ裏面をバックグラインドしてデバイス厚の薄いIGBT等の半導体素子を製造するにあたって、ウエハ表面に支持基板を接合した状態でウエハ裏面の加工をおこなった後、ウエハが割れるのを防ぎながら、支持基板からウエハを容易に離脱させることができる半導体素子の製造方法を提供することを目的とする。 In order to solve the above-described problems caused by the prior art, the present invention provides a semiconductor device such as an IGBT having a thin device thickness by back-grinding the back surface of the wafer. An object of the present invention is to provide a method of manufacturing a semiconductor element that can easily separate a wafer from a support substrate while preventing the wafer from cracking after processing.
上述した課題を解決し、目的を達成するため、請求項1の発明にかかる半導体素子の製造方法は、加熱発泡により剥離可能な両面接着タイプの接着シート、またはUV光の照射で接着剤が硬化することにより剥離可能な両面接着タイプの接着シートを介して、半導体ウエハの表面に支持基板を接合する工程と、前記支持基板を接合した状態のまま前記半導体ウエハの裏面側を加工して該半導体ウエハを薄くする工程と、前記半導体ウエハの裏面側を均等にエッチングする工程と、薄くなって、裏面側がエッチングされた前記半導体ウエハの外周に沿ってレーザ光線を照射することにより、前記ウエハ中央部分と前記ウエハ周縁部分とを切り離す工程と、加熱またはUV光の照射により、前記ウエハ中央部分を前記支持基板から離脱させる工程と、を含むことを特徴とする。
In order to solve the above-described problems and achieve the object, the semiconductor element manufacturing method according to the invention of
また、請求項2の発明にかかる半導体素子の製造方法は、加熱発泡により剥離可能な両面接着タイプの接着シート、またはUV光の照射で接着剤が硬化することにより剥離可能な両面接着タイプの接着シートを介して、半導体ウエハの表面に支持基板を接合する工程と、前記支持基板を接合した状態のまま前記半導体ウエハの裏面側を加工して該半導体ウエハを薄くする工程と、前記半導体ウエハの裏面側を均等にエッチングする工程と、薄くなって、裏面側がエッチングされた前記半導体ウエハの裏面に金属膜を成膜する工程と、前記半導体ウエハの裏面に前記金属膜を成膜した後に、前記半導体ウエハの外周に沿ってレーザ光線を照射し、その照射領域の前記金属膜および半導体を除去することにより、前記ウエハ中央部分と前記ウエハ周縁部分とを切り離す工程と、加熱またはUV光の照射により、ウエハ周縁部分から切り離されたウエハ中央部分を前記支持基板から離脱させる工程と、を含むことを特徴とする。
The method for manufacturing a semiconductor device according to the invention of
この発明によれば、ウエハ中央部分を支持基板から離脱させる際に、半導体ウエハの中央部分が周縁部分から切り離されているので、ウエハと支持基板とを接合している接着シートのウエハエッジ部分が変質してそのウエハエッジ部分の接着力が弱くならなくても、ウエハ中央部分を支持基板から離脱させることができる。また、この発明によれば、ウエハ中央部分を支持基板から離脱させる際に、半導体ウエハの中央部分が周縁部分から切り離されているので、ウエハと支持基板とがそれらの側面を覆う金属膜により連結されていても、ウエハ中央部分を支持基板から離脱させることができる。 According to the present invention, when the wafer central portion is detached from the support substrate, the central portion of the semiconductor wafer is separated from the peripheral portion, so that the wafer edge portion of the adhesive sheet that joins the wafer and the support substrate is altered. Even if the adhesive force of the wafer edge portion does not become weak, the wafer central portion can be detached from the support substrate. Further, according to the present invention, when the wafer central portion is detached from the support substrate, the central portion of the semiconductor wafer is separated from the peripheral portion, so that the wafer and the support substrate are connected by the metal film covering their side surfaces. Even if this is done, the central portion of the wafer can be detached from the support substrate.
本発明にかかる半導体素子の製造方法によれば、ウエハが割れるのを防ぎながら、支持基板からウエハを容易に離脱させることができる。したがって、デバイス厚の薄いIGBT等の半導体素子を容易に製造することができるという効果を奏する。 According to the semiconductor element manufacturing method of the present invention, the wafer can be easily detached from the support substrate while preventing the wafer from cracking. Therefore, there is an effect that a semiconductor element such as an IGBT having a thin device thickness can be easily manufactured.
以下に添付図面を参照して、この発明にかかる半導体素子の製造方法の好適な実施の形態を詳細に説明する。実施の形態においては、本発明方法によりIGBTを製造する場合を例にして説明する。 Exemplary embodiments of a method for manufacturing a semiconductor device according to the present invention will be explained below in detail with reference to the accompanying drawings. In the embodiment, a case where an IGBT is manufactured by the method of the present invention will be described as an example.
図9(図9−1〜図9−3)および図10(図10−1〜図10−4)は、本発明の実施の形態にかかる半導体素子の製造方法のプロセス全体の概略を示す図である。まず、これらの図を参照しながら、ウエハの表面に支持基板を接合させた状態でウエハの裏面を加工することにより、デバイス厚の薄い半導体素子を作製する方法について説明する。特に限定しないが、ここではnドープのエピタキシャルウエハを用いることとする。 9 (FIGS. 9-1 to 9-3) and FIG. 10 (FIGS. 10-1 to 10-4) are diagrams showing an outline of the entire process of the method of manufacturing a semiconductor device according to the embodiment of the present invention. It is. First, a method for manufacturing a semiconductor element with a thin device thickness by processing the back surface of the wafer in a state where the support substrate is bonded to the front surface of the wafer will be described with reference to these drawings. Although not particularly limited, an n-doped epitaxial wafer is used here.
まず、n+半導体基板41の上に、エピタキシャル層42を成長させたエピタキシャルウエハの表面側、すなわちエピタキシャル層42の表面に、SiO2等のゲート酸化膜とポリシリコン等からなるゲート電極を堆積し、これらを加工する。そして、その表面にBPSG等の層間絶縁膜を堆積し、これを加工することによって、絶縁ゲート構造を作製する。つづいて、P+ベース層を形成し、その中にn+エミッタ層を形成する。
First, a gate oxide film such as SiO 2 and a gate electrode made of polysilicon or the like are deposited on the surface of the epitaxial wafer on which the
そして、Al−Si膜等からなる表面電極、すなわちエミッタ電極を形成し、400〜500℃程度で熱処理をおこなって、Al−Si膜を安定した接合性を有する低抵抗配線とする。その上全面に、ポリイミド等のパッシベーション膜を積層し、図12に示す構成と同様の表面側素子構造部22ができあがる(図9−1)。この表面側素子構造部22を作製する際の拡散工程において、エピタキシャル層42にn型不純物が拡散し、エピタキシャル層42が活性層となる。
Then, a surface electrode made of an Al—Si film or the like, that is, an emitter electrode is formed, and heat treatment is performed at about 400 to 500 ° C. to make the Al—Si film a low resistance wiring having stable bonding. Further, a passivation film such as polyimide is laminated on the entire surface, and a surface-side
本明細書では、エピタキシャルウエハの、表面側素子構造部22が形成される側の面をウエハ表面とし、その反対側の面をウエハ裏面とする。なお、図9および図10においては、表面側素子構造部22の詳細な構成の図示を省略する。
In this specification, the surface of the epitaxial wafer on the side where the surface-
ついで、ウエハを裏返し、表面側素子構造部22の表面に、接着シート31を介して、支持基板32を接合する(図9−2)。ここでは、支持基板32として、たとえばUV光を透過する石英ガラスウエハを用いる。支持基板32の厚さは、たとえば625μmである。
Next, the wafer is turned over, and the
また、接着シート31として、たとえばUV光の照射で接着剤が硬化することにより剥離可能な高剛性UVテープ型シートや耐熱性UVテープ型シート、あるいは加熱発泡により剥離可能な加熱発泡テープ型シートで、接着時に気泡が入らないものを用いる。接着シート31の厚さは、たとえば100μm程度であるのが適当である。また、接着シート31は、耐熱温度が高く、アウトガスが少なく、剥離しやすいものがよい。
Further, as the
ついで、支持基板32を接合した状態で、ウエハ裏面をバックグラインドやエッチング等により研削し、表面側素子構造部22を含むウエハ全体の厚さが所望の厚さ、たとえば70μmで、かつn+半導体基板41がたとえば10μmの厚さで残るようにする(図9−3)。ついで、ウエハの裏面から、たとえばp型不純物であるボロン等を、ドーズ量がたとえば1×1013〜1×1015cm-2で、加速電圧がたとえば20k〜100keVでイオン注入する。
Next, with the
その後、ウエハ裏面にレーザを照射してアニールをおこない、コレクタ層となるp+層24を形成する(図10−1)。特に限定しないが、ここでは、レーザとして、XeClパルスレーザ(波長:308nm、半値幅:49ns、周波数:100Hz)を用いる。そして、たとえば一回の照射エリアを約1mm角とし、50%〜90%オーバーラップさせて照射する。このレーザアニールによって、ウエハ裏面のp+層24のみを活性化させることができ、接着シート31の耐熱温度に関係なく熱処理をおこなうことができる。なお、XeClに代えて、YAG2ω、YAG3ω、XeFやKrFを用いてもよい。
Thereafter, the back surface of the wafer is irradiated with laser and annealed to form a p + layer 24 serving as a collector layer (FIG. 10-1). Although not particularly limited, a XeCl pulse laser (wavelength: 308 nm, half-value width: 49 ns, frequency: 100 Hz) is used as the laser here. Then, for example, a single irradiation area is about 1 mm square, and irradiation is performed with 50% to 90% overlap. By this laser annealing, only the p + layer 24 on the back surface of the wafer can be activated, and heat treatment can be performed regardless of the heat resistant temperature of the
ついで、ウエハ裏面に、たとえばアルミニウム、チタン、ニッケルおよび金などの複数の金属を蒸着し、コレクタ電極となる裏面電極25を形成する(図10−2)。ここで、低温スパッタ法により金属膜の蒸着をおこなうのが適当である。その理由は、接着シート31の耐熱温度がおおよそ、高剛性UVテープ型シートでは100℃以下であり、耐熱性UVテープ型シートでは200℃以下であり、加熱発泡テープ型シートでは150℃以下であるため、成膜時の温度は100℃以下であるのが望ましいからである。
Next, a plurality of metals such as aluminum, titanium, nickel, and gold are vapor-deposited on the back surface of the wafer to form a
ついで、ウエハ裏面に一般的なダイシングテープ26を貼り付ける。そして、支持基板32側からUV光を照射し、表面側素子構造部22のパッシベーション膜との界面で接着シート31を剥離させ、接着シート31および支持基板32を取り除く(図10−3)。その際、表面側素子構造部22に接着シート31の接着剤の残渣が残らないように注意する。なお、接着シート31が加熱発泡テープ型シートの場合には、UV光の照射の代わりに、加熱発泡により接着シート31を剥離させる。
Next, a
その後、ウエハを複数のチップ27に切断する(図10−4)。図示省略するが、各チップ27は、裏面電極25を介して配線基板等の固定部材に半田付けされる。そして、各チップ27のウエハ表面側の電極には、アルミワイヤ電極が超音波ワイヤボンディング装置により固着される。
Thereafter, the wafer is cut into a plurality of chips 27 (FIG. 10-4). Although not shown, each
上述したウエハに支持基板を接合させる方法によれば、ウエハ裏面に対する処理をおこなっている間のウエハの反りや、ウエハに作用する応力を抑制することができる。また、応力の発生源となる電気炉アニールに代えて、レーザアニールを採用したことにより、ウエハに作用する応力を抑制することができる。したがって、ウエハ裏面に対する処理をおこなっている間にウエハが割れるのを防ぐことができる。また、ウエハの反りが小さくなるので、容易にダイシングをおこなうことができるとともに、設計通りのデバイス特性が得られる。また、レーザアニールをおこなうことによって、p+層24の高濃度化が図れるので、オン電圧の低減を図ることができる。 According to the above-described method of bonding the support substrate to the wafer, it is possible to suppress the warpage of the wafer and the stress acting on the wafer during the processing on the back surface of the wafer. In addition, by adopting laser annealing instead of electric furnace annealing, which is a source of stress, stress acting on the wafer can be suppressed. Therefore, it is possible to prevent the wafer from cracking during the processing on the wafer back surface. Further, since the warpage of the wafer is reduced, dicing can be easily performed and device characteristics as designed can be obtained. Further, by performing laser annealing, the concentration of the p + layer 24 can be increased, so that the on-voltage can be reduced.
なお、接着シート31として加熱発泡テープ型シートを用いた場合には、支持基板32は、UV光を透過させる必要がないので、金属やセラミックや硬質プラスチックなど、UV光が透過しない材質でできていてもよい。また、接着シート31は、その両面の粘着剤がUV硬化型であってもよいし、両面の粘着剤が加熱発泡型であってもよいし、支持基板32側の面および素子側の面がそれぞれUV硬化型および加熱発泡型であってもよいし、その逆でもよい。また、同様の製造プロセスにより、NPT型のIGBTを作製することができる。また、FZウエハを用いた場合も、同様の製造プロセスにより、IGBTを作製することができる。
When a heat-foamed tape-type sheet is used as the
つぎに、上述した製造方法に本発明を適用した場合の製造プロセスについて、図1〜図8を参照しながら説明する。図3は、図9−2に相当する工程において、ウエハの表面に接着シートを介して支持基板を接合した状態の一例を示す断面図である。図3に示すように、接着シート50は、たとえば、剛性を有する基材52の一方の面に、加熱発泡により接着力が低下して剥離が可能な加熱発泡テープ51が貼り付けられ、基材52のもう一方の面に、UV光の照射で接着剤が硬化して接着力が低下することにより剥離が可能なUVテープ53が貼り付けられた構成となっている。特に限定しないが、ウエハ60を加熱発泡テープ51に接着し、支持基板70をUVテープ53に接着する。
Next, a manufacturing process when the present invention is applied to the above-described manufacturing method will be described with reference to FIGS. FIG. 3 is a cross-sectional view showing an example of a state in which a support substrate is bonded to the surface of the wafer via an adhesive sheet in the process corresponding to FIG. 9-2. As shown in FIG. 3, for example, the
この状態で、図4に示すように、ウエハ60の厚さが所望の厚さに近くなるまで、回転する支軸80に取り付けられた砥石81でウエハ裏面を研削する。ついで、図5に示すように、ウエハ裏面が均等にエッチングされるように、スピンエッチングをおこなう。すなわち、高速回転させたウエハ60の裏面にエッチング液ノズル82からフッ化水素、硝酸等の強酸を含むエッチング液83を滴下してウエハ裏面をエッチングする。これによって、ウエハ裏面の、研削により生じた応力を有する層が取り除かれる。この研削およびエッチング工程は、図9−3に示す工程に相当する。
In this state, as shown in FIG. 4, the back surface of the wafer is ground with a
スピンエッチングの際に、ウエハ裏面に滴下したエッチング液83の一部は、ウエハ60、接着シート50および支持基板70よりなる積層体の側面に垂れる場合がある。この積層体の側面には、接着シート50の加熱発泡テープ51やUVテープ53の縁が露出しているので、これらのテープ51,53の縁部分が変質してしまうことがある。たとえば、エッチング液83との接触により加熱発泡テープ51の縁部分が変質して、加熱しても接着力が低下しない性質になることがある。UVテープ53の場合も同様であり、エッチング液83との接触によりUVテープ53の縁部分が変質して、UV光を照射しても接着力が低下しない性質になることがある。
During the spin etching, a part of the
このように接着シート50の縁部分が変質して剥離不良部分になってしまうと、後にウエハ60を支持基板70から離脱させる際に、ウエハ60の周縁部分が支持基板70に接合されたままの状態となり、ウエハ60を支持基板70から容易には離脱させることができなくなってしまう。そこで、図1および図2に示すように、ウエハ60を支持基板70から離脱させる前に、図示しないレーザ切断機を用いて、ウエハ60の外周から数mm程度内側のところにレーザ光84を照射する。そして、ウエハ60に対してレーザ光84をウエハ60の周縁に沿って一周させて、ウエハ60の中央部分61をくり貫くように切断する。なお、図1は、図2のA−Aにおける断面図である。
Thus, if the edge part of the
接着シート50が変質してできる剥離不良部分54は、ウエハ60の外周から数mm程度内側のところまでにしかできない。したがって、ウエハ60の外周から数mm程度内側のところを切断することによって、ウエハ60の中央部分61が、ウエハ60の、接着シート50の剥離不良部分54によって支持基板70に接合されている周縁部分62から分離される。ウエハ60において有効なチップが形成されている領域は、ウエハ60の外周から数mm程度内側のところよりもさらに内側である。したがって、ウエハ60の外周から数mm程度内側のところを切断してウエハ中央部分61とウエハ周縁部分62とを分離しても、ウエハ中央部分61に形成されている有効なチップを損傷することはない。
The poorly peeled
ウエハ中央部分61をウエハ周縁部分62から分離した後、図6に示すように、ウエハ60、接着シート50および支持基板70よりなる積層体をホットプレート85の上に置いて加熱する。ウエハ中央部分61は、変質していない接着シート50を介して支持基板70に接合されている。したがって、ウエハ中央部分61では、加熱発泡テープ51の接着力が低下する。それによって、ウエハ中央部分61の加熱発泡テープ51が剥離し、ウエハ中央部分61が支持基板70から離脱する。
After the wafer
ウエハ中央部分61を支持基板70から離脱させる工程は、図10−3に示す工程に相当する。ただし、ここではウエハ60が加熱発泡テープ51に接着されているので、UV照射をおこなわずに、加熱している。ウエハ60がUVテープに接着されている場合には、加熱する代わりに、UV照射をおこなえばよい。また、ここでの説明では、裏面電極となる金属膜を被着させない状態で支持基板70からウエハ中央部分61を離脱させている。
The step of detaching the wafer
ウエハ60の裏面に電極となる金属膜を被着させた後に、支持基板70からウエハ中央部分61を離脱させる場合は、つぎのようになる。図7は、図10−2に相当する工程において、裏面電極となる金属膜63を蒸着した状態の一例を示す断面図である。図7に示すように、金属膜63は、ウエハ60の裏面だけでなく、ウエハ60、接着シート50および支持基板70よりなる積層体の側面にも蒸着される。したがって、この積層体の側面に被着した金属膜63によって、ウエハ60、接着シート50および支持基板70が連結された状態となる。つまり、ウエハ60の縁部分と接着シート50の縁部分と支持基板70の縁部分とがくっついた状態となる。
In the case where the wafer
この場合も、後にウエハ60を支持基板70から離脱させる際に、ウエハ60の周縁部分が支持基板70に接合されたままの状態となり、ウエハ60を支持基板70から容易には離脱させることができなくなってしまう。そこで、図8に示すように、ウエハ60を支持基板70から離脱させる前に、図示しないレーザ切断機によりウエハ60の外周のすぐ内側のところ(ただし、有効なチップが形成されている領域の外側)にレーザ光84を照射し、ウエハ60に対してレーザ光84をウエハ60の周縁に沿って一周させて、ウエハ60の中央部分61をくり貫くように切断する。
Also in this case, when the
このようにして、ウエハ60の中央部分61が、ウエハ60の、金属膜63により接着シート50および支持基板70に接合されている周縁部分62から分離される。その後、ホットプレート等により加熱することによって、ウエハ中央部分61が支持基板70から離脱する。ウエハ60がUVテープ53に接着されている場合には、加熱する代わりに、UV照射をおこなう。
In this way, the
一例として、加熱発泡テープ51として、たとえば日東電工株式会社のNo.3195を用いることができる。また、UVテープ53として、たとえば日東電工株式会社のUB−3083Dなどを用いることができる。また、レーザ切断機のレーザ源として、切断する対象がSiである場合には、たとえば波長1064nmのYAGレーザを用いることができる。また、Siおよび電極となる金属膜を切断する場合には、波長532nmのYAG2倍高調波レーザを用いることができる。
As an example, as the
これらの波長のレーザでは、ガラスや石英などの極めて透過性のよい材料を切断することができない。したがって、支持基板70として、ガラスや石英などの極めて透過性のよい材料でできた基板を用いることにすれば、レーザによるウエハ切断時にレーザ照射によるダメージを受けないので、支持基板70を繰り返し再利用することができる。上述した製造プロセスでは、支持基板70はUVテープ53に接着されているので、UV光を照射することにより支持基板70からUVテープ53を剥離させることができる。
With lasers of these wavelengths, it is not possible to cut materials with very good transparency such as glass and quartz. Therefore, if a substrate made of a material having extremely high transparency such as glass or quartz is used as the
また、支持基板70は、ウエハ60と同じ形をしており、ウエハ60と同じ大きさであるか、またはウエハ60よりも少し大きくてもよい。支持基板70の厚さは、特に限定しないが、たとえば500〜1000μm程度である。そして、支持基板70は、ウエハ60を支持するのに十分な剛性を有する。また、支持基板70の表面(ウエハ60との接合面)の状態は、研削後のウエハ60の裏面、すなわち研削面の平坦性に大きく影響するため、支持基板70の表面の面内厚さのバラツキは5μm以下であるのが好ましい。以上のことを考慮すると、支持基板70として、石英、ガラスまたはSiなどの材料が適当である。
Further, the
以上説明したように、実施の形態によれば、ウエハ60を支持基板70から離脱させる際に、ウエハ中央部分61がウエハ周縁部分62から切り離されているので、ウエハ60と支持基板70とを接合している接着シート50のウエハエッジ部分が変質してそのウエハエッジ部分の接着力が弱くならなくても、ウエハ中央部分61を支持基板70から容易に離脱させることができる。また、ウエハ60と支持基板70とがそれらの側面を覆う金属膜63により連結されていても、ウエハ中央部分61を支持基板70から容易に離脱させることができる。したがって、ウエハ60が割れるのを防ぎながら、支持基板70からウエハ中央部分61を離脱させ、デバイス厚の薄いIGBT等の半導体素子を容易に製造することができる。
As described above, according to the embodiment, when the
また、実施の形態によれば、レーザ切断機を用いてウエハ60を切断するので、通常、ウエハの切断に使用される砥石刃のダイサーでは切断することのできないウエハの外形に合せた曲線的な切断を容易におこなうことができる。さらに、100μm以下の厚さのウエハを砥石刃のダイサーで切断する場合に比べて、切断面の欠け(チッピング)という現象がなく、また機械的な力が加わらないのでクラック等が極めて発生しにくいという効果もある。
In addition, according to the embodiment, since the
以上において、本発明は、半導体素子の表面構成は問わないので、半導体素子の表面側素子構造部はプレーナ型でもトレンチ型でもよい。また、本発明は、バックグラインド後のウエハの厚さが70μmであるIGBTに限らず、ウエハ裏面をバックグラインドしてウエハ厚さを100μm以下にする工程を有するたとえば電力用の半導体素子の製造方法に適用できる。 In the above, since the surface configuration of the semiconductor element is not limited in the present invention, the surface side element structure portion of the semiconductor element may be a planar type or a trench type. Further, the present invention is not limited to an IGBT having a wafer thickness of 70 μm after back grinding, but includes a step of back grinding the back surface of the wafer to reduce the wafer thickness to 100 μm or less. Applicable to.
以上のように、本発明にかかる半導体素子の製造方法は、デバイス厚の薄い半導体素子を製造するのに有用であり、特に、汎用インバータ、ACサーボ、無停電電源(UPS)またはスイッチング電源などの産業分野や、電子レンジ、炊飯器またはストロボなどの民生機器分野に用いられるIGBT等の電力用半導体素子の製造に適している。 As described above, the method for manufacturing a semiconductor device according to the present invention is useful for manufacturing a semiconductor device having a thin device thickness, and in particular, a general-purpose inverter, AC servo, uninterruptible power supply (UPS), switching power supply, etc. It is suitable for the production of power semiconductor elements such as IGBTs used in the industrial field and consumer equipment fields such as microwave ovens, rice cookers or strobes.
31,50 接着シート
32,70 支持基板
60 ウエハ
61 ウエハ中央部分
62 ウエハ周縁部分
63 金属膜
84 レーザ光
31, 50
Claims (2)
前記支持基板を接合した状態のまま前記半導体ウエハの裏面側を加工して該半導体ウエハを薄くする工程と、
前記半導体ウエハの裏面側を均等にエッチングする工程と、
薄くなって、裏面側がエッチングされた前記半導体ウエハの外周に沿ってレーザ光線を照射することにより、前記ウエハ中央部分と前記ウエハ周縁部分とを切り離す工程と、
加熱またはUV光の照射により、前記ウエハ中央部分を前記支持基板から離脱させる工程と、
を含むことを特徴とする半導体素子の製造方法。 A process of bonding a support substrate to the surface of a semiconductor wafer via a double-sided adhesive type adhesive sheet that can be peeled off by heat foaming, or a double-sided adhesive type adhesive sheet that can be peeled off when the adhesive is cured by UV light irradiation. When,
Processing the back side of the semiconductor wafer while the support substrate is bonded, and thinning the semiconductor wafer;
Etching the back side of the semiconductor wafer evenly;
The step of separating the wafer central portion and the wafer peripheral portion by irradiating a laser beam along the outer periphery of the semiconductor wafer having a thinned and etched back surface side;
Detaching the wafer central portion from the support substrate by heating or irradiation with UV light ;
The manufacturing method of the semiconductor element characterized by the above-mentioned.
前記支持基板を接合した状態のまま前記半導体ウエハの裏面側を加工して該半導体ウエハを薄くする工程と、Processing the back side of the semiconductor wafer while the support substrate is bonded, and thinning the semiconductor wafer;
前記半導体ウエハの裏面側を均等にエッチングする工程と、Etching the back side of the semiconductor wafer evenly;
薄くなって、裏面側がエッチングされた前記半導体ウエハの裏面に金属膜を成膜する工程と、Forming a metal film on the back surface of the semiconductor wafer that has been thinned and etched on the back surface side; and
前記半導体ウエハの裏面に前記金属膜を成膜した後に、前記半導体ウエハの外周に沿ってレーザ光線を照射し、その照射領域の前記金属膜および半導体を除去することにより、前記ウエハ中央部分と前記ウエハ周縁部分とを切り離す工程と、After the metal film is formed on the back surface of the semiconductor wafer, a laser beam is irradiated along the outer periphery of the semiconductor wafer, and the metal film and the semiconductor in the irradiation region are removed, thereby the wafer central portion and the semiconductor film A step of separating the peripheral portion of the wafer;
加熱またはUV光の照射により、ウエハ周縁部分から切り離されたウエハ中央部分を前記支持基板から離脱させる工程と、Separating the wafer center portion separated from the wafer peripheral portion from the support substrate by heating or irradiation with UV light; and
を含むことを特徴とする半導体素子の製造方法。The manufacturing method of the semiconductor element characterized by the above-mentioned.
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