JP4408986B2 - Semiconductor test equipment - Google Patents

Description

【００２６】
表１に示すように、Ｔ１のＧＡＴＥ信号が０であり、Ｔ２のＧＡＴＥ信号が０の時は、セットのＧＡＴＥ信号もＨＲ信号も０となる。ここで、０とは無しを、１とは有りを意味している。次に、Ｔ１のＧＡＴＥ信号が０であり、Ｔ２のＧＡＴＥ信号が１の時は、セットのＧＡＴＥ信号が１となり、ＨＲ信号はＴ２のＨＲ信号となる。Ｔ１のＧＡＴＥ信号が１であり、Ｔ２のＧＡＴＥ信号が０の時は、セットのＧＡＴＥ信号が１となり、ＨＲ信号はＴ１のＨＲ信号となる。Ｔ１とＴ２のＧＡＴＥ信号が１となると、セットのＧＡＴＥ信号が１で、ＨＲ信号はＴ１とＴ２の小さい方となる。
【００２７】
図６は図５の構成における動作例を説明するためのタイミングチャートである。図６（Ａ）はテスト周期ＲＡＴＥ（テスト・サイクル）であり、図６（Ｂ）は基準クロック REFCLK である。この図の例の場合、１のテスト周期が４周期の基準クロック REFCLK の間隔となっている。ユーザの意図したテストパターンを図６（Ｃ）に示す。
【００２８】
この状況下において、タイミング発生器３のグループＴ１は、１周期目のセット信号と２周期目のリセット信号を、グループＴ２は、１周期目のリセット信号と２周期目のセット信号を分担して生成する。これらの分担はユーザが任意に設定することができる。１周期目のセットのＧＡＴＥ信号では、図６（Ｄ）に示すように１基準クロック REFCLK 遅らせ、図６（Ｆ）に示すようにＨＲ信号で約１／８ 基準クロックREFCLK 遅らせている。リセットのＧＡＴＥ信号は、図６（Ｇ）のように３ REFCLK 遅らせ、ＨＲ信号は図６（Ｉ）のように約１／２ 基準クロックREFCLK 遅らせている。
【００２９】
すると、上記セット信号とリセット信号により、出力波形は図６（Ｊ）のようにパターン信号として生成される。２周期目以下も同様である。この例においては、基準クロック周期REFCLK の間隔以下のパルスが同一の経路（セット信号通路あるいはリセット信号通路）に発生する条件とはならない。したがって、上記のような問題が生じないため、正常な出力波形が得られる。
【００３０】
以上のように、半導体試験装置の各テスタピンにおける信号生成部分は、上記のようにしてテストパターンを生成している。ところで、最近の被試験半導体ＩＣは高速動作のものが多くなり、半導体試験装置も益々高速化されている。そこで、ピン・マルチプレクスモードを用いて、基準クロックの繰り返しレートよりも高いレートのテストパターンを用いて、被試験デバイスを試験する必要性が多くなってきている。ピン・マルチプレクスモードは、上述のように、複数のテスタピンのデータを、１のテスタピンに多重化して、高速なテストパターンを発生させるものである。
【００３１】
ピン・マルチプレクスモードを用いて、高速テストパターンを発生させる場合、従来技術における半導体試験装置では、正しく動作できない場合が生じている。この理由は、上述したように、同一経路の信号のパルス間隔を基準クロック REFCLK 周期以上に離さなければならないからである。
【００３２】
このような従来構成での不具合例を図７に示す。この例では、試験装置の高速動作を実現するために、図７（Ａ）に示すＲＡＴＥは最大、すなわち図７（Ｂ）に示す基準クロック REFCLK の周期とほぼ同一にしている。さらにピン・マルチプレクスモードを用いて、さらに１ＲＡＴＥ内にほぼ２倍の周波数のテストパターンを発生させて、被試験デバイスの試験を行うことを意図している。ここで便宜上ＲＡＴＥ（テスト周期）の１周期を、前前半、前後半、後前半と後後半とに４等分にして説明する。
【００３３】
図７（Ｃ）にその出力波形を示す。この図において、符号ＯおよびＥは、それぞれ奇数テスタピンおよび偶数テスタピンを意味する。この出力波形では、１周期目の奇数テスタピン前後半のエッジＴ３Ｏと２周期目の前前半のエッジＴ１Ｏとにより、出力波形の立ち上がりエッジを形成し、奇数テスタピンの前前半Ｔ１Ｏと偶数テスタピンの後前半Ｔ１Ｅと後後半Ｔ３Ｅとが、出力波形の下がりエッジを形成するようなデータ配列になっている。
【００３４】
ここで、奇数テスタピンの立ち上がりエッジ用のデータＴ３０とＴ１Ｏは、波形整形器においてセット信号を２個発生させることとなるが、このような回路を通過すべき信号の間隔Ｋが、基準クロックREFCLK 周期より小であるために、上述した問題が生じる。つまり、図７（Ｃ）の区間Ｋが、１ REFCLK 周期未満であるために、波形が正常に出力されず、半導体試験装置が正常動作しない。
【００３５】
このように、ピン・マルチプレクスモードは、現在のハードウェア資源で、基準クロックよりも高速なテストパターンによる試験ができるので、高速測定においては魅力的な機能であるが、テスト周期ＲＡＴＥが基準クロック周期 REFCLK と同等の場合には、上記図７（Ｃ）のような問題を生じることがあり、十分にその利点を生かせなかった。
【００３６】
【発明が解決しようとする課題】
この発明は、上記のような従来技術の問題を解決し、ＲＡＴＥが REFCLK と同一の場合であっても、基準クロックの倍速度まで試験可能な高速で高精度な半導体試験装置を提供することにある。
【００３７】
【課題を解決するための手段】
本発明では、ピン・マルチプレクスモードを用いてＤＵＴ９への試験波形を発生する半導体試験装置において、
ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリ１１から受け、同一パターンエッジ信号が連続するときに後続するパターンエッジ信号を消去し、異なるパターンエッジ信号の真に変化するパターンエッジ信号のみをタイミング発生器３に伝送し、タイミング発生器３は真に変化するパターンエッジ信号を順番に発生させて波形整形器４に伝送するようにした仮想タイミング発生器１９を、波形メモリ１１とタイミング発生器３の間に設けて、半導体試験装置を構成している。
【００３８】
また、ピン・マルチプレクスモードを用いてＤＵＴ９への試験波形を発生する半導体試験装置において、
ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリ１１から受け、同一のパターンエッジ信号が連続する場合の後続するパターンエッジ（ＥＮＡ）信号と、真に変化するパターンエッジ（ＥＮＡ）信号とを検出し区別して出力するエッジ検出手段２０と、
エッジ検出手段２０から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを仮想タイミング（ＶＴ）として出力するＥＮＡ−ＶＴ変換手段２５と、
エッジ検出手段２０から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを処理して、次テスト周期でどのＥＮＡ信号を対応させて発生するかのエッジポイントを出力するＥＤＧＥ・ＰＴＲ２７と、
ＥＤＧＥ・ＰＴＲ２７からのエッジ・ポイント信号に基づいて、ＥＮＡ−ＶＴ変換手段２５が出力する真に変化するＶＴ信号をタイミング発生器３に割り当てるＶＴ選択手段３０と、
を具備して、半導体試験装置を構成してもよい。
【００３９】
また、上記のＥＤＧＥ・ＰＴＲ２７は、エッジ検出手段２０からの複数のＥＮＡ信号を受けて、その内の真に変化するＥＮＡ信号を計数するＥＮＡ−ＣＮＴ変換手段２６と、その計数値と現テスト周期のエッジ・ポイントとを加算する加算器と、その加算器出力をタイミング同期して次テスト周期の開始エッジとするレジスタとから構成してもよい。
【００４０】
【発明の実施の形態】
上記目的を達成するために、本発明の半導体試験装置は、例えば図５の構成にによるＷＦＭ１１とタイミング発生器３との間に、この発明の仮想タイミング発生器を挿入した構成となっている。仮想タイミング発生器（Virtual Timing Generator）とは、ユーザのパターン設定は従来通りとし、パターンエッジ信号が例えば、セット信号“１”とセット信号“１”あるいはリセット信号“０”とリセット信号“０”とが連続して続く場合には、後続するパターンエッジ信号を消却してタイミング発生器３には与えず、真に変化するパターンエッジ信号のみをＷＦＭ１１からタイミング発生器３に伝送する機能を有するものである。
【００４１】
この仮想タイミング発生器を挿入することにより、タイミング発生器３からは次々と真に変化する信号のみを順番に発生させることができるので、波形整形器４においても、正しく目的とする、基準クロックの倍速度まで充分に動作を行うことができる。このように構成することにより、図７（Ｃ）に示した従来技術におけるような、基準クロック周期より小さな間隔の信号（セット信号またはリセット信号）同一信号経路に生じるという状況をさけることができる。したがって、ピン・マルチプレクスモードを用いて、高速なテストパターンの発生が、誤動作なく実施できる。
【００４２】
図４や図５の場合と同様に、テストパターンを発生させるために、一般にそのテストパターンを発生させるデータとして、波形データ（フォーマット・コントロール・データ）とその波形におけるエッジのタイミングデータ（タイミング・セット・データ）とが用いられる。タイミングデータは試験の開始に先だって、タイミング発生器３に転送され格納される。波形データは、試験の実行中にタイミング発生器３に供給される。本発明の説明において、波形データはエッジデータと称することもある。
【００４３】
仮想タイミング発生器１９の構成について説明する。仮想タイミング発生器は、
（Ａ）１テスト周期中にＷＦＭ１１から伝送される複数のパターンエッジ信号（エッジデータ）が、連続する同一パターンエッジ信号か、異なる真に変化するパターンエッジ信号（以後、「ＥＮＡ（ENABLE）信号」という）かを検出するエッジ検出手段（Edge Detector）と、
（Ｂ）ＥＮＡ信号を真に変化するパターンエッジ信号（エッジデータ）のみの仮想タイミング信号に変換するＥＮＡ−ＶＴ（ENABLE-VIRTUAL）変換手段と、
（Ｃ）次のテスト周期のエッジ・ポイントを指定するエッジ・ポインタ（EdgePointer：以後、「ＥＤＧＥ・ＰＴＲ」という）と、
（Ｄ）上記ＥＤＧＥ・ＰＴＲからの出力信号に基づいて、上記ＥＮＡ−ＶＴ変換手段からの出力を選択するＶＴ選択手段と、
（Ｅ）上記ＶＴ選択手段により選択された出力に示されたエッジ番号に基づいて、そのエッジ番号に該当するエッジの属性（セットかリセット）を選択する選択手段と、で構成することができる。
【００４４】
エッジ検出手段２０は、ＷＦＭから送られる直前のエッジデータと、現エッジデータとを比較するための一致回路で構成することができる。直前（Previous）のセット信号ＰＳとリセット信号ＰＲとを、現在（ Current）のセット信号Ｓとリセット信号Ｒと比較して、一致か不一致かにより、ＥＮＡ（イネーブル）信号を決めている。
【００４５】
すなわち、直前のセット信号ＰＳが”１”であり、現在のセット信号Ｓも”１”である場合には、真に変化するパターンエッジデータではないので、ＥＮＡ信号を”０”に設定している。同様に、直前のリセット信号ＰＲが”１”であり、現在のリセット信号Ｒも”１”である場合には、真に変化するパターンエッジ信号ではないので、ＥＮＡ信号を”０”に設定している。このＥＮＡ信号の様子を、表２に真理値表で示す。
【００４６】
【表２】

【００４７】
表２において、ＰＳとＰＲとＳとＲとの各エッジデータを入力して、ＥＮＡ信号を送出する。数式で表現すると、ＥＮＡ＝Ｓ×＾ＰＳ＋Ｒ×＾ＰＲ となる。ここで、＾ＰＳはＰＳの否定を、＾ＰＲはＰＲの否定を意味する。
【００４８】
表２において、ＳとＲの同時“１”は禁止規定、つまりユーザは設定していけないこととする。従って、このときのＥＮＡ信号は、無意味信号を意味する“Ｘ”と記述する。ＥＮＡ信号は、各チャンネル毎に送出され、例えば、図１では、Ｔ１Ｏからは出力信号ＥＮＡ０が、Ｔ３ＯからはＥＮＡ１が、Ｔ１ＥからはＥＮＡ２が、Ｔ３ＥからはＥＮＡ３が、それぞれ送出される。
【００４９】
次に、ＥＮＡ−ＶＴ変換手段２０では、各エッジ検出手段からＥＮＡ信号を受け、対応するエッジ番号を付与していく。エッジ検出手段から複数の（ＥＮＡ０、ＥＮＡ１、ＥＮＡ２、ＥＮＡ３）ＥＮＡ信号”１”を受けた場合には、各エッジ検出手段に対応したエッジ番号（０、１、２、３）を、４種の出力端（ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４）に、順次出力する。
【００５０】
この場合、上記のエッジ検出手段２０からのＥＮＡ信号”１”は、真に変化するパターンエッジ信号にのみ付与されているので、出力端（ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４）には、連続したエッジ信号（エッジデータ）を仮想消去して真に必要なエッジ番号のみが出力されている。なお、ＶＴとはカレント（現）サイクルの仮想的なタイミングを意味する。ＥＮＡ−ＶＴ変換手段はゲート回路で構成することができる。ＥＮＡーＶＴ変換の真理値表を表３に示す。
【００５１】
【表３】

【００５２】
表３で示すように、ＥＮＡーＶＴ変換手段２５では、出力する複数のＶＴ信号に、それぞれＥＮＡ信号の真に変化するエッジ番号を順番に割り当てている。例えば、ＥＮＡ０〜ＥＮＡ３の“１”出力が、１、１、０、１、であるとすると、ＶＴ１〜ＶＴ４には、０、１、３、無、のように、ＥＮＡ信号の番号（エッジ番号）が割り当てられる。
【００５３】
ＥＮＡ−ＣＮＴ(ENABLE-COUNT ）変換手段２６は、エッジ検出手段から送出されたエッジＥＮＡ信号の中で、真に必要なエッジの数を計数する。つまり、表３のＥＤＧＣＮＴに示すように、ＥＮＡ−ＣＮＴ変換手段は真に必要なエッジ、つまり、ＥＮＡ０〜ＥＮＡ３の“１”出力の数を計数して示している。
【００５４】
次テスト周期のエッジポイントを指定するＥＤＧＥ・ＰＴＲ２７は、上記のＥＮＡ−ＣＮＴ変換手段と加算器とレジスタとで構成することができる。加算器をレジスタにより、アキュミュレータを形成している。図１に示すように、ＥＤＧＥ・ＰＴＲ２７は、前回の計数値と現テスト周期での計数値とを加算器で加算し、対応する次回のＶＴｎを規定する。
【００５５】
ＶＴ選択手段３０は、ＥＤＧＥ・ＰＴＲ２７からの出力信号、すなわちエッジ・ポイント指定信号に従って、上記のＶＴ１〜ＶＴ４の信号を、それぞれのＶＴ選択器でもって対応するＶＴｎを選択して、タイミング発生器３に伝送する。タイミング発生器３には、予めユーザ設定パターン信号のタイミング値を伝送しておき、ＶＴ選択手段からの指定されたエッジ番号に従って対応するタイミング発生を行う。
【００５６】
このＥＤＧＥ・ＰＴＲとタイミングセットデータ及びフォーマットコントロールデータ（エッジデータ）との関連を真理値表で表４に示す。
【００５７】
【表４】

【００５８】
表４に示すように、ＥＤＧＥ・ＰＴＲからのエッジ・ポイントが０のときには、実働エッジは、ＶＴ１、ＶＴ２、ＶＴ３、ＶＴ４、の順番で稼動させるようにする。同様に、エッジポイントが１のときには、実働エッジは、ＶＴ４、ＶＴ１、ＶＴ２、ＶＴ３の順番で、エッジポイントが２のときには、実働エッジは、ＶＴ３、ＶＴ４、ＶＴ１、ＶＴ２、の順番で、エッジポイントが３のときには、実働エッジは、ＶＴ２、ＶＴ３、ＶＴ４、ＶＴ１、の順番で稼動させるようにする。
【００５９】
以上のような本発明の構成をまとめると、第１の態様は基本的なものであり、その構成は次による。ピン・マルチプレクスモードを用いてＤＵＴをテストする半導体試験装置であって、ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリから受け、同一パターンエッジ信号が連続するときに後続するパターンエッジ信号を消去し、異なるパターンエッジ信号の真に変化するパターンエッジ信号のみをタイミング発生器に伝送し、タイミング発生器は真に変化するパターンエッジ信号を順番に発生させて波形整形器に伝送するようにした仮想タイミング発生器を、波形メモリとタイミング発生器の間に設けた半導体試験装置である。
【００６０】
第２の態様は、仮想タイミング発生器の構成をより具体化したものである。つまり、ピン・マルチプレクスモードを用いてＤＵＴをテストする半導体試験装置であって、ユーザが設定した１テスト周期中での複数のユーザ設定パターン信号を波形メモリから受け、同一のパターンエッジ信号が連続する場合の後続するパターンエッジ（ＥＮＡ）信号と、真に変化するパターンエッジ（ＥＮＡ）信号とを検出し区別して出力するエッジ検出手段と、エッジ検出手段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを仮想タイミングＶＴとして出力するＥＮＡ−ＶＴ変換手段と、エッジ検出手段から複数のＥＮＡ信号を受け、真に変化するＥＮＡ信号のみを処理して、次テスト周期でどのＥＮＡ信号から発生させるかのエッジポイントを出力するＥＤＧＥ・ＰＴＲと、ＥＤＧＥ・ＰＴＲからのエッジ・ポイント信号に従って、ＥＮＡ−ＶＴ変換手段が出力する真に変化するＶＴ信号を、タイミング発生器に割り当てるＶＴ選択手段と、を有する半導体試験装置である。
【００６１】
第３の態様は、上記のＥＤＧＥ・ＰＴＲをより具体化したものである。つまり、ＥＤＧＥ・ＰＴＲは、エッジ検出手段２０からの複数のＥＮＡ信号を受けて、その内の真に変化するＥＮＡ信号を計数するＥＮＡ−ＣＮＴ変換手段２６と、その計数値と現テスト周期のエッジ・ポイントとを加算する加算器と、その加算器出力をタイミング同期して次テスト周期の開始エッジとするレジスタとから構成した半導体試験装置である。
【００６２】
次に、実施例の動作を図面を参照して説明する。図１に本発明の一実施例の構成図を、図２に本発明のピン・マルチプレクス・モードによる高速動作の波形説明図を、図３に図１の構成の動作についてのタイミングチャートを示す。これらにおいて、図４、図５と同一部分には同一符号を付している。この実施例においては、説明の便宜上、二つのテスタピン間のデータや信号をマルチプレクスする場合を示している。
【００６３】
図１の構成による本発明の動作を説明するために、先ず条件として、図２の場合で説明する。図２（Ａ）のＲＡＴＥ（テスト周期）には、ユーザ設定パターン信号のフォーマットコントロールデータ（ＦＣＤＡＴＡ）としてＴ１ＯＲ、Ｔ３ＯＳ、Ｔ１ＥＳ、とＴ３ＥＲ、のパターンエッジ（エッジデータ）がある。その内容は図２（Ｂ）の出力波形に示すものとする。図５や図７の場合と同様に、符号ＳおよびＲは、それぞれセットおよびリセットを意味し、符号ＯおよびＥは、それぞれ奇数テスタピンおよび偶数テスタピンを意味する。
【００６４】
ここで、図示していないが、仮に図２（Ｂ）の第２テスト周期の開始直後に、エッジが立ち上がるためのＴ１ＯＳのエッジデータがあるものとする。その場合には、図７（Ｃ）のテストパターン波形と同じような状況となる。すなわちＴ３ＯＳとＴ１ＯＳの各エッジは、奇数テスタピンにおいて２つのセット信号により形成される必要があるが、その間の時間が基準クロックより小さい場合には、図７（Ｃ）に関して記載したような問題が生じる。
【００６５】
本発明では、エッジを形成するためのセット信号あるいはリセット信号を、他方のテスタピンに割り当て変更することにより、上記の問題を解決するものである。例えば上記の場合で想定した、図２（Ｂ）の第２テスト周期の開始直後の、エッジデータＴ１ＯＴ３ＥＲＳを、偶数テスタピンに変更するのである。図２（Ｂ）において、エッジデータ２Ｔ１Ｅは、Ｔ３ＯＳと同一のパターンエッジ“１”を示しているが、これが無意味なエッジであることは明らかである。本発明では、このＴ１ＥＳのパターンエッジを不要として、これをＴ３ＥＲの位置にシフトし、Ｔ３ＥＲをさらにＴ３ＥＲにシフトして、かつセットエッジに変更する。これにより、基準クロックより狭い間隔の２つの信号の一方が、異なるテスタピンで扱われるようにその割り当てが変更されるので、従来技術における問題を解決することができる。
【００６６】
このような動作を行うのが、仮想タイミング発生器１９である。図１にこの発明の一実施例の構成図を、図３に図１のタイミングチャートを示す。図３（Ａ）の不具合事例は、ユーザ設定パターンが図２のようになされていると、Ｔ３ＯとＴ１Ｏとが同一経路を通り、その間隔が REFCLK 以下であるから測定できない状況を示しており、上記で想定した図２（Ｂ）の問題と同じである。
【００６７】
そこで図２に示す同一エッジのＴ３Ｅを、仮想タイミング発生器１９でその位置から消去し、かつずらして、Ｔ３Ｅの時間位置のエッジを、図３（Ｂ）のようにｔ１Ｅのエッジとするようにする。よって、従来のＴ１Ｏの位置にｔ３Ｅのエッジが発生するようにするので、ユーザ設定パターンにおいて問題を生じるエッジが、他方のテスタピンに振り分けられる。したがって、同一テスタピンの同一信号経路で、２つの信号（セットあるいはリセット）が、基準クロックより狭い間隔で連続する状況を避けることができる。ここで、ＴＸＸはユーザ設定エッジを、ｔＸＸは実働エッジを示すことにする。
【００６８】
そのために、図１に示すように、波形メモリ（ＷＦＭ）１１とタイミング発生器３の間に仮想タイミング発生器１９を挿入する。仮想タイミング発生器１９は、エッジ検出手段２０と、ＥＮＡ−ＶＴ変換手段２５と、ＥＤＧＥ・ＰＴＲ２７と、ＶＴ選択手段３０とから成る。図１では更にユーザ設定パターンをタイミング発生器３のタイミングメモリに設定するための選択手段３５を設けているが、選択手段３５は仮想タイミング発生器１９の外に設けてもよい。
【００６９】
図１において、仮想タイミング発生器１９を駆動させる為に、先ず、１テスト周期ＲＡＴＥ内に、ユーザが設定するエッジの順番を決めることとする。この明細書では、波形フォマッタの奇数（Ｏ）ピン対応のＴ１Ｏ及びＴ３Ｏと、偶数（Ｅ）ピン対応のＴ１ＥとＴ３Ｅと用いることとして、その順番をＴ１Ｏ、Ｔ３Ｏ、Ｔ１Ｅ、Ｔ３Ｅと表現している。したがって、時間の大小関係は、Ｔ１０＜Ｔ３０＜Ｔ１Ｅ＜Ｔ３Ｅとなる。
【００７０】
ＷＦＭ１１には、テストプログラムにより、奇数テスタピン（Ｏ）のパターンＡ、Ｂ、Ｃ、…と、偶数テスタピン（Ｅ）のパターンＡ、Ｂ、Ｃ、…が印加され、格納されている。そして、それぞれのセット（Ｓ）信号及びリセット（Ｒ）信号、を形成するためのエッジデータ（信号）、すなわち、Ｔ１ＯＳやＴ１ＯＲ信号、Ｔ３ＯＳやＴ３ＯＲ信号、Ｔ１ＥＳやＴ１ＥＲ信号、Ｔ３ＥＳやＴ３ＥＲ信号を送出する。例えば、Ｔ１ＯＳはグループＴ１Ｏのセット（Ｓ）信号を示す。
【００７１】
ＷＦＭ１１から出力されたＳ（セット）信号及びＲ（リセット）信号は、エッジ検出手段２０でそれぞれ直前の信号と比較されて同一か異なるかを判断し、異なっている真に必要なエッジ信号であると、ＥＮＡ（ENABLE）信号を出力する。例えば、Ｔ１Ｅ信号は直前信号のＴ３Ｏと比較されて異なった信号であると、真のエッジとしてＥＮＡ信号“１”を送出する。同一信号の場合にはＥＮＡ信号“０”を出力する。つまり表２に示す真理値表の条件で動作し、図３の波形例では、図３（Ｅ）の通りとなる。フリップフロップ２２は、前テスト周期の最後のデータを一時記憶してタイミングをとっている。
【００７２】
エッジ検出手段２０が発生するＥＮＡ信号を受けて、ＥＮＡ−ＶＴ変換手段２５は、前述したエッジの時間の大小関係から、Ｔ１Ｏを“０”に、Ｔ３Ｏを“１”に、Ｔ１Ｅを“２”に、Ｔ３Ｅを“３”にと、それぞれにエッジ番号を割り振る。つまりエッジが真に変化する必要なエッジであるときに、ＶＴに割り当てている。ＶＴとはカレントサイクル中の仮想的なタイミングを現している。つまり、無変化のエッジは削除して、変化する必要エッジの順番にそのエッジ番号をＶＴに割り当てるようにしている。パターンの状況に応じて、その値は図３（Ｆ）に示している通りであり、真理値表の表３のように動作する。
【００７３】
図３（Ｅ）に示すＥＮＡ信号は、ＥＤＧＥ・ＰＴＲ２７にも送られる。ＥＤＧＥ・ＰＴＲ２７のＥＮＡ−ＣＮＴ変換手段２６は、真に変化する必要なエッジ“１”の数を計数する。その値は図３（Ｃ）に示す通りとなり、表３の真理値表ＥＤＧＥＣＮＴのように動作する。ＥＮＡ−ＣＮＴ変換手段２６の出力データは、現エッジ・ポイントのレジスタの値と加算器で加算されて、次テスト周期のエッジ・ポイントとしてレジスタに記憶される。その値は、図３（Ｄ）に示すようなＥＤＧＥ・ ＰＴＲの値である。この例ではテスト周期の１周期目は“０”である。２周期目は“０”と“３”とを加算して“３”である。３周期目は“３”と“３”とを加算して“６”であるが、加算器は４進数の加算器であるので“２”となる。以下、同様である。
【００７４】
ＶＴ選択手段３０は、ＥＤＧＥ・ＰＴＲ２７からのエッジ・ポイントに基づき、それぞれのマルチプレクサで対応するＶＴ信号をタイミング発生器３に割り付ける。１周期目は、ＥＤＧＥ・ＰＴＲ＝０であるので、図３（Ｇ）に示すように、ｔ１０＝０（Ｔ１Ｏ）、ｔ３Ｏ＝１（Ｔ３Ｏ）、ｔ１Ｅ＝３（Ｔ３Ｅ）となり、２周期目以降も、図３（Ｇ）のタイミング・セットデータのように動作する。
【００７５】
タイミング発生器３には、別の経路で選択手段３５を通して、Ｔ１Ｏ〜Ｔ３Ｅ４通りのタイミング・データを入れておき、指定されたエッジ番号に対応したタイミング発生ができるようにしておく。すなわちこの選択手段３５を通じて、セットあるいはリセットの変更が行われる。この選択手段３５には、選択手段３０の出力で示された、エッジ番号データが選択信号として与えられる。したがって、そのエッジ番号で指定されたエッジの属性（セットあるいはリセット）が、選択手段３５の出力により規定される。
【００７６】
そして、割り当てられたエッジ番号に従って、タイミング発生器３はそのタイミング発生を行う。なお、図３（Ｈ）に示すようにフォーマット・コントロールデータ（ＦＣＤＡＴＡ）も、同様にエッジ番号と同じところに割り当てられる。
【００７７】
【発明の効果】
図３（Ｉ）、（Ｊ）、（Ｋ）を用いて、この発明の動作をまてめてみる。ユーザ設定パターンは図３（Ｉ）に示すように従来通りでよい。ユーザ設定パターンの波形は、図３（Ｊ）とする。すると、１周期目のＴ１Ｅでは波形は変化しない無意味なエッジデータであるので、仮想タイミング発生器１９ではこれを消去し、仮想タイミングｔ１Ｅを１つずらして、ユーザ設定のＴ３Ｅに位置に設定する。
【００７８】
従って、２周期目のユーザ設定のＴ１Ｏの位置に仮想タイミングのｔ３Ｅが位置するようになる。よって、従来のピン・マルチプレクスモードでは１周期目のＴ３Ｏと２周期目のＴ１Ｏとが同一経路を通り、１ REFCLK 以下であるために発生不可能であったが、本発明による仮想タイミング発生器１９を挿入することによって、問題を生じるエッジを別経路（他方のテスタピン）に割り振ることができるので、基準クロック周期よりも狭い間隔でセットエッジやリセットエッジを発生することが可能となった。
【００７９】
この明細書では、ピン・マルチプレクスモードとして、１テスト周期中に２つのデータを用いるように説明してきたが、これに関わらず３つ以上のデータを用いる半導体試験装置にも適用できる。本発明はパーピン・テスタに用いるとその効果は顕著であるが、それに限るものではなく、従来のシェアド・テスタにおいても、ピン・マルチプレクスモードのよな高速動作を行う場合に、有意義な効果を得ることができる。
【００８０】
以上詳細に説明したように、この発明はピン・マルチプレクスモードを用いたパーピン・テスタで、基準クロックの倍速度まで充分に動作を可能とさせ、益々発展する半導体ＬＳＩのテストに寄与できるようになった。この発明は、実用に際して技術的に経済的にその効果は大である。
【図面の簡単な説明】
【図１】本発明の一実施例の構成図である。
【図２】本発明による倍速測定動作を示す波形説明図である。
【図３】図１の本発明の構成における動作タイミングチャートである。
【図４】半導体試験装置の基本的な概略構成図である。
【図５】本発明に関わる従来のパーピン・テスタでのテストパターン生成部分の構成例図である。
【図６】図５の従来構成のタイミングチャートである。
【図７】図５の従来構成における問題点を説明するための波形図である。
【符号の説明】
１ テストプロセッサ
２ パターン発生器
３ タイミング発生器
４ 波形整形器
５ ドライバ
６ コンパレータ
７ パターン比較器
８ フェイルメモリ
９ ＤＵＴ（被試験デバイス）
１１ 波形メモリ（ＷＦＭ）
１２ リアルタイムセレクタ（マルチプレクサ）
１３ ＲＳフリップフロップ
１４ 粗アジャスタ
１５ ゲート回路
１６ レジスタ
１７ 加算器
１８ アナログ可変遅延回路
１９ 仮想タイミング発生器
２０ エッジ検出手段
２１ ＥＮＡ信号生成回路
２２ フリップフロップ
２５ ＥＮＡ−ＶＴ変換手段
２６ ＥＮＡ−ＣＮＴ変換手段
２７ ＥＤＧＥ・ＰＴＲ（エッジ・ポインタ）
３０ ＶＴ選択手段
３５ 選択手段[0001]
BACKGROUND OF THE INVENTION
The present invention solves a problem in generating a test pattern or the like at a repetition rate higher than that of a reference clock by using a high-speed operation method such as a pin multiplex mode in a semiconductor test apparatus. The present invention relates to a semiconductor test apparatus configured so that a test can be performed with high timing accuracy.
[0002]
[Prior art]
The present invention relates to a semiconductor test apparatus that solves the problems in the prior art when a high-speed test pattern or the like is generated using a high-speed operation method such as a pin multiplex mode. The present invention has a particularly remarkable effect particularly in a semiconductor test apparatus (a perpin tester) having a perpin structure, and the following description also describes a case where it is mainly applied to a perpin tester. However, the present invention is not limited to such a per-pin tester. In a commonly used shared resource tester, a high-speed operation method such as a pin multiplex mode is adopted. Are equally applicable.
[0003]
In the description of the present invention, the pin multiplex mode refers to a test pattern (also referred to as a test signal or a test signal) or a strobe signal generated from a plurality of test channels (tester pins) of a semiconductor test apparatus. By combining (multiplexing) the above, a high-speed test signal and strobe signal are generated. That is, the pin multiplex mode is a concept similar to parallel / serial conversion. In the description of the present invention, two tester pins, for example, an odd (Odd) pin and an even (Even) pin are used for convenience. However, three or more test pins may be synthesized. The per-pin tester refers to a semiconductor test apparatus having a function in which a test signal applied to a DUT (device under measurement) can be set independently for each test pin. In the per pin tester, the main internal device resources of the test apparatus are individually provided for each tester pin. On the other hand, a shared resource tester is a semiconductor test apparatus in which a plurality of resources such as a timing generator and a reference voltage are shared by all tester pins.
[0004]
When testing a semiconductor component (device under test) such as an IC or LSI with a semiconductor test apparatus, a test signal is given from the semiconductor test apparatus to the device under test, and as a result, the output signal obtained from the device under test is output as a strobe. The timing of the signal is taken out, and the taken out output signal is compared with an expected value signal (expected value pattern) formed in advance by a semiconductor test apparatus to determine whether the operation of the device under test is good or bad. Such a test is performed based on a test cycle (test cycle). The test signal and strobe signal (hereinafter also referred to as “test pattern”) are set at an arbitrary timing for the evaluation of the device under test, but the timing is generally set based on the starting point of each test cycle. Is done.
[0005]
A conventional semiconductor test apparatus will be described. FIG. 4 shows a basic schematic configuration diagram of the semiconductor test apparatus. The pattern generator 2 generates an application pattern (test signal) given to the DUT (device under test) 9 and an expected value pattern (expected value signal) given to the pattern comparator (logic comparator) 7. The timing generator 3 generates a timing pulse signal and supplies it to the waveform shaper 4, the analog comparator 6, or the pattern comparator 7 in order to synchronize the timing of the entire apparatus. The waveform shaper 4 shapes the test signal waveform as an actual waveform based on the application pattern from the pattern generator 2 and the timing pulse signal from the timing generator 3, and gives the waveform to the driver 5. The driver 5 shapes the signal into a predetermined amplitude and applies a test signal to the DUT 9.
[0006]
The response signal from the DUT 9 is compared with the reference voltage by the analog comparator 6 at a predetermined strobe timing, and the resulting logic signal is given to the pattern comparator 7. The pattern comparator 7 logically compares the logical pattern of the test result from the analog comparator 6 with the expected value pattern from the pattern generator 2 to detect a match / mismatch, and determines whether the DUT 9 is good or bad. If it does not match the expected value pattern, the test result is judged to be defective, and the result is given to the fail memory 8 and stored together with information such as a defective address from the pattern generator 2. A failure analysis is performed later using the data in the fail memory.
[0007]
In order to generate signals for performing these operations, data tables are prepared and predetermined data is stored in the memory of the pattern generator 2, the timing generator 3, and the waveform shaper 4. The data to be given to these data tables is created by a programmer or the like as a test program based on the performance specifications of the DUT 9, considering the test pattern, and sent from the test processor 1 to each unit via the tester bus. Supply. Thus, the test processor 1 controls the entire apparatus according to the test program.
[0008]
In order to generate the test pattern as described above, waveform data (format control data) and edge timing data (timing set data) in the waveform are generally used as data for generating the test pattern. . The timing data is transferred to and stored in the timing generator 3 prior to the start of the test. The waveform data is supplied to the timing generator 3 during the execution of the test.
[0009]
The timing generator 3 is provided with a RATE setting table and a clock setting table. The RATE setting table stores timing data of a test cycle (hereinafter also referred to as “test cycle” or “RATE”), and the clock setting table stores timing data indicating a change point of a driver waveform or the like. . An edge and its timing are specified based on waveform data (format control data) given from the pattern generator.
[0010]
In general, a plurality of the above data are used in combination so that a more complicated waveform can be generated. For example, by combining these data, a plurality of groups, TS1 group, TS2 group, TSn group, etc. are prepared and read out, and timing pulses of a set signal and a reset signal are generated. As shown in a waveform shaper of FIG. 5 to be described later, these set signal and reset signal are given to an RS flip-flop in the waveform shaper to form rising and falling edges of the test pattern.
[0011]
In order to evaluate the characteristics of the device under test with high accuracy, recent semiconductor test apparatuses are required to generate test patterns with high timing accuracy. Therefore, in the timing generator 3, the timing of the test pattern to be set (the delay time of the edge with respect to a predetermined reference of the test cycle) is not always an integer multiple of the reference clock (referred to as “REFCLK” hereinafter) cycle. It is often the sum of an integer multiple and a fraction. Therefore, the timing data stored in the timing generator 3 is data that is an integral multiple of the reference clock period and fraction data of the reference clock (Fractional Data: hereinafter also referred to as “HR data” (high resolution data) or “HR signal”). It is a combination of.
[0012]
Further, the HR data may be generated by adding the source HR data of the fraction from the fractional data previous pattern period of the reference clock and the inherent skew correction data. As will be described later, in general, in order to form a delay time by integer multiple of timing data, a reference clock is counted and delayed by a digital counter, and a minute delay time by fractional data is a minute delay circuit by an analog variable delay circuit. Use to delay. In the analog micro delay circuit, the timing pulse signal of fractional time is generated by accurately delaying with a resolution such as 1/2, 1/4, 1/8, 1/16,... Of the reference clock period. .
[0013]
In the data table of the pattern generator 2, test pattern data of a large number of channels are prepared, and these data are assigned to pins 1 to n of the DUT 9, for example. In the table of the waveform shaper 4, data relating to the waveform mode (RZ waveform, NRZ waveform, EOR waveform, etc.) is prepared, the test pattern data from the pattern generator 2, the set signal and reset from the timing generator 3, etc. A predetermined waveform is formed at a predetermined timing using a timing pulse signal such as a signal. The signal thus formed by the waveform shaper 4 is supplied to the driver 5 as a test signal. The driver 5 sets this test signal to a predetermined amplitude value and applies it to the device under test.
[0014]
Incidentally, the development of semiconductor ICs is remarkable, and in recent LSIs (Large Scale Integrated Circuits), combinational circuits and memory elements have been highly integrated with complex sequential circuits. Furthermore, the operating speed has exceeded 100 MHz. In order to test these high-speed and complicated LSIs, semiconductor test apparatuses have also been developed. That is, in recent semiconductor test apparatuses, a shift from a conventional shared resource tester to a per-pin resource tester can be seen. As described above, a shared tester is a tester that shares multiple resources, such as timing generators and reference voltages, with all tester pins, and a per-pin tester is a resource for each tester pin. Is a tester having a function that allows test parameters applied to the DUT 9 to be set independently for each pin of the DUT 9.
[0015]
Per-pin testers are capable of generating more complex conditions such as complex test patterns and timing than shared testers that use test parameters common to each pin of DUT9. Suitable for testing. In the per-pin tester, the timing generator 3 and the waveform shaper 4 shown in FIG. 4 are assigned to each pin of the DUT 9 together. Further, there is a case in which a pattern signal generator 7 and a calibration unit are allotted to each pin to a pin signal generation part in which the timing generator 3 and the waveform shaper 4 corresponding to each pin are grouped.
[0016]
FIG. 5 shows a configuration example of a test signal forming portion in a conventional perpin tester. The waveform memory (Wave Form Memory: hereinafter also referred to as “WFM”) 11 receives pattern data A, B, C,... Transmit to the generator 3. In the example of this figure, the pattern data set and reset timing data relating to the two groups (T 1, T 2) are transmitted to the timing generator 3. In the figure, symbols S and R mean set and reset, respectively.
[0017]
As in the case of FIG. 4, in order to generate the test pattern as described above, generally, as data for generating the test pattern, waveform data (format control data) and edge timing data in the waveform (timing) Set data) is used. The timing data is transferred to and stored in the timing generator 3 prior to the start of the test. The waveform data is supplied to the timing generator 3 during the execution of the test.
[0018]
The timing generator 3 generates the set time and reset time of each pattern as follows. That is, a reference clock REFCLK for retiming in RATE is applied from the outside, a GATE signal indicating what number of the REFCLK is selected, and an HR signal which is high resolution delay data equal to or less than the cycle of the REFCLK And a group selection for selecting which of the two groups (T1, T2) is generated.
[0019]
The real-time selector 12 selects each of the above signals in real time and distributes them to the waveform shaper 4 as a set signal (SET) and a reset signal (RESET). The upper half of the waveform shaper 4 in FIG. 5 is a set signal path (path), and the lower half is a reset signal path (path). The set signal and the reset signal are given to the flip-flop circuit, and the rising and falling edges of the test signal are formed based on these timings.
[0020]
In general, in a semiconductor test apparatus, the interval between signals given in the same signal path needs to be larger than a reference clock. For example, the interval between two set signals in the set signal path of the waveform shaper 4 and the interval between two reset signals in the reset signal path must be larger than the reference clock period. One reason for this is that, in a semiconductor test apparatus, each functional element, circuit, and the like are configured to operate in synchronization with a reference clock. Therefore, a signal having a period shorter than the reference clock period is not recognized, and therefore, such a signal cannot be transmitted correctly.
[0021]
In this way, when a high-speed pulse exceeding the limit of the reference clock REFCLK is applied, normal operation cannot be performed. For example, in FIG. 5, when the HR signal is continuously applied within the period of REFCLK, the second pulse cannot be distinguished and recognized as if one continuous pulse was applied. Only the smaller HR signal responds to change.
[0022]
The waveform shaper 4 generates set timing and reset timing in separate signal paths (waveform formatters). In each waveform formatter, in order to prevent accuracy degradation, coarse timing is generated by delaying with a coarse adjuster (coarse delay circuit) 14 by a digital counter up to a resolution that is an integral multiple of REFCLK. The delay time signal is delayed with high resolution by the analog variable delay circuit 18. The analog variable delay circuit 18 is configured by connecting a large number of CMOS gates in series, for example.
[0023]
In the example of FIG. 5, the source HR signal is added by the inherent skew correction data stored in the register 16 by the adder 17, and the delay time indicated by the integer multiple of REFCLK which is the upper bit of the addition result is The delay time indicated by the data below the REFCLK period, which is formed by the coarse adjuster 14 and is the lower bit, is formed by the analog variable delay circuit 18. The set signal and the reset signal thus formed are respectively applied to the RS flip-flop 13 to generate a pattern signal.
[0024]
Table 1 shows the selection of the real-time selector 12 in the example of FIG. In this truth table, the SET side is shown, but the same applies to the RESET side.
[0025]
[Table 1]

[0026]
As shown in Table 1, when the GATE signal of T1 is 0 and the GATE signal of T2 is 0, both the set GATE signal and the HR signal are 0. Here, 0 means no and 1 means yes. Next, when the T1 GATE signal is 0 and the T2 GATE signal is 1, the set GATE signal is 1, and the HR signal is the T2 HR signal. When the T1 GATE signal is 1 and the T2 GATE signal is 0, the set GATE signal is 1, and the HR signal is the T1 HR signal. When the GATE signals of T1 and T2 are 1, the set GATE signal is 1, and the HR signal is the smaller of T1 and T2.
[0027]
FIG. 6 is a timing chart for explaining an operation example in the configuration of FIG. 6A shows a test cycle RATE (test cycle), and FIG. 6B shows a reference clock REFCLK. In the case of the example in this figure, one test cycle is an interval of four reference clocks REFCLK. FIG. 6C shows a test pattern intended by the user.
[0028]
Under this situation, the group T1 of the timing generator 3 shares the set signal of the first cycle and the reset signal of the second cycle, and the group T2 shares the reset signal of the first cycle and the set signal of the second cycle. Generate. These assignments can be arbitrarily set by the user. In the GATE signal in the first cycle, one reference clock REFCLK is delayed as shown in FIG. 6D, and about ８ reference clock REFCLK is delayed by the HR signal as shown in FIG. 6F. The reset GATE signal is delayed by 3 REFCLK as shown in FIG. 6G, and the HR signal is delayed by about ½ reference clock REFCLK as shown in FIG. 6I.
[0029]
Then, an output waveform is generated as a pattern signal as shown in FIG. 6 (J) by the set signal and the reset signal. The same applies to the second and subsequent cycles. In this example, it is not a condition that pulses equal to or smaller than the interval of the reference clock period REFCLK are generated in the same path (set signal path or reset signal path). Therefore, since the above problem does not occur, a normal output waveform can be obtained.
[0030]
As described above, the signal generation portion in each tester pin of the semiconductor test apparatus generates a test pattern as described above. By the way, recent semiconductor ICs to be tested are frequently operated at high speeds, and the speed of semiconductor test apparatuses is further increased. Thus, there is an increasing need to test a device under test using a test pattern having a higher rate than the repetition rate of the reference clock using the pin multiplex mode. In the pin multiplex mode, as described above, data of a plurality of tester pins is multiplexed on one tester pin to generate a high-speed test pattern.
[0031]
When a high-speed test pattern is generated using the pin multiplex mode, there are cases where the semiconductor test apparatus in the prior art cannot operate correctly. This is because, as described above, the pulse interval of signals on the same path must be separated from the reference clock REFCLK period or more.
[0032]
An example of a problem with such a conventional configuration is shown in FIG. In this example, in order to realize high-speed operation of the test apparatus, the RATE shown in FIG. 7A is the maximum, that is, substantially the same as the cycle of the reference clock REFCLK shown in FIG. 7B. Further, it is intended to test the device under test by using the pin multiplex mode and generating a test pattern of almost twice the frequency within one RATE. Here, for convenience, one cycle of RATE (test cycle) will be described as being divided into four equal parts, the first half, the first half, the second half, and the second half.
[0033]
FIG. 7C shows the output waveform. In this figure, symbols O and E mean odd tester pins and even tester pins, respectively. In this output waveform, the leading edge of the output waveform is formed by the edge T3O in the first half of the odd-numbered tester pin in the first cycle and the edge T1O in the first half of the second cycle, and the first half of the odd-numbered tester pin T1O The data arrangement is such that T1E and the latter second half T3E form a falling edge of the output waveform.
[0034]
Here, the rising edge data T30 and T1O of the odd tester pins generate two set signals in the waveform shaper, and the interval K of signals to pass through such a circuit is the reference clock REFCLK period. Because of the smaller size, the problems described above arise. That is, since the section K in FIG. 7C is less than one REFCLK cycle, the waveform is not normally output and the semiconductor test apparatus does not operate normally.
[0035]
In this way, the pin multiplex mode is an attractive function for high-speed measurement because it can test with a test pattern faster than the reference clock with the current hardware resources, but the test cycle RATE is the reference clock. When the period is equivalent to REFCLK, the problem as shown in FIG. 7C may occur, and the advantage cannot be fully utilized.
[0036]
[Problems to be solved by the invention]
The present invention solves the problems of the prior art as described above, and provides a high-speed and high-precision semiconductor test apparatus capable of testing up to a double speed of a reference clock even when RATE is the same as REFCLK. is there.
[0037]
[Means for Solving the Problems]
In the present invention, in a semiconductor test apparatus that generates a test waveform to the DUT 9 using the pin multiplex mode,
A plurality of user setting pattern signals in one test cycle set by the user are received from the waveform memory 11, and when the same pattern edge signal continues, the subsequent pattern edge signal is erased, and a different pattern edge signal changes to true. Only the pattern edge signal is transmitted to the timing generator 3, and the timing generator 3 generates a true-changing pattern edge signal in order and transmits it to the waveform shaper 4. 11 and the timing generator 3 to constitute a semiconductor test apparatus.
[0038]
In a semiconductor test apparatus that generates a test waveform to the DUT 9 using the pin multiplex mode,
A plurality of user setting pattern signals in one test cycle set by the user are received from the waveform memory 11, and the subsequent pattern edge (ENA) signal when the same pattern edge signal is continuous, and the pattern edge ( ENA) edge detection means 20 for detecting and distinguishing and outputting signals,
ENA-VT conversion means 25 which receives a plurality of ENA signals from the edge detection means 20 and outputs only a truly changing ENA signal as a virtual timing (VT);
An EDGE / PTR 27 that receives a plurality of ENA signals from the edge detection means 20, processes only the ENA signal that truly changes, and outputs an edge point of which ENA signal is to be generated in the next test cycle;
VT selection means 30 for assigning to the timing generator 3 a truly changing VT signal output from the ENA-VT conversion means 25 based on the edge / point signal from the EDGE / PTR 27;
May be included to constitute a semiconductor test apparatus.
[0039]
The EDGE / PTR 27 receives an ENA signal from the edge detection means 20 and counts an ENA-CNT conversion means 26 that truly changes among them, and the count value and the current test cycle. May be constituted by an adder for adding the edge points and a register which synchronizes the timing of the adder output to the start edge of the next test cycle.
[0040]
DETAILED DESCRIPTION OF THE INVENTION
In order to achieve the above object, the semiconductor test apparatus of the present invention has a configuration in which, for example, the virtual timing generator of the present invention is inserted between the WFM 11 and the timing generator 3 in the configuration of FIG. The virtual timing generator (Virtual Timing Generator) has a conventional pattern setting by the user, and the pattern edge signal is, for example, a set signal “1” and a set signal “1” or a reset signal “0” and a reset signal “0”. If the pattern edge signal continues continuously, the subsequent pattern edge signal is not canceled and given to the timing generator 3, and only the pattern edge signal that changes truly is transmitted from the WFM 11 to the timing generator 3. It is.
[0041]
By inserting this virtual timing generator, it is possible to sequentially generate only the signals that change true one after another from the timing generator 3, so that the waveform shaper 4 can correctly generate the reference clock signal. The operation can be sufficiently performed up to the double speed. With this configuration, it is possible to avoid a situation in which signals (set signals or reset signals) having an interval smaller than the reference clock period are generated in the same signal path as in the conventional technique shown in FIG. Therefore, a high-speed test pattern can be generated without malfunction using the pin multiplex mode.
[0042]
As in the case of FIG. 4 and FIG. 5, in order to generate a test pattern, waveform data (format control data) and edge timing data (timing set) in the waveform are generally used as data for generating the test pattern.・ Data) is used. The timing data is transferred to and stored in the timing generator 3 prior to the start of the test. The waveform data is supplied to the timing generator 3 during the execution of the test. In the description of the present invention, the waveform data may be referred to as edge data.
[0043]
The configuration of the virtual timing generator 19 will be described. Virtual timing generator
(A) A plurality of pattern edge signals (edge data) transmitted from the WFM 11 during one test cycle may be the same continuous pattern edge signal or different true pattern edge signals (hereinafter referred to as “ENA (ENABLE) signal”). Edge detector for detecting whether or not
(B) ENA-VT (ENABLE-VIRTUAL) conversion means for converting the ENA signal into a virtual timing signal only of a pattern edge signal (edge data) that truly changes;
(C) an edge pointer (EdgePointer: hereinafter referred to as “EDGE · PTR”) for designating an edge point of the next test cycle;
(D) VT selection means for selecting an output from the ENA-VT conversion means based on an output signal from the EDGE / PTR;
(E) Based on the edge number indicated in the output selected by the VT selection means, the selection means for selecting the attribute (set or reset) of the edge corresponding to the edge number.
[0044]
The edge detection means 20 can be composed of a coincidence circuit for comparing the edge data immediately before being sent from the WFM with the current edge data. The previous set signal PS and the reset signal PR are compared with the current set signal S and the reset signal R, and an ENA (enable) signal is determined depending on whether they match or do not match.
[0045]
That is, when the immediately preceding set signal PS is “1” and the current set signal S is also “1”, the pattern edge data does not change truly, so the ENA signal is set to “0”. Yes. Similarly, when the immediately preceding reset signal PR is “1” and the current reset signal R is also “1”, the ENA signal is set to “0” because the pattern edge signal does not change truly. ing. The state of this ENA signal is shown in Table 2 as a truth table.
[0046]
[Table 2]

[0047]
In Table 2, each edge data of PS, PR, S, and R is input and an ENA signal is transmitted. When expressed by a mathematical expression, ENA = S × ^ PS + R × ^ PR. Here, ^ PS means negation of PS, and ^ PR means denial of PR.
[0048]
In Table 2, the simultaneous “1” of S and R is a prohibition rule, that is, the user cannot set. Therefore, the ENA signal at this time is described as “X” meaning a meaningless signal. The ENA signal is transmitted for each channel. For example, in FIG. 1, the output signal ENA0 is transmitted from T1O, ENA1 is transmitted from T3O, ENA2 is transmitted from T1E, and ENA3 is transmitted from T3E.
[0049]
Next, the ENA-VT conversion means 20 receives an ENA signal from each edge detection means and assigns a corresponding edge number. When a plurality of (ENA0, ENA1, ENA2, ENA3) ENA signals “1” are received from the edge detection means, the edge numbers (0, 1, 2, 3) corresponding to each edge detection means are set to four types. Output sequentially to output terminals (VT1, VT2, VT3, VT4).
[0050]
In this case, since the ENA signal “1” from the edge detection means 20 is given only to the pattern edge signal that changes truly, the output terminal (VT1, VT2, VT3, VT4) has a continuous edge. The signal (edge data) is virtually erased and only the truly necessary edge numbers are output. Note that VT means virtual timing of the current cycle. The ENA-VT conversion means can be composed of a gate circuit. Table 3 shows the truth table of ENA-VT conversion.
[0051]
[Table 3]

[0052]
As shown in Table 3, the ENA-VT conversion means 25 sequentially assigns edge numbers that change true of the ENA signal to the output VT signals in order. For example, if the “1” output of ENA0 to ENA3 is 1, 1, 0, 1, VT1 to VT4 have the ENA signal number (edge number) such as 0, 1, 3, None. ) Is assigned.
[0053]
The ENA-CNT (ENABLE-COUNT) conversion means 26 counts the number of truly necessary edges in the edge ENA signal sent from the edge detection means. In other words, as indicated by EDGCNT in Table 3, the ENA-CNT conversion means counts the number of truly necessary edges, that is, the number of “1” outputs of ENA0 to ENA3.
[0054]
The EDGE / PTR 27 for designating the edge point of the next test cycle can be composed of the above-mentioned ENA-CNT conversion means, an adder, and a register. An accumulator is formed by using an adder as a register. As shown in FIG. 1, the EDGE / PTR 27 adds the previous count value and the count value in the current test cycle with an adder to define the corresponding next VTn.
[0055]
The VT selection means 30 selects the corresponding VTn from the VT1 to VT4 signals according to the output signal from the EDGE / PTR 27, that is, the edge / point designation signal, by the respective VT selectors. Transmit to. The timing value of the user setting pattern signal is transmitted to the timing generator 3 in advance, and the corresponding timing is generated according to the designated edge number from the VT selection means.
[0056]
The relationship between the EDGE / PTR and the timing set data and format control data (edge data) is shown in Table 4 as a truth table.
[0057]
[Table 4]

[0058]
As shown in Table 4, when the edge point from EDGE / PTR is 0, the working edge is operated in the order of VT1, VT2, VT3, and VT4. Similarly, when the edge point is 1, the working edge is in the order of VT4, VT1, VT2, and VT3. When the edge point is 2, the working edge is the edge point in the order of VT3, VT4, VT1, and VT2. When is 3, the actual edge is operated in the order of VT2, VT3, VT4, and VT1.
[0059]
Summarizing the configuration of the present invention as described above, the first aspect is basic, and the configuration is as follows. A semiconductor test apparatus for testing a DUT using a pin multiplex mode, when a plurality of user set pattern signals in one test cycle set by a user are received from a waveform memory and the same pattern edge signal is continuous The subsequent pattern edge signal is erased, only the pattern edge signal that changes true of the different pattern edge signal is transmitted to the timing generator, and the timing generator generates the pattern edge signal that changes true in order, and the waveform shaper This is a semiconductor test apparatus in which a virtual timing generator configured to be transmitted to is provided between a waveform memory and a timing generator.
[0060]
The second aspect is a more specific configuration of the virtual timing generator. That is, a semiconductor test apparatus that tests a DUT using a pin multiplex mode, and receives a plurality of user setting pattern signals in one test cycle set by a user from a waveform memory, and the same pattern edge signal is continuous. When detecting, a pattern edge (ENA) signal that follows and a pattern edge (ENA) signal that changes truly are detected and output by distinguishing them, and a plurality of ENA signals are received from the edge detection means and changed truly. ENA-VT conversion means that outputs only the ENA signal to be processed as virtual timing VT, and receives a plurality of ENA signals from the edge detection means, processes only the ENA signal that changes truly, and generates from which ENA signal in the next test cycle EDGE / PTR that outputs the edge point of EDGE and edge point from EDGE / PTR No. accordingly a semiconductor testing apparatus having a VT signal that changes to the true output from the ENA-VT conversion means, and VT selection means for assigning a timing generator, a.
[0061]
The third aspect is a more specific version of the EDGE / PTR. That is, the EDGE / PTR receives a plurality of ENA signals from the edge detection means 20 and counts the ENA-CNT conversion means 26 that truly changes among them, and the count value and the edge of the current test cycle. A semiconductor test apparatus comprising an adder that adds points and a register that synchronizes the timing of the adder output to the start edge of the next test cycle.
[0062]
Next, the operation of the embodiment will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the present invention, FIG. 2 is a waveform explanatory diagram of high-speed operation in the pin multiplex mode of the present invention, and FIG. 3 is a timing chart of the operation of the configuration of FIG. . In these, the same parts as those in FIGS. 4 and 5 are denoted by the same reference numerals. In this embodiment, for convenience of explanation, a case where data and signals between two tester pins are multiplexed is shown.
[0063]
In order to describe the operation of the present invention according to the configuration of FIG. 1, first, the case of FIG. 2 will be described as a condition. In RATE (test cycle) in FIG. 2A, there are pattern edges (edge data) of T1OR, T3OS, T1ES, and T3ER as format control data (FCDATA) of the user setting pattern signal. The contents are shown in the output waveform of FIG. As in FIGS. 5 and 7, the symbols S and R mean set and reset, respectively, and the symbols O and E mean odd tester pins and even tester pins, respectively.
[0064]
Although not shown in the figure, it is assumed that there is edge data of T1OS for rising edge immediately after the start of the second test period in FIG. In that case, the situation is similar to the test pattern waveform of FIG. That is, each edge of T3OS and T1OS needs to be formed by two set signals at odd tester pins, but when the time between them is smaller than the reference clock, the problem described with reference to FIG. 7C occurs. .
[0065]
In the present invention, the above-mentioned problem is solved by changing the assignment of a set signal or reset signal for forming an edge to the other tester pin. For example, the edge data T1OT3ERS immediately after the start of the second test period in FIG. 2B assumed in the above case is changed to an even tester pin. In FIG. 2B, the edge data 2T1E indicates the same pattern edge “1” as T3OS, but it is clear that this is a meaningless edge. In the present invention, this T1ES pattern edge is made unnecessary and is shifted to the position of T3ER, T3ER is further shifted to T3ER, and changed to a set edge. As a result, the assignment is changed so that one of two signals having an interval narrower than the reference clock is handled by a different tester pin, so that the problem in the prior art can be solved.
[0066]
The virtual timing generator 19 performs such an operation. FIG. 1 is a block diagram of an embodiment of the present invention, and FIG. 3 is a timing chart of FIG. The trouble example in FIG. 3 (A) shows a situation in which when the user setting pattern is as shown in FIG. 2, T3O and T1O pass through the same path, and the interval is not more than REFCLK, so measurement is not possible. This is the same as the problem in FIG. 2B assumed above.
[0067]
Therefore, T3E of the same edge shown in FIG. 2 is erased from the position by the virtual timing generator 19 and shifted so that the edge of the time position of T3E becomes the edge of t1E as shown in FIG. To do. Therefore, since the edge of t3E is generated at the position of the conventional T1O, the edge that causes a problem in the user setting pattern is distributed to the other tester pin. Therefore, it is possible to avoid a situation in which two signals (set or reset) continue in a narrower interval than the reference clock in the same signal path of the same tester pin. Here, TXX represents a user setting edge, and tXX represents a working edge.
[0068]
For this purpose, a virtual timing generator 19 is inserted between the waveform memory (WFM) 11 and the timing generator 3 as shown in FIG. The virtual timing generator 19 includes edge detection means 20, ENA-VT conversion means 25, EDGE / PTR 27, and VT selection means 30. In FIG. 1, the selection unit 35 for setting the user setting pattern in the timing memory of the timing generator 3 is further provided. However, the selection unit 35 may be provided outside the virtual timing generator 19.
[0069]
In FIG. 1, in order to drive the virtual timing generator 19, first, the order of edges set by the user is determined within one test cycle RATE. In this specification, T1O and T3O corresponding to odd (O) pins of the waveform formatter and T1E and T3E corresponding to even (E) pins are used, and the order is expressed as T1O, T3O, T1E, and T3E. . Accordingly, the time relationship is T10 <T30 <T1E <T3E.
[0070]
.., And odd tester pin (O) patterns A, B, C,... And even tester pin (E) patterns A, B, C,. Then, the edge data (signal) for forming each set (S) signal and reset (R) signal, that is, T1OS and T1OR signals, T3OS and T3OR signals, T1ES and T1ER signals, T3ES and T3ER signals are transmitted. To do. For example, T1OS indicates a set (S) signal of the group T1O.
[0071]
The S (set) signal and the R (reset) signal output from the WFM 11 are compared with the immediately preceding signal by the edge detection means 20 to determine whether they are the same or different, and are the truly necessary edge signals that are different. And an ENA (ENABLE) signal is output. For example, if the T1E signal is different from the previous signal T3O, the ENA signal “1” is transmitted as a true edge. In the case of the same signal, the ENA signal “0” is output. That is, it operates under the conditions of the truth table shown in Table 2, and the waveform example in FIG. 3 is as shown in FIG. The flip-flop 22 temporarily stores the last data of the previous test cycle and takes the timing.
[0072]
Upon receiving the ENA signal generated by the edge detection means 20, the ENA-VT conversion means 25 sets T1O to "0", T3O to "1", and T1E to "2" because of the above-described edge time magnitude relationship. Then, T3E is set to “3”, and an edge number is assigned to each. In other words, when the edge is a necessary edge that truly changes, it is assigned to the VT. VT represents a virtual timing in the current cycle. That is, the unchanged edge is deleted, and the edge number is assigned to the VT in the order of the required edge that changes. The value is as shown in FIG. 3F according to the pattern status, and operates as shown in Table 3 of the truth table.
[0073]
The ENA signal shown in FIG. 3 (E) is also sent to the EDGE / PTR 27. The ENA-CNT conversion means 26 of the EDGE / PTR 27 counts the number of necessary edges “1” that truly change. The values are as shown in FIG. 3C, and operate as in the truth table EDGECNT in Table 3. The output data of the ENA-CNT conversion means 26 is added to the register value of the current edge point by the adder and stored in the register as the edge point of the next test period. The value is the value of EDGE · PTR as shown in FIG. In this example, the first cycle of the test cycle is “0”. The second period is “3” by adding “0” and “3”. In the third period, “3” and “3” are added to “6”, but since the adder is a quaternary adder, “2” is obtained. The same applies hereinafter.
[0074]
The VT selection means 30 assigns the corresponding VT signal to the timing generator 3 by each multiplexer based on the edge point from the EDGE / PTR 27. Since EDGE · PTR = 0 in the first period, as shown in FIG. 3G, t10 = 0 (T1O), t3O = 1 (T3O), and t1E = 3 (T3E). Also operates like the timing set data of FIG.
[0075]
The timing generator 3 is inputted with timing data of T1O to T3E4 through the selecting means 35 through another path so that timing corresponding to the designated edge number can be generated. That is, the set or reset is changed through the selection means 35. The selection means 35 is supplied with edge number data indicated by the output of the selection means 30 as a selection signal. Therefore, the edge attribute (set or reset) designated by the edge number is defined by the output of the selection means 35.
[0076]
The timing generator 3 generates the timing according to the assigned edge number. As shown in FIG. 3H, the format control data (FCDATA) is also assigned to the same location as the edge number.
[0077]
【The invention's effect】
The operation of the present invention will be summarized with reference to FIGS. 3 (I), (J), and (K). The user setting pattern may be conventional as shown in FIG. The waveform of the user setting pattern is shown in FIG. Then, since the waveform is meaningless edge data whose waveform does not change in the first period T1E, the virtual timing generator 19 deletes the edge data, shifts the virtual timing t1E by one, and sets the position to the user-set T3E. .
[0078]
Therefore, the virtual timing t3E comes to be positioned at the position T1O set by the user in the second period. Therefore, in the conventional pin multiplex mode, the T3O in the first period and the T1O in the second period pass through the same path and cannot be generated because they are equal to or less than 1 REFCLK. By inserting 19, it is possible to assign a problem-occurring edge to another path (the other tester pin), so that it is possible to generate set edges and reset edges at intervals shorter than the reference clock period.
[0079]
In this specification, it has been described that two data are used in one test cycle as the pin multiplex mode, but the present invention can be applied to a semiconductor test apparatus using three or more data regardless of this. The effect of the present invention is remarkable when used in a perpin tester, but the present invention is not limited to this. Even in a conventional shared tester, a significant effect can be obtained when performing high-speed operation such as a pin multiplex mode. Obtainable.
[0080]
As described above in detail, the present invention is a per-pin tester using a pin multiplex mode, which can sufficiently operate up to a double speed of a reference clock, and can contribute to an increasingly developed semiconductor LSI test. became. This invention has a great technical and economical effect in practical use.
[Brief description of the drawings]
FIG. 1 is a configuration diagram of an embodiment of the present invention.
FIG. 2 is a waveform explanatory diagram showing a double speed measurement operation according to the present invention.
FIG. 3 is an operation timing chart in the configuration of the present invention shown in FIG. 1;
FIG. 4 is a basic schematic configuration diagram of a semiconductor test apparatus.
FIG. 5 is a configuration example of a test pattern generation portion in a conventional perpin tester according to the present invention.
6 is a timing chart of the conventional configuration of FIG.
7 is a waveform diagram for explaining problems in the conventional configuration of FIG.
[Explanation of symbols]
1 Test processor
2 Pattern generator
3 Timing generator
4 Waveform shaper
5 Driver
6 Comparator
7 Pattern comparator
8 Fail memory
9 DUT (device under test)
11 Waveform memory (WFM)
12 Real-time selector (multiplexer)
13 RS flip-flop
14 Coarse adjuster
15 Gate circuit
16 registers
17 Adder
18 Analog variable delay circuit
19 Virtual timing generator
20 Edge detection means
21 ENA signal generation circuit
22 flip-flops
25 ENA-VT conversion means
26 ENA-CNT conversion means
27 EDGE / PTR (Edge Pointer)
30 VT selection means
35 selection means

Claims (3)

In a semiconductor test apparatus that generates a test waveform to a DUT using a pin multiplex mode,
A pattern in which a plurality of user set pattern signals in one test cycle set by the user are received from the waveform memory, the subsequent pattern edge signals are erased when the same pattern edge signal continues, and different pattern edge signals change to true A virtual timing generator that outputs only edge signals ;
A timing generator that in turn generates a true-changing pattern edge signal transmitted from the virtual timing generator and transmits it to the waveform shaper ;
A semiconductor test apparatus comprising: In a semiconductor test apparatus that generates a test waveform to a DUT using a pin multiplex mode,
A plurality of user setting pattern signals in one test cycle set by the user are received from the waveform memory, and the subsequent pattern edge (ENA) signal when the same pattern edge signal is continuous and the pattern edge (ENA) that changes truly ) Edge detection means for detecting and distinguishing signals and outputting them;
ENA-VT conversion means for receiving a plurality of ENA signals from the edge detection means and outputting only a truly changing ENA signal as a virtual timing (VT);
Receiving a plurality of ENA signal from said edge detection means, to process only the ENA signal that varies true, and EDGE-PTR for outputting one of the edge points is generated in correspondence to which ENA signal in the next test cycle,
According edge point signal from the EDGE-PTR, and VT selection means for assigning a VT signal that changes truly the ENA-VT conversion means outputs to the timing generator,
A semiconductor test apparatus comprising: The EDGE • PTR is
Receiving a plurality of ENA signal from the edge detecting means, and ENA-CNT converting means for counting the ENA signal which varies true of them,
An adder for adding the count value of the ENA-CNT conversion means and the edge point of the current test period;
A register for storing the edge point for the next test cycle the output of the adder and timing synchronization,
The semiconductor test apparatus according to claim 2, characterized in that it comprises a.

Images