JP4212815B2 - Light emitting device - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、基板上に形成された有機ＯＬＥＤ（ＯＬＥＤ：Organic Light Emitting Device）を、該基板とカバー材の間に封入したＯＬＥＤパネルに関する。また、該ＯＬＥＤパネルにコントローラを含むＩＣ等を実装した、ＯＬＥＤモジュールに関する。なお本明細書において、ＯＬＥＤパネル及びＯＬＥＤモジュールを共に発光装置と総称する。本発明はさらに、該発光装置を用いた電子機器に関する。
【０００２】
【従来の技術】
ＯＬＥＤは自ら発光するため視認性が高く、液晶表示装置（ＬＣＤ）で必要なバックライトが要らず薄型化に最適であると共に、視野角にも制限が無い。そのため、近年ＯＬＥＤを用いた発光装置は、ＣＲＴやＬＣＤに代わる表示装置として注目されている。
【０００３】
ＯＬＥＤは、電場を加えることで発生するルミネッセンス（Electroluminescence）が得られる有機化合物（有機発光材料）を含む層（以下、有機発光層と記す）と、陽極層と、陰極層とを有している。有機化合物におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光（蛍光）と三重項励起状態から基底状態に戻る際の発光（リン光）とがあるが、本発明の発光装置は、上述した発光のうちの、いずれか一方の発光を用いていても良いし、または両方の発光を用いていても良い。
【０００４】
なお、本明細書では、ＯＬＥＤの陽極と陰極の間に設けられた全ての層を有機発光層と定義する。有機発光層には具体的に、発光層、正孔注入層、電子注入層、正孔輸送層、電子輸送層等が含まれる。基本的にＯＬＥＤは、陽極／発光層／陰極が順に積層された構造を有しており、この構造に加えて、陽極／正孔注入層／発光層／陰極や、陽極／正孔注入層／発光層／電子輸送層／陰極等の順に積層した構造を有していることもある。
【０００５】
【発明が解決しようとする課題】
発光装置を実用化する上で問題となっているのが、有機発光材料の劣化に伴う、ＯＬＥＤの輝度の低下であった。
【０００６】
有機発光材料は水分、酸素、光、熱に弱く、これらのものによって劣化が促進される。具体的には、発光装置を駆動するデバイスの構造、有機発光材料の特性、電極の材料、作製工程における条件、発光装置の駆動方法等により、その劣化の速度が左右される。
【０００７】
有機発光層にかかる電圧が一定であっても、有機発光層が劣化するとＯＬＥＤの輝度は低下し、表示する画像は不鮮明になる。なお本明細書において、一対の電極から有機発光層に印加する電圧をＯＬＥＤ駆動電圧（Ｖｅｌ）と定義する。
【０００８】
また、Ｒ（赤）、Ｇ（緑）、Ｂ（青）に対応した三種類のＯＬＥＤを用いたカラー化表示方式において、有機発光層を構成する有機発光材料は、ＯＬＥＤの対応する色によって異なる。そのため、ＯＬＥＤの有機発光層が、対応する色にごとに異なる速度で劣化することがある。この場合、時間が経つにつれ、ＯＬＥＤの輝度が色ごとに異なってしまい、発光装置に所望の色を有する画像を表示することができなくなる。
【０００９】
また、有機発光層の温度は、外気温やＯＬＥＤパネル自身が発する熱等に左右されるが、一般的にＯＬＥＤは温度によって流れる電流の値が変化する。図２６に、有機発光層の温度を変化させたときの、ＯＬＥＤの電圧電流特性の変化を示す。電圧が一定のとき、有機発光層の温度が高くなると、ＯＬＥＤ駆動電流は大きくなる。そしてＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例関係にあるため、ＯＬＥＤ駆動電流が大きければ大きいほど、ＯＬＥＤの輝度は高くなる。このように、有機発光層の温度によってＯＬＥＤの輝度が変化するため、所望の階調を表示することが難しく、温度の上昇に伴って発光装置の消費電流が大きくなる。
【００１０】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。各色の輝度のバランスが崩れると、所望の色を表示することができない。
【００１１】
本発明は上述したことに鑑み、有機発光層の劣化や温度変化に左右されずに一定の輝度を得ることができ、さらに所望のカラー表示を行うことが可能な発光装置を提供することを課題とする。
【００１２】
【課題を解決するための手段】
本発明者は、ＯＬＥＤ駆動電圧を一定に保って発光させるのと、ＯＬＥＤに流れる電流を一定に保って発光させるのとでは、後者の方が、劣化によるＯＬＥＤの輝度の低下が小さいことに着目した。なお本明細書において、ＯＬＥＤに流れる電流をＯＬＥＤ駆動電流（Ｉｅｌ）と呼ぶ。そして、ＯＬＥＤの輝度を電圧によって制御するのではなく、電流によって制御することで、ＯＬＥＤの劣化によるＯＬＥＤの輝度の変化を防ぐことができるのではないかと考えた。
【００１３】
具体的に本発明では、トランジスタを用いて形成されたカレントミラー回路を各画素に設ける。そして該カレントミラー回路を用いて、ＯＬＥＤ駆動電流を制御する。そして、該カレントミラー回路が有する第１のトランジスタと第２のトランジスタは、負荷抵抗の値によらず、そのドレイン電流がほぼ等しい値に保たれるように接続されている。
【００１４】
第１のトランジスタは、そのドレイン電流Ｉ1が信号線駆動回路において制御されている。第１のトランジスタのドレイン電流Ｉ1の大きさはは、負荷抵抗の値によらず第２のトランジスタのドレイン電流Ｉ2の大きさと常に等しくなるので、結果的に第２のトランジスタのドレイン電流Ｉ2は信号線駆動回路において制御されることになる。
【００１５】
そして、第２のトランジスタは、そのドレイン電流Ｉ2がＯＬＥＤに流れるように接続される。したがって、ＯＬＥＤに流れるＯＬＥＤ駆動電流の値は、負荷抵抗の値によらず、信号線駆動回路によって制御される。言い換えると、トランジスタの特性の違いや、ＯＬＥＤの劣化等に左右されずに、ＯＬＥＤ駆動電流を所望の値に制御することが可能になる。
【００１６】
本発明では、上記構成により、有機発光層が劣化してもＯＬＥＤの輝度の低下を抑えることができ、その結果鮮明な画像を表示することができる。また、各色毎に対応したＯＬＥＤを用いたカラー表示の発光装置の場合、ＯＬＥＤの有機発光層が、対応する色にごとに異なる速度で劣化しても、各色の輝度のバランスが崩れるのを防いで所望の色を表示することができる。
【００１７】
また、有機発光層の温度が外気温やＯＬＥＤパネル自身が発する熱等に左右されても、ＯＬＥＤ駆動電流を所望の値に制御することができる。よって、ＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬＥＤの輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。また、カラー表示の発光装置の場合、温度変化に左右されずに各色のＯＬＥＤの輝度の変化を抑えることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００１８】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。しかし本発明の発光装置では、温度変化に左右されずに所望の輝度を得ることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００１９】
また一般的な発光装置は、各画素に電流を供給する配線自体が抵抗を有するため、配線の長さによってその電位が多少降下する。そしてこの電位の降下は、表示する画像によっても大きく異なる。特に、同じ配線から電流が供給される複数の画素において、階調数の高い画素の割合が大きくなると、配線に流れる電流が大きくなり、電位の降下が顕著に現れる。電位が降下すると、各画素のＯＬＥＤにそれぞれかかる電圧が小さくなるため、各画素に供給される電流は小さくなる。よって、ある所定の画素において一定の階調を表示しようとしても、同じ配線から電流が供給されている他の画素の階調数が変化すると、それに伴って該所定の画素に供給される電流が変化し、結果的に階調数も変化する。しかし本発明の発光装置では、表示する画像毎に測定値と基準値を得て、ＯＬＥＤ電流を補正することができるので、表示する画像が変化しても補正により所望の階調数を表示することができる。
【００２０】
なお、本発明の発光装置では、画素に用いるトランジスタは単結晶シリコンを用いて形成されたトランジスタであっても良いし、多結晶シリコンやアモルファスシリコンを用いた薄膜トランジスタであっても良い。
【００２１】
【発明の実施の形態】
（実施の形態１）
図１に本発明のＯＬＥＤパネルの構成を、ブロック図で示す。１００は画素部であり、複数の画素１０１がマトリクス状に形成されている。また１０２は信号線駆動回路、１０３は走査線駆動回路である。
【００２２】
なお図１では信号線駆動回路１０２と走査線駆動回路１０３が、画素部１００と同じ基板上に形成されているが、本発明はこの構成に限定されない。信号線駆動回路１０２と走査線駆動回路１０３とが画素部１００と異なる基板上に形成され、ＦＰＣ等のコネクターを介して、画素部１００と接続されていても良い。また、図１では信号線駆動回路１０２と走査線駆動回路１０３は１つづつ設けられているが、本発明はこの構成に限定されない。信号線駆動回路１０２と走査線駆動回路１０３の数は設計者が任意に設定することができる。
【００２３】
なお本明細書において接続とは、電気的な接続を意味する。
【００２４】
また図１では、画素部１００に信号線Ｓ１〜Ｓｘ、電源線Ｖ１〜Ｖｘ、走査線Ｇ１〜Ｇｙが設けられている。なお信号線と電源線の数は必ずしも同じであるとは限らない。またこれらの配線の他に、別の異なる配線が設けられていても良い。
【００２５】
電源線Ｖ１〜Ｖｘは所定の電位に保たれている。なお図１ではモノクロの画像を表示する発光装置の構成を示しているが、本発明はカラーの画像を表示する発光装置であっても良い。その場合、電源線Ｖ１〜Ｖｘの電位の高さを全て同じに保たなくても良く、対応する色毎に変えるようにしても良い。
【００２６】
図２に、図１で示した画素１０１の詳しい構成を示す。図２に示す画素１０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００２７】
また画素１０１は、トランジスタＴｒ１（第１電流駆動用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（第２電流駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、ＯＬＥＤ１０４及び保持容量１０５を少なくとも有している。
【００２８】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に走査線Ｇｊに接続されている。
【００２９】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【００３０】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【００３１】
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ１０４が有する画素電極に接続されている。ＯＬＥＤ１０４は陽極と陰極を有しており、本明細書では、陽極を画素電極（第１の電極）として用いる場合は陰極を対向電極（第２の電極）と呼び、陰極を画素電極として用いる場合は陽極を対向電極と呼ぶ。
【００３２】
電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【００３３】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００３４】
また、トランジスタＴｒ１とトランジスタＴｒ２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ１とトランジスタＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｐチャネル型ＴＦＴとして用いる。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｎチャネル型ＴＦＴとして用いる。
【００３５】
保持容量１０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極と電源線Ｖｉとの間に形成されている。保持容量１０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
【００３６】
次に、本発明の発光装置の駆動について、図３、図４を用いて説明する。本発明の発光装置の駆動は、書き込み期間Ｔａと表示期間Ｔｄとに分けて説明することができる。図３に、各走査線のタイミングチャートを示す。走査線が選択されている期間、言いかえると該走査線にゲート電極が接続されているＴＦＴが全てオンの状態にある期間は、ＯＮで示す。逆に、走査線が選択されていない期間、言いかえると該走査線にゲート電極が接続されているＴＦＴが全てオフの状態にある期間は、ＯＦＦで示す。また図４は、書き込み期間Ｔａと表示期間ＴｄにおけるトランジスタＴｒ１とトランジスタＴｒ２の接続を、簡単に示した図である。
【００３７】
書き込み期間Ｔａでは、図３（Ａ）に示すとおり、走査線Ｇ１〜Ｇｙが順に選択される。そして、信号線駆動回路１０２に入力されるビデオ信号の電位に基づき、信号線Ｓ１〜Ｓｘと電源線Ｖ１〜Ｖｘの間に、それぞれ一定の電流Ｉｃが流れる。なお本明細書において電流Ｉｃを信号電流と呼ぶ。
【００３８】
図４（Ａ）に、書き込み期間Ｔａにおいて、信号線Ｓｉに一定の電流Ｉｃが流れた場合の、画素１０１の概略図を示す。１０６は対向電極に電位が与えられる電源との接続用の端子を意味している。また、１０７は信号線駆動回路１０２が有する定電流源を意味する。
【００３９】
トランジスタＴｒ１及びトランジスタＴｒ２はオンの状態にあるので、信号線Ｓｉに一定の電流Ｉｃが流れると、一定の電流ＩｃはトランジスタＴｒ１のドレイン領域とソース領域の間に流れる。このとき電流Ｉｃは、トランジスタＴｒ１が飽和領域で動作するように、定電流源１０７においてその大きさが制御されている。飽和領域において、ＶGSはゲート電極とソース領域間の電位差（ゲート電圧）、μをトランジスタの移動度、Ｃ0を単位面積あたりのゲート容量、Ｗ／Ｌをチャネル形成領域のチャネル幅Ｗとチャネル長Ｌの比、ＶTHを閾値、μを移動度、トランジスタＴｒ１のドレイン電流をＩ1とすると、以下の式１が成り立つ。
【００４０】
【式１】
Ｉ1＝μＣ0Ｗ／Ｌ（ＶGS−ＶTH）2／２
【００４１】
式１においてμ、Ｃ0、Ｗ／Ｌ、ＶTHは全て個々のトランジスタによって決まる固定の値である。またトランジスタＴｒ１のドレイン電流Ｉ１は、定電流源１０７によって一定のＩｃに保たれている。よって式１からわかるように、トランジスタＴｒ１のゲート電圧ＶGSは電流値Ｉｃによって定まる。
【００４２】
トランジスタＴｒ２のゲート電極は、トランジスタＴｒ１のゲート電極に接続されている。また、トランジスタＴｒ２のソース領域は、トランジスタＴｒ１のソース領域に接続されている。したがって、トランジスタＴｒ１のゲート電圧は、そのままトランジスタＴｒ２のゲート電圧となる。従って、トランジスタＴｒ２のドレイン電流Ｉ2はトランジスタＴｒ１のドレイン電流と同じ大きさに保たれる。つまり、Ｉ2＝Ｉｃとなる。
【００４３】
トランジスタＴｒ２のドレイン電流Ｉ2はＯＬＥＤ１０４に流れる。したがって、ＯＬＥＤ駆動電流は、定電流源１０７において定められた一定の電流Ｉｃと同じ大きさになる。
【００４４】
ＯＬＥＤ１０４は、ＯＬＥＤ駆動電流の大きさに見合った輝度で発光する。ＯＬＥＤ駆動電流が０に限りなく近かったり、ＯＬＥＤ駆動電流が逆バイアスの方向に流れたりする場合は、ＯＬＥＤ１０４は発光しない。
【００４５】
全ての走査線Ｇ１〜Ｇｙの選択が終了し、全てのラインの画素において上記動作が行われると、書き込み期間Ｔａが終了する。書き込み期間Ｔａが終了すると、表示期間Ｔｄが開始される。
【００４６】
図３（Ｂ）に、表示期間Ｔｄにおいて、走査線のタイミングチャートを示す。表示期間Ｔｄでは、全ての走査線Ｇ１〜Ｇｙが選択されていない。
【００４７】
図４（Ｂ）に、表示期間Ｔｄにおける画素の概略図を示す。トランジスタＴｒ１及びトランジスタＴｒ２はオフの状態にある。また、トランジスタＴｒ１及びトランジスタＴｒ２のソース領域は電源線Ｖｉに接続されており、一定の電位（電源電位）に保たれている。
【００４８】
表示期間Ｔｄでは、トランジスタＴｒ１のドレイン領域は、他の配線及び電源等から電位が与えられていない、所謂フローティングの状態にある。一方トランジスタＴｒ２においては、書き込み期間Ｔａにおいて定められたＶGSがそのまま維持されている。そのため、トランジスタＴｒ２のドレイン電流Ｉ2の値は、Ｉｃに維持されたままである。よって、表示期間Ｔｄでは、書き込み期間Ｔａにおいて定められたＯＬＥＤ駆動電流の大きさに見合った輝度で、ＯＬＥＤ１０４が発光する。
【００４９】
そしてアナログのビデオ信号を用いた駆動方法（アナログ駆動法）の場合、アナログのビデオ信号によってＩｃの大きさが定められ、該Ｉｃの大きさに見合った輝度でＯＬＥＤ１０４が発光することで、階調が表示される。この場合、１つの書き込み期間Ｔａと１つの表示期間Ｔｄで１つのフレーム期間が構成され、該フレーム期間において１つの画像が表示される。
【００５０】
図５に、アナログ駆動法におけるタイミングチャートの一例を示す。１フレーム期間はｙ個のライン期間を有しており、各ライン期間において各走査線が選択されている。各ライン期間において、各信号線に一定の電流Ｉｃ（Ｉｃ１〜Ｉｃｘ）が流れる。図５ではライン期間Ｌｊ（ｊ＝１〜ｙ）において各信号線に流れる信号電流の値を、Ｉｃ１〔Ｌｊ〕〜Ｉｃｘ〔Ｌｊ〕と表している。
【００５１】
書き込み期間Ｔａと表示期間Ｔｄの開始されるタイミングは、各ラインごとにずれており、各ラインの書き込み期間の出現するタイミングは重ならない。全ての画素において表示期間Ｔｄが終了すると、１つの画像が表示される。
【００５２】
一方デジタルのビデオ信号を用いた時間階調の駆動方法（デジタル駆動法）の場合、１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄが繰り返し出現することで、１つの画像を表示することが可能である。ｎビットのビデオ信号によって画像を表示する場合、少なくともｎ個の書き込み期間と、ｎ個の表示期間とが１フレーム期間内に設けられる。ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）と、ｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）は、ビデオ信号の各ビットに対応している。
【００５３】
図６に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）が出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する走査線の位置を示している。
【００５４】
書き込み期間Ｔａｍ（ｍは１〜ｎの任意の数）の次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。書き込み期間Ｔａと表示期間Ｔｄとを合わせてサブフレーム期間ＳＦと呼ぶ。ｍビット目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。
【００５５】
サブフレーム期間ＳＦ１〜ＳＦｎの長さは、ＳＦ１：ＳＦ２：…：ＳＦｎ＝２0：２1：…：２n-1を満たす。
【００５６】
なお、表示上での画質向上のため、表示期間の長いサブフレーム期間を、幾つかに分割しても良い。具体的な分割の仕方については、特願２０００−２６７１６４号において開示されているので、参照すれば良い。
【００５７】
図６に示した駆動法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【００５８】
本発明では、上記構成により、有機発光層が劣化してもＯＬＥＤの輝度の低下を抑えることができ、その結果鮮明な画像を表示することができる。また、各色毎に対応したＯＬＥＤを用いたカラー表示の発光装置の場合、ＯＬＥＤの有機発光層が、対応する色にごとに異なる速度で劣化しても、各色の輝度のバランスが崩れるのを防いで所望の色を表示することができる。
【００５９】
また、有機発光層の温度が外気温やＯＬＥＤパネル自身が発する熱等に左右されても、ＯＬＥＤ駆動電流を所望の値に制御することができる。よって、ＯＬＥＤ駆動電流とＯＬＥＤの輝度は比例するので、ＯＬＥＤの輝度が変化するのを抑えることができ、また温度の上昇に伴って消費電流が大きくなるのを防ぐことができる。また、カラー表示の発光装置の場合、温度変化に左右されずに各色のＯＬＥＤの輝度の変化を抑えることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００６０】
さらに、一般的に、有機発光材料の種類によって温度変化におけるＯＬＥＤ駆動電流の変化の度合いが異なるため、カラー表示において各色のＯＬＥＤの輝度が温度によってバラバラに変化することが起こりうる。しかし本発明の発光装置では、温度変化に左右されずに所望の輝度を得ることができるので、各色の輝度のバランスが崩れるのを防ぐことができ、所望の色を表示することができる。
【００６１】
また一般的な発光装置は、各画素に電流を供給する配線自体が抵抗を有するため、配線の長さによってその電位が多少降下する。そしてこの電位の降下は、表示する画像によっても大きく異なる。特に、同じ配線から電流が供給される複数の画素において、階調数の高い画素の割合が大きくなると、配線に流れる電流が大きくなり、電位の降下が顕著に現れる。電位が降下すると、各画素のＯＬＥＤにそれぞれかかる電圧が小さくなるため、各画素に供給される電流は小さくなる。よって、ある所定の画素において一定の階調を表示しようとしても、同じ配線から電流が供給されている他の画素の階調数が変化すると、それに伴って該所定の画素に供給される電流が変化し、結果的に階調数も変化する。しかし本発明の発光装置では、表示する画像毎に測定値と基準値を得て、ＯＬＥＤ電流を補正することができるので、表示する画像が変化しても補正により所望の階調数を表示することができる。
【００６２】
（実施の形態２）
本実施の形態では、図１に示した画素１０１の、図２とは異なる構成について説明する。
【００６３】
図７に本実施の形態の画素の構成を示す。図７に示す画素１０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００６４】
また画素１０１は、トランジスタＴｒ１（第１電流駆動用トランジスタ）、トランジスタＴｒ２（第２電流駆動用トランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタ）、ＯＬＥＤ１０４及び保持容量１０５を少なくとも有している。
【００６５】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に走査線Ｇｊに接続されている。
【００６６】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。また、またトランジスタＴｒ４のソース領域とドレイン領域は、一方はトランジスタＴｒ１のドレイン領域に、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【００６７】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【００６８】
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ１０４が有する画素電極に接続されている。電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【００６９】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００７０】
また、トランジスタＴｒ１とトランジスタＴｒ２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ１とトランジスタＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｐチャネル型ＴＦＴとして用いることが好ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｎチャネル型ＴＦＴとして用いることが好ましい。
【００７１】
保持容量１０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極と電源線Ｖｉとの間に形成されている。保持容量１０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
【００７２】
図７に示した画素を有する発光装置の動作は、図２に示した画素の場合と同様に、書き込み期間Ｔａと表示期間Ｔｄとに分けて説明することが可能である。そして書き込み期間Ｔａと表示期間Ｔｄにおける画素の動作は、図２に示した画素の場合と同じであり、実施の形態１の図３及び図４における説明を参照することができるので、ここでは説明を省略する。
【００７３】
（実施の形態３）
本実施の形態では、図１に示した画素１０１の、図２、図７とは異なる構成について説明する。
【００７４】
図８に本実施の形態の画素の構成を示す。図８に示す画素１０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、走査線Ｇｊ（Ｇ１〜Ｇｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【００７５】
また画素１０１は、トランジスタＴｒ１（第１電流駆動用トランジスタ）、トランジスタＴｒ２（第２電流駆動用トランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタ）、ＯＬＥＤ１０４及び保持容量１０５を少なくとも有している。
【００７６】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に走査線Ｇｊに接続されている。
【００７７】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。また、トランジスタＴｒ４のソース領域とドレイン領域は、一方はトランジスタＴｒ１のドレイン領域に、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【００７８】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【００７９】
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ１０４が有する画素電極に接続されている。電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【００８０】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【００８１】
また、トランジスタＴｒ１とトランジスタＴｒ２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ１とトランジスタＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｐチャネル型ＴＦＴとして用いることが好ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｎチャネル型ＴＦＴとして用いることが好ましい。
【００８２】
保持容量１０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極と電源線Ｖｉとの間に形成されている。保持容量１０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
【００８３】
図８に示した画素を有する発光装置の動作は、図２に示した画素の場合と同様に、書き込み期間Ｔａと表示期間Ｔｄとに分けて説明することが可能である。そして書き込み期間Ｔａと表示期間Ｔｄにおける画素の動作は、図２に示した画素の場合と同じであり、実施の形態１の図３及び図４における説明を参照することができるので、ここでは説明を省略する。
【００８４】
【実施例】
以下に、本発明の実施例について説明する。
【００８５】
（実施例１）
本発明の発光装置の作成方法の一例について、図９〜図１３を用いて説明する。ここでは代表的に、図２に示した画素のトランジスタＴｒ２及びトランジスタＴｒ４と、画素部の周辺に設けられる駆動部のＴＦＴを同時に作製する方法について、工程に従って詳細に説明する。なおトランジスタＴｒ１及びトランジスタＴｒ３も、トランジスタＴｒ２及びトランジスタＴｒ４の作製方法に従って作製することが可能である。また、図７、図８及び図３０に示した画素も、本実施例で示した作製工程を用いて作製することが可能である。
【００８６】
まず、本実施例ではコーニング社の＃７０５９ガラスや＃１７３７ガラスなどに代表されるバリウムホウケイ酸ガラス、またはアルミノホウケイ酸ガラスなどのガラスからなる基板９００を用いる。なお、基板９００としては、透光性を有する基板であれば限定されず、石英基板を用いても良い。また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。
【００８７】
次いで、図９（Ａ）に示すように、基板９００上に酸化珪素膜、窒化珪素膜または酸化窒化珪素膜などの絶縁膜から成る下地膜９０１を形成する。本実施例では下地膜９０１として２層構造を用いるが、前記絶縁膜の単層膜または２層以上積層させた構造を用いても良い。下地膜９０１の一層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、ＮＨ3、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ａを１０〜２００ｎｍ（好ましくは５０〜１００ｎｍ）形成する。本実施例では、膜厚５０ｎｍの酸化窒化珪素膜９０１ａ（組成比Ｓｉ＝３２％、Ｏ＝２７％、Ｎ＝２４％、Ｈ＝１７％）を形成した。次いで、下地膜９０１のニ層目としては、プラズマＣＶＤ法を用い、ＳｉＨ4、及びＮ2Ｏを反応ガスとして成膜される酸化窒化珪素膜９０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０ｎｍ）の厚さに積層形成する。本実施例では、膜厚１００ｎｍの酸化窒化珪素膜９０１ｂ（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）を形成した。
【００８８】
次いで、下地膜９０１上に半導体層９０２〜９０５を形成する。半導体層９０２〜９０５は、非晶質構造を有する半導体膜を公知の手段（スパッタ法、ＬＰＣＶＤ法、またはプラズマＣＶＤ法等）により成膜した後、公知の結晶化処理（レーザー結晶化法、熱結晶化法、またはニッケルなどの触媒を用いた熱結晶化法等）を行って得られた結晶質半導体膜を所望の形状にパターニングして形成する。この半導体層９０２〜９０５の厚さは２５〜８０ｎｍ（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶質半導体膜の材料に限定はないが、好ましくは珪素（シリコン）またはシリコンゲルマニウム（ＳｉXＧｅ1-X（Ｘ＝０．０００１〜０．０２））合金などで形成すると良い。本実施例では、プラズマＣＶＤ法を用い、５５ｎｍの非晶質珪素膜を成膜した後、ニッケルを含む溶液を非晶質珪素膜上に保持させた。この非晶質珪素膜に脱水素化（５００℃、１時間）を行った後、熱結晶化（５５０℃、４時間）を行い、さらに結晶化を改善するためのレーザーアニ―ル処理を行って結晶質珪素膜を形成した。そして、この結晶質珪素膜をフォトリソグラフィ法を用いたパターニング処理によって、半導体層９０２〜９０５を形成した。
【００８９】
また、半導体層９０２〜９０５を形成した後、ＴＦＴのしきい値を制御するために、半導体層９０２〜９０５に微量な不純物元素（ボロンまたはリン）をドーピングしてもよい。
【００９０】
また、レーザー結晶化法で結晶質半導体膜を作製する場合には、パルス発振型または連続発光型のエキシマレーザーやＹＡＧレーザー、ＹＶＯ4レーザーを用いることができる。これらのレーザーを用いる場合には、レーザー発振器から放射されたレーザー光を光学系で線状に集光し半導体膜に照射する方法を用いると良い。結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザーを用いる場合はパルス発振周波数３００Ｈｚとし、レーザーエネルギー密度を１００〜４００ｍＪ／ｃｍ2(代表的には２００〜３００ｍＪ／ｃｍ2)とする。また、ＹＡＧレーザーを用いる場合にはその第２高調波を用いパルス発振周波数３０〜３００ｋＨｚとし、レーザーエネルギー密度を３００〜６００ｍＪ／ｃｍ2(代表的には３５０〜５００ｍＪ／ｃｍ2)とすると良い。そして幅１００〜１０００μｍ、例えば４００μｍで線状に集光したレーザー光を基板全面に渡って照射し、この時の線状レーザー光の重ね合わせ率（オーバーラップ率）を５０〜９０％として行えばよい。
【００９１】
次いで、半導体層９０２〜９０５を覆うゲート絶縁膜９０６を形成する。ゲート絶縁膜９０６はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４０〜１５０ｎｍとして珪素を含む絶縁膜で形成する。本実施例では、プラズマＣＶＤ法により１１０ｎｍの厚さで酸化窒化珪素膜（組成比Ｓｉ＝３２％、Ｏ＝５９％、Ｎ＝７％、Ｈ＝２％）で形成した。勿論、ゲート絶縁膜は酸化窒化珪素膜に限定されるものでなく、他の珪素を含む絶縁膜を単層または積層構造として用いても良い。
【００９２】
また、酸化珪素膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosiliｃate）とＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６ＭＨｚ）電力密度０．５〜０．８Ｗ／ｃｍ2で放電させて形成することができる。このようにして作製される酸化珪素膜は、その後４００〜５００℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。
【００９３】
そして、ゲート絶縁膜９０６上にゲート電極を形成するための耐熱性導電層９０７を２００〜４００ｎｍ（好ましくは２５０〜３５０ｎｍ）の厚さで形成する。耐熱性導電層９０７は単層で形成しても良いし、必要に応じて二層あるいは三層といった複数の層から成る積層構造としても良い。耐熱性導電層にはＴａ、Ｔｉ、Ｗから選ばれた元素、または前記元素を成分とする合金か、前記元素を組み合わせた合金膜が含まれる。これらの耐熱性導電層はスパッタ法やＣＶＤ法で形成されるものであり、低抵抗化を図るために含有する不純物濃度を低減させることが好ましく、特に酸素濃度に関しては３０ｐｐｍ以下とすると良い。本実施例ではＷ膜を３００ｎｍの厚さで形成する。Ｗ膜はＷをターゲットとしてスパッタ法で形成しても良いし、６フッ化タングステン（ＷＦ6）を用いて熱ＣＶＤ法で形成することもできる。いずれにしてもゲート電極として使用するためには低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μΩｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大きくすることで低抵抗率化を図ることができるが、Ｗ中に酸素などの不純物元素が多い場合には結晶化が阻害され高抵抗化する。このことより、スパッタ法による場合、純度９９．９９９９％のＷターゲットを用い、さらに成膜時に気相中からの不純物の混入がないように十分配慮してＷ膜を形成することにより、抵抗率９〜２０μΩｃｍを実現することができる。
【００９４】
一方、耐熱性導電層９０７にＴａ膜を用いる場合には、同様にスパッタ法で形成することが可能である。Ｔａ膜はスパッタガスにＡｒを用いる。また、スパッタ時のガス中に適量のＸｅやＫｒを加えておくと、形成する膜の内部応力を緩和して膜の剥離を防止することができる。α相のＴａ膜の抵抗率は２０μΩｃｍ程度でありゲート電極に使用することができるが、β相のＴａ膜の抵抗率は１８０μΩｃｍ程度でありゲート電極とするには不向きであった。ＴａＮ膜はα相に近い結晶構造を持つので、Ｔａ膜の下地にＴａＮ膜を形成すればα相のＴａ膜が容易に得られる。また、図示しないが、耐熱性導電層９０７の下に２〜２０ｎｍ程度の厚さでリン（Ｐ）をドープしたシリコン膜を形成しておくことは有効である。これにより、その上に形成される導電膜の密着性向上と酸化防止を図ると同時に、耐熱性導電層９０７が微量に含有するアルカリ金属元素が第１の形状のゲート絶縁膜９０６に拡散するのを防ぐことができる。いずれにしても、耐熱性導電層９０７は抵抗率を１０〜５０μΩｃｍの範囲ですることが好ましい。
【００９５】
次に、フォトリソグラフィーの技術を使用してレジストによるマスク９０８を形成する。そして、第１のエッチング処理を行う。本実施例ではＩＣＰエッチング装置を用い、エッチング用ガスにＣｌ2とＣＦ4を用い、１Ｐａの圧力で３．２Ｗ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入してプラズマを形成して行う。基板側（試料ステージ）にも２２４ｍＷ／ｃｍ2のＲＦ（１３.５６ＭＨｚ）電力を投入し、これにより実質的に負の自己バイアス電圧が印加される。この条件でＷ膜のエッチング速度は約１００ｎｍ／ｍｉｎである。第１のエッチング処理はこのエッチング速度を基にＷ膜がちょうどエッチングされる時間を推定し、それよりもエッチング時間を２０％増加させた時間をエッチング時間とした。
【００９６】
第１のエッチング処理により第１のテーパー形状を有する導電層９０９〜９１２が形成される。導電層９０９〜９１２のテーパー部の角度は１５〜３０°となるように形成される。残渣を残すことなくエッチングするためには、１０〜２０％程度の割合でエッチング時間を増加させるオーバーエッチングを施すものとする。Ｗ膜に対する酸化窒化シリコン膜（ゲート絶縁膜９０６）の選択比は２〜４（代表的には３）であるので、オーバーエッチング処理により、酸化窒化シリコン膜が露出した面は２０〜５０ｎｍ程度エッチングされる。（図９（Ｂ））
【００９７】
そして、第１のドーピング処理を行い一導電型の不純物元素を半導体層に添加する。ここでは、ｎ型を付与する不純物元素添加の工程を行う。第１の形状の導電層を形成したマスク９０８をそのまま残し、第１のテーパー形状を有する導電層９０９〜９１２をマスクとして自己整合的にｎ型を付与する不純物元素をイオンドープ法で添加する。ｎ型を付与する不純物元素をゲート電極の端部におけるテーパー部とゲート絶縁膜９０６とを通して、その下に位置する半導体層に達するように添加するためにドーズ量を１×１０13〜５×１０14ａｔｏｍｓ／ｃｍ2とし、加速電圧を８０〜１６０ｋｅＶとして行う。ｎ型を付与する不純物元素として１５族に属する元素、典型的にはリン（Ｐ）または砒素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いた。このようなイオンドープ法により第１の不純物領域９１４〜９１７には１×１０20〜１×１０21atoｍiｃ／ｃｍ3の濃度範囲でｎ型を付与する不純物元素が添加される。（図９（Ｃ））
【００９８】
この工程において、ドーピングの条件によっては、不純物が第１の形状の導電層９０９〜９１２の下に回りこみ、第１の不純物領域９１４〜９１７が第１の形状の導電層９０９〜９１２と重なることも起こりうる。
【００９９】
次に、図９（Ｄ）に示すように第２のエッチング処理を行う。エッチング処理も同様にＩＣＰエッチング装置により行い、エッチングガスにＣＦ4とＣｌ2の混合ガスを用い、ＲＦ電力３．２Ｗ／ｃｍ2(１３.５６ＭＨｚ)、バイアス電力４５ｍＷ／ｃｍ2(１３.５６ＭＨｚ)、圧力１．０Ｐａでエッチングを行う。この条件で形成される第２の形状を有する導電層９１８〜９２１が形成される。その端部にはテーパー部が形成され、該端部から内側にむかって徐々に厚さが増加するテーパー形状となる。第１のエッチング処理と比較して基板側に印加するバイアス電力を低くした分等方性エッチングの割合が多くなり、テーパー部の角度は３０〜６０°となる。マスク９０８はエッチングされて端部が削れ、マスク９２２となる。また、図９（Ｄ）の工程において、ゲート絶縁膜９０６の表面が４０ｎｍ程度エッチングされる。
【０１００】
そして、第１のドーピング処理よりもドーズ量を下げ高加速電圧の条件でｎ型を付与する不純物元素をドーピングする。例えば、加速電圧を７０〜１２０ｋｅＶとし、１×１０13／ｃｍ2のドーズ量で行い、不純物濃度が大きくなった第１の不純物領域９２４〜９２７と、前記第１の不純物領域９２４〜９２７に接する第２の不純物領域９２８〜９３１とを形成する。この工程において、ドーピングの条件によっては、不純物が第２の形状の導電層９１８〜９２１の下に回りこみ、第２の不純物領域９２８〜９３１が第２の形状の導電層９１８〜９２１と重なることも起こりうる。第２の不純物領域における不純物濃度は、１×１０16〜１×１０18ａｔｏｍｓ／ｃｍ3となるようにする。（図１０（Ａ））
【０１０１】
そして、（図１０（Ｂ））に示すように、ｐチャネル型ＴＦＴを形成する半導体層９０２、９０５に一導電型とは逆の導電型の不純物領域９３３（９３３ａ、９３３ｂ）及び９３４（９３４ａ、９３４ｂ）を形成する。この場合も第２の形状の導電層９１８、９２１をマスクとしてｐ型を付与する不純物元素を添加し、自己整合的に不純物領域を形成する。このとき、ｎチャネル型ＴＦＴを形成する半導体層９０３、９０４は、レジストのマスク９３２を形成し全面を被覆しておく。ここで形成される不純物領域９３３、９３４はジボラン（Ｂ2Ｈ6）を用いたイオンドープ法で形成する。不純物領域９３３、９３４のｐ型を付与する不純物元素の濃度は、２×１０20〜２×１０21ａｔｏｍｓ／ｃｍ3となるようにする。
【０１０２】
しかしながら、この不純物領域９３３、９３４は詳細にはｎ型を付与する不純物元素を含有する２つの領域に分けて見ることができる。第３の不純物領域９３３ａ、９３４ａは１×１０20〜１×１０21ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含み、第４の不純物領域９３３ｂ、９３４ｂは１×１０17〜１×１０20ａｔｏｍｓ／ｃｍ3の濃度でｎ型を付与する不純物元素を含んでいる。しかし、これらの不純物領域９３３ｂ、９３４ｂのｐ型を付与する不純物元素の濃度を１×１０19ａｔｏｍｓ／ｃｍ3以上となるようにし、第３の不純物領域９３３ａ、９３４ａにおいては、ｐ型を付与する不純物元素の濃度をｎ型を付与する不純物元素の濃度の１．５から３倍となるようにすることにより、第３の不純物領域でｐチャネル型ＴＦＴのソース領域およびドレイン領域として機能するために何ら問題は生じない。
【０１０３】
その後、図１０（Ｃ）に示すように、第２の形状を有する導電層９１８〜９２１およびゲート絶縁膜９０６上に第１の層間絶縁膜９３７を形成する。第１の層間絶縁膜９３７は酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、またはこれらを組み合わせた積層膜で形成すれば良い。いずれにしても第１の層間絶縁膜９３７は無機絶縁物材料から形成する。第１の層間絶縁膜９３７の膜厚は１００〜２００nmとする。第１の層間絶縁膜９３７として酸化シリコン膜を用いる場合には、プラズマＣＶＤ法でＴＥＯＳとＯ2とを混合し、反応圧力４０Ｐａ、基板温度３００〜４００℃とし、高周波（１３．５６MHz）電力密度０．５〜０．８W/cm2で放電させて形成することができる。また、第１の層間絶縁膜９３７として酸化窒化シリコン膜を用いる場合には、プラズマＣＶＤ法でＳｉＨ4、Ｎ2Ｏ、ＮＨ3から作製される酸化窒化シリコン膜、またはＳｉＨ4、Ｎ2Ｏから作製される酸化窒化シリコン膜で形成すれば良い。この場合の作製条件は反応圧力２０〜２００Ｐａ、基板温度３００〜４００℃とし、高周波（６０MHz）電力密度０．１〜１．０W/cm2で形成することができる。また、第１の層間絶縁膜９３７としてＳｉＨ4、Ｎ2Ｏ、Ｈ2から作製される酸化窒化水素化シリコン膜を適用しても良い。窒化シリコン膜も同様にプラズマＣＶＤ法でＳｉＨ4、ＮＨ3から作製することが可能である。
【０１０４】
そして、それぞれの濃度で添加されたｎ型またはｐ型を付与する不純物元素を活性化する工程を行う。この工程はファーネスアニール炉を用いる熱アニール法で行う。その他に、レーザーアニール法、またはラピッドサーマルアニール法（ＲＴＡ法）を適用することができる。熱アニール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的には５００〜６００℃で行うものであり、本実施例では５５０℃で４時間の熱処理を行った。また、基板９００に耐熱温度が低いプラスチック基板を用いる場合にはレーザーアニール法を適用することが好ましい。
【０１０５】
活性化の工程に続いて、雰囲気ガスを変化させ、３〜１００％の水素を含む雰囲気中で、３００〜４５０℃で１〜１２時間の熱処理を行い、半導体層を水素化する工程を行う。この工程は熱的に励起された水素により半導体層にある１０16〜１０18/cm3のダングリングボンドを終端する工程である。水素化の他の手段として、プラズマ水素化（プラズマにより励起された水素を用いる）を行っても良い。いずれにしても、半導体層９０２〜９０５中の欠陥密度を１０16/cm3以下とすることが望ましく、そのために水素を０．０１〜０．１atomic％程度付与すれば良い。
【０１０６】
そして、有機絶縁物材料からなる第２の層間絶縁膜９３９を１．０〜２．０μｍの平均膜厚で形成する。有機樹脂材料としては、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、ＢＣＢ（ベンゾシクロブテン）等を使用することができる。例えば、基板に塗布後、熱重合するタイプのポリイミドを用いる場合には、クリーンオーブンで３００℃で焼成して形成する。また、アクリルを用いる場合には、２液性のものを用い、主材と硬化剤を混合した後、スピナーを用いて基板全面に塗布した後、ホットプレートで８０℃で６０秒の予備加熱を行い、さらにクリーンオーブンで２５０℃で６０分焼成して形成することができる。
【０１０７】
このように、第２の層間絶縁膜９３９を有機絶縁物材料で形成することにより、表面を良好に平坦化させることができる。また、有機樹脂材料は一般に誘電率が低いので、寄生容量を低減できる。しかし、吸湿性があり保護膜としては適さないので、本実施例のように、第１の層間絶縁膜９３７として形成した酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜などと組み合わせて用いると良い。
【０１０８】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、まずエッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜９０６をエッチングすることによりコンタクトホールを形成することができる。
【０１０９】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３とドレイン配線９４４〜９４６を形成する。なお本明細書では、ソース配線とドレイン配線とを併せて接続配線と呼ぶ。図示していないが、本実施例ではこの接続配線を、そして、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
【０１１０】
次いで、その上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって画素電極９４７を形成する（図１１（Ａ））。なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０１１１】
また、画素電極９４７は、ドレイン配線９４６と接して重ねて形成することによってトランジスタＴｒ２のドレイン領域と電気的な接続が形成される。
【０１１２】
図１２に、図１１（Ａ）の工程まで終了した時点での、画素の上面図を示す。なお、配線の位置や半導体層の位置を明確にするために、絶縁膜や層間絶縁膜は省略した。図１２のＡ−Ａ’における断面図が、図１１（Ａ）のＡ−Ａ’に示した部分に相当する。
【０１１３】
図１３に、図１２のＢ−Ｂ’における断面図を示す。トランジスタＴｒ３は、走査線９７４の一部であるゲート電極９７５を有しており、ゲート電極９７５はトランジスタＴｒ４のゲート電極９２０とも接続されている。また、トランジスタＴｒ３の半導体層の不純物領域９７７は、一方は信号線Ｓｉとして機能する接続配線９４２に接続され、もう一方は、接続配線９７１に接続されている。
【０１１４】
トランジスタＴｒ１は、容量配線９７３の一部であるゲート電極９７６を有しており、ゲート電極９７６はトランジスタＴｒ２のゲート電極９２１とも接続されている。また、トランジスタＴｒ１の半導体層の不純物領域９７８は、一方は接続配線９７１に接続され、もう一方は、電源線Ｖｉとして機能する接続配線９４３に接続されている。
【０１１５】
接続配線９４３は、トランジスタＴｒ２の不純物領域９３４ａにも接続されている。また、９７０は保持容量であり、半導体層９７２と、ゲート絶縁膜９０６と、容量配線９７３を有している。半導体層９７２が有する不純物領域９７９は、接続配線９４３に接続されている。
【０１１６】
次に、図１１（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９４９を形成する。第３の層間絶縁膜９４９は絶縁性を有していて、バンクとして機能し、隣接する画素の有機発光層を分離する役割を有している。本実施例ではレジストを用いて第３の層間絶縁膜９４９を形成する。
【０１１７】
本実施例では、第３の層間絶縁膜９４９の厚さを１μｍ程度とし、開口部は画素電極９４７に近くなればなるほど広くなる、所謂逆テーパー状になるように形成する。これはレジストを成膜した後、開口部を形成しようとする部分以外をマスクで覆い、ＵＶ光を照射して露光し、露光された部分を現像液で除去することによって形成される。
【０１１８】
本実施例のように、第３の層間絶縁膜９４９を逆テーパー状にすることで、後の工程において有機発光層を成膜した時に、隣り合う画素同士で有機発光層が分断されるため、有機発光層と、第３の層間絶縁膜９４９の熱膨張係数が異なっていても、有機発光層がひび割れたり、剥離したりするのを抑えることができる。
【０１１９】
なお、本実施例においては、第３の層間絶縁膜としてレジストでなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）、酸化珪素膜等を用いることもできる。第３の層間絶縁膜９４９は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。
【０１２０】
次に、有機発光層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）９５１および保護電極９５２を形成する。このとき有機発光層９５０及び陰極９５１を形成するに先立って画素電極９４７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０１２１】
なお、有機発光層９５０としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機発光層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０１２２】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０１２３】
また、保護電極９５２でも有機発光層９５０を水分や酸素から保護することは可能であるが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しないで連続的に形成しても構わない。
【０１２４】
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層９５０、陰極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成し、外気から有機発光層を保護することが望ましい。
【０１２５】
なお、有機発光層９５０の膜厚は１０〜４００[nm]（典型的には６０〜１５０[nm]）、陰極９５１の厚さは８０〜２００[nm]（典型的には１００〜１５０[nm]）とすれば良い。
【０１２６】
こうして図１１（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４７、有機発光層９５０、陰極９５１の重なっている部分９５４がＯＬＥＤに相当する。
【０１２７】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路が有するＴＦＴであり、ＣＭＯＳを形成している。トランジスタＴｒ２及びトランジスタＴｒ４は画素部が有するＴＦＴであり、駆動回路のＴＦＴと画素部のＴＦＴとは同一基板上に形成することができる。
【０１２８】
なお、ＯＬＥＤを用いた発光装置の場合、駆動回路の電源の電圧が５〜６Ｖ程度、最大でも１０Ｖ程度で十分なので、ＴＦＴにおいてホットエレクトロンによる劣化があまり問題にならない。また駆動回路を高速で動作させる必要があるので、ＴＦＴのゲート容量は小さいほうが好ましい。よって、本実施例のように、ＯＬＥＤを用いた発光装置の駆動回路では、ＴＦＴの半導体層が有する第２の不純物領域９２９と、第４の不純物領域９３３ｂとが、それぞれゲート電極９１８、９１９と重ならない構成にするのが好ましい。
【０１２９】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作成することが可能である。
【０１３０】
（実施例２）
本実施例では、実施例１とは異なる発光装置の作製方法について説明する。
【０１３１】
第２の層間絶縁膜９３９を形成するまでの工程は、実施例５と同じである。図１４（Ａ）に示すように、第２の層間絶縁膜９３９を形成した後、第２の層間絶縁膜９３９に接するように、パッシベーション膜９８１を形成する。
【０１３２】
パッシベーション膜９８１は、第２の層間絶縁膜９３９に含まれる水分が、画素電極９４７や、第３の層間絶縁膜９８２を介して、有機発光層９５０に入るのを防ぐのに効果的である。第２の層間絶縁膜９３９が有機樹脂材料を有している場合、有機樹脂材料は水分を多く含むため、パッシベーション膜９８１を設けることは特に有効である。
【０１３３】
本実施例では、パッシベーション膜９８１として、窒化珪素膜を用いた。
【０１３４】
その後、所定のパターンのレジストマスクを形成し、それぞれの半導体層に形成されソース領域またはドレイン領域とする不純物領域に達するコンタクトホールを形成する。コンタクトホールはドライエッチング法で形成する。この場合、まずエッチングガスにＣＦ4、Ｏ2の混合ガスを用いてパッシベーション膜９８１をエッチングし、次にエッチングガスにＣＦ4、Ｏ2、Ｈｅの混合ガスを用い有機樹脂材料から成る第２の層間絶縁膜９３９をエッチングし、その後、続いてエッチングガスをＣＦ4、Ｏ2として第１の層間絶縁膜９３７をエッチングする。さらに、半導体層との選択比を高めるために、エッチングガスをＣＨＦ3に切り替えて第３の形状のゲート絶縁膜９０６をエッチングすることによりコンタクトホールを形成することができる。
【０１３５】
そして、導電性の金属膜をスパッタ法や真空蒸着法で形成し、マスクでパターニングし、その後エッチングすることで、ソース配線９４０〜９４３とドレイン配線９４４〜９４６を形成する。図示していないが、本実施例ではこの配線を、膜厚５０ｎｍのＴｉ膜と、膜厚５００ｎｍの合金膜（ＡｌとＴｉとの合金膜）との積層膜で形成した。
【０１３６】
次いで、その上に透明導電膜を８０〜１２０nmの厚さで形成し、パターニングすることによって画素電極９４７を形成する（図１４（Ａ））。なお、本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０１３７】
また、画素電極９４７は、ドレイン配線９４６と接して重ねて形成することによってトランジスタＴｒ２のドレイン領域と電気的な接続が形成される。
【０１３８】
次に、図１４（Ｂ）に示すように、画素電極９４７に対応する位置に開口部を有する第３の層間絶縁膜９８２を形成する。本実施例では、開口部を形成する際、ウエットエッチング法を用いることでテーパー形状の側壁とした。実施例１に示した場合と異なり、第３の層間絶縁膜９８２上に形成される有機発光層は分断されないため、開口部の側壁が十分になだらかでないと段差に起因する有機発光層の劣化が顕著な問題となってしまうため、注意が必要である。
【０１３９】
なお、本実施例においては、第３の層間絶縁膜９８２として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０１４０】
そして、第３の層間絶縁膜９８２上に有機発光層９５０を形成する前に、第３の層間絶縁膜９８２の表面にアルゴンを用いたプラズマ処理を施し、第３の層間絶縁膜９８２の表面を緻密化しておくのが好ましい。上記構成によって、第３の層間絶縁膜９８２から有機発光層９５０に水分が入るのを防ぐことができる。
【０１４１】
次に、有機発光層９５０を蒸着法により形成し、更に蒸着法により陰極（ＭｇＡｇ電極）９５１および保護電極９５２を形成する。このとき有機発光層９５０及び陰極９５１を形成するに先立って画素電極９４７に対して熱処理を施し、水分を完全に除去しておくことが望ましい。なお、本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０１４２】
なお、有機発光層９５０としては、公知の材料を用いることができる。本実施例では正孔輸送層（Hole transporting layer）及び発光層（Emitting layer）でなる２層構造を有機発光層とするが、正孔注入層、電子注入層若しくは電子輸送層のいずれかを設ける場合もある。このように組み合わせは既に様々な例が報告されており、そのいずれの構成を用いても構わない。
【０１４３】
本実施例では正孔輸送層としてポリフェニレンビニレンを蒸着法により形成する。また、発光層としては、ポリビニルカルバゾールに１，３，４−オキサジアゾール誘導体のＰＢＤを３０〜４０％分子分散させたものを蒸着法により形成し、緑色の発光中心としてクマリン６を約１％添加している。
【０１４４】
また、保護電極９５２でも有機発光層９５０を水分や酸素から保護することは可能であるが、さらに好ましくは保護膜９５３を設けると良い。本実施例では保護膜９５３として３００ｎｍ厚の窒化珪素膜を設ける。この保護膜も保護電極９５２の後に大気解放しないで連続的に形成しても構わない。
【０１４５】
また、保護電極９５２は陰極９５１の劣化を防ぐために設けられ、アルミニウムを主成分とする金属膜が代表的である。勿論、他の材料でも良い。また、有機発光層９５０、陰極９５１は非常に水分に弱いので、保護電極９５２までを大気解放しないで連続的に形成し、外気から有機発光層を保護することが望ましい。
【０１４６】
なお、有機発光層９５０の膜厚は１０〜４００[nm]（典型的には６０〜１５０[nm]）、陰極９５１の厚さは８０〜２００[nm]（典型的には１００〜１５０[nm]）とすれば良い。
【０１４７】
こうして図１４（Ｂ）に示すような構造の発光装置が完成する。なお、画素電極９４７、有機発光層９５０、陰極９５１の重なっている部分９５４がＯＬＥＤに相当する。
【０１４８】
ｐチャネル型ＴＦＴ９６０及びｎチャネル型ＴＦＴ９６１は駆動回路が有するＴＦＴであり、ＣＭＯＳを形成している。トランジスタＴｒ２及びトランジスタＴｒ４は画素部が有するＴＦＴであり、駆動回路のＴＦＴと画素部のＴＦＴとは同一基板上に形成することができる。
【０１４９】
本発明の発光装置の作製方法は、本実施例において説明した作製方法に限定されない。本発明の発光装置は公知の方法を用いて作成することが可能である。
【０１５０】
（実施例３）
本実施例では、図７に示した画素の上面図について説明する。図１５に本実施例の画素の上面図を示す。なお、層間絶縁膜やゲート絶縁膜などの各種絶縁膜は、配線や半導体層の位置を明確にするために省略した。また、同じ層に形成される配線は同じハッチで示す。さらに、図１５は、画素電極を形成した後で、なおかつ有機発光層を形成する前の画素の上面図に相当する。
【０１５１】
図１５に示す画素は、走査線２１１と、信号線２１０と、電源線２１７を１つづつ有している。そして、走査線２１１の一部２１２、２１３は、それぞれトランジスタＴｒ３と、トランジスタＴｒ４のゲート電極に相当する。
【０１５２】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線２１０に接続されており、もう一方は接続配線２１５を介してトランジスタＴｒ１のドレイン領域に接続されている。また、トランジスタＴｒ４のソース領域とドレイン領域は、一方は接続配線２１５を介してトランジスタＴｒ１のドレイン領域に接続されており、もう一方は接続配線２１４を介して容量配線２１６に接続されている。
【０１５３】
容量配線２１６の一部２１８、２２０は、トランジスタＴｒ１及びトランジスタＴｒ２のゲート電極に相当する。トランジスタＴｒ１のソース領域は電源線２１７に接続されている。また、トランジスタＴｒ２のソース領域は電源線２１７に接続されている。そして、トランジスタＴｒ２のドレイン領域は、接続配線２２１を介して画素電極２２２に接続されている。
【０１５４】
２１９は保持用量形成用の活性層であり、保持用量形成用の活性層２１９上には、ゲート絶縁膜（図示せず）を間に挟んで容量配線２１６が形成されている。この、保持用量形成用の活性層２１９と、ゲート絶縁膜と、容量配線２１６が重なっている部分が、保持容量２０５に相当する。なお、容量配線２１６上には、間に層間絶縁膜（図示せず）を挟んで、電源線２１７が形成されている。この容量配線２１６と、層間絶縁膜と、電源線２１７が重なる部分に形成される容量を保持容量２０５として用いても良い。
【０１５５】
本実施例で示した画素の上面図は、本発明の構成のほんの一例に過ぎず、図７に示した画素の上面図は、本実施例で示した構成に限定されない。なお本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１５６】
（実施例４）
本実施例では、図８に示した画素の上面図について説明する。図１６に本実施例の画素の上面図を示す。なお、層間絶縁膜やゲート絶縁膜などの各種絶縁膜は、配線や半導体層の位置を明確にするために省略した。また、同じ層に形成される配線は同じハッチで示す。さらに、図１６は、画素電極を形成した後で、なおかつ有機発光層を形成する前の画素の上面図に相当する。
【０１５７】
図１６に示す画素は、走査線３１１と、信号線３１０と、電源線３１７を１つづつ有している。そして、走査線３１１の一部３１２、３１３は、それぞれトランジスタＴｒ３と、トランジスタＴｒ４のゲート電極に相当する。
【０１５８】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線３１０に接続されており、もう一方は接続配線３３０を介して容量配線３１６に接続されている。また、トランジスタＴｒ４のソース領域とドレイン領域は、一方は接続配線３３０を介して容量配線３１６に接続されており、もう一方は接続配線３１５を介してトランジスタＴｒ１のドレイン領域に接続されている。
【０１５９】
容量配線３１６の一部３１８、３２０は、トランジスタＴｒ１及びトランジスタＴｒ２のゲート電極に相当する。トランジスタＴｒ１のソース領域は電源線３１７に接続されている。また、トランジスタＴｒ２のソース領域は電源線３１７に接続されている。そして、トランジスタＴｒ２のドレイン領域は、接続配線３２１を介して画素電極３２２に接続されている。
【０１６０】
３１９は保持用量形成用の活性層であり、保持用量形成用の活性層３１９上には、ゲート絶縁膜（図示せず）を間に挟んで容量配線３１６が形成されている。この、保持用量形成用の活性層３１９と、ゲート絶縁膜と、容量配線３１６が重なっている部分が、保持容量３０５に相当する。なお、容量配線３１６上には、間に層間絶縁膜（図示せず）を挟んで、電源線３１７が形成されている。この容量配線３１６と、層間絶縁膜と、電源線３１７が重なる部分に形成される容量を保持容量３０５として用いても良い。
【０１６１】
本実施例で示した画素の上面図は、本発明の構成のほんの一例に過ぎず、図８に示した画素の上面図は、本実施例で示した構成に限定されない。なお本実施例は、実施例１または２と自由に組み合わせて実施することが可能である。
【０１６２】
（実施例５）
本実施例では、実施例１とは異なる構成の発光装置について説明する。
【０１６３】
図２７に、本実施例の発光装置の画素部の断面図を示す。図２７に示す発光装置は、赤色用の画素（Ｒ用画素）８００ｒ、緑色用の画素（Ｇ用画素）８００ｇ、青色用の画素（Ｂ用画素）８００ｂを有している。なお、本実施例の構成はカラー表示の発光装置だけではなく、モノクロの画像を表示するための発光装置にも用いることが可能である。
【０１６４】
各色の画素には、基板８３０上にトランジスタＴｒ２が形成されている。なお本発明の発光装置では、各画素にトランジスタＴｒ１、Ｔｒ２、Ｔｒ３、Ｔｒ４が形成されているが、図２７では特にトランジスタＴｒ２のみ示す。
【０１６５】
画素電極８０２ｒ、８０２ｇ、８０２ｂ（全てあわせて画素電極８０２とする）は、ゲート絶縁膜８１１、第１の層間絶縁膜８１０、第２の層間絶縁膜８０７に形成されたコンタクトホールを介して、各トランジスタＴｒ２のドレイン領域８０９ｒ、８０９ｇ、８０９ｂにそれぞれ接続されている。
【０１６６】
本実施例において画素電極は陰極であり、光は透過しない。本実施例ではＯＬＥＤの陰極としてＭｇＡｇ電極を用いるが、公知の他の材料であっても良い。
【０１６７】
そして、画素電極８０２ｒ、８０２ｇ、８０２ｂ及び第２の層間絶縁膜８０７を覆って、画素電極８０２ｒ、８０２ｇ、８０２ｂと重なる位置に開口部８５０を有する第３の層間絶縁膜８０５が形成される。本実施例においては、第３の層間絶縁膜８０５として酸化珪素でなる膜を用いているが、場合によっては、ポリイミド、ポリアミド、アクリル、ＢＣＢ（ベンゾシクロブテン）といった有機樹脂膜を用いることもできる。
【０１６８】
次に第３層間絶縁膜８０５の開口部において、画素電極８０２ｒ、８０２ｇ、８０２ｂと接するように有機発光層８０３ｒ、８０３ｇ、８０３ｂ（全てあわせて有機発光層８０３とする）を形成する。なおこのとき有機発光層８０３ｒ、８０３ｇ、８０３ｂはメタルマスクを用いて、色毎に順に蒸着法を用いて形成する。そして各有機発光層８０３ｒ、８０３ｇ、８０３ｂは、蒸着の際、第３の層間絶縁膜８０５の開口部以外の部分に多少回り込んで成膜されることも予想されるが、なるべく第３の層間絶縁膜８０５の開口部においてのみ形成されるようにする。
【０１６９】
そして次に、蒸着法を用いて、第３の層間絶縁膜８０５の開口部以外の部分に、金属を有する導電層８０６を形成する。導電層８０６の材料としては、低い抵抗の金属であることが望ましい。また、複数の層の導電層を積層して、１つの導電層として用いても良い。本実施例では銅を用いるが、導電層８０６の材料はこれに限定されず、対向電極よりも抵抗が低い公知の金属材料ならば用いることが可能である。本実施例では、導電層８０６を形成することで、後に形成される対向電極の抵抗を低くすることができるので、基板の大型化に適しているといえる。
【０１７０】
次に、有機発光層８０３ｒ、８０３ｇ、８０３ｂ及び導電層８０６を覆って、透明導電膜からなる対向電極８０４を形成する。本実施例では、透明導電膜としてＩＴＯを用いる。ＩＴＯは蒸着法を用いて形成することが可能である。本実施例では特にイオンプレーティング法を用いて形成する場合について説明する。
【０１７１】
イオンプレーティング法は、蒸着法に分類される気相表面処理技術の１つであり、何らかの方法で蒸発させた蒸着物質を、高周波プラズマあるいは真空放電でイオン化または励起させ、蒸着させる基板に負電位を与えることで該イオンを加速し、基板に付着させる方法である。
【０１７２】
イオンプレーティング法を用いて対向電極を形成する際の具体的な条件として、０．０１〜１Ｐａの不活性ガス雰囲気下において、基板温度を１００〜３００℃に保って蒸着させることが望ましい。そして７０％以上の焼結密度を有する蒸発源としてのＩＴＯを用いることが望ましい。なお、イオンプレーティング法を用いる際の最適な条件は、実施者が適宜選択することができる。
【０１７３】
また高周波プラズマを用いて蒸着物質をイオン化または励起することで、より蒸着物質のイオン化する率または励起する率を高めることができ、なおかつイオン化または励起された蒸着物質が高いエネルギー状態にあるので、速い蒸発速度を有したままで酸素との結合を十分に行うことができる。このため、高速度で良質な膜の形成が可能である。
【０１７４】
本実施例では上記イオンプレーティング法を用い、透明導電膜からなる対向電極８０４を８０〜１２０nmの厚さで形成した。本実施例では、透明電極として酸化インジウム・スズ（ＩＴＯ）膜や酸化インジウムに２〜２０[％]の酸化亜鉛（ＺｎＯ）を混合した透明導電膜を用いる。
【０１７５】
なお本実施例の対向電極の形成方法は、上述したイオンプレーティング法に限定されない。ただし、イオンプレーティング法を用いて形成された膜は密着性が高く、また比較的低い温度でも結晶性の高いＩＴＯ膜を成膜することができるので、ＩＴＯの抵抗を低くすることができ、さらに比較的広い面積における均一な成膜が可能であり、基板の大型化に適しているといえる。
【０１７６】
そして各画素において、Ｒ用ＯＬＥＤ８０１ｒ、Ｇ用ＯＬＥＤ８０１ｇ、Ｂ用ＯＬＥＤ８０１ｂが完成する。各ＯＬＥＤは、画素電極８０２ｒ、８０２ｇ、８０２ｂと、有機発光層８０３ｒ、８０３ｇ、８０３ｂと、対向電極８０４とをそれぞれ有している。
【０１７７】
図２８に、本実施例のＴＦＴが形成された基板（素子基板）の上面図を示す。基板８３０に、画素部８３１、走査線駆動回路８３２、信号線駆動回路８３３、端子８３４が形成された状態を示している。端子８３４と各駆動回路、画素部に形成されている電源線及び対向電極は、引き回し配線８３５で接続されている。
【０１７８】
また、必要に応じてＣＰＵ、メモリーなどを形成したＩＣチップがＣＯＧ（Chip on Glass）法などにより素子基板に実装されていても良い。
【０１７９】
ＯＬＥＤは導電層８０６の間に形成され、その構造は図２９に示されている。画素電極８０２は各画素に対応する電極であり、導電層８０６の間に形成されている。その上層には有機化合物層８０３が導電層８０６の間に形成され、複数の画素電極８０２に渡ってストライプ状に連続的に形成されている。
【０１８０】
対向電極８０４は、有機化合物層８０３及び導電層８０６の上層に形成され、かつ同様に導電層８０６と接するように形成されている。
【０１８１】
引き回し配線８３５は走査線（図示せず）と同じ層に形成されており、導電層８０６とは直接接触していない。そして引き回し配線８３５と対向電極８０４は重なっている部分においてコンタクトを取っている。
【０１８２】
本実施例の構成は、実施例３または４と自由に組み合わせて実施することが可能である。
【０１８３】
（実施例６）
本実施例では、本発明のデジタル駆動法で駆動する発光装置が有する駆動回路（信号線駆動回路及び走査線駆動回路）の構成について説明する。
【０１８４】
図１７に信号線駆動回路６０１の構成をブロック図で示す。６０２はシフトレジスタ、６０３は記憶回路Ａ、６０４は記憶回路Ｂ、６０５は定電流回路である。
【０１８５】
シフトレジスタ６０２にはクロック信号ＣＬＫと、スタートパルス信号ＳＰが入力されている。また記憶回路Ａ６０３にはデジタルビデオ信号（Ｄｉｇｉｔａｌ Ｖｉｄｅｏ Ｓｉｇｎａｌｓ）が入力されており、記憶回路Ｂ６０４にはラッチ信号（Ｌａｔｃｈ Ｓｉｇｎａｌｓ）が入力されている。定電流回路６０４から出力される一定の信号電流Ｉｃは信号線へ入力される。
【０１８６】
図１８に信号線駆動回路６０１のより詳しい構成を示す。
【０１８７】
シフトレジスタ６０２に所定の配線からクロック信号ＣＬＫとスタートパルス信号ＳＰとが入力されることによって、タイミング信号が生成される。タイミング信号は記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力される。なおこのときシフトレジスタ６０２において生成されたタイミング信号を、バッファ等で緩衝増幅してから、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）にそれぞれ入力するような構成にしても良い。
【０１８８】
記憶回路Ａ６０３にタイミング信号が入力されると、該タイミング信号に同期して、ビデオ信号線６１０に入力される１ビット分のデジタルビデオ信号が、順に複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）のそれぞれに書き込まれ、保持される。
【０１８９】
なお、本実施例では記憶回路Ａ６０３にデジタルビデオ信号を取り込む際に、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に、順にデジタルビデオ信号を入力しているが、本発明はこの構成に限定されない。記憶回路Ａ６０３が有する複数のステージのラッチをいくつかのグループに分け、各グループごとに並行して同時にデジタルビデオ信号を入力する、いわゆる分割駆動を行っても良い。なおこのときのグループの数を分割数と呼ぶ。例えば４つのステージごとにラッチをグループに分けた場合、４分割で分割駆動すると言う。
【０１９０】
記憶回路Ａ６０３の全てのステージのラッチへの、デジタルビデオ信号の書き込みが一通り終了するまでの時間を、ライン期間と呼ぶ。実際には、上記ライン期間に水平帰線期間が加えられた期間をライン期間に含むことがある。
【０１９１】
１ライン期間が終了すると、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に、ラッチ信号線６０９を介してラッチシグナル（Latch Signal）が供給される。この瞬間、記憶回路Ａ６０３が有する複数のラッチＡ（ＬＡＴＡ＿１〜ＬＡＴＡ＿ｘ）に保持されているデジタルビデオ信号は、記憶回路Ｂ６０４が有する複数のラッチＢ（ＬＡＴＢ＿１〜ＬＡＴＢ＿ｘ）に一斉に書き込まれ、保持される。
【０１９２】
デジタルビデオ信号を記憶回路Ｂ６０４に送出し終えた記憶回路Ａ６０３には、シフトレジスタ６０２からのタイミング信号に基づき、次の１ビット分のデジタルビデオ信号の書き込みが順次行われる。
【０１９３】
この２順目の１ライン期間中には、記憶回路Ｂ６０４に書き込まれ、保持されているデジタルビデオ信号が定電流回路６０５に入力される。
【０１９４】
定電流回路６０５は複数の電流設定回路（Ｃ１〜Ｃｘ）を有している。電流設定回路（Ｃ１〜Ｃｘ）のそれぞれにデジタルビデオ信号が入力されると、該デジタルビデオ信号が有する１または０の情報によって、信号線に一定の電流Ｉｃが流れるか、または信号線に電源線Ｖ１〜Ｖｘの電位が与えられるか、いずれか一方が選択される。
【０１９５】
図１９に電流設定回路Ｃ１の具体的な構成の一例を示す。なお電流設定回路Ｃ２〜Ｃｘも同じ構成を有する。
【０１９６】
電流設定回路Ｃ１は定電流源６３１と、４つのトランスミッションゲートＳＷ１〜ＳＷ４と、２つのインバーターＩｎｂ１、Ｉｎｂ２とを有している。なお、定電流源６３１が有するトランジスタ６５０の極性は、画素が有するトランジスタＴｒ１及びＴｒ２の極性と同じである。
【０１９７】
記憶回路Ｂ６０４が有するＬＡＴＢ＿１から出力されたデジタルビデオ信号によって、ＳＷ１〜ＳＷ４のスイッチングが制御される。なおＳＷ１及びＳＷ３に入力されるデジタルビデオ信号と、ＳＷ２及びＳＷ４に入力されるデジタルビデオ信号は、Ｉｎｂ１、Ｉｎｂ２によって反転している。そのためＳＷ１及びＳＷ３がオンのときはＳＷ２及びＳＷ４はオフ、ＳＷ１及びＳＷ３がオフのときはＳＷ２及びＳＷ４はオンとなっている。
【０１９８】
ＳＷ１及びＳＷ３がオンのとき、定電流源６３１から０ではない所定の値の電流ＩｃがＳＷ１及びＳＷ３を介して信号線Ｓ１に入力される。
【０１９９】
逆にＳＷ２及びＳＷ４がオンのときは、定電流源６３１からの電流ＩｃはＳＷ２を介してグラウンドに落とされる。またＳＷ４を介して電源線Ｖ１〜Ｖｘの電源電位が信号線Ｓ１に与えられ、Ｉｃ≒０となる。
【０２００】
再び図１８を参照して、前記の動作が、１ライン期間内に、定電流回路６０５が有する全ての電流設定回路（Ｃ１〜Ｃｘ）において同時に行われる。よって、デジタルビデオ信号により、全ての信号線に入力される信号電流Ｉｃの値が選択される。
【０２０１】
次に、走査線駆動回路の構成について説明する。
【０２０２】
図２０は走査線駆動回路６４１の構成を示すブロック図である。
【０２０３】
走査線駆動回路６４１は、それぞれシフトレジスタ６４２、バッファ６４３を有している。また場合によってはレベルシフタを有していても良い。
【０２０４】
走査線駆動回路６４１において、シフトレジスタ６４２にクロックＣＬＫ及びスタートパルス信号ＳＰが入力されることによって、タイミング信号が生成される。生成されたタイミング信号はバッファ６４３において緩衝増幅され、対応する走査線に供給される。
【０２０５】
走査線には、１ライン分の画素の第１スイッチング用ＴＦＴ及び第２スイッチング用ＴＦＴのゲート電極が接続されている。そして、１ライン分の画素の第１スイッチング用ＴＦＴ及び第２スイッチング用ＴＦＴを一斉にＯＮにしなくてはならないので、バッファ６４３は大きな電流を流すことが可能なものが用いられる。
【０２０６】
本発明において用いられる駆動回路は、本実施例で示した構成に限定されない。さらに、本実施例で示した定電流回路は、図１９に示した構成に限定されない。本発明で用いられる定電流回路は、信号電流Ｉｃが取りうる２値のいずれか一方をデジタルビデオ信号によって選択し、選択された値を有する信号電流を信号線に流すことができれば、どのような構成を有していても良い。
【０２０７】
本実施例の構成は、実施例１〜５と自由に組み合わせて実施することが可能である。
（実施例７）
本実施例では、ｎビットのデジタルビデオ信号に対応した本発明の発光装置の駆動法において、サブフレーム期間ＳＦ１〜ＳＦｎの出現する順序について説明する。
【０２０８】
図２１に１フレーム期間において、ｎ個の書き込み期間（Ｔａ１〜Ｔａｎ）とｎ個の表示期間（Ｔｄ１〜Ｔｄｎ）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する走査線の位置を示している。各画素の詳しい動作については実施の形態を参照すれば良いので、ここでは省略する。
【０２０９】
本実施例の駆動方法では、１フレーム期間中で１番長い表示期間を有するサブフレーム期間（本実施例ではＳＦｎ）を、１フレーム期間の最初及び最後に設けない。言い換えると、１フレーム期間中で１番長い表示期間を有するサブフレーム期間の前後に、同じフレーム期間に含まれる他のサブフレーム期間が出現するような構成にしている。
【０２１０】
上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、人間の目に認識されずらくすることができる。
【０２１１】
なお本実施例の構成はｎ≧３の場合において有効である。また、本実施例は実施例１〜実施例６と自由に組み合わせて実施することが可能である。
【０２１２】
（実施例８）
本実施例では、本発明の発光装置を６ビットのデジタルビデオ信号を用いて駆動させる例について説明する。
【０２１３】
図２２に、１フレーム期間において、６個の書き込み期間（Ｔａ１〜Ｔａ６）と６個の表示期間（Ｔｄ１〜Ｔｄ６）とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する走査線の位置を示している。各画素の詳しい動作については実施の形態を参照すれば良いので、ここでは省略する。
【０２１４】
６ビットのデジタルビデオ信号を用いた駆動する場合、１フレーム期間内に少なくとも６つのサブフレーム期間ＳＦ１〜ＳＦ６が設けられる。
【０２１５】
サブフレーム期間ＳＦ１〜ＳＦ６は、６ビットのデジタル信号の各ビットに対応している。そしてサブフレーム期間ＳＦ１〜ＳＦ６は、６個の書き込み期間（Ｔａ１〜Ｔａ６）と、６個の表示期間（Ｔｄ１〜Ｔｄ６）とを有している。
【０２１６】
ｍ（ｍは１〜６の任意の数）ビット目に対応している書き込み期間Ｔａｍと表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。
【０２１７】
１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとが繰り返し出現することで、１つの画像を表示することが可能である。
【０２１８】
表示期間ＳＦ１〜ＳＦ６の長さは、ＳＦ１：ＳＦ２：…：ＳＦ６＝２0：２1：…：２5を満たす。
【０２１９】
本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０２２０】
なお本実施例の構成は、実施例１〜７と自由に組み合わせて実施することが可能である。
【０２２１】
（実施例９）
本実施例では、ｎビットのデジタルビデオ信号を用いた、図６、図２１とは異なる駆動方法の一例について説明する。
【０２２２】
図２３に、１フレーム期間において、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））とｎ＋１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とが出現するタイミングを示す。横軸は時間を示しており、縦軸は画素が有する走査線の位置を示している。各画素の詳しい動作については実施の形態を参照すれば良いので、ここでは省略する。
【０２２３】
本実施例ではｎビットのデジタルビデオ信号に対応して、１フレーム期間内にｎ＋１のサブフレーム期間ＳＦ１〜ＳＦｎ＋１が設けられる。そしてサブフレーム期間ＳＦ１〜ＳＦｎ＋１は、ｎ＋１個の書き込み期間（Ｔａ１〜Ｔａ（ｎ＋１））と、ｎ＋１個の表示期間（Ｔｄ１〜Ｔｄ（ｎ＋１））とを有している。
【０２２４】
書き込み期間Ｔａｍ（ｍは１〜ｎ＋１の任意の数）と表示期間Ｔｄｍとを有するサブフレーム期間はＳＦｍとなる。書き込み期間Ｔａｍの次には、同じビット数に対応する表示期間、この場合Ｔｄｍが出現する。
【０２２５】
サブフレーム期間ＳＦ１〜ＳＦｎ−１は、１〜（ｎ−１）ビットのデジタル信号の各ビットに対応している。サブフレーム期間ＳＦｎ及びＳＦ（ｎ＋１）はｎビット目のデジタルビデオ信号に対応している。
【０２２６】
また本実施例では、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）は連続して出現しない。言い換えると、同じビットのデジタルビデオ信号に対応するサブフレーム期間ＳＦｎとＳＦ（ｎ＋１）の間に、他のサブフレーム期間が設けられている。
【０２２７】
１フレーム期間中に書き込み期間Ｔａと表示期間Ｔｄとが繰り返し出現することで、１つの画像を表示することが可能である。
【０２２８】
表示期間ＳＦ１〜ＳＦｎ＋１の長さは、ＳＦ１：ＳＦ２：…：（ＳＦｎ＋ＳＦ（ｎ＋１））＝２0：２1：…：２n-1を満たす。
【０２２９】
本発明の駆動方法では、１フレーム期間中における発光する表示期間の長さの和を制御することで、階調を表示する。
【０２３０】
本実施例は上記構成によって、中間階調の表示を行ったときに、隣り合うフレーム期間同士で発光する表示期間が隣接することによって起きていた表示むらを、図６及び図２１の場合に比べて人間の目に認識されずらくすることができる。
【０２３１】
なお本実施例では、同じビットに対応するサブフレーム期間が２つある場合について説明したが、本発明はこれに限定されない。１フレーム期間内に同じビットに対応するサブフレーム期間が３つ以上設けられていても良い。
【０２３２】
また、本実施例では最上位ビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けたが、本発明はこれに限定されない。最上位ビット以外のビットのデジタルビデオ信号に対応するサブフレーム期間を複数設けても良い。また、対応するサブフレーム期間が複数設けられたビットは１つだけに限られず、いくつかのビットのそれぞれに複数のサブフレーム期間が対応するような構成にしても良い。
【０２３３】
なお本実施例の構成はｎ≧２の場合において有効である。また、本実施例は実施例１〜８と自由に組み合わせて実施することが可能である。
【０２３４】
（実施例１０）
本実施例では、アナログ駆動法で駆動する本発明の発光装置が有する信号線駆動回路の構成について説明する。なお走査線駆動回路の構成は、実施例６において示した構成を用いることができるので、ここでは説明を省略する。
【０２３５】
図３１（Ａ）に本実施例の信号線駆動回路４０１のブロック図を示す。４０２はシフトレジスタ、４０３はバッファ、４０４はサンプリング回路、４０５は電流変換回路を示している。
【０２３６】
シフトレジスタ４０２には、クロック信号（ＣＬＫ）、スタートパルス信号（ＳＰ）が入力されている。シフトレジスタ４０２にクロック信号（ＣＬＫ）とスタートパルス信号（ＳＰ）が入力されると、タイミング信号が生成される。
【０２３７】
生成されたタイミング信号は、バッファ４０３において増幅または緩衝増幅されて、サンプリング回路４０４に入力される。なお、バッファの代わりにレベルシフタを設けて、タイミング信号を増幅しても良い。また、バッファとレベルシフタを両方設けていても良い。
【０２３８】
図３１（Ｂ）にサンプリング回路４０４、電流変換回路４０５の具体的な構成を示す。なおサンプリング回路４０４は、端子４１０においてバッファ４０３と接続されている。
【０２３９】
サンプリング回路４０４には、複数のスイッチ４１１が設けられている。そしてサンプリング回路４０４には、ビデオ信号線４０６からアナログビデオ信号が入力されており、スイッチ４１１はタイミング信号に同期して、該アナログビデオ信号をサンプリングし、後段の電流変換回路４０５に入力する。なお図３１（Ｂ）では、電流変換回路４０５はサンプリング回路４０４が有するスイッチ４１１の１つに接続されている電流変換回路だけを示しているが、各スイッチ４１１の後段に、図３１（Ｂ）に示したような電流変換回路４０５が接続されているものとする。
【０２４０】
なお本実施例では、スイッチ４１１にトランジスタを１つだけ用いているが、スイッチ４１１はタイミング信号に同期してアナログビデオ信号をサンプリングできるスイッチであれば良く、本実施例の構成に限定されない。
【０２４１】
サンプリングされたアナログビデオ信号は、電流変換回路４０５が有する電流出力回路４１２に入力される。電流出力回路４１２は、入力されたビデオ信号の電圧に見合った値の電流（信号電流）を出力する。なお図３１ではアンプ及びＴＦＴを用いて電流出力回路を形成しているが、本発明はこの構成に限定されず、入力された信号の電圧に見合った値の電流を出力することができる回路であれば良い。
【０２４２】
該信号電流は、同じく電流変換回路４０５が有するリセット回路４１７に入力される。リセット回路４１７は、２つのアナログスイッチ４１３、４１４と、インバーター４１６と、電源４１５を有している。
【０２４３】
アナログスイッチ４１４にはリセット信号（Ｒｅｓ）が入力されており、アナログスイッチ４１３には、インバーター４１６によって反転されたリセット信号（Ｒｅｓ）が入力されている。そしてアナログスイッチ４１３とアナログスイッチ４１４は、反転したリセット信号とリセット信号にそれぞれ同期して動作しており、一方がオンのとき片一方がオフになっている。
【０２４４】
そして、アナログスイッチ４１３がオンのときに信号電流は対応する信号線に入力される。逆に、アナログスイッチ４１４がオンのときに電源４１５の電位が信号線に与えられ、信号線がリセットされる。なお、電源４１５の電位は、画素に設けられた電源線の電位とほぼ同じ高さであることが望ましく、信号線がリセットされているときに信号線にながれる電流が０に近ければ近いほど良い。
【０２４５】
なお信号線は、帰線期間中にリセットするのが望ましい。しかし、画像を表示している期間以外であるならば、必要に応じて帰線期間以外の期間にリセットすることも可能である。
【０２４６】
なお、本発明の発光装置を駆動する信号線駆動回路及び走査線駆動回路は、本実施例で示す構成に限定されない。本実施例の構成は、実施例１〜実施例９に示した構成と自由に組み合わせて実施することが可能である。
【０２４７】
（実施例１１）
本発明において、三重項励起子からの燐光を発光に利用できる有機発光材料を用いることで、外部発光量子効率を飛躍的に向上させることができる。これにより、ＯＬＥＤの低消費電力化、長寿命化、および軽量化が可能になる。
【０２４８】
ここで、三重項励起子を利用し、外部発光量子効率を向上させた報告を示す。 (T.Tsutsui, C.Adachi, S.Saito, Photochemical Processes in Organized Molecular Systems, ed.K.Honda, (Elsevier Sci.Pub., Tokyo,1991) p.437.)
【０２４９】
上記の論文により報告された有機発光材料（クマリン色素）の分子式を以下に示す。
【０２５０】
【化１】
(M.A.Baldo, D.F.O'Brien, Y.You, A.Shoustikov, S.Sibley, M.E.Thompson, S.R.Forrest, Nature 395 (1998) p.151.)
【０２５２】
上記の論文により報告された有機発光材料（Ｐｔ錯体）の分子式を以下に示す。
【０２５３】
【化２】
(M.A.Baldo, S.Lamansky, P.E.Burrrows, M.E.Thompson, S.R.Forrest, Appl.Phys.Lett.,75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T.Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
【０２５５】
上記の論文により報告された有機発光材料（Ｉｒ錯体）の分子式を以下に示す。
【０２５６】
【化３】
以上のように三重項励起子からの燐光発光を利用できれば原理的には一重項励起子からの蛍光発光を用いる場合より３〜４倍の高い外部発光量子効率の実現が可能となる。
【０２５８】
なお、本実施例の構成は、実施例１〜実施例１０のいずれの構成とも自由に組み合わせて実施することが可能である。
【０２５９】
（実施例１２）
本実施例では、本発明を用いて発光装置を作製した例について、図２４を用いて説明する。
【０２６０】
図２４は、ＴＦＴが形成された素子基板をシーリング材によって封止することによって形成された発光装置の上面図であり、図２４（Ｂ）は、図２４（Ａ）のＡ−Ａ’における断面図、図２４（Ｃ）は図２４（Ａ）のＢ−Ｂ’における断面図である。
【０２６１】
基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとを囲むようにして、シール材４００９が設けられている。また画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとの上にシーリング材４００８が設けられている。よって画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、基板４００１とシール材４００９とシーリング材４００８とによって、充填材４２１０で密封されている。
【０２６２】
また基板４００１上に設けられた画素部４００２と、信号線駆動回路４００３と、第１及び第２の走査線駆動回路４００４ａ、ｂとは、複数のＴＦＴを有している。図２４（Ｂ）では代表的に、下地膜４０１０上に形成された、信号線駆動回路４００３に含まれる駆動ＴＦＴ（但し、ここではｎチャネル型ＴＦＴとｐチャネル型ＴＦＴを図示する）４２０１及び画素部４００２に含まれる電流制御用ＴＦＴ（トランジスタＴｒ２）４２０２を図示した。
【０２６３】
本実施例では、駆動ＴＦＴ４２０１には公知の方法で作製されたｐチャネル型ＴＦＴまたはｎチャネル型ＴＦＴが用いられ、電流制御用ＴＦＴ４２０２には公知の方法で作製されたｐチャネル型ＴＦＴが用いられる。また、画素部４００２には電流制御用ＴＦＴ４２０２のゲートに接続された保持容量（図示せず）が設けられる。
【０２６４】
駆動ＴＦＴ４２０１及び電流制御用ＴＦＴ４２０２上には層間絶縁膜（平坦化膜）４３０１が形成され、その上に電流制御用ＴＦＴ４２０２のドレインと電気的に接続する画素電極（陽極）４２０３が形成される。画素電極４２０３としては仕事関数の大きい透明導電膜が用いられる。透明導電膜としては、酸化インジウムと酸化スズとの化合物、酸化インジウムと酸化亜鉛との化合物、酸化亜鉛、酸化スズまたは酸化インジウムを用いることができる。また、前記透明導電膜にガリウムを添加したものを用いても良い。
【０２６５】
そして、画素電極４２０３の上には絶縁膜４３０２が形成され、絶縁膜４３０２は画素電極４２０３の上に開口部が形成されている。この開口部において、画素電極４２０３の上には有機発光層４２０４が形成される。有機発光層４２０４は公知の有機発光材料または無機発光材料を用いることができる。また、有機発光材料には低分子系（モノマー系）材料と高分子系（ポリマー系）材料があるがどちらを用いても良い。
【０２６６】
有機発光層４２０４の形成方法は公知の蒸着技術もしくは塗布法技術を用いれば良い。また、有機発光層の構造は正孔注入層、正孔輸送層、発光層、電子輸送層または電子注入層を自由に組み合わせて積層構造または単層構造とすれば良い。
【０２６７】
有機発光層４２０４の上には遮光性を有する導電膜（代表的にはアルミニウム、銅もしくは銀を主成分とする導電膜またはそれらと他の導電膜との積層膜）からなる陰極４２０５が形成される。また、陰極４２０５と有機発光層４２０４の界面に存在する水分や酸素は極力排除しておくことが望ましい。従って、有機発光層４２０４を窒素または希ガス雰囲気で形成し、酸素や水分に触れさせないまま陰極４２０５を形成するといった工夫が必要である。本実施例ではマルチチャンバー方式（クラスターツール方式）の成膜装置を用いることで上述のような成膜を可能とする。そして陰極４２０５は所定の電圧が与えられている。
【０２６８】
以上のようにして、画素電極（陽極）４２０３、有機発光層４２０４及び陰極４２０５からなるＯＬＥＤ４３０３が形成される。そしてＯＬＥＤ４３０３を覆うように、絶縁膜４３０２上に保護膜４３０３が形成されている。保護膜４３０３は、ＯＬＥＤ４３０３に酸素や水分等が入り込むのを防ぐのに効果的である。
【０２６９】
４００５ａは電源供給線に接続された引き回し配線であり、電流制御用ＴＦＴ４２０２のソース領域に電気的に接続されている。引き回し配線４００５ａはシール材４００９と基板４００１との間を通り、異方導電性フィルム４３００を介してＦＰＣ４００６が有するＦＰＣ用配線４３０１に電気的に接続される。
【０２７０】
シーリング材４００８としては、ガラス材、金属材（代表的にはステンレス材）、セラミックス材、プラスチック材（プラスチックフィルムも含む）を用いることができる。プラスチック材としては、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅｉｎｆｏｒｃｅｄ Ｐｌａｓｔｉｃｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、マイラーフィルム、ポリエステルフィルムまたはアクリル樹脂フィルムを用いることができる。また、アルミニウムホイルをＰＶＦフィルムやマイラーフィルムで挟んだ構造のシートを用いることもできる。
【０２７１】
但し、ＯＬＥＤからの光の放射方向がカバー材側に向かう場合にはカバー材は透明でなければならない。その場合には、ガラス板、プラスチック板、ポリエステルフィルムまたはアクリルフィルムのような透明物質を用いる。
【０２７２】
また、充填材４２１０としては窒素やアルゴンなどの不活性な気体の他に、紫外線硬化樹脂または熱硬化樹脂を用いることができ、ＰＶＣ（ポリビニルクロライド）、アクリル、ポリイミド、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビニルブチラル）またはＥＶＡ（エチレンビニルアセテート）を用いることができる。本実施例では充填材として窒素を用いた。
【０２７３】
また充填材４２１０を吸湿性物質（好ましくは酸化バリウム）もしくは酸素を吸着しうる物質にさらしておくために、シーリング材４００８の基板４００１側の面に凹部４００７を設けて吸湿性物質または酸素を吸着しうる物質４２０７を配置する。そして、吸湿性物質または酸素を吸着しうる物質４２０７が飛び散らないように、凹部カバー材４２０８によって吸湿性物質または酸素を吸着しうる物質４２０７は凹部４００７に保持されている。なお凹部カバー材４２０８は目の細かいメッシュ状になっており、空気や水分は通し、吸湿性物質または酸素を吸着しうる物質４２０７は通さない構成になっている。吸湿性物質または酸素を吸着しうる物質４２０７を設けることで、ＯＬＥＤ４３０３の劣化を抑制できる。
【０２７４】
図２４（Ｃ）に示すように、画素電極４２０３が形成されると同時に、引き回し配線４００５ａ上に接するように導電性膜４２０３ａが形成される。
【０２７５】
また、異方導電性フィルム４３００は導電性フィラー４３００ａを有している。基板４００１とＦＰＣ４００６とを熱圧着することで、基板４００１上の導電性膜４２０３ａとＦＰＣ４００６上のＦＰＣ用配線４３０１とが、導電性フィラー４３００ａによって電気的に接続される。
【０２７６】
本実施例の構成は、実施例１〜実施例１１に示した構成と自由に組み合わせて実施することが可能である。
【０２７７】
（実施例１３）
本実施例では、本発明の発光装置の画素の構成の、図２、図７及び図８とは異なる例について説明する。
【０２７８】
図３０（Ａ）に、本実施例の画素の構成を示す。図３０（Ａ）に示す画素７０１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。なお、画素部に設けられる第１走査線と第２走査線の数は必ずしも同じ数であるとは限らない。
【０２７９】
また画素７０１は、トランジスタＴｒ１（第１電流駆動用トランジスタまたは第１のトランジスタ）、トランジスタＴｒ２（第２電流駆動用トランジスタまたは第２のトランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタまたは第３のトランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタまたは第４のトランジスタ）、トランジスタＴｒ５（消去用トランジスタまたは第５のトランジスタ）、ＯＬＥＤ７０４及び保持容量７０５を少なくとも有している。
【０２８０】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【０２８１】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。またトランジスタＴｒ４のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【０２８２】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【０２８３】
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ７０４が有する画素電極に接続されている。
【０２８４】
トランジスタＴｒ５のゲート電極は、第２走査線Ｇｂｊに接続されている。また、トランジスタＴｒ５のソース領域とドレイン領域は、一方は電源線Ｖｉに接続されており、もう一方は、トランジスタＴｒ１及びトランジスタＴｒ２のゲート電極に接続されている。
【０２８５】
電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【０２８６】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【０２８７】
また、トランジスタＴｒ１とトランジスタＴｒ２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ１とトランジスタＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｐチャネル型ＴＦＴとして用いる。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｎチャネル型ＴＦＴとして用いる。
【０２８８】
また、トランジスタＴｒ５は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。
【０２８９】
保持容量７０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極と電源線Ｖｉとの間に形成されている。保持容量７０５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
【０２９０】
図３０（Ｂ）に本実施例の画素の別の構成を示す。図３０（Ｂ）に示す画素７１１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【０２９１】
また画素７１１は、トランジスタＴｒ１（第１電流駆動用トランジスタ）、トランジスタＴｒ２（第２電流駆動用トランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタ）、トランジスタＴｒ５（消去用トランジスタまたは第５のトランジスタ）、ＯＬＥＤ７１４及び保持容量７１５を少なくとも有している。
【０２９２】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【０２９３】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のドレイン領域に接続されている。また、またトランジスタＴｒ４のソース領域とドレイン領域は、一方はトランジスタＴｒ１のドレイン領域に、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【０２９４】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【０２９５】
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ７１４が有する画素電極に接続されている。電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【０２９６】
トランジスタＴｒ５のゲート電極は、第２走査線Ｇｂｊに接続されている。また、トランジスタＴｒ５のソース領域とドレイン領域は、一方は電源線Ｖｉに接続されており、もう一方は、トランジスタＴｒ１及びトランジスタＴｒ２のゲート電極に接続されている。
【０２９７】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【０２９８】
また、トランジスタＴｒ１とトランジスタＴｒ２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ１とトランジスタＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｐチャネル型ＴＦＴとして用いることが好ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｎチャネル型ＴＦＴとして用いることが好ましい。
【０２９９】
また、トランジスタＴｒ５は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。
【０３００】
保持容量７１５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極と電源線Ｖｉとの間に形成されている。保持容量７１５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
【０３０１】
図３０（Ｃ）に本実施例の画素の別の構成を示す。図３０（Ｃ）に示す画素７２１は、信号線Ｓｉ（Ｓ１〜Ｓｘのうちの１つ）、第１走査線Ｇａｊ（Ｇａ１〜Ｇａｙのうちの１つ）、第２走査線Ｇｂｊ（Ｇｂ１〜Ｇｂｙのうちの１つ）及び電源線Ｖｉ（Ｖ１〜Ｖｘのうちの１つ）を有している。
【０３０２】
また画素７２１は、トランジスタＴｒ１（第１電流駆動用トランジスタ）、トランジスタＴｒ２（第２電流駆動用トランジスタ）、トランジスタＴｒ３（第１スイッチング用トランジスタ）、トランジスタＴｒ４（第２スイッチング用トランジスタ）、トランジスタＴｒ５（消去用トランジスタまたは第５のトランジスタ）、ＯＬＥＤ７２４及び保持容量７２５を少なくとも有している。
【０３０３】
トランジスタＴｒ３とトランジスタＴｒ４のゲート電極は、共に第１走査線Ｇａｊに接続されている。
【０３０４】
トランジスタＴｒ３のソース領域とドレイン領域は、一方は信号線Ｓｉに、もう一方はトランジスタＴｒ１のゲート電極に接続されている。また、またトランジスタＴｒ４のソース領域とドレイン領域は、一方はトランジスタＴｒ１のドレイン領域に、もう一方はトランジスタＴｒ１のゲート電極に接続されている。
【０３０５】
トランジスタＴｒ１とトランジスタＴｒ２のゲート電極は互いに接続されている。また、トランジスタＴｒ１とトランジスタＴｒ２のソース領域は、共に電源線Ｖｉに接続されている。
【０３０６】
トランジスタＴｒ２のドレイン領域は、ＯＬＥＤ７２４が有する画素電極に接続されている。電源線Ｖｉの電位（電源電位）は一定の高さに保たれている。また対向電極の電位も、一定の高さに保たれている。
【０３０７】
トランジスタＴｒ５のゲート電極は、第２走査線Ｇｂｊに接続されている。また、トランジスタＴｒ５のソース領域とドレイン領域は、一方は電源線Ｖｉに接続されており、もう一方は、トランジスタＴｒ１及びトランジスタＴｒ２のゲート電極に接続されている。
【０３０８】
なお、トランジスタＴｒ３とトランジスタＴｒ４は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ３とトランジスタＴｒ４の極性は同じである。
【０３０９】
また、トランジスタＴｒ１とトランジスタＴｒ２はｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。ただし、トランジスタＴｒ１とトランジスタＴｒ２の極性は同じである。そして、陽極を画素電極として用い、陰極を対向電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｐチャネル型ＴＦＴとして用いることが好ましい。逆に、陽極を対向電極として用い、陰極を画素電極として用いる場合、トランジスタＴｒ１及びトランジスタＴｒ２をｎチャネル型ＴＦＴとして用いることが好ましい。
【０３１０】
また、トランジスタＴｒ５は、ｎチャネル型ＴＦＴとｐチャネル型ＴＦＴのどちらでも良い。
【０３１１】
保持容量７２５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極と電源線Ｖｉとの間に形成されている。保持容量７２５はトランジスタＴｒ１及びトランジスタＴｒ２のゲート電極とソース領域の間の電圧（ゲート電圧）をより確実に維持するために設けられているが、必ずしも設ける必要はない。
【０３１２】
なお、図３０（Ａ）、（Ｂ）、（Ｃ）に示した画素を有する発光装置の駆動法は、デジタル駆動法に限られる。そして図３０（Ａ）、（Ｂ）、（Ｃ）に示した画素において、ＯＬＥＤ７０４、７１４、７２４が発光しているときに、第２走査線Ｇｂｊの電位を制御してトランジスタＴｒ５をオンにすることで、ＯＬＥＤ７０４、７１４、７２４を非発光の状態にすることができる。よって、画素へのデジタルビデオ信号の入力と並行して、各画素の表示期間を強制的に終了させることができるので
表示期間を書き込み期間よりも短くすることが可能であり、高いビット数のデジタルビデオ信号を用いて駆動させるのに適している。
【０３１３】
本実施例の構成は、実施例１、２、５、６、７、８、９、１１、１２に示した構成と自由に組み合わせて実施することが可能である。
【０３１４】
（実施例１４）
ＯＬＥＤを用いた発光装置は自発光型であるため、液晶ディスプレイに比べ、明るい場所での視認性に優れ、視野角が広い。従って、様々な電子機器の表示部に用いることができる。
【０３１５】
本発明の発光装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ：Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。特に、斜め方向から画面を見る機会が多い携帯情報端末は、視野角の広さが重要視されるため、発光装置を用いることが望ましい。それら電子機器の具体例を図２５に示す。
【０３１６】
図２５（Ａ）はＯＬＥＤ表示装置であり、筐体２００１、支持台２００２、表示部２００３、スピーカー部２００４、ビデオ入力端子２００５等を含む。本発明の発光装置は表示部２００３に用いることができる。発光装置は自発光型であるためバックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、ＯＬＥＤ表示装置は、パソコン用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。
【０３１７】
図２５（Ｂ）はデジタルスチルカメラであり、本体２１０１、表示部２１０２、受像部２１０３、操作キー２１０４、外部接続ポート２１０５、シャッター２１０６等を含む。本発明の発光装置は表示部２１０２に用いることができる。
【０３１８】
図２５（Ｃ）はノート型パーソナルコンピュータであり、本体２２０１、筐体２２０２、表示部２２０３、キーボード２２０４、外部接続ポート２２０５、ポインティングマウス２２０６等を含む。本発明の発光装置は表示部２２０３に用いることができる。
【０３１９】
図２５（Ｄ）はモバイルコンピュータであり、本体２３０１、表示部２３０２、スイッチ２３０３、操作キー２３０４、赤外線ポート２３０５等を含む。本発明の発光装置は表示部２３０２に用いることができる。
【０３２０】
図２５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体２４０１、筐体２４０２、表示部Ａ２４０３、表示部Ｂ２４０４、記録媒体（ＤＶＤ等）読み込み部２４０５、操作キー２４０６、スピーカー部２４０７等を含む。表示部Ａ２４０３は主として画像情報を表示し、表示部Ｂ２４０４は主として文字情報を表示するが、本発明の発光装置はこれら表示部Ａ、Ｂ２４０３、２４０４に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０３２１】
図２５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体２５０１、表示部２５０２、アーム部２５０３を含む。本発明の発光装置は表示部２５０２に用いることができる。
【０３２２】
図２５（Ｇ）はビデオカメラであり、本体２６０１、表示部２６０２、筐体２６０３、外部接続ポート２６０４、リモコン受信部２６０５、受像部２６０６、バッテリー２６０７、音声入力部２６０８、操作キー２６０９等を含む。本発明の発光装置は表示部２６０２に用いることができる。
【０３２３】
ここで図２５（Ｈ）は携帯電話であり、本体２７０１、筐体２７０２、表示部２７０３、音声入力部２７０４、音声出力部２７０５、操作キー２７０６、外部接続ポート２７０７、アンテナ２７０８等を含む。本発明の発光装置は表示部２７０３に用いることができる。なお、表示部２７０３は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。
【０３２４】
なお、将来的に有機発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。
【０３２５】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。有機発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０３２６】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。
【０３２７】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また、本実施例の電子機器は実施例１〜１３に示したいずれの構成の発光装置を用いても良い。
【０３２８】
【発明の効果】
【０３２９】
上述した構成によって、本発明の発光装置は温度変化に左右されずに一定の輝度を得ることができる。また、カラー表示において、各色毎に異なる有機発光材料を有するＯＬＥＤを設けた場合でも、温度によって各色のＯＬＥＤの輝度がバラバラに変化して所望の色が得られないということを防ぐことができる。
【図面の簡単な説明】
【図１】 本発明の発光装置の上面ブロック図。
【図２】 本発明の発光装置の画素の回路図。
【図３】 走査線に入力される信号のタイミングチャート。
【図４】 駆動における画素の概略図。
【図５】 アナログ駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図６】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図７】 本発明の発光装置の画素の回路図。
【図８】 本発明の発光装置の画素の回路図。
【図９】 本発明の発光装置の作製方法を示す図。
【図１０】 本発明の発光装置の作製方法を示す図。
【図１１】 本発明の発光装置の作製方法を示す図。
【図１２】 本発明の発光装置の画素の上面図。
【図１３】 本発明の発光装置の画素の断面図。
【図１４】 本発明の発光装置の作製方法を示す図。
【図１５】 本発明の発光装置の画素の上面図。
【図１６】 本発明の発光装置の画素の上面図。
【図１７】 信号線駆動回路のブロック図。
【図１８】 デジタル駆動法における信号線駆動回路の詳細図。
【図１９】 デジタル駆動法における電流設定回路の回路図。
【図２０】 走査線駆動回路のブロック図。
【図２１】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図２２】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図２３】 デジタル駆動法における書き込み期間と表示期間の出現するタイミングを示す図。
【図２４】 本発明の発光装置の外観図及び断面図。
【図２５】 本発明の発光装置を用いた電子機器の図。
【図２６】 ＯＬＥＤの電圧電流特性を示す図。
【図２７】 本発明の発光装置の画素の断面図。
【図２８】 本発明の発光装置の素子基板の上面図。
【図２９】 本発明の発光装置の素子基板の拡大図。
【図３０】 本発明の発光装置の画素の回路図。
【図３１】 デジタル駆動法における信号線駆動回路の詳細図。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an OLED panel in which an organic OLED (OLED: Organic Light Emitting Device) formed on a substrate is enclosed between the substrate and a cover material. The present invention also relates to an OLED module in which an IC including a controller is mounted on the OLED panel. In this specification, the OLED panel and the OLED module are collectively referred to as a light emitting device. The present invention further relates to an electronic apparatus using the light emitting device.
[0002]
[Prior art]
The OLED emits light by itself and has high visibility, is not required for a backlight necessary for a liquid crystal display device (LCD), is optimal for thinning, and has no restriction on the viewing angle. Therefore, in recent years, light emitting devices using OLEDs have attracted attention as display devices that replace CRTs and LCDs.
[0003]
The OLED has a layer (hereinafter, referred to as an organic light emitting layer) containing an organic compound (organic light emitting material) capable of obtaining luminescence generated by applying an electric field, an anode layer, and a cathode layer. . Luminescence in organic compounds includes light emission (fluorescence) when returning from the singlet excited state to the ground state and light emission (phosphorescence) when returning from the triplet excited state to the ground state. Any one of the above-described light emission may be used, or both light emission may be used.
[0004]
In this specification, all layers provided between the anode and the cathode of the OLED are defined as organic light emitting layers. Specifically, the organic light emitting layer includes a light emitting layer, a hole injection layer, an electron injection layer, a hole transport layer, an electron transport layer, and the like. Basically, the OLED has a structure in which an anode / light emitting layer / cathode is laminated in this order. In addition to this structure, the anode / hole injection layer / light emitting layer / cathode and the anode / hole injection layer / The light emitting layer / electron transport layer / cathode may be stacked in this order.
[0005]
[Problems to be solved by the invention]
A problem in putting a light-emitting device into practical use has been a decrease in luminance of the OLED due to deterioration of the organic light-emitting material.
[0006]
Organic light-emitting materials are vulnerable to moisture, oxygen, light, and heat, and their deterioration is accelerated by these materials. Specifically, the speed of deterioration depends on the structure of the device that drives the light emitting device, the characteristics of the organic light emitting material, the electrode material, the conditions in the manufacturing process, the driving method of the light emitting device, and the like.
[0007]
Even if the voltage applied to the organic light emitting layer is constant, if the organic light emitting layer is deteriorated, the luminance of the OLED is lowered and the displayed image becomes unclear. In the present specification, a voltage applied to the organic light emitting layer from a pair of electrodes is defined as an OLED drive voltage (Vel).
[0008]
In addition, in the color display method using three types of OLEDs corresponding to R (red), G (green), and B (blue), the organic light emitting material constituting the organic light emitting layer differs depending on the corresponding color of the OLED. . Therefore, the organic light emitting layer of the OLED may deteriorate at a different speed for each corresponding color. In this case, as the time passes, the luminance of the OLED varies from color to color, and an image having a desired color cannot be displayed on the light emitting device.
[0009]
In addition, the temperature of the organic light emitting layer depends on the outside air temperature, the heat generated by the OLED panel itself, etc., but in general, the value of the current flowing through the OLED varies depending on the temperature. FIG. 26 shows changes in the voltage-current characteristics of the OLED when the temperature of the organic light emitting layer is changed. When the voltage is constant, the OLED driving current increases as the temperature of the organic light emitting layer increases. Since the OLED drive current and the luminance of the OLED are in a proportional relationship, the larger the OLED drive current, the higher the luminance of the OLED. Thus, since the luminance of the OLED changes depending on the temperature of the organic light emitting layer, it is difficult to display a desired gradation, and the current consumption of the light emitting device increases as the temperature rises.
[0010]
Furthermore, since the degree of change in the OLED drive current due to temperature changes generally differs depending on the type of organic light-emitting material, the luminance of the OLEDs of each color may vary depending on the temperature in color display. If the luminance balance of each color is lost, a desired color cannot be displayed.
[0011]
In view of the foregoing, it is an object of the present invention to provide a light-emitting device capable of obtaining a certain luminance without being affected by deterioration of the organic light-emitting layer and temperature change, and capable of performing a desired color display. And
[0012]
[Means for Solving the Problems]
The inventor of the present invention pays attention to the fact that the latter causes less decrease in the luminance of the OLED due to deterioration when the OLED drive voltage is kept constant and the light is emitted while the current flowing through the OLED is kept constant. did. In this specification, the current flowing through the OLED is referred to as an OLED drive current (Iel). And it was thought that the change of the brightness | luminance of OLED by deterioration of OLED could be prevented by controlling the brightness | luminance of OLED not by voltage but by electric current.
[0013]
Specifically, in the present invention, a current mirror circuit formed using a transistor is provided for each pixel. Then, the OLED drive current is controlled using the current mirror circuit. The first transistor and the second transistor included in the current mirror circuit are connected so that their drain currents are maintained at substantially the same value regardless of the value of the load resistance.
[0014]
The first transistor has its drain current I 1 Is controlled in the signal line driver circuit. The drain current I of the first transistor 1 Of the drain current I of the second transistor regardless of the value of the load resistance. 2 As a result, the drain current I of the second transistor is consequently reduced. 2 Is controlled in the signal line driver circuit.
[0015]
The second transistor has its drain current I 2 Are connected to flow to the OLED. Therefore, the value of the OLED drive current flowing through the OLED is controlled by the signal line drive circuit regardless of the value of the load resistance. In other words, the OLED drive current can be controlled to a desired value without being affected by differences in transistor characteristics, OLED degradation, or the like.
[0016]
In the present invention, the above configuration can suppress a decrease in luminance of the OLED even when the organic light emitting layer is deteriorated, and as a result, a clear image can be displayed. In addition, in the case of a light emitting device for color display using OLEDs corresponding to each color, even if the organic light emitting layer of the OLED deteriorates at a different speed for each corresponding color, the luminance balance of each color is prevented from being lost. Can display a desired color.
[0017]
Further, the OLED drive current can be controlled to a desired value even if the temperature of the organic light emitting layer depends on the outside air temperature, the heat generated by the OLED panel itself, or the like. Therefore, since the OLED drive current and the luminance of the OLED are proportional, it is possible to suppress the change in the luminance of the OLED, and it is possible to prevent the consumption current from increasing as the temperature rises. Further, in the case of a light emitting device for color display, since it is possible to suppress changes in the brightness of the OLEDs of each color without being influenced by temperature changes, it is possible to prevent the balance of the brightness of each color from being lost and display a desired color. can do.
[0018]
Furthermore, since the degree of change in the OLED drive current due to temperature changes generally differs depending on the type of organic light-emitting material, the luminance of the OLEDs of each color may vary depending on the temperature in color display. However, in the light emitting device of the present invention, a desired luminance can be obtained without being influenced by a temperature change, so that it is possible to prevent the balance of the luminance of each color from being lost and display a desired color.
[0019]
In a general light-emitting device, since the wiring for supplying current to each pixel itself has a resistance, the potential slightly drops depending on the length of the wiring. The drop in potential varies greatly depending on the image to be displayed. In particular, in a plurality of pixels to which current is supplied from the same wiring, when the ratio of pixels having a high number of gradations is increased, the current flowing through the wiring is increased, and a potential drop is noticeable. When the potential drops, the voltage applied to the OLED of each pixel decreases, so the current supplied to each pixel decreases. Therefore, even if an attempt is made to display a certain gradation in a certain pixel, if the number of gradations of other pixels to which current is supplied from the same wiring changes, the current supplied to the certain pixel is accordingly changed. As a result, the number of gradations also changes. However, in the light emitting device of the present invention, the measured value and the reference value can be obtained for each image to be displayed, and the OLED current can be corrected. Therefore, even if the displayed image changes, the desired number of gradations is displayed by the correction. be able to.
[0020]
Note that in the light-emitting device of the present invention, a transistor used for a pixel may be a transistor formed using single crystal silicon, or a thin film transistor using polycrystalline silicon or amorphous silicon.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
(Embodiment 1)
FIG. 1 is a block diagram showing the configuration of the OLED panel of the present invention.
[0022]
In FIG. 1, the signal line driver circuit 102 and the scanning
[0023]
In this specification, the connection means an electrical connection.
[0024]
In FIG. 1, the
[0025]
The power supply lines V1 to Vx are kept at a predetermined potential. Although FIG. 1 shows the configuration of a light emitting device that displays a monochrome image, the present invention may be a light emitting device that displays a color image. In that case, the heights of the potentials of the power supply lines V1 to Vx need not be kept all the same, and may be changed for each corresponding color.
[0026]
FIG. 2 shows a detailed configuration of the
[0027]
The
[0028]
The gate electrodes of the transistors Tr3 and Tr4 are both connected to the scanning line Gj.
[0029]
One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1. One of the source region and the drain region of the transistor Tr4 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1.
[0030]
The gate electrodes of the transistor Tr1 and the transistor Tr2 are connected to each other. The source regions of the transistors Tr1 and Tr2 are both connected to the power supply line Vi.
[0031]
A drain region of the transistor Tr2 is connected to a pixel electrode included in the
[0032]
The potential of the power supply line Vi (power supply potential) is kept at a constant height. The potential of the counter electrode is also maintained at a constant height.
[0033]
Note that the transistor Tr3 and the transistor Tr4 may be either an n-channel TFT or a p-channel TFT. However, the transistor Tr3 and the transistor Tr4 have the same polarity.
[0034]
The transistors Tr1 and Tr2 may be either n-channel TFTs or p-channel TFTs. However, the transistor Tr1 and the transistor Tr2 have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, the transistor Tr1 and the transistor Tr2 are used as p-channel TFTs. Conversely, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, the transistors Tr1 and Tr2 are used as n-channel TFTs.
[0035]
The
[0036]
Next, driving of the light emitting device of the present invention will be described with reference to FIGS. The driving of the light emitting device of the present invention can be described by being divided into the writing period Ta and the display period Td. FIG. 3 shows a timing chart of each scanning line. The period during which the scanning line is selected, in other words, the period in which all TFTs connected to the scanning line with the gate electrode are on is indicated by ON. Conversely, a period in which no scan line is selected, in other words, a period in which all TFTs connected to the gate electrode of the scan line are in an OFF state is indicated by OFF. 4 shows the transistor Tr in the writing period Ta and the display period Td. 1 And
[0037]
In the writing period Ta, the scanning lines G1 to Gy are sequentially selected as shown in FIG. Based on the potential of the video signal input to the signal line driver circuit 102, a constant current Ic flows between the signal lines S1 to Sx and the power supply lines V1 to Vx. In this specification, the current Ic is referred to as a signal current.
[0038]
FIG. 4A shows a schematic diagram of the
[0039]
[0040]
[Formula 1]
I 1 = ΜC 0 W / L (V GS -V TH ) 2 / 2
[0041]
In
[0042]
The gate electrode of the transistor Tr2 is connected to the gate electrode of the transistor Tr1. The source region of the transistor Tr2 is connected to the source region of the transistor Tr1. Therefore, the gate voltage of the transistor Tr1 becomes the gate voltage of the transistor Tr2 as it is. Therefore, the drain current I of the transistor Tr2 2 Is kept the same as the drain current of the transistor Tr1. That is, I 2 = Ic.
[0043]
The drain current I of the transistor Tr2 2 Flows to the
[0044]
The
[0045]
When the selection of all the scanning lines G1 to Gy is finished and the above operation is performed on the pixels of all the lines, the writing period Ta is finished. When the writing period Ta ends, the display period Td starts.
[0046]
FIG. 3B shows a timing chart of scanning lines in the display period Td. In the display period Td, all the scanning lines G1 to Gy are not selected.
[0047]
FIG. 4B shows a schematic diagram of a pixel in the display period Td.
[0048]
In the display period Td, the drain region of the transistor Tr1 is in a so-called floating state in which no potential is applied from another wiring, a power source, or the like. On the other hand, in the transistor Tr2, V V determined in the writing period Ta GS Is maintained as is. Therefore, the drain current I of the transistor Tr2 2 The value of remains at Ic. Therefore, in the display period Td, the
[0049]
In the case of a driving method using an analog video signal (analog driving method), the magnitude of Ic is determined by the analog video signal, and the
[0050]
FIG. 5 shows an example of a timing chart in the analog driving method. One frame period has y line periods, and each scanning line is selected in each line period. In each line period, a constant current Ic (Ic1 to Icx) flows through each signal line. In FIG. 5, the values of signal currents flowing through the signal lines in the line period Lj (j = 1 to y) are represented as Ic1 [Lj] to Icx [Lj].
[0051]
The start timing of the writing period Ta and the display period Td is shifted for each line, and the timing at which the writing period of each line appears does not overlap. When the display period Td ends for all pixels, one image is displayed.
[0052]
On the other hand, in the case of a time grayscale driving method (digital driving method) using a digital video signal, one image can be displayed by the writing period Ta and the display period Td appearing repeatedly in one frame period. It is. When an image is displayed using an n-bit video signal, at least n writing periods and n display periods are provided in one frame period. The n writing periods (Ta1 to Tan) and the n display periods (Td1 to Tdn) correspond to each bit of the video signal.
[0053]
FIG. 6 shows a timing at which n writing periods (Ta1 to Tan) and n display periods (Td1 to Tdn) appear in one frame period. The horizontal axis indicates time, and the vertical axis indicates the position of the scanning line included in the pixel.
[0054]
Next to the writing period Tam (m is an arbitrary number from 1 to n), a display period corresponding to the same number of bits, in this case Tdm, appears. The writing period Ta and the display period Td are collectively called a subframe period SF. A subframe period having a writing period Tam and a display period Tdm corresponding to the m-th bit is SFm.
[0055]
The lengths of the subframe periods SF1 to SFn are SF1: SF2:...: SFn = 2 0 : 2 1 : ...: 2 n-1 Meet.
[0056]
Note that a subframe period having a long display period may be divided into several parts in order to improve image quality on display. A specific method of division is disclosed in Japanese Patent Application No. 2000-267164, and may be referred to.
[0057]
In the driving method shown in FIG. 6, gradation is displayed by controlling the sum of the lengths of the display periods during which light is emitted in one frame period.
[0058]
In the present invention, the above configuration can suppress a decrease in luminance of the OLED even when the organic light emitting layer is deteriorated, and as a result, a clear image can be displayed. In addition, in the case of a light emitting device for color display using OLEDs corresponding to each color, even if the organic light emitting layer of the OLED deteriorates at a different speed for each corresponding color, the luminance balance of each color is prevented from being lost. Can display a desired color.
[0059]
Further, the OLED drive current can be controlled to a desired value even if the temperature of the organic light emitting layer depends on the outside air temperature, the heat generated by the OLED panel itself, or the like. Therefore, since the OLED drive current and the luminance of the OLED are proportional, it is possible to suppress the change in the luminance of the OLED, and it is possible to prevent the consumption current from increasing as the temperature rises. Further, in the case of a light emitting device for color display, since it is possible to suppress changes in the brightness of the OLEDs of each color without being influenced by temperature changes, it is possible to prevent the balance of the brightness of each color from being lost and display a desired color. can do.
[0060]
Furthermore, since the degree of change in the OLED drive current due to temperature changes generally differs depending on the type of organic light-emitting material, the luminance of the OLEDs of each color may vary depending on the temperature in color display. However, in the light emitting device of the present invention, a desired luminance can be obtained without being influenced by a temperature change, so that it is possible to prevent the balance of the luminance of each color from being lost and display a desired color.
[0061]
In a general light-emitting device, since the wiring for supplying current to each pixel itself has a resistance, the potential slightly drops depending on the length of the wiring. The drop in potential varies greatly depending on the image to be displayed. In particular, in a plurality of pixels to which current is supplied from the same wiring, when the ratio of pixels having a high number of gradations is increased, the current flowing through the wiring is increased, and a potential drop is noticeable. When the potential drops, the voltage applied to the OLED of each pixel decreases, so the current supplied to each pixel decreases. Therefore, even if an attempt is made to display a certain gradation in a certain pixel, if the number of gradations of other pixels to which current is supplied from the same wiring changes, the current supplied to the certain pixel is accordingly changed. As a result, the number of gradations also changes. However, in the light emitting device of the present invention, the measured value and the reference value can be obtained for each image to be displayed, and the OLED current can be corrected. Therefore, even if the displayed image changes, the desired number of gradations is displayed by the correction. be able to.
[0062]
(Embodiment 2)
In this embodiment, a structure different from that in FIG. 2 of the
[0063]
FIG. 7 shows a configuration of a pixel of this embodiment mode. The
[0064]
The
[0065]
The gate electrodes of the transistors Tr3 and Tr4 are both connected to the scanning line Gj.
[0066]
One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1. One of the source region and the drain region of the transistor Tr4 is connected to the drain region of the transistor Tr1, and the other is connected to the gate electrode of the transistor Tr1.
[0067]
The gate electrodes of the transistor Tr1 and the transistor Tr2 are connected to each other. The source regions of the transistors Tr1 and Tr2 are both connected to the power supply line Vi.
[0068]
A drain region of the transistor Tr2 is connected to a pixel electrode included in the
[0069]
Note that the transistor Tr3 and the transistor Tr4 may be either an n-channel TFT or a p-channel TFT. However, the transistor Tr3 and the transistor Tr4 have the same polarity.
[0070]
The transistors Tr1 and Tr2 may be either n-channel TFTs or p-channel TFTs. However, the transistor Tr1 and the transistor Tr2 have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, it is preferable to use the transistor Tr1 and the transistor Tr2 as p-channel TFTs. Conversely, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, it is preferable to use the transistors Tr1 and Tr2 as n-channel TFTs.
[0071]
The
[0072]
The operation of the light-emitting device including the pixel illustrated in FIG. 7 can be described by being divided into the writing period Ta and the display period Td as in the case of the pixel illustrated in FIG. The operation of the pixel in the writing period Ta and the display period Td is the same as that of the pixel shown in FIG. 2, and the description in FIGS. 3 and 4 of
[0073]
(Embodiment 3)
In this embodiment, a structure of the
[0074]
FIG. 8 shows a configuration of a pixel of this embodiment mode. The
[0075]
The
[0076]
The gate electrodes of the transistors Tr3 and Tr4 are both connected to the scanning line Gj.
[0077]
One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1. Also The One of the source region and the drain region of the transistor Tr4 is connected to the drain region of the transistor Tr1, and the other is connected to the gate electrode of the transistor Tr1.
[0078]
The gate electrodes of the transistor Tr1 and the transistor Tr2 are connected to each other. The source regions of the transistors Tr1 and Tr2 are both connected to the power supply line Vi.
[0079]
A drain region of the transistor Tr2 is connected to a pixel electrode included in the
[0080]
Note that the transistor Tr3 and the transistor Tr4 may be either an n-channel TFT or a p-channel TFT. However, the transistor Tr3 and the transistor Tr4 have the same polarity.
[0081]
The transistors Tr1 and Tr2 may be either n-channel TFTs or p-channel TFTs. However, the transistor Tr1 and the transistor Tr2 have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, it is preferable to use the transistor Tr1 and the transistor Tr2 as p-channel TFTs. Conversely, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, it is preferable to use the transistors Tr1 and Tr2 as n-channel TFTs.
[0082]
The
[0083]
The operation of the light-emitting device having the pixel shown in FIG. 8 can be described by being divided into the writing period Ta and the display period Td, as in the case of the pixel shown in FIG. The operation of the pixel in the writing period Ta and the display period Td is the same as that of the pixel shown in FIG. 2, and the description in FIGS. 3 and 4 of
[0084]
【Example】
Examples of the present invention will be described below.
[0085]
Example 1
An example of a method for manufacturing a light-emitting device of the present invention will be described with reference to FIGS. Here, as a typical example, a method for simultaneously manufacturing the transistor Tr2 and the transistor Tr4 of the pixel shown in FIG. 2 and the TFT of the driving portion provided in the periphery of the pixel portion will be described in detail according to the process. Note that the transistor Tr1 and the transistor Tr3 can also be manufactured according to the manufacturing method of the transistor Tr2 and the transistor Tr4. In addition, the pixels illustrated in FIGS. 7, 8, and 30 can be manufactured using the manufacturing process described in this embodiment.
[0086]
First, in this embodiment, a
[0087]
Next, as illustrated in FIG. 9A, a base film 901 formed of an insulating film such as a silicon oxide film, a silicon nitride film, or a silicon oxynitride film is formed over a
[0088]
Next, semiconductor layers 902 to 905 are formed over the base film 901. The semiconductor layers 902 to 905 are formed by forming a semiconductor film having an amorphous structure by a known means (sputtering method, LPCVD method, plasma CVD method, or the like), and then known crystallization treatment (laser crystallization method, heat A crystalline semiconductor film obtained by performing a crystallization method or a thermal crystallization method using a catalyst such as nickel) is formed by patterning into a desired shape. The semiconductor layers 902 to 905 are formed with a thickness of 25 to 80 nm (preferably 30 to 60 nm). The material of the crystalline semiconductor film is not limited, but is preferably silicon (silicon) or silicon germanium (Si X Ge 1-X (X = 0.0001 to 0.02)) It may be formed of an alloy or the like. In this example, a 55 nm amorphous silicon film was formed by plasma CVD, and then a solution containing nickel was held on the amorphous silicon film. This amorphous silicon film is dehydrogenated (500 ° C., 1 hour), then thermally crystallized (550 ° C., 4 hours), and further laser annealed to improve crystallization. Thus, a crystalline silicon film was formed. Then, semiconductor layers 902 to 905 were formed by patterning the crystalline silicon film using a photolithography method.
[0089]
Further, after the semiconductor layers 902 to 905 are formed, the semiconductor layers 902 to 905 may be doped with a small amount of impurity elements (boron or phosphorus) in order to control the threshold value of the TFT.
[0090]
When a crystalline semiconductor film is formed by laser crystallization, a pulse oscillation type or continuous emission type excimer laser, YAG laser, YVO Four A laser can be used. When these lasers are used, it is preferable to use a method in which laser light emitted from a laser oscillator is linearly collected by an optical system and irradiated onto a semiconductor film. Crystallization conditions are appropriately selected by the practitioner, but when an excimer laser is used, the pulse oscillation frequency is 300 Hz and the laser energy density is 100 to 400 mJ / cm. 2 (Typically 200-300mJ / cm 2 ). When a YAG laser is used, the second harmonic is used and the pulse oscillation frequency is set to 30 to 300 kHz, and the laser energy density is set to 300 to 600 mJ / cm. 2 (Typically 350-500mJ / cm 2 ) Then, when the laser beam condensed linearly with a width of 100 to 1000 μm, for example 400 μm, is irradiated over the entire surface of the substrate, the superposition ratio (overlap ratio) of the linear laser light at this time is 50 to 90%. Good.
[0091]
Next, a
[0092]
When a silicon oxide film is used, TEOS (Tetraethyl Orthosilicate) and O 2 The reaction pressure is 40 Pa, the substrate temperature is 300 to 400 ° C., and the high frequency (13.56 MHz) power density is 0.5 to 0.8 W / cm. 2 And can be formed by discharging. The silicon oxide film thus manufactured can obtain good characteristics as a gate insulating film by thermal annealing at 400 to 500 ° C. thereafter.
[0093]
Then, a heat-resistant
[0094]
On the other hand, when a Ta film is used for the heat-resistant
[0095]
Next, a resist
[0096]
[0097]
Then, a first doping process is performed to add an impurity element of one conductivity type to the semiconductor layer. Here, a step of adding an impurity element imparting n-type is performed. The
[0098]
In this step, depending on doping conditions, impurities may flow under the first shape
[0099]
Next, a second etching process is performed as shown in FIG. Similarly, the etching process is performed by an ICP etching apparatus, and CF is used as an etching gas. Four And Cl 2 RF power of 3.2 W / cm 2 (13.56 MHz), bias power 45 mW / cm 2 Etching is performed at 13.56 MHz and a pressure of 1.0 Pa.
[0100]
Then, an impurity element imparting n-type conductivity is doped under a condition of a high acceleration voltage with a dose amount lower than that in the first doping treatment. For example, the acceleration voltage is 70 to 120 keV and 1 × 10 13 / Cm 2
[0101]
As shown in FIG. 10B, impurity regions 933 (933a, 933b) and 934 (934a, 934a, 934a, 934a, 934a, 933a, 933b, 934a, 934a, 933a, 933b, and 934a) 934b). Also in this case, an impurity element imparting p-type is added using the second shape
[0102]
However, the impurity regions 933 and 934 can be divided into two regions containing an impurity element imparting n-type in detail. The
[0103]
After that, as illustrated in FIG. 10C, a first
[0104]
Then, a step of activating the impurity element imparting n-type or p-type added at each concentration is performed. This step is performed by a thermal annealing method using a furnace annealing furnace. In addition, a laser annealing method or a rapid thermal annealing method (RTA method) can be applied. In the thermal annealing method, the oxygen concentration is 1 ppm or less, preferably 0.1 ppm or less in a nitrogen atmosphere at 400 to 700 ° C., typically 500 to 600 ° C. In this example, the temperature is 550 ° C. for 4 hours. Heat treatment was performed. In addition, when a plastic substrate having a low heat resistant temperature is used for the
[0105]
Subsequent to the activation step, the step of hydrogenating the semiconductor layer is performed by changing the atmosphere gas and performing heat treatment at 300 to 450 ° C. for 1 to 12 hours in an atmosphere containing 3 to 100% hydrogen. This step is performed in the semiconductor layer by thermally excited hydrogen. 16 -10 18 /cm Three This is a step of terminating the dangling bond. As another means of hydrogenation, plasma hydrogenation (using hydrogen excited by plasma) may be performed. In any case, the defect density in the semiconductor layers 902 to 905 is 10 16 /cm Three It is desirable to set it as follows, and for that purpose, hydrogen may be added at about 0.01 to 0.1 atomic%.
[0106]
Then, a second
[0107]
Thus, the surface can be satisfactorily planarized by forming the second
[0108]
Thereafter, a resist mask having a predetermined pattern is formed, and contact holes are formed in the respective semiconductor layers to reach impurity regions serving as source regions or drain regions. The contact hole is formed by a dry etching method. In this case, CF Four , O 2 , The second
[0109]
Then, a conductive metal film is formed by a sputtering method or a vacuum deposition method, patterned with a mask, and then etched to form source wirings 940 to 943 and
[0110]
Next, a transparent conductive film is formed thereon with a thickness of 80 to 120 nm and patterned to form a pixel electrode 947 (FIG. 11A). In this embodiment, an indium tin oxide (ITO) film or a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide is used as the transparent electrode.
[0111]
Further, the
[0112]
FIG. 12 is a top view of a pixel at the time when the process up to FIG. 11A is completed. Note that the insulating film and the interlayer insulating film are omitted in order to clarify the position of the wiring and the position of the semiconductor layer. A cross-sectional view taken along the line AA ′ in FIG. 12 corresponds to the portion indicated by AA ′ in FIG.
[0113]
FIG. 13 is a cross-sectional view taken along the line BB ′ of FIG. The transistor Tr3 includes a
[0114]
The transistor Tr1 includes a
[0115]
The
[0116]
Next, as illustrated in FIG. 11B, a third
[0117]
In this embodiment, the thickness of the third
[0118]
As in this example, by forming the third
[0119]
In this embodiment, a film made of a resist is used as the third interlayer insulating film. However, in some cases, a polyimide, polyamide, acrylic, BCB (benzocyclobutene), silicon oxide film, or the like may be used. it can. The third
[0120]
Next, the organic
[0121]
Note that a known material can be used for the organic
[0122]
In this embodiment, polyphenylene vinylene is formed by a vapor deposition method as a hole transport layer. The light-emitting layer is formed by vapor deposition of 30-40% PBD of 1,3,4-oxadiazole derivative in polyvinyl carbazole, and about 1% of coumarin 6 is used as a green emission center. It is added.
[0123]
In addition, the
[0124]
The
[0125]
The thickness of the organic
[0126]
Thus, a light emitting device having a structure as shown in FIG. 11B is completed. Note that a
[0127]
A p-channel TFT 960 and an n-channel TFT 961 are TFTs included in the driver circuit and form a CMOS. The transistor Tr2 and the transistor Tr4 are TFTs included in the pixel portion, and the TFT of the driver circuit and the TFT of the pixel portion can be formed over the same substrate.
[0128]
Note that in the case of a light emitting device using OLED, the power supply voltage of the driving circuit is about 5 to 6 V, and about 10 V at the maximum is sufficient, so that deterioration due to hot electrons in the TFT is not a problem. Further, since it is necessary to operate the driving circuit at high speed, it is preferable that the gate capacitance of the TFT is small. Therefore, as in this embodiment, in the driving circuit of the light emitting device using the OLED, the
[0129]
The manufacturing method of the light-emitting device of the present invention is not limited to the manufacturing method described in this embodiment. The light emitting device of the present invention can be manufactured using a known method.
[0130]
(Example 2)
In this embodiment, a method for manufacturing a light-emitting device, which is different from that in
[0131]
The steps until the second
[0132]
The
[0133]
In this embodiment, a silicon nitride film is used as the
[0134]
Thereafter, a resist mask having a predetermined pattern is formed, and contact holes are formed in the respective semiconductor layers to reach impurity regions serving as source regions or drain regions. The contact hole is formed by a dry etching method. In this case, CF Four , O 2 The
[0135]
Then, a conductive metal film is formed by a sputtering method or a vacuum deposition method, patterned with a mask, and then etched to form source wirings 940 to 943 and
[0136]
Next, a transparent conductive film is formed thereon with a thickness of 80 to 120 nm and patterned to form a pixel electrode 947 (FIG. 14A). In this embodiment, an indium tin oxide (ITO) film or a transparent conductive film in which 2 to 20% zinc oxide (ZnO) is mixed with indium oxide is used as the transparent electrode.
[0137]
Further, the
[0138]
Next, as shown in FIG. 14B, a third
[0139]
In this embodiment, a film made of silicon oxide is used as the third
[0140]
Then, before forming the organic
[0141]
Next, the organic
[0142]
Note that a known material can be used for the organic
[0143]
In this embodiment, polyphenylene vinylene is formed by a vapor deposition method as a hole transport layer. The light-emitting layer is formed by vapor deposition of 30-40% PBD of 1,3,4-oxadiazole derivative in polyvinyl carbazole, and about 1% of coumarin 6 is used as a green emission center. It is added.
[0144]
In addition, the
[0145]
The
[0146]
The thickness of the organic
[0147]
Thus, a light emitting device having a structure as shown in FIG. 14B is completed. Note that a
[0148]
A p-channel TFT 960 and an n-channel TFT 961 are TFTs included in the driver circuit and form a CMOS. The transistor Tr2 and the transistor Tr4 are TFTs included in the pixel portion, and the TFT of the driver circuit and the TFT of the pixel portion can be formed over the same substrate.
[0149]
The manufacturing method of the light-emitting device of the present invention is not limited to the manufacturing method described in this embodiment. The light emitting device of the present invention can be manufactured using a known method.
[0150]
(Example 3)
In this embodiment, a top view of the pixel shown in FIG. 7 will be described. FIG. 15 shows a top view of the pixel of this embodiment. Note that various insulating films such as an interlayer insulating film and a gate insulating film were omitted in order to clarify the positions of wirings and semiconductor layers. Further, wirings formed in the same layer are indicated by the same hatch. Further, FIG. 15 corresponds to a top view of the pixel after the pixel electrode is formed and before the organic light emitting layer is formed.
[0151]
The pixel shown in FIG. 15 has one
[0152]
One of the source region and the drain region of the transistor Tr3 is connected to the
[0153]
[0154]
[0155]
The top view of the pixel shown in this embodiment is merely an example of the structure of the present invention, and the top view of the pixel shown in FIG. 7 is not limited to the structure shown in this embodiment. Note that this embodiment can be implemented by being freely combined with
[0156]
(Example 4)
In this embodiment, a top view of the pixel shown in FIG. 8 will be described. FIG. 16 shows a top view of the pixel of this embodiment. Note that various insulating films such as an interlayer insulating film and a gate insulating film were omitted in order to clarify the positions of wirings and semiconductor layers. Further, wirings formed in the same layer are indicated by the same hatch. Further, FIG. 16 corresponds to a top view of the pixel after the pixel electrode is formed and before the organic light emitting layer is formed.
[0157]
The pixel shown in FIG. 16 has one
[0158]
One of a source region and a drain region of the transistor Tr3 is connected to the
[0159]
[0160]
[0161]
The top view of the pixel shown in this embodiment is only an example of the structure of the present invention, and the top view of the pixel shown in FIG. 8 is not limited to the structure shown in this embodiment. Note that this embodiment can be implemented by being freely combined with
[0162]
(Example 5)
In this example, a light-emitting device having a configuration different from that of Example 1 will be described.
[0163]
FIG. 27 shows a cross-sectional view of the pixel portion of the light emitting device of this embodiment. The light-emitting device shown in FIG. 27 includes a red pixel (R pixel) 800r, a green pixel (G pixel) 800g, and a blue pixel (B pixel) 800b. Note that the structure of this embodiment can be used not only for a color display light-emitting device but also for a light-emitting device for displaying a monochrome image.
[0164]
A transistor Tr2 is formed on the
[0165]
The pixel electrodes 802r, 802g, and 802b (all together referred to as a pixel electrode 802) are connected to each other through contact holes formed in the gate insulating film 811, the first interlayer insulating film 810, and the second interlayer insulating film 807. The transistors Tr2 are connected to the drain regions 809r, 809g, and 809b, respectively.
[0166]
In this embodiment, the pixel electrode is a cathode and does not transmit light. In this embodiment, an MgAg electrode is used as the cathode of the OLED, but other known materials may be used.
[0167]
Then, a third interlayer insulating film 805 having an opening 850 at a position overlapping the pixel electrodes 802r, 802g, and 802b is formed so as to cover the pixel electrodes 802r, 802g, and 802b and the second interlayer insulating film 807. In this embodiment, a film made of silicon oxide is used as the third interlayer insulating film 805. However, an organic resin film such as polyimide, polyamide, acrylic, or BCB (benzocyclobutene) can be used depending on circumstances. .
[0168]
Next, organic light emitting layers 803r, 803g, and 803b (all together referred to as an organic light emitting layer 803) are formed so as to be in contact with the pixel electrodes 802r, 802g, and 802b in the opening of the third interlayer insulating film 805. At this time, the organic light emitting layers 803r, 803g, and 803b are formed by using a metal mask and sequentially using a vapor deposition method for each color. Each of the organic light emitting layers 803r, 803g, and 803b is expected to be formed slightly around the portion other than the opening portion of the third interlayer insulating film 805 at the time of vapor deposition. It is formed only at the opening of the insulating film 805.
[0169]
Next, a
[0170]
Next, a
[0171]
The ion plating method is one of vapor phase surface treatment techniques classified as a vapor deposition method. A vapor deposition material evaporated by some method is ionized or excited by high-frequency plasma or vacuum discharge, and a negative potential is applied to a substrate to be vapor deposited. Is applied to accelerate the ions to adhere to the substrate.
[0172]
As specific conditions for forming the counter electrode by using the ion plating method, it is desirable to perform deposition while maintaining the substrate temperature at 100 to 300 ° C. in an inert gas atmosphere of 0.01 to 1 Pa. It is desirable to use ITO as an evaporation source having a sintered density of 70% or more. Note that the practitioner can appropriately select the optimum conditions for using the ion plating method.
[0173]
In addition, ionization or excitation of the deposition material using high-frequency plasma can increase the rate of ionization or excitation of the deposition material, and the ionized or excited deposition material is in a high energy state, so that it is fast. Bonding with oxygen can be sufficiently performed while maintaining the evaporation rate. For this reason, it is possible to form a high-quality film at a high speed.
[0174]
In this example, the above-described ion plating method was used to form a
[0175]
In addition, the formation method of the counter electrode of a present Example is not limited to the ion plating method mentioned above. However, the film formed using the ion plating method has high adhesion, and an ITO film having high crystallinity can be formed even at a relatively low temperature, so that the resistance of ITO can be lowered. Furthermore, uniform film formation over a relatively large area is possible, which can be said to be suitable for increasing the size of the substrate.
[0176]
In each pixel, the R OLED 801r, the G OLED 801g, and the B OLED 801b are completed. Each OLED has pixel electrodes 802r, 802g, and 802b, organic light emitting layers 803r, 803g, and 803b, and a
[0177]
FIG. 28 shows a top view of a substrate (element substrate) on which the TFT of this example is formed. A state where a
[0178]
Further, an IC chip on which a CPU, a memory, and the like are formed may be mounted on the element substrate by a COG (Chip on Glass) method or the like as necessary.
[0179]
The OLED is formed between the
[0180]
The
[0181]
The
[0182]
The configuration of the present embodiment can be implemented by freely combining with the third or fourth embodiment.
[0183]
(Example 6)
In this embodiment, a structure of a driver circuit (a signal line driver circuit and a scan line driver circuit) included in a light-emitting device driven by the digital driving method of the present invention will be described.
[0184]
FIG. 17 is a block diagram illustrating the configuration of the signal line driver circuit 601. Reference numeral 602 denotes a shift register,
[0185]
A clock signal CLK and a start pulse signal SP are input to the shift register 602. A digital video signal (Digital Video Signals) is input to the
[0186]
FIG. 18 shows a more detailed configuration of the signal line driver circuit 601.
[0187]
When the clock signal CLK and the start pulse signal SP are input to the shift register 602 from a predetermined wiring, a timing signal is generated. The timing signal is input to each of the plurality of latches A (LATA_1 to LATA_x) included in the memory circuit A603. Note that at this time, the timing signal generated in the shift register 602 may be buffered and amplified by a buffer or the like and then input to the plurality of latches A (LATA_1 to LATA_x) included in the memory circuit A603.
[0188]
When a timing signal is input to the
[0189]
In this embodiment, when a digital video signal is taken into the memory circuit A603, the digital video signal is sequentially input to the plurality of latches A (LATA_1 to LATA_x) included in the memory circuit A603. It is not limited to. A plurality of stages of latches included in the
[0190]
The time until the digital video signal is completely written to the latches of all the stages of the
[0191]
When one line period ends, a latch signal (Latch Signal) is supplied to the plurality of latches B (LATB_1 to LATB_x) included in the memory circuit B604 through the
[0192]
After the digital video signal has been sent to the
[0193]
During the second line period, the digital video signal written and held in the
[0194]
The constant
[0195]
FIG. 19 shows an example of a specific configuration of the current setting circuit C1. The current setting circuits C2 to Cx have the same configuration.
[0196]
The current setting circuit C1 includes a constant
[0197]
Switching of SW1 to SW4 is controlled by a digital video signal output from LATB_1 included in the memory circuit B604. The digital video signal input to SW1 and SW3 and the digital video signal input to SW2 and SW4 are inverted by Inb1 and Inb2. Therefore, when SW1 and SW3 are on, SW2 and SW4 are off, and when SW1 and SW3 are off, SW2 and SW4 are on.
[0198]
When SW1 and SW3 are on, a current Ic having a predetermined value other than 0 is input from the constant
[0199]
Conversely, when SW2 and SW4 are on, the current Ic from the constant
[0200]
Referring to FIG. 18 again, the above operation is simultaneously performed in all the current setting circuits (C1 to Cx) included in constant
[0201]
Next, the configuration of the scanning line driving circuit will be described.
[0202]
FIG. 20 is a block diagram illustrating a configuration of the scanning line driving circuit 641.
[0203]
The scanning line driver circuit 641 includes a shift register 642 and a buffer 643, respectively. In some cases, a level shifter may be provided.
[0204]
In the scan line driver circuit 641, when the clock CLK and the start pulse signal SP are input to the shift register 642, a timing signal is generated. The generated timing signal is buffered and amplified in the buffer 643 and supplied to the corresponding scanning line.
[0205]
A gate electrode of the first switching TFT and the second switching TFT of a pixel for one line is connected to the scanning line. Since the first switching TFT and the second switching TFT of the pixels for one line must be turned on all at once, a buffer 643 that can flow a large current is used.
[0206]
The drive circuit used in the present invention is not limited to the configuration shown in this embodiment. Furthermore, the constant current circuit shown in this embodiment is not limited to the configuration shown in FIG. The constant current circuit used in the present invention can select any one of the binary values that can be taken by the signal current Ic by a digital video signal, and can cause any signal current having the selected value to flow through the signal line. You may have a structure.
[0207]
The structure of a present Example can be implemented combining freely with Examples 1-5.
(Example 7)
In this embodiment, the order in which the subframe periods SF1 to SFn appear in the driving method of the light emitting device of the present invention corresponding to the n-bit digital video signal will be described.
[0208]
FIG. 21 shows a timing at which n writing periods (Ta1 to Tan) and n display periods (Td1 to Tdn) appear in one frame period. The horizontal axis indicates time, and the vertical axis indicates the position of the scanning line included in the pixel. The detailed operation of each pixel may be referred to the embodiment, and is omitted here.
[0209]
In the driving method of this embodiment, the subframe period (SFn in this embodiment) having the longest display period in one frame period is not provided at the beginning and end of one frame period. In other words, another subframe period included in the same frame period appears before and after the subframe period having the longest display period in one frame period.
[0210]
With the above-described configuration, it is possible to make it difficult for human eyes to recognize display unevenness that occurs due to adjacent display periods that emit light between adjacent frame periods when intermediate grayscale display is performed.
[0211]
The configuration of this embodiment is effective when n ≧ 3. In addition, this embodiment can be implemented by freely combining with
[0212]
(Example 8)
In this embodiment, an example in which the light-emitting device of the present invention is driven using a 6-bit digital video signal will be described.
[0213]
FIG. 22 shows the timing at which six writing periods (Ta1 to Ta6) and six display periods (Td1 to Td6) appear in one frame period. The horizontal axis indicates time, and the vertical axis indicates the position of the scanning line included in the pixel. The detailed operation of each pixel may be referred to the embodiment, and is omitted here.
[0214]
When driving using a 6-bit digital video signal, at least six subframe periods SF1 to SF6 are provided in one frame period.
[0215]
The subframe periods SF1 to SF6 correspond to each bit of the 6-bit digital signal. The subframe periods SF1 to SF6 have six writing periods (Ta1 to Ta6) and six display periods (Td1 to Td6).
[0216]
The sub-frame period having the writing period Tam and the display period Tdm corresponding to the m (m is an arbitrary number from 1 to 6) bit is SFm. Next to the writing period Tam, a display period corresponding to the same number of bits, in this case Tdm, appears.
[0217]
By repeatedly appearing the writing period Ta and the display period Td in one frame period, one image can be displayed.
[0218]
The lengths of the display periods SF1 to SF6 are SF1: SF2:...: SF6 = 2. 0 : 2 1 : ...: 2 Five Meet.
[0219]
In the driving method of the present invention, gradation is displayed by controlling the sum of the lengths of the display periods during which light is emitted in one frame period.
[0220]
In addition, the structure of a present Example can be implemented combining freely with Examples 1-7.
[0221]
Example 9
In this embodiment, an example of a driving method using an n-bit digital video signal different from those in FIGS. 6 and 21 will be described.
[0222]
FIG. 23 shows the timing at which n + 1 writing periods (Ta1 to Ta (n + 1)) and n + 1 display periods (Td1 to Td (n + 1)) appear in one frame period. The horizontal axis indicates time, and the vertical axis indicates the position of the scanning line included in the pixel. The detailed operation of each pixel may be referred to the embodiment, and is omitted here.
[0223]
In this embodiment, n + 1 subframe periods SF1 to SFn + 1 are provided in one frame period corresponding to an n-bit digital video signal. The subframe periods SF1 to SFn + 1 have n + 1 writing periods (Ta1 to Ta (n + 1)) and n + 1 display periods (Td1 to Td (n + 1)).
[0224]
A subframe period having a writing period Tam (m is an arbitrary number from 1 to n + 1) and a display period Tdm is SFm. Next to the writing period Tam, a display period corresponding to the same number of bits, in this case Tdm, appears.
[0225]
The subframe periods SF1 to SFn-1 correspond to each bit of the digital signal of 1 to (n-1) bits. The subframe periods SFn and SF (n + 1) correspond to the nth bit digital video signal.
[0226]
In this embodiment, the subframe periods SFn and SF (n + 1) corresponding to the same bit digital video signal do not appear continuously. In other words, another subframe period is provided between subframe periods SFn and SF (n + 1) corresponding to digital video signals of the same bit.
[0227]
By repeatedly appearing the writing period Ta and the display period Td in one frame period, one image can be displayed.
[0228]
The length of the display periods SF1 to SFn + 1 is SF1: SF2:...: (SFn + SF (n + 1)) = 2 0 : 2 1 : ...: 2 n-1 Meet.
[0229]
In the driving method of the present invention, gradation is displayed by controlling the sum of the lengths of the display periods during which light is emitted in one frame period.
[0230]
In the present embodiment, the display unevenness caused by the adjacent display periods emitting light in the adjacent frame periods when the intermediate gradation display is performed is compared with the case of FIGS. It can be difficult to be recognized by human eyes.
[0231]
In this embodiment, the case where there are two subframe periods corresponding to the same bit has been described, but the present invention is not limited to this. Three or more subframe periods corresponding to the same bit may be provided in one frame period.
[0232]
In this embodiment, a plurality of subframe periods corresponding to the most significant bit digital video signal are provided. However, the present invention is not limited to this. A plurality of subframe periods corresponding to digital video signals of bits other than the most significant bit may be provided. Further, the number of bits provided with a plurality of corresponding subframe periods is not limited to one, and a configuration in which a plurality of subframe periods correspond to each of some bits may be employed.
[0233]
The configuration of this embodiment is effective when n ≧ 2. In addition, this embodiment can be implemented by freely combining with Embodiments 1-8.
[0234]
(Example 10)
In this embodiment, a structure of a signal line driver circuit included in the light-emitting device of the present invention driven by an analog driving method will be described. Note that the structure shown in Embodiment 6 can be used as the structure of the scanning line driver circuit, and thus the description thereof is omitted here.
[0235]
FIG. 31A is a block diagram of the signal line driver circuit 401 of this embodiment. Reference numeral 402 denotes a shift register, 403 denotes a buffer, 404 denotes a sampling circuit, and 405 denotes a current conversion circuit.
[0236]
A clock signal (CLK) and a start pulse signal (SP) are input to the shift register 402. When a clock signal (CLK) and a start pulse signal (SP) are input to the shift register 402, a timing signal is generated.
[0237]
The generated timing signal is amplified or buffer amplified in the buffer 403 and input to the
[0238]
FIG. 31B illustrates specific structures of the
[0239]
The
[0240]
In this embodiment, only one transistor is used for the
[0241]
The sampled analog video signal is input to a
[0242]
The signal current is input to a
[0243]
A reset signal (Res) is input to the
[0244]
When the
[0245]
Note that the signal line is desirably reset during the return period. However, if it is outside the period during which the image is displayed, it can be reset to a period other than the blanking period as necessary.
[0246]
Note that the signal line driver circuit and the scan line driver circuit for driving the light-emitting device of the present invention are not limited to the structures shown in this embodiment. The configuration of the present embodiment can be implemented by freely combining with the configurations shown in the first to ninth embodiments.
[0247]
(Example 11)
In the present invention, by using an organic light emitting material that can use phosphorescence from triplet excitons for light emission, the external light emission quantum efficiency can be dramatically improved. Thereby, low power consumption, long life, and light weight of the OLED can be achieved.
[0248]
Here, a report of using triplet excitons to improve the external emission quantum efficiency is shown. (T. Tsutsui, C. Adachi, S. Saito, Photochemical Processes in Organized Molecular Systems, ed. K. Honda, (Elsevier Sci. Pub., Tokyo, 1991) p.437.)
[0249]
The molecular formula of the organic light-emitting material (coumarin dye) reported by the above paper is shown below.
[0250]
[Chemical 1]
(MABaldo, DFO'Brien, Y.You, A.Shoustikov, S.Sibley, METhompson, SRForrest, Nature 395 (1998) p.151.)
[0252]
The molecular formula of the organic light-emitting material (Pt complex) reported by the above paper is shown below.
[0253]
[Chemical formula 2]
(MABaldo, S. Lamansky, PEBurrrows, METhompson, SRForrest, Appl.Phys.Lett., 75 (1999) p.4.) (T.Tsutsui, M.-J.Yang, M.Yahiro, K.Nakamura, T Watanabe, T.tsuji, Y.Fukuda, T.Wakimoto, S.Mayaguchi, Jpn.Appl.Phys., 38 (12B) (1999) L1502.)
[0255]
The molecular formula of the organic light-emitting material (Ir complex) reported by the above paper is shown below.
[0256]
[Chemical 3]
As described above, if phosphorescence emission from triplet excitons can be used, in principle, it is possible to realize an external emission quantum efficiency that is 3 to 4 times higher than that in the case of using fluorescence emission from singlet excitons.
[0258]
In addition, the structure of a present Example can be implemented in combination with any structure of Example 1- Example 10 freely.
[0259]
Example 12
In this example, an example in which a light-emitting device is manufactured using the present invention will be described with reference to FIGS.
[0260]
FIG. 24 is a top view of a light emitting device formed by sealing an element substrate on which a TFT is formed with a sealing material, and FIG. 24B is a cross-sectional view taken along line AA ′ in FIG. FIG. 24C is a cross-sectional view taken along the line BB ′ of FIG.
[0261]
A
[0262]
The
[0263]
In this embodiment, a p-channel TFT or an n-channel TFT manufactured by a known method is used for the driving
[0264]
An interlayer insulating film (planarization film) 4301 is formed on the driving
[0265]
An insulating
[0266]
As a method for forming the organic light emitting layer 4204, a known vapor deposition technique or coating technique may be used. The structure of the organic light emitting layer may be a laminated structure or a single layer structure by freely combining a hole injection layer, a hole transport layer, a light emitting layer, an electron transport layer, or an electron injection layer.
[0267]
On the organic light emitting layer 4204, a
[0268]
As described above, the
[0269]
Reference numeral 4005 a denotes a lead wiring connected to the power supply line, and is electrically connected to the source region of the
[0270]
As the sealing
[0271]
However, when the emission direction of light from the OLED is directed toward the cover material, the cover material must be transparent. In that case, a transparent material such as a glass plate, a plastic plate, a polyester film or an acrylic film is used.
[0272]
As the
[0273]
In order to expose the
[0274]
As shown in FIG. 24C, the
[0275]
The anisotropic
[0276]
The configuration of the present embodiment can be implemented by freely combining the configurations shown in
[0277]
(Example 13)
In this embodiment, an example of the pixel structure of the light-emitting device of the present invention, which is different from those in FIGS. 2, 7, and 8, will be described.
[0278]
FIG. 30A shows the structure of the pixel of this example. A pixel 701 illustrated in FIG. 30A includes a signal line Si (one of S1 to Sx), a first scanning line Gaj (one of Ga1 to Gay), and a second scanning line Gbj (Gb1 to Gby). And a power supply line Vi (one of V1 to Vx). Note that the number of first scanning lines and second scanning lines provided in the pixel portion is not necessarily the same.
[0279]
The pixel 701 includes a transistor Tr1 (first current driving transistor or first transistor), a transistor Tr2 (second current driving transistor or second transistor), and a transistor Tr3 (first switching transistor or third transistor). ), A transistor Tr4 (second switching transistor or fourth transistor), a transistor Tr5 (erasing transistor or fifth transistor), an
[0280]
The gate electrodes of the transistors Tr3 and Tr4 are both connected to the first scanning line Gaj.
[0281]
One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1. One of the source region and the drain region of the transistor Tr4 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1.
[0282]
The gate electrodes of the transistor Tr1 and the transistor Tr2 are connected to each other. The source regions of the transistors Tr1 and Tr2 are both connected to the power supply line Vi.
[0283]
A drain region of the transistor Tr2 is connected to a pixel electrode included in the
[0284]
The gate electrode of the transistor Tr5 is connected to the second scanning line Gbj. One of the source region and the drain region of the transistor Tr5 is connected to the power supply line Vi, and the other is connected to the gate electrodes of the transistors Tr1 and Tr2.
[0285]
The potential of the power supply line Vi (power supply potential) is kept at a constant height. The potential of the counter electrode is also maintained at a constant height.
[0286]
Note that the transistor Tr3 and the transistor Tr4 may be either an n-channel TFT or a p-channel TFT. However, the transistor Tr3 and the transistor Tr4 have the same polarity.
[0287]
The transistors Tr1 and Tr2 may be either n-channel TFTs or p-channel TFTs. However, the transistor Tr1 and the transistor Tr2 have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, the transistor Tr1 and the transistor Tr2 are used as p-channel TFTs. Conversely, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, the transistors Tr1 and Tr2 are used as n-channel TFTs.
[0288]
The transistor Tr5 may be either an n-channel TFT or a p-channel TFT.
[0289]
The
[0290]
FIG. 30B illustrates another structure of the pixel of this example. A pixel 711 shown in FIG. 30B includes a signal line Si (one of S1 to Sx), a first scanning line Gaj (one of Ga1 to Gay), and a second scanning line Gbj (Gb1 to Gby). And a power supply line Vi (one of V1 to Vx).
[0291]
The pixel 711 includes a transistor Tr1 (first current driving transistor), a transistor Tr2 (second current driving transistor), a transistor Tr3 (first switching transistor), a transistor Tr4 (second switching transistor), and a transistor Tr5 ( An erasing transistor or a fifth transistor), an
[0292]
The gate electrodes of the transistors Tr3 and Tr4 are both connected to the first scanning line Gaj.
[0293]
One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the drain region of the transistor Tr1. One of the source region and the drain region of the transistor Tr4 is connected to the drain region of the transistor Tr1, and the other is connected to the gate electrode of the transistor Tr1.
[0294]
The gate electrodes of the transistor Tr1 and the transistor Tr2 are connected to each other. The source regions of the transistors Tr1 and Tr2 are both connected to the power supply line Vi.
[0295]
A drain region of the transistor Tr2 is connected to a pixel electrode included in the
[0296]
The gate electrode of the transistor Tr5 is connected to the second scanning line Gbj. One of the source region and the drain region of the transistor Tr5 is connected to the power supply line Vi, and the other is connected to the gate electrodes of the transistors Tr1 and Tr2.
[0297]
Note that the transistor Tr3 and the transistor Tr4 may be either an n-channel TFT or a p-channel TFT. However, the transistor Tr3 and the transistor Tr4 have the same polarity.
[0298]
The transistors Tr1 and Tr2 may be either n-channel TFTs or p-channel TFTs. However, the transistor Tr1 and the transistor Tr2 have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, it is preferable to use the transistor Tr1 and the transistor Tr2 as p-channel TFTs. Conversely, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, it is preferable to use the transistors Tr1 and Tr2 as n-channel TFTs.
[0299]
The transistor Tr5 may be either an n-channel TFT or a p-channel TFT.
[0300]
The
[0301]
FIG. 30C illustrates another structure of the pixel of this example. A pixel 721 illustrated in FIG. 30C includes a signal line Si (one of S1 to Sx), a first scanning line Gaj (one of Ga1 to Gay), and a second scanning line Gbj (Gb1 to Gby). And a power supply line Vi (one of V1 to Vx).
[0302]
The pixel 721 includes a transistor Tr1 (first current driving transistor), a transistor Tr2 (second current driving transistor), a transistor Tr3 (first switching transistor), a transistor Tr4 (second switching transistor), and a transistor Tr5 ( An erasing transistor or a fifth transistor), an
[0303]
The gate electrodes of the transistors Tr3 and Tr4 are both connected to the first scanning line Gaj.
[0304]
One of the source region and the drain region of the transistor Tr3 is connected to the signal line Si, and the other is connected to the gate electrode of the transistor Tr1. One of the source region and the drain region of the transistor Tr4 is connected to the drain region of the transistor Tr1, and the other is connected to the gate electrode of the transistor Tr1.
[0305]
The gate electrodes of the transistor Tr1 and the transistor Tr2 are connected to each other. The source regions of the transistors Tr1 and Tr2 are both connected to the power supply line Vi.
[0306]
A drain region of the transistor Tr2 is connected to a pixel electrode included in the
[0307]
The gate electrode of the transistor Tr5 is connected to the second scanning line Gbj. One of the source region and the drain region of the transistor Tr5 is connected to the power supply line Vi, and the other is connected to the gate electrodes of the transistors Tr1 and Tr2.
[0308]
Note that the transistor Tr3 and the transistor Tr4 may be either an n-channel TFT or a p-channel TFT. However, the transistor Tr3 and the transistor Tr4 have the same polarity.
[0309]
The transistors Tr1 and Tr2 may be either n-channel TFTs or p-channel TFTs. However, the transistor Tr1 and the transistor Tr2 have the same polarity. When the anode is used as a pixel electrode and the cathode is used as a counter electrode, it is preferable to use the transistor Tr1 and the transistor Tr2 as p-channel TFTs. Conversely, when the anode is used as the counter electrode and the cathode is used as the pixel electrode, it is preferable to use the transistors Tr1 and Tr2 as n-channel TFTs.
[0310]
The transistor Tr5 may be either an n-channel TFT or a p-channel TFT.
[0311]
The
[0312]
Note that the driving method of the light-emitting device having the pixels shown in FIGS. 30A, 30B, and 30C is limited to the digital driving method. Then, in the pixels shown in FIGS. 30A, 30B, and 30C, when the
The display period can be shorter than the writing period, which is suitable for driving using a digital video signal having a high bit number.
[0313]
The configuration of this embodiment can be implemented by freely combining the configurations shown in
[0314]
(Example 14)
Since a light emitting device using an OLED is a self-luminous type, it is superior in visibility in a bright place and has a wide viewing angle as compared with a liquid crystal display. Therefore, it can be used for display portions of various electronic devices.
[0315]
As an electronic device using the light emitting device of the present invention, a video camera, a digital camera, a goggle type display (head mounted display), a navigation system, a sound reproduction device (car audio, audio component, etc.), a notebook type personal computer, a game device, A portable information terminal (mobile computer, cellular phone, portable game machine, electronic book, etc.), an image playback device equipped with a recording medium (specifically, a DVD: Digital Versatile Disc or other recording medium is played back, and the image is displayed. And a device equipped with a display that can be used. In particular, it is desirable to use a light-emitting device for a portable information terminal that often has an opportunity to see a screen from an oblique direction because the wide viewing angle is important. Specific examples of these electronic devices are shown in FIGS.
[0316]
FIG. 25A illustrates an OLED display device which includes a
[0317]
FIG. 25B illustrates a digital still camera, which includes a
[0318]
FIG. 25C shows a laptop personal computer, which includes a
[0319]
FIG. 25D illustrates a mobile computer, which includes a
[0320]
FIG. 25E shows a portable image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a
[0321]
FIG. 25F illustrates a goggle type display (head mounted display), which includes a
[0322]
FIG. 25G illustrates a video camera, which includes a main body 2601, a
[0323]
FIG. 25H shows a mobile phone, which includes a
[0324]
If the light emission luminance of the organic light emitting material is increased in the future, the light including the output image information can be enlarged and projected by a lens or the like and used in a front type or rear type projector.
[0325]
In addition, the electronic devices often display information distributed through electronic communication lines such as the Internet and CATV (cable television), and in particular, opportunities to display moving image information are increasing. Since the organic light emitting material has a very high response speed, the light emitting device is preferable for displaying moving images.
[0326]
In addition, since the light emitting device consumes power in the light emitting portion, it is desirable to display information so that the light emitting portion is minimized. Therefore, when a light emitting device is used for a display unit mainly including character information, such as a portable information terminal, particularly a mobile phone or a sound reproduction device, it is driven so that character information is formed by the light emitting part with the non-light emitting part as the background. It is desirable to do.
[0327]
As described above, the applicable range of the present invention is so wide that it can be used for electronic devices in various fields. In addition, the electronic device of this embodiment may use the light emitting device having any structure shown in
[0328]
【The invention's effect】
[0329]
With the above-described structure, the light-emitting device of the present invention can obtain a certain luminance without being influenced by a temperature change. Further, in color display, even when an OLED having a different organic light emitting material for each color is provided, it is possible to prevent a desired color from being obtained because the luminance of the OLED of each color varies with temperature.
[Brief description of the drawings]
FIG. 1 is a top block diagram of a light-emitting device of the present invention.
FIG. 2 is a circuit diagram of a pixel of a light emitting device of the present invention.
FIG. 3 is a timing chart of signals input to scanning lines.
FIG. 4 is a schematic diagram of a pixel in driving.
FIG. 5 is a diagram showing timings at which a writing period and a display period appear in an analog driving method.
FIG. 6 is a diagram showing timings at which a writing period and a display period appear in the digital driving method.
FIG. 7 is a circuit diagram of a pixel of a light emitting device of the present invention.
FIG. 8 is a circuit diagram of a pixel of the light emitting device of the present invention.
9A and 9B illustrate a method for manufacturing a light-emitting device of the present invention.
10A and 10B illustrate a method for manufacturing a light-emitting device of the present invention.
11A to 11C illustrate a method for manufacturing a light-emitting device of the present invention.
FIG. 12 is a top view of a pixel of a light-emitting device of the present invention.
13 is a cross-sectional view of a pixel of a light-emitting device of the present invention.
14A to 14C illustrate a method for manufacturing a light-emitting device of the present invention.
FIG. 15 is a top view of a pixel of a light-emitting device of the present invention.
FIG. 16 is a top view of a pixel of a light-emitting device of the present invention.
FIG. 17 is a block diagram of a signal line driver circuit.
FIG. 18 is a detailed diagram of a signal line driver circuit in a digital driving method.
FIG. 19 is a circuit diagram of a current setting circuit in the digital driving method.
FIG. 20 is a block diagram of a scan line driver circuit.
FIG. 21 is a diagram showing timings at which a writing period and a display period appear in the digital driving method.
FIG. 22 is a diagram showing timings at which a writing period and a display period appear in the digital driving method.
FIG. 23 is a diagram showing timings at which a writing period and a display period appear in the digital driving method.
24A and 24B are an external view and a cross-sectional view of a light-emitting device of the present invention.
FIG. 25 is a diagram of an electronic device using the light-emitting device of the present invention.
FIG. 26 is a diagram showing voltage-current characteristics of an OLED.
FIG. 27 is a cross-sectional view of a pixel of a light-emitting device of the present invention.
FIG. 28 is a top view of an element substrate of a light-emitting device of the present invention.
FIG. 29 is an enlarged view of an element substrate of the light-emitting device of the present invention.
FIG. 30 is a circuit diagram of a pixel of a light-emitting device of the present invention.
FIG. 31 is a detailed diagram of a signal line driver circuit in a digital driving method.
Claims (6)
前記第１のトランジスタのゲートは、前記第２のトランジスタのゲートと電気的に接続され、
前記第１のトランジスタのソース又はドレインの一方は、第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第２のトランジスタのソース又はドレインの他方は、前記発光素子の画素電極と電気的に接続され、
前記第３のトランジスタのゲートは、第２の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの一方は、第３の配線と電気的に接続され、
前記第３のトランジスタのソース又はドレインの他方は、前記容量素子の一方の電極と直接接続され、
前記第４のトランジスタのゲートは、前記第２の配線と電気的に接続され、
前記第４のトランジスタのソース又はドレインの一方は、前記第１のトランジスタのゲートと電気的に接続され、
前記第４のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのソース又はドレインの他方と電気的に接続され、
前記容量素子の一方の電極は、前記第４のトランジスタのソース又はドレインの一方と直接接続され、
前記容量素子の他方の電極は、前記第１の配線と電気的に接続されていることを特徴とする発光装置。A first transistor, a second transistor, a third transistor, a fourth transistor, a capacitor, and a light-emitting element;
A gate of the first transistor is electrically connected to a gate of the second transistor;
One of a source and a drain of the first transistor is electrically connected to the first wiring;
One of a source and a drain of the second transistor is electrically connected to the first wiring;
The other of the source and the drain of the second transistor is electrically connected to the pixel electrode of the light emitting element,
A gate of the third transistor is electrically connected to the second wiring;
One of a source and a drain of the third transistor is electrically connected to a third wiring;
The other of the source and the drain of the third transistor is directly connected to one electrode of the capacitor,
A gate of the fourth transistor is electrically connected to the second wiring;
One of a source and a drain of the fourth transistor is electrically connected to a gate of the first transistor;
The other of the source and the drain of the fourth transistor is electrically connected to the other of the source and the drain of the first transistor;
One electrode of the capacitor is directly connected to one of a source or a drain of the fourth transistor,
The other electrode of the capacitor element is electrically connected to the first wiring.
第５のトランジスタをさらに有し、
前記第５のトランジスタのゲートは、第４の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの一方は、前記第１の配線と電気的に接続され、
前記第５のトランジスタのソース又はドレインの他方は、前記第１のトランジスタのゲートと電気的に接続されていることを特徴とする発光装置。In claim 1 ,
A fifth transistor;
A gate of the fifth transistor is electrically connected to a fourth wiring;
One of a source and a drain of the fifth transistor is electrically connected to the first wiring;
The other of the source and the drain of the fifth transistor is electrically connected to the gate of the first transistor.
前記第１及び第２のトランジスタは飽和領域で動作していることを特徴とする発光装置。In claim 1 or claim 2 ,
The light-emitting device, wherein the first and second transistors operate in a saturation region.
前記第３のトランジスタの極性と前記第４のトランジスタの極性とが同じであることを特徴とする発光装置。In any one of Claim 1 thru | or 3 ,
A light-emitting device, wherein the polarity of the third transistor and the polarity of the fourth transistor are the same.
前記第１のトランジスタの極性と前記第２のトランジスタの極性とが同じであることを特徴とする発光装置。In any one of Claims 1 thru | or 4 ,
The light emitting device, wherein the polarity of the first transistor and the polarity of the second transistor are the same.
前記第３の配線と電気的に接続された回路を有し、
前記回路は、前記回路に入力されるデジタルビデオ信号の情報に応じて、前記第３の配線に電流を流す機能を有することを特徴とする発光装置。In any one of Claims 1 thru | or 5 ,
A circuit electrically connected to the third wiring;
The light emitting device is characterized in that the circuit has a function of causing a current to flow through the third wiring in accordance with information of a digital video signal input to the circuit.
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