JP4061905B2 - 表示装置 - Google Patents

Description

【０００１】
技術分野
本発明は表示装置に関するものである。特に、液晶ディスプレイ（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）又は有機ＥＬディスプレイ（ＯＥＬＤ：Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｔ Ｄｉｓｐｌａｙ）を表示させるための駆動回路等に関するものである。
【０００２】
背景技術
最近、液晶を用いた表示装置（以下、ディスプレイという）がかなりの勢いで普及しつつある。このタイプのディスプレイは、ＣＲＴのディスプレイに比べて低消費電力で省スペースである。したがって、このようなディスプレイの利点を活かし、より低消費電力で、より省スペースのディスプレイを作成することが重要となる。
【０００３】
図１１は、ＴＦＴディスプレイによる表示装置により表示を行うためのシステムのブロック図である。このシステムは画像信号源１００及びＴＦＴ液晶ディスプレイパネル１０１で構成される。画像信号源１００は、少なくともＣＰＵ１００Ａ、ＲＡＭ１００Ｂ、フレームメモリ１００Ｃ及びＬＣＤコントローラ１００Ｄで構成される。ＣＰＵ１００Ａは、汎用のメモリであるＲＡＭ１００Ｂとデータのやりとりを行いながら、表示データを送信する演算制御手段である。このＲＡＭ１００Ｂは、特に表示用のメモリだけに用いられているわけではなく、そのため新たに表示用のデータを記憶するメモリを必要とする。それがフレームメモリ１００Ｃである。フレームメモリ１００Ｃは、液晶パネル１０１Ｃの１画面分の表示用のデータを一時的に記憶する（以下、１画素分のデータを表示データとし、表示データを構成する各２値信号を画像信号という）。ＬＣＤコントローラ１００Ｄは、フレームメモリ１００Ｃに記憶された各表示データを、液晶パネル１０１Ｃ上の各表示位置に各タイミングで表示させるため、表示データの送信制御等を行うものである。ここで、ＣＲＴの場合は、表示データをアナログデータに変換して送信する必要があるが、液晶ディスプレイのインターフェースがデジタルデータに対応しているものとして、ここでは表示データをデジタルデータである画像信号で送信する。画像信号がデジタルデータであれば、ＴＦＴ液晶ディスプレイパネル１０１側でＤ／Ａ変換する必要がない。
【０００４】
一方、ＴＦＴ液晶ディスプレイパネル１０１は走査線ドライバ１０１Ａ及びデジタルデータドライバ１０１Ｂ並びに液晶パネル１０１Ｃで構成される。走査線ドライバ１０１ＡはＬＣＤコントローラ１００Ｄから送信されるタイミングデータに基づいて、走査線（行）方向の表示制御をする。デジタルデータドライバ１０１Ｂは、デジタルデータの画像信号を受けとり、処理することができる。デジタルデータドライバ１０１Ｂは、ＬＣＤコントローラ１００Ｄから送信されるタイミングデータに基づいて、データ線（列）方向の表示制御する。またその際、表示階調も制御する。液晶パネル１０１ＣはＴＦＴ（薄膜トランジスタ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を有し、走査線ドライバ１０１Ａ及びデジタルデータドライバ１０１Ｂの制御に基づいて表示を行うパネルである。
【０００５】
このようなシステムでは、フレームメモリ１００Ｃに一時的に記憶した全画面分の表示データの画像信号をＬＣＤコントローラ１００Ｄがデジタルデータドライバ１０１Ｂに送信しなければならない。しかも、順次走査による送信タイミングが決まっているので、例えば、表示を変更しない画素の表示データに対してもタイミングに合わせて画像信号を送信する必要がある。そのため、無駄なデータ送信量が多くなるだけでなく、そのための電力消費も大きく、低消費電力化を図ることができない。
【０００６】
そこで、本発明は、低消費電力を図れるような構造をとりつつ、しかも、特に周辺回路をガラス基板上に一体形成する場合に、レイアウトの効率等を考慮した省スペース設計の表示装置を得ることを目的とする。
【０００７】
発明の開示
本発明に係る表示装置は、表示の最小単位をドットとし、光源色である赤、青及び緑を発色表示させるために設けられた３ドットを１画素としたとき、１ドット当たりｋ（ｋは２以上の自然数）ビットの画像信号に基づいて画像を表示するものであって、前記ドットに対応させて複数の走査線及び複数のデータ線を格子状に形成し、各交点に対応させて能動素子を設け、走査線及びデータ線の駆動により液晶を用いた表示制御をする表示駆動部と、列方向の長さが前記表示駆動部の列方向の長さ以下になるように割り付けられ、前記走査線を選択して駆動させる走査線ドライバ部と、少なくとも前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルが、その行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられるメモリセル部と、行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、一又は複数の画素単位で入力される画像信号を記憶させる複数のメモリセルを順次選択する列デコーダ部と、行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、該列デコーダ部の選択と前記画像信号とに基づいてスイッチングし、前記列デコーダ部に選択された複数のメモリセルに画像信号を記憶させる列選択スイッチ部と、行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、前記メモリセル部に記憶された画像信号に基づいて前記データ線を駆動させるデータ線ドライバ部と、を半導体又は絶縁体の基板上に集積し、一体形成し、前記画像信号の各ビットに対応するｋ個のメモリセルは、前記ドットのピッチ以下に配列され、前記走査線ドライバ部は、表示を変更する前記ドットを表示位置として指定するアドレス信号に基づいて、前記走査線を選択する。
【０００８】
本発明においては、例えばガラス基板や石英基板等の絶縁基板に、多結晶シリコンＴＦＴを用いて、周辺回路を含めて一体形成する場合に、省スペース化を図るため、列デコーダ部、列選択スイッチ部及びデータ線ドライバ部だけでなく、少なくとも表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセル部のメモリセルを、その行方向長さが、表示駆動部の行方向の長さ以下になるように割り付けるようにする。
【０００９】
本発明に係る他の表示装置は、
表示の最小単位をドットとし、光源色である赤、青及び緑を発色表示させるために設けられた３ドットを１画素としたとき、１ドット当たりｋ（ｋは２以上の自然数）ビットの画像信号に基づいて画像を表示するものであって、前記ドットに対応させて複数の走査線及び複数のデータ線を格子状に形成し、各交点に対応させて能動素子を設け、走査線及びデータ線の駆動により、前記能動素子に接続された有機ＥＬ素子を発光させて表示制御をする表示駆動部と、列方向の長さが前記表示駆動部の列方向の長さ以下になるように割り付けられ、前記走査線を選択して駆動させる走査線ドライバ部と、少なくとも前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルが、その行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられるメモリセル部と、行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、一又は複数の画素単位で入力される画像信号を記憶させる複数のメモリセルを順次選択する列デコーダ部と、行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、該列デコーダ部の選択と前記画像信号とに基づいてスイッチングし、前記列デコーダ部に選択された複数のメモリセルに画像信号を記憶させる列選択スイッチ部と、行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、前記メモリセル部に記憶された画像信号に基づいて前記データ線を駆動させるデータ線ドライバ部と、を半導体又は絶縁体の基板上に集積し、一体形成し、前記画像信号の各ビットに対応するｋ個のメモリセルは、前記ドットのピッチ以下に配列され、前記走査線ドライバ部は、表示を変更する前記ドットを表示位置として指定するアドレス信号に基づいて、前記走査線を選択する。
【００１０】
本発明では、例えば多結晶シリコンに、有機ＥＬ素子を用いて表示制御を行う表示駆動回路を、周辺回路を含めて一体形成する場合に、省スペース化を図るため、列デコーダ部、列選択スイッチ部及びデータ線ドライバ部だけでなく、少なくとも表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセル部のメモリセルを、その行方向長さが、表示駆動部の行方向の長さ以下になるように割り付けるようにする。
【００１１】
また、上述した表示装置は、前記表示駆動部の行方向の長さに対応して割り付けられ、前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルの数を、冗長に構成してもよい。
【００１２】
本発明においては、表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルの数を冗長に構成しても、それを表示駆動部の行方向の長さに基づいて（例えば、行方向長さが、表示駆動部の行方向長さ以下となるように）割り付ける。
【００１３】
また、上述した表示装置において、前記メモリセル部は、前記走査線の数と等しい数だけ設けられた各ワード線に、前記１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを接続して、前記表示駆動部のドット配列に対応したメモリアレイで構成され、また、前記ワード線を選択して駆動させるワード線ドライバ部を、さらに前記基板上に集積し、一体形成してもよい。
【００１４】
本発明においては、メモリセル部を表示駆動部のドット配列に対応したメモリアレイで構成するようにし、１画面分を表示するために必要な画像信号を記憶するようにして、外部とのデータ量のやりとりを少なくして低消費電力を図ることができるような構造にする。また、アレイ構成による記憶を行うために、走査線と等しい数だけ設けたワード線を選択して駆動させるワード線ドライバ部をさらに基板上に集積し、一体形成する。
【００１５】
また、上述した表示装置は、表示位置及び記憶位置を示すアドレス信号に基づいて、前記走査線ドライバ部は前記走査線を選択し、また、前記ワード線ドライバ部は前記ワード線を選択するようにしてもよい。
本発明においては、アドレス信号により走査線、ワード線をランダムに選択でき、列方向に対する記憶又は表示の自由度を確保する。
【００１６】
また、上述した表示装置は、前記走査線ドライバ部と前記ワード線ドライバ部には同じアドレス信号が入力されるようにしてもよい。
本発明においては、配線の簡素化を図るために、走査線ドライバ部とワード線ドライバ部で同じ線を共有することができる。そのため、同じタイミングで同じアドレス信号が入力されるようになる。
【００１７】
また、上述した表示装置は、前記走査線ドライバ部と前記ワード線ドライバ部には独立したアドレス信号が入力されるようにしてもよい。
本発明においては、記憶動作及び表示動作の自由度を高めるために走査線ドライバ部とワード線ドライバ部には独立したアドレス信号を入力し、例えば動作タイミングを異ならせることができる。
【００１８】
また、上述した表示装置は、前記走査線ドライバ部は、走査線ドライバ制御信号が入力されている間だけ、前記アドレス信号に基づいて前記走査線の選択駆動動作を行い、また、前記ワード線ドライバ部は、ワード線ドライバ制御信号が入力されている間だけ、前記アドレス信号に基づいて前記ワード線の選択駆動動作を行うようにしてもよい。
【００１９】
本発明においては、記憶動作及び表示動作の自由度を高めつつ、配線の簡素化を図るために、走査線ドライバ部は、走査線ドライバ制御信号が入力されている間だけ、アドレス信号に基づいて走査線の選択駆動動作を行い、ワード線ドライバ部は、ワード線ドライバ制御信号が入力されている間だけ、アドレス信号に基づいてワード線の選択駆動動作を行うことができる。
【００２０】
また、上述した表示装置は、前記列デコーダ部は、前記アドレス信号に基づいて、入力される画像信号を記憶させるメモリセルを選択するようにしてもよい。
本発明においては、列デコーダ部は、アドレス信号により画像信号を記憶させるメモリセルをランダムに選択でき、行方向に対する記憶又は表示の自由度を確保することができる。
【００２５】
また、上述した表示装置は、前記メモリセル部に記憶させる画像信号の入力配線及び前記列選択スイッチ部は、前記メモリセル部を挟んで表示駆動部と反対側に形成されるようにしてもよい。
本発明においては、配線の交差を少なくして低消費電力を図り、またスイッチング等の影響によるノイズ重畳を防ぐため、画像信号の入力配線及び列選択スイッチ部は、メモリセル部を挟んで表示駆動部と反対側に形成する。
【００２６】
また、上述した表示装置は、前記メモリセル部は、前記表示駆動部の行方向の長さに対応させてメモリセルが割り付けられ、多段構成で形成されるようにしてもよい。
本発明においては、例えば階調数増加による１ドット分のメモリセル増加により、表示駆動部の行方向の長さに対応させてメモリセルが割り付けられない場合に、多段にして構成し、形成する。
【００２７】
また、上述した表示装置は、前記走査線の数の整数倍の数のワード線を設け、前記メモリセル部は、前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを前記整数倍の数のワード線に分けて接続させたメモリアレイで構成されるようにしてもよい。
【００２８】
本発明においては、例えば階調数増加による１ドット分のメモリセル増加により、表示駆動部の行方向の長さに対応させてメモリセルが割り付けられない場合に、複数行にして構成し、形成する。
【００２９】
また、上述した表示装置は、前記メモリセル部は、前記表示駆動部の複数行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けたメモリアレイで構成されるようにしてもよい。
【００３０】
本発明においては、表示駆動部の行方向の長さに対応させて複数行分のメモリセルが割り付けられる場合は、省スペース化を図るため、表示駆動部の複数行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを、その行方向長さが表示駆動部の行方向の長さ以下になるように割り付けたメモリアレイで構成する。
【００３１】
また、上述した表示装置は、前記アドレス信号を送信するタイミングを制御するタイミングコントローラ部と、前記画像信号の送信を制御するメモリコントローラ部と、をさらに前記基板上に集積し、一体形成するようにしてもよい。
本発明においては、表示を制御するのに必要な周辺回路を全てシステマティックに同一基板上に一体形成する。
【００３２】
また、上述した表示装置は、前記表示駆動部と前記メモリセル部との間にＤ／Ａ変換器を設けることにより、前記メモリセル部に記憶されているデジタル信号でなる前記画像信号を、アナログ信号に変換してから前記表示駆動部に供給するようにしてもよい。
【００３３】
本発明においては、アナログ信号対応の表示駆動部で表示を行うために、表示駆動部とメモリセル部との間にＤ／Ａ変換器を設け、そのＤ／Ａ変換器においてアナログ信号に変換された後の画像信号を、表示駆動部に供給する。
【００３４】
また、上述した表示装置は、前記表示駆動部と前記メモリセル部とを直結することにより、前記メモリセル部に記憶されているデジタル信号でなる前記画像信号を前記表示駆動部に供給するようにしてもよい。
本発明においては、デジタル信号対応の表示駆動部で表示を行うために、表示駆動部とメモリセル部との間には、Ｄ／Ａ変換器等は設けず、デジタル信号のままの画像信号を、表示駆動部に供給する。
【００３５】
また、上述した表示装置は、前記表示駆動部は、面積階調又は時分割階調若しくはそれらの組み合わせによってデジタル駆動を行うようにしてもよい。
本発明においては、面積階調、時分割階調、若しくは両者の組み合わせによって、デジタル信号対応の表示駆動部が表示を行う。
【００３６】
発明を実施するための最良の形態
実施の形態１．
図１は本発明の第１の実施の形態に係る表示装置を含めたシステムの概念を表すブロック図である。図１はシステムオンパネル（ＳＯＰ）と呼ばれる概念を表している。ＳＯＰとは、表示を行うための周辺回路等をガラス基板に、しかもＩＣ等のチップを用いずに、多結晶シリコン等を用いてＴＦＴ等と周辺回路を一体形成しようとする概念である。そのため、パネルをＣＰＵと直結することができ、また低コスト、高信頼性、省スペース化を図ることができる。
【００３７】
図１において、画像信号源１１０は表示データを送信するＣＰＵ１１０Ａで構成されている。ここでも、図１１に示した従来の構成と同様に、表示データをデジタルデータである画像信号で送信する。画像信号がデジタルデータであれば、パネル１側でＤ／Ａ変換する必要がなく、その分、小型化及び低消費電力化が図られる。また、パネル１は、アクティブマトリックスＬＣＤ部２、走査線ドライバ３、デジタルデータドライバ４、フレームメモリ部５、メモリコントローラ６及びタイミングコントローラ７で構成されている。アクティブマトリックスＬＣＤ部２が、本発明における表示駆動部に対応する。
【００３８】
図２はパネル１を詳細に表した図である。アクティブマトリックスＬＣＤ部２は、ＴＦＴ、ダイオード等のアクティブ素子を用いて実際に表示を行う部分である。アクティブマトリックスＬＣＤ部２には、ｉ×ｊ個の画素が並べられている。本実施の形態はカラーディスプレイを想定しているので、光源色であるＲ（Ｒｅｄ）、Ｇ（Ｇｒｅｅｎ）及びＢ（Ｂｌｕｅ）の３ドット（サブ画素ともいう）を１画素として構成する。モノクロディスプレイの場合は画素＝ドットである。それぞれのドットのエリアには、データ線と走査線及びこれらの交点に対応させて配置されたアクティブ素子（例えばトランジスタ、ダイオード等によるスイッチング素子）が含まれる。このアクティブ素子にはそれぞれ画素電極がついており、対向電極との間に液晶を介した容量を形成している。画素電極と対向電極との間に印加される電圧で、液晶の分子による施光性を制御し、各ドットの表示制御を行う。しかも、アクティブ素子がスイッチをオフしても、画素電極は、蓄えた電荷により次のリフレッシュ時（表示データ書き換え時）までその表示状態を維持させることができる。アクティブ素子のスイッチング動作や画素電極への電荷供給の制御は、データ線と走査線とを駆動させて（電流を供給して）行われる。
【００３９】
走査線を駆動させる制御を行うのが走査線ドライバ３である。走査線ドライバ３は行デコーダ３１及び走査線駆動バッファ３２で構成されている。行デコーダ３１は、入力されるアドレスデータに基づいて駆動させる走査線を選択する。走査線駆動バッファ３２は、行デコーダ３１が選択した走査線を実際に駆動させる。
【００４０】
一方、データ線を駆動させる制御を行うのがデジタルデータドライバ４である。デジタルデータドライバ４は、Ｄ／Ａ変換器としてのｋビットＤＡＣ部４１で構成されている。ここで、ｋビットＤＡＣ部４１の動作を説明する前にフレームメモリ部５について説明する。
【００４１】
フレームメモリ部５は、列デコーダ５１、入力制御回路５２、列選択スイッチ部５３、メモリ行デコーダ５４、ワードドライバ５５、メモリセル部５６及びセンスアンプ部５７で構成される。列デコーダ５１は、入力されるアドレスデータに基づいて、１行（ライン）分（ｊ個）の画素から１つの画素を選択する。これが、ひいては駆動させるデータ線を選択することにもなる。入力制御回路５２は、メモリコントローラ６から並列送信された１画素分の画像信号（ｋ×３）の制御を行う回路である。列選択スイッチ部５３は、１画素の画像信号（ｋ×３）を単位として１ラインの画素の数だけ（つまりｋ×３×ｊ）設けられている。各列選択スイッチは、列デコーダ５１の選択及び画像信号に基づいてスイッチングし、ビット線を駆動させる。ここで、入力制御回路５２と列選択スイッチ部５３とは、メモリセル部５６を挟んでアクティブマトリックスＬＣＤ部２の反対側に配置するようにする。そのため、配線の交差が少なくなり、簡素で低消費電力化が図られる。しかも、入力制御回路５２及び列選択スイッチ部５３の動作により、アナログ駆動のＬＣＤ２にノイズを重畳させることがなくなるので、表示の低ノイズ化を図ることができる。
【００４２】
メモリ行デコーダ５４は、入力されるアドレスデータに基づいて、後述するようにメモリアレイを構成するメモリセル部５６の任意のメモリセルに記憶させるためにワード線を選択する。ワードドライバ５５は、メモリ行デコーダ５４が選択したワード線を実際に駆動させる。したがって、メモリ行デコーダ５４が選択したワード線と接続された、列デコーダ５１が選択した画素に対応するｋ×３個のメモリセルにその画素の表示データとして画像信号が記憶されることになる。また、メモリセル部５６はｋ×３×ｉ×ｊの数のメモリセルを有し、ｉ行×ｋ×３×ｊ列のメモリアレイを構成している。このメモリセルの数は、１画面がｉ×ｊ画素のディスプレイに対して、Ｒ、Ｇ、Ｂの各ドットを２ｋの階調の明るさで表示するために必要な数である。図２ではｋ＝３とし、８階調の明るさが設定できる。このメモリセルの数は、１画面分の画像信号を記憶するために少なくとも必要なメモリセル数である。例えば、回路によっては、動作安定性を確保する必要性からメモリセルを冗長にもたせて回路構成する場合がある。
【００４３】
ここで、ガラス基板の大きさと実際の表示部分であるアクティブマトリックスＬＣＤ部２の大きさとが同じになればなるほど省スペース化が図れたことになる。つまり、メモリセル部５６の行方向の長さがアクティブマトリックスＬＣＤ部２の行方向の長さ以下になるようにメモリセルを配列すると、最も効率よく、省スペース幅で１列分のメモリセルが配列できることになる。したがって、１ドットの表示を制御するのに必要なメモリセルを並べた行方向の長さが、各ドットのピッチ以下であると、フレームメモリ部５全体の行方向の長さがアクティブマトリックスＬＣＤ部２の行方向の長さ以下となる。そこで、図２ではｋビット分のメモリセルを並べたときの行方向の長さを、各ドットのピッチと等しくなるように設計している。また、センスアンプ部５７の各センスアンプ（又は選択スイッチ）及びｋビットＤＡＣ部４１の各ｋビットＤＡＣについても、各ドットのピッチに基づいて設計している。
【００４４】
また、メモリアレイの行数を走査線数であるｉと同じにしてフレームメモリ部５が１画面分の表示データを記憶することができるようにする。そのため、各表示位置の画素と各ドット毎に設けたメモリセルとを対応させて記憶させることができる。省スペース化だけを図ろうとするならば、少なくとも１行分のメモリセルを有していればよく、特に走査線数分の行数のメモリアレイを構成する必要はない。ただ、システム全体としてデータの送信量を少なくし、低消費電力を図るためには、１画面分の表示データを対応させて記憶できるだけのメモリセルが必要となるのである。したがって、ＣＰＵ１１０Ａからは書き換える画素の表示データ分の画像信号を送信すればよく、書き換えを行わなければ、メモリセル部５６に記憶された画像信号のデータを、デジタルデータドライバ４はそのまま扱えばよい。
【００４５】
センスアンプ部５７を構成する各センスアンプは、各列（ビット線）毎に接続されている。ここで、センスアンプを用いるのは、メモリセル部５６の各メモリセルがダイナミックメモリで構成されている場合である。スタティックメモリで構成されている場合はセンスアンプではなく、選択スイッチを用いて構成する。
【００４６】
デジタルデータドライバ４を構成するｋビットＤＡＣ部４１は、３×ｊ個のｋビットＤＡＣで構成される。各ｋビットＤＡＣには、あるｋ個のメモリセルに記憶された画像信号に基づくデジタルデータがｋ本のビット線から入力される。ｋビットＤＡＣは、そのデータに基づいた値を階調に変換し、その階調に応じてデータ線を駆動させる。ＬＣＤにおいては、液晶の寿命を延ばすという目的から交流駆動を行う必要がある。したがって、デジタルデータをそのまま用いることができず、アナログ変換を行わなければならないのである。このようにして、駆動した走査線とデータ線との交点のドットにおいて、表示データに基づく表示制御が行われることになる。
【００４７】
ここで、本発明におけるデジタルデータドライバ４とフレームメモリ部５とは直結（一体化）し、記憶されたデジタルデータを直接用いてデータ線の駆動動作を行っている。したがって、便宜上（図１との関連上）、デジタルデータドライバ４をｋビットＤＡＣ部４１で構成し、フレームメモリ部５を列デコーダ５１、入力制御回路５２、列選択スイッチ部５３、メモリ行デコーダ５４、ワードドライバ５５、メモリセル部５６及びセンスアンプ部５７で構成しているが、従来のデジタルデータドライバとフレームメモリとの動作の関係から考えると、実際にはこのような区別は厳密にはできない。
【００４８】
メモリコントローラ６は、ＣＰＵ１１０Ａから送信される表示データをフレームメモリ部５に格納するため、ｋ×３の画像信号として制御する。また、タイミングコントローラ７は、少なくともアドレスバッファ７１を有し、ＣＰＵ１１０Ａから送信される表示データを記憶や表示をさせるために、行デコーダ３１、列デコーダ５１及びメモリ行デコーダ５４にアドレス信号を送信する。
【００４９】
メモリをチップ等で構成した場合には、チップ内にいかに細密充填ができ、かつ配線等を考慮したレイアウトできるかが問題となる。メモリ等の周辺回路をガラス基板上に構成する場合は、それとは発想が異なる。ガラス基板において、最も大きな面積を占めるのは、実際の表示部分となるアクティブマトリックスＬＣＤ部２である。しかもその画素ピッチ（ひいては全体の大きさ）は決まっている。したがって、その大きさにあわせて、いかに効率よく周辺回路等、システムをレイアウトするかが問題となる。消費電力を考慮せずに省スペース化を考えるならメモリセルを少なくすることもできるが、低消費電力を図るには、１画面分のデータを記憶できるだけのメモリセルが必要である。そこで、本実施の形態は、低消費電力化を図るために周辺回路を設定した上で、最も効率のよいレイアウトを示そうとするものである。
【００５０】
次に図２に基づいて表示動作について説明する。ＣＰＵ１１０Ａは、表示を変更する場合に表示データを送信する。したがって、画像が変化しない場合には表示データの送信は行わない。表示を変更する際には、表示を変更する位置（画素）を示すアドレス信号を送信する。また、表示データの画像信号を送信する。ここで、フレームメモリ部５には、走査線に対応させた数のワード線を設け、それぞれのドットに対応した１画面分の表示データ（画像信号）を記憶できるようにした。しかも行デコーダ３１、メモリ行デコーダ５４を設けて走査線、ワード線を選択できるようにした。そのため、順次走査する必要がなく、アドレス信号に応じたランダムな走査線の選択及び駆動ができ、表示データを必要に応じて書き換える際に都合がよい。また、配線の簡素化及び回路面積縮少による省スペース化を図るために、同じアドレス信号が行デコーダ３１及びメモリ行デコーダ５４に入力され、それぞれ対応する部分に同じタイミングで記憶、表示を行うようにする。列デコーダ５１についても、アドレス信号に応じてランダムな画素の選択ができるので、同一走査線上の画素（ドット）に順次書き込んでいく必要はなく、ランダムな書き込みを行える。
【００５１】
表示を変更しない場合には、フレームメモリ部５に記憶された画像信号のデジタルデータをそのまま用いて表示を行い、ＣＰＵ１１０Ａとはデータのやりとりはしない。ただし、ＬＣＤは前述したように交流駆動しなければならないので、画素反転駆動を用いて、少なくとも必要最低限の周波数でリフレッシュしながら駆動する必要がある。この制御は走査線ドライバ３及びデジタルデータドライバ４により行われる。周波数を低下させると、低消費電力を図ることができるが、突き抜け電圧等によるフリッカー（ちらつき）が生じる。そこで、低消費電力を図りつつ、フリッカーを目立たなくするには、例えば、静止画であれば３０Ｈｚの周波数でリフレッシュ（液晶は１５Ｈｚ駆動である）して表示状態を維持する。
【００５２】
フレームメモリ部５に関しても、メモリセルをスタティックメモリで構成していればデータ書き換えを行う（リフレッシュする）必要はないが、ダイナミックメモリで構成していれば、記憶が保持できるようなタイミングでリフレッシュする必要がある。
【００５３】
以上のように第１の実施の形態によれば、ＳＯＰのように、表示部分だけでなく、周辺回路を含めたシステムを基板上に一体形成しようとする場合に、フレームメモリ部５のメモリセル部５６において、１ドットの表示を制御するのに必要な分のメモリセルを並べたときの行方向の長さが、各ドットのピッチ以下になるように、つまりメモリセル部５６の行方向の長さがアクティブマトリックスＬＣＤ部２の行方向の長さ以下になるようにメモリセルを配列するように形成したので、効率よく、省スペース幅で１行分のメモリセルが配列できる。
【００５４】
また、センスアンプ部５７及びｋビットＤＡＣ部４１についても、同様にしたので、省スペース化が図れる。
また、メモリアレイの行数を走査線数と同じ（ｉ個）にしてフレームメモリ部５が１画面分の表示データ（画像信号）を記憶することができるようにしたので、各位置の画素とメモリセル部５６のメモリセルとを対応させて１画面分のデータを記憶させることができ、ＣＰＵ１１０Ａからは、書き換える画素の表示データ分の画像信号だけを送信すればよいので、システム全体としてデータの送信量を少なくし、低消費電力を図つつ、最も効率よく、省スペースな形成を行える。
【００５５】
また、行デコーダ３１、メモリ行デコーダ５４を設け、アドレス信号に基づいて駆動させる走査線、ワード線を選択できるようにしたので、順次走査する必要がなく、アドレス信号に応じたランダムな走査線の選択及び駆動ができ、表示データを必要に応じて書き換える際に都合がよい。
【００５６】
また、同じアドレス信号が行デコーダ３１及びメモリ行デコーダ５４に入力され、それぞれ対応する部分に同じタイミングで記憶、表示を行うようにしたので、配線の簡素化及び回路面積縮少による省スペース化を図ることができる。
【００５７】
また、列デコーダ５１についても、アドレス信号に応じてランダムな画素の選択ができるので、同一走査線上の画素（ドット）に順次書き込んでいく必要はなく、ランダムな書き込みを行え、表示データを必要に応じて書き換える際に都合がよい。
【００５８】
また、入力制御回路５２及び列選択スイッチ部５３をメモリセル部５６を挟んでアクティブマトリックスＬＣＤ部２の反対側に配置するようにするようにしたので、配線の交差が少なくなり、簡素で低消費電力化が図られる。しかも、入力制御回路５２及び列選択スイッチ部５３の動作により、アナログ駆動のＬＣＤ２にノイズを重畳させることがなく、表示の低ノイズ化を図ることができる。
【００５９】
さらに、メモリコントローラ６及びタイミングコントローラ７についても、パネル１に一体形成するようにしたので、パネル１をＣＰＵ１１０Ａと直結することができ、システム全体を低コスト、高信頼性、省スペース化することができる。
【００６０】
実施の形態２．
図３は本発明の第２の実施の形態に係るパネル１Ａを詳細に表した図である。図３のパネル１Ａが、図２のパネル１と異なっている点は、行デコーダ３１とメモリ行デコーダ５４とにそれぞれ独立してアドレス信号を入力させる点である。そのため、記憶動作のタイミングと表示動作とのタイミングとを異ならせることができる。駆動周波数は記憶及び表示動作を同時タイミングで行うよりも高くなるが、例えば、あるタイミングでメモリ行デコーダ５４にアドレスデータを送信して記憶動作を行わせた後、次のタイミングで行デコーダ３１にアドレスデータを送信して表示させたりする等様々な駆動を行わせることができる。
【００６１】
以上のように第２の実施の形態によれば、行デコーダ３１とメモリ行デコーダ５４とにそれぞれ独立してアドレス信号を入力させるようにしたので、駆動方法の選択に対する自由度を高めることができる。
【００６２】
実施の形態３．
図４は本発明の第３の実施の形態に係るパネル１Ｂを詳細に表した図である。図４のパネル１Ｂが、図２のパネル１と異なっている点は、アドレスバッファ７１から行デコーダ３１Ａとメモリ行デコーダ５４Ａとにそれぞれ走査線選択制御信号線、ワード線選択制御信号線が配線され、走査線選択制御信号、ワード線選択制御信号が送信される点である。行デコーダ３１Ａとメモリ行デコーダ５４Ａには同じアドレス信号が入力される。ただ、行デコーダ３１Ａは走査線選択制御信号がＯＮされている期間しか走査線を選択することができない。また、メモリ行デコーダ５４Ａも同様に、ワード線選択制御信号がＯＮされている期間しかワード線を選択することができない。そのため、これらの信号のＯＮ、ＯＦＦの制御によっては、記憶動作と表示動作とを異なるタイミングで行うことができる。
【００６３】
以上のように第３の実施の形態によれば、走査線選択制御信号に基づいて行デコーダ３１Ａの走査線選択期間を制限し、また、ワード線選択制御信号に基づいてメモリ行デコーダ５４Ａのワード線選択期間を制限するようにしたので、記憶動作及び表示動作の駆動方法の選択に対する自由度を高めることができる。そのため、方法によっては様々な駆動制御を行うことができる。
【００６４】
実施の形態４．
図５は本発明の第４の実施の形態に係るパネル１Ｃを詳細に表した図である。図５のパネル１Ｃが、図４のパネル１Ｂと異なっている点は、ｋ＝６のような場合を考慮して列選択スイッチ部５３Ａ、センスアンプ部５７Ａ及びメモリセル部５６Ａをレイアウトした点である。また列デコーダ５１Ａ及び入力制御回路５２Ａは、ｋ＝６により、それぞれ列デコーダ５１、入力制御回路５２に比べ、２倍の信号を扱う（図２のパネル１とは、この他に走査線選択制御信号線及びワード線選択制御信号線がある点で異なる）。前述したように、メモリセル部５６の行方向の長さがアクティブマトリックスＬＣＤ部２の行方向の長さ以下になるようにメモリセルを配列すると、最も効率よく、省スペース幅で１列分のメモリセルが配列できることになる。したがって、ｋビット分のメモリセルを行方向に並べた長さが、各ドットのピッチ以下になるように並べるのが理想的ではある。しかし、階調幅を拡げようとするとｋの値は大きくなる（ｋ＝６だと６４階調となり、約２６万色の表示ができる）。つまり、１ドット分のデータを記憶させるためのメモリセルの数が多くなる。そのため、ｋビット分のメモリセルをそのまま並べると、ドットのピッチより広くなることが考えられる。そこで、本実施の形態は、メモリセル部５６Ａにおいて、メモリアレイを多段構成とし、メモリセル部５６Ａの行方向の長さがアクティブマトリックスＬＣＤ部２の行方向の長さ以下になるようにメモリセルを配列するようにレイアウトし、一体形成を行う。
【００６５】
また、別の考え方として、メモリアレイの行数を走査線数の整数倍にし、１ドット分のメモリセルを複数行で構成することも考えられる。この場合、ｋビットＤＡＣ部４１はデジタルデータを時分割して処理し、データ線を駆動させる。
【００６６】
以上のように第４の実施の形態によれば、ｋビット分のメモリセルを行方向に並べた長さが、各ドットのピッチ以下にすることができない場合に、メモリアレイを多段構成とし、メモリセル部５６Ａの行方向の長さがアクティブマトリックスＬＣＤ部２の行方向の長さ以下になるように配列するようにレイアウトし、一体形成を行うようにしたので、メモリセル部５６ＡとｋビットＤＡＣ部４１との配線を容易にしつつ、省スペース化を図ることができる。
【００６７】
実施の形態５．
図６は本発明の第５の実施の形態に係るパネル１Ｄを詳細に表した図である。図６のパネル１Ｄが、図４のパネル１Ｂと異なっている点は、メモリセル部５６Ｂにおけるメモリセルの配置である。また、２画素分の画像信号が同時に入力され、列デコーダ５１Ｂが２画素を同時に選択できる点である。さらに入力制御回路５２Ａ及び列選択スイッチ部５３Ａは、それぞれ入力制御回路５２、列選択スイッチ部５３Ａに比べ、２倍の信号を扱う。
【００６８】
第４の実施の形態では、ｋビット分のメモリセルを並べた長さが画素ピッチより長くなる場合について説明した。逆に複数画素（ドット）分のメモリセルを並べた長さが１画素（ドット）分のピッチ以下であるならば、複数画素（ドット）分のメモリセルを１画素（ドット）分のピッチに対応させて並べてレイアウトし、一体形成を行うことで、より省スペース化を図ることができる。ただし、この場合でも、ワード線は共有するのではなく、あくまで走査線と同数のワード線を設けて、各ドットに対応させたメモリセルを設けておくようにする。ただ、この場合は、センスアンプ部５７の共有は可能である。
【００６９】
また、図２〜図５のように、第１〜第４の実施の形態では列デコーダ５１は１画素を選択するような構成であった。しかし、本発明はこれに限るものではなく、整数倍を同時に選択できるようにしてもよい。この場合には、画像信号はその倍数に比例して入力されることになる。
【００７０】
以上のように第５の実施の形態によれば、複数画素（ドット）分のメモリセルを並べた長さが１画素（ドット）分のピッチ以下である場合に、複数画素（ドット）分のメモリセルを１画素（ドット）分のピッチに対応させて並べてレイアウトし、一体形成を行うようにしたので、より省スペース化を図ることができる。しかもセンスアンプ部５７は共有できる。また列デコーダ５１１が２画素を同時に選択できるようにしたので、配線としては複雑になるが、駆動周波数を低下させることができ、低消費電力化を図ることができる。また、単結晶ＦＥＴよりも特性が劣るアクティブ素子で駆動させても十分な動作が得られる。
【００７１】
実施の形態６．
図７は本発明の第６の実施の形態に係るパネル１Ｅを詳細に表した図である。図７のパネル１Ｅが、図２のパネル１と異なっている点は、実際に表示を行う部分が、表示駆動部としてのデジタル対応のアクティブマトリクスＯＥＬ部８となっている点である。また、ｋビットＤＡＣ部４１を用いていない点である。ＯＥＬ（Ｏｒｇａｎｉｃ Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｔ）とは、有機ＥＬ素子のことである。このＯＥＬ素子は液晶とは異なり自発光素子である。そのため、次のような特徴を有し、ディスプレイの分野や他の分野で期待されている素子である。
（１）視野角が広い
（２）軽量薄型化が可能
（３）コントラスト比が高い
（４）低消費電力（バックライトの必要なし）
（５）分子設計によるマルチカラーの可能性
（６）電流駆動のため高精細表示が可能
【００７２】
図８はアクティブマトリクスＯＥＬ部８の回路配置を示す図である。図８は２画素分の配置を示している。前述したように、ＬＣＤにおいては液晶の寿命を延ばすという目的から交流駆動を行う必要がある。したがって、一般的には、デジタルデータをそのまま用いず、アナログ変換を行っている。通常、ＯＥＬを発光させる場合も、デジタルデータのアナログ変換を行い、例えば２トランジスタ方式を用いて、変換したアナログ信号（データ）を容量等に保持する。そして、トランジスタのアンプの出力電流を、その変換したアナログデータで制御し、ＯＥＬの発光制御をする。ただ、ＯＥＬは直流で駆動（ＤＣ駆動）する。一方、図８のように、各メモリセルに記憶された画像信号のようなデジタルデータをそのまま扱うこともできる。
【００７３】
次に、フレームメモリに記憶された表示データを表示させる方法についてＲ１（１列目の画素のＲ）のドットを例にして説明する。Ｒ１には８階調を表すために７つのＯＥＬ素子が設けられている。そして、その７つのＯＥＬ素子は、それぞれ１つのＯＥＬ素子、２つのＯＥＬ素子、４つのＯＥＬ素子に分けられ、各ビット線と対応したＲ１Ｓ、Ｒ１Ｔ、Ｒ１Ｕと接続されている。階調の差は発光面積で表される。したがって、階調０の時はＲ１Ｓ、Ｒ１Ｔ、Ｒ１Ｕを駆動させず、どの素子も発光させない。階調１の時はＲ１Ｓを駆動し、１つのＯＥＬ素子を発光させる。同様に、階調２の時はＲ１Ｔを駆動して２つのＯＥＬ素子を発光させ、階調３の時はＲ１ＳとＲ１Ｔを駆動して、３つのＯＥＬ素子を発光させる。この組み合わせにより、階調を表現するのである。これは、Ｇ及びＢのドットに関しても同様である。
【００７４】
ここで、ＯＥＬはＤＣ駆動でよいので表示を変更させる必要がない場合は、通常、反転駆動等によるリフレッシュは必要がない。ただ、図８ではダイナミック回路を用いているので、表示に変更がなくても、一定期間毎にフレームメモリ部５の各メモリセルに記憶されたデータに基づいてリフレッシュし、表示を維持する必要がある。
【００７５】
図７は第１の実施の形態である図２に対応させて記載しているが、第２〜第５の実施の形態のそれぞれのパネルを採用した表示装置にアクティブマトリクスＯＥＬ部８を適用できるのはもちろんいうまでもないことである。
【００７６】
また、第６の実施の形態では、いわゆる面積階調によりデジタル駆動を行う例を示しているが、例えば時分割駆動によりデジタル駆動を行う構成であっても、或いは、面積階調及び時分割階調を組み合わせてデジタル駆動を行う構成であっても構わない。時分割駆動とするには、一定周期で繰り返されるタイミング信号に同期して、各画素の各ビットのデジタル信号に対応した各ビット毎に異なる期間で、ＯＥＬ素子にオン／オフ信号を印加すればよい。
【００７７】
以上のように第６の実施の形態によれば、表示に自発光素子であるＯＥＬ素子を用いるようにしたので、第１〜第５の実施の形態における効果を得られるだけでなく、バックライト不要による低消費電力や軽量化等を図ることができる。しかも、フレームメモリ部５に記憶するデジタルデータをアナログ変換することなくそのまま用いて階調表示をすることも可能なので、ＤＡＣのような回路を用いなくてもよく、周辺回路の省スペース化を図ることができるとともに、消費電力の低減が図られる。
【００７８】
実施の形態７．
図９は本発明の第７の実施の形態に係るパネル１Ｆを詳細に表した図である。図９のパネル１Ｆが、図７のパネル１Ｅと異なっている点は、実際に表示を行う部分が、表示駆動部としてのアクティブマトリクスＬＣＤ部２Ａとなっている点である。
【００７９】
なお、図９のパネル１Ｆが、図２のパネル１と異なっている点は、実際に表示を行う部分が、デジタル対応のアクティブマトリクスＬＣＤ部２Ａとなっている点である。また、ｋビットＤＡＣ部４１を用いていない点である。
【００８０】
図１０はアクティブマトリクスＬＣＤ部２Ａの回路配置を示す図である。図１０は２画素分の配置を示している。前述したように、ＬＣＤにおいては、液晶の寿命を延ばすという目的から交流駆動を行う必要があるため、一般的には、デジタルデータをそのまま用いず、アナログ変換を行っている。図１０の構成は、後述のように、ＬＣＤにおいて、各メモリセルに記憶された画像信号のようなデジタルデータをそのまま扱うこともできるようにしたものである。
【００８１】
次に、フレームメモリに記憶された表示データを表示させる方法についてＲ１（１列目の画素のＲ）のドットを例にして説明する。Ｒ１には８階調を表すために、それぞれが独立した画素電極に覆われた３つの液晶領域が設けられている。そして、その３つの液晶領域は、それらの面積比が１：２：４となっており、各ビット線と対応したＲ１Ｓ、Ｒ１Ｔ、Ｒ１Ｕと接続されている。また、アクティブマトリクスＬＣＤ部２Ａの液晶領域以外の部分、つまり画素電極以外全ての部分は、遮光されている。よって、階調の差は透過状態となっている液晶領域の面積で表される。したがって、階調０の時はＲ１Ｓ、Ｒ１Ｔ、Ｒ１Ｕを駆動させず、どの液晶領域も遮光状態とする。階調１の時はＲ１Ｓを駆動し、面積比１の液晶領域を透過状態とする。同様に、階調２の時はＲ１Ｔを駆動して面積比２の液晶領域を透過状態とし、階調３の時はＲ１ＳとＲ１Ｔを駆動して、面積比１と面積比２の液晶領域を透過状態とする。この組み合わせにより、階調を表現するのである。これは、Ｇ及びＢのドットに関しても同様である。
【００８２】
そして、本実施の形態では、各液晶領域に電圧を印加するための共通給電線ＶＬＣには、矩形波を供給するようになっている。共通給電線ＶＬＣに供給される矩形波の電圧は、正負両方の電位のそれぞれが液晶を完全に立ち上げることができる電圧であり、また、その矩形波の周波数は、通常の液晶表示装置における交流駆動の周波数と同じである。これにより、デジタル対応のアクティブマトリクスＬＣＤ部２Ａが実現されている。
【００８３】
なお、本実施の形態の図１０にあっても、上記第６の実施の形態の図８と同様に、ダイナミック回路を用いているので、一定期間毎にフレームメモリ部５の各メモリセルに記憶されたデータに基づいてリフレッシュし、表示を維持する必要がある。
【００８４】
また、図９は第１の実施の形態である図２に対応させて記載しているが、第２〜第５の実施の形態のそれぞれのパネルを採用した表示装置に、デジタル対応のアクティブマトリクスＬＣＤ部２Ａを適用できるのはもちろんいうまでもないことである。
【００８５】
そして、第７の実施の形態は透過型のＬＣＤを前提として構成等を説明しているが、反射型のＬＣＤであっても同様の思想は適用可能である。反射型のＬＣＤであると、画素電極の下側にもデバイスを配置できるため、より複雑な回路でも実現可能であり、多ビット化を図る上で有利である。
【００８６】
また、第７の実施の形態では、いわゆる面積階調によりデジタル駆動を行う例を示しているが、例えば時分割駆動によりデジタル駆動を行う構成であっても、或いは、面積階調及び時分割階調を組み合わせてデジタル駆動を行う構成であっても構わない。時分割駆動とするには、一定周期で繰り返されるタイミング信号に同期して、各画素の各ビットのデジタル信号に対応した各ビット毎に異なる期間で、液晶にオン／オフ信号を印加すればよい。
【００８７】
以上のように第７の実施の形態によれば、フレームメモリ部５に記憶するデジタルデータをアナログ変換することなくそのまま用いて階調表示をすることも可能なので、ＤＡＣのような回路を用いなくてもよく、周辺回路の省スペース化を図ることができるとともに、消費電力の低減が図られる。
【００８８】
実施の形態８．
なお、上述の実施の形態は、カラーディスプレイを前提に説明したが、本発明はモノクロディスプレイにも対応できる。
【００８９】
産業上の利用の可能性
以上のようにこの表示装置によれば、例えば多結晶シリコン上にＴＦＴだけでなく、周辺回路を含めて一体形成する場合に、列デコーダ部、列選択スイッチ部及びデータ線ドライバ部だけでなく、少なくとも表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセル部のメモリセルを、表示駆動部の行方向の長さに対応して割り付けるようにした（例えば、列デコーダ部、列選択スイッチ部、データ線ドライバ及びメモリセル部を、それらの行方向長さが表示駆動部の行方向長さ以下となるように割り付けるようにした）ので、効率よく、省スペース幅で１列分のメモリセルが配列できる。
【００９０】
また、上述した表示装置によれば、例えば有機ＥＬ素子を用いて表示制御を行う表示駆動回路を、周辺回路を含めて多結晶シリコン上に一体形成する場合に、列デコーダ部、列選択スイッチ部及びデータ線ドライバ部だけでなく、少なくとも表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセル部のメモリセルを、表示駆動部の行方向の長さに対応して割り付けるようにした（例えば、列デコーダ部、列選択スイッチ部、データ線ドライバ部及びメモリセル部を、それらの行方向長さが表示駆動部の行方向長さ以下となるように割り付けるようにした）ので、効率よく、省スペース幅で１列分のメモリセルが配列できる。
【００９１】
また、上述した表示装置によれば、例えば多結晶シリコン上に、液晶を用いて表示制御を行う表示駆動回路を周辺回路を含めて一体形成する場合に、列デコーダ部及び列選択スイッチ部だけでなく、少なくとも表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセル部のメモリセルを、表示駆動部の行方向の長さに対応して割り付けるようにした（例えば、列デコーダ部、列選択スイッチ部及びメモリセル部を、それらの行方向長さが表示駆動部の行方向長さ以下となるように割り付けるようにした）ので、効率よく、省スペース幅で１列分のメモリセルが配列できる。また、有機ＥＬ素子はＤＣ駆動するので、デジタル信号である画像信号を直接用いることもできるので、例えばＤＡＣのような回路を設ける必要がなくなる。
【００９２】
また、上述した表示装置によれば、例えば多結晶シリコン上に、有機ＥＬ素子を用いて表示制御を行う表示駆動回路を周辺回路を含めて一体形成する場合に、列デコーダ部及び列選択スイッチ部だけでなく、少なくとも表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセル部のメモリセルを、表示駆動部の行方向の長さに対応して割り付けるようにした（例えば、列デコーダ部、列選択スイッチ部及びメモリセル部を、それらの行方向長さが表示駆動部の行方向長さ以下となるように割り付けるようにした）ので、効率よく、省スペース幅で１列分のメモリセルが配列できる。また、有機ＥＬ素子はＤＣ駆動するので、デジタル信号である画像信号を直接用いることもできるので、例えばＤＡＣのような回路を設ける必要がなくなる。
【００９３】
また、上述した表示装置によれば、表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルの数を冗長に構成しても、それを表示部の行方向の長さに基づいて割り付けるようにした（例えば、メモリセル部の行方向長さが表示駆動部の行方向長さ以下となるように割り付けるようにした）ので、効率よく、省スペース幅を図ることができる。
【００９４】
また、上述した表示装置によれば、走査線と等しい数だけ設けたワード線を選択して駆動させるワード線ドライバ部をさらに基板上に集積して一体形成し、メモリセル部を表示駆動部のドット配列に対応したメモリアレイで構成するようにし、１画面分を表示するために必要な画像信号を記憶するようにしたので、外部とのデータ量のやりとりを少なくして低消費電力を図ることができる。
【００９５】
また、上述した表示装置によれば、走査線ドライバ部、ワード線ドライバ部はアドレス信号に基づいて駆動させる走査線、ワード線を選択できるようにしたので、順次走査する必要がなく、アドレス信号に応じたランダムな走査線の選択及び駆動ができ、表示データを必要に応じて書き換える際に都合がよい。
【００９６】
また、上述した表示装置によれば、走査線ドライバ部とワード線ドライバ部同じ線を共有するようにしたので、配線の簡素化及び回路面積縮少による省スペース化を図ることができる。
【００９７】
また、上述した表示装置によれば、走査線ドライバ部とワード線ドライバ部には独立したアドレス信号を入力するようにしたので、記憶動作及び表示動作の自由度を高めることができる。
【００９８】
また、上述した表示装置によれば、走査線ドライバ部は、走査線ドライバ制御信号が入力されている間だけ、アドレス信号に基づいて走査線の選択駆動動作を行い、ワード線ドライバ部は、ワード線ドライバ制御信号が入力されている間だけ、アドレス信号に基づいてワード線の選択駆動動作を行うようにしたので、記憶動作及び表示動作の駆動方法の選択に対する自由度を高めることができる。そのため、方法によっては様々な駆動制御を行うことができる。
【００９９】
また、上述した表示装置によれば、列デコーダ部は、アドレス信号により画像信号を記憶させるメモリセルをランダムに選択できるようにしたので、同一走査線上のドットに順次書き込んでいく必要はなく、ランダムな書き込みを行え、表示データを必要に応じて書き換える際に都合がよい。
【０１００】
また、上述した表示装置によれば、１画素単位で画像信号を入力するようにし、列デコーダ部は、その入力に基づいて表示の変更単位となる１画素分のメモリセルを選択するようにしたので、都合がよい。
【０１０１】
また、上述した表示装置によれば、複数画素単位で画像信号を入力するようにし、列デコーダ部は、その入力に基づいて複数画素分のメモリセルを選択するようにしたので、配線としては複雑になるが、駆動周波数を低下させることができ、低消費電力化を図ることができる。また、単結晶ＦＥＴよりも特性が劣るアクティブ素子で駆動させても十分な動作が得られる。
【０１０２】
また、上述した表示装置によれば、画像信号の入力配線及び列選択スイッチ部は、メモリセル部を挟んで表示駆動部と反対側に形成するようにしたので、配線の交差を少なくして低消費電力を図り、またスイッチング等の影響による表示画面のノイズ重畳を防ぐことができる。
【０１０３】
また、上述した表示装置によれば、多段構成にして構成し、形成するようにしたので、例えば階調数増加による１ドット分のメモリセル増加により、表示駆動部の行方向の長さに対応させてメモリセルが割り付けられない場合にも配線を容易にしつつ、省スペース化を図ることができる。
【０１０４】
また、上述した表示装置によれば、複数行により構成したので、例えば階調数増加による１ドット分のメモリセル増加により、表示駆動部の行方向の長さに対応させてメモリセルが割り付けられない場合に、列方向の長さが広がるものの、行方向の長さを抑えることができる。
【０１０５】
また、上述した表示装置によれば、表示駆動部の行方向の長さに対応させて複数行分のメモリセルが割り付けられる場合は、表示駆動部の複数行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを表示駆動部の行方向の長さに対応させて割り付けた（例えば、メモリセルを行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けた）メモリアレイで構成したので、より省スペース化を図ることができる。
【０１０６】
また、上述した表示装置によれば、アドレス信号を送信するタイミングを制御するタイミングコントローラ部と、画像信号の送信を制御するメモリコントローラ部とをさらに基板上に集積し、一体形成し、表示を制御するのに必要な周辺回路を全てシステマティックに同一基板上に一体形成するようにしたので、システム全体を低コスト、高信頼性、省スペース化することができる。
【０１０７】
また、上述した表示装置によれば、表示駆動部とメモリセル部との間にＤ／Ａ変換器を設けて、アナログ信号に変換された画像信号を表示駆動部に供給するようにしているから、アナログ信号対応の表示駆動部で表示を行うことができる。
【０１０８】
また、上述した表示装置によれば、表示駆動部とメモリセル部とを直結して、デジタル信号でなる画像信号を表示駆動部に直接供給するようにしているから、デジタル信号対応の表示駆動部で表示を行うことができるとともに、消費電力の低減も図られる。
【図面の簡単な説明】
【０１０９】
図１は、本発明の第１の実施の形態に係る表示装置を含めたシステムの概念を表すブロック図である。図２は、パネル１を詳細に表した図である。図３は、本発明の第２の実施の形態に係るパネル１Ａを詳細に表した図である。図４は、本発明の第３の実施の形態に係るパネル１Ｂを詳細に表した図である。図５は、本発明の第４の実施の形態に係るパネル１Ｃを詳細に表した図である。図６は、本発明の第５の実施の形態に係るパネル１Ｄを詳細に表した図である。図７は、本発明の第６の実施の形態に係るパネル１Ｅを詳細に表した図である。図８は、アクティブマトリクスＯＥＬ部８の回路配置を示す図である。図９は、本発明の第７の実施の形態に係るパネル１Ｆを詳細に表した図である。図１０は、アクティブマトリクスＬＣＤ部２Ａの回路配置を示す図である。図１１は、ＴＦＴディスプレイによる表示装置により表示を行うためのシステムのブロック図である。

Claims (17)

1. 表示の最小単位をドットとし、光源色である赤、青及び緑を発色表示させるために設けられた３ドットを１画素としたとき、１ドット当たりｋ（ｋは２以上の自然数）ビットの画像信号に基づいて画像を表示する表示装置であって、
   前記ドットに対応させて複数の走査線及び複数のデータ線を格子状に形成し、各交点に対応させて能動素子を設け、走査線及びデータ線の駆動により液晶を用いた表示制御をする表示駆動部と、
   列方向の長さが前記表示駆動部の列方向の長さ以下になるように割り付けられ、前記走査線を選択して駆動させる走査線ドライバ部と、
   少なくとも前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルが、その行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられるメモリセル部と、
   行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、一又は複数の画素単位で入力される画像信号を記憶させる複数のメモリセルを順次選択する列デコーダ部と、
   行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、該列デコーダ部の選択と前記画像信号とに基づいてスイッチングし、前記列デコーダ部に選択された複数のメモリセルに画像信号を記憶させる列選択スイッチ部と、
   行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、前記メモリセル部に記憶された画像信号に基づいて前記データ線を駆動させるデータ線ドライバ部と、
   を半導体又は絶縁体の基板上に集積し、一体形成し、
   前記画像信号の各ビットに対応するｋ個のメモリセルは、前記ドットのピッチ以下に配列され、
   前記走査線ドライバ部は、表示を変更する前記ドットを表示位置として指定するアドレス信号に基づいて、前記走査線を選択する、
   ことを特徴とする表示装置。
2. 表示の最小単位をドットとし、光源色である赤、青及び緑を発色表示させるために設けられた３ドットを１画素としたとき、１ドット当たりｋ（ｋは２以上の自然数）ビットの画像信号に基づいて画像を表示する表示装置であって、
   前記ドットに対応させて複数の走査線及び複数のデータ線を格子状に形成し、各交点に対応させて能動素子を設け、走査線及びデータ線の駆動により、前記能動素子に接続された有機ＥＬ素子を発光させて表示制御をする表示駆動部と、
   列方向の長さが前記表示駆動部の列方向の長さ以下になるように割り付けられ、前記走査線を選択して駆動させる走査線ドライバ部と、
   少なくとも前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルが、その行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられるメモリセル部と、
   行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、一又は複数の画素単位で入力される画像信号を記憶させる複数のメモリセルを順次選択する列デコーダ部と、
   行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、該列デコーダ部の選択と前記画像信号とに基づいてスイッチングし、前記列デコーダ部に選択された複数のメモリセルに画像信号を記憶させる列選択スイッチ部と、
   行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けられ、前記メモリセル部に記憶された画像信号に基づいて前記データ線を駆動させるデータ線ドライバ部と、
   を半導体又は絶縁体の基板上に集積し、一体形成し、
   前記画像信号の各ビットに対応するｋ個のメモリセルは、前記ドットのピッチ以下に配列され、
   前記走査線ドライバ部は、表示を変更する前記ドットを表示位置として指定するアドレス信号に基づいて、前記走査線を選択する、
   ことを特徴とする表示装置。
3. 前記表示駆動部の行方向の長さに対応して割り付けられ、前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルの数を、冗長に構成することを特徴とする特許請求の範囲第１又は２項に記載の表示装置。
4. 前記メモリセル部は、前記走査線の数と等しい数だけ設けられた各ワード線に、前記１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを接続して、前記表示駆動部のドット配列に対応したメモリアレイで構成され、また、前記ワード線を選択して駆動させるワード線ドライバ部を、さらに前記基板上に集積し、一体形成することを特徴とする特許請求の範囲第１又は２項に記載の表示装置。
5. 記憶位置を示すアドレス信号に基づいて、前記ワード線ドライバ部は前記ワード線を選択することを特徴とする特許請求の範囲第４項記載の表示装置。
6. 前記走査線ドライバ部と前記ワード線ドライバ部には同じアドレス信号が入力されることを特徴とする特許請求の範囲第５項記載の表示装置。
7. 前記走査線ドライバ部と前記ワード線ドライバ部には独立したアドレス信号が入力されることを特徴とする特許請求の範囲第５項記載の表示装置。
8. 前記走査線ドライバ部は、走査線ドライバ制御信号が入力されている間だけ、前記アドレス信号に基づいて前記走査線の選択駆動動作を行い、また、前記ワード線ドライバ部は、ワード線ドライバ制御信号が入力されている間だけ、前記アドレス信号に基づいて前記ワード線の選択駆動動作を行うことを特徴とする特許請求の範囲第５項記載の表示装置。
9. 前記列デコーダ部は、前記アドレス信号に基づいて、入力される画像信号を記憶させるメモリセルを選択することを特徴とする特許請求の範囲第５項記載の表示装置。
10. 前記メモリセル部に記憶させる画像信号の入力配線及び前記列選択スイッチ部は、前記メモリセル部を挟んで表示駆動部と反対側に形成されることを特徴とする特許請求の範囲第１又は２項に記載の表示装置。
11. 前記メモリセル部は、前記表示駆動部の行方向の長さに対応させてメモリセルが割り付けられ、多段構成で形成されることを特徴とする特許請求の範囲第１又は２項に記載の表示装置。
12. 前記走査線の数の整数倍の数のワード線を設け、前記メモリセル部は、前記表示駆動部の１行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを前記整数倍の数のワード線に分けて接続させたメモリアレイで構成されることを特徴とする特許請求の範囲第４項記載の表示装置。
13. 前記メモリセル部は、前記表示駆動部の複数行のドット分の表示制御を行うだけの画像信号を記憶できる数のメモリセルを行方向の長さが前記表示駆動部の行方向の長さ以下になるように割り付けたメモリアレイで構成されることを特徴とする特許請求の範囲第１又は２項に記載の表示装置。
14. 前記アドレス信号を送信するタイミングを制御するタイミングコントローラ部と、
    前記画像信号の送信を制御するメモリコントローラ部と、
    をさらに前記基板上に集積し、一体形成することを特徴とする特許請求の範囲第５乃至１３項のいずれかに記載の表示装置。
15. 前記表示駆動部と前記メモリセル部との間にＤ／Ａ変換器を設けることにより、前記メモリセル部に記憶されているデジタル信号でなる前記画像信号を、アナログ信号に変換してから前記表示駆動部に供給するようになっている特許請求の範囲第１又は２項に記載の表示装置。
16. 前記表示駆動部と前記メモリセル部とを直結することにより、前記メモリセル部に記憶されているデジタル信号でなる前記画像信号を前記表示駆動部に供給するようになっている特許請求の範囲第１又は２項に記載の表示装置。
17. 前記表示駆動部は、面積階調又は時分割階調若しくはそれらの組み合わせによってデジタル駆動を行うようになっている特許請求の範囲第１６項記載の表示装置。

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