JP3720994B2

JP3720994B2 - Test board for semiconductor devices

Info

Publication number: JP3720994B2
Application number: JP37480698A
Authority: JP
Inventors: 弘之 ▲吉▼岡; 守成田; 克己熊澤; 敏明冨永; 知一北岡; 仁居鶴
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1998-12-28
Filing date: 1998-12-28
Publication date: 2005-11-30
Anticipated expiration: 2018-12-28
Also published as: JP2000193715A

Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置用テストボードに係り、特にプリント基板上に半導体装置を実装する複数のソケットが配設される半導体装置用テストボードに関する。
近年、半導体装置のテスト（主には、メモリー品種バーンイン・ストレス試験）は、テストバーンイン化へと進んでいる。このバーンイン試験は、プリント基板上に複数のＩＣソケットが配設された半導体装置用テストボード（以下、単にテストボードという）を用いて実施される。
【０００２】
具体的には、テストボードに設けられた複数のＩＣソケットに半導体装置を実装し、このテストボードをテスト装置（バーンイン試験装置）に実装してバーンイン試験が実施される。
また、テストボードをテスト装置に実装しバーンイン試験をスタートする前に、半導体装置のＩＣソケットへの実装状態を認識する簡単なファンクション試験が行なわれている。このファンクション試験では、ＩＣソケットに半導体装置が“実装されている”、或いは“未実装”の認識処理が行なわれ、“実装されている”と認識された半導体装置に対してのみ最後まで試験の結果が取得される構成となっている。
【０００３】
【従来の技術】
従来のファンクション試験は、テストボードに配設された各ＩＣソケットのコンタクトピンに信号を供給し、その出力信号に基づき半導体装置の実装状態、及び半導体装置の初期動作試験（例えば、簡単なコンタクトチェック）を行なっていた。
【０００４】
即ち、半導体装置の入力端子にハイ／ローレベル信号（Ｈ／Ｌ信号）を書き込んだ後、読み込みモードへ設定後、所定の出力端子からハイ／ローレベルの出力信号（Ｈ／Ｌ信号）が出力された場合、半導体装置はＩＣソケットに確実に実装されていると、また半導体装置は正常な動作をしていると判断する。また、入力端子にＨ信号を供給した時、所定の出力端子からローレベルの出力信号（Ｌ信号）が出力された場合、半導体装置はＩＣソケットに未実装であり、かつ半導体装置は不良であると判断していた。
【０００５】
ところで、半導体装置をＩＣソケットに実装するには、挿入／抜取り装置（以下、Ｉ／Ｒ装置という）が用いられるが、このＩ／Ｒ装置により半導体装置をＩＣソケットに実装する際、稀ではあるが半導体装置が傾いて実装される場合がある。このような場合には、ＩＣソケットにＨ信号を供給しても、半導体装置はＩＣソケットに適正に実装されていないため、出力信号はローレベルの信号（Ｌ信号）となってしまう。
【０００６】
このため、ファンクション試験においてＬ信号が出力された場合には、半導体装置の実装状態及び良否状態の認識結果には、以下のような種々の態様が発生する。
▲１▼半導体装置はＩＣソケットに適正に実装されているが、半導体装置自身が壊れている（不良である）ため、Ｌ信号が出力される場合、
▲２▼半導体装置のＩＣソケットに対する実装状態が不良であるため、Ｌ信号が出力される場合、
▲３▼本当に半導体装置がＩＣソケットに実装されていない（未実装）であるため、Ｌ信号が出力される場合、
の３通りのケースが考えられる。上記の▲１▼〜▲３▼のいずれの場合においも、従来では「未実装（半導体装置無し）」として取り扱われ、よってテスト結果は取得されなかった。
【０００７】
また、ファンクション試験及びこれに続くバーンイン試験が終了すると、前記したＩ／Ｒ装置により半導体装置はテストボードから抜き取られ、キャリア等に収納される。この際、半導体装置の実装認識結果は、フロッピィディスク等の媒体或いはオンラインによりＩ／Ｒ装置にも送られており、よってファンクション試験において「未実装」と判断されたＩＣソケットに対しては、Ｉ／Ｒ装置は半導体装置の抜取り処理を行なわない。よって、上記の▲１▼及び▲２▼の場合には、半導体装置がＩＣソケットに抜き残しの状態となる。そこで従来では、ファンクション試験で得られた認識結果と、Ｉ／Ｒ装置による半導体装置の実装状態を示す実装情報とを比較することが行なわれており、両者が一致した場合には適正に実装処理が行なわれたと判断していた。
【０００８】
【発明が解決しようとする課題】
しかるに、上記のファンクション試験で得られた認識結果（以下、認識データという）と、Ｉ／Ｒ装置からの実装情報（以下、実装マップデータという）との比較処理は、予めＩ／Ｒ装置側から実装マップデータをテスト装置側に吸い上げ、その実装マップデータと認識データとの比較照合で始めて半導体装置の実装状態（半導体装置の有無）を認識できる。
【０００９】
この際、テスト装置とＩ／Ｒ装置がオンラインとなっていない場合、認識データと実装マップデータの比較を直接テスト装置側で行なうことができないため、テスト装置からテストボードを一度引き出し、プリンタ等により打ち出した実装マップデータとテストボードの実際の実装状態との比較チェックを目視により行なっていた。また、他の方法としては、認識データ及び実装マップデータをフロッピーディスクに格納し、これを他のサーバーに入れ比較検証することが行なわれていた。
【００１０】
しかるに、何れの方法においても手間が掛かり、試験効率の低下を招いていた。また、目視による比較チェックの場合には、人為的なミスが発生するおそれがあり、認識処理の信頼性が低下してしまう。
一方、テスト装置とＩ／Ｒ装置のオンライン化できた場合であっても、半導体装置が良品として認識され、かつ実装位置位も適正位置であると認識されれば問題がないが、例えば、ＩＣソケットのコンタクト性の不具合い等で不良であると認識された場合、半導体装置を不具合の生じていない他の空きソケット（初回は、未実装であった箇所）へ移すこととなる。このような場合には、オンライン情報で得た実装マップデータも登録変更する必要がある。この登録変更処理は人手により実施するしか方法がなく、よってデータ登録（変更）作業時に登録ミスの危険性も潜在している。
【００１１】
本発明は上記の点に鑑みてなされたものであり、試験時における試験処理の容易化を図ると共に信頼性の高い試験を行い得る半導体装置用テストボードを提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記の課題を解決するために本発明では、次に述べる各手段を講じたことを特徴とするものである。
請求項１記載の発明は、
基板と、
該基板上に複数個配設されており、半導体装置が実装される台座と、前記半導体装置に設けられた外部接続端子と電気的に接続するコンタクト部材とを具備したソケットと
を設けた半導体装置用テストボードにおいて、
前記台座を複数個に分割し、該分割された各台座毎に前記半導体装置の実装状態を認識する実装状態認識装置を設けたことを特徴とするものである。
【００１３】
また、請求項２記載の発明は、
前記請求項１記載の半導体装置用テストボードにおいて、
前記実装状態認識装置を、
前記半導体装置の実装により変位するよう構成された前記台座と、
前記台座の下部に配設され、前記台座の変位に伴い信号を出力するスイッチ素子とにより構成したことを特徴とするものである。
【００１４】
また、請求項３記載の発明は、
前記請求項２記載の半導体装置用テストボードにおいて、
前記スイッチ素子を少なくとも２本以上の導電ポゴピンにより構成したことを特徴とするものである。
また、請求項４記載の発明は、
前記請求項３記載の半導体装置用テストボードにおいて、
前記導電ポゴピンに導電領域と絶縁領域とを形成すると共に、前記台座に前記導電ポゴピンと部分的に接続する接続領域を形成し、
前記半導体装置の実装に伴う前記台座の変位に伴い、前記半導体装置が適正実装された状態において前記接続領域が前記導電領域と電気的に接続し、前記半導体装置が更に押し込まれた状態で前記接続領域が前記絶縁領域に位置するよう構成したことを特徴とするものである。
【００１５】
また、請求項５記載の発明は、
前記請求項１記載の半導体装置用テストボードにおいて、
前記プリント基板または前記半導体装置を前記ソケットに実装する実装装置に配設されたテストボード受け台に、前記複数のソケットに夫々配設された前記実装状態認識装置を閉ループ状に接続して閉ループ回路を形成する接続パターンを設け、
該閉ループ回路の端部から出力される信号に基づき前記半導体装置の実装状態を認識するよう構成したことを特徴とするものである。
【００１６】
また、請求項６記載の発明は、
前記請求項１記載の半導体装置用テストボードにおいて、
前記プリント基板上に設けられた複数の前記ソケットに夫々設けられた前記実装状態認識装置に対し、一括的に電源供給する共通電源配線を設けると共に、個々の前記実装状態認識装置から個別に信号を取り出す個別信号配線を設けたことを特徴とするものである。
【００１７】
また、請求項７記載の発明は、
前記請求項１乃至６のいずれかに記載の半導体装置用テストボードにおいて、前記プリント基板上に、前記実装状態認識装置から出力される信号に基づき、前記半導体装置の実装状態の認識処理を行なう実装状態認識回路を設けたことを特徴とするものである。
【００１８】
上記した各手段は、次のように作用する。
請求項１記載の発明によれば、
台座に半導体装置の実装状態を認識する実装状態認識装置を設けたことにより、実装される各半導体装置に対し、「未実装（半導体無し）」，「不良品（半導体装置の故障等）」，「実装状態不安定（例えば、傾いて実装されている等）」を区別して自動認識することが可能となる。これにより、半導体装置がソケットに対して傾いて実装されているような場合も、半導体装置が実装されていると判断される。
【００１９】
よって、半導体装置が実装されているにも拘わらず「未実装」と認識されることはなくなり、従来必要とされた目視試験及びデータ格納処理を無くすることができ、認識処理の容易化，効率化，及び信頼性の向上を図ることができる。また、正常に実装されている半導体装置に対してのみ、動作試験を行なう信号を供給することが可能となり、半導体装置の動作試験の精度向上を図ることができる。
また、台座を複数個に分割し、この分割された各台座毎に実装状態認識装置を設けたことにより、実装時における半導体装置の実装状態をより精度よく認識することが可能となり、認識精度の向上を図ることができる。
【００２０】
また、請求項２記載の発明によれば、
半導体装置の実装により変位するよう構成された台座と、この台座の変位に伴い信号を出力するスイッチ素子とにより実装状態認識装置を構成したことにより、簡単な構成で確実に半導体装置の実装状態を認識することができる。
また、請求項３記載の発明によれば、
スイッチ素子を少なくとも２本以上の導電ポゴピンにより構成したことにより、半導体装置の実装状態を２本以上の導電ポゴピンの「ハイレベル」，「ローレベル」状態から認識することができ、認識処理の容易化を図ることができる。
【００２１】
また、請求項４記載の発明によれば、
半導体装置の実装に伴う台座の変位に伴い、半導体装置が適正実装された状態において接続領域が導電ポゴピンの導電領域と電気的に接続し、半導体装置が更に押し込まれた状態で導電ポゴピンの接続領域が絶縁領域に位置するよう構成したことにより、半導体装置が実装されたことを台座の接続領域と導電ポゴピンの導電領域との電気的接続により認識することができる。また、半導体装置が完全に実装された状態では、導電ポゴピンの接続領域は台座の絶縁領域に位置するため、認識処理が終了した後は導電ポゴピンに接続された配線は自由な状態（認識処理には用いないフリーな状態）となる。このため、認識処理後において、この配線を信号ライン配線として用いることができ、配線の利用効率の向上及び配線数の削減を図ることができる。
【００２２】
また、請求項５記載の発明によれば、
複数のソケットに夫々配設された実装状態認識装置を閉ループ状に接続して閉ループ回路を形成する接続パターンを設け、この閉ループ回路の端部から出力される信号に基づき半導体装置の実装状態を認識するよう構成したことにより、複数のソケットに夫々配設される半導体装置の実装状態を少ない配線数で検出することができ、配線形成の容易化を図れると共に試験効率の向上を図ることができる。
【００２３】
また、半導体装置をソケットに実装する実装装置に配設されたテストボード受け台に接続パターンを設けた場合には、半導体装置をテストボード受け台に実装されたテストボードに実装した時点で、即ちテストボードをテスト装置に実装する前に、半導体装置の実装状態を認識することが可能となる。よって、パーンイン等の試験を行なうテスト装置側で、半導体装置の実装状態を認識する処理を行なう必要がなくなり、試験の効率化を図ることができる。
【００２４】
また、請求項６記載の発明によれば、
プリント基板上に設けられた複数のソケットに夫々設けられた実装状態認識装置に対し、一括的に電源供給する共通電源配線を設けると共に、個々の実装状態認識装置から個別に信号を取り出す個別信号配線を設けたことにより、「実装状態不安定」とされたソケットを即座に特定することができる。
【００２５】
また、請求項７記載の発明によれば、
プリント基板上に、実装状態認識装置から出力される信号に基づき半導体装置の実装状態の認識処理を行なう実装状態認識回路を設けたことにより、即ちテストボード側に実装状態認識回路が設けられることにより、テストボードが接続されるテスト装置側の装置構成の簡単化及び認識処理の軽減を図ることができる。
【００２６】
【発明の実施の形態】
次に、本発明の実施の形態について図面と共に説明する。
図１は、本発明の第１実施例であるテストボード１０Ａの要部を拡大した構成図である。テストボード１０Ａは、大略するとＩＣソケット１１とプリント基板１２とにより構成されている。図１では１個のＩＣソケット１１のみを示しているが、ＩＣソケット１１はプリント基板１２上に複数個（例えば、１２個）配設されている。
【００２７】
ＩＣソケット１１は半導体装置１を実装するものであり、大略すると半導体装置１のリード２と電気的に接続されるコンタクトピン１３と、半導体装置１の実装状態をほ認識する実装状態認識装置１４（以下、単に認識装置という）を有した構成とされている。コンタクトピン１３は、リード２と同数配設されており、コンタクト圧を生成するために湾曲されてバネ性を有した構成とされている。
【００２８】
認識装置１４は、大略すると台座１５と導電ポゴピン１６（以下、ポゴピンという）とにより構成されている。台座１５は、実装される半導体装置１の底面と当接するよう構成されている。また、本実施例では、この台座１５は半導体装置１の実装に伴い、図中上下に移動可能な構成されている。
ポゴピン１６は台座１５の下部に複数（図１に示す例では２本）設けられており、半導体装置１の実装に伴い台座１５が下動し、半導体装置１が所定の実装位置まで実装された際に導通する構成となっている。
【００２９】
図２は、認識装置の具体例（第１実施例）を示している。同図に示す認識装置１４Ａでは、プリント基板１２に一対のパッド２０が形成されてい。この一対のパッド２０の内、図中左側に位置するパッド２０は入力側パッドであり、基準電圧（ハイ（Ｈ）信号）が印加されている。また、図中右側に位置するパッド２０は出力側パッドであり、図示しないテスト装置に接続されている。
【００３０】
また、台座１５Ａの下面には導電板１９が配設されており、この導電板１９に一対のポゴピン１６が下方に向け延出するよう構成されている。ポゴピン１６は、前記したパッド２０と対向する位置に棒状の導電領域１７が形成されると共に、この導電領域１７と導電板１９との間に絶縁領域１８が形成されている。また、一対のポゴピン１６に夫々形成された導電領域１７は導電板１９により電気的に接続された構成となっている。
【００３１】
上記構成構成の認識装置１４Ａにおいて、半導体装置１が正常に実装された場合は、台座１５Ａは水平状態を維持しつつ下動し、よって図２（Ｂ）に示す如く一対のポゴピン１６に夫々形成された導電領域１７の先端部はプリント基板１２に形成された一対のパッド２０に夫々接続し、よって一対のパッド２０は導通される。これにより、図中右側に位置する出力側パッド２０はハイレベルとなる。
【００３２】
一方、半導体装置１が傾いてＩＣソケット１１に実装された場合には、台座１５Ａも傾いた状態となる。この状態では、一対のポゴピン１６が共に一対のパッド２０に接続することはなく、よって図中右側に位置する出力側パッド２０はローレベルを維持する。従って、出力側パッド２０に接続された配線の出力状態を検知することにより、半導体装置１が適正に実装されたことを認識することができる。
【００３３】
図３乃至図７は、認識装置に用いられるポゴピンの各種実施例を示している。図4 乃至図５に示すポゴピン２１Ａは、大略するとヘッド部２３Ａ，シャフト２４，バネ２５，スペーサ２６，及びＥリング２７等により構成されている。
ヘッド部２３Ａは、例えば導電性金属を胴部分が円筒状で先端部分が球状とされた形状とさてれいる。また、ヘッド部２３Ａの中央部には、絶縁材料よりなるシャフト２４が圧入されている。このシャフト２４には、上部からバネ２５，スペーサ２６，及びＥリング２７が挿通されている。
【００３４】
尚、スペーサ２６及びＥリング２７は、絶縁材料により形成されている。バネ２５を介して後述するパッド２９とヘッド部２３Ａが導通しないよう、ヘッド部２３Ａのバネ２５が当接する位置には絶縁体２８が配設されている。
ポゴピン２１Ａは、ＩＣソケット１１に配設した状態において、ヘッド部２３ＡがＩＣソケット１１に形成された挿通孔２２に上下方向に摺動自在に挿入されると共に、シャフト２４がプリント基板１２に形成された挿通孔に挿通される。また、この実装状態でバネ２５及びスペーサ２６はプリント基板１２の上部に位置し、またＥリング２７はプリント基板１２の下部に位置するよう構成されている。更に、プリント基板１２にはパッド２９が形成されており、このパッド２９はヘッド部２３Ａの下端部と対向するよう構成されている。
【００３５】
図３（Ａ）は、半導体装置１が実装される前のポゴピン２１Ａを示している。同図に示すように、半導体装置１が実装される前の状態では、バネ２５の弾性力によりヘッド部２３ＡはＩＣソケット１１の上面から若干突出した構成となっている。
一方、半導体装置１が実装されると、半導体装置１の底面により（或いは、台座により）ヘッド部２３Ａはバネ２５の弾性力に抗して下動し、図３（Ｂ）に示すようにヘッド部２３Ａの下端部はプリント基板１２に形成されているパッド２９に電気的に接続する。よって、例えば図中左側のパッド２９にＨレベルとしておくことにより、図中右側のパッド２９の出力から半導体装置１が実装されたかどうかを認識することが可能となる。
【００３６】
尚、図３及び図４に示した例では、パッド２９をプリント基板１２の両面に形成した例を示したが、少なくともヘッド部２３Ａと対向する面にのみ形成されていればよい。また、本実施例では、ヘッド部２３Ａを胴部分が円筒状で先端部分が球状とした構成としたが、ヘッド部２３Ａの形状はこれに限定されるものではなく、図６に示すように方形状のヘッド部２３Ｂとしても、また断面十字状のヘッド部２３Ｃとしてもよい。
【００３７】
一方、図７に示すポゴピン２１Ｂは、シャフト２４の上部に球体部３３を固定すると共に、下部に導電性材料よりなる略球体状の接点部３４を有した構成とされている。球体部３３は、ソケット１１に形成された上部大径溝３０に上下動自在に実装されており、また接点部３４はソケット１１に形成された下部大径溝３１に上下動自在に実装されている。更に、シャフト２４は小径部３２に形成された挿通孔に挿通されており、また小径部３２と球体部３３との間には、球体部３３を上方に向け付勢するバネ２５が配設されている。一方、プリント基板１２の接点部３４と対向する位置には一対のパッド２９が形成されている。
【００３８】
図７（Ａ）は、半導体装置１が実装される前のポゴピン２１Ｂを示している。同図に示すように、半導体装置１が実装される前の状態では、バネ２５の弾性力により球体部３３はＩＣソケット１１の上面から若干突出した構成となっている。これに対し、半導体装置１が実装されると、半導体装置１の底面により（或いは、台座により）球体部３３はバネ２５の弾性力に抗して下動し、図７（Ｂ）に示すように接点部３４はプリント基板１２に形成されているパッド２９に電気的に接続する。よって、例えば図中左側のパッド２９にＨレベルとしておくことにより、図中右側のパッド２９の出力から半導体装置１が実装されたかどうかを認識することが可能となる。
【００３９】
図８は、認識装置の第２実施例を示している。尚、図８において、図２に示した構成と対応する構成については同一符号を付してその説明を省略する。
同図に示す認識装置１４Ｂでは、ポゴピン２１をプリント基板１２のパッド上に立設形成した構成としている。また、台座１５Ｂには、導電板１９（接続領域）を貫通して台座１５Ｂ自体（台座１５Ｂは絶縁材料により形成されている）にも達する溝部３５が形成されている。
【００４０】
図８（Ａ）は、上記構成とされた認識装置１４Ｂにおいて、半導体装置１が実装される前の状態を示している。この状態では、ポゴピン２１Ｃは台座１５Ｂ及び導電板１９から離間した状態となっている。また、図中左側にポゴピン２１ＣはＨレベルとされている。
図８（Ａ）に示す状態から、半導体装置１が実装されると、台座１５Ｂは下動する。図８（Ｂ）は、半導体装置１が所定実装位置に実装された状態（以下、実装状態という）を示している。ここで、所定実装位置とは、半導体装置１に設けられている全てのリード２が、ＩＣソケット１１のコンタクトピン１３に接続された状態をいう（図１参照）。
【００４１】
この実装状態において、ポゴピン２１Ｃの導電領域１７は導電板１９と電気的に接続するよう構成されている。従って、実装状態において一対のポゴピン２１Ｃは導電板１９を介して導通され、よって図中右側に位置するパッドの信号はＨレベルとなる。よって、図中右側に位置するパッドに接続された配線の出力から、半導体装置１が実装状態となったことを認識することができる。
【００４２】
また、本実施例では、溝部３５が台座１５Ｂに至るまで形成されている。よって、図８（Ｂ）に示す実装状態より更に半導体装置１を下動させることが可能である。図８（Ｃ）は、実装状態より半導体装置１を更に下動させた状態（以下、完全実装状態という）を示している。この状態においても、半導体装置１に設けられている全てのリード２は、ＩＣソケット１１のコンタクトピン１３に接続された状態を維持している。
【００４３】
この完全実装状態では、ポゴピン２１の導電領域１７は導電板１９を通り過ぎ、台座１５Ｂ内に位置した構成となっている。前記のように台座１５Ｂは絶縁材料により形成されているため、完全実装状態では一対のポゴピン２１Ｃは再び非導通の状態となる。
上述のように本実施例になる認識装置１４Ｂでは、半導体装置１の実装に伴う台座１５Ｂの変位に伴い、半導体装置１が実装状態まで実装された状態において導電板１９がポゴピン２１Ｃの導電領域１７と電気的に接続し、これにより出力側パッド（図中、右側のパッド）の出力状態から半導体装置１の実装状態を認識することができる。即ち、図中右側のパッドの出力がＬレベルからＨレベルとなった場合、半導体装置１が実装状態となったことを検知することができる。
【００４４】
また、半導体装置１が実装状態より更に押し込まれると、導電板１９はポゴピン２１Ｃの絶縁領域１８と対向し、導電領域１７は台座１５Ｂ内に位置した状態となる。この状態では、一対のポゴピン２１Ｃは非導通状態である。即ち、半導体装置１の実装状態の認識処理が終了した後は、各ポゴピン２１Ｃに接続された配線は自由な状態（フリーな状態）となる。このため、認識処理後において、この配線を信号ライン配線として用いることができ、配線の利用効率の向上及び配線数の削減を図ることができる。
【００４５】
続いて、上記した認識装置を用いてについて説明する。図９及び図１０は、半導体装置１の実装状態を認識する認識処理回路を示している。図９は認識処理回路の全体構成を示す概略図であり、図１０は説明の便宜上図９における２回路分（２ソケット分）を拡大して示す図である。また、図９及び図１０に示す例では、台座１５を２分割し、よって３本のポゴピン１６Ａ〜１６Ｃを用いて認識処理を行なう例を示している。
【００４６】
本実施例に係る認識処理回路は、一つのＩＣソケット１１に対しＡＮＤ回路３７とＯＲ回路３８をそれぞれ１個配設した極めて簡単な回路構成とされている。このＡＮＤ回路３７及びＯＲ回路３８は、本実施例ではプリント基板１２に配設された構成となっている。上記のように、認識処理回路は極めて簡単な構成であるため、プリント基板１２上に配設された複数のＩＣソケット１１の夫々にＡＮＤ回路３７とＯＲ回路３８を配設しても、テストボード１０Ａのコストが異常に上昇してしまうようなことはない。
【００４７】
前記したように、本実施例では台座１５を２分割し３本のポゴピン１６Ａ〜１６Ｃを用いた構成としているが、その内の１本のポゴピン１６Ａは、電圧配線を介して基準電圧源に接続されている。また、残るポゴピン１６Ｂ，１６Ｃは２分割された台座１５に夫々対向するよう配設されている。このポゴピン１６Ｂ，１６Ｃは、並列的にＡＮＤ回路３７及びＯＲ回路３８に接続され、またＡＮＤ回路３７は第１の信号配線４０によりテスト装置３６に接続され、ＯＲ回路３８は第２の信号配線４１によりテスト装置３６に接続されている。
【００４８】
続いて、上記構成とされた認識処理回路を用いた、具体的な半導体装置１の実装状態認識方法について説明する。
先ず、半導体装置１を前記したＩ／Ｒ装置を用いてテストボード１０Ａの各ＩＣソケット１１に実装する。次に、この半導体装置１が実装されたテストボード１０Ａをテスト装置３６に実装する（図１９参照）。
【００４９】
続いて、テスト装置３６に設けられた基準電圧源から各ポゴピン１６Ａに対し電圧配線３９を介して基準電圧を印加し、Ｈレベルを生成する。図２及び図８を用いて説明したように、この状態において認識装置から出力される信号は、半導体装置１の実装状態によって異なる。本実施例の場合では、ポゴピン１６Ｂ，１６Ｃからの出力が、半導体装置１の実装状態によって異なることとなる。
【００５０】
半導体装置１がＩＣソケット１１に実装される場合、「未実装（半導体無し）」，「正常実装（半導体装置が適正に実装されている）」，「実装状態不安定（例えば、傾いて実装されている）」の３態様が考えられる。この各態様は、ポゴピン１６Ｂ，１６Ｃからの出力から認識することが可能である。
即ち、半導体装置１がＩＣソケット１１に「未実装」の場合は、二つの台座は共に下動していない状態であるため、ポゴピン１６Ｂ，１６Ｃは共にＨレベルとされたポゴピン１６Ａと電気的に接続しない。よって、ポゴピン１６Ｂ，１６Ｃからの出力が共にＬレベルの時は、半導体装置１がＩＣソケット１１に「未実装」であると判断することができる。
【００５１】
また、半導体装置１がＩＣソケット１１に「正常実装」の場合は、二つの台座は共に下動した状態となるため、ポゴピン１６Ｂ，１６Ｃは共にＨレベルとされたポゴピン１６Ａと電気的に接続する。よって、ポゴピン１６Ｂ，１６Ｃからの出力が共にＨレベルの時は、半導体装置１がＩＣソケット１１に「正常実装」であると判断することができる。
【００５２】
更に、半導体装置１がＩＣソケット１１に「実装状態不安定（例えば、傾いて実装されている）」の場合は、半導体装置１が傾いているため、一方の座は下動し、他方の台座は下動しない状態となる。このため、ポゴピン１６Ｂ，１６Ｃの内、一方はＨレベルとなると共に他方はＬレベルとなる。よって、ポゴピン１６Ｂ，１６Ｃからの出力が異なる時は、半導体装置１のＩＣソケット１１に対する実装状態は「実装状態不安定」であると判断することができる。
【００５３】
上記した実装状態認識処理は、テストボード１０Ａが接続されたテスト装置３６において実施され、得られた実装状態認識データはテスト装置３６内の保管レジスタに格納される。そして、この実装状態認識データに基づき、テスト装置３６は、「正常実装」された半導体装置１に対してのみ、半導体制御信号を供給し、本試験を実施する。これにより、実装はされたが「実装状態不安定」な半導体装置１に対しては本試験が実施されないため、実装状態不安定」な半導体装置１に起因して「正常実装」された半導体装置１の試験結果に悪影響が発生することを防止することができる。
【００５４】
また、上記構成では、プリント基板１２上に半導体装置１の実装状態の認識処理を行なう各回路３７，３８を設けたことにより、テストボード１０Ａが接続されるテスト装置３６側の装置構成の簡単化及び認識処理の軽減を図ることができる。
尚、本実施例におていは、上記した判断処理をテストボード１０Ａが接続されたテスト装置３６において実施する構成としているが、テストボード１０ＡをＩ／Ｒ装置に接続することにより、Ｉ／Ｒ装置において上記の判断処理を行なうよう構成することも可能である（一般に、半導体装置用のＩ／Ｒ装置は演算機能を有している）。
【００５５】
図１１乃至図１３は、上記した半導体装置１の実装状態認識処理を行なうことにより得られた実装状態認識データの表示例を示している。尚、図１１乃至図１３に示す例では、半導体装置１を同時に１２個実装しうるテストボードを例に挙げて示している。また、各図内に示される数字（１〜１２）は、半導体装置１が実装される実装位置の位置番号である。
【００５６】
図１１（Ａ）は、全ての実装位置１〜１２において、半導体装置１が「未実装」である状態を示している。本実施例では、「未実装」の表示として「・」を用いている。また、図１１（Ｂ）は、全ての実装位置１〜１２において、半導体装置１が「正常実装」である状態（Full実装）を示している。本実施例では、「実装」の表示として「Ｍ」を用いている。
【００５７】
図１２は、説明の便宜上、従来の実装状態認識処理による実装状態認識データの表示例を示している。図１２（Ａ）に示す例は、実装位置４，８，１２において、「未実装」があった場合を示している。
また、図１２（Ｂ）は、実装位置４，８，１２において「未実装」があり、かつ実装位置３において「実装状態不安定」があった場合を示している。従来の実装状態認識処理では、そもそも半導体装置１が実装されていない「未実装」と、半導体装置１は実装されているがその実装状態が傾いている等の「実装状態不安定」を区別することができなかった。このため、従来では図１２（Ｂ）に示すように、実装位置３に実際は「実装状態不安定」であるにも拘わらず、「未実装」の表示「・」を付していた。
【００５８】
尚、図１２（Ｃ）は、実装状態認識処理が終了した後にバーンイン試験（ＢＩ）を実施し、実装位置７の半導体装置１に不良（Fail) が発生した場合を示している。同図に示すように、半導体装置１に「不良（Fail) 」が発生した場合、当該半導体装置の実装位置７に「「不良（Fail) 」を示す「ｆ」が付される。
これに対し、図１３は、本実施例による実装状態認識処理による実装状態認識データの表示例を示している。図１３（Ａ）に示す例は、先に説明した従来の図１２（Ａ）と同様に実装位置４，８，１２において、「未実装」があった場合を示している。
【００５９】
また、図１３（Ｂ）は、実装位置４，８，１２において「未実装」があり、かつ実装位置３において「実装状態不安定」があった場合を示している。本実施例では、半導体装置１の実装状態を認識する認識装置１４Ａ，１４Ｂを設けたことにより、ＩＣソケット１１に対する半導体装置１の実装状態を独立して認識することができる。よって、本実実施例では実装位置３に「実装状態不安定」であることを示す表示「×」を付している。これにより、従来では判別することができなかった「未実装」と「実装状態不安定」を、本実施例によれば明確に判別することが可能となる。
【００６０】
よって、半導体装置１が実装されているにも拘わらず「未実装」と認識されることはなくなり、従来必要とされた目視試験及びフロッピーディスクへのデータ格納処理を無くすることができ、認識処理の容易化，効率化，及び信頼性の向上を図ることができる。また、正常に実装されている半導体装置１に対してのみ、動作試験を行なう信号を供給することが可能となり、半導体装置１の動作試験の精度向上を図ることができる。
【００６１】
また、実装処理時（Ｉ／Ｒ装置を用いた実装処理時）に「実装状態不安定」とされた半導体装置１があった場合、その後にこの「実装状態不安定」の半導体装置を完全にテストボードから抜き取る事を徹底することにより、テストボードに残存する半導体装置１は全て「正常実装」となる。よって、初回から実装（良品：Passと認識）された半導体装置のみ試験の結果が最後まで取得される為、Ｉ／Ｒ装置で抜き残しが起きる事もなくなる。
【００６２】
尚、図１３（Ｃ）は、先に説明した図１２（Ｃ）と同様に、実装状態認識処理が終了した後にバーンイン試験（ＢＩ）を実施し、実装位置７の半導体装置１に不良（Fail) が発生した場合を示している。
図１４は、本発明の第２実施例であるテストボード１０Ｂの要部を拡大して示す図である。同図では、プリント基板１２上に配設されたＩＣソケット４２を拡大して示している。
【００６３】
また、図１５はＩＣソケット４２に設けられる認識装置１４Ｃを拡大して示している。本実施例に係る認識装置１４Ｃは、半導体装置１が装着される台座を複数（本実施例では９個）に分割し、この分割された台座４３-1〜４３-9毎に実装状態認識装置として機能するポゴピン４４Ａ-1〜４４Ａ-9, ４４Ｂ-1〜４４Ｂ-9を設けた構成としている。また、各台座４３-1〜４３-9の底面には導電板１９が配設されている。
【００６４】
更に、隣接する台座４３-1と４３-2との間ではポゴピン４４Ｂ-1とポゴピン４４Ａ-2とが接続配線45で接続され、また次の隣接する台座４３-2と４３-3との間ではポゴピン４４Ｂ-2とポゴピン４４Ａ-3が接続配線45で接続され、この接続は全ての台座４３-1〜４３-9で行なわれている。よって、半導体装置１が適正に実装された場合（「正常実装」）には、台座４３-1〜４３-9の導電板１９は全てのポゴピン４４Ａ-1〜４４Ａ-9, ４４Ｂ-1〜４４Ｂ-9と接触し導通するため、閉ループ回路を形成する。よって、この「正常実装」の場合には、電圧配線４６をＨレベルとすると、出力配線４７もＨレベルとなり、これにより「正常実装」を検知することができる。
【００６５】
一方、半導体装置１が適正に実装されなかった場合（「実装状態不安定」の場合）には、複数に分割された台座４３-1〜４３-9の何れかが下動しない状態となる。即ち、図１６（Ａ）に示すように、「正常実装」の場合には、全ての台座４３-1〜４３-9（図では、台座４３-1〜４３-3のみを示す）が半導体装置１に押圧されて全てのポゴピン４４Ａ-1〜４４Ａ-9，４４Ｂ-1〜４４Ｂ-9と接続するが、「実装状態不安定」の場合には、図１６（Ｂ）に示すように、いずれかの台座（同図では、台座４３-1，４３-2) が確実に下動せず、ポゴピン４４Ａ-1と４４Ｂ-1、及びポゴピン４４Ａ-2と４４Ｂ-2は非接続の状態となる。
【００６６】
この場合には、前記した閉ループ回路は形成されず、よって電圧配線４６をＨレベルとしても、出力配線４７もＬレベルとなる。よって、これにより「実装状態不安定」を検知することができる。また、上記のように台座を複数に分割することにより、半導体装置１のあらゆる傾きに対してもこれを検出することが可能となり、よって半導体装置１の実装状態をより精度よく認識でき、認識精度の向上を図ることができる。
【００６７】
図１７は、上記構成とされた１２個のＩＣソケット４２-1〜４２-12 をプリント基板１２上に配設した構成のテストボード１０ＢをＩ／Ｒ装置に設けられたアダプター式テストボード受け台（テストボード１０Ｂの背面に位置するため、図に現れず）に装着した状態を示している。
本実施例では、各ＩＣソケット４２-1〜４２-12 に夫々ステ導電ポゴピン４４Ｃ-1〜４４Ｃ-12 （図中、黒塗りで示す。また、図ではステ導電ポゴピン４４Ｃ-1のみ符号を付している）が設けられている。更に、アダプター式テストボード受け台には、隣接するＩＣソケット間を接続する接続パターン４８が形成されている。
【００６８】
具体的には、ＩＣソケット４２-1と４２-2との間では、ＩＣソケット４２-1に設けられたポゴピン４４Ｂ-9と、ＩＣソケット４２-2に設けられたステ導電ポゴピン４４Ｃ-2とが接続パターン４８により接続されている。また次の隣接するＩＣソケット４２-2と４２-3との間では、ＩＣソケット４２-2に設けられたポゴピン４４Ｂ-9と、ＩＣソケット４２-3に設けられたステ導電ポゴピン４４Ｃ-3とが接続パターン４８により接続されている。この接続は、全てのＩＣソケット４２-1〜４２-12 で行なわれている。
【００６９】
よって、全てのＩＣソケット４２-1〜４２-12 に対して半導体装置１が適正に実装された場合（「正常実装」）には、個々のＩＣソケット４２-1〜４２-12 の内部においてはステ導電ポゴピン４４Ｃ-1〜４４Ｃ-12 とポゴピン４４Ｂ-9が電気的に導通し、かつ全てのＩＣソケット４２-1〜４２-12 においては接続パターン４８を介して全てのＩＣソケット４２-1〜４２-12 は電気的に導通して閉ループ回路を形成する。よって、この「正常実装」の場合には、この閉ループ回路の一端部に位置するＩＣソケット４２-1のステ導電ポゴピン４４Ｃ-1をＨレベルとすると、閉ループ回路の他端部に位置するＩＣソケット４２-12 のポゴピン４４Ｂ-9もＨレベルとなり、これにより「正常実装」を検知することができる。
【００７０】
このように、本実施例の構成によれば、複数のＩＣソケット４２-1〜４２-12 に夫々配設される半導体装置１の実装状態を少ない配線数で検出することができ、配線形成の容易化を図れると共に試験効率の向上を図ることができる。
また本実施例の構成では、テストボード１０Ｂを装着するＩ／Ｒ装置に設けられたアダプター式テストボード受け台に接続パターン４８を設けているため、半導体装置１をテストボード１０Ｂに装着した時点で、即ちテストボード１０Ｂをテスト装置３６に実装する前に、半導体装置１の実装状態を認識することが可能となる（この場合、Ｉ／Ｒ装置に、装着状態認識処理を行なう回路が含まれている必要がある）。よって、パーンイン等の試験を行なうテスト装置側で、半導体装置の実装状態を認識する処理を行なう必要がなくなり、試験の効率化を図ることができる。
【００７１】
図１８は、本発明の第３実施例であるテストボード１０Ｃを示している。
本実施例に係るテストボード１０Ｃは、プリント基板１２上に設けられた複数のソケット４２-1〜４２-12 に夫々設けられた実装状態認識装置（図示せず）に対し、一括的に電源供給する共通電源配線４９を設けると共に、個々のソケット４２-1〜４２-12 （実装状態認識装置）から個別に信号を取り出す個別信号配線５０を設けたことを特徴とするものである。
【００７２】
このように、個々のソケット４２-1〜４２-12 から個別信号配線５０を引き出すことにより、各ソケット４２-1〜４２-12 毎に装着状態を認識するこができる。よって、「実装状態不安定」とされたソケットを即座に特定することが可能となり、個々の装着状態を確認する処理が不要となるため試験効率の向上を図ることができる。
【００７３】
【発明の効果】
上述の如く本発明によれば、次に述べる種々の効果を実現することができる。
請求項１記載の発明によれば、半導体装置が実装されているにも拘わらず「未実装」と認識されることはなくなり、従来必要とされた目視試験及びフロッピーディスクへのデータ格納処理を無くすることができ、認識処理の容易化，効率化，及び信頼性の向上を図ることができる。また、正常に実装されている半導体装置に対してのみ、動作試験を行なう信号を供給することが可能となり、半導体装置の動作試験の精度向上を図ることができる。
また、実装時における半導体装置の実装状態をより精度よく認識することが可能となり、認識精度の向上を図ることができる。
【００７４】
また、請求項２記載の発明によれば、簡単な構成で確実に半導体装置の実装状態を認識することができる。
また、請求項３記載の発明によれば、半導体装置の実装状態を２本以上の導電ポゴピンの「オン」，「オフ」状態から認識することができ、認識処理の容易化を図ることができる。
【００７５】
また、請求項４記載の発明によれば、認識処理が終了した後は導電ポゴピンに接続された配線は自由な状態（認識処理には用いないフリーな状態）となるため、認識処理後においてこの配線を信号ライン配線として用いることができ、配線の利用効率の向上及び配線数の削減を図ることができる。
【００７６】
また、請求項５記載の発明によれば、複数のソケットに夫々配設される半導体装置の実装状態を少ない配線数で検出することができ、配線形成の容易化を図れると共に試験効率の向上を図ることができる。
また、半導体装置をソケットに実装する実装装置に配設されたテストボード受け台に接続パターンを設けた場合には、テストボードをテスト装置に実装する前に半導体装置の実装状態を認識することが可能となり、よってパーンイン等の試験を行なうテスト装置側で半導体装置の実装状態を認識する処理を行なう必要がなくなり、試験の効率化を図ることができる。
【００７７】
また、請求項６記載の発明によれば、「実装状態不安定」とされたソケットを即座に特定することができる。
また、請求項７記載の発明によれば、テストボード側に実装状態認識回路が設けられるため、テストボードが接続されるテスト装置側の装置構成の簡単化及び認識処理の軽減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例であるテストボードの要部構成図である。
【図２】テストボードに配設される認識装置の第１実施例の構成及び動作を説明するための図である。
【図３】認識装置に設けられるポゴピンの一例を説明するための図である（その１）。
【図４】認識装置に設けられるポゴピンを説明するための図である（図３の断面図）。
【図５】認識装置に設けられるポゴピンを説明するための図である（図３の構成図）。
【図６】ポゴピンを構成するヘッド部の変形例を示す図である。
【図７】認識装置に設けられるポゴピンの他例を説明するための図である（その２）。
【図８】テストボードに配設される認識装置の第２実施例の構成及び動作を説明するための図である。
【図９】テストボードをテスト装置に接続した状態を示す図である。
【図１０】認識装置の回路構成を説明するための図である。
【図１１】従来の実装状態の認識処理方法を説明するための図である。
【図１２】従来の実装状態の認識処理方法を説明するための図である。
【図１３】本実施例における認識装置を用いた具体的な実装状態の認識処理方法を説明するための図である。
【図１４】本発明の第２実施例であるテストボードの要部構成図である。
【図１５】テストボードに配設される認識装置の第３実施例の構成を説明するための図である。
【図１６】図１５に示す認識装置の動作を説明するための図である。
【図１７】本発明の第２実施例であるテストボードの平面図である。
【図１８】本発明の第３実施例であるテストボードの平面図である。
【図１９】テストボードのテスト装置へ実装する状態を示す図である。
【符号の説明】
１半導体装置
２リード
１０Ａ〜１０Ｃテストボード
１１，４２，４２-1〜４２-12 ＩＣソケット
１２プリント基板
１３コンタクトピン
１４，１４Ａ〜１４Ｃ認識装置
１５Ａ，１５Ｂ，４３-1〜４３-9 台座
１６，１６Ａ〜１６Ｃ，４４Ａ-1〜４４Ａ-9，４４Ｂ-1〜４４Ｂ-9 ポゴピン
１７導電領域
１８絶縁領域
１９導電板
２０パッド
２３Ａ〜２３Ｃヘッド部
３３球体部
３４接点部
３５溝部
３６テスト装置
３７ＡＮＤ回路
３８ＯＲ回路
３９，４６電圧配線
４０第１の信号配線
４１第２の信号配線
４４Ｃ-1〜４４Ｃ-12 ステ導電ポゴピン
４５接続配線
４７信号配線
４８接続パターン
４９共通電圧配線
５０個別信号配線
５１電圧端子
５２-1〜５２-4 個別信号端子[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a test board for a semiconductor device, and more particularly to a test board for a semiconductor device in which a plurality of sockets for mounting a semiconductor device are provided on a printed board.
In recent years, testing of semiconductor devices (mainly memory type burn-in stress tests) has been progressing toward test burn-in. This burn-in test is performed using a test board for a semiconductor device (hereinafter simply referred to as a test board) in which a plurality of IC sockets are arranged on a printed circuit board.
[0002]
Specifically, a semiconductor device is mounted on a plurality of IC sockets provided on a test board, and this test board is mounted on a test device (burn-in test device) to perform a burn-in test.
Further, a simple function test for recognizing the mounting state of the semiconductor device in the IC socket is performed before the test board is mounted on the test device and the burn-in test is started. In this function test, a recognition process of “mounted” or “not mounted” is performed on the IC socket, and only the semiconductor device recognized as “mounted” is tested to the end. The result is obtained.
[0003]
[Prior art]
In the conventional function test, a signal is supplied to the contact pin of each IC socket arranged on the test board, and the mounting state of the semiconductor device and the initial operation test of the semiconductor device based on the output signal (for example, simple contact check) ).
[0004]
That is, after a high / low level signal (H / L signal) is written to the input terminal of the semiconductor device, the read mode is set, and then a high / low level output signal (H / L signal) is output from a predetermined output terminal. If it is determined that the semiconductor device is securely mounted in the IC socket, it is determined that the semiconductor device is operating normally. In addition, when a low level output signal (L signal) is output from a predetermined output terminal when an H signal is supplied to the input terminal, the semiconductor device is not mounted in the IC socket, and the semiconductor device is defective. It was judged.
[0005]
By the way, in order to mount a semiconductor device on an IC socket, an insertion / extraction device (hereinafter referred to as an I / R device) is used. However, when mounting a semiconductor device on an IC socket using this I / R device, it is rare. However, there are cases where the semiconductor device is mounted with an inclination. In such a case, even if an H signal is supplied to the IC socket, the semiconductor device is not properly mounted in the IC socket, and the output signal becomes a low level signal (L signal).
[0006]
For this reason, when the L signal is output in the function test, the following various aspects occur in the recognition result of the mounting state and the pass / fail state of the semiconductor device.
(1) The semiconductor device is properly mounted on the IC socket, but the semiconductor device itself is broken (defective), so that the L signal is output.
(2) When the L signal is output because the mounting state of the semiconductor device with respect to the IC socket is defective,
(3) If the L signal is output because the semiconductor device is not actually mounted on the IC socket (not mounted),
There are three possible cases. In any of the above cases (1) to (3), conventionally, it was handled as “not mounted (no semiconductor device)”, and thus the test result was not acquired.
[0007]
When the function test and the subsequent burn-in test are completed, the semiconductor device is extracted from the test board by the I / R device and stored in a carrier or the like. At this time, the mounting recognition result of the semiconductor device is also sent to the I / R device via a medium such as a floppy disk or online, and therefore, for an IC socket determined as “not mounted” in the function test, The / R device does not perform the semiconductor device sampling process. Therefore, in the case of (1) and (2) above, the semiconductor device is left in the IC socket. Therefore, conventionally, the recognition result obtained by the function test and the mounting information indicating the mounting state of the semiconductor device by the I / R device are compared, and if both match, the mounting processing is properly performed. Was judged to have been done.
[0008]
[Problems to be solved by the invention]
However, a comparison process between the recognition result obtained in the function test (hereinafter referred to as recognition data) and the mounting information from the I / R device (hereinafter referred to as mounting map data) is performed in advance from the I / R device side. It is possible to recognize the mounting state of the semiconductor device (presence / absence of the semiconductor device) only by sucking the mounting map data to the test device side and comparing and comparing the mounting map data with the recognition data.
[0009]
At this time, if the test device and the I / R device are not online, the comparison between the recognition data and the mounting map data cannot be performed directly on the test device side. A comparison check between the mounting map data and the actual mounting state of the test board was performed visually. As another method, the recognition data and the mounting map data are stored in a floppy disk, and this is stored in another server for comparison and verification.
[0010]
However, both methods are laborious and cause a reduction in test efficiency. In addition, in the case of a visual comparison check, a human error may occur, and the reliability of the recognition process is lowered.
On the other hand, even if the test device and the I / R device can be brought online, there is no problem if the semiconductor device is recognized as a non-defective product and the mounting position is recognized as an appropriate position. If it is recognized that the socket is defective due to a poor contactability of the socket, the semiconductor device is moved to another empty socket where the defect has not occurred (the place where it is not mounted at first). In such a case, it is necessary to register and change the mounting map data obtained from the online information. This registration change process can only be carried out manually, so there is also a risk of registration errors during data registration (change) work.
[0011]
The present invention has been made in view of the above points, and an object of the present invention is to provide a test board for a semiconductor device capable of facilitating a test process during a test and performing a highly reliable test.
[0012]
[Means for Solving the Problems]
 In order to solve the above-described problems, the present invention is characterized by the following measures.
 The invention described in claim 1
 A substrate,
 A plurality of pedestals provided on the substrate, on which the semiconductor device is mounted, and a contact member that is electrically connected to an external connection terminal provided on the semiconductor device.didWith socket
ProvidedIn test boards for semiconductor devices,
The pedestal is divided into a plurality of pieces, and each divided pedestal is divided intoA mounting state recognition device for recognizing the mounting state of the semiconductor device is provided.
[0013]
The invention according to claim 2
In the test board for a semiconductor device according to claim 1,
The mounting state recognition device,
The pedestal configured to be displaced by mounting the semiconductor device;
The switch element is arranged at a lower portion of the pedestal and outputs a signal in accordance with the displacement of the pedestal.
[0014]
The invention according to claim 3
In the test board for a semiconductor device according to claim 2,
The switch element is composed of at least two conductive pogo pins.
The invention according to claim 4
In the test board for a semiconductor device according to claim 3,
A conductive region and an insulating region are formed on the conductive pogo pin, and a connection region that is partially connected to the conductive pogo pin is formed on the pedestal,
With the displacement of the pedestal accompanying the mounting of the semiconductor device, the connection region is electrically connected to the conductive region when the semiconductor device is properly mounted, and the connection is performed while the semiconductor device is further pushed in. The region is configured to be located in the insulating region.
[0015]
 The invention according to claim 5
 Claim 1In test boards for semiconductor devices,
 A closed loop circuit is formed by connecting the mounting state recognition devices respectively disposed in the plurality of sockets in a closed loop manner to a test board cradle disposed in the mounting device for mounting the printed circuit board or the semiconductor device in the socket. Providing a connection pattern to form
 The semiconductor device is configured to recognize a mounting state of the semiconductor device based on a signal output from an end of the closed loop circuit.
[0016]
 Also,Claim 6The described invention
 Claim 1In the test board for the semiconductor device described,
 A common power supply wiring for supplying power collectively to the mounting state recognition devices provided in the plurality of sockets provided on the printed circuit board is provided, and signals are individually received from the individual mounting state recognition devices. It is characterized in that an individual signal wiring to be taken out is provided.
[0017]
 Also,Claim 7The described invention
 Claims 1 to 6In the test board for a semiconductor device according to any one of the above, a mounting state recognition circuit that performs a process of recognizing the mounting state of the semiconductor device based on a signal output from the mounting state recognition device is provided on the printed board. It is characterized by this.
[0018]
Each means described above operates as follows.
According to invention of Claim 1,
By providing a mounting state recognition device for recognizing the mounting state of a semiconductor device on the pedestal, “unmounted (no semiconductor)”, “defective product (semiconductor device failure, etc.)” It becomes possible to automatically recognize “mounting state instability (for example, inclined mounting)”. Thereby, it is determined that the semiconductor device is mounted even when the semiconductor device is mounted inclined with respect to the socket.
[0019]
 Therefore, although the semiconductor device is mounted, it is no longer recognized as “not mounted”, and the conventionally required visual test and data storage processing can be eliminated, and the recognition processing is facilitated and efficient. And reliability can be improved. In addition, a signal for performing an operation test can be supplied only to a semiconductor device that is normally mounted, and the accuracy of the operation test of the semiconductor device can be improved.
In addition, by dividing the pedestal into a plurality of parts and providing a mounting state recognition device for each of the divided pedestals, it becomes possible to recognize the mounting state of the semiconductor device at the time of mounting more accurately. Improvements can be made.
[0020]
According to the invention of claim 2,
The mounting state recognition device is configured by the pedestal configured to be displaced by the mounting of the semiconductor device and the switch element that outputs a signal in accordance with the displacement of the pedestal, so that the mounting state of the semiconductor device can be reliably ensured with a simple configuration. Can be recognized.
According to the invention of claim 3,
By configuring the switch element with at least two conductive pogo pins, the mounting state of the semiconductor device can be recognized from the “high level” and “low level” states of the two or more conductive pogo pins, and the recognition process is easy. Can be achieved.
[0021]
According to the invention of claim 4,
With the displacement of the pedestal accompanying the mounting of the semiconductor device, the connection region is electrically connected to the conductive region of the conductive pogo pin when the semiconductor device is properly mounted, and the connection region of the conductive pogo pin when the semiconductor device is further pushed in Since the semiconductor device is mounted, it can be recognized by electrical connection between the connection region of the base and the conductive region of the conductive pogo pin. In addition, when the semiconductor device is completely mounted, the conductive pogo pin connection region is located in the insulating region of the pedestal. Therefore, after the recognition process is completed, the wiring connected to the conductive pogo pin is in a free state (in the recognition process). Is a free state that is not used. For this reason, after the recognition processing, this wiring can be used as a signal line wiring, so that the use efficiency of the wiring can be improved and the number of wirings can be reduced.
[0022]
 According to the invention of claim 5If
MultipleA connection pattern for forming a closed loop circuit by connecting the mounting state recognition devices respectively disposed in the sockets in a closed loop shape is provided, and the mounting state of the semiconductor device is recognized based on a signal output from the end of the closed loop circuit. With such a configuration, it is possible to detect the mounting state of the semiconductor device disposed in each of the plurality of sockets with a small number of wires, thereby facilitating wiring formation and improving test efficiency.
[0023]
Further, when the connection pattern is provided on the test board cradle disposed in the mounting device for mounting the semiconductor device on the socket, when the semiconductor device is mounted on the test board mounted on the test board cradle, that is, It is possible to recognize the mounting state of the semiconductor device before mounting the test board on the test device. Therefore, it is not necessary to perform a process of recognizing the mounting state of the semiconductor device on the test apparatus side that performs a test such as a burn-in, and the efficiency of the test can be improved.
[0024]
 Also,Claim 6According to the described invention,
 Provide common power supply wiring to supply power to the mounting state recognition devices provided in each of a plurality of sockets provided on the printed circuit board, and individual signal wiring for individually extracting signals from each mounting state recognition device By providing the socket, it is possible to immediately identify the socket that is “unstable in the mounting state”.
[0025]
 Also,Claim 7According to the described invention,
 By providing a mounting state recognition circuit on the printed circuit board for recognizing the mounting state of the semiconductor device based on a signal output from the mounting state recognition device, that is, by providing a mounting state recognition circuit on the test board side It is possible to simplify the device configuration on the test device side to which the test board is connected and reduce the recognition process.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings.
FIG. 1 is an enlarged configuration diagram of a main part of a test board 10A according to a first embodiment of the present invention. In short, the test board 10 A includes an IC socket 11 and a printed circuit board 12. Although only one IC socket 11 is shown in FIG. 1, a plurality (for example, 12) of IC sockets 11 are arranged on the printed circuit board 12.
[0027]
The IC socket 11 mounts the semiconductor device 1. In short, a contact pin 13 electrically connected to the lead 2 of the semiconductor device 1 and a mounting state recognition device 14 (recognizing the mounting state of the semiconductor device 1). Hereinafter, the configuration is simply referred to as a recognition device. The contact pins 13 are arranged in the same number as the leads 2 and are configured to have a spring property by being curved in order to generate contact pressure.
[0028]
In general, the recognition device 14 includes a pedestal 15 and conductive pogo pins 16 (hereinafter referred to as pogo pins). The pedestal 15 is configured to contact the bottom surface of the semiconductor device 1 to be mounted. In this embodiment, the pedestal 15 is configured to be movable up and down in the drawing as the semiconductor device 1 is mounted.
A plurality of pogo pins 16 are provided below the pedestal 15 (two in the example shown in FIG. 1). The pedestal 15 is moved down as the semiconductor device 1 is mounted, and the semiconductor device 1 is mounted up to a predetermined mounting position. It becomes the structure which conducts in the case.
[0029]
FIG. 2 shows a specific example (first embodiment) of the recognition device. In the recognition device 14 A shown in the figure, a pair of pads 20 are formed on the printed circuit board 12. Of the pair of pads 20, the pad 20 located on the left side in the figure is an input side pad, to which a reference voltage (high (H) signal) is applied. A pad 20 located on the right side in the figure is an output side pad and is connected to a test apparatus (not shown).
[0030]
A conductive plate 19 is disposed on the lower surface of the pedestal 15 A, and a pair of pogo pins 16 extend downward on the conductive plate 19. In the pogo pin 16, a rod-like conductive region 17 is formed at a position facing the pad 20, and an insulating region 18 is formed between the conductive region 17 and the conductive plate 19. Further, the conductive regions 17 formed on the pair of pogo pins 16 are electrically connected by the conductive plate 19.
[0031]
In the recognition device 14A having the above-described configuration, when the semiconductor device 1 is normally mounted, the base 15A moves downward while maintaining the horizontal state, and thus is formed on each of the pair of pogo pins 16 as shown in FIG. The leading ends of the conductive regions 17 connected to the pair of pads 20 formed on the printed circuit board 12 are connected to each other, so that the pair of pads 20 are conducted. As a result, the output-side pad 20 located on the right side in the figure is at a high level.
[0032]
On the other hand, when the semiconductor device 1 is tilted and mounted on the IC socket 11, the pedestal 15A is also tilted. In this state, the pair of pogo pins 16 are not connected to the pair of pads 20, and therefore the output side pad 20 located on the right side in the drawing maintains the low level. Therefore, it is possible to recognize that the semiconductor device 1 is properly mounted by detecting the output state of the wiring connected to the output side pad 20.
[0033]
3 to 7 show various embodiments of pogo pins used in the recognition device. The pogo pin 21A shown in FIG. 4 to FIG. 5 includes a head portion 23A, a shaft 24, a spring 25, a spacer 26, an E ring 27, and the like.
The head portion 23A is made of, for example, a conductive metal having a cylindrical cylindrical portion and a spherical tip portion. A shaft 24 made of an insulating material is press-fitted into the central portion of the head portion 23A. A spring 25, a spacer 26, and an E-ring 27 are inserted into the shaft 24 from above.
[0034]
The spacer 26 and the E ring 27 are made of an insulating material. An insulator 28 is disposed at a position where the spring 25 of the head portion 23A abuts so that a later-described pad 29 and the head portion 23A do not conduct via the spring 25.
When the pogo pin 21A is disposed in the IC socket 11, the head portion 23A is inserted into the insertion hole 22 formed in the IC socket 11 so as to be slidable in the vertical direction, and the shaft 24 is formed in the printed circuit board 12. It is inserted through the insertion hole. In this mounted state, the spring 25 and the spacer 26 are positioned above the printed circuit board 12, and the E-ring 27 is positioned below the printed circuit board 12. Further, a pad 29 is formed on the printed circuit board 12, and the pad 29 is configured to face the lower end portion of the head portion 23A.
[0035]
FIG. 3A shows the pogo pin 21A before the semiconductor device 1 is mounted. As shown in the figure, in a state before the semiconductor device 1 is mounted, the head portion 23 A slightly protrudes from the upper surface of the IC socket 11 by the elastic force of the spring 25.
On the other hand, when the semiconductor device 1 is mounted, the head portion 23A moves down against the elastic force of the spring 25 by the bottom surface of the semiconductor device 1 (or by the pedestal), and the head as shown in FIG. The lower end of the portion 23A is electrically connected to a pad 29 formed on the printed circuit board 12. Therefore, for example, by setting the pad 29 on the left side in the figure to the H level, it is possible to recognize whether or not the semiconductor device 1 is mounted from the output of the pad 29 on the right side in the figure.
[0036]
In the example shown in FIGS. 3 and 4, the pad 29 is formed on both surfaces of the printed circuit board 12. However, the pad 29 may be formed at least on the surface facing the head portion 23A. In the present embodiment, the head portion 23A has a cylindrical body portion and a spherical tip portion. However, the shape of the head portion 23A is not limited to this, as shown in FIG. The shape of the head portion 23B may be a cross-shaped head portion 23C.
[0037]
On the other hand, the pogo pin 21B shown in FIG. 7 has a configuration in which a spherical portion 33 is fixed to the upper portion of the shaft 24 and a substantially spherical contact portion 34 made of a conductive material is provided at the lower portion. The spherical portion 33 is mounted on the upper large-diameter groove 30 formed on the socket 11 so as to be movable up and down, and the contact portion 34 is mounted on the lower large-diameter groove 31 formed on the socket 11 so as to be movable up and down. Yes. Further, the shaft 24 is inserted into an insertion hole formed in the small diameter portion 32, and a spring 25 that biases the spherical portion 33 upward is disposed between the small diameter portion 32 and the spherical portion 33. ing. On the other hand, a pair of pads 29 are formed at positions facing the contact portions 34 of the printed circuit board 12.
[0038]
FIG. 7A shows the pogo pin 21B before the semiconductor device 1 is mounted. As shown in the figure, in a state before the semiconductor device 1 is mounted, the sphere 33 is slightly protruded from the upper surface of the IC socket 11 by the elastic force of the spring 25. On the other hand, when the semiconductor device 1 is mounted, the spherical portion 33 moves down against the elastic force of the spring 25 by the bottom surface of the semiconductor device 1 (or by the pedestal), as shown in FIG. The contact portion 34 is electrically connected to a pad 29 formed on the printed circuit board 12. Therefore, for example, by setting the pad 29 on the left side in the figure to the H level, it is possible to recognize whether or not the semiconductor device 1 is mounted from the output of the pad 29 on the right side in the figure.
[0039]
FIG. 8 shows a second embodiment of the recognition device. In FIG. 8, the same reference numerals are given to the components corresponding to those shown in FIG.
In the recognition device 14 B shown in the figure, the pogo pin 21 is erected on the pad of the printed circuit board 12. Further, the pedestal 15B is formed with a groove portion 35 that penetrates the conductive plate 19 (connection region) and reaches the pedestal 15B itself (the pedestal 15B is formed of an insulating material).
[0040]
FIG. 8A shows a state before the semiconductor device 1 is mounted in the recognition device 14B configured as described above. In this state, the pogo pin 21 C is separated from the base 15 B and the conductive plate 19. Further, the pogo pin 21C is at the H level on the left side in the figure.
When the semiconductor device 1 is mounted from the state shown in FIG. 8A, the pedestal 15B moves downward. FIG. 8B shows a state in which the semiconductor device 1 is mounted at a predetermined mounting position (hereinafter referred to as a mounted state). Here, the predetermined mounting position means a state in which all the leads 2 provided in the semiconductor device 1 are connected to the contact pins 13 of the IC socket 11 (see FIG. 1).
[0041]
In this mounted state, the conductive region 17 of the pogo pin 21 C is configured to be electrically connected to the conductive plate 19. Accordingly, in the mounted state, the pair of pogo pins 21C are conducted through the conductive plate 19, so that the signal of the pad located on the right side in the figure becomes the H level. Therefore, it can be recognized from the output of the wiring connected to the pad located on the right side in the figure that the semiconductor device 1 is in the mounted state.
[0042]
In the present embodiment, the groove 35 is formed up to the base 15B. Therefore, the semiconductor device 1 can be further moved down from the mounting state illustrated in FIG. FIG. 8C shows a state where the semiconductor device 1 is further moved down from the mounted state (hereinafter referred to as a completely mounted state). Even in this state, all the leads 2 provided in the semiconductor device 1 remain connected to the contact pins 13 of the IC socket 11.
[0043]
In this completely mounted state, the conductive region 17 of the pogo pin 21 passes through the conductive plate 19 and is located in the pedestal 15B. Since the pedestal 15B is formed of an insulating material as described above, the pair of pogo pins 21C are again in a non-conductive state in the fully mounted state.
As described above, in the recognition device 14B according to the present embodiment, the conductive plate 19 is in the conductive region 17 of the pogo pin 21C in a state where the semiconductor device 1 is mounted up to the mounting state in accordance with the displacement of the base 15B accompanying the mounting of the semiconductor device 1. Thus, the mounting state of the semiconductor device 1 can be recognized from the output state of the output side pad (right pad in the figure). That is, when the output of the pad on the right side in the figure changes from the L level to the H level, it can be detected that the semiconductor device 1 is in the mounted state.
[0044]
When the semiconductor device 1 is further pushed in from the mounted state, the conductive plate 19 faces the insulating region 18 of the pogo pin 21C, and the conductive region 17 is located in the pedestal 15B. In this state, the pair of pogo pins 21C are in a non-conductive state. That is, after the recognition processing of the mounting state of the semiconductor device 1 is completed, the wiring connected to each pogo pin 21C is in a free state (free state). For this reason, after the recognition processing, this wiring can be used as a signal line wiring, so that the use efficiency of the wiring can be improved and the number of wirings can be reduced.
[0045]
Next, description will be given using the above recognition device. 9 and 10 show a recognition processing circuit that recognizes the mounting state of the semiconductor device 1. FIG. 9 is a schematic diagram showing the overall configuration of the recognition processing circuit, and FIG. 10 is an enlarged view showing two circuits (two sockets) in FIG. 9 for convenience of explanation. Moreover, in the example shown in FIG.9 and FIG.10, the base 15 is divided into 2 and, therefore, the example which performs a recognition process using the three pogo pins 16A-16C is shown.
[0046]
The recognition processing circuit according to the present embodiment has a very simple circuit configuration in which one AND circuit 37 and one OR circuit 38 are provided for one IC socket 11. The AND circuit 37 and the OR circuit 38 are arranged on the printed circuit board 12 in this embodiment. As described above, since the recognition processing circuit has a very simple configuration, even if the AND circuit 37 and the OR circuit 38 are provided in each of the plurality of IC sockets 11 provided on the printed circuit board 12, the test board is used. The cost of 10A will not rise abnormally.
[0047]
As described above, in this embodiment, the pedestal 15 is divided into two parts and the three pogo pins 16A to 16C are used. One of the pogo pins 16A is connected to the reference voltage source through the voltage wiring. Has been. The remaining pogo pins 16B and 16C are arranged so as to face the pedestal 15 divided into two parts. The pogo pins 16B and 16C are connected in parallel to the AND circuit 37 and the OR circuit 38. The AND circuit 37 is connected to the test apparatus 36 by the first signal wiring 40, and the OR circuit 38 is connected to the second signal wiring 41. To the test device 36.
[0048]
Next, a specific mounting state recognition method for the semiconductor device 1 using the recognition processing circuit configured as described above will be described.
First, the semiconductor device 1 is mounted on each IC socket 11 of the test board 10A using the I / R device described above. Next, the test board 10A on which the semiconductor device 1 is mounted is mounted on the test device 36 (see FIG. 19).
[0049]
Subsequently, a reference voltage is applied from the reference voltage source provided in the test apparatus 36 to each pogo pin 16A via the voltage wiring 39 to generate an H level. As described with reference to FIGS. 2 and 8, the signal output from the recognition device in this state differs depending on the mounting state of the semiconductor device 1. In the case of the present embodiment, the output from the pogo pins 16B and 16C varies depending on the mounting state of the semiconductor device 1.
[0050]
When the semiconductor device 1 is mounted on the IC socket 11, “unmounted (no semiconductor)”, “normal mounting (the semiconductor device is properly mounted)”, “unstable mounting state (for example, tilted mounting) 3) ”is conceivable. Each of these aspects can be recognized from the output from the pogo pins 16B and 16C.
That is, when the semiconductor device 1 is “not mounted” in the IC socket 11, the two pedestals are not moved downward, so that the pogo pins 16 B and 16 C are electrically connected to the pogo pins 16 A that are both at the H level. Do not connect. Therefore, when the outputs from the pogo pins 16B and 16C are both at the L level, it can be determined that the semiconductor device 1 is “not mounted” in the IC socket 11.
[0051]
When the semiconductor device 1 is “normally mounted” on the IC socket 11, the two pedestals are both moved downward, so that the pogo pins 16 B and 16 C are both electrically connected to the pogo pin 16 A that is at the H level. . Therefore, when both the outputs from the pogo pins 16B and 16C are at the H level, it can be determined that the semiconductor device 1 is “normally mounted” in the IC socket 11.
[0052]
Further, when the semiconductor device 1 is “unstable mounted state (for example, tilted and mounted)” on the IC socket 11, the semiconductor device 1 is tilted, so that one seat moves down and the other pedestal moves. Will not move down. For this reason, one of the pogo pins 16B and 16C is at the H level and the other is at the L level. Therefore, when the outputs from the pogo pins 16B and 16C are different, it can be determined that the mounting state of the semiconductor device 1 with respect to the IC socket 11 is “unstable mounting state”.
[0053]
The mounting state recognition process described above is performed in the test device 36 to which the test board 10A is connected, and the obtained mounting state recognition data is stored in a storage register in the test device 36. Then, based on the mounting state recognition data, the test apparatus 36 supplies a semiconductor control signal only to the “normally mounted” semiconductor device 1 and performs this test. As a result, since this test is not performed on the semiconductor device 1 that has been mounted but is “unstable in the mounting state”, the semiconductor device that has been “normally mounted” due to the semiconductor device 1 that is “unstable in the mounting state”. It is possible to prevent an adverse effect on the test result 1.
[0054]
In the above configuration, the circuits 37 and 38 for performing the process of recognizing the mounting state of the semiconductor device 1 are provided on the printed circuit board 12, thereby simplifying the device configuration on the test device 36 side to which the test board 10A is connected. In addition, the recognition process can be reduced.
In the present embodiment, the above-described determination process is performed in the test device 36 to which the test board 10A is connected. However, by connecting the test board 10A to the I / R device, the I / R can be obtained. It is also possible to configure the apparatus to perform the above-described determination processing (generally, an I / R apparatus for a semiconductor device has an arithmetic function).
[0055]
11 to 13 show display examples of mounting state recognition data obtained by performing the mounting state recognition process of the semiconductor device 1 described above. In the examples shown in FIGS. 11 to 13, a test board on which twelve semiconductor devices 1 can be mounted simultaneously is taken as an example. Further, numerals (1 to 12) shown in the drawings are position numbers of mounting positions where the semiconductor device 1 is mounted.
[0056]
FIG. 11A shows a state in which the semiconductor device 1 is “unmounted” at all the mounting positions 1 to 12. In the present embodiment, “·” is used as a display of “unmounted”. FIG. 11B shows a state (full mounting) in which the semiconductor device 1 is “normally mounted” at all mounting positions 1 to 12. In this embodiment, “M” is used as the “mounting” display.
[0057]
FIG. 12 shows a display example of mounting state recognition data by conventional mounting state recognition processing for convenience of explanation. The example shown in FIG. 12A shows a case where there is “not mounted” at the mounting positions 4, 8, and 12.
FIG. 12B shows a case where “unmounted” is present at the mounting positions 4, 8, and 12 and “mounting state is unstable” at the mounting position 3. In the conventional mounting state recognition process, “unmounted” in which the semiconductor device 1 is not mounted is distinguished from “unmounted state” in which the semiconductor device 1 is mounted but the mounted state is inclined. I couldn't. For this reason, conventionally, as shown in FIG. 12B, although the mounting position 3 is actually “unstable mounting state”, the display “•” of “not mounted” has been attached.
[0058]
FIG. 12C shows a case where a burn-in test (BI) is performed after the mounting state recognition process is completed, and a failure (Fail) occurs in the semiconductor device 1 at the mounting position 7. As shown in the figure, when “Fail” occurs in the semiconductor device 1, “f” indicating “Fail” is attached to the mounting position 7 of the semiconductor device.
On the other hand, FIG. 13 shows a display example of the mounting state recognition data by the mounting state recognition process according to the present embodiment. The example shown in FIG. 13A shows a case where “unmounted” is present at the mounting positions 4, 8, and 12, as in the conventional FIG. 12A described above.
[0059]
FIG. 13B shows a case where “unmounted” is present at the mounting positions 4, 8, and 12 and “mounting state is unstable” at the mounting position 3. In this embodiment, by providing the recognition devices 14A and 14B that recognize the mounting state of the semiconductor device 1, the mounting state of the semiconductor device 1 with respect to the IC socket 11 can be recognized independently. Therefore, in the present embodiment, a display “×” indicating that “mounting state is unstable” is attached to the mounting position 3. As a result, according to the present embodiment, it is possible to clearly discriminate between “unmounted” and “unstable mounting state” that could not be discriminated conventionally.
[0060]
Therefore, although the semiconductor device 1 is mounted, it is no longer recognized as “not mounted”, and it is possible to eliminate the visual test and the data storage processing to the floppy disk that have been required conventionally. Can be made easier, more efficient, and more reliable. In addition, a signal for performing an operation test can be supplied only to the semiconductor device 1 that is normally mounted, and the accuracy of the operation test of the semiconductor device 1 can be improved.
[0061]
Further, when there is a semiconductor device 1 that is “unstable in the mounting state” during the mounting process (during the mounting process using the I / R device), the semiconductor device that is “unstable in the mounting state” is then completely removed. By thoroughly extracting from the test board, all the semiconductor devices 1 remaining on the test board are “normally mounted”. Therefore, only the semiconductor device mounted from the first time (non-defective product: recognized as Pass) obtains the test result to the end, so that no I / R device is left untouched.
[0062]
In FIG. 13C, as in the case of FIG. 12C described above, a burn-in test (BI) is performed after the mounting state recognition process is completed, and the semiconductor device 1 at the mounting position 7 is defective (Fail). ) Occurs.
FIG. 14 is an enlarged view showing a main part of the test board 10B according to the second embodiment of the present invention. In the figure, the IC socket 42 disposed on the printed circuit board 12 is shown enlarged.
[0063]
FIG. 15 is an enlarged view of the recognition device 14 C provided in the IC socket 42. The recognition device 14C according to the present embodiment divides the pedestal on which the semiconductor device 1 is mounted into a plurality (9 in the present embodiment), and the mounting state recognition device for each of the divided pedestals 43-1 to 43-9. The pogo pins 44A-1 to 44A-9 and 44B-1 to 44B-9 functioning as In addition, a conductive plate 19 is disposed on the bottom surface of each pedestal 43-1 to 43-9.
[0064]
Further, between the adjacent bases 43-1 and 43-2, the pogo pin 44B-1 and the pogo pin 44A-2 are connected by the connection wiring 45, and between the next adjacent bases 43-2 and 43-3. Then, the pogo pin 44B-2 and the pogo pin 44A-3 are connected by the connection wiring 45, and this connection is made by all the bases 43-1 to 43-9. Therefore, when the semiconductor device 1 is properly mounted (“normal mounting”), the conductive plates 19 of the bases 43-1 to 43-9 are all pogo pins 44A-1 to 44A-9, 44B-1 to 44B. A closed loop circuit is formed because it is in contact with -9 and becomes conductive. Therefore, in this “normal mounting”, when the voltage wiring 46 is set to the H level, the output wiring 47 is also set to the H level, thereby detecting “normal mounting”.
[0065]
On the other hand, when the semiconductor device 1 is not properly mounted (in the case of “unstable mounting state”), any one of the pedestals 43-1 to 43-9 divided into a plurality does not move down. That is, as shown in FIG. 16A, in the case of “normal mounting”, all the bases 43-1 to 43-9 (only the bases 43-1 to 43-3 are shown in the figure) are semiconductor devices. 1 is connected to all the pogo pins 44A-1 to 44A-9 and 44B-1 to 44B-9. In the case of “unstable mounting state”, as shown in FIG. The pedestal (the pedestals 43-1 and 43-2 in the figure) does not move down reliably, and the pogo pins 44A-1 and 44B-1 and the pogo pins 44A-2 and 44B-2 are not connected. .
[0066]
In this case, the above-described closed loop circuit is not formed. Therefore, even if the voltage wiring 46 is at the H level, the output wiring 47 is also at the L level. Therefore, it is possible to detect “unstable mounting state”. Further, by dividing the pedestal into a plurality of parts as described above, it becomes possible to detect any inclination of the semiconductor device 1, so that the mounting state of the semiconductor device 1 can be recognized with higher accuracy, and the recognition accuracy. Can be improved.
[0067]
FIG. 17 shows an adapter type test board base in which a test board 10B having a configuration in which twelve IC sockets 42-1 to 42-12 configured as described above are arranged on a printed circuit board 12 is provided in an I / R device. A state of being mounted (not shown in the figure because it is located on the back of the test board 10B) is shown.
In this embodiment, each of the IC sockets 42-1 to 42-12 has a solid conductive pogo pin 44C-1 to 44C-12 (shown in black in the drawing. In the figure, only the solid conductive pogo pin 44C-1 is provided with a reference numeral. Is provided). Further, a connection pattern 48 for connecting adjacent IC sockets is formed on the adapter type test board cradle.
[0068]
Specifically, between the IC sockets 42-1 and 42-2, a pogo pin 44B-9 provided in the IC socket 42-1 and a steo conductive pogo pin 44C-2 provided in the IC socket 42-2 Are connected by a connection pattern 48. Further, between the next adjacent IC sockets 42-2 and 42-3, a pogo pin 44B-9 provided in the IC socket 42-2, and a conductive pogo pin 44C-3 provided in the IC socket 42-3 Are connected by a connection pattern 48. This connection is made by all the IC sockets 42-1 to 42-12.
[0069]
Therefore, when the semiconductor device 1 is properly mounted on all the IC sockets 42-1 to 42-12 (“normal mounting”), the inside of each IC socket 42-1 to 42-12 The conductive pogo pins 44C-1 to 44C-12 and the pogo pins 44B-9 are electrically connected to each other, and all the IC sockets 42-1 to 42-12 are connected through the connection pattern 48 in all the IC sockets 42-1 to 42-12. 42-12 is electrically conductive to form a closed loop circuit. Therefore, in the case of “normal mounting”, if the conductive pin pogo pin 44C-1 of the IC socket 42-1 located at one end of the closed loop circuit is set to the H level, the IC socket located at the other end of the closed loop circuit. The pogo pin 44B-9 of 42-12 is also at the H level, so that “normal mounting” can be detected.
[0070]
As described above, according to the configuration of the present embodiment, the mounting state of the semiconductor device 1 disposed in each of the plurality of IC sockets 42-1 to 42-12 can be detected with a small number of wirings. Simplification can be achieved and the test efficiency can be improved.
Further, in the configuration of this embodiment, since the connection pattern 48 is provided on the adapter type test board cradle provided in the I / R device to which the test board 10B is attached, when the semiconductor device 1 is attached to the test board 10B. That is, it is possible to recognize the mounting state of the semiconductor device 1 before mounting the test board 10B on the test device 36 (in this case, the I / R device includes a circuit for performing mounting state recognition processing). Need to be). Therefore, it is not necessary to perform a process of recognizing the mounting state of the semiconductor device on the test apparatus side that performs a test such as a burn-in, and the efficiency of the test can be improved.
[0071]
FIG. 18 shows a test board 10C that is the third embodiment of the present invention.
The test board 10C according to the present embodiment collectively supplies power to mounting state recognition devices (not shown) provided in a plurality of sockets 42-1 to 42-12 provided on the printed circuit board 12, respectively. The common power supply wiring 49 is provided, and the individual signal wiring 50 for individually taking out signals from the individual sockets 42-1 to 42-12 (mounting state recognition device) is provided.
[0072]
In this manner, by pulling out the individual signal wiring 50 from the individual sockets 42-1 to 42-12, the mounting state can be recognized for each of the sockets 42-1 to 42-12. Therefore, it is possible to immediately identify a socket that is “unstable in the mounting state”, and it becomes unnecessary to perform processing for confirming the individual mounting state, thereby improving the test efficiency.
[0073]
【The invention's effect】
 As described above, according to the present invention, various effects described below can be realized.
 According to the first aspect of the present invention, although the semiconductor device is mounted, it is not recognized as “not mounted”, and the conventional visual test and data storage processing to the floppy disk are eliminated. Thus, the recognition process can be facilitated, improved in efficiency, and improved in reliability. In addition, a signal for performing an operation test can be supplied only to a semiconductor device that is normally mounted, and the accuracy of the operation test of the semiconductor device can be improved.
In addition, the mounting state of the semiconductor device at the time of mounting can be recognized with higher accuracy, and the recognition accuracy can be improved.
[0074]
According to the invention described in claim 2, it is possible to reliably recognize the mounting state of the semiconductor device with a simple configuration.
According to the invention described in claim 3, the mounting state of the semiconductor device can be recognized from the “on” and “off” states of two or more conductive pogo pins, and the recognition process can be facilitated. .
[0075]
 According to the invention of claim 4, after the recognition process is completed, the wiring connected to the conductive pogo pin is in a free state (a free state not used in the recognition process). Wiring can be used as signal line wiring to improve wiring utilization efficiency and reduce the number of wiringit can.
[0076]
 Also,Claim 5According to the described invention, it is possible to detect the mounting state of the semiconductor device disposed in each of the plurality of sockets with a small number of wires, thereby facilitating the formation of the wires and improving the test efficiency.
 In addition, when a connection pattern is provided on a test board cradle disposed in a mounting device that mounts a semiconductor device on a socket, the mounting state of the semiconductor device may be recognized before the test board is mounted on the test device. Therefore, it is not necessary to perform a process of recognizing the mounting state of the semiconductor device on the test apparatus side that performs a test such as a burn-in, and the efficiency of the test can be improved.
[0077]
 Also,Claim 6According to the described invention, it is possible to immediately specify a socket that is “unstable”.
 Also,Claim 7According to the described invention, since the mounting state recognition circuit is provided on the test board side, the apparatus configuration on the test apparatus side to which the test board is connected can be simplified and the recognition process can be reduced.
[Brief description of the drawings]
FIG. 1 is a main part configuration diagram of a test board according to a first embodiment of the present invention.
FIG. 2 is a diagram for explaining the configuration and operation of a first embodiment of a recognition apparatus arranged on a test board.
FIG. 3 is a diagram for explaining an example of a pogo pin provided in the recognition device (part 1);
FIG. 4 is a view for explaining a pogo pin provided in the recognition device (cross-sectional view of FIG. 3).
FIG. 5 is a diagram for explaining a pogo pin provided in the recognition device (configuration diagram of FIG. 3).
FIG. 6 is a view showing a modified example of the head portion constituting the pogo pin.
FIG. 7 is a diagram for explaining another example of the pogo pin provided in the recognition device (part 2);
FIG. 8 is a diagram for explaining the configuration and operation of a second embodiment of a recognition apparatus arranged on a test board.
FIG. 9 is a diagram showing a state in which a test board is connected to a test apparatus.
FIG. 10 is a diagram for explaining a circuit configuration of a recognition device.
FIG. 11 is a diagram for explaining a conventional mounting state recognition processing method;
FIG. 12 is a diagram for explaining a conventional mounting state recognition processing method;
FIG. 13 is a diagram for explaining a specific mounting state recognition processing method using the recognition apparatus according to the embodiment;
FIG. 14 is a configuration diagram of a main part of a test board according to a second embodiment of the present invention.
FIG. 15 is a diagram for explaining a configuration of a third embodiment of a recognition device arranged on a test board.
FIG. 16 is a diagram for explaining the operation of the recognition apparatus shown in FIG. 15;
FIG. 17 is a plan view of a test board according to a second embodiment of the present invention.
FIG. 18 is a plan view of a test board according to a third embodiment of the present invention.
FIG. 19 is a diagram showing a state in which the test board is mounted on a test device.
[Explanation of symbols]
1 Semiconductor device
2 Lead
10A-10C test board
11, 42, 42-1 to 42-12 IC socket
12 Printed circuit board
13 Contact pin
14, 14A-14C recognition device
15A, 15B, 43-1 to 43-9 pedestal
16, 16A-16C, 44A-1 to 44A-9, 44B-1 to 44B-9 Pogo Pin
17 Conductive region
18 Insulation area
19 Conductive plate
20 pads
23A-23C Head
33 Sphere
34 Contact section
35 Groove
36 Test equipment
37 AND circuit
38 OR circuit
39,46 Voltage wiring
40 First signal wiring
41 Second signal wiring
44C-1 ~ 44C-12 Ste conductive pogo pin
45 Connection wiring
47 Signal wiring
48 connection patterns
49 Common voltage wiring
50 Individual signal wiring
51 Voltage terminal
52-1 to 52-4 Individual signal terminals

Claims

A substrate,
Are plurality disposed on the substrate, a pedestal which the semiconductor device is mounted, the socket comprising a contact member for connecting an external connection terminal electrically provided in the semiconductor device
In a test board for a semiconductor device provided with
A test board for a semiconductor device , comprising: a mounting state recognition device that divides the pedestal into a plurality of parts and recognizes the mounting state of the semiconductor device for each of the divided pedestals .

The test board for a semiconductor device according to claim 1,
The mounting state recognition device,
The pedestal configured to be displaced by mounting the semiconductor device;
A test board for a semiconductor device, comprising: a switch element disposed at a lower portion of the pedestal and outputting a signal in accordance with the displacement of the pedestal.

In the test board for semiconductor devices according to claim 2,
A test board for a semiconductor device, wherein the switch element is composed of at least two conductive pogo pins.

The test board for a semiconductor device according to claim 3,
Forming a conductive region and an insulating region on the conductive pogo pin, and forming a connection region partially connected to the conductive pogo pin on the pedestal;
With the displacement of the pedestal accompanying the mounting of the semiconductor device, the connection region is electrically connected to the conductive region when the semiconductor device is properly mounted, and the connection is performed while the semiconductor device is further pushed in. A test board for a semiconductor device, characterized in that a region is positioned in the insulating region.

The test board for a semiconductor device according to claim 1,
A closed loop circuit is formed by connecting the mounting state recognition devices respectively disposed in the plurality of sockets in a closed loop manner to a test board cradle disposed in the mounting device for mounting the printed circuit board or the semiconductor device in the socket. Providing a connection pattern to form
A test board for a semiconductor device, characterized in that a mounting state of the semiconductor device is recognized based on a signal output from an end of the closed loop circuit .

The test board for a semiconductor device according to claim 1,
A common power supply wiring is provided for supplying power collectively to the mounting state recognition devices provided in the plurality of sockets provided on the printed circuit board, and signals are individually received from the individual mounting state recognition devices. A test board for a semiconductor device, wherein an individual signal wiring to be taken out is provided .

The test board for a semiconductor device according to any one of claims 1 to 6,
A test board for a semiconductor device , wherein a mounting state recognition circuit for performing a recognition process of the mounting state of the semiconductor device based on a signal output from the mounting state recognition device is provided on the printed circuit board.