JP3153078B2 - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JP3153078B2 JP3153078B2 JP24084794A JP24084794A JP3153078B2 JP 3153078 B2 JP3153078 B2 JP 3153078B2 JP 24084794 A JP24084794 A JP 24084794A JP 24084794 A JP24084794 A JP 24084794A JP 3153078 B2 JP3153078 B2 JP 3153078B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- access
- burst
- signal
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Bus Control (AREA)
- Memory System (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、データ処理装置に関
し、特にデータ転送を行うデータ処理装置に関する。
し、特にデータ転送を行うデータ処理装置に関する。
【０００２】
【従来の技術】一般に、メモリアクセスにおいて、最初
のアドレスのみを出力し、複数の連続したデータのアク
セスを行うものをバーストアクセスという。バーストア
クセス方式では、一般にアドレスのインクリメントはメ
モリ側の機能とされ、複数のデータ転送に対して最初の
アドレスを一回転送するだけで済むため、プロセッサか
らアドレスを出力するための遅延時間が少なくなり、高
速アクセスが可能とされる。
のアドレスのみを出力し、複数の連続したデータのアク
セスを行うものをバーストアクセスという。バーストア
クセス方式では、一般にアドレスのインクリメントはメ
モリ側の機能とされ、複数のデータ転送に対して最初の
アドレスを一回転送するだけで済むため、プロセッサか
らアドレスを出力するための遅延時間が少なくなり、高
速アクセスが可能とされる。
【０００３】バーストアクセス方式の従来例として、図
６に、アドバンスト・マイクロデバイス（Advanced Mic
ro Devices, Inc.）社製の３２ビットＲＩＳＣコンピュ
ータＡｍ２９０００を使用したシステム構成例を示す
（詳細は、例えば「Am29000 ファミリデータブック（２
９Ｋ Family Data Book）」、Advanced Micro Devices
社、1990年刊、等が参照できる）。
６に、アドバンスト・マイクロデバイス（Advanced Mic
ro Devices, Inc.）社製の３２ビットＲＩＳＣコンピュ
ータＡｍ２９０００を使用したシステム構成例を示す
（詳細は、例えば「Am29000 ファミリデータブック（２
９Ｋ Family Data Book）」、Advanced Micro Devices
社、1990年刊、等が参照できる）。
【０００４】図６を参照して、このシステム構成におい
て、マイクロコンピュータ１２、インストラクションメ
モリ２２、データメモリ３０が、３２ビット幅のアドレ
スバス４２、データバス５２で接続され、マイクロコン
ピュータ１２とインストラクションメモリ２２は３２ビ
ット幅のインストラクションバス５１で接続されてい
る。インストラクションメモリ２２には、マイクロコン
ピュータ１２により実行される命令（インストラクショ
ン）が格納される。
て、マイクロコンピュータ１２、インストラクションメ
モリ２２、データメモリ３０が、３２ビット幅のアドレ
スバス４２、データバス５２で接続され、マイクロコン
ピュータ１２とインストラクションメモリ２２は３２ビ
ット幅のインストラクションバス５１で接続されてい
る。インストラクションメモリ２２には、マイクロコン
ピュータ１２により実行される命令（インストラクショ
ン）が格納される。
【０００５】Ａｍ２９０００では、データバス５２とイ
ンストラクションバス５１のそれぞれに対して、バース
トアクセスが可能であるが、図６には、インストラクシ
ョンバス５１のバーストアクセスに必要な信号のみを示
す。
ンストラクションバス５１のそれぞれに対して、バース
トアクセスが可能であるが、図６には、インストラクシ
ョンバス５１のバーストアクセスに必要な信号のみを示
す。
【０００６】マイクロコンピュータ１２は、インストラ
クションメモリ２２に対して、システムクロック（ＳＹ
ＳＣＬＫ）９０、アクティブの時にアドレスバスに有効
なアドレスが出力されるインストラクション・アクセス
要求信号（ＩＲＥＱ￣）９１、及び、命令のバーストア
クセスを確立するための信号でありアクティブの間命令
が順次メモリから出力されるバーストアクセス要求信号
（ＩＢＲＥＱ￣）９２を出力し、インストラクションメ
モリ２２から、バーストモードによるインストラクショ
ンのアクセスが可能の時にアクティブとされるバースト
アクセスアクノリッジ信号（ＩＢＡＣＫ￣）９３、命令
バス５１に有効な命令が存在することを示すレディ信号
（ＩＲＤＹ￣）９４を入力している。なお、信号名に後
続する記号￣は、ローレベルの時アクティブ（ローアク
ティブ）であることを示す。
クションメモリ２２に対して、システムクロック（ＳＹ
ＳＣＬＫ）９０、アクティブの時にアドレスバスに有効
なアドレスが出力されるインストラクション・アクセス
要求信号（ＩＲＥＱ￣）９１、及び、命令のバーストア
クセスを確立するための信号でありアクティブの間命令
が順次メモリから出力されるバーストアクセス要求信号
（ＩＢＲＥＱ￣）９２を出力し、インストラクションメ
モリ２２から、バーストモードによるインストラクショ
ンのアクセスが可能の時にアクティブとされるバースト
アクセスアクノリッジ信号（ＩＢＡＣＫ￣）９３、命令
バス５１に有効な命令が存在することを示すレディ信号
（ＩＲＤＹ￣）９４を入力している。なお、信号名に後
続する記号￣は、ローレベルの時アクティブ（ローアク
ティブ）であることを示す。
【０００７】アドレスバス４２は、データ用とインスト
ラクション用のアドレスを共有している。以下に、バー
ストアクセスの動作について、図７を参照して説明す
る。
ラクション用のアドレスを共有している。以下に、バー
ストアクセスの動作について、図７を参照して説明す
る。
【０００８】図７は、従来例のバーストアクセスモード
のタイミングチャートを示している。まず、信号名の説
明を行う。
のタイミングチャートを示している。まず、信号名の説
明を行う。
【０００９】ＳＹＳＣＬＫはシステムクロック９０、Ａ
３１−０はアドレスバス４２、Ｉ３１−０はインストラ
クションバス５１、ＩＲＥＱ￣はアクティブ時にアドレ
スバスに有効なアドレスが出力されることを示すインス
トラクション・アクセス要求信号９１、ＩＢＲＥＱ￣は
インストラクションバス（Ｉ３１−０）５１のバースト
アクセス要求信号９２、ＩＢＡＣＫ￣はバーストモード
によるインストラクションのアクセスが可能であること
を示すバーストアクセスアクノリッジ信号９３で、ＩＢ
ＲＥＱ￣９２に対するアクノリッジ信号、ＩＲＤＹ￣は
インストラクションバス（Ｉ３１−０）５２に有効なイ
ンストラクション・データが存在することを示すレディ
信号９４である。
３１−０はアドレスバス４２、Ｉ３１−０はインストラ
クションバス５１、ＩＲＥＱ￣はアクティブ時にアドレ
スバスに有効なアドレスが出力されることを示すインス
トラクション・アクセス要求信号９１、ＩＢＲＥＱ￣は
インストラクションバス（Ｉ３１−０）５１のバースト
アクセス要求信号９２、ＩＢＡＣＫ￣はバーストモード
によるインストラクションのアクセスが可能であること
を示すバーストアクセスアクノリッジ信号９３で、ＩＢ
ＲＥＱ￣９２に対するアクノリッジ信号、ＩＲＤＹ￣は
インストラクションバス（Ｉ３１−０）５２に有効なイ
ンストラクション・データが存在することを示すレディ
信号９４である。
【００１０】図７の各信号名の後の括弧で囲んだ「ｉ
ｎ」、「ｏｕｔ」は、マイクロコンピユータ１２から見
た信号の入出力の方向をそれぞれ示しており、「ｉｎ」
はマイクロコンピュータ１２への入力、「ｏｕｔ」はマ
イクロコンピュータからの出力を意味している。
ｎ」、「ｏｕｔ」は、マイクロコンピユータ１２から見
た信号の入出力の方向をそれぞれ示しており、「ｉｎ」
はマイクロコンピュータ１２への入力、「ｏｕｔ」はマ
イクロコンピュータからの出力を意味している。
【００１１】図７を参照して、ステート１では、インス
トラクション・アクセス要求信号（ＩＲＥＱ￣）９１が
アクティブとなり、アドレスＮがアドレスバス（Ａ３１
−０）４２に出力される。
トラクション・アクセス要求信号（ＩＲＥＱ￣）９１が
アクティブとなり、アドレスＮがアドレスバス（Ａ３１
−０）４２に出力される。
【００１２】また、バーストアクセス要求信号（ＩＢＲ
ＥＱ￣）９２がアクティブとなり、インストラクション
メモリ２２に対してバーストアクセスの要求を行なう。
ＥＱ￣）９２がアクティブとなり、インストラクション
メモリ２２に対してバーストアクセスの要求を行なう。
【００１３】マイクロコンピュータ１２は、内部のプリ
フェッチバッファ（不図示）に空きが生じた場合に、バ
ーストアクセス要求信号（ＩＢＲＥＱ￣）９２をアクテ
ィブとして、バーストアクセスを試みようとする。
フェッチバッファ（不図示）に空きが生じた場合に、バ
ーストアクセス要求信号（ＩＢＲＥＱ￣）９２をアクテ
ィブとして、バーストアクセスを試みようとする。
【００１４】インストラクションメモリ２２が、アドレ
スの自動インクリメント機能等のバーストアクセスをサ
ポートしている場合、バーストアクセスに応対する準備
ができた時点（図７では、ステート２）で、バーストア
クセスアクノリッジ信号（ＩＢＡＣＫ￣）９３がアクテ
ィブになる。
スの自動インクリメント機能等のバーストアクセスをサ
ポートしている場合、バーストアクセスに応対する準備
ができた時点（図７では、ステート２）で、バーストア
クセスアクノリッジ信号（ＩＢＡＣＫ￣）９３がアクテ
ィブになる。
【００１５】これを受けて、マイクロコンピュータ１２
は、ステート３において、インストラクション・アクセ
ス要求信号（ＩＲＥＱ￣）９１をインアクティブにし
て、アドレスＮの出力を終了する。
は、ステート３において、インストラクション・アクセ
ス要求信号（ＩＲＥＱ￣）９１をインアクティブにし
て、アドレスＮの出力を終了する。
【００１６】この後、インストラクションメモリ２２か
らのインストラクションの連続アクセスが開始される。
らのインストラクションの連続アクセスが開始される。
【００１７】インストラクションバス（Ｉ３１−０）５
１上に最初のインストラクションｎが確定するステート
４では、レディ信号（ＩＲＤＹ￣）９４がアクティブと
なり、最初のインストラクションｎが転送される。
１上に最初のインストラクションｎが確定するステート
４では、レディ信号（ＩＲＤＹ￣）９４がアクティブと
なり、最初のインストラクションｎが転送される。
【００１８】なお、インストラクションメモリ２２がバ
ーストアクセスをサポートしていなければ、バーストア
クセスアクノリッジ信号（ＩＢＡＣＫ￣）９３はインア
クティブのままであり、インストラクションｎが確定す
る時点で、レディ信号（ＩＲＤＹ￣）９４がアクティブ
となったときに、転送を終了させる。これがシングルア
クセスであり、マイクロコンピュータ１２はインストラ
クションのアクセス毎にアドレスを出力する。
ーストアクセスをサポートしていなければ、バーストア
クセスアクノリッジ信号（ＩＢＡＣＫ￣）９３はインア
クティブのままであり、インストラクションｎが確定す
る時点で、レディ信号（ＩＲＤＹ￣）９４がアクティブ
となったときに、転送を終了させる。これがシングルア
クセスであり、マイクロコンピュータ１２はインストラ
クションのアクセス毎にアドレスを出力する。
【００１９】ステート５では、バーストアクセスにより
連続して次のインストラクションデータｎ＋１が転送さ
れると同時に、マイクロコンピュータ１２でバーストア
クセスを中断する要因が生じたために、バーストアクセ
ス要求信号（ＩＢＲＥＱ￣）９２をインアクティブにし
てインストラクションメモリ２２にバーストアクセスの
中断を要求している。
連続して次のインストラクションデータｎ＋１が転送さ
れると同時に、マイクロコンピュータ１２でバーストア
クセスを中断する要因が生じたために、バーストアクセ
ス要求信号（ＩＢＲＥＱ￣）９２をインアクティブにし
てインストラクションメモリ２２にバーストアクセスの
中断を要求している。
【００２０】インストラクションメモリ２２はこれを受
け、ステート６ではレディ信号（ＩＲＤＹ￣）９４をイ
ンアクティブにしてインストラクションの転送を中断す
る。
け、ステート６ではレディ信号（ＩＲＤＹ￣）９４をイ
ンアクティブにしてインストラクションの転送を中断す
る。
【００２１】マイクロコンピュータ１２がバーストアク
セス要求信号（ＩＢＲＥＱ￣）９２を再びアクティブに
してバーストアクセスが再開されたステート７では、レ
ディ信号（ＩＲＤＹ￣）９４がアクティブとされインス
トラクションｎ＋２の転送を行っている。
セス要求信号（ＩＢＲＥＱ￣）９２を再びアクティブに
してバーストアクセスが再開されたステート７では、レ
ディ信号（ＩＲＤＹ￣）９４がアクティブとされインス
トラクションｎ＋２の転送を行っている。
【００２２】ステート８では、マイクロコンピュータ１
２でバーストアクセスを終了する要因が生じたために、
バーストアクセス要求信号（ＩＢＲＥＱ￣）９２はイン
アクティブとされ、バーストアクセスを終了している。
２でバーストアクセスを終了する要因が生じたために、
バーストアクセス要求信号（ＩＢＲＥＱ￣）９２はイン
アクティブとされ、バーストアクセスを終了している。
【００２３】そして、ステート８において、アドレスＭ
をアドレスバス（Ａ３１−０）４２に出力し、インスト
ラクション・アクセス要求信号（ＩＲＥＱ￣）９１をア
クティブにし、さらにバーストアクセス要求信号（ＩＢ
ＲＥＱ￣）９２をアクティブにして、次のバーストアク
セスを開始している。
をアドレスバス（Ａ３１−０）４２に出力し、インスト
ラクション・アクセス要求信号（ＩＲＥＱ￣）９１をア
クティブにし、さらにバーストアクセス要求信号（ＩＢ
ＲＥＱ￣）９２をアクティブにして、次のバーストアク
セスを開始している。
【００２４】このように、マイクロコンピュータ１２は
可能な限り、インストラクションのバーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をアクティブにして、バー
ストアクセスを試み、バーストアクセスアクノリッジ信
号（ＩＢＡＣＫ￣）９３がアクティブになるのを受け
て、バーストアクセスモードに入る。
可能な限り、インストラクションのバーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をアクティブにして、バー
ストアクセスを試み、バーストアクセスアクノリッジ信
号（ＩＢＡＣＫ￣）９３がアクティブになるのを受け
て、バーストアクセスモードに入る。
【００２５】ただし、インストラクションメモリ２２が
バーストアクセスに対応できない状態である場合や元々
バースアクセスをサポートしていない場合には、バース
トアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９３がイ
ンアクティブのままであるためにシングルアクセスとな
る。
バーストアクセスに対応できない状態である場合や元々
バースアクセスをサポートしていない場合には、バース
トアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９３がイ
ンアクティブのままであるためにシングルアクセスとな
る。
【００２６】図７に示すように、バーストアクセスモー
ドの場合、最初のアドレスＮが処理された後においては
１サイクル（１ステート）に１アクセスの速度でインス
トラクションをアクセスすることができる。
ドの場合、最初のアドレスＮが処理された後においては
１サイクル（１ステート）に１アクセスの速度でインス
トラクションをアクセスすることができる。
【００２７】そして、バーストアクセスモードでは、マ
イクロコンピュータ１２の内部のプリフェッチバッファ
の空きがなくなった場合等によりバーストアクセスを中
断する要因が生じた場合、あるいは、分岐命令の実行等
によりバーストアクセスを終了する要因が生じた場合に
は、マイクロコンピュータ１２は、バーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をインアクティブにしてバ
ーストアクセスの終了をインストラクションメモリ２２
に伝える。
イクロコンピュータ１２の内部のプリフェッチバッファ
の空きがなくなった場合等によりバーストアクセスを中
断する要因が生じた場合、あるいは、分岐命令の実行等
によりバーストアクセスを終了する要因が生じた場合に
は、マイクロコンピュータ１２は、バーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をインアクティブにしてバ
ーストアクセスの終了をインストラクションメモリ２２
に伝える。
【００２８】逆に、インストラクションメモリ２２でＤ
ＲＡＭを用いた場合において、外部からのリフレッシュ
動作等によりバーストアクセスを終了する要因が生じた
場合には、バーストアクセスアクノリッジ信号（ＩＢＡ
ＣＫ￣）９３がインアクティブとなり、マイクロコンピ
ュータ１２はバーストアクセスを終了する。
ＲＡＭを用いた場合において、外部からのリフレッシュ
動作等によりバーストアクセスを終了する要因が生じた
場合には、バーストアクセスアクノリッジ信号（ＩＢＡ
ＣＫ￣）９３がインアクティブとなり、マイクロコンピ
ュータ１２はバーストアクセスを終了する。
【００２９】一方、インストラクションメモリ２２側に
おいてデータの供給ができずに中断する（ウェイトをか
ける）場合には、レディ信号（ＩＲＤＹ￣）９４がイン
アクティブとなり、データのアクセスサイクルにウェイ
トを挿入される。そして、レディ信号（ＩＲＤＹ￣）９
４がアクティブとなった時点で、マイクロコンピュータ
１２は、インストラクションを取り込む。
おいてデータの供給ができずに中断する（ウェイトをか
ける）場合には、レディ信号（ＩＲＤＹ￣）９４がイン
アクティブとなり、データのアクセスサイクルにウェイ
トを挿入される。そして、レディ信号（ＩＲＤＹ￣）９
４がアクティブとなった時点で、マイクロコンピュータ
１２は、インストラクションを取り込む。
【００３０】すなわち、バーストアクセスモードでは、
マイクロコンピュータ１２かインストラクションメモリ
２２のいずれかがインストラクション（データ）のアク
セスを中断又は終結するまで順次的（シーケンシャル）
にインストラクション（データ）が転送されることにな
る。
マイクロコンピュータ１２かインストラクションメモリ
２２のいずれかがインストラクション（データ）のアク
セスを中断又は終結するまで順次的（シーケンシャル）
にインストラクション（データ）が転送されることにな
る。
【００３１】また、シングルアクセスの場合には、レデ
ィ信号（ＩＲＤＹ￣）９４がアクティブとなった時点で
アクセスが終了する。
ィ信号（ＩＲＤＹ￣）９４がアクティブとなった時点で
アクセスが終了する。
【００３２】以上のように、マイクロコンピュータ１２
とインストラクションメモリ２２は、バーストアクセス
要求信号（ＩＢＲＥＱ￣）９２、バーストアクセスアク
ノリッジ信号（ＩＢＡＣＫ￣）９３、レディ信号（ＩＲ
ＤＹ￣）９４の３つの信号によりバーストアクセスの同
期をとっている。
とインストラクションメモリ２２は、バーストアクセス
要求信号（ＩＢＲＥＱ￣）９２、バーストアクセスアク
ノリッジ信号（ＩＢＡＣＫ￣）９３、レディ信号（ＩＲ
ＤＹ￣）９４の３つの信号によりバーストアクセスの同
期をとっている。
【００３３】
【発明が解決しようとする課題】前記従来のバーストア
クセス方式によるデータ処理装置では、マイクロコンピ
ュータ１２からのバーストアクセス要求信号（ＩＢＲＥ
Ｑ￣）９２に対し、インストラクションメモリ２２では
バーストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９
３とレディ信号（ＩＲＤＹ￣）９４の２端子を用いて応
答している。
クセス方式によるデータ処理装置では、マイクロコンピ
ュータ１２からのバーストアクセス要求信号（ＩＢＲＥ
Ｑ￣）９２に対し、インストラクションメモリ２２では
バーストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９
３とレディ信号（ＩＲＤＹ￣）９４の２端子を用いて応
答している。
【００３４】マイクロコンピュータ１２は、可能な限り
バーストアクセスを試みようとし、バーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をアクティブとする。この
場合、インストラクションメモリ２２が、バーストアク
セスをサポートしていれば、バーストアクセスアクノリ
ッジ信号（ＩＢＡＣＫ￣）９３がアクティブとされてバ
ーストアクセスが開始され、一方、インストラクション
メモリ２２がバーストアクセスをサポートしていなけれ
ば、バーストアクセスアクノリッジ信号（ＩＢＡＣＫ
￣）９３はインアクティブのままとされ、シングルアク
セスが行われる。
バーストアクセスを試みようとし、バーストアクセス要
求信号（ＩＢＲＥＱ￣）９２をアクティブとする。この
場合、インストラクションメモリ２２が、バーストアク
セスをサポートしていれば、バーストアクセスアクノリ
ッジ信号（ＩＢＡＣＫ￣）９３がアクティブとされてバ
ーストアクセスが開始され、一方、インストラクション
メモリ２２がバーストアクセスをサポートしていなけれ
ば、バーストアクセスアクノリッジ信号（ＩＢＡＣＫ
￣）９３はインアクティブのままとされ、シングルアク
セスが行われる。
【００３５】レディ信号（ＩＲＤＹ￣）９４は、インス
トラクションメモリ２２側からインストラクションの確
定をマイクロコンピュータ１２に知らせるための信号で
ある。
トラクションメモリ２２側からインストラクションの確
定をマイクロコンピュータ１２に知らせるための信号で
ある。
【００３６】一般に、メモリシステムを設計する場合、
ＤＲＡＭやＳＲＡＭ、ＲＯＭ、Ｉ／Ｏデバイス等が混在
して構成させる場合が多い。
ＤＲＡＭやＳＲＡＭ、ＲＯＭ、Ｉ／Ｏデバイス等が混在
して構成させる場合が多い。
【００３７】そして、上述のバーストアクセス方式は、
ページアクセスモードを備えたＤＲＡＭやシンクロナス
ＤＲＡＭをメモリに使用する場合に、最も効果的かつ容
易に適用できる。
ページアクセスモードを備えたＤＲＡＭやシンクロナス
ＤＲＡＭをメモリに使用する場合に、最も効果的かつ容
易に適用できる。
【００３８】しかしながら、ＳＲＡＭ、ＲＯＭ等は、ア
ドレスカウンタ等で構成される複雑なインターフェイス
回路が必要とされるため、バーストアクセス方式が適さ
ない場合がある。
ドレスカウンタ等で構成される複雑なインターフェイス
回路が必要とされるため、バーストアクセス方式が適さ
ない場合がある。
【００３９】従って、このような各種メモリをシステム
に混在させる場合、どのアドレス空間にバーストアクセ
スが可能なメモリが配置されているのかをマイクロコン
ピュータに知らせる手段が必要とされる。
に混在させる場合、どのアドレス空間にバーストアクセ
スが可能なメモリが配置されているのかをマイクロコン
ピュータに知らせる手段が必要とされる。
【００４０】前記従来例では、アクセスのたびにインス
トラクションメモリ２２がバーストアクセスアクノリッ
ジ信号（ＩＢＡＣＫ￣）９３により応答しているが、マ
イクロコンピュータ１２の動作周波数の高速化に伴い、
バーストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９
３を生成するためのアドレスデコード、及び、信号の伝
搬に必要な時間に対する要求が厳しくなり、システムと
して実現することが困難になってきている。これは、動
作周波数の高速化に伴い、バーストアクセスアクノリッ
ジ信号（ＩＢＡＣＫ￣）９３を生成するために、マイク
ロコンピュータ１２からアドレスバス上４２に出力され
たアドレスを極めて高速なアドレスデコーダでデコード
することが必要とされると共に、例えばセットアップ時
間、ホールド時間、信号の伝搬遅延等のいずれについて
も、信号に割り当てられる時間マージンが極めて厳しく
なり、システムのタイミング設計を著しく難しくしてい
る。
トラクションメモリ２２がバーストアクセスアクノリッ
ジ信号（ＩＢＡＣＫ￣）９３により応答しているが、マ
イクロコンピュータ１２の動作周波数の高速化に伴い、
バーストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）９
３を生成するためのアドレスデコード、及び、信号の伝
搬に必要な時間に対する要求が厳しくなり、システムと
して実現することが困難になってきている。これは、動
作周波数の高速化に伴い、バーストアクセスアクノリッ
ジ信号（ＩＢＡＣＫ￣）９３を生成するために、マイク
ロコンピュータ１２からアドレスバス上４２に出力され
たアドレスを極めて高速なアドレスデコーダでデコード
することが必要とされると共に、例えばセットアップ時
間、ホールド時間、信号の伝搬遅延等のいずれについて
も、信号に割り当てられる時間マージンが極めて厳しく
なり、システムのタイミング設計を著しく難しくしてい
る。
【００４１】従って、本発明は前記問題点を解消し、バ
ーストアクセスに必要な制御、及び、データ処理装置と
メモリ間のハンドシェイクを簡易化且つ高速化し、動作
周波数の高速化に対処し得るシステムを構築可能とする
データ処理装置を提供することを目的とする。
ーストアクセスに必要な制御、及び、データ処理装置と
メモリ間のハンドシェイクを簡易化且つ高速化し、動作
周波数の高速化に対処し得るシステムを構築可能とする
データ処理装置を提供することを目的とする。
【００４２】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、記憶装置に対して、単一のアドレスを出
力して単一のデータをアクセスするシングルアクセスの
他に、最初のアドレスのみを出力し、バースト要求信号
をアクティブとして、前記最初のアドレスから複数デー
タを順次的にシステムクロックに同期してアクセスする
バーストアクセス機能を有し、メモリ領域を複数のメモ
リブロックに分割して、前記メモリブロック単位に、バ
ーストアクセスを行なうか否かの情報を記憶するレジス
タと、内部アドレス信号を入力して、前記内部アドレス
信号により、アクセス対象のメモリ領域が前記複数のメ
モリブロックのいずれのメモリブロックに対応するかを
デコードするアドレスデコード部と、を備え、アクセス
対象のメモリブロックについて、前記レジスタ内の対応
する情報がバーストアクセスに設定されている場合に、
前記バースト要求信号をアクティブとするデータ処理装
置において、バーストアクセス機能を支持するメモリ装
置と、バーストアクセス機能を支持しないメモリ装置
が、メモリ領域上互いに異なる所定サイズのメモリ領域
上バーストアクセス機能を支持するメモリブロックとバ
ーストアクセス機能を支持しないメモリブロックとの２
つのメモリブロックに分割され、このうち、前記バース
トアクセス機能を支持するメモリブロックについては、
前記バースト要求信号がメモリ装置のチップ選択信号と
して用いられ、前記バーストアクセス機能を支持しない
メモリブロックについては、前記バースト要求信号の反
転信号がメモリ装置のチップ選択信号として用いられる
メモリシステムに接続されることを特徴とするデータ処
理装置を提供する。
め、本発明は、記憶装置に対して、単一のアドレスを出
力して単一のデータをアクセスするシングルアクセスの
他に、最初のアドレスのみを出力し、バースト要求信号
をアクティブとして、前記最初のアドレスから複数デー
タを順次的にシステムクロックに同期してアクセスする
バーストアクセス機能を有し、メモリ領域を複数のメモ
リブロックに分割して、前記メモリブロック単位に、バ
ーストアクセスを行なうか否かの情報を記憶するレジス
タと、内部アドレス信号を入力して、前記内部アドレス
信号により、アクセス対象のメモリ領域が前記複数のメ
モリブロックのいずれのメモリブロックに対応するかを
デコードするアドレスデコード部と、を備え、アクセス
対象のメモリブロックについて、前記レジスタ内の対応
する情報がバーストアクセスに設定されている場合に、
前記バースト要求信号をアクティブとするデータ処理装
置において、バーストアクセス機能を支持するメモリ装
置と、バーストアクセス機能を支持しないメモリ装置
が、メモリ領域上互いに異なる所定サイズのメモリ領域
上バーストアクセス機能を支持するメモリブロックとバ
ーストアクセス機能を支持しないメモリブロックとの２
つのメモリブロックに分割され、このうち、前記バース
トアクセス機能を支持するメモリブロックについては、
前記バースト要求信号がメモリ装置のチップ選択信号と
して用いられ、前記バーストアクセス機能を支持しない
メモリブロックについては、前記バースト要求信号の反
転信号がメモリ装置のチップ選択信号として用いられる
メモリシステムに接続されることを特徴とするデータ処
理装置を提供する。
【００４３】
【００４４】
【００４５】
【００４６】
【００４７】
【００４８】
【００４９】
【００５０】
【００５１】
【作用】本発明によれば、１つ又は複数のメモリ領域の
各々に対応して、シングルアクセスとバーストアクセス
のいずれか一方を選択する手段を設けることにより、外
部メモリからのバーストアクセスアクノリッジ信号を受
け取る必要がなくなるため、マイクロコンピュータが出
力するアクセスの種類を示す信号として、一本の制御信
号により、シングルアクセスとバーストアクセスを制御
することができる。
各々に対応して、シングルアクセスとバーストアクセス
のいずれか一方を選択する手段を設けることにより、外
部メモリからのバーストアクセスアクノリッジ信号を受
け取る必要がなくなるため、マイクロコンピュータが出
力するアクセスの種類を示す信号として、一本の制御信
号により、シングルアクセスとバーストアクセスを制御
することができる。
【００５２】また、前記従来例では、バースト要求信号
に応じて、外部でアドレスをデコードした結果を、バー
ストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）として
マイクロコンピュータに入力していたのに対して、本発
明によれば、マイクロコンピュータ内部にアクセスモー
ド指定手段をもち、内部でバーストアクセス又はシング
ルアクセスの種類を判別するために、外部との信号のや
り取りを行なうことは必要とされない。しかも、本発明
によれば、この判別は、内部アドレス信号を用いて行な
われ、外部へのアドレスの出力に先立って行うように構
成されるため、前記従来例に比べ制御時間を大幅に短縮
することができ、システム動作周波数の向上あるいは、
アクセスサイクルのクロック数を低減することができ
る。
に応じて、外部でアドレスをデコードした結果を、バー
ストアクセスアクノリッジ信号（ＩＢＡＣＫ￣）として
マイクロコンピュータに入力していたのに対して、本発
明によれば、マイクロコンピュータ内部にアクセスモー
ド指定手段をもち、内部でバーストアクセス又はシング
ルアクセスの種類を判別するために、外部との信号のや
り取りを行なうことは必要とされない。しかも、本発明
によれば、この判別は、内部アドレス信号を用いて行な
われ、外部へのアドレスの出力に先立って行うように構
成されるため、前記従来例に比べ制御時間を大幅に短縮
することができ、システム動作周波数の向上あるいは、
アクセスサイクルのクロック数を低減することができ
る。
【００５３】さらに、本発明によれば、従来のマイクロ
コンピュータのバーストアクセスアクノリッジ信号（Ｉ
ＢＡＣＫ￣）端子を削減したことにより、パッケージの
縮小化を達成可能とし、外部のアドレスデコーダをマイ
クロコンピュータ内部に備えることによる外部回路の削
減により、システムの実装面積低減すると共にコストダ
ウンと消費電力低減に達成する。
コンピュータのバーストアクセスアクノリッジ信号（Ｉ
ＢＡＣＫ￣）端子を削減したことにより、パッケージの
縮小化を達成可能とし、外部のアドレスデコーダをマイ
クロコンピュータ内部に備えることによる外部回路の削
減により、システムの実装面積低減すると共にコストダ
ウンと消費電力低減に達成する。
【００５４】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００５５】
【実施例１】図１は本発明の第１の実施例のデータ処理
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
【００５６】図１を参照して、本実施例は、マイクロコ
ンピュータ１０、インストラクション／データメモリ２
０は、アドレスバス４０とデータバス５０を介して接続
されている。なお、図１に示すように、本実施例では、
インストラクションメモリとデータメモリの区別はない
が、図６に示した前記従来例のようにインストラクショ
ンメモリとデータメモリが独立していても、動作は同様
である。
ンピュータ１０、インストラクション／データメモリ２
０は、アドレスバス４０とデータバス５０を介して接続
されている。なお、図１に示すように、本実施例では、
インストラクションメモリとデータメモリの区別はない
が、図６に示した前記従来例のようにインストラクショ
ンメモリとデータメモリが独立していても、動作は同様
である。
【００５７】マイクロコンピュータ１０は、インストラ
クション／データメモリ２０に、システムクロック（Ｓ
ＹＳＣＬＫ）７０、データストローブ信号（ＤＳＴＢ
￣）７１、バースト要求信号（ＢＳＴＲ）７２を出力
し、インストラクション／データメモリ２０から、ウェ
イト信号（ＷＡＩＴ￣）７３を入力している。
クション／データメモリ２０に、システムクロック（Ｓ
ＹＳＣＬＫ）７０、データストローブ信号（ＤＳＴＢ
￣）７１、バースト要求信号（ＢＳＴＲ）７２を出力
し、インストラクション／データメモリ２０から、ウェ
イト信号（ＷＡＩＴ￣）７３を入力している。
【００５８】図２に、マイクロコンピュータ１０に内蔵
されるアクセスモード指定レジスタ１００の回路構成の
例を示す。マイクロコンピュータ１０はアクセスモード
指定レジスタ１００を用いて複数のメモリ領域の各々に
ついて、バーストアクセス／シングルアクセスのアクセ
スモード指定を行う。
されるアクセスモード指定レジスタ１００の回路構成の
例を示す。マイクロコンピュータ１０はアクセスモード
指定レジスタ１００を用いて複数のメモリ領域の各々に
ついて、バーストアクセス／シングルアクセスのアクセ
スモード指定を行う。
【００５９】ところで、ＤＲＡＭ（ダイナミックランダ
ムアクセスメモリ）、ＳＲＡＭ（スタティックランダム
アクセスメモリ）、ＲＯＭ（リードオンリメモリ）、Ｉ
／Ｏデバイス等を用いてメモリシステムを構築する際、
これらのメモリのアドレスのマッピングはダイナミック
に変化しない。
ムアクセスメモリ）、ＳＲＡＭ（スタティックランダム
アクセスメモリ）、ＲＯＭ（リードオンリメモリ）、Ｉ
／Ｏデバイス等を用いてメモリシステムを構築する際、
これらのメモリのアドレスのマッピングはダイナミック
に変化しない。
【００６０】すなわち、どのメモリ領域がバーストアク
セスの対象とされ、どのメモリ領域がシングルアクセス
の対象であるかが予め判っているため、内蔵のアクセス
モード指定レジスタ１００を用いて、マイクロコンピュ
ータ１０内でのアクセスモードの指定が可能となる。
セスの対象とされ、どのメモリ領域がシングルアクセス
の対象であるかが予め判っているため、内蔵のアクセス
モード指定レジスタ１００を用いて、マイクロコンピュ
ータ１０内でのアクセスモードの指定が可能となる。
【００６１】インストラクション／データメモリ２０で
は、バースト要求信号（ＢＳＴＲ）７２がアクティブの
場合はバーストアクセスに対応し、バースト要求信号
（ＢＳＴＲ）７２がインアクティブの場合はシングルア
クセスに対応する。
は、バースト要求信号（ＢＳＴＲ）７２がアクティブの
場合はバーストアクセスに対応し、バースト要求信号
（ＢＳＴＲ）７２がインアクティブの場合はシングルア
クセスに対応する。
【００６２】アクセスモードの決定権が、従来例ではメ
モリ側にあったのに対し、本実施例ではマイクロコンピ
ュータ１０側にあるため、バースト要求信号（ＢＳＴ
Ｒ）７２に対するアクノリッジ信号は必要とされない。
モリ側にあったのに対し、本実施例ではマイクロコンピ
ュータ１０側にあるため、バースト要求信号（ＢＳＴ
Ｒ）７２に対するアクノリッジ信号は必要とされない。
【００６３】図２を参照して、メモリ領域の特定のアド
レスにマッピングされたアクセスモード指定レジスタ１
００は、内蔵周辺バス７００を介してＣＰＵ（中央処理
装置）６００と接続しており、アクセスモード指定レジ
スタ１００は割り付けられたアドレスに対する通常のス
トア命令をＣＰＵ６００で実行することにより、その内
容を書き換えることができる。
レスにマッピングされたアクセスモード指定レジスタ１
００は、内蔵周辺バス７００を介してＣＰＵ（中央処理
装置）６００と接続しており、アクセスモード指定レジ
スタ１００は割り付けられたアドレスに対する通常のス
トア命令をＣＰＵ６００で実行することにより、その内
容を書き換えることができる。
【００６４】本実施例においては、アクセスモード指定
レジスタ１００の各ビット２００〜２１５は、１６ＭＢ
（メガバイト）のメモリ領域を１ＭＢ（メガバイト）単
位に分けた１６個のメモリブロックにそれぞれ割り当て
られている。
レジスタ１００の各ビット２００〜２１５は、１６ＭＢ
（メガバイト）のメモリ領域を１ＭＢ（メガバイト）単
位に分けた１６個のメモリブロックにそれぞれ割り当て
られている。
【００６５】すなわち、図２のアクセスモード指定レジ
スタ１００のＬＳＢ（最下位ビット）であるビット２０
０は、０〜１ＭＢに、ビット２０１は１ＭＢ〜２ＭＢ
に、という具合に各ビットがそれぞれ１ＭＢのメモリ領
域に対応している。
スタ１００のＬＳＢ（最下位ビット）であるビット２０
０は、０〜１ＭＢに、ビット２０１は１ＭＢ〜２ＭＢ
に、という具合に各ビットがそれぞれ１ＭＢのメモリ領
域に対応している。
【００６６】ＣＰＵ６００には、内部アドレスバス７１
０が接続されており、内部アドレスバス７１０上のアド
レス信号は図１の外部アドレスバス４０に出力される。
０が接続されており、内部アドレスバス７１０上のアド
レス信号は図１の外部アドレスバス４０に出力される。
【００６７】アドレスデコーダ８００は、内部アドレス
バス７１０のアドレスをデコードするもので、内部アド
レスバス７１０のアドレスに応じて、アドレスデコート
信号３００〜３１５の内の一つが“１”となり、残りの
信号は“０”とされる。
バス７１０のアドレスをデコードするもので、内部アド
レスバス７１０のアドレスに応じて、アドレスデコート
信号３００〜３１５の内の一つが“１”となり、残りの
信号は“０”とされる。
【００６８】例えば、アドレスデコード信号３００は、
内部アドレスバス７１０のアドレスが０〜１ＭＢにある
ときに“１”とされ、アドレスデコード信号３０１は、
内部アドレスバス７１０のアドレスが１ＭＢ〜２ＭＢの
とき“１”とされる。
内部アドレスバス７１０のアドレスが０〜１ＭＢにある
ときに“１”とされ、アドレスデコード信号３０１は、
内部アドレスバス７１０のアドレスが１ＭＢ〜２ＭＢの
とき“１”とされる。
【００６９】これらのアドレスデコード信号３００〜３
１５は、アクセスモード指定レジスタ１００の各ビット
２００〜２１５の出力と、それぞれ２入力ＡＮＤゲート
４００〜４１５において論理積がとられ、ＡＮＤゲート
４００〜４１５の出力は、ＯＲゲート４２０に入力さ
れ、それらの論理和がとられる。
１５は、アクセスモード指定レジスタ１００の各ビット
２００〜２１５の出力と、それぞれ２入力ＡＮＤゲート
４００〜４１５において論理積がとられ、ＡＮＤゲート
４００〜４１５の出力は、ＯＲゲート４２０に入力さ
れ、それらの論理和がとられる。
【００７０】アクセスモード指定レジスタ１００の各ビ
ット２００〜２１５には、そのメモリブロック内のデー
タアクセスをバーストアクセスで行う場合に“１”が設
定され、シングルアクセスで行う場合に“０”が設定さ
れる。
ット２００〜２１５には、そのメモリブロック内のデー
タアクセスをバーストアクセスで行う場合に“１”が設
定され、シングルアクセスで行う場合に“０”が設定さ
れる。
【００７１】アクセスモード指定レジスタ１００の各ビ
ット２００〜２１５の出力は、アドレスデコード信号３
００〜３１５、ＡＮＤゲート４００〜４１５及びＯＲゲ
ート４２０により、現在アクセス中のメモリブロックに
対応したビットの出力が選択される。
ット２００〜２１５の出力は、アドレスデコード信号３
００〜３１５、ＡＮＤゲート４００〜４１５及びＯＲゲ
ート４２０により、現在アクセス中のメモリブロックに
対応したビットの出力が選択される。
【００７２】すなわち、ＯＲゲート４２０の出力５００
は、アクセス対象のメモリブロックがバーストアクセス
に指定されている場合には“１”となり、シングルアク
セスに指定してあれば“０”とされ、ＯＲゲート４２０
の出力５００がバースト要求信号（ＢＳＴＲ）７２とし
て出力される。
は、アクセス対象のメモリブロックがバーストアクセス
に指定されている場合には“１”となり、シングルアク
セスに指定してあれば“０”とされ、ＯＲゲート４２０
の出力５００がバースト要求信号（ＢＳＴＲ）７２とし
て出力される。
【００７３】次に、アクセスモード指定レジスタ１００
によりバーストアクセスを指定した場合の動作につい
て、図３を参照して説明する。図３のタイミング図は、
図１に示す本実施例のバーストアクセスモードにおける
各信号波形を示している。
によりバーストアクセスを指定した場合の動作につい
て、図３を参照して説明する。図３のタイミング図は、
図１に示す本実施例のバーストアクセスモードにおける
各信号波形を示している。
【００７４】図３において、ＳＹＳＣＬＫはシステムク
ロック７０、Ａ３１−０はアドレスバス４０、Ｄ３１−
０はデータバス５０、ＤＳＴＢ￣７１はインストラクシ
ョン／データメモリ２０に対してデータの出力を要求す
るデータストローブ信号、ＢＳＴＲ７２はバーストアク
セス時にアクティブとされ、シングルアクセス時にイン
アクティブとされるステータス信号、ＷＡＩＴ￣７３は
データアクセスタイミングにウェイトをかけるウェイト
信号である。信号の後の括弧で囲まれた「ｉｎ」」、
「ｏｕｔ」、「ｉｏ」は、マイクロコンピュータ１０か
ら見た信号の入出力の方向を示しており、「ｉｎ」は入
力、「ｏｕｔ」は出力、「ｉｏ」は入出力を意味してい
る。
ロック７０、Ａ３１−０はアドレスバス４０、Ｄ３１−
０はデータバス５０、ＤＳＴＢ￣７１はインストラクシ
ョン／データメモリ２０に対してデータの出力を要求す
るデータストローブ信号、ＢＳＴＲ７２はバーストアク
セス時にアクティブとされ、シングルアクセス時にイン
アクティブとされるステータス信号、ＷＡＩＴ￣７３は
データアクセスタイミングにウェイトをかけるウェイト
信号である。信号の後の括弧で囲まれた「ｉｎ」」、
「ｏｕｔ」、「ｉｏ」は、マイクロコンピュータ１０か
ら見た信号の入出力の方向を示しており、「ｉｎ」は入
力、「ｏｕｔ」は出力、「ｉｏ」は入出力を意味してい
る。
【００７５】本実施例において、データストローブ信号
（ＤＳＴＢ￣）７１、バースト要求信号（ＢＳＴＲ）７
２、ウェイト信号（ＷＡＩＴ￣）７３は、機能的には、
それぞれ前記従来例のインストランクション・アクセス
要求信号（ＩＲＥＱ￣）９１、バーストアクセス要求信
号（ＩＢＲＥＱ￣）９２、レディ信号（ＩＲＤＹ￣）９
４に相当する。但し、前記従来例のバーストアクセスア
クノリッジ信号（ＩＢＡＣＫ￣）９３に相当する信号
は、前記した理由により、本実施例には存在しない。
（ＤＳＴＢ￣）７１、バースト要求信号（ＢＳＴＲ）７
２、ウェイト信号（ＷＡＩＴ￣）７３は、機能的には、
それぞれ前記従来例のインストランクション・アクセス
要求信号（ＩＲＥＱ￣）９１、バーストアクセス要求信
号（ＩＢＲＥＱ￣）９２、レディ信号（ＩＲＤＹ￣）９
４に相当する。但し、前記従来例のバーストアクセスア
クノリッジ信号（ＩＢＡＣＫ￣）９３に相当する信号
は、前記した理由により、本実施例には存在しない。
【００７６】図３を参照して、ステート１では、アドレ
スＮがアドレスバス（Ａ３１−０）４０に出力される。
また、ステート１において、バースト要求信号（ＢＳＴ
Ｒ）７２がアクティブとなり、インストラクション／デ
ータメモリ２０に対して本サイクルがバーストアクセス
であることを示している。
スＮがアドレスバス（Ａ３１−０）４０に出力される。
また、ステート１において、バースト要求信号（ＢＳＴ
Ｒ）７２がアクティブとなり、インストラクション／デ
ータメモリ２０に対して本サイクルがバーストアクセス
であることを示している。
【００７７】インストラクション／データメモリ２０に
おいて、バーストアクセスに応対できる準備ができた時
点（ここでは、ステート４）で、ウェイト信号（ＷＡＩ
Ｔ￣）７３がインアクティブとなり、インストラクショ
ンｎがデータバス５０上に出力される。
おいて、バーストアクセスに応対できる準備ができた時
点（ここでは、ステート４）で、ウェイト信号（ＷＡＩ
Ｔ￣）７３がインアクティブとなり、インストラクショ
ンｎがデータバス５０上に出力される。
【００７８】マイクロコンピュータ１０では、ウェイト
信号（ＷＡＩＴ￣）７３がアクティブの間は、データバ
ス５０上のインストラクションのサンプリングを禁止し
ているため、ウェイト信号（ＷＡＩＴ￣）７３がインア
クティブになったステート４で、初めて最初のインスト
ラクションｎが転送される。
信号（ＷＡＩＴ￣）７３がアクティブの間は、データバ
ス５０上のインストラクションのサンプリングを禁止し
ているため、ウェイト信号（ＷＡＩＴ￣）７３がインア
クティブになったステート４で、初めて最初のインスト
ラクションｎが転送される。
【００７９】ステート５では、ウェイト信号（ＷＡＩＴ
￣）７３がインアクティブであるため、連続して次のイ
ンストラクションｎ＋１が転送される。
￣）７３がインアクティブであるため、連続して次のイ
ンストラクションｎ＋１が転送される。
【００８０】ステート６では、インストラクション／デ
ータメモリ２０において、インストラクションの供給が
できなくなったために、ウェイト信号（ＷＡＩＴ￣）７
３がアクティブとなり（すなわちローレベルとなり）、
マイクロコンピュータ１０に対してウェイトがかけられ
る。
ータメモリ２０において、インストラクションの供給が
できなくなったために、ウェイト信号（ＷＡＩＴ￣）７
３がアクティブとなり（すなわちローレベルとなり）、
マイクロコンピュータ１０に対してウェイトがかけられ
る。
【００８１】そして、インストラクション／データメモ
リ２０において、インストラクションの供給が可能にな
ったステート７では、次のインストラクションｎ＋２が
転送されている。
リ２０において、インストラクションの供給が可能にな
ったステート７では、次のインストラクションｎ＋２が
転送されている。
【００８２】ステート８では、マイクロコンピュータ１
０でバーストアクセスを終了する要因が生じたために、
データストローブ信号（ＤＳＴＢ￣）７１をインアクテ
ィブにして、インストラクション／データメモリ２０に
バーストアクセスの終了を示している。インストラクシ
ョン／データメモリ２０はこれを受けて、ステート８で
は転送を終了する。同時に、ステート８では次のアドレ
スＭがアドレスバス（Ａ３１−０）４０に出力され、次
のバーストアクセスが開始されている。
０でバーストアクセスを終了する要因が生じたために、
データストローブ信号（ＤＳＴＢ￣）７１をインアクテ
ィブにして、インストラクション／データメモリ２０に
バーストアクセスの終了を示している。インストラクシ
ョン／データメモリ２０はこれを受けて、ステート８で
は転送を終了する。同時に、ステート８では次のアドレ
スＭがアドレスバス（Ａ３１−０）４０に出力され、次
のバーストアクセスが開始されている。
【００８３】このように、マイクロコンピュータ１０内
部のプリフェッチバッファ（不図示）の空きがなくなっ
た場合や、ＣＰＵ６００による分岐命令の実行等により
バーストアクセスを終了する要因が生じた場合には、マ
イクロコンピュータ１０は、データストローブ信号（Ｄ
ＳＴＢ￣）７１をインアクティブにしてバーストアクセ
スの終了をインストラクション／データメモリ２０に伝
える。
部のプリフェッチバッファ（不図示）の空きがなくなっ
た場合や、ＣＰＵ６００による分岐命令の実行等により
バーストアクセスを終了する要因が生じた場合には、マ
イクロコンピュータ１０は、データストローブ信号（Ｄ
ＳＴＢ￣）７１をインアクティブにしてバーストアクセ
スの終了をインストラクション／データメモリ２０に伝
える。
【００８４】逆に、インストラクション／データメモリ
２０でＤＲＡＭを用いる場合に、外部からのリフレッシ
ュ動作等によりデータの供給ができずバーストアクセス
を中断する（データウェイトをかける）要因が生じた場
合には、ウェイト信号（ＷＡＩＴ￣）７３がアクティブ
となるので、マイクロコンピュータ１０はデータのサン
プリングを延期する。
２０でＤＲＡＭを用いる場合に、外部からのリフレッシ
ュ動作等によりデータの供給ができずバーストアクセス
を中断する（データウェイトをかける）要因が生じた場
合には、ウェイト信号（ＷＡＩＴ￣）７３がアクティブ
となるので、マイクロコンピュータ１０はデータのサン
プリングを延期する。
【００８５】本実施例において、バースト要求信号（Ｂ
ＳＴＲ）８３は、インストラクション／データメモリ２
０内のバーストアクセスをサポートしているメモリのチ
ップセレクト信号として、バースト要求信号（ＢＳＴ
Ｒ）８３の反転信号は、バーストアクセスをサポートし
ていないメモリのチップセレクト信号として用いられ
る。
ＳＴＲ）８３は、インストラクション／データメモリ２
０内のバーストアクセスをサポートしているメモリのチ
ップセレクト信号として、バースト要求信号（ＢＳＴ
Ｒ）８３の反転信号は、バーストアクセスをサポートし
ていないメモリのチップセレクト信号として用いられ
る。
【００８６】以上、本実施例によれば、１つ又は複数の
メモリ領域の各々に対応して、シングルアクセスとバー
ストアクセスのいずれか一方を選択する手段を設けるこ
とにより、外部メモリからのバーストアクセスアクノリ
ッジ信号を受け取る必要がなくなり、このため、マイク
ロコンピュータが出力するアクセスの種類を示す信号と
して、一本の制御信号（上記実施例ではＢＳＴＲ）によ
り、シングルアクセスとバーストアクセスを制御するこ
とができる。
メモリ領域の各々に対応して、シングルアクセスとバー
ストアクセスのいずれか一方を選択する手段を設けるこ
とにより、外部メモリからのバーストアクセスアクノリ
ッジ信号を受け取る必要がなくなり、このため、マイク
ロコンピュータが出力するアクセスの種類を示す信号と
して、一本の制御信号（上記実施例ではＢＳＴＲ）によ
り、シングルアクセスとバーストアクセスを制御するこ
とができる。
【００８７】また、前記従来例では、バースト要求信号
に応じて、外部でアドレスをデコードした結果を、バー
ストアクセスアクノリッジ信号としてマイクロコンピュ
ータに入力していたのに対して、本実施例によれば、マ
イクロコンピュータ内部にアクセスモード指定手段をも
ち、内部でアクセスの種類を判別するために、外部との
信号のやり取りが必要とされない。しかも、この判別
は、アドレスの出力に先立って行うことができるので、
前記従来例に比べ制御時間を大幅に短縮することがで
き、システム動作周波数の向上あるいは、アクセスサイ
クルのクロック数低減に効果がある。
に応じて、外部でアドレスをデコードした結果を、バー
ストアクセスアクノリッジ信号としてマイクロコンピュ
ータに入力していたのに対して、本実施例によれば、マ
イクロコンピュータ内部にアクセスモード指定手段をも
ち、内部でアクセスの種類を判別するために、外部との
信号のやり取りが必要とされない。しかも、この判別
は、アドレスの出力に先立って行うことができるので、
前記従来例に比べ制御時間を大幅に短縮することがで
き、システム動作周波数の向上あるいは、アクセスサイ
クルのクロック数低減に効果がある。
【００８８】
【実施例２】次に、本発明の第２の実施例について説明
する。
する。
【００８９】本発明の第１の実施例との相違点は、アド
レスバスとデータバスをマルチプレクス構成にした点で
ある。
レスバスとデータバスをマルチプレクス構成にした点で
ある。
【００９０】図４は本発明の第２の実施例のデータ処理
装置の概略構成を示すブロック図である。
装置の概略構成を示すブロック図である。
【００９１】図４に示すように、本実施例では、マイク
ロコンピュータ１１とインストラクション／データメモ
リ２１はアドレス／データバス４１を介して接続されて
いる。マイクロコンピュータ１１は、インストラクショ
ン／データメモリ２１に、システムクロックＳＹＳＣＬ
Ｋ８０、アドレスストローブ信号ＡＳＴＢ８０、データ
ストローブ信号（ＤＳＴＢ￣）８２、バースト要求信号
（ＢＳＴＲ）８３を出力し、インストラクション／デー
タメモリ２１からウェイト信号（ＷＡＩＴ￣）８４を入
力している。
ロコンピュータ１１とインストラクション／データメモ
リ２１はアドレス／データバス４１を介して接続されて
いる。マイクロコンピュータ１１は、インストラクショ
ン／データメモリ２１に、システムクロックＳＹＳＣＬ
Ｋ８０、アドレスストローブ信号ＡＳＴＢ８０、データ
ストローブ信号（ＤＳＴＢ￣）８２、バースト要求信号
（ＢＳＴＲ）８３を出力し、インストラクション／デー
タメモリ２１からウェイト信号（ＷＡＩＴ￣）８４を入
力している。
【００９２】本実施例において、マイクロコンピュータ
１１は、前記第１の実施例で説明した、アクセスモード
指定レジスタ１００を内蔵している。
１１は、前記第１の実施例で説明した、アクセスモード
指定レジスタ１００を内蔵している。
【００９３】次に、アクセスモード指定レジスタ１００
によりバーストアクセスを指定した場合の動作につい
て、図５のタイミング図を参照して説明する。図５は、
本発明の第２の実施例のバーストアクセスモードのタイ
ミングチャートを示している。
によりバーストアクセスを指定した場合の動作につい
て、図５のタイミング図を参照して説明する。図５は、
本発明の第２の実施例のバーストアクセスモードのタイ
ミングチャートを示している。
【００９４】図５を参照して、ＳＹＳＣＬＫはシステム
クロック８０、ＡＤ３１−０は４１はアドレス／データ
バス、ＡＳＴＢはアドレスのラッチタイミングを示すア
ドレスストローブ信号８１、ＤＳＴＢ￣はインストラク
ション／データメモリ２１に対してデータの出力を要求
するデータストローブ信号、ＢＳＴＲはバーストアクセ
ス時にアクティブとされ、シングルアクセス時にインア
クティブとされるステータス信号（バースト要求信号）
８３、ＷＡＩＴ￣はデータアクセスタイミングにウェイ
トをかけるウェイト信号８４である。
クロック８０、ＡＤ３１−０は４１はアドレス／データ
バス、ＡＳＴＢはアドレスのラッチタイミングを示すア
ドレスストローブ信号８１、ＤＳＴＢ￣はインストラク
ション／データメモリ２１に対してデータの出力を要求
するデータストローブ信号、ＢＳＴＲはバーストアクセ
ス時にアクティブとされ、シングルアクセス時にインア
クティブとされるステータス信号（バースト要求信号）
８３、ＷＡＩＴ￣はデータアクセスタイミングにウェイ
トをかけるウェイト信号８４である。
【００９５】図５において、信号の後の括弧内の「ｉ
ｎ」、「ｏｕｔ」、「ｉｏ」は、マイクロコンピュータ
１１から見た信号の入出力の方向を示しており、「ｉ
ｎ」は入力、「ｏｕｔ」は出力、「ｉｏ」は入出力をそ
れぞれ意味している。
ｎ」、「ｏｕｔ」、「ｉｏ」は、マイクロコンピュータ
１１から見た信号の入出力の方向を示しており、「ｉ
ｎ」は入力、「ｏｕｔ」は出力、「ｉｏ」は入出力をそ
れぞれ意味している。
【００９６】本実施例では、アドレスバスとデータバス
がマルチプレクスされた構成とされるため、アドレスを
ラッチするために、前記第１の実施例と比べて、アドレ
スストローブ信号（ＡＳＴＢ）８１の信号が追加されて
いる。
がマルチプレクスされた構成とされるため、アドレスを
ラッチするために、前記第１の実施例と比べて、アドレ
スストローブ信号（ＡＳＴＢ）８１の信号が追加されて
いる。
【００９７】図５を参照して、ステート１では、アドレ
スＮがアドレス／データバス（ＡＤ３１−０）４１に出
力され、アドレスストローブ信号（ＡＳＴＢ）８１の立
ち下がりでインストラクション／データメモリ２１はア
ドレスをラッチする。
スＮがアドレス／データバス（ＡＤ３１−０）４１に出
力され、アドレスストローブ信号（ＡＳＴＢ）８１の立
ち下がりでインストラクション／データメモリ２１はア
ドレスをラッチする。
【００９８】また、ステート１において、バースト要求
信号（ＢＳＴＲ）８３がアクティブとなり、インストラ
クション／データメモリ２１に対して、本サイクルが、
バーストアクセスであることを示している。
信号（ＢＳＴＲ）８３がアクティブとなり、インストラ
クション／データメモリ２１に対して、本サイクルが、
バーストアクセスであることを示している。
【００９９】インストラクション／データメモリ２１に
てバーストアクセスに応対できる準備ができた時点（図
５では、ステート４）で、ウェイト信号（ＷＡＩＴ￣）
８４がインアクティブとなり、インストラクションｎが
アドレス／データバス４１上に出力される。
てバーストアクセスに応対できる準備ができた時点（図
５では、ステート４）で、ウェイト信号（ＷＡＩＴ￣）
８４がインアクティブとなり、インストラクションｎが
アドレス／データバス４１上に出力される。
【０１００】マイクロコンピュータ１１では、ウェイト
信号（ＷＡＩＴ￣）８４がアクティブの間は、インスト
ラクションのサンプリングが禁止されているため、ウェ
イト信号（ＷＡＩＴ￣）８４がインアクティブになった
ステート４で、初めて最初のインストラクションｎがマ
イクロコンピュータ１１に転送される。
信号（ＷＡＩＴ￣）８４がアクティブの間は、インスト
ラクションのサンプリングが禁止されているため、ウェ
イト信号（ＷＡＩＴ￣）８４がインアクティブになった
ステート４で、初めて最初のインストラクションｎがマ
イクロコンピュータ１１に転送される。
【０１０１】ステート５では、ウェイト信号（ＷＡＩＴ
￣）８４がインアクティブとされるため、連続して次の
インストラクションｎ＋１が転送される。
￣）８４がインアクティブとされるため、連続して次の
インストラクションｎ＋１が転送される。
【０１０２】ステート６では、メモリ２１でインストラ
クションの供給ができなくなったために、ウェイト信号
（ＷＡＩＴ￣）８４がアクティブとなり、マイクロコン
ピュータ１１にはデータウェイトがかかっている。
クションの供給ができなくなったために、ウェイト信号
（ＷＡＩＴ￣）８４がアクティブとなり、マイクロコン
ピュータ１１にはデータウェイトがかかっている。
【０１０３】そして、インストラクション／データメモ
リ２１にて、インストラクションの供給が可能になった
ステート７では、ウェイト信号（ＷＡＩＴ￣）８４がイ
ンアクティブ（すなわちハイレベル）となり、次のイン
ストラクションｎ＋２が転送される。
リ２１にて、インストラクションの供給が可能になった
ステート７では、ウェイト信号（ＷＡＩＴ￣）８４がイ
ンアクティブ（すなわちハイレベル）となり、次のイン
ストラクションｎ＋２が転送される。
【０１０４】ステート８では、マイクロコンピュータ１
１でバーストアクセスを終了する要因が生じたために、
データストローブ信号（ＤＳＴＢ￣）８２をインアクテ
ィブにして、インストラクション／データメモリ２１に
バーストアクセスの終了を示している。
１でバーストアクセスを終了する要因が生じたために、
データストローブ信号（ＤＳＴＢ￣）８２をインアクテ
ィブにして、インストラクション／データメモリ２１に
バーストアクセスの終了を示している。
【０１０５】インストラクション／データメモリ２１は
これを受け、ステート８ではデータの転送を終了する。
また、ステート８では、アドレスストローブ信号（ＡＳ
ＴＢ）８１をハイレベルに立ち上げて、次のサイクルに
備える。
これを受け、ステート８ではデータの転送を終了する。
また、ステート８では、アドレスストローブ信号（ＡＳ
ＴＢ）８１をハイレベルに立ち上げて、次のサイクルに
備える。
【０１０６】ステート９では、次のアドレスＭがアドレ
ス／データバス（ＡＤ３１−０）４１に出力され、次の
バーストアクセスが開始されている。
ス／データバス（ＡＤ３１−０）４１に出力され、次の
バーストアクセスが開始されている。
【０１０７】このように、マイクロコンピュータ１１内
部のプリフェッチバッファ（不図示）の空きがなくなっ
た場合や、分岐命令実行等によりバーストアクセスを終
了する要因が生じた場合は、マイクロコンピュータ１１
は、データストローブ信号（ＤＳＴＢ￣）８２をインア
クティブにしてバーストアクセスの終了をインストラク
ション／データメモリ２１に伝える。
部のプリフェッチバッファ（不図示）の空きがなくなっ
た場合や、分岐命令実行等によりバーストアクセスを終
了する要因が生じた場合は、マイクロコンピュータ１１
は、データストローブ信号（ＤＳＴＢ￣）８２をインア
クティブにしてバーストアクセスの終了をインストラク
ション／データメモリ２１に伝える。
【０１０８】逆に、インストラクション／データメモリ
２１でＤＲＡＭを用いた場合において、外部からのリフ
レッシュ動作等によりデータの供給ができずバーストア
クセスを中断する（データウェイトをかける）要因が生
じた場合は、ウェイト信号４がアクティブとなるので、
マイクロコンピュータ１１はデータのサンプリングを延
期する。
２１でＤＲＡＭを用いた場合において、外部からのリフ
レッシュ動作等によりデータの供給ができずバーストア
クセスを中断する（データウェイトをかける）要因が生
じた場合は、ウェイト信号４がアクティブとなるので、
マイクロコンピュータ１１はデータのサンプリングを延
期する。
【０１０９】また、バースト要求信号（ＢＳＴＲ）８３
は、メモリ２１内のバーストアクセスをサポートしてい
るメモリのチップセレクト信号として用いられ、バース
ト要求信号（ＢＳＴＲ）８３の反転信号は、バーストア
クセスをサポートしていないメモリのチップセレクト信
号として用いられる。
は、メモリ２１内のバーストアクセスをサポートしてい
るメモリのチップセレクト信号として用いられ、バース
ト要求信号（ＢＳＴＲ）８３の反転信号は、バーストア
クセスをサポートしていないメモリのチップセレクト信
号として用いられる。
【０１１０】以上本発明を上記実施例に即して説明した
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
が、本発明は、上記態様にのみ限定されるものではな
く、本発明の原理に準ずる各種態様を含む。
【０１１１】
【発明の効果】以上説明したように、本発明のデータ処
理装置によれば、１つ又は複数のメモリ領域の各々に対
応して、シングルアクセスとバーストアクセスのいずれ
か一方を選択する手段を設けることにより、外部メモリ
からのバーストアクセスアクノリッジ信号を受け取る必
要がなくなるため、マイクロコンピュータが出力するア
クセスの種類を示す信号として、一本の制御信号によ
り、シングルアクセスとバーストアクセスを制御するこ
とができる。
理装置によれば、１つ又は複数のメモリ領域の各々に対
応して、シングルアクセスとバーストアクセスのいずれ
か一方を選択する手段を設けることにより、外部メモリ
からのバーストアクセスアクノリッジ信号を受け取る必
要がなくなるため、マイクロコンピュータが出力するア
クセスの種類を示す信号として、一本の制御信号によ
り、シングルアクセスとバーストアクセスを制御するこ
とができる。
【０１１２】このため、前記従来例では、バースト要求
信号に応じて、外部でアドレスをデコードした結果を、
バーストアクセスアクノリッジ信号としてマイクロコン
ピュータに入力していたのに対して、本発明によれば、
マイクロコンピュータ内部にアクセスモード指定手段を
もち、マイクロコンピュータ内部でバーストアクセス又
はシングルアクセスの種類を判別するために、外部との
信号のやり取りは必要とされない。
信号に応じて、外部でアドレスをデコードした結果を、
バーストアクセスアクノリッジ信号としてマイクロコン
ピュータに入力していたのに対して、本発明によれば、
マイクロコンピュータ内部にアクセスモード指定手段を
もち、マイクロコンピュータ内部でバーストアクセス又
はシングルアクセスの種類を判別するために、外部との
信号のやり取りは必要とされない。
【０１１３】しかも、本発明によれば、アクセスの種類
の判別は、外部へのアドレスの出力に先立って行うこと
ができるため、前記従来例に比べ制御時間を大幅に短縮
することができ、システム動作周波数のさらなる向上を
可能とすると共に、アクセスサイクルのクロック数を低
減するという効果を有する。このため、本発明によれ
ば、高速な動作周波数のマイクロコンピュータを用いた
システムのタイミング設計を容易化している。
の判別は、外部へのアドレスの出力に先立って行うこと
ができるため、前記従来例に比べ制御時間を大幅に短縮
することができ、システム動作周波数のさらなる向上を
可能とすると共に、アクセスサイクルのクロック数を低
減するという効果を有する。このため、本発明によれ
ば、高速な動作周波数のマイクロコンピュータを用いた
システムのタイミング設計を容易化している。
【０１１４】また、本発明によれば、シングルアクセス
とバーストアクセスのアクセスの種類を記憶する手段
は、ＣＰＵで実行される転送命令（ストア命令等）によ
りその内容が設定可能なレジスタにより構成され、この
ため、本発明においては、ＣＰＵの命令セットの変更等
ＣＰＵ自体の特別な改造等は不要とされる。
とバーストアクセスのアクセスの種類を記憶する手段
は、ＣＰＵで実行される転送命令（ストア命令等）によ
りその内容が設定可能なレジスタにより構成され、この
ため、本発明においては、ＣＰＵの命令セットの変更等
ＣＰＵ自体の特別な改造等は不要とされる。
【０１１５】さらに、本発明によれば、マイクロコンピ
ュータの制御端子を一端子削減したことによりパッケー
ジの縮小化を可能としている。
ュータの制御端子を一端子削減したことによりパッケー
ジの縮小化を可能としている。
【０１１６】また、本発明によれば、アドレスデコーダ
をマイクロコンピュータ内部に備えることにより、外部
回路を削減するものであり、システムの実装面積を低減
し、コストダウンと消費電力の低減を達成するという効
果を有する。
をマイクロコンピュータ内部に備えることにより、外部
回路を削減するものであり、システムの実装面積を低減
し、コストダウンと消費電力の低減を達成するという効
果を有する。
【０１１７】そして、本発明によれば、バーストアクセ
スをサポートするメモリと、バーストアクセスをサポー
トしないメモリとがそれぞれ別メモリ領域を形成するよ
うに所定のメモリサイズの複数のメモリブロックに分割
され、複数のメモリブロックに対応してアクセスの種類
が制御されるため、例えばバーストアクセスをサポート
するＤＲＡＭ、バーストアクセスをサポートしないＳＲ
ＡＭ、ＲＯＭ等が混在したメモリシステムの設計を容易
化すると共にアクセスが高速化される。
スをサポートするメモリと、バーストアクセスをサポー
トしないメモリとがそれぞれ別メモリ領域を形成するよ
うに所定のメモリサイズの複数のメモリブロックに分割
され、複数のメモリブロックに対応してアクセスの種類
が制御されるため、例えばバーストアクセスをサポート
するＤＲＡＭ、バーストアクセスをサポートしないＳＲ
ＡＭ、ＲＯＭ等が混在したメモリシステムの設計を容易
化すると共にアクセスが高速化される。
【図１】本発明のデータ処理装置の第１の実施例の構成
を示すブロック図である。
を示すブロック図である。
【図２】本発明のデータ処理装置におけるアクセスモー
ド指定レジスタの構成を示すブロック図である。
ド指定レジスタの構成を示すブロック図である。
【図３】本発明の第１の実施例におけるバーストアクセ
スのタイミングチャートである。
スのタイミングチャートである。
【図４】本発明のデータ処理装置の第２の実施例の構成
を示すブロック図である。
を示すブロック図である。
【図５】本発明のデータ処理装置の第２の実施例におけ
るバーストアクセスのタイミングチャートである。
るバーストアクセスのタイミングチャートである。
【図６】従来のデータ処理装置の構成例を示すブロック
図である。
図である。
【図７】従来例におけるバーストアクセスのタイミング
チャートである。
チャートである。
【符号の説明】 １０、１１、１２…マイクロコンピュータ ２０、２１…インストラクション／データメモリ ２２…インストラクションメモリ ３０…データメモリ ４０、４２…アドレスバス ４１…アドレス／データバス ５０、５２…データバス ５１…インストラクションバス ７０、９０…システムクロック（ＳＹＳＣＬＫ） ７１、８２…データストローブ信号（ＤＳＴＢ￣） ７２、８３…バースト要求信号（ＢＳＴＲ） ７３、８４…ウェイト信号（ＷＡＩＴ￣） ８１…アドレスストローブ信号（ＡＳＴＢ￣）
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−84523（ＪＰ，Ａ) 特開 昭57−86959（ＪＰ，Ａ) 特開 昭63−147245（ＪＰ，Ａ) 特開 昭63−253459（ＪＰ，Ａ) 特開 平３−98145（ＪＰ，Ａ) 特開 平４−253236（ＪＰ，Ａ)
Claims (1)
- 【請求項１】記憶装置に対して、単一のアドレスを出力
して単一のデータをアクセスするシングルアクセスの他
に、最初のアドレスのみを出力し、バースト要求信号を
アクティブとして、前記最初のアドレスから複数データ
を順次的にシステムクロックに同期してアクセスするバ
ーストアクセス機能を有し、メモリ領域を複数のメモリ
ブロックに分割して、前記メモリブロック単位に、バー
ストアクセスを行なうか否かの情報を記憶するレジスタ
と、内部アドレス信号を入力して、前記内部アドレス信
号により、アクセス対象のメモリ領域が前記複数のメモ
リブロックのいずれのメモリブロックに対応するかをデ
コードするアドレスデコード部と、を備え、アクセス対
象のメモリブロックについて、前記レジスタ内の対応す
る情報がバーストアクセスに設定されている場合に、前
記バースト要求信号をアクティブとするデータ処理装置
において、 バーストアクセス機能を支持するメモリ装置と、バース
トアクセス機能を支持しないメモリ装置が、メモリ領域
上互いに異なる所定サイズのメモリ領域上バーストアク
セス機能を支持するメモリブロックとバーストアクセス
機能を支持しないメモリブロックとの２つのメモリブロ
ックに分割され、このうち、前記バーストアクセス機能
を支持するメモリブロックについては、前記バースト要
求信号がメモリ装置のチップ選択信号として用いられ、
前記バーストアクセス機能を支持しないメモリブロック
については、前記バースト要求信号の反転信号がメモリ
装置のチップ選択信号として用いられるメモリシステム
に接続されることを特徴とするデータ処理装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24084794A JP3153078B2 (ja) | 1994-09-09 | 1994-09-09 | データ処理装置 |
| KR1019950029353A KR100225727B1 (ko) | 1994-09-09 | 1995-09-07 | 데이타 처리장치(Data processing system) |
| US08/526,090 US5826108A (en) | 1994-09-09 | 1995-09-11 | Data processing system having microprocessor-based burst mode control |
| DE69525116T DE69525116T2 (de) | 1994-09-09 | 1995-09-11 | Datenverarbeitungssystem mit Hochgeschwindigkeit-Stossbetriebzugriff |
| EP95114246A EP0701216B1 (en) | 1994-09-09 | 1995-09-11 | Data processing system having a high speed burst access |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24084794A JP3153078B2 (ja) | 1994-09-09 | 1994-09-09 | データ処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9103306A Division JPH1083344A (ja) | 1997-04-21 | 1997-04-21 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0883237A JPH0883237A (ja) | 1996-03-26 |
| JP3153078B2 true JP3153078B2 (ja) | 2001-04-03 |
Family
ID=17065600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24084794A Expired - Fee Related JP3153078B2 (ja) | 1994-09-09 | 1994-09-09 | データ処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5826108A (ja) |
| EP (1) | EP0701216B1 (ja) |
| JP (1) | JP3153078B2 (ja) |
| KR (1) | KR100225727B1 (ja) |
| DE (1) | DE69525116T2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7124281B1 (en) * | 2000-09-21 | 2006-10-17 | Freescale Semiconductor, Inc. | Processing system having sequential address indicator signals |
| JP2002366428A (ja) | 2001-06-06 | 2002-12-20 | Mitsubishi Electric Corp | メモリコントローラ |
| KR100878231B1 (ko) * | 2002-02-08 | 2009-01-13 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법과 프레임 메모리 |
| ATE503229T1 (de) * | 2002-04-30 | 2011-04-15 | Dsp Group Switzerland Ag | Verfahren zur ausholung von daten aus einem nichtflüchtigen speicher in einer integrierten schaltung und integrierte schaltung hierfür |
| US7380114B2 (en) * | 2002-11-15 | 2008-05-27 | Broadcom Corporation | Integrated circuit with DMA module for loading portions of code to a code memory for execution by a host processor that controls a video decoder |
| US7430642B2 (en) * | 2005-06-10 | 2008-09-30 | Freescale Semiconductor, Inc. | System and method for unified cache access using sequential instruction information |
| DE102005033473B4 (de) * | 2005-07-18 | 2015-07-30 | Infineon Technologies Ag | Speicheranordnung und Verfahren zum Betrieb einer Speicheranordnung |
| US7923668B2 (en) * | 2006-02-24 | 2011-04-12 | Rohr, Inc. | Acoustic nacelle inlet lip having composite construction and an integral electric ice protection heater disposed therein |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384523A (en) * | 1976-12-29 | 1978-07-26 | Nec Corp | Main memory control system |
| JPS5786959A (en) * | 1980-11-19 | 1982-05-31 | Matsushita Electric Ind Co Ltd | Data transfer control system |
| JPS63147245A (ja) * | 1986-12-10 | 1988-06-20 | Nec Corp | メモリアクセス方式 |
| US4851990A (en) * | 1987-02-09 | 1989-07-25 | Advanced Micro Devices, Inc. | High performance processor interface between a single chip processor and off chip memory means having a dedicated and shared bus structure |
| EP0337385B1 (en) * | 1988-04-12 | 1995-06-21 | Nec Corporation | Cache memory controller associated with a microprocessor |
| US5125084A (en) * | 1988-05-26 | 1992-06-23 | Ibm Corporation | Control of pipelined operation in a microcomputer system employing dynamic bus sizing with 80386 processor and 82385 cache controller |
| US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
| EP0474256A3 (en) * | 1990-09-07 | 1993-01-27 | Nec Corporation | In-circuit emulator |
| US5522064A (en) * | 1990-10-01 | 1996-05-28 | International Business Machines Corporation | Data processing apparatus for dynamically setting timings in a dynamic memory system |
| IT1241318B (it) * | 1990-11-19 | 1994-01-10 | Olivetti & Co Spa | Dispositivo di indirizzamento di memoria |
| US5386579A (en) * | 1991-09-16 | 1995-01-31 | Integrated Device Technology, Inc. | Minimum pin-count multiplexed address/data bus with byte enable and burst address counter support microprocessor transmitting byte enable signals on multiplexed address/data bus having burst address counter for supporting signal datum and burst transfer |
| US5502828A (en) * | 1992-12-18 | 1996-03-26 | Advanced Micro Devices, Inc. | Reducing memory access in a multi-cache multiprocessing environment with each cache mapped into different areas of main memory to avoid contention |
| US5392239A (en) * | 1993-05-06 | 1995-02-21 | S3, Incorporated | Burst-mode DRAM |
| US5453957A (en) * | 1993-09-17 | 1995-09-26 | Cypress Semiconductor Corp. | Memory architecture for burst mode access |
| US5386385A (en) * | 1994-01-31 | 1995-01-31 | Texas Instruments Inc. | Method and apparatus for preventing invalid operating modes and an application to synchronous memory devices |
| US5539696A (en) * | 1994-01-31 | 1996-07-23 | Patel; Vipul C. | Method and apparatus for writing data in a synchronous memory having column independent sections and a method and apparatus for performing write mask operations |
| US5586289A (en) * | 1994-04-15 | 1996-12-17 | David Sarnoff Research Center, Inc. | Method and apparatus for accessing local storage within a parallel processing computer |
| US5598376A (en) * | 1994-12-23 | 1997-01-28 | Micron Technology, Inc. | Distributed write data drivers for burst access memories |
| US5526320A (en) * | 1994-12-23 | 1996-06-11 | Micron Technology Inc. | Burst EDO memory device |
-
1994
- 1994-09-09 JP JP24084794A patent/JP3153078B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-07 KR KR1019950029353A patent/KR100225727B1/ko not_active IP Right Cessation
- 1995-09-11 DE DE69525116T patent/DE69525116T2/de not_active Expired - Fee Related
- 1995-09-11 EP EP95114246A patent/EP0701216B1/en not_active Expired - Lifetime
- 1995-09-11 US US08/526,090 patent/US5826108A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0701216A1 (en) | 1996-03-13 |
| JPH0883237A (ja) | 1996-03-26 |
| KR100225727B1 (ko) | 1999-10-15 |
| EP0701216B1 (en) | 2002-01-23 |
| KR960011677A (ko) | 1996-04-20 |
| DE69525116D1 (de) | 2002-03-14 |
| DE69525116T2 (de) | 2002-10-02 |
| US5826108A (en) | 1998-10-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4799199A (en) | Bus master having burst transfer mode | |
| JP3406744B2 (ja) | 制御されたバーストメモリアクセスを備えたデータプロセッサおよびその方法 | |
| US6934820B2 (en) | Traffic controller using priority and burst control for reducing access latency | |
| JP3532932B2 (ja) | 時間重複メモリ・アクセスを有するランダムにアクセス可能なメモリ | |
| JPH04230544A (ja) | ダイナミックメモリシステムのタイミングを動的に設定するデータ処理装置 | |
| JPH10247138A (ja) | コンピュータシステム | |
| JPH10134008A (ja) | 半導体装置およびコンピュータシステム | |
| JP2002132701A (ja) | メモリ制御装置 | |
| US5857082A (en) | Method and apparatus for quickly transferring data from a first bus to a second bus | |
| JP3153078B2 (ja) | データ処理装置 | |
| US6272583B1 (en) | Microprocessor having built-in DRAM and internal data transfer paths wider and faster than independent external transfer paths | |
| JP2704113B2 (ja) | データ処理装置 | |
| US6003120A (en) | Method and apparatus for performing variable length processor write cycles | |
| KR20010050239A (ko) | 데이터 처리 장치 및 방법과 컴퓨터 프로그램 제품 | |
| JPH1083344A (ja) | 情報処理装置 | |
| JP3967921B2 (ja) | データ処理装置及びデータ処理システム | |
| JPH07271654A (ja) | コントローラ | |
| JP3240863B2 (ja) | 調停回路 | |
| KR20010050234A (ko) | 메모리(ｍｅｍ)와 결합한 데이터 처리용 디바이스 | |
| JPH0351012B2 (ja) | ||
| US20040103267A1 (en) | Data processor having cache memory | |
| JPH04372030A (ja) | プロセッサのメモリアクセス方式 | |
| JP2778623B2 (ja) | プリフェッチ制御装置 | |
| EP0921468A1 (en) | Memory control using memory state information for reducing access latency | |
| JPS62259295A (ja) | リフレツシユ制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970218 |
|
| LAPS | Cancellation because of no payment of annual fees |