JPH07271654A

JPH07271654A - コントローラ

Info

Publication number: JPH07271654A
Application number: JP6087479A
Authority: JP
Inventors: Koji Ito; 幸治伊藤
Original assignee: Tokyo Electron Ltd
Current assignee: Tokyo Electron Ltd
Priority date: 1994-04-01
Filing date: 1994-04-01
Publication date: 1995-10-20

Abstract

(57)【要約】（修正有）【目的】シングルポートのメモリをデュアルポートの
メモリのイメージで使用できるコントローラを提供す
る。【構成】２つの演算処理装置ＣＰＵ１，ＣＰＵ２に対
して制御信号の送受を行う２つのインタフェース部６
Ａ，６Ｂと、２つの演算処理装置と記憶装置４との間で
送受されるべきデータをラッチするための２つのデータ
ラッチ部８Ａ，８Ｂと、２つのインタフェース部からの
アクティブ信号が競合した時に、いずれかの演算処理装
置を選択するアビトレーション部１０と、２つのインタ
フェース部からのチップセレクト信号に基づいて、各デ
ータラッチ部へデータラッチ信号を送出する２つのタイ
ミング発生部１２Ａ，１２Ｂとを備え、２つの演算処理
装置からのアクセス要求が競合した場合は、アビトレー
ション部の調停により先着ポート側のデータをデータラ
ッチ部にラッチしてアクセス権を他方に移す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、２つの演算処理装置と
記憶装置との間に介在されるコントローラであって、例
えばシングルポートのＲＡＭをデューアルポートのＲＡ
Ｍのイメージで使用することができるコントローラに関
する。

【０００２】

【従来の技術】一般に、各種の情報を伝送するための通
信網におけるデジタル交換器やデジタル電送路において
は、例えばある片方の通信系からきたデータを一時的に
貯め込んでおき、これを方式の異なる他方の通信系に引
き渡すことが頻繁に行われている。この場合、各通信系
は、例えばクロック等の方式の全く異なるコンピュー
タ、すなわち演算処理装置によってそれぞれ制御されて
おり、これらの２つの演算処理装置間においてデータの
相互受け渡しを行う記憶装置として例えばデュアルポー
トＲＡＭ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒ
ｙ）が知られている。

【０００３】この種のデュアルポートＲＡＭにあって
は、例えば２つのポートはそれぞれ独立したアドレス、
ＣＳ（ｃｈｉｐｓｅｌｅｃｔ）、ＷＥ（ｗｒｉｔｅ
ｅｎａｂｌｅ）、ＯＥ（ｏｕｔｐｕｔｅｎａｂｌｅ）
の制御系とＩ／Ｏ系を持っており、各ポートからメモリ
のどの番地に対しても独立、非同期に読出し、書込み動
作が可能となっている。例えば、２つのポートからメモ
リの同一番地が選択された場合を例にとると、両ポート
が読出しモードで動作している時は問題がないが、一方
のポートが書込みモードで動作する場合には、書込みに
よって読出し動作中の逆のポートの読出しデータが途中
で変化する可能性があり問題となる。また、両ポートと
も書込み動作の時には、互いに逆データを書き込んでメ
モリの内容が不定となる可能性もある。

【０００４】そのために、このような問題を解決するた
めに、両ポートのアドレスが一致した場合の調整機能を
チップ上に搭載するようになっている。この調整は具体
的には２つのポートのアドレスのどちらが先に確定した
かを監視し、先着側ポートに優先権を与えて無条件にア
クセスを受け付けると共に、後着側ポートの動作に対し
ては必要に応じて制御を加えることによって達成するよ
うになっている。

【０００５】

【発明が解決しようとする課題】ところで上記した如き
ディアルポートＲＡＭは、一般的に制御手段がかなり複
雑なことから回路構成も大規模になり、コスト高を招来
しているという問題点がある。また、回路構成も複雑な
ことから、その分消費電力も増加するという問題点もあ
る。

【０００６】本発明は、以上のような問題点に着目し、
これわ有効に解決すべく創案されたものである。本発明
の目的は、シングルポートＲＡＭをデュアルポートＲＡ
Ｍイメージで使用することができるコントローラを提供
することにある。

【０００７】

【課題を解決するための手段】本発明は、上記問題点を
解決するために、別個独立に動作する２つの演算処理装
置と記憶装置との間に介在されるコントローラにおい
て、前記２つの各演算処理装置に対して制御信号の送受
を行う２つのインタフェース部と、前記２つの各演算処
理装置と前記記憶装置との間で送受されるべきデータを
ラッチするための２つのデータラッチ部と、前記２つの
インタフェース部からのアクティブ信号が競合した時
に、いずれか一方の演算処理装置を選択するアビトレー
ション部と、前記２つのインタフェース部からのチップ
セレクト信号に基づいて、前記各２つのデータラッチ部
へデータラッチ信号を送出する２つのタイミング発生部
とを備えるように構成したものである。

【０００８】

【作用】本発明は、以上のように構成したので、２つの
演算処理装置に対しては、制御信号の送受を対応するそ
れぞれのインタフェース部で行い、記憶装置と２つの演
算処理装置との間で送受されるデータは、対応するそれ
ぞれのデータラッチ部によりラッチされる。２つの演算
処理装置から同時にアクセス要求が出た時には、これを
受けた各インタフェース部からアビトレーション部にア
クティブ信号を出し、アビトレーション部は、まず先着
側のデータをラッチ用のタイミング発生部から出力され
るデータラッチ信号により、対応するデータラッチ部で
ラッチする。そして、ラッチが完了したら、アビトレー
ション部は直ちに先着側から開放され、後着側のデータ
を他方のラッチ用のタイミング発生部から出力されるデ
ータラッチ信号により他方のデータラッチ部でラッチす
る。これにより、各演算処理装置はそれぞれのデータラ
ッチ部にラッチされたデータを略同時に読むことができ
る。

【０００９】

【実施例】以下に本発明に係るコントローラの一実施例
を添付図面に基づいて詳述する。図１は本発明に係るコ
ントローラを示すブロック構成図、図２は本発明のコン
トローラの他の装置との接続状態を示す図、図３は図２
に示すブロックの主要部の構成を示す図である。

【００１０】図２に示すようにこのコントローラ２に
は、２つの制御方式が同じ、或いは相互に異なる演算処
理装置ＣＰＵ１、ＣＰＵ２が接続され、また、記憶装置
としてはシングルポートのＲＡＭの如きメモリ４が接続
されており、このようにシングルポートのメモリ４を外
付けすることによりデュアルポートイメージでメモリを
コントロールできるようにしたものである。図示例で
は、形式の異なる処理装置として８６系のＣＰＵと６８
系のＣＰＵを接続した場合が示されている。

【００１１】上記コントローラ２のブロック構成図は図
１に示されており、次のようなものから構成されてい
る。図中左側の各端子は例えば一方の演算処理装置ＣＰ
Ｕ１側へ接続され、右側の各端子は他方の演算処理装置
ＣＰＵ２側へ接続され、また、図中下側の各端子はメモ
リ４に接続される。

【００１２】このコントローラ２（ＤＰＡＣ：Ｄｕａｌ
ＰｏｒｔＡｒｂｉｔｒａｔｉｏｎとも称す）は、上
記各演算処理装置ＣＰＵ１、ＣＰＵ２に対して制御信号
の送受を行う２つのインタフェース部６Ａ、６Ｂと、上
記各演算処理装置ＣＰＵ１、ＣＰＵ２と上記メモリ４と
の間で送受されるべきデータをラッチするための２つの
データラッチ部８Ａ、８Ｂと、上記２つのインタフェー
ス部６Ａ、６Ｂからのアクティブ信号ＡＳ１、ＡＳ２が
競合した時にいずれか一方の演算処理装置を選択するア
ビトレーション部１０と、上記２つのインタフェース部
６Ａ、６Ｂからのチップセレクト信号ＣＳ１、ＣＳ２に
基づいて、上記それぞれのデータラッチ部８Ａ、８Ｂへ
データラッチ信号ＤＬＳ１、ＤＬＳ２を送出する２つの
タイミング発生部１２Ａ、１２Ｂとにより主に構成され
ている。

【００１３】その他に、このコントローラ２には、上記
各データラッチ部８Ａ、８Ｂに接続されて、上記メモリ
２に対するデータバスを変換するためのバス変換部１４
を有すと共に、上記２つの演算処理装置ＣＰＵ１、ＣＰ
Ｕ２からのＩＯチップセレクト信号ＩＯＣＳ１、ＩＯＣ
Ｓ２に応答して、一方の演算処理装置からのデータを他
方の演算処理装置により読み取られるまでの間、一時的
に記憶する割り込みレジスタ部１６を有している。

【００１４】更には、このコントローラ２には、演算処
理装置ＣＰＵ１、ＣＰＵ２からの各アドレス信号ＡＤＲ
１、ＡＤＲ２をそれぞれ保持する２つのアドレスラッチ
部１８Ａ、１８Ｂと、上記各アドレス信号ＡＤＲ１、Ａ
ＤＲ２によりデータを選択するための多数のゲートより
なるセレクタ部２０を有している。

【００１５】上記各インタフェース部６Ａ、６Ｂに対し
ては、チップセレクタ信号ＣＳ１、ＣＳ２、リード信号
ＲＤ１、ＲＤ２、ライト信号ＷＲ１、ＷＲ２、タイプ識
別信号ＭＳ１、ＭＳ２、割り込み信号ＩＮＴ１、ＩＮＴ
２、ビジー信号ＢＵＳＹ１、ＢＵＳＹ２等の制御信号が
入力或いは出力するようになっている。このインタフェ
ース部は、例えば図３（Ａ）に示すように、リード信号
ＲＤ、ライト信号ＷＲのレジスタ２２Ａ、２２Ｂと、こ
れからの出力をタイプ識別信号ＭＳによりセレクトする
セレクタ２４と、この出力を登録するレジスタ２６を有
している。ここではタイプ識別信号ＭＳが例えばハイの
時は６８系のＣＰＵであることを、ローの時は８６系の
ＣＰＵであることを示す。

【００１６】上記アビトレーション部１０は、例えば図
３（Ｂ）に示すように各アクティブ信号ＡＳ１、ＡＳ２
をクロックタイミングで登録するレジスタ２８Ａ、２８
Ｂと、これらの出力をセレクトするセレクタ３０と、こ
の出力をクロックタイミングで登録するレジスタ３２を
有しており、原則的にアクセス権は先着ポートに対して
優先させるようになっている。

【００１７】上記各タイミング発生部１２Ａ、１２Ｂ
は、データラッチのタイミングを選定するものであり、
チップセレクタ信号ＣＳがアクティブの時に、それぞれ
２本の信号よりなるタイミング選択信号ＣＫＳＥＬ１、
ＣＫＳＥＬ２の組合せによりシステムクロックＳＹＳＣ
ＬＫ１、ＳＹＳＣＬＫ２を基準にしてデータラッチ信号
ＤＬＳ１、ＤＬＳ２を出力する。尚、図中、各信号の後
のカッコ内の数字は信号ラインの数を示す。タイミング
選択信号ＣＫＳＥＬ１、ＣＫＳＥＬ２は、必要に応じて
任意に設定でき、例えば表１のように組み合わせること
により、図４に示すように３つのデータラッチ信号ＤＬ
Ｓを選択することができる。

【００１８】

【表１】

【００１９】図示例にあってはシステムクロックが４０
ｎｓ（２５ＭＨｚ）の場合を示し、図中▲印はＣＳのサ
ンプルポイントを示し、設定したタイミング（■）の時
のデータをデータラッチ部８Ａ、８Ｂにラッチさせる。
尚、非同期モードの場合には、２つのポートからの独立
・非同期の読出し・書込み動作はできず、後着ポートか
らのアクセスは、原則的に先着ポートのアクセスが終了
した時点までＢＵＳＹ信号によりウエイトされる。この
時の状態は図５に示される。また、このようなタイミン
グ発生部１２Ａ、１２Ｂは、図３（Ｃ）に示すように例
えばシステムクロックをカウントするカウンタ３４と、
この出力をデコードするデコーダ３６を備えて構成され
る。

【００２０】上記データラッチ８Ａ、８Ｂは、例えばレ
ジスタを組み合わせた構成となっており、上述のように
各演算処理装置に対して１つずつ対応させて設けられ、
各処理装置から入力されるデータ信号ＤＡＴＡ１、ＤＡ
ＴＡ２、或いはメモリ４からのデータをデータラッチ信
号ＤＬＳのラッチタイミングで一時的にラッチし、処理
装置及びメモリ４間のデータの受け渡しを行っている。
このデータラッチ部８Ａ、８Ｂを上記したアビトレーシ
ョン部１０とタイミング発生部１２Ａ、１２Ｂに組み合
わせることによりメモリ４に対するアクセス権を迅速に
切替えることができ、疑似的な独立・非同期の読出し・
書込み動作が可能となる。

【００２１】上記バス変換部１４は、例えば図３（Ｄ）
に示すように演算処理装置ＣＰＵ１、ＣＰＵ２或いはメ
モリ４からのデータ０〜１５を一時的に記憶するレジス
タ３８Ａ〜３８Ｄと、この出力を組み替えて出力するセ
レクタ４０とを備えて構成されており、図示例にあって
は、上位８ビットのデータと下位８ビットのデータをそ
っくり入れ替えて出力するようになっている。これによ
り、伝送方式等の異なる伝送装置間のインタフェースを
取り得るようになっている。この時のデータの変換態様
の一例は図６に具体的に示されており、８ビット単位
（バイト）にて１６ビットデータの交換を行うようにな
っている。

【００２２】このようなデータの変換態様は、任意に設
定でき、変換態様の選択は、例えばそれぞれ２本の信号
よりなる変換選択信号ＤＨＳ１、ＤＨＳ２の切替により
行う。例えば、ＤＨＳ、ＤＨＳの２つの信号よりな
る変換選択信号ＤＨＳにより、表２に示すような４つの
データ変換態様を選択することができる。

【００２３】

【表２】

【００２４】ここでワード転送とは、ビットを何ら変換
することなく１６ビット１ワードのまま転送するもので
あり、上位バイトの転送とは、上位８ビットのデータの
みを転送するものであり、下位バイトの転送とは下位８
ビットのデータのみを転送するものであり、バイトスワ
ップ転送とは、図６に示したように上位と下位の８ビッ
ト１バイト同士を変換して転送するものである。アドレ
スラッチ部１８Ａ、１８Ｂは、レジスタよりなり、各演
算処理装置ＣＰＵ１、ＣＰＵ２からの各アドレス信号Ａ
ＤＲ１、ＡＤＲ２を対応するインタフェース部６Ａ、６
Ｂからの指示により一時的にラッチし、記憶しておくも
のである。

【００２５】上記割り込みレジスタ部１６は、図７に示
すように２つの演算処理装置ＣＰＵ１、ＣＰＵ２間の直
接対話をサポートするものであり、両ポートに対応させ
て割り込みレジスタ４２Ａ、４２Ｂと、ステータスレジ
スタ４４Ａ、４４Ｂを有している。この割り込みレジス
タ４２Ａ、４２Ｂとステータスレジスタ４４Ａ、４４Ｂ
との関係は図８に示すように表され、各ポートに対して
７ワードの割り込みレジスタが用意されると共に各ワー
ドに対して１ビットのステータスレジスタが用意され
る。このステータスレジスタとしては１６ビットが用意
されるが１ビット目と９ビット目は、ポート１側とポー
ト２側のインタラプト信号のＩＮＴの状態をそれぞれ示
す。

【００２６】直接対話で受渡しされる識別子が、送信側
から割り込みレジスタに書き込まれると、ステータスビ
ットの該当ビットにフラグが立つ。図中◇印及び●印は
割り込みフラグが立っているビットを示す。同時に、イ
ンタフェース部側からは識別子の受信側に対してインタ
ラプト信号が立ち上げられる。ＣＰＵは、ステータスレ
ジストを読みに行くことにより、割り込みレジスタの何
番地のレジスタに識別子が書き込まれたのかを把握す
る。そして、ＣＰＵがステータスレジスタを読み出した
時点で、ステータスレジスタの全ビットはリセットされ
る。インタラプト信号ＩＮＴは、相手側のＣＰＵに対
し、割り込みレジスタに識別子が書き込まれたことを通
知し、インタラプト信号を受信した側のＣＰＵが割り込
みレジスタの識別子を読みに行くまで出力され、読み出
した時点で立ち下げられる。

【００２７】次に、以上のように構成された本実施例の
動作について説明する。まず、２つの演算処理装置ＣＰ
Ｕ１、ＣＰＵ２は、それぞれの固有のクロックにより別
個独立に動作しており、例えば両ＣＰＵから共通のメモ
リ４に対してそれぞれリードのアクセス命令が出力され
たものとする。この時の各アドレスデータはアドレスラ
ッチ部１８Ａ、１８Ｂにラッチされ、メモリ４の選択さ
れた番地のデータは読み出されて、このデータはデータ
ラッチ信号ＤＬＳにより選択された所定のラッチタイミ
ングで各データラッチ部８Ａ、８Ｂによりラッチされ
る。そして、このラッチされた各データをそれぞれの演
算処理装置が読みにくることになる。すなわち、演算処
理装置ＣＰＵからメモリを読み込むために、リード信
号、チップセレクト信号がインタフェース部６に入る
と、アビトレーション部１０が競合しているか判断し、
相手側からの要求が入っていない場合にはメモリ４側に
そのアドレスを指示する。この時メモリ４は対応するデ
ータを出力するのでデータをデータラッチ部８でラッチ
し、要求のあった演算処理装置がこのラッチデータを読
み出すことになる。

【００２８】ここで両演算処理装置ＣＰＵ１、ＣＰＵ２
から略同時にメモリ４へのリードのアクセス要求が出さ
れたとすると、原則的にアクセス権は先着ポートが優先
となる。すなわちアクティブ信号ＡＳ１、ＡＳ２がイン
タフェース部６Ａ、６Ｂより入ると先着ポート側を優先
するように動作し、後着ポート側のインタフェース部６
はＢＵＳＹ信号を出力してそのＣＰＵに対してウエイト
をかける。一方、アクセス権を有するＣＰＵにより選択
されたメモリ４の所定の番地のデータは、アクセス権を
有するタイミング発生部１２からのデータラッチ信号Ｄ
ＬＳにより決まるラッチタイミングでデータラッチ部８
にラッチされる。

【００２９】このように先着ポート側のＣＰＵに対する
データラッチが完了したならばＢＵＳＹ信号を落とし、
アクセス権を後着ポート側のＣＰＵに渡し、メモリ４の
データを読み出すことになる。このように、先着ポート
側のリードデータをそのＣＰＵのクロックに対応させた
ラッチタイミングによりデータラッチ部にてラッチさ
せ、その後は、直ちにアクセス権を後着ポート側に渡す
ようにしたので、シングルポートのメモリであるにもか
かわらず、デュアルポートのイメージでメモリを使用す
ることが可能となる。すなわち、疑似的な独立・非同期
の読出し・書き込み動作が可能となる。

【００３０】ここで上記した動作を図９及び図１０に基
づいて具体的に示す。図９は同期モードのリードタイミ
ングを示すタイミングチャートである。この場合の設定
は、システムクロック２５ＭＨｚ、設定されたデータラ
ッチ信号（ラッチクロック）は図４中のＤＬＳ、メモ
リアクセスタイム１５ｎｓであり、このコントローラは
ＤＰＡＣとして示されている。

【００３１】図９（Ａ）、（Ｂ）、（Ｃ）に示すように
演算処理装置ＣＰＵから発せられたリードのためのアド
レス信号とチップセレクタ信号がシステムクロックに同
期して確立され、確立したアドレスがメモリ４に対して
出力される（図９（Ｄ））。この時、図中＊１はＤＰＡ
Ｃに対するＣＳ立ち下がりのアドレスセットアップ時
間、＊２はＤＰＡＣに対するＣＳ立ち下がりとシステム
クロックのセットアップ時間、＊３はＤＰＡＣからメモ
リに対するＣＳ立ち下がりからのアドレス遅延時間をそ
れぞれ示す。

【００３２】メモリに対してアドレスが出力されると対
応するデータがメモリ４から吐き出され（図９
（Ｅ））、このデータはデータラッチ信号ＤＬＳ１であ
るラッチクロックによってデータラッチ部にラッチされ
る（図９（Ｆ））。このようにデータがラッチされた時
点で他の演算処理装置からのアクセスが可能となり、処
理の高速化も可能となる。

【００３３】そして、ここでラッチされたデータはリー
ド信号（図９（Ｈ））に応じてメモリデータ（図９
（Ｇ））としてデータバスに出力されることになる。図
中、＊４はメモリアクセス時間、＊５はＤＰＡＣに対す
るＣＳ立ち下がりからＤＰＡＣ内部のラッチクロック
（データラッチ信号）の立ち上がり、＊６はシステムク
ロックの立ち上がりからＤＰＡＣがメモリのデータを開
くまでの時間、＊７はメモリ有効データ期間をそれぞれ
示す。

【００３４】図１０は同期モードのリード競合時のタイ
ミング（ＷＡＩＴ動作）を示すタイミングチャートであ
る。この場合の設定は、システムクロック２５ＭＨｚ、
ＣＰＵ１・ＣＰＵ２ともに設定されたデータラッチ信号
（ラッチクロック）は図４中のＤＬＳ、メモリアクセ
スタイム１５ｎｓである。２つの演算処理装置ＣＰＵ
１、ＣＰＵ２から略同時にアクセスが生じて競合した場
合を示し、詳しくはＣＰＵ１側のチップセレクト信号Ｃ
Ｓ１（図１０（Ａ））がアクティブになり、これより僅
かな時間だけ遅れて他方のＣＰＵ２側のチップセレクト
信号ＣＳ２（図１０（Ｈ））がアクティブになった状態
を示す。

【００３５】一方の、演算処理装置ＣＰＵ１からのリー
ドアクセスに対してメモリ４のデータが一方のデータラ
ッチ部８にラッチされるまでは、図９に示した場合と同
様であり、例えば一方のデータラッチ部８Ａにはデータ
“００”がラッチされる。最初の演算処理装置のアクセ
ス処理途中にて他方の演算処理装置ＣＰＵ２からアクセ
ス要求が入ると（図１０（Ｇ））、アビトレーション部
１０はインタフェース部を介してＢＵＳＹ信号をその演
算処理装置ＣＰＵ２に対して出力し（図１０（Ｅ））、
ウエイトをかける。ここでＢＵＳＹ信号が出るタイミン
グは、チップセレクト信号により定まり、先着側のチッ
プセレクト信号が確定した後に後着側のチップセレクト
信号が入るとＢＵＳＹ信号を終了する。

【００３６】そして、先着側のデータのラッチ作業が終
了すると、すなわちラッチクロック（データラッチ信
号）ＤＬＳ１が立ち上がってノンアクティブになると
（図１０（Ｄ））、先に出力されていたＢＵＳＹ信号を
落とし（図１０（Ｅ））、相手の演算処理装置ＣＰＵ２
に対してアクセス権を渡す。

【００３７】このようにして相手の演算処理装置ＣＰＵ
２にアクセス権が移ると、メモリ４のアドレスが切替え
られてメモリ４から例えばデータ“０１”が出力され
（図１０（Ｃ））、このデータがラッチクロック（デー
タラッチ信号）ＤＬＳ２（図１０（Ｈ））によりデータ
ラッチ部８Ｂにラッチされ（図１０（Ｉ））、このラッ
チデータがその演算処理装置ＣＰＵ２により読み出され
ることになる（図１０（Ｊ））。

【００３８】このように２つの演算処理装置からのアク
セス要求が競合した場合にあっても、先着側のメモリデ
ータをデータラッチ部にラッチして、直ちにそのアクセ
ス権を後着ポート側に移すようにしたので、各演算処理
装置から略同時にアクセスができ、シングルポートのメ
モリをデュアルポートのメモリのイメージで使用するこ
とができる。

【００３９】尚、上記実施例にあってはリード時を例に
とって説明したが、ライト時の場合にも、競合した時に
は同様にしてウエイトをかけて処理する。また、メモリ
と各データラッチ部８との間でデータが転送される時に
はバス変換部１４を介して転送され、前述したバイトス
ワップ等のビット変換操作が行われている。

【００４０】次に、割り込みレジスタ部１６を用いて２
つの演算処理装置ＣＰＵ１、ＣＰＵ２間で直接、データ
の送受を行う場合について図１１に示すフローチャトを
基に説明する。まず、全体の動作としては、前述したよ
うに各割り込みレジスタは８ワード目にステータレジス
タを有しており（図８参照）、この中に対応するワード
の状態が示されている。例えば演算処理装置ＣＰＵ１か
ら演算処理装置ＣＰＵ２への直接対話を行う場合には、
演算処理装置ＣＰＵ１から割り込みレジスタに書き込ま
れると対応する部分のステータスレジストにフラグが立
ち、他方の演算処理装置ＣＰＵ２に対してインタラプト
（ＩＮＴ）信号が立つ。

【００４１】すると、演算処理装置ＣＰＵ２は、上記割
り込みレジスタに対して読み取りに行き、読み取りが終
了したらその旨を割り込みレジスタに書き込み、演算処
理装置ＣＰＵ１に対してインタラプト信号を立てる。そ
して、読み取りが終了した旨の情報を演算処理装置ＣＰ
Ｕ１が読み取って直接対話が終了することになる。これ
を具体的に説明すると、まず、一方の演算処理装置ＣＰ
Ｕ１から直接対話のためのデータをメモリ４へ書き込み
（Ｓ１）、この書き込みが終了したら（Ｓ２）、このデ
ータの格納場所を示す識別子をデータとして割り込みレ
ジスタ４２へ書き込む（Ｓ３）。

【００４２】コントローラ、すなわちＤＰＡＣは、上述
のように割り込みレジスタにデータが書き込まれると
（Ｓ４）、ステータスレジスタ４４Ａの対応する部分に
フラグを立て（Ｓ５）、更に他方の演算処理装置ＣＰＵ
２に対してインタラプト信号（ＩＮＴ）を出力する。す
ると、この演算処理装置ＣＰＵ２は、割り込みを受け付
け（Ｓ７）、ステータスレジスタへ読みに行く（Ｓ
８）。ここでリードの場合には、読み出しが終了したら
コントローラはステータスレジスタの全ビットをリセッ
トし（Ｓ９）、インタラプト信号をリセットして対話を
終了する（Ｓ１０）。

【００４３】また、ライトの場合には、ステータスレジ
スタへの読み出しに次いで対応する割り込みレジスタへ
読み出しに行き（Ｓ１１）、このデータに基づいてメモ
リ４の直接対話データ領域へデータの読み出しに行く
（Ｓ１２）。そして、メモリからのデータ読み出し操作
が終了すると（Ｓ１３）、データ受渡し終了を示す識別
子を割り込みレジスタ４２Ｂに書き込む（Ｓ１４）。

【００４４】コントローラは、割り込みレジスタにその
識別子が書き込まれると（Ｓ１５、ステータスレジスタ
の対応する部分にフラグが立ち（Ｓ１６）、他方の演算
処理装置ＣＰＵ１に対してインタラプト信号（ＩＮＴ）
が出力される（Ｓ１７）。この演算処理装置ＣＰＵ１は
割り込みを受け付け（Ｓ１８）、先のステータスレジス
タへ内容を読みに行き（Ｓ１９）、これと共に対応する
割り込みレジスタのデータを読み出す（Ｓ２０）。これ
により、演算処理装置ＣＰＵ１は、データが相手に伝わ
ったことを確認し（Ｓ２１）、２つの演算処理装置ＣＰ
Ｕ１、ＣＰＵ２間の直接対話を終了することになる。

【００４５】このように演算処理装置間の直接対話をサ
ポートする割り込み領域を内部に割り込みレジスタ部と
して設けたので、両演算処理装置間の対話を円滑に行う
ことができる。尚、上記実施例にあっては、一般的なデ
ジタル伝送系を例にとって説明したが、このコントロー
ラは例えば半導体製造装置においてホストコンピュータ
等によって駆動される各種の駆動系との間における伝送
系に対しても適用し得るのは勿論である。

【００４６】

【発明の効果】以上説明したように、本発明のコントロ
ーラによれば次のように優れた作用効果を発揮すること
ができる。２つの演算処理装置からのアクセス要求をア
ビトレーション部によって調整すると共に必要なデータ
はそれぞれのデータラッチ部にラッチさせて保持させる
ようにしたので、アクセス要求が競合した場合にも、略
同時にそれらのアクセス要求を満たすことができ、従っ
て、シングルポートのメモリをデュアルポートのメモリ
のイメージで使用することができる。従来のデュアルポ
ートのメモリと比較して全体の構成は簡単なので、コス
トを削減できるのみならず、消費電力も少なくすること
ができる。

【図面の簡単な説明】

【図１】本発明に係るコントローラを示すブロック構成
図である。

【図２】本発明のコントローラの他の装置との接続状態
を示す図である。

【図３】図２に示すブロックの主要部の構成を示す図で
ある。

【図４】タイミング発生部より出力されるラッチクロッ
ク（データラッチ信号）を示す図である。

【図５】非同期モードの場合のウエイト時の状態を示す
タイミングチャートである。

【図６】バス変換部におけるデータバスの変換を示す図
である。

【図７】割り込みレジスタ部と演算処理装置との関係を
示す図である。

【図８】割り込みレジスタ部の内部構造を示すブロック
図である。

【図９】同期モードのリードタイミングを示すタイミン
グチャートである。

【図１０】同期モードのリード競合時を示すタイミング
チャートである。

【図１１】２つの演算処理装置が直接対話する場合を示
すフローチャートである。

【符号の説明】

２コントローラ４メモリ（記憶装置）６Ａ、６Ｂインタフェース部８Ａ、８Ｂデータラッチ部１０アビトレーション部１２Ａ、１２Ｂタイミング発生部１４バス変換部１６割り込みレジスタ部１８Ａ、１８Ｂアドレスラッチ部２０セレクタ部

Claims

【特許請求の範囲】

【請求項１】別個独立に動作する２つの演算処理装置
と記憶装置との間に介在されるコントローラにおいて、
前記２つの各演算処理装置に対して制御信号の送受を行
う２つのインタフェース部と、前記２つの各演算処理装
置と前記記憶装置との間で送受されるべきデータをラッ
チするための２つのデータラッチ部と、前記２つのイン
タフェース部からのアクティブ信号が競合した時に、い
ずれか一方の演算処理装置を選択するアビトレーション
部と、前記２つのインタフェース部からのチップセレク
ト信号に基づいて、前記各２つのデータラッチ部へデー
タラッチ信号を送出する２つのタイミング発生部とを備
えたことを特徴とするコントローラ。
【請求項２】前記２つの各データラッチ部は、前記記
憶装置に対するデータバスを変換するためのバス変換部
に接続されていることを特徴とする請求項１記載のコン
トローラ。
【請求項３】前記２つの演算処理装置からの割り込み
信号に応答して、一方の演算処理装置からのデータを他
方の演算処理装置により読み取られるまでの間、一時的
に記憶する割り込みレジスタ部を有することを特徴とす
る請求項１または２記載のコントローラ。