JPH10134008A - 半導体装置およびコンピュータシステム - Google Patents
半導体装置およびコンピュータシステムInfo
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- JPH10134008A JPH10134008A JP8292642A JP29264296A JPH10134008A JP H10134008 A JPH10134008 A JP H10134008A JP 8292642 A JP8292642 A JP 8292642A JP 29264296 A JP29264296 A JP 29264296A JP H10134008 A JPH10134008 A JP H10134008A
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- memory
- cpu
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration
- G06F13/1652—Handling requests for interconnection or transfer for access to memory bus based on arbitration in a multiprocessor architecture
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Software Systems (AREA)
- Dram (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 CPU とメモリを同一チップに形成した半導体
装置では、CPU が内臓メモリにインターロックアクセス
する機能がないため、CPU による内臓メモリへのリード
モディファイライトが不可分におこなえなかった。 【解決手段】 CPU 110 、内臓DRAM120 、およびCPU 11
0 が内臓DRAM120 へインターロックアクセスできるよう
制御するメモリコントローラ160 を備える。
装置では、CPU が内臓メモリにインターロックアクセス
する機能がないため、CPU による内臓メモリへのリード
モディファイライトが不可分におこなえなかった。 【解決手段】 CPU 110 、内臓DRAM120 、およびCPU 11
0 が内臓DRAM120 へインターロックアクセスできるよう
制御するメモリコントローラ160 を備える。
Description
【０００１】
【発明の属する技術分野】この発明は半導体装置および
コンピュータシステムに係り、特にCPU(CentralProcess
ing Unit)とメモリを同一チップ内に備えるメモリ内蔵
半導体装置およびメモリ内蔵半導体装置を使用したコン
ピュータシステムに関するものである。
コンピュータシステムに係り、特にCPU(CentralProcess
ing Unit)とメモリを同一チップ内に備えるメモリ内蔵
半導体装置およびメモリ内蔵半導体装置を使用したコン
ピュータシステムに関するものである。
【０００２】
【従来の技術】パーソナルコンピュータやワークステー
ションなどのシステムは、データの演算処理をおこなう
CPU(Central Processing Unit)を含むマイクロプロセッ
サ、およびデータを記憶するメモリを有している。マイ
クロプロセッサおよびメモリは互いに別々のチップとし
てボード上に実装されており、両者はボード上にプリン
トされた外部のデータバスを介してデータのやりとりを
おこなっている。
ションなどのシステムは、データの演算処理をおこなう
CPU(Central Processing Unit)を含むマイクロプロセッ
サ、およびデータを記憶するメモリを有している。マイ
クロプロセッサおよびメモリは互いに別々のチップとし
てボード上に実装されており、両者はボード上にプリン
トされた外部のデータバスを介してデータのやりとりを
おこなっている。
【０００３】
【発明が解決しようとする課題】システムの中には複数
のマイクロプロセッサを備えるマルチプロセッサシステ
ムがある。このマルチプロセッサシステムではメモリを
複数のマイクロプロセッサで共有する。マルチプロセッ
サシステムでは各マイクロプロセッサで並列に実行され
るプロセスの順序付けが問題になる。つまり、複数のマ
イクロプロセッサで共有するメモリなどの共有資源を複
数のマイクロプロセッサが同時にアクセスするような、
アクセス競合の問題がある。
のマイクロプロセッサを備えるマルチプロセッサシステ
ムがある。このマルチプロセッサシステムではメモリを
複数のマイクロプロセッサで共有する。マルチプロセッ
サシステムでは各マイクロプロセッサで並列に実行され
るプロセスの順序付けが問題になる。つまり、複数のマ
イクロプロセッサで共有するメモリなどの共有資源を複
数のマイクロプロセッサが同時にアクセスするような、
アクセス競合の問題がある。
【０００４】従来のマルチプロセッサシステムではアク
セス競合の問題をセマフォを利用することで解決してい
る。このセマフォの値は共有資源を利用可能であるとい
った状態を示す。共有資源をアクセスしようとするマイ
クロプロセッサは、まずセマフォの値を読んで(read)共
有資源がアクセス可能であることを判断すると、セマフ
ォの値を新しい値に書き換えて(modify-write)この共有
資源のアクセス権を獲得する。この一連のセマフォへの
read-modify-write アクセスは不可分におこなわれなく
てはならない。なぜならばreadとwriteが切り離される
とreadとwriteの間に他のマイクロプロセッサがまだ書
き換えの終わっていないセマフォの値を読んで共有資源
がアクセス可能と判断してしまい、結果として２つのマ
イクロプロセッサ間で共有資源へのアクセスが衝突して
しまうからである。
セス競合の問題をセマフォを利用することで解決してい
る。このセマフォの値は共有資源を利用可能であるとい
った状態を示す。共有資源をアクセスしようとするマイ
クロプロセッサは、まずセマフォの値を読んで(read)共
有資源がアクセス可能であることを判断すると、セマフ
ォの値を新しい値に書き換えて(modify-write)この共有
資源のアクセス権を獲得する。この一連のセマフォへの
read-modify-write アクセスは不可分におこなわれなく
てはならない。なぜならばreadとwriteが切り離される
とreadとwriteの間に他のマイクロプロセッサがまだ書
き換えの終わっていないセマフォの値を読んで共有資源
がアクセス可能と判断してしまい、結果として２つのマ
イクロプロセッサ間で共有資源へのアクセスが衝突して
しまうからである。
【０００５】以上に説明した手順を経て共有資源へのア
クセス権を獲得したマイクロプロセッサは共有資源に対
してアクセスを開始する。一方、セマフォの値を読んだ
結果共有資源へのアクセス権を得られなかったマイクロ
プロセッサは待機状態にはいる。このセマフォの値は従
来のマルチプロセッサシステムではマイクロプロセッサ
とは別チップのメモリに記憶されている。従来のマイク
ロプロセッサは他のマイクロプロセッサによるセマフォ
へのアクセスを禁止してみずからがセマフォにアクセス
するインターロックメモリアクセスを実行するための専
用命令や外部端子を備えており、この命令の実行中（例
えばセマフォへのread-modify-write アクセスをしてい
る間）は外部端子をアサートして一連のメモリアクセス
が不可分におこなわれるように外部のバスコントローラ
に対して要求する。バスコントローラはこの要求を受け
て他のマイクロプロセッサのセマフォへのアクセスを禁
止する。
クセス権を獲得したマイクロプロセッサは共有資源に対
してアクセスを開始する。一方、セマフォの値を読んだ
結果共有資源へのアクセス権を得られなかったマイクロ
プロセッサは待機状態にはいる。このセマフォの値は従
来のマルチプロセッサシステムではマイクロプロセッサ
とは別チップのメモリに記憶されている。従来のマイク
ロプロセッサは他のマイクロプロセッサによるセマフォ
へのアクセスを禁止してみずからがセマフォにアクセス
するインターロックメモリアクセスを実行するための専
用命令や外部端子を備えており、この命令の実行中（例
えばセマフォへのread-modify-write アクセスをしてい
る間）は外部端子をアサートして一連のメモリアクセス
が不可分におこなわれるように外部のバスコントローラ
に対して要求する。バスコントローラはこの要求を受け
て他のマイクロプロセッサのセマフォへのアクセスを禁
止する。
【０００６】この発明はCPU およびメモリを同一チップ
内に備えるメモリ内蔵半導体装置に含まれるメモリへの
チップ外部からのアクセスとメモリ内蔵半導体装置に含
まれるCPU からのアクセスとの競合の問題が改善された
メモリ内蔵半導体装置を得ることを目的としている。ま
た、CPU およびメモリを同一チップ内に備えるメモリ内
蔵半導体装置におけるCPU の内蔵メモリへの一連のメモ
リアクセスが、外部からのアクセスに影響されずに不可
分に行われるメモリ内蔵半導体装置を得ることを目的と
している。
内に備えるメモリ内蔵半導体装置に含まれるメモリへの
チップ外部からのアクセスとメモリ内蔵半導体装置に含
まれるCPU からのアクセスとの競合の問題が改善された
メモリ内蔵半導体装置を得ることを目的としている。ま
た、CPU およびメモリを同一チップ内に備えるメモリ内
蔵半導体装置におけるCPU の内蔵メモリへの一連のメモ
リアクセスが、外部からのアクセスに影響されずに不可
分に行われるメモリ内蔵半導体装置を得ることを目的と
している。
【０００７】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、データを記憶するメモリ、メモリにインター
ロックアクセスするCPU 、およびメモリに外部からアク
セスするための要求信号を受け、要求信号に応答する応
答信号を出力し、CPU がインターロックアクセスする期
間は応答信号を外部からメモリへのアクセスが排除され
ていること示す状態にする制御回路を１チップ内に備え
るものである。
憶装置は、データを記憶するメモリ、メモリにインター
ロックアクセスするCPU 、およびメモリに外部からアク
セスするための要求信号を受け、要求信号に応答する応
答信号を出力し、CPU がインターロックアクセスする期
間は応答信号を外部からメモリへのアクセスが排除され
ていること示す状態にする制御回路を１チップ内に備え
るものである。
【０００８】また、CPU はインターロックアクセス命令
を受けてインターロックアクセスを開始し、インターロ
ックアクセス終了命令を受けてインターロックアクセス
を終了するものである。
を受けてインターロックアクセスを開始し、インターロ
ックアクセス終了命令を受けてインターロックアクセス
を終了するものである。
【０００９】また、CPU はメモリを非インターロックア
クセスし、要求信号はバス権を要求するためのホールド
リクエスト信号を含み、応答信号はバス権を解放したこ
とを通知するためのホールドアクノレッジ信号を含み、
制御回路はCPU における非インターロックアクセス時は
ホールドリクエスト信号がバス権を要求したことを示す
レベルになったのに応答してホールドアクノレッジ信号
をバス権を解放したことを示す応答レベルにし、CPU に
おけるインターロックアクセス期間はホールドアクノレ
ッジ信号を応答レベルと異なるレベルにすることで応答
信号を外部からメモリへのアクセスが排除されているこ
とを示す状態にするものである。
クセスし、要求信号はバス権を要求するためのホールド
リクエスト信号を含み、応答信号はバス権を解放したこ
とを通知するためのホールドアクノレッジ信号を含み、
制御回路はCPU における非インターロックアクセス時は
ホールドリクエスト信号がバス権を要求したことを示す
レベルになったのに応答してホールドアクノレッジ信号
をバス権を解放したことを示す応答レベルにし、CPU に
おけるインターロックアクセス期間はホールドアクノレ
ッジ信号を応答レベルと異なるレベルにすることで応答
信号を外部からメモリへのアクセスが排除されているこ
とを示す状態にするものである。
【００１０】また、CPU はメモリを非インターロックア
クセスし、要求信号は外部からメモリへのアクセスを要
求するためのチップセレクト信号を含み、応答信号は外
部からメモリへのアクセスが完了したことを通知するた
めのデータコンプリート信号を含み、制御回路はCPU に
おける非インターロックアクセス時はチップセレクト信
号が外部からメモリへのアクセスを要求したことを示す
レベルになったのに応答してデータコンプリート信号を
外部からメモリへのアクセスが完了したことを示す応答
レベルにし、CPU におけるインターロックアクセス期間
はデータコンプリート信号を応答レベルと異なるレベル
にすることで応答信号を外部からメモリへのアクセスが
排除されていることを示す状態にするものである。
クセスし、要求信号は外部からメモリへのアクセスを要
求するためのチップセレクト信号を含み、応答信号は外
部からメモリへのアクセスが完了したことを通知するた
めのデータコンプリート信号を含み、制御回路はCPU に
おける非インターロックアクセス時はチップセレクト信
号が外部からメモリへのアクセスを要求したことを示す
レベルになったのに応答してデータコンプリート信号を
外部からメモリへのアクセスが完了したことを示す応答
レベルにし、CPU におけるインターロックアクセス期間
はデータコンプリート信号を応答レベルと異なるレベル
にすることで応答信号を外部からメモリへのアクセスが
排除されていることを示す状態にするものである。
【００１１】また、CPU はメモリを非インターロックア
クセスし、要求信号はバス権を要求するためのホールド
リクエスト信号および外部からメモリへのアクセスを要
求するためのチップセレクト信号を含み、応答信号はバ
ス権を解放したことを通知するためのホールドアクノレ
ッジ信号および外部からメモリへのアクセスが完了した
ことを通知するためのデータコンプリート信号を含み、
制御回路は、切り替え可能な第１のロックモードおよび
第２のロックモードを有し、第１のロックモードではCP
U における非インターロックアクセス時はホールドリク
エスト信号がバス権を要求したことを示すレベルになっ
たのに応答してホールドアクノレッジ信号をバス権を解
放したことを示す第１の応答レベルにし、CPU における
インターロックアクセス期間はホールドアクノレッジ信
号を第１の応答レベルと異なるレベルにすることで応答
信号を外部からメモリへのアクセスが排除されているこ
とを示す状態にし、第２のロックモードではCPU におけ
る非インターロックアクセス時はチップセレクト信号が
外部からメモリへのアクセスを要求したことを示すレベ
ルになったのに応答してデータコンプリート信号を外部
からメモリへのアクセスが完了したことを示す第２の応
答レベルにし、CPU におけるインターロックアクセス期
間はデータコンプリート信号を第２の応答レベルと異な
るレベルにすることで応答信号を外部からメモリへのア
クセスが排除されていることを示す状態にするものであ
る。
クセスし、要求信号はバス権を要求するためのホールド
リクエスト信号および外部からメモリへのアクセスを要
求するためのチップセレクト信号を含み、応答信号はバ
ス権を解放したことを通知するためのホールドアクノレ
ッジ信号および外部からメモリへのアクセスが完了した
ことを通知するためのデータコンプリート信号を含み、
制御回路は、切り替え可能な第１のロックモードおよび
第２のロックモードを有し、第１のロックモードではCP
U における非インターロックアクセス時はホールドリク
エスト信号がバス権を要求したことを示すレベルになっ
たのに応答してホールドアクノレッジ信号をバス権を解
放したことを示す第１の応答レベルにし、CPU における
インターロックアクセス期間はホールドアクノレッジ信
号を第１の応答レベルと異なるレベルにすることで応答
信号を外部からメモリへのアクセスが排除されているこ
とを示す状態にし、第２のロックモードではCPU におけ
る非インターロックアクセス時はチップセレクト信号が
外部からメモリへのアクセスを要求したことを示すレベ
ルになったのに応答してデータコンプリート信号を外部
からメモリへのアクセスが完了したことを示す第２の応
答レベルにし、CPU におけるインターロックアクセス期
間はデータコンプリート信号を第２の応答レベルと異な
るレベルにすることで応答信号を外部からメモリへのア
クセスが排除されていることを示す状態にするものであ
る。
【００１２】また、この発明に係るコンピュータシステ
ムは、CPU およびメモリを１チップ内に含みCPU はメモ
リにインターロックアクセスする半導体装置、メモリに
アクセスする外部バスマスタ、およびCPU がインターロ
ックアクセスする期間は外部バスマスタによるメモリへ
のアクセスを禁止する外部バスコントローラを備えるも
のである。
ムは、CPU およびメモリを１チップ内に含みCPU はメモ
リにインターロックアクセスする半導体装置、メモリに
アクセスする外部バスマスタ、およびCPU がインターロ
ックアクセスする期間は外部バスマスタによるメモリへ
のアクセスを禁止する外部バスコントローラを備えるも
のである。
【００１３】
実施の形態１．以下、この発明の実施の形態であるDRAM
(Dynamic Random Access Memory)内蔵の32ビットRISC(R
educed Instruction Set Computer)型マイクロプロセッ
サについて図1 から図14に基づき説明する。まず図1 を
参照して、コンピュータシステムSTM はワンボード上に
配置された１チップマイクロプロセッサ100 、外部バス
コントローラ200 、外部バスマスタ300 および外部メモ
リ400 を備える。マイクロプロセッサ100 、外部バスマ
スタ300 および外部メモリ400 はボード上に形成された
16ビット幅の外部データバス500 に接続されており、こ
の外部データバス500 を介してデータの授受を行ってい
る。
(Dynamic Random Access Memory)内蔵の32ビットRISC(R
educed Instruction Set Computer)型マイクロプロセッ
サについて図1 から図14に基づき説明する。まず図1 を
参照して、コンピュータシステムSTM はワンボード上に
配置された１チップマイクロプロセッサ100 、外部バス
コントローラ200 、外部バスマスタ300 および外部メモ
リ400 を備える。マイクロプロセッサ100 、外部バスマ
スタ300 および外部メモリ400 はボード上に形成された
16ビット幅の外部データバス500 に接続されており、こ
の外部データバス500 を介してデータの授受を行ってい
る。
【００１４】マイクロプロセッサ100 はDRAMを内蔵して
おり、外部から入力されるクロック信号CLKIN を受け、
このクロック信号CLKIN に同期して動作する。また、マ
イクロプロセッサ100 は外部バスコントローラ200 から
のホールドリクエスト信号/HREQ を受け、このホールド
リクエスト信号/HREQ がマイクロプロセッサ100 のホー
ルド状態への遷移の要求を示すＬレベルになると、ホー
ルド状態に遷移したことを示すＬレベルとなるホールド
アクノレッジ信号/HACK を出力する。
おり、外部から入力されるクロック信号CLKIN を受け、
このクロック信号CLKIN に同期して動作する。また、マ
イクロプロセッサ100 は外部バスコントローラ200 から
のホールドリクエスト信号/HREQ を受け、このホールド
リクエスト信号/HREQ がマイクロプロセッサ100 のホー
ルド状態への遷移の要求を示すＬレベルになると、ホー
ルド状態に遷移したことを示すＬレベルとなるホールド
アクノレッジ信号/HACK を出力する。
【００１５】つまり、ホールドアクノレッジ信号/HACK
が、マイクロプロセッサ100 がホールド状態でないこと
を示すＨレベルのときは外部データバス500 を使用する
ことのできるバス権はマイクロプロセッサ100 にある。
外部バスコントローラ200 は例えば外部バスマスタが外
部データバス500 を介して外部メモリ400 からデータを
リードするような外部データバス500 のバス権が必要な
場合は、外部データバス500 のバス権を要求するための
ホールドリクエスト信号/HREQ をＬレベルにして、マイ
クロプロセッサ100 に対してバス権を要求する。マイク
ロプロセッサ100 は外部データバス500 のバス権を与え
てもよいと判断すると、みずからがホールド状態へ遷移
し、外部データバス500 のバス権を解放したことを通知
するためのホールドアクノレッジ信号/HACK をＬレベル
にしてバス権を解放する。このように外部バスコントロ
ーラ200 は外部データバス500 上でマイクロプロセッサ
100 、外部バスマスタ300 および外部メモリ400 からの
データが衝突しないように外部バスをコントロールして
いる。
が、マイクロプロセッサ100 がホールド状態でないこと
を示すＨレベルのときは外部データバス500 を使用する
ことのできるバス権はマイクロプロセッサ100 にある。
外部バスコントローラ200 は例えば外部バスマスタが外
部データバス500 を介して外部メモリ400 からデータを
リードするような外部データバス500 のバス権が必要な
場合は、外部データバス500 のバス権を要求するための
ホールドリクエスト信号/HREQ をＬレベルにして、マイ
クロプロセッサ100 に対してバス権を要求する。マイク
ロプロセッサ100 は外部データバス500 のバス権を与え
てもよいと判断すると、みずからがホールド状態へ遷移
し、外部データバス500 のバス権を解放したことを通知
するためのホールドアクノレッジ信号/HACK をＬレベル
にしてバス権を解放する。このように外部バスコントロ
ーラ200 は外部データバス500 上でマイクロプロセッサ
100 、外部バスマスタ300 および外部メモリ400 からの
データが衝突しないように外部バスをコントロールして
いる。
【００１６】さらに、マイクロプロセッサ100 は外部バ
スコントローラ200 からマイクロプロセッサ100 に内蔵
されたDRAMへのアクセスを要求するためのチップセレク
ト信号/CS 、このアクセスがリードなのかライトなのか
示すためのリード／ライト信号R/W およびアクセスされ
る内蔵DRAM領域内のアドレスを指定するための23ビット
のアドレス信号A[8:30] を受ける。マイクロプロセッサ
100 はチップセレクト信号/CS がアクセスを要求するこ
とを示すＬレベルになったのに応答してリード／ライト
信号R/W がリードを指示するＨレベルのときは内蔵DRAM
領域内のアドレス信号A[8:30] で指定されたアドレスに
格納されたデータを外部データextD[0:15]として外部デ
ータバス500 に出力し、リード／ライト信号R/W がライ
トを指示するＬレベルのときは内蔵DRAM領域内のアドレ
ス信号A[8:30] で指定されたアドレスに外部データextD
[0:15]に応じたデータをライトする。
スコントローラ200 からマイクロプロセッサ100 に内蔵
されたDRAMへのアクセスを要求するためのチップセレク
ト信号/CS 、このアクセスがリードなのかライトなのか
示すためのリード／ライト信号R/W およびアクセスされ
る内蔵DRAM領域内のアドレスを指定するための23ビット
のアドレス信号A[8:30] を受ける。マイクロプロセッサ
100 はチップセレクト信号/CS がアクセスを要求するこ
とを示すＬレベルになったのに応答してリード／ライト
信号R/W がリードを指示するＨレベルのときは内蔵DRAM
領域内のアドレス信号A[8:30] で指定されたアドレスに
格納されたデータを外部データextD[0:15]として外部デ
ータバス500 に出力し、リード／ライト信号R/W がライ
トを指示するＬレベルのときは内蔵DRAM領域内のアドレ
ス信号A[8:30] で指定されたアドレスに外部データextD
[0:15]に応じたデータをライトする。
【００１７】さらにまた、マイクロプロセッサ100 は外
部バスマスタ300 から内蔵DRAM領域へのアクセスがある
ときは内蔵DRAM領域へのアクセス（内部バスサイクル）
が完了したことを通知するためのデータコンプリート信
号/DC を出力する。マイクロプロセッサ100 はチップセ
レクト信号/CS がＬレベルにされるとデータコンプリー
ト信号/DC を出力し、内蔵DRAM領域へのアクセスが未完
了であることを示すＨレベルにする。その後、マイクロ
プロセッサ100 は内蔵DRAM領域へのアクセスが完了する
とデータコンプリート信号/DC をアクセスが完了したこ
とを示すＬレベルに変化させる。そして、マイクロプロ
セッサ100 はチップセレクト信号/CS がもとのＨレベル
にもどるとデータコンプリート信号/DC の出力を終了す
る。また、マイクロプロセッサ100 はホールドリクエス
ト信号/HREQ がもとのＨレベルにもどるとホールドアク
ノレッジ信号/HACK をＨレベルにする。
部バスマスタ300 から内蔵DRAM領域へのアクセスがある
ときは内蔵DRAM領域へのアクセス（内部バスサイクル）
が完了したことを通知するためのデータコンプリート信
号/DC を出力する。マイクロプロセッサ100 はチップセ
レクト信号/CS がＬレベルにされるとデータコンプリー
ト信号/DC を出力し、内蔵DRAM領域へのアクセスが未完
了であることを示すＨレベルにする。その後、マイクロ
プロセッサ100 は内蔵DRAM領域へのアクセスが完了する
とデータコンプリート信号/DC をアクセスが完了したこ
とを示すＬレベルに変化させる。そして、マイクロプロ
セッサ100 はチップセレクト信号/CS がもとのＨレベル
にもどるとデータコンプリート信号/DC の出力を終了す
る。また、マイクロプロセッサ100 はホールドリクエス
ト信号/HREQ がもとのＨレベルにもどるとホールドアク
ノレッジ信号/HACK をＨレベルにする。
【００１８】また、マイクロプロセッサ100 は外部デー
タバス500 に対してバスサイクルを起動するためのバス
スタート信号/BS を外部バスコントローラ200 に出力し
ている。マイクロプロセッサ100 は、外部メモリ400 に
アクセスするときはバススタート信号/BS を外部データ
バス500 に対してバスサイクルを起動したことを示すＬ
レベルにする。それとともに、マイクロプロセッサ100
はリード／ライト信号R/W およびアドレス信号A[8:30]
を外部バスコントローラ200 に与え、リード／ライト信
号R/W がＨレベルのときは外部データバス500 を介して
外部メモリ400から外部データextD[0:15]としてデータ
をリードし、リード／ライト信号R/WがＬレベルのとき
は外部データバス500 に外部データextD[0:15]としてデ
ータを出力して外部メモリ400 にこのデータをライトす
る。その後、外部バスコントローラ200 がデータコンプ
リート信号/DC を外部メモリ400 へのアクセス（外部バ
スサイクル）が完了したことを示すＬレベルに変化させ
ると、マイクロプロセッサ100 はバススタート信号/BS
をＨレベルにする。また、データコンプリート信号/DC
がＬレベルになったのに応じて、マイクロプロセッサ10
0 はリードデータをラッチし、またはライトデータの保
持を終了する。
タバス500 に対してバスサイクルを起動するためのバス
スタート信号/BS を外部バスコントローラ200 に出力し
ている。マイクロプロセッサ100 は、外部メモリ400 に
アクセスするときはバススタート信号/BS を外部データ
バス500 に対してバスサイクルを起動したことを示すＬ
レベルにする。それとともに、マイクロプロセッサ100
はリード／ライト信号R/W およびアドレス信号A[8:30]
を外部バスコントローラ200 に与え、リード／ライト信
号R/W がＨレベルのときは外部データバス500 を介して
外部メモリ400から外部データextD[0:15]としてデータ
をリードし、リード／ライト信号R/WがＬレベルのとき
は外部データバス500 に外部データextD[0:15]としてデ
ータを出力して外部メモリ400 にこのデータをライトす
る。その後、外部バスコントローラ200 がデータコンプ
リート信号/DC を外部メモリ400 へのアクセス（外部バ
スサイクル）が完了したことを示すＬレベルに変化させ
ると、マイクロプロセッサ100 はバススタート信号/BS
をＨレベルにする。また、データコンプリート信号/DC
がＬレベルになったのに応じて、マイクロプロセッサ10
0 はリードデータをラッチし、またはライトデータの保
持を終了する。
【００１９】外部バスコントローラ200 は外部バスマス
タ300 から外部データバス500 のバス権の要求を通知す
るためのバス権リクエスト信号/REQB を受ける。外部バ
スコントローラ200 はこのバス権リクエスト信号/REQB
がバス権が要求されたことを示すＬレベルになるとホー
ルドリクエスト信号/HREQ をＬレベルにするとともにＨ
レベルにしていたデータコンプリート信号/DC の出力を
中断する。この時点ではマイクロプロセッサ100 もデー
タコンプリート信号/DC を出力していないので、このデ
ータコンプリート信号/DC はハイインピーダンス状態と
なる。外部バスコントローラ200 はバス権リクエスト信
号/REQB がＨレベルとなるとホールドリクエスト信号/H
REQ をＨレベルにする。
タ300 から外部データバス500 のバス権の要求を通知す
るためのバス権リクエスト信号/REQB を受ける。外部バ
スコントローラ200 はこのバス権リクエスト信号/REQB
がバス権が要求されたことを示すＬレベルになるとホー
ルドリクエスト信号/HREQ をＬレベルにするとともにＨ
レベルにしていたデータコンプリート信号/DC の出力を
中断する。この時点ではマイクロプロセッサ100 もデー
タコンプリート信号/DC を出力していないので、このデ
ータコンプリート信号/DC はハイインピーダンス状態と
なる。外部バスコントローラ200 はバス権リクエスト信
号/REQB がＨレベルとなるとホールドリクエスト信号/H
REQ をＨレベルにする。
【００２０】また、外部バスコントローラ200 は外部バ
スマスタ300 からデータのリードまたはライトを示すた
めのバスマスタ用リード／ライト信号R/WBM および24ビ
ットのアドレス信号A[8:31] を受け、マイクロプロセッ
サ100 内のDRAM領域にアクセスするための制御信号/CS,
R/W,A[8:30] および外部メモリ400 にアクセスするため
の制御信号CTRLを出力する。外部バスコントローラ200
はホールドリクエスト信号/HREQ に応答してホールドア
クノレッジ信号/HACK がＬレベルになるとバスマスタ用
リード／ライト信号R/WBM およびアドレス信号A[8:31]
に応答して制御信号/CS,R/W,A[8:30] または制御信号CT
RLを変化させる。
スマスタ300 からデータのリードまたはライトを示すた
めのバスマスタ用リード／ライト信号R/WBM および24ビ
ットのアドレス信号A[8:31] を受け、マイクロプロセッ
サ100 内のDRAM領域にアクセスするための制御信号/CS,
R/W,A[8:30] および外部メモリ400 にアクセスするため
の制御信号CTRLを出力する。外部バスコントローラ200
はホールドリクエスト信号/HREQ に応答してホールドア
クノレッジ信号/HACK がＬレベルになるとバスマスタ用
リード／ライト信号R/WBM およびアドレス信号A[8:31]
に応答して制御信号/CS,R/W,A[8:30] または制御信号CT
RLを変化させる。
【００２１】もっと詳細に説明すると、外部バスコント
ローラ200 は外部バスマスタ300 からの24ビットのアド
レス信号A[8:31] のうち4 ビットA[8:11] が0000ならば
マイクロプロセッサ100 における内蔵DRAM領域へのアク
セスであると判断する。そして外部バスコントローラ20
0 はチップセレクト信号/CS をＬレベルとするととも
に、アドレス信号A[8:31] のうちの23ビットA[8:30] を
マイクロプロセッサ100に与え、バスマスタ用リード／
ライト信号R/WBM がＨレベルならばリードと判断してリ
ード／ライト信号R/W をＨレベルにし、バスマスタ用リ
ード／ライト信号R/WBM がＬレベルならばライトと判断
してリード／ライト信号R/W をＬレベルにする。また、
24ビットのアドレス信号A[8:31] のうちの4 ビットA[8:
11] の中で少なくとも１ビットが1 ならば外部メモリ40
0 へのアクセスであると判断する。そして外部バスコン
トローラ200 は制御信号CTRLをアドレス信号A[8:31] お
よびバスマスタ用リード／ライト信号R/WBM に応じて変
化させる。ここで制御信号CTRLは外部メモリ400 を制御
するための複数の信号を総称して表わしている。
ローラ200 は外部バスマスタ300 からの24ビットのアド
レス信号A[8:31] のうち4 ビットA[8:11] が0000ならば
マイクロプロセッサ100 における内蔵DRAM領域へのアク
セスであると判断する。そして外部バスコントローラ20
0 はチップセレクト信号/CS をＬレベルとするととも
に、アドレス信号A[8:31] のうちの23ビットA[8:30] を
マイクロプロセッサ100に与え、バスマスタ用リード／
ライト信号R/WBM がＨレベルならばリードと判断してリ
ード／ライト信号R/W をＨレベルにし、バスマスタ用リ
ード／ライト信号R/WBM がＬレベルならばライトと判断
してリード／ライト信号R/W をＬレベルにする。また、
24ビットのアドレス信号A[8:31] のうちの4 ビットA[8:
11] の中で少なくとも１ビットが1 ならば外部メモリ40
0 へのアクセスであると判断する。そして外部バスコン
トローラ200 は制御信号CTRLをアドレス信号A[8:31] お
よびバスマスタ用リード／ライト信号R/WBM に応じて変
化させる。ここで制御信号CTRLは外部メモリ400 を制御
するための複数の信号を総称して表わしている。
【００２２】さらにまた、外部バスコントローラ200 は
マイクロプロセッサ100 の内蔵DRAM領域または外部メモ
リ400 へのアクセスが終了したことを通知するためのバ
スマスタ用データコンプリート信号/DCBM を外部バスマ
スタ300 へ出力する。外部バスコントローラ200 は外部
バスマスタ300 がマイクロプロセッサ100 の内蔵DRAM領
域にアクセスしたときは、マイクロプロセッサ100 によ
りデータコンプリート信号/DC がＬレベルにされるとバ
スマスタ用データコンプリート信号/DCBM をアクセスが
終了したことを示すＬレベルにする。また、外部バスコ
ントローラ200は外部バスマスタ300 が外部メモリ400
にアクセスしたときは、あらかじめ決まっている外部メ
モリ400 のリードまたはライトサイクルタイムが経過す
るのを見計らってバスマスタ用データコンプリート信号
/DCBM をＬレベルにする。
マイクロプロセッサ100 の内蔵DRAM領域または外部メモ
リ400 へのアクセスが終了したことを通知するためのバ
スマスタ用データコンプリート信号/DCBM を外部バスマ
スタ300 へ出力する。外部バスコントローラ200 は外部
バスマスタ300 がマイクロプロセッサ100 の内蔵DRAM領
域にアクセスしたときは、マイクロプロセッサ100 によ
りデータコンプリート信号/DC がＬレベルにされるとバ
スマスタ用データコンプリート信号/DCBM をアクセスが
終了したことを示すＬレベルにする。また、外部バスコ
ントローラ200は外部バスマスタ300 が外部メモリ400
にアクセスしたときは、あらかじめ決まっている外部メ
モリ400 のリードまたはライトサイクルタイムが経過す
るのを見計らってバスマスタ用データコンプリート信号
/DCBM をＬレベルにする。
【００２３】また、外部バスコントローラ200 はチップ
セレクト信号/CS をＬレベルにしているとき、外部バス
マスタ300 からのバス権リクエスト信号/REQB がＨレベ
ルにされるとホールドリクエスト信号/HREQ をＨレベル
に変化させる前かまたは同時にチップセレクト信号/CS
をＨレベルにするとともにリード／ライト信号R/W およ
びアドレス信号A[8:30] の出力を終了する。
セレクト信号/CS をＬレベルにしているとき、外部バス
マスタ300 からのバス権リクエスト信号/REQB がＨレベ
ルにされるとホールドリクエスト信号/HREQ をＨレベル
に変化させる前かまたは同時にチップセレクト信号/CS
をＨレベルにするとともにリード／ライト信号R/W およ
びアドレス信号A[8:30] の出力を終了する。
【００２４】さらに、外部バスコントローラ200 はバス
スタート信号/BS がＬレベルになるとマイクロプロセッ
サ100 から外部メモリ400 へのアクセスであると判断す
る。そして、外部バスコントローラ200 はマイクロプロ
セッサ100 からのリード／ライト信号R/W およびアドレ
ス信号A[8:30] に応じて制御信号CTRLを変化させる。そ
の後、外部バスコントローラ200 はあらかじめ決まって
いる外部メモリ400 のリードまたはライトサイクルタイ
ムが経過するのを見計らってデータコンプリート信号/D
C をＬレベルにするとともに、制御信号CTRLの保持を終
了する。
スタート信号/BS がＬレベルになるとマイクロプロセッ
サ100 から外部メモリ400 へのアクセスであると判断す
る。そして、外部バスコントローラ200 はマイクロプロ
セッサ100 からのリード／ライト信号R/W およびアドレ
ス信号A[8:30] に応じて制御信号CTRLを変化させる。そ
の後、外部バスコントローラ200 はあらかじめ決まって
いる外部メモリ400 のリードまたはライトサイクルタイ
ムが経過するのを見計らってデータコンプリート信号/D
C をＬレベルにするとともに、制御信号CTRLの保持を終
了する。
【００２５】外部バスマスタ300 は外部データバス500
に対するバス権を要求する。例えばマイクロプロセッサ
100 と同じ構成のマイクロプロセッサまたは構成の異な
る別の種類のマイクロプロセッサなどはこの外部バスマ
スタ300 に含まれる。外部バスマスタ300 はマイクロプ
ロセッサ100 の内蔵DRAM領域または外部メモリ400 にア
クセスするときにバス権リクエスト信号/REQB をＬレベ
ルにするとともに、バスマスタ用リードライト信号R/WB
M およびアドレス信号A[8:31] をアクセスに応じたレベ
ルに変化させる。また、外部バスマスタ300 はバスマス
タ用データコンプリート信号/DCBM がＬレベルになると
リードサイクル時は外部データextD[0:15]をラッチし、
ライトサイクル時は外部データextD[0:15]の保持を終了
する。
に対するバス権を要求する。例えばマイクロプロセッサ
100 と同じ構成のマイクロプロセッサまたは構成の異な
る別の種類のマイクロプロセッサなどはこの外部バスマ
スタ300 に含まれる。外部バスマスタ300 はマイクロプ
ロセッサ100 の内蔵DRAM領域または外部メモリ400 にア
クセスするときにバス権リクエスト信号/REQB をＬレベ
ルにするとともに、バスマスタ用リードライト信号R/WB
M およびアドレス信号A[8:31] をアクセスに応じたレベ
ルに変化させる。また、外部バスマスタ300 はバスマス
タ用データコンプリート信号/DCBM がＬレベルになると
リードサイクル時は外部データextD[0:15]をラッチし、
ライトサイクル時は外部データextD[0:15]の保持を終了
する。
【００２６】外部メモリ400 は16MByte(128Mbit)の容量
を有しており、例えば×8 品の64MbitDRAMを2 個を含
む。外部メモリ400 は外部バスコントローラ200 から制
御信号CTRLを受け、この制御信号CTRLに応答して外部デ
ータバス500 を介して与えられた外部データextD[0:15]
を記憶したり、記憶されたデータを外部データバス500
に外部データextD[0:15]として出力する。
を有しており、例えば×8 品の64MbitDRAMを2 個を含
む。外部メモリ400 は外部バスコントローラ200 から制
御信号CTRLを受け、この制御信号CTRLに応答して外部デ
ータバス500 を介して与えられた外部データextD[0:15]
を記憶したり、記憶されたデータを外部データバス500
に外部データextD[0:15]として出力する。
【００２７】次にマイクロプロセッサ100 の構成につい
て説明する。図１を参照して、マイクロプロセッサ100
はデータの演算をおこなうCPU 110 、データを記憶する
1MByte(8Mbit) の内蔵DRAM120 、および内蔵DRAM120 に
記憶されたデータの一部を記憶する4KByte(32Kbit)のキ
ャッシュメモリ130 を１チップ内に備える。また、マイ
クロプロセッサ100 は外部から入力されるクロック信号
CLKIN を受けて、クロック信号CLKIN の4 倍の周波数の
クロック信号CLOCK およびクロック信号CLKINに同期し
た内部クロック信号intCLKを発生するPLL(Phase Locked
Loop)クロック生成回路140 を備える。さらに、マイク
ロプロセッサ100 はチップ外部と内部回路との間で信号
をやり取りするための外部バスインターフェイスユニッ
ト150を備える。さらにまた、マイクロプロセッサ100
はクロック信号CLOCK に同期して動作し、CPU 110 およ
び外部バスインターフェイスユニット150 から種々の信
号を受け、この信号に応答してDRAM120 およびキャッシ
ュメモリ130 を制御するためのメモリコントローラ160
を備える。また、マイクロプロセッサ110 は128 ビッ
ト幅の内部データバス170 を備え、CPU 110 、DRAM120
、キャッシュメモリ130 、および外部バスインターフ
ェイスユニット150 はこの内部データバス170 を介し
てデータのやり取りを行っている。
て説明する。図１を参照して、マイクロプロセッサ100
はデータの演算をおこなうCPU 110 、データを記憶する
1MByte(8Mbit) の内蔵DRAM120 、および内蔵DRAM120 に
記憶されたデータの一部を記憶する4KByte(32Kbit)のキ
ャッシュメモリ130 を１チップ内に備える。また、マイ
クロプロセッサ100 は外部から入力されるクロック信号
CLKIN を受けて、クロック信号CLKIN の4 倍の周波数の
クロック信号CLOCK およびクロック信号CLKINに同期し
た内部クロック信号intCLKを発生するPLL(Phase Locked
Loop)クロック生成回路140 を備える。さらに、マイク
ロプロセッサ100 はチップ外部と内部回路との間で信号
をやり取りするための外部バスインターフェイスユニッ
ト150を備える。さらにまた、マイクロプロセッサ100
はクロック信号CLOCK に同期して動作し、CPU 110 およ
び外部バスインターフェイスユニット150 から種々の信
号を受け、この信号に応答してDRAM120 およびキャッシ
ュメモリ130 を制御するためのメモリコントローラ160
を備える。また、マイクロプロセッサ110 は128 ビッ
ト幅の内部データバス170 を備え、CPU 110 、DRAM120
、キャッシュメモリ130 、および外部バスインターフ
ェイスユニット150 はこの内部データバス170 を介し
てデータのやり取りを行っている。
【００２８】CPU 110 はメモリコントローラ160 に対し
て命令コードをCPU 110 にフェッチする要求を通知する
ための命令フェッチアクセスリクエスト信号/REQF 、命
令の実行対象データであるオペランドをリードまたはラ
イトする要求を通知するためのオペランドアクセスリク
エスト信号/REQO 、命令フェッチアクセスするメモリの
アドレスを指定するための命令フェッチアクセスアドレ
ス信号AF、オペランドアクセスするメモリのアドレスを
指定するためのオペランドアクセスアドレス信号AO、お
よびCPU 110 が要求する内蔵DRAM領域へのアクセスがイ
ンターロックアクセスか否かを通知するためのロック信
号/LOCK を出力する。キャッシュメモリ130 にはDRAM12
0 の一部のデータをコピーして記憶しているので、内蔵
DRAM領域へのアクセスとはDRAM120 またはキャッシュメ
モリ130 へのアクセスを意味する。また、CPU 110 はオ
ペランドアクセスがリードかライトかを示すためのオペ
ランドリード／ライト信号OPR/W を出力する。
て命令コードをCPU 110 にフェッチする要求を通知する
ための命令フェッチアクセスリクエスト信号/REQF 、命
令の実行対象データであるオペランドをリードまたはラ
イトする要求を通知するためのオペランドアクセスリク
エスト信号/REQO 、命令フェッチアクセスするメモリの
アドレスを指定するための命令フェッチアクセスアドレ
ス信号AF、オペランドアクセスするメモリのアドレスを
指定するためのオペランドアクセスアドレス信号AO、お
よびCPU 110 が要求する内蔵DRAM領域へのアクセスがイ
ンターロックアクセスか否かを通知するためのロック信
号/LOCK を出力する。キャッシュメモリ130 にはDRAM12
0 の一部のデータをコピーして記憶しているので、内蔵
DRAM領域へのアクセスとはDRAM120 またはキャッシュメ
モリ130 へのアクセスを意味する。また、CPU 110 はオ
ペランドアクセスがリードかライトかを示すためのオペ
ランドリード／ライト信号OPR/W を出力する。
【００２９】また、CPU 110 は命令フェッチアクセスに
応じたことを示すための命令フェッチアクセスアクノレ
ッジ信号/ACKF 、オペランドアクセスに応じたことを示
すためのオペランドアクセスアクノレッジ信号/ACKO 、
命令フェッチアクセスが完了したことを通知するための
命令フェッチアクセス完了信号/ENDF 、およびオペラン
ドアクセスが完了したことを通知するためのオペランド
アクセス完了信号/ENDO をメモリコントローラ160 から
受ける。
応じたことを示すための命令フェッチアクセスアクノレ
ッジ信号/ACKF 、オペランドアクセスに応じたことを示
すためのオペランドアクセスアクノレッジ信号/ACKO 、
命令フェッチアクセスが完了したことを通知するための
命令フェッチアクセス完了信号/ENDF 、およびオペラン
ドアクセスが完了したことを通知するためのオペランド
アクセス完了信号/ENDO をメモリコントローラ160 から
受ける。
【００３０】そして、CPU 110 は命令フェッチアクセス
のときは命令フェッチアクセスリクエスト信号/REQF を
命令フェッチアクセスを要求したことを示すＬレベルに
するとともに、命令フェッチアクセスアドレス信号AFを
アクセスしようとするアドレスに応じて変化させる。こ
の命令フェッチアクセスリクエスト信号/REQF に応答し
て命令フェッチアクセスアクノレッジ信号/ACKF がＬレ
ベルに変化した後、命令フェッチアクセス完了信号/END
F が命令フェッチアクセスの完了を示すＬレベルに変化
すると、CPU 110 は内部データバス170 上の128 ビット
の内部データintD[0:127] をラッチする。
のときは命令フェッチアクセスリクエスト信号/REQF を
命令フェッチアクセスを要求したことを示すＬレベルに
するとともに、命令フェッチアクセスアドレス信号AFを
アクセスしようとするアドレスに応じて変化させる。こ
の命令フェッチアクセスリクエスト信号/REQF に応答し
て命令フェッチアクセスアクノレッジ信号/ACKF がＬレ
ベルに変化した後、命令フェッチアクセス完了信号/END
F が命令フェッチアクセスの完了を示すＬレベルに変化
すると、CPU 110 は内部データバス170 上の128 ビット
の内部データintD[0:127] をラッチする。
【００３１】また、CPU 110 はオペランドアクセスのと
きはオペランドアクセスリクエスト信号/REQO をオペラ
ンドアクセスを要求したことを示すＬレベルにする。そ
れとともにCPU 110 はオペランドリード／ライト信号OP
R/W をオペランドリードの場合はＨレベルに、オペラン
ドライトの場合はＬレベルにし、内部アドレス信号intA
をアクセスしようとするアドレスに応じて変化させる。
また、オペランドリードがインターロックアクセスの場
合は併せてロック信号/LOCK をインターロックアクセス
であることを示すＬレベルにする。その後、オペランド
アクセスアクノレッジ信号/ACKO がＬレベルに変化する
と、オペランドライトの場合はオペランドを内部データ
バス170 に内部データintD[0:127] のうちの32ビットの
データとして出力する。また、オペランドライトがイン
ターロックアクセスの場合はインターロックアクセス期
間を終わらせるためにロック信号/LOCK をＨレベルにす
る。その後、オペランドアクセス完了信号/ENDO がオペ
ランドアクセスの完了を示すＬレベルに変化すると、オ
ペランドリードの場合、CPU 110 は内部データバス170
上の128 ビットの内部データintD[0:127] をラッチし、
オペランドライトの場合、CPU 110 は内部データバス17
0 へ出力していたオペランドの保持を終了する。
きはオペランドアクセスリクエスト信号/REQO をオペラ
ンドアクセスを要求したことを示すＬレベルにする。そ
れとともにCPU 110 はオペランドリード／ライト信号OP
R/W をオペランドリードの場合はＨレベルに、オペラン
ドライトの場合はＬレベルにし、内部アドレス信号intA
をアクセスしようとするアドレスに応じて変化させる。
また、オペランドリードがインターロックアクセスの場
合は併せてロック信号/LOCK をインターロックアクセス
であることを示すＬレベルにする。その後、オペランド
アクセスアクノレッジ信号/ACKO がＬレベルに変化する
と、オペランドライトの場合はオペランドを内部データ
バス170 に内部データintD[0:127] のうちの32ビットの
データとして出力する。また、オペランドライトがイン
ターロックアクセスの場合はインターロックアクセス期
間を終わらせるためにロック信号/LOCK をＨレベルにす
る。その後、オペランドアクセス完了信号/ENDO がオペ
ランドアクセスの完了を示すＬレベルに変化すると、オ
ペランドリードの場合、CPU 110 は内部データバス170
上の128 ビットの内部データintD[0:127] をラッチし、
オペランドライトの場合、CPU 110 は内部データバス17
0 へ出力していたオペランドの保持を終了する。
【００３２】DRAM120 はメモリコントローラ160 から制
御信号CTRLD を受け、この制御信号CTRLD に応答して内
部データバス170 を介して与えられた内部データintD
[0:127] を記憶したり、記憶されたデータを内部データ
バス170 に内部データintD[0:127] として出力する。こ
こで制御信号CTRLD はDRAM120 をリードおよびライト動
作させるための種々の信号を総称している。
御信号CTRLD を受け、この制御信号CTRLD に応答して内
部データバス170 を介して与えられた内部データintD
[0:127] を記憶したり、記憶されたデータを内部データ
バス170 に内部データintD[0:127] として出力する。こ
こで制御信号CTRLD はDRAM120 をリードおよびライト動
作させるための種々の信号を総称している。
【００３３】キャッシュメモリ130 はSRAM(Static Rand
om Access Memory) で構成される。キャッシュメモリ13
0 はメモリコントローラ160 から制御信号CTRLC を受
け、この制御信号CTRLC に応答して内部データバス170
を介して与えられた内部データintD[0:127] を記憶した
り、記憶されたデータを内部データバス170 に内部デー
タintD[0:127] として出力する。ここで制御信号CTRLC
はキャッシュメモリ130をリードおよびライト動作させ
るための種々の信号を総称している。また、キャッシュ
メモリ130 は内蔵DRAM120 に記憶されたデータの一部ま
たは外部メモリ400 に記憶されたデータの一部をコピー
して記憶することができる。つまり、内蔵DRAM120 のキ
ャッシュか外部メモリ400 のキャッシュか切り替え可能
になっているが、ここでは内蔵DRAM120 のキャッシュと
して説明をおこなう。
om Access Memory) で構成される。キャッシュメモリ13
0 はメモリコントローラ160 から制御信号CTRLC を受
け、この制御信号CTRLC に応答して内部データバス170
を介して与えられた内部データintD[0:127] を記憶した
り、記憶されたデータを内部データバス170 に内部デー
タintD[0:127] として出力する。ここで制御信号CTRLC
はキャッシュメモリ130をリードおよびライト動作させ
るための種々の信号を総称している。また、キャッシュ
メモリ130 は内蔵DRAM120 に記憶されたデータの一部ま
たは外部メモリ400 に記憶されたデータの一部をコピー
して記憶することができる。つまり、内蔵DRAM120 のキ
ャッシュか外部メモリ400 のキャッシュか切り替え可能
になっているが、ここでは内蔵DRAM120 のキャッシュと
して説明をおこなう。
【００３４】PLL クロック生成回路140 は逓倍回路を含
み、例えば外部から入力されるクロック信号CLKIN の周
波数が16.65MHzのときは66.6MHz のクロック信号CLOCK
を出力する。内部クロック信号intCLKは入力されたクロ
ック信号CLKIN と同位相の信号で、周波数はクロック信
号CLKIN と同じである。
み、例えば外部から入力されるクロック信号CLKIN の周
波数が16.65MHzのときは66.6MHz のクロック信号CLOCK
を出力する。内部クロック信号intCLKは入力されたクロ
ック信号CLKIN と同位相の信号で、周波数はクロック信
号CLKIN と同じである。
【００３５】外部バスインターフェイスユニット150 は
外部からホールドリクエスト信号/HREQ 、チップセレク
ト信号/CS 、データコンプリート信号/DC 、リードライ
ト信号R/W 、およびアドレス信号A[8:30] を受け、これ
らの信号のそれぞれに応じた内部ホールドリクエスト信
号int/HREQ、内部チップセレクト信号int/CS、内部デー
タコンプリート信号int/DC、内部リードライト信号intR
/W、および内部アドレス信号intA[8:30]を出力する。ま
た、外部バスインターフェイスユニット150 は内部ホー
ルドアクノレッジ信号int/HACK、内部データコンプリー
ト信号int/DC、内部リード／ライト信号intR/W、および
内部バススタート信号int/BSを受け、これらの信号のそ
れぞれに応じたホールドアクノレッジ信号/HACK 、デー
タコンプリート信号/DC 、リード／ライト信号R/W 、お
よびバススタート信号/BS を外部に出力する。
外部からホールドリクエスト信号/HREQ 、チップセレク
ト信号/CS 、データコンプリート信号/DC 、リードライ
ト信号R/W 、およびアドレス信号A[8:30] を受け、これ
らの信号のそれぞれに応じた内部ホールドリクエスト信
号int/HREQ、内部チップセレクト信号int/CS、内部デー
タコンプリート信号int/DC、内部リードライト信号intR
/W、および内部アドレス信号intA[8:30]を出力する。ま
た、外部バスインターフェイスユニット150 は内部ホー
ルドアクノレッジ信号int/HACK、内部データコンプリー
ト信号int/DC、内部リード／ライト信号intR/W、および
内部バススタート信号int/BSを受け、これらの信号のそ
れぞれに応じたホールドアクノレッジ信号/HACK 、デー
タコンプリート信号/DC 、リード／ライト信号R/W 、お
よびバススタート信号/BS を外部に出力する。
【００３６】また、外部バスインターフェイスユニット
150 は外部データバス500 と内部データバス170 との間
でのデータ転送をする。内部データバス170 から外部デ
ータバス500 にデータを転送するとき、外部バスインタ
ーフェイスユニット150 はまず内部データバス170 上の
128 ビットのパラレルな内部データintD[0:127] をいっ
たん保持して16ビットずつ順に外部データバス500 に外
部データextD[0:15]としてシリアルに出力する。逆に外
部データバス500 から内部データバス170 にデータを転
送するとき、外部インターフェイスユニット150 はまず
外部データバス500 上の外部データextD[0:15]を16ビッ
トずつ順にシリアルに取り込んで保持し、内部データバ
ス170 にパラレルに出力する。パラレル出力のしかたは
128 ビットまで取り込んでパラレルに128 ビット出力す
る場合もあれば32ビットで取り込みをやめてパラレルに
32ビット出力する場合や同様に64ビット出力、96ビット
出力の場合もある。
150 は外部データバス500 と内部データバス170 との間
でのデータ転送をする。内部データバス170 から外部デ
ータバス500 にデータを転送するとき、外部バスインタ
ーフェイスユニット150 はまず内部データバス170 上の
128 ビットのパラレルな内部データintD[0:127] をいっ
たん保持して16ビットずつ順に外部データバス500 に外
部データextD[0:15]としてシリアルに出力する。逆に外
部データバス500 から内部データバス170 にデータを転
送するとき、外部インターフェイスユニット150 はまず
外部データバス500 上の外部データextD[0:15]を16ビッ
トずつ順にシリアルに取り込んで保持し、内部データバ
ス170 にパラレルに出力する。パラレル出力のしかたは
128 ビットまで取り込んでパラレルに128 ビット出力す
る場合もあれば32ビットで取り込みをやめてパラレルに
32ビット出力する場合や同様に64ビット出力、96ビット
出力の場合もある。
【００３７】メモリコントローラ160 はCPU 110 から命
令フェッチアクセスアドレス信号AF、オペランドアクセ
スアドレス信号AO、命令フェッチアクセスリクエスト信
号/REQF 、オペランドアクセスリクエスト信号/REQO 、
ロック信号/LOCK およびオペランドリード／ライト信号
OPR/W 、外部バスインターフェイスユニット150 から内
部ホールドリクエスト信号int/HREQおよび内部データコ
ンプリート信号int/DCを受ける。内部ホールドリクエス
ト信号int/HREQおよび内部チップセレクト信号int/CSは
外部から内蔵DRAM領域へアクセスするために必要な信号
である。メモリコントローラ160 は命令フェッチアクセ
スリクエスト、オペランドアクセスリクエスト、ホール
ドリクエスト、およびチップセレクト（内蔵DRAM領域へ
のアクセスリクエスト）の４つの要求のアービトレーシ
ョンをおこなう。
令フェッチアクセスアドレス信号AF、オペランドアクセ
スアドレス信号AO、命令フェッチアクセスリクエスト信
号/REQF 、オペランドアクセスリクエスト信号/REQO 、
ロック信号/LOCK およびオペランドリード／ライト信号
OPR/W 、外部バスインターフェイスユニット150 から内
部ホールドリクエスト信号int/HREQおよび内部データコ
ンプリート信号int/DCを受ける。内部ホールドリクエス
ト信号int/HREQおよび内部チップセレクト信号int/CSは
外部から内蔵DRAM領域へアクセスするために必要な信号
である。メモリコントローラ160 は命令フェッチアクセ
スリクエスト、オペランドアクセスリクエスト、ホール
ドリクエスト、およびチップセレクト（内蔵DRAM領域へ
のアクセスリクエスト）の４つの要求のアービトレーシ
ョンをおこなう。
【００３８】メモリコントローラ160 はインターロック
アクセス期間中と非インターロックアクセス期間中とで
このアービトレーションの仕方を変える。また、インタ
ーロックアクセスには内部ホールドリクエスト信号/HRE
Q と排他的に行われるホールド排他ロックモードおよび
内部チップセレクト信号/CS と排他的に行われるチップ
セレクト排他ロックモードのソフトウェアで切り替え可
能な２種類のモードがあり、各モードによってアービト
レーションのしかたも切り替わるようになっている。ま
た、メモリコントローラ160 は４つの要求のアービトレ
ーションの結果が反映する命令フェッチアクセスアクノ
レッジ信号/ACKF 、オペランドアクセスアクノレッジ信
号/ACKO 、内部ホールドアクノレッジ信号int/HACK、お
よび内部データコンプリート信号int/DCを出力する。
アクセス期間中と非インターロックアクセス期間中とで
このアービトレーションの仕方を変える。また、インタ
ーロックアクセスには内部ホールドリクエスト信号/HRE
Q と排他的に行われるホールド排他ロックモードおよび
内部チップセレクト信号/CS と排他的に行われるチップ
セレクト排他ロックモードのソフトウェアで切り替え可
能な２種類のモードがあり、各モードによってアービト
レーションのしかたも切り替わるようになっている。ま
た、メモリコントローラ160 は４つの要求のアービトレ
ーションの結果が反映する命令フェッチアクセスアクノ
レッジ信号/ACKF 、オペランドアクセスアクノレッジ信
号/ACKO 、内部ホールドアクノレッジ信号int/HACK、お
よび内部データコンプリート信号int/DCを出力する。
【００３９】そして、非インターロックアクセス時、メ
モリコントローラ160 は内部ホールドリクエスト信号in
t/HREQがＬレベルになると、マイクロプロセッサ100 が
外部データバスに対するバスサイクルを起動しようとし
ていないか判定して、起動しようとしていなければ内部
ホールドアクノレッジ信号int/HACKをＬレベルにする。
すなわち、命令フェッチアクセスおよびオペランドアク
セスが外部メモリ400に対しておこなおうとしていない
かを、命令フェッチアクセスまたはオペランドアクセス
の要求を示す命令フェッチアクセスリクエスト信号/REQ
F またはオペランドアクセスリクエスト信号/REQO がＬ
レベルになっていないか、また命令フェッチアクセスア
ドレス信号AFまたはオペランドアクセスアドレス信号AO
が外部メモリ400 のアドレスを指定しているかで判断す
る。
モリコントローラ160 は内部ホールドリクエスト信号in
t/HREQがＬレベルになると、マイクロプロセッサ100 が
外部データバスに対するバスサイクルを起動しようとし
ていないか判定して、起動しようとしていなければ内部
ホールドアクノレッジ信号int/HACKをＬレベルにする。
すなわち、命令フェッチアクセスおよびオペランドアク
セスが外部メモリ400に対しておこなおうとしていない
かを、命令フェッチアクセスまたはオペランドアクセス
の要求を示す命令フェッチアクセスリクエスト信号/REQ
F またはオペランドアクセスリクエスト信号/REQO がＬ
レベルになっていないか、また命令フェッチアクセスア
ドレス信号AFまたはオペランドアクセスアドレス信号AO
が外部メモリ400 のアドレスを指定しているかで判断す
る。
【００４０】そして、命令フェッチアクセスリクエスト
信号/REQF がＬレベルかつ命令フェッチアクセスアドレ
ス信号AFが外部メモリ400 のアドレスを指定している
か、またはオペランドアクセスリクエスト信号/REQO が
Ｌレベルかつオペランドアクセスアドレス信号AOが外部
メモリ400 のアドレスを指定していれば、メモリコント
ローラ160 は内部ホールドリクエスト信号int/HREQがＬ
レベルになっても実行中の外部への命令フェッチアクセ
スまたはオペランドアクセスが終了するまでは内部ホー
ルドアクセスアクノレッジ信号int/HACKをＬレベルにし
ない。さもなくば、すぐに内部ホールドアクノレッジ信
号int/HACKをＬレベルにする。
信号/REQF がＬレベルかつ命令フェッチアクセスアドレ
ス信号AFが外部メモリ400 のアドレスを指定している
か、またはオペランドアクセスリクエスト信号/REQO が
Ｌレベルかつオペランドアクセスアドレス信号AOが外部
メモリ400 のアドレスを指定していれば、メモリコント
ローラ160 は内部ホールドリクエスト信号int/HREQがＬ
レベルになっても実行中の外部への命令フェッチアクセ
スまたはオペランドアクセスが終了するまでは内部ホー
ルドアクセスアクノレッジ信号int/HACKをＬレベルにし
ない。さもなくば、すぐに内部ホールドアクノレッジ信
号int/HACKをＬレベルにする。
【００４１】また、非インターロックアクセス時、メモ
リコントローラ160 は内部ホールドリクエスト信号int/
HREQがＬレベルになっているとCPU 110 からの外部への
命令フェッチアクセスまたはオペランドアクセスの要求
に応じない。つまり、メモリコントローラ160 は内部ホ
ールドリクエスト信号int/HREQがＬレベルのとき、命令
フェッチアクセスアドレス信号AFが外部メモリ400 のア
ドレスを指定し、かつ命令フェッチアクセスリクエスト
信号/REQF がＬレベルとなるか、またはオペランドアク
セスアドレス信号AOが外部メモリ400 のアドレスを指定
し、かつオペランドアクセスリクエスト信号/REQO がＬ
レベルとなっても内部ホールドリクエスト信号int/HREQ
がＨレベルになるのに応じて内部ホールドアクノレッジ
信号int/HACKをＨレベルにして外部データバス500 のバ
ス権を得るまでは要求のそれぞれに対応した命令フェッ
チアクセスアクノレッジ信号/ACKF またはオペランドア
クセスアクノレッジ信号/ACKO をＬレベルにしない。
リコントローラ160 は内部ホールドリクエスト信号int/
HREQがＬレベルになっているとCPU 110 からの外部への
命令フェッチアクセスまたはオペランドアクセスの要求
に応じない。つまり、メモリコントローラ160 は内部ホ
ールドリクエスト信号int/HREQがＬレベルのとき、命令
フェッチアクセスアドレス信号AFが外部メモリ400 のア
ドレスを指定し、かつ命令フェッチアクセスリクエスト
信号/REQF がＬレベルとなるか、またはオペランドアク
セスアドレス信号AOが外部メモリ400 のアドレスを指定
し、かつオペランドアクセスリクエスト信号/REQO がＬ
レベルとなっても内部ホールドリクエスト信号int/HREQ
がＨレベルになるのに応じて内部ホールドアクノレッジ
信号int/HACKをＨレベルにして外部データバス500 のバ
ス権を得るまでは要求のそれぞれに対応した命令フェッ
チアクセスアクノレッジ信号/ACKF またはオペランドア
クセスアクノレッジ信号/ACKO をＬレベルにしない。
【００４２】つまり、非インターロック時は命令フェッ
チアクセスおよびオペランドアクセスが外部メモリ400
へのアクセスであれば、メモリコントローラ160 は命令
フェッチアクセスリクエスト信号/REQF 、オペランドア
クセスリクエスト信号/REQOおよび内部ホールドリクエ
スト信号int/HREQのうちＬレベルになるのが早いものか
ら順に応答の信号、つまり命令フェッチアクセスアクノ
レッジ信号/ACKF 、オペランドアクセスアクノレッジ信
号/ACKO および内部ホールドアクノレッジ信号int/HACK
をＬレベルにしていく。命令フェッチアクセスリクエス
ト信号/REQF、オペランドアクセスリクエスト信号/REQO
および内部ホールドリクエスト信号int/HREQが同時に
Ｌレベルとなった場合は、メモリコントローラ160 はま
ずホールドリクエストに応じて内部ホールドアクノレッ
ジ信号int/HACKをＬレベルにする。その後、オペランド
アクセスリクエストに応じてオペランドアクセスアクノ
レッジ信号/ACKO をＬレベルにする。そして、このオペ
ランドアクセスが完了すると命令フェッチアクセスリク
エストに応じて命令フェッチアクセスアクノレッジ信号
/ACKF をＬレベルにする。
チアクセスおよびオペランドアクセスが外部メモリ400
へのアクセスであれば、メモリコントローラ160 は命令
フェッチアクセスリクエスト信号/REQF 、オペランドア
クセスリクエスト信号/REQOおよび内部ホールドリクエ
スト信号int/HREQのうちＬレベルになるのが早いものか
ら順に応答の信号、つまり命令フェッチアクセスアクノ
レッジ信号/ACKF 、オペランドアクセスアクノレッジ信
号/ACKO および内部ホールドアクノレッジ信号int/HACK
をＬレベルにしていく。命令フェッチアクセスリクエス
ト信号/REQF、オペランドアクセスリクエスト信号/REQO
および内部ホールドリクエスト信号int/HREQが同時に
Ｌレベルとなった場合は、メモリコントローラ160 はま
ずホールドリクエストに応じて内部ホールドアクノレッ
ジ信号int/HACKをＬレベルにする。その後、オペランド
アクセスリクエストに応じてオペランドアクセスアクノ
レッジ信号/ACKO をＬレベルにする。そして、このオペ
ランドアクセスが完了すると命令フェッチアクセスリク
エストに応じて命令フェッチアクセスアクノレッジ信号
/ACKF をＬレベルにする。
【００４３】しかしながら、非インターロック時に命令
フェッチアクセスおよびオペランドアクセスが内蔵DRAM
領域へのアクセスであれば、内部ホールドリクエスト信
号int/HREQによらずに命令フェッチアクセスリクエスト
信号/REQF およびオペランドアクセスリクエスト信号/R
EQO のうちＬレベルになるのが早いものから順に応答の
信号、つまり命令フェッチアクセスアクノレッジ信号/A
CKF およびオペランドアクセスアクノレッジ信号/ACKO
をＬレベルにしていく。この場合、命令フェッチアクセ
スリクエスト信号/REQF およびオペランドアクセスリク
エスト信号/REQO が同時にＬレベルになると、まずオペ
ランドアクセスアクノレッジ信号/ACKOをＬレベルに
し、このオペランドアクセスが完了すると命令フェッチ
アクセスリクエストに応じて命令フェッチアクセスアク
ノレッジ信号/ACKF をＬレベルにする。
フェッチアクセスおよびオペランドアクセスが内蔵DRAM
領域へのアクセスであれば、内部ホールドリクエスト信
号int/HREQによらずに命令フェッチアクセスリクエスト
信号/REQF およびオペランドアクセスリクエスト信号/R
EQO のうちＬレベルになるのが早いものから順に応答の
信号、つまり命令フェッチアクセスアクノレッジ信号/A
CKF およびオペランドアクセスアクノレッジ信号/ACKO
をＬレベルにしていく。この場合、命令フェッチアクセ
スリクエスト信号/REQF およびオペランドアクセスリク
エスト信号/REQO が同時にＬレベルになると、まずオペ
ランドアクセスアクノレッジ信号/ACKOをＬレベルに
し、このオペランドアクセスが完了すると命令フェッチ
アクセスリクエストに応じて命令フェッチアクセスアク
ノレッジ信号/ACKF をＬレベルにする。
【００４４】また、非インターロックアクセス時、内部
チップセレクト信号int/CSがＬレベルになると、メモリ
コントローラ160 は命令フェッチアクセスリクエスト信
号/REQF およびオペランドアクセスリクエスト信号/REQ
O がＨレベルであるか、この少なくともどちらか一方が
既にＬレベルであってもその要求が外部へのアクセスで
あるために対応の命令フェッチアクセスアクノレッジ信
号/ACKF またはオペランドアクセスアクノレッジ信号/A
CKO がＨレベルのままの場合はチップセレクトに応じて
内蔵DRAMへのアクセスをおこない、このアクセスが終わ
ると応答の内部データコンプリート信号int/DCをＬレベ
ルにする。
チップセレクト信号int/CSがＬレベルになると、メモリ
コントローラ160 は命令フェッチアクセスリクエスト信
号/REQF およびオペランドアクセスリクエスト信号/REQ
O がＨレベルであるか、この少なくともどちらか一方が
既にＬレベルであってもその要求が外部へのアクセスで
あるために対応の命令フェッチアクセスアクノレッジ信
号/ACKF またはオペランドアクセスアクノレッジ信号/A
CKO がＨレベルのままの場合はチップセレクトに応じて
内蔵DRAMへのアクセスをおこない、このアクセスが終わ
ると応答の内部データコンプリート信号int/DCをＬレベ
ルにする。
【００４５】また、非インターロックアクセス時に命令
フェッチアクセスリクエスト信号/REQF 、オペランドア
クセスリクエスト信号/REQO 、および内部チップセレク
ト信号int/CSが同時にＬレベルになった場合は、メモリ
コントローラ160 はまずチップセレクトに応じて内蔵DR
AM領域へのアクセスをおこない、このアクセスが終わる
と内部データコンプリート信号int/DCをＬレベルにす
る。その後、オペランドアクセスリクエストに応じてオ
ペランドアクセスアクノレッジ信号/ACKO をＬレベルに
する。そして、このオペランドアクセスが完了すると命
令フェッチアクセスリクエストに応じて命令フェッチア
クセスアクノレッジ信号/ACKF をＬレベルにする。チッ
プセレクト信号/CS はホールドリクエスト信号/HREQ お
よびホールドアクノレッジ信号/HACK がＬレベルになっ
てからＬレベルとされるので、内部チップセレクト信号
int/CSがＬレベルになるときは内部ホールドアクノレッ
ジ信号int/HACKはＬレベルとなっている。
フェッチアクセスリクエスト信号/REQF 、オペランドア
クセスリクエスト信号/REQO 、および内部チップセレク
ト信号int/CSが同時にＬレベルになった場合は、メモリ
コントローラ160 はまずチップセレクトに応じて内蔵DR
AM領域へのアクセスをおこない、このアクセスが終わる
と内部データコンプリート信号int/DCをＬレベルにす
る。その後、オペランドアクセスリクエストに応じてオ
ペランドアクセスアクノレッジ信号/ACKO をＬレベルに
する。そして、このオペランドアクセスが完了すると命
令フェッチアクセスリクエストに応じて命令フェッチア
クセスアクノレッジ信号/ACKF をＬレベルにする。チッ
プセレクト信号/CS はホールドリクエスト信号/HREQ お
よびホールドアクノレッジ信号/HACK がＬレベルになっ
てからＬレベルとされるので、内部チップセレクト信号
int/CSがＬレベルになるときは内部ホールドアクノレッ
ジ信号int/HACKはＬレベルとなっている。
【００４６】ロック信号/LOCK がＬレベル、オペランド
リード／ライト信号OPR/W がＨレベルにされ、オペラン
ドアクセスリクエスト信号/REQO がＬレベルになったの
に応答してオペランドアクセスアクノレッジ信号/ACKO
がＬレベルになることで、つまりインターロック付のオ
ペランドリードサイクルが始まったときからインターロ
ックアクセス期間が始まる。このインターロックアクセ
ス期間はロック信号/LOCK がＨレベル、オペランドリー
ド／ライト信号OPR/W がＬレベルにされ、オペランドア
クセスリクエスト信号/REQO がＬレベルになった後、オ
ペランドアクセス完了信号/ENDO がＬレベルとなること
で、つまりインターロック付のオペランドライトサイク
ルが終わったときで終了する。
リード／ライト信号OPR/W がＨレベルにされ、オペラン
ドアクセスリクエスト信号/REQO がＬレベルになったの
に応答してオペランドアクセスアクノレッジ信号/ACKO
がＬレベルになることで、つまりインターロック付のオ
ペランドリードサイクルが始まったときからインターロ
ックアクセス期間が始まる。このインターロックアクセ
ス期間はロック信号/LOCK がＨレベル、オペランドリー
ド／ライト信号OPR/W がＬレベルにされ、オペランドア
クセスリクエスト信号/REQO がＬレベルになった後、オ
ペランドアクセス完了信号/ENDO がＬレベルとなること
で、つまりインターロック付のオペランドライトサイク
ルが終わったときで終了する。
【００４７】インターロックアクセス期間中、ホールド
排他ロックモードに設定されている場合は、メモリコン
トローラ160 は内部ホールドリクエスト信号int/HREQが
Ｌレベルになってもインターロックアクセス期間が終了
するまでは無視して内部ホールドアクノレッジ信号int/
HACKを外部から内蔵DRAM領域へのアクセスが排除されて
いることを示すＨレベルにする。また、インターロック
期間中もメモリコントローラ160 は命令フェッチアクセ
スリクエスト信号/REQF およびオペランドアクセスリク
エスト信号/REQO のうちＬレベルになるのが早いほうか
ら順に応答の命令フェッチアクセスアクノレッジ信号/A
CKF およびオペランドアクセスアクノレッジ信号/ACKO
をＬレベルにする。さらに、メモリコントローラ160 は
命令フェッチアクセスリクエスト信号/REQF およびオペ
ランドアクセスリクエスト信号/REQO が同時にＬレベル
になるとまずオペランドアクセスアクノレッジ信号/ACK
OをＬレベルにする。そして、このオペランドアクセス
が完了すると命令フェッチアクセスアクノレッジ信号/A
CKF をＬレベルにする。
排他ロックモードに設定されている場合は、メモリコン
トローラ160 は内部ホールドリクエスト信号int/HREQが
Ｌレベルになってもインターロックアクセス期間が終了
するまでは無視して内部ホールドアクノレッジ信号int/
HACKを外部から内蔵DRAM領域へのアクセスが排除されて
いることを示すＨレベルにする。また、インターロック
期間中もメモリコントローラ160 は命令フェッチアクセ
スリクエスト信号/REQF およびオペランドアクセスリク
エスト信号/REQO のうちＬレベルになるのが早いほうか
ら順に応答の命令フェッチアクセスアクノレッジ信号/A
CKF およびオペランドアクセスアクノレッジ信号/ACKO
をＬレベルにする。さらに、メモリコントローラ160 は
命令フェッチアクセスリクエスト信号/REQF およびオペ
ランドアクセスリクエスト信号/REQO が同時にＬレベル
になるとまずオペランドアクセスアクノレッジ信号/ACK
OをＬレベルにする。そして、このオペランドアクセス
が完了すると命令フェッチアクセスアクノレッジ信号/A
CKF をＬレベルにする。
【００４８】インターロックアクセス期間中、チップセ
レクト排他ロックモードに設定されている場合は、メモ
リコントローラ160 は内部チップセレクト信号int/CSが
Ｌレベルになってもインターロックアクセス期間が終了
するまでは無視して内蔵DRAM領域へのアクセスを行わ
ず、データコンプリート信号int/DCをＨレベルのままに
して内蔵DRAM領域へのアクセスが排除されていることを
知らせる。また、このときもメモリコントローラ160 は
命令フェッチアクセスリクエスト信号/REQF およびオペ
ランドアクセスリクエスト信号/REQO のうちＬレベルに
なるのが早いほうから順に応答の命令フェッチアクセス
アクノレッジ信号/ACKF およびオペランドアクセスアク
ノレッジ信号/ACKO をＬレベルにする。さらに、メモリ
コントローラ160 は命令フェッチアクセスリクエスト信
号/REQF およびオペランドアクセスリクエスト信号/REQ
O が同時にＬレベルになるとまずオペランドアクセスア
クノレッジ信号/ACKO をＬレベルにする。そして、この
オペランドアクセスが完了すると命令フェッチアクセス
アクノレッジ信号/ACKF をＬレベルにする。
レクト排他ロックモードに設定されている場合は、メモ
リコントローラ160 は内部チップセレクト信号int/CSが
Ｌレベルになってもインターロックアクセス期間が終了
するまでは無視して内蔵DRAM領域へのアクセスを行わ
ず、データコンプリート信号int/DCをＨレベルのままに
して内蔵DRAM領域へのアクセスが排除されていることを
知らせる。また、このときもメモリコントローラ160 は
命令フェッチアクセスリクエスト信号/REQF およびオペ
ランドアクセスリクエスト信号/REQO のうちＬレベルに
なるのが早いほうから順に応答の命令フェッチアクセス
アクノレッジ信号/ACKF およびオペランドアクセスアク
ノレッジ信号/ACKO をＬレベルにする。さらに、メモリ
コントローラ160 は命令フェッチアクセスリクエスト信
号/REQF およびオペランドアクセスリクエスト信号/REQ
O が同時にＬレベルになるとまずオペランドアクセスア
クノレッジ信号/ACKO をＬレベルにする。そして、この
オペランドアクセスが完了すると命令フェッチアクセス
アクノレッジ信号/ACKF をＬレベルにする。
【００４９】さらに、メモリコントローラ160 は外部バ
スインターフェイスユニット150 から内部データコンプ
リート信号int/DC、内部リード／ライト信号intR/W、内
部アドレス信号intA[8:30]を受け、命令フェッチアクセ
ス完了信号/ENDF 、オペランドアクセス完了信号/ENDO
、内部リード／ライト信号intR/W、内部アドレス信号i
ntA[8:30]、内部バススタート信号int/BS、制御信号CTR
LD および制御信号CTRLC を出力する。
スインターフェイスユニット150 から内部データコンプ
リート信号int/DC、内部リード／ライト信号intR/W、内
部アドレス信号intA[8:30]を受け、命令フェッチアクセ
ス完了信号/ENDF 、オペランドアクセス完了信号/ENDO
、内部リード／ライト信号intR/W、内部アドレス信号i
ntA[8:30]、内部バススタート信号int/BS、制御信号CTR
LD および制御信号CTRLC を出力する。
【００５０】メモリコントローラ160 は命令フェッチア
クセスアクノレッジ信号/ACKF をＬレベルにしたとき
は、CPU 110 からの命令フェッチアクセスアドレス信号
AFが内蔵DRAM領域内のアドレスを指定しているか外部メ
モリ400 のアドレスを指定しているか判定した結果、外
部メモリへのアクセスであると判断すると内部リード／
ライト信号intR/Wをリードを示すＨレベルにするととも
に、内部アドレス信号intA[8:30]を外部メモリ400 をア
クセスするアドレスに変化させ、内部バススタート信号
int/BSを外部データバス500 に対してバスサイクルを起
動したことを示すＬレベルにする。その後、内部データ
コンプリート信号int/DCがバスサイクルの完了を示すＬ
レベルになると、メモリコントローラ160 は内部バスス
タート信号int/BSをＨレベルにもどし、再びＬレベルに
するとともに内部アドレス信号intA[8:30]を変化させて
バスサイクルを起動する。このようにして32ビットのデ
ータを取り込むときは2 回、64ビットならば4 回、96ビ
ットならば6 回、128 ビットならば8 回のバスサイクル
を起動させる。そして、メモリコントローラ160 は内部
データコンプリート信号int/DCが2,4,6 または8 回Ｌレ
ベルになったのに応じて命令フェッチアクセス完了信号
/ENDF をＬレベルにする。
クセスアクノレッジ信号/ACKF をＬレベルにしたとき
は、CPU 110 からの命令フェッチアクセスアドレス信号
AFが内蔵DRAM領域内のアドレスを指定しているか外部メ
モリ400 のアドレスを指定しているか判定した結果、外
部メモリへのアクセスであると判断すると内部リード／
ライト信号intR/Wをリードを示すＨレベルにするととも
に、内部アドレス信号intA[8:30]を外部メモリ400 をア
クセスするアドレスに変化させ、内部バススタート信号
int/BSを外部データバス500 に対してバスサイクルを起
動したことを示すＬレベルにする。その後、内部データ
コンプリート信号int/DCがバスサイクルの完了を示すＬ
レベルになると、メモリコントローラ160 は内部バスス
タート信号int/BSをＨレベルにもどし、再びＬレベルに
するとともに内部アドレス信号intA[8:30]を変化させて
バスサイクルを起動する。このようにして32ビットのデ
ータを取り込むときは2 回、64ビットならば4 回、96ビ
ットならば6 回、128 ビットならば8 回のバスサイクル
を起動させる。そして、メモリコントローラ160 は内部
データコンプリート信号int/DCが2,4,6 または8 回Ｌレ
ベルになったのに応じて命令フェッチアクセス完了信号
/ENDF をＬレベルにする。
【００５１】また、判定の結果内蔵DRAM領域へのアクセ
スであると判断すると、メモリコントローラ160 はCPU
110 からの命令フェッチアクセスアドレス信号AFがキャ
ッシュメモリ130 に記憶されているデータに対応するア
ドレスか否かを判定し、対応するアドレスならばキャッ
シュヒットとしてキャッシュメモリ130 へのアクセスで
あると判断し、キャッシュメモリ130 を制御するための
制御信号CTRLC を変化させる。また、対応するアドレス
でなければキャッシュミスとして内蔵DRAM120へのアク
セスであると判断し、内蔵DRAM120 を制御するための制
御信号CTRLDを変化させる。その後、メモリコントロー
ラ160 は内蔵DRAM120 またはキャッシュメモリ130 のサ
イクルタイムが経過するのを見計らって命令フェッチア
クセス完了信号/ENDF をＬレベルにするとともに、制御
信号CTRLC またはCTRLD の保持を終了する。
スであると判断すると、メモリコントローラ160 はCPU
110 からの命令フェッチアクセスアドレス信号AFがキャ
ッシュメモリ130 に記憶されているデータに対応するア
ドレスか否かを判定し、対応するアドレスならばキャッ
シュヒットとしてキャッシュメモリ130 へのアクセスで
あると判断し、キャッシュメモリ130 を制御するための
制御信号CTRLC を変化させる。また、対応するアドレス
でなければキャッシュミスとして内蔵DRAM120へのアク
セスであると判断し、内蔵DRAM120 を制御するための制
御信号CTRLDを変化させる。その後、メモリコントロー
ラ160 は内蔵DRAM120 またはキャッシュメモリ130 のサ
イクルタイムが経過するのを見計らって命令フェッチア
クセス完了信号/ENDF をＬレベルにするとともに、制御
信号CTRLC またはCTRLD の保持を終了する。
【００５２】また、メモリコントローラ160 はオペラン
ドアクセスアクノレッジ信号/ACKOをＬレベルにしたと
きも、命令フェッチアクセスアクノレッジ信号/ACKF を
Ｌレベルにしたときと同様にオペランドアクセスが外部
メモリ400 へのアクセスであると判断すると、内部リー
ド／ライト信号intR/Wをオペランドリード／ライト信号
OPR/W に応答して、オペランドリード／ライト信号OPR/
W がＨレベルならばＨレベルに、ＬレベルならばＬレベ
ルに変化させる。それとともに、内部アドレス信号intA
[8:30]を外部メモリ400 をアクセスするアドレスに変化
させ、内部バススタート信号int/BSを外部データバス50
0 に対してバスサイクルを起動したことを示すＬレベル
にする。
ドアクセスアクノレッジ信号/ACKOをＬレベルにしたと
きも、命令フェッチアクセスアクノレッジ信号/ACKF を
Ｌレベルにしたときと同様にオペランドアクセスが外部
メモリ400 へのアクセスであると判断すると、内部リー
ド／ライト信号intR/Wをオペランドリード／ライト信号
OPR/W に応答して、オペランドリード／ライト信号OPR/
W がＨレベルならばＨレベルに、ＬレベルならばＬレベ
ルに変化させる。それとともに、内部アドレス信号intA
[8:30]を外部メモリ400 をアクセスするアドレスに変化
させ、内部バススタート信号int/BSを外部データバス50
0 に対してバスサイクルを起動したことを示すＬレベル
にする。
【００５３】その後、内部データコンプリート信号int/
DCがバスサイクルの完了を示すＬレベルになるとメモリ
コントローラ160 は内部バススタート信号int/BSをＨレ
ベルにもどし、再びＬレベルにするとともに内部アドレ
ス信号intA[8:30]を変化させてバスサイクルを起動す
る。このようにして32ビットのデータを取り込むまたは
出力するときは2 回、64ビットならば4 回、96ビットな
らば6 回、128 ビットならば8 回のバスサイクルを起動
させる。そして、メモリコントローラ160 は内部データ
コンプリート信号int/DCが2,4,6 または8 回Ｌレベルに
なったのに応じてオペランドアクセス完了信号/ENDO を
Ｌレベルにする。
DCがバスサイクルの完了を示すＬレベルになるとメモリ
コントローラ160 は内部バススタート信号int/BSをＨレ
ベルにもどし、再びＬレベルにするとともに内部アドレ
ス信号intA[8:30]を変化させてバスサイクルを起動す
る。このようにして32ビットのデータを取り込むまたは
出力するときは2 回、64ビットならば4 回、96ビットな
らば6 回、128 ビットならば8 回のバスサイクルを起動
させる。そして、メモリコントローラ160 は内部データ
コンプリート信号int/DCが2,4,6 または8 回Ｌレベルに
なったのに応じてオペランドアクセス完了信号/ENDO を
Ｌレベルにする。
【００５４】また、オペランドアクセスが内蔵DRAM領域
へのアクセスであると判断すると、キャッシュヒットな
らばキャッシュメモリ130 を制御するための制御信号CT
RLCをCPU 110 からのオペランドアクセスアドレス信号A
Oおよびオペランドリード／ライト信号OPR/W に応答し
て変化させる。また、キャッシュミスならば内蔵DRAM12
0 を制御するための制御信号CTRLD をCPU 110 からのオ
ペランドアクセスアドレス信号AOおよびオペランドリー
ド／ライト信号OPR/W に応答して変化させる。その後、
メモリコントローラ160 は内蔵DRAM120 またはキャッシ
ュメモリ130のサイクルタイムが経過するのを見計らっ
てオペランドアクセス完了信号/ENDO をＬレベルにす
るとともに、制御信号CTRLC またはCTRLD の保持を終了
する。
へのアクセスであると判断すると、キャッシュヒットな
らばキャッシュメモリ130 を制御するための制御信号CT
RLCをCPU 110 からのオペランドアクセスアドレス信号A
Oおよびオペランドリード／ライト信号OPR/W に応答し
て変化させる。また、キャッシュミスならば内蔵DRAM12
0 を制御するための制御信号CTRLD をCPU 110 からのオ
ペランドアクセスアドレス信号AOおよびオペランドリー
ド／ライト信号OPR/W に応答して変化させる。その後、
メモリコントローラ160 は内蔵DRAM120 またはキャッシ
ュメモリ130のサイクルタイムが経過するのを見計らっ
てオペランドアクセス完了信号/ENDO をＬレベルにす
るとともに、制御信号CTRLC またはCTRLD の保持を終了
する。
【００５５】さらに、メモリコントローラ160 は内部チ
ップセレクト信号int/CSがＬレベルになったのに応じた
場合はCPU 110 による内蔵DRAM領域へのアクセスのとき
と同様に外部バスインターフェイスユニット150 からの
内部アドレスintA[8:30]に基づきキャッシュヒットかミ
スかの判定をおこなう。そして、キャッシュヒットなら
ばキャッシュメモリ130 を制御するための制御信号CTRL
C を内部リードライト信号intR/Wおよび外部バスインタ
ーフェイスユニット150 からの内部アドレスintA[8:30]
に応答して変化させる。また、キャッシュミスならば内
蔵DRAM120 を制御するための制御信号CTRLD を内部リー
ドライト信号intR/Wおよび外部バスインターフェイスユ
ニット150 からの内部アドレスintA[8:30]に応答して変
化させる。その後、メモリコントローラ160 は内蔵DRAM
120 またはキャッシュメモリ130のサイクルタイムが経
過するのを見計らって内部データコンプリート信号int/
DCをＬレベルにするとともに制御信号CTRLC またはCTRL
D の保持を終了する。
ップセレクト信号int/CSがＬレベルになったのに応じた
場合はCPU 110 による内蔵DRAM領域へのアクセスのとき
と同様に外部バスインターフェイスユニット150 からの
内部アドレスintA[8:30]に基づきキャッシュヒットかミ
スかの判定をおこなう。そして、キャッシュヒットなら
ばキャッシュメモリ130 を制御するための制御信号CTRL
C を内部リードライト信号intR/Wおよび外部バスインタ
ーフェイスユニット150 からの内部アドレスintA[8:30]
に応答して変化させる。また、キャッシュミスならば内
蔵DRAM120 を制御するための制御信号CTRLD を内部リー
ドライト信号intR/Wおよび外部バスインターフェイスユ
ニット150 からの内部アドレスintA[8:30]に応答して変
化させる。その後、メモリコントローラ160 は内蔵DRAM
120 またはキャッシュメモリ130のサイクルタイムが経
過するのを見計らって内部データコンプリート信号int/
DCをＬレベルにするとともに制御信号CTRLC またはCTRL
D の保持を終了する。
【００５６】次に図2 を参照してCPU 110 についてもう
少し詳しく説明する。CPU 110 は32ビットRISC型のCPU
コアで構成される。命令長は16ビットまたは32ビットと
なっている。また、CPU 110 から内蔵DRAM領域または外
部メモリ400 へのオペランドアクセスはload命令および
store 命令だけで行われる。図2 を参照して、CPU 110
は内部データバス170 からの128 ビットの内部データin
tD[0:127] を受けてこのうちの32ビットを命令として出
力するための命令キュー110aを含む。また、CPU 110 は
命令キュー110aから受けた命令をデコードして出力する
命令デコーダ110bを含む。命令キュー110aから32ビット
のデータが転送されてきたときにはそのデータが32ビッ
トの命令か16ビットの命令かはわからないが、この命令
デコーダ110bでデコードされることで32ビットか16ビッ
トかわかる。
少し詳しく説明する。CPU 110 は32ビットRISC型のCPU
コアで構成される。命令長は16ビットまたは32ビットと
なっている。また、CPU 110 から内蔵DRAM領域または外
部メモリ400 へのオペランドアクセスはload命令および
store 命令だけで行われる。図2 を参照して、CPU 110
は内部データバス170 からの128 ビットの内部データin
tD[0:127] を受けてこのうちの32ビットを命令として出
力するための命令キュー110aを含む。また、CPU 110 は
命令キュー110aから受けた命令をデコードして出力する
命令デコーダ110bを含む。命令キュー110aから32ビット
のデータが転送されてきたときにはそのデータが32ビッ
トの命令か16ビットの命令かはわからないが、この命令
デコーダ110bでデコードされることで32ビットか16ビッ
トかわかる。
【００５７】また、CPU 110 は命令キュー110aがフェッ
チしようとする命令が記憶されている命令フェッチアク
セスアドレス信号AFを発生するプログラムカウンタ110
c、データを格納しておくためのレジスタユニット110d
を含む。レジスタユニット110dは32ビット幅のレジスタ
を16本有する。さらに、CPU 110 はデータの足し算、引
き算およびAND やORなどの論理演算をおこなうためのAL
U(Arithmetic Logic Unit)110e、データのビット列を所
望のビット分シフトまたはローテートするためのシフタ
110f、データの積和演算をするための積和演算ユニット
110gを含む。積和演算ユニット110gは32×16ビットの乗
算器と56ビットのアキュムレータを有する。さらにま
た、CPU 110 はレジスタユニット110d、ALU 110e、シフ
タ110fおよび積和演算ユニット110gの間でデータのロー
ドおよびストアをおこなうためのロードストアユニット
110hを含む。
チしようとする命令が記憶されている命令フェッチアク
セスアドレス信号AFを発生するプログラムカウンタ110
c、データを格納しておくためのレジスタユニット110d
を含む。レジスタユニット110dは32ビット幅のレジスタ
を16本有する。さらに、CPU 110 はデータの足し算、引
き算およびAND やORなどの論理演算をおこなうためのAL
U(Arithmetic Logic Unit)110e、データのビット列を所
望のビット分シフトまたはローテートするためのシフタ
110f、データの積和演算をするための積和演算ユニット
110gを含む。積和演算ユニット110gは32×16ビットの乗
算器と56ビットのアキュムレータを有する。さらにま
た、CPU 110 はレジスタユニット110d、ALU 110e、シフ
タ110fおよび積和演算ユニット110gの間でデータのロー
ドおよびストアをおこなうためのロードストアユニット
110hを含む。
【００５８】また、CPU 110 は内部データバス170 から
の128 ビットの内部データintD[0:127] を受けてこのう
ちの32ビットを出力し、逆に32ビットのデータをレジス
タ110dなどのユニットから受けて内部データバス170 に
出力するためのデータセレクタ110iを含む。さらに、CP
U 110 はオペランドアクセスを制御するためのCPU 制御
回路110jを含む。命令は5 段のパイプラインで処理され
る。パイプラインは命令キュー110aでの命令フェッチ、
命令デコーダ110bでの命令でコード、ALU 110eなどでの
実行、CPU 制御回路110jでのメモリアクセス、およびデ
ータセレクタ110iでのレジスタへのライトバックであ
る。
の128 ビットの内部データintD[0:127] を受けてこのう
ちの32ビットを出力し、逆に32ビットのデータをレジス
タ110dなどのユニットから受けて内部データバス170 に
出力するためのデータセレクタ110iを含む。さらに、CP
U 110 はオペランドアクセスを制御するためのCPU 制御
回路110jを含む。命令は5 段のパイプラインで処理され
る。パイプラインは命令キュー110aでの命令フェッチ、
命令デコーダ110bでの命令でコード、ALU 110eなどでの
実行、CPU 制御回路110jでのメモリアクセス、およびデ
ータセレクタ110iでのレジスタへのライトバックであ
る。
【００５９】命令キュー110aは必要な命令を全て命令デ
コーダ110bに出力してしまうと、次の命令をフェッチす
るために命令フェッチアクセスリクエスト信号/REQF を
Ｌレベルにする。そして、内部データバス170 を介して
命令が伝達されてきて命令フェッチアクセス完了信号/E
NDF がＬレベルになると内部データバス170 からの命令
をラッチする。命令デコーダ110bは命令キュー110aから
与えられた命令をデコードし、レジスタユニット110d、
ALU 110e、シフタ110f、積和演算ユニット110g、ロード
ストアユニット110hまたはCPU 制御回路110jに転送す
る。プログラムカウンタ110cは命令キュー110aが命令フ
ェッチアクセスリクエスト信号/REQF をＬレベルにする
と命令フェッチアクセス先を指定するための命令フェッ
チアクセスアドレス信号AFをアクセスするアドレスに変
化させる。また、プログラムカウンタ110cは命令フェッ
チアクノレッジ信号/ACKF がＬレベルになると命令フェ
ッチアクセスアドレス信号AFの出力を終了する。
コーダ110bに出力してしまうと、次の命令をフェッチす
るために命令フェッチアクセスリクエスト信号/REQF を
Ｌレベルにする。そして、内部データバス170 を介して
命令が伝達されてきて命令フェッチアクセス完了信号/E
NDF がＬレベルになると内部データバス170 からの命令
をラッチする。命令デコーダ110bは命令キュー110aから
与えられた命令をデコードし、レジスタユニット110d、
ALU 110e、シフタ110f、積和演算ユニット110g、ロード
ストアユニット110hまたはCPU 制御回路110jに転送す
る。プログラムカウンタ110cは命令キュー110aが命令フ
ェッチアクセスリクエスト信号/REQF をＬレベルにする
と命令フェッチアクセス先を指定するための命令フェッ
チアクセスアドレス信号AFをアクセスするアドレスに変
化させる。また、プログラムカウンタ110cは命令フェッ
チアクノレッジ信号/ACKF がＬレベルになると命令フェ
ッチアクセスアドレス信号AFの出力を終了する。
【００６０】データセレクタ110iはオペランドアクセス
アドレス信号AO、オペランドアクセスアクノレッジ信号
/ACKO およびオペランドアクセス完了信号/ENDO を受け
る。データセレクタ110iは、オペランドライト時はオペ
ランドアクセスアクノレッジ信号/ACKO がＬレベルにな
るとレジスタユニット110dなどから受けた32ビットのデ
ータを128 ビット幅の内部データバス170 のうちのオペ
ランドアクセスアドレス信号AOに応答した32ビットに出
力する。また、データセレクタ110iは、オペランドリー
ド時はオペランドアクセス完了信号/ENDO がＬレベルに
なると内部データバス170 からの128 ビットのデータを
ラッチし、そのうちのオペランドアクセスアドレス信号
AOに応答した32ビットを出力する。
アドレス信号AO、オペランドアクセスアクノレッジ信号
/ACKO およびオペランドアクセス完了信号/ENDO を受け
る。データセレクタ110iは、オペランドライト時はオペ
ランドアクセスアクノレッジ信号/ACKO がＬレベルにな
るとレジスタユニット110dなどから受けた32ビットのデ
ータを128 ビット幅の内部データバス170 のうちのオペ
ランドアクセスアドレス信号AOに応答した32ビットに出
力する。また、データセレクタ110iは、オペランドリー
ド時はオペランドアクセス完了信号/ENDO がＬレベルに
なると内部データバス170 からの128 ビットのデータを
ラッチし、そのうちのオペランドアクセスアドレス信号
AOに応答した32ビットを出力する。
【００６１】CPU 制御回路110jは命令デコーダ110bから
デコードされた命令を受ける。また、CPU 制御回路110j
は命令デコーダ110bからの命令がload命令またはstore
命令でこれらの命令のオペランド指定部分が内蔵DRAM領
域、外部メモリ400 およびマイクロプロセッサ100 内に
はあるがCPU 110 の外にあるレジスタなどを指定してい
るとき、このオペランド指定部分に応じてオペランドア
クセスアドレス信号AOを変化させる。このとき、CPU 制
御回路110jはオペランドアクセスリクエスト信号/REQO
をＬレベルにし、オペランドリード／ライト信号OPR/W
をload命令の場合はＨレベルに、store 命令の場合はＬ
レベルにする。また、CPU 制御回路110jはload命令がイ
ンターロック付load命令の場合はロック信号/LOCK をＬ
レベルにし、インターロック付store 命令の場合はロッ
ク信号/LOCK をＨレベルにもどす。
デコードされた命令を受ける。また、CPU 制御回路110j
は命令デコーダ110bからの命令がload命令またはstore
命令でこれらの命令のオペランド指定部分が内蔵DRAM領
域、外部メモリ400 およびマイクロプロセッサ100 内に
はあるがCPU 110 の外にあるレジスタなどを指定してい
るとき、このオペランド指定部分に応じてオペランドア
クセスアドレス信号AOを変化させる。このとき、CPU 制
御回路110jはオペランドアクセスリクエスト信号/REQO
をＬレベルにし、オペランドリード／ライト信号OPR/W
をload命令の場合はＨレベルに、store 命令の場合はＬ
レベルにする。また、CPU 制御回路110jはload命令がイ
ンターロック付load命令の場合はロック信号/LOCK をＬ
レベルにし、インターロック付store 命令の場合はロッ
ク信号/LOCK をＨレベルにもどす。
【００６２】次に外部バスインターフェイスユニット15
0 についてもう少し詳しく説明する。図3 を参照して、
外部バスインターフェイスユニット150 は外部からホー
ルドリクエスト信号/HREQ を受けて内部ホールドリクエ
スト信号int/HREQを出力するホールドリクエスト信号入
力バッファ150aを含む。ホールドリクエスト信号入力バ
ッファ150aは内部ホールドリクエスト信号int/HREQをホ
ールドリクエスト信号/HREQ がＨレベルならばＨレベル
に、ＬレベルならばＬレベルにする。また、外部バスイ
ンターフェイスユニット150 は内部ホールドアクノレッ
ジ信号int/HACKを受けて外部にホールドアクノレッジ信
号/HACK を出力するホールドアクノレッジ信号出力バッ
ファ150bを含む。ホールドアクノレッジ信号出力バッフ
ァ150bはホールドアクノレッジ信号/HACK を内部ホール
ドアクノレッジ信号int/HACKがＨレベルならばＨレベル
に、ＬレベルならばＬレベルにする。
0 についてもう少し詳しく説明する。図3 を参照して、
外部バスインターフェイスユニット150 は外部からホー
ルドリクエスト信号/HREQ を受けて内部ホールドリクエ
スト信号int/HREQを出力するホールドリクエスト信号入
力バッファ150aを含む。ホールドリクエスト信号入力バ
ッファ150aは内部ホールドリクエスト信号int/HREQをホ
ールドリクエスト信号/HREQ がＨレベルならばＨレベル
に、ＬレベルならばＬレベルにする。また、外部バスイ
ンターフェイスユニット150 は内部ホールドアクノレッ
ジ信号int/HACKを受けて外部にホールドアクノレッジ信
号/HACK を出力するホールドアクノレッジ信号出力バッ
ファ150bを含む。ホールドアクノレッジ信号出力バッフ
ァ150bはホールドアクノレッジ信号/HACK を内部ホール
ドアクノレッジ信号int/HACKがＨレベルならばＨレベル
に、ＬレベルならばＬレベルにする。
【００６３】さらに、外部バスインターフェイスユニッ
ト150 は外部からチップセレクト信号/CS を受けて内部
チップセレクト信号int/CSを出力するチップセレクト信
号入力バッファ150cを含む。チップセレクト信号入力バ
ッファ150cは内部チップセレクト信号int/CSをチップセ
レクト信号/CS がＨレベルならばＨレベルに、Ｌレベル
ならばＬレベルにする。さらにまた、外部バスインター
フェイスユニット150は内部チップセレクト信号int/CS
を受け、さらに外部からデータコンプリート信号/DC を
受けて内部データコンプリート信号int/DCを出力し、ま
た内部データコンプリート信号int/DCを受けてデータコ
ンプリート信号/DC を出力するデータコンプリート信号
入出力バッファ150dを含む。データコンプリート信号入
出力バッファ150dは、内部チップセレクト信号int/CSが
Ｈレベルの場合は内部データコンプリート信号int/DCを
外部からのデータコンプリート信号/DC がＨレベルなら
ばＨレベルに、ＬレベルならばＬレベルにし、内部チッ
プセレクト信号int/CSがＬレベルの場合は外部へのデー
タコンプリート信号/DC を内部データコンプリート信号
int/DCがＨレベルならばＨレベルに、ＬレベルならばＬ
レベルにする。
ト150 は外部からチップセレクト信号/CS を受けて内部
チップセレクト信号int/CSを出力するチップセレクト信
号入力バッファ150cを含む。チップセレクト信号入力バ
ッファ150cは内部チップセレクト信号int/CSをチップセ
レクト信号/CS がＨレベルならばＨレベルに、Ｌレベル
ならばＬレベルにする。さらにまた、外部バスインター
フェイスユニット150は内部チップセレクト信号int/CS
を受け、さらに外部からデータコンプリート信号/DC を
受けて内部データコンプリート信号int/DCを出力し、ま
た内部データコンプリート信号int/DCを受けてデータコ
ンプリート信号/DC を出力するデータコンプリート信号
入出力バッファ150dを含む。データコンプリート信号入
出力バッファ150dは、内部チップセレクト信号int/CSが
Ｈレベルの場合は内部データコンプリート信号int/DCを
外部からのデータコンプリート信号/DC がＨレベルなら
ばＨレベルに、ＬレベルならばＬレベルにし、内部チッ
プセレクト信号int/CSがＬレベルの場合は外部へのデー
タコンプリート信号/DC を内部データコンプリート信号
int/DCがＨレベルならばＨレベルに、ＬレベルならばＬ
レベルにする。
【００６４】また、外部バスインターフェイスユニット
150 は内部ホールドアクノレッジ信号int/HACKを受け、
さらに外部からリード／ライト信号R/W を受けて内部リ
ード／ライト信号intR/Wを出力し、また内部リード／ラ
イト信号intR/Wを受けてリード／ライト信号R/W を出力
するリード／ライト信号入出力バッファ150eを含む。リ
ード／ライト信号入出力バッファ150eは、内部ホールド
アクノレッジ信号int/HACKがＨレベルの場合はリード／
ライト信号R/W を内部リード／ライト信号intR/WがＨレ
ベルならばＨレベルに、ＬレベルならばＬレベルにし、
内部ホールドアクノレッジ信号int/HACKがＬレベルの場
合は内部リード／ライト信号intR/Wを外部からのリード
／ライト信号R/W がＨレベルならばＨレベルに、Ｌレベ
ルならばＬレベルにする。
150 は内部ホールドアクノレッジ信号int/HACKを受け、
さらに外部からリード／ライト信号R/W を受けて内部リ
ード／ライト信号intR/Wを出力し、また内部リード／ラ
イト信号intR/Wを受けてリード／ライト信号R/W を出力
するリード／ライト信号入出力バッファ150eを含む。リ
ード／ライト信号入出力バッファ150eは、内部ホールド
アクノレッジ信号int/HACKがＨレベルの場合はリード／
ライト信号R/W を内部リード／ライト信号intR/WがＨレ
ベルならばＨレベルに、ＬレベルならばＬレベルにし、
内部ホールドアクノレッジ信号int/HACKがＬレベルの場
合は内部リード／ライト信号intR/Wを外部からのリード
／ライト信号R/W がＨレベルならばＨレベルに、Ｌレベ
ルならばＬレベルにする。
【００６５】さらに、外部バスインターフェイスユニッ
ト150 は内部ホールドアクノレッジ信号int/HACKを受
け、さらに外部からアドレス信号A[8:30] を受けて内部
アドレス信号intA[8:30]を出力し、また内部アドレス信
号intA[8:30]を受けてアドレス信号A[8:30] を出力する
アドレス信号入出力バッファ150fを含む。アドレス信号
入出力バッファ150fは、内部ホールドアクノレッジ信号
int/HACKがＨレベルの場合はアドレス信号A[8:30] を内
部アドレス信号intA[8:30]と同じレベルにし、内部ホー
ルドアクノレッジ信号int/HACKがＬレベルの場合は内部
アドレス信号intA[8:30]をアドレス信号A[8:30] と同じ
レベルにする。
ト150 は内部ホールドアクノレッジ信号int/HACKを受
け、さらに外部からアドレス信号A[8:30] を受けて内部
アドレス信号intA[8:30]を出力し、また内部アドレス信
号intA[8:30]を受けてアドレス信号A[8:30] を出力する
アドレス信号入出力バッファ150fを含む。アドレス信号
入出力バッファ150fは、内部ホールドアクノレッジ信号
int/HACKがＨレベルの場合はアドレス信号A[8:30] を内
部アドレス信号intA[8:30]と同じレベルにし、内部ホー
ルドアクノレッジ信号int/HACKがＬレベルの場合は内部
アドレス信号intA[8:30]をアドレス信号A[8:30] と同じ
レベルにする。
【００６６】さらにまた、外部バスインターフェイスユ
ニット150 は内部バススタート信号int/BSを受け、外部
へバススタート信号/BS を出力するバススタート信号出
力バッファ150gを含む。バススタート信号出力バッファ
150gはバススタート信号/BSを内部バススタート信号int
/BSがＨレベルならばＨレベルに、ＬレベルならばＬレ
ベルにする。
ニット150 は内部バススタート信号int/BSを受け、外部
へバススタート信号/BS を出力するバススタート信号出
力バッファ150gを含む。バススタート信号出力バッファ
150gはバススタート信号/BSを内部バススタート信号int
/BSがＨレベルならばＨレベルに、ＬレベルならばＬレ
ベルにする。
【００６７】また、外部バスインターフェイスユニット
150 は内部ホールドアクノレッジ信号int/HACK、内部デ
ータコンプリート信号int/DC、内部リード／ライト信号
R/Wおよび内部クロック信号intCLKを受け、さらに外部
から外部データextD[0:15]を受けて内部データintD[0:1
27] を出力し、また内部データintD[0:127] を受けて外
部データextD[0:15]を出力する、128 ビットの内部デー
タバスと16ビットの外部データバスとのバス幅変換をお
こなうためのデータバッファ150hを含む。データバッフ
ァ150hは内部ホールドアクノレッジ信号int/HACKがＨレ
ベルのとき、内部リード／ライト信号intR/WがＨレベル
の場合は内部クロック信号intCLKがＬレベルからＨレベ
ルに変化する際に内部データコンプリート信号int/DCが
Ｌレベルであると16ビットの外部データextD[0:15]をラ
ッチしてデータバッファ150hに蓄えるとともに、蓄えた
データを128 ビットの内部データintD[0:127] のいずれ
か16ビットとして出力する。
150 は内部ホールドアクノレッジ信号int/HACK、内部デ
ータコンプリート信号int/DC、内部リード／ライト信号
R/Wおよび内部クロック信号intCLKを受け、さらに外部
から外部データextD[0:15]を受けて内部データintD[0:1
27] を出力し、また内部データintD[0:127] を受けて外
部データextD[0:15]を出力する、128 ビットの内部デー
タバスと16ビットの外部データバスとのバス幅変換をお
こなうためのデータバッファ150hを含む。データバッフ
ァ150hは内部ホールドアクノレッジ信号int/HACKがＨレ
ベルのとき、内部リード／ライト信号intR/WがＨレベル
の場合は内部クロック信号intCLKがＬレベルからＨレベ
ルに変化する際に内部データコンプリート信号int/DCが
Ｌレベルであると16ビットの外部データextD[0:15]をラ
ッチしてデータバッファ150hに蓄えるとともに、蓄えた
データを128 ビットの内部データintD[0:127] のいずれ
か16ビットとして出力する。
【００６８】また、データバッファ150hは内部ホールド
アクノレッジ信号int/HACKがＨレベルのとき、内部リー
ド／ライト信号intR/WがＬレベルの場合は内部クロック
信号intCLKがＬレベルからＨレベルに変化する際に内部
データコンプリート信号int/DCがＬレベルであると128
ビットの内部データintD[0:127] のうちから出力してい
た16ビットの外部データextD[0:15]の出力保持を終了す
る。さらに、データバッファ150hは内部ホールドアクノ
レッジ信号int/HACKがＬレベルのとき、内部リード／ラ
イト信号intR/WがＨレベルの場合は内部クロック信号in
tCLKがＨレベルからＬレベルに変化する際に内部データ
コンプリート信号int/DCがＬレベルであると128 ビット
の内部データintD[0:127] のうちから16ビットの外部デ
ータextD[0:15]を出力する。
アクノレッジ信号int/HACKがＨレベルのとき、内部リー
ド／ライト信号intR/WがＬレベルの場合は内部クロック
信号intCLKがＬレベルからＨレベルに変化する際に内部
データコンプリート信号int/DCがＬレベルであると128
ビットの内部データintD[0:127] のうちから出力してい
た16ビットの外部データextD[0:15]の出力保持を終了す
る。さらに、データバッファ150hは内部ホールドアクノ
レッジ信号int/HACKがＬレベルのとき、内部リード／ラ
イト信号intR/WがＨレベルの場合は内部クロック信号in
tCLKがＨレベルからＬレベルに変化する際に内部データ
コンプリート信号int/DCがＬレベルであると128 ビット
の内部データintD[0:127] のうちから16ビットの外部デ
ータextD[0:15]を出力する。
【００６９】さらにまた、データバッファ150hは内部ホ
ールドアクノレッジ信号int/HACKがＬレベルのとき、内
部リード／ライト信号intR/WがＬレベルの場合は内部ク
ロック信号intCLKがＨレベルからＬレベルに変化する際
に内部データコンプリート信号int/DCがＬレベルである
と16ビットの外部データextD[0:15]をラッチしてデータ
バッファ150hに蓄えるとともに、蓄えたデータを128 ビ
ットの内部データintD[0:127] のいずれか16ビットとし
て出力する。
ールドアクノレッジ信号int/HACKがＬレベルのとき、内
部リード／ライト信号intR/WがＬレベルの場合は内部ク
ロック信号intCLKがＨレベルからＬレベルに変化する際
に内部データコンプリート信号int/DCがＬレベルである
と16ビットの外部データextD[0:15]をラッチしてデータ
バッファ150hに蓄えるとともに、蓄えたデータを128 ビ
ットの内部データintD[0:127] のいずれか16ビットとし
て出力する。
【００７０】次に、マイクロプロセッサ100 におけるメ
モリコントローラ160 についてもう少し詳しく説明す
る。図4 を参照して、メモリコントローラ160 は内部デ
ータバスを介して転送されてきたデータを記憶し、この
記憶データをロックモード信号LMとして出力するロック
モードを設定するためのロックモードレジスタ161 を含
む。ロックモード信号LMがＬレベルのときはロックモー
ドはホールド排他ロックモードに設定され、Ｈレベルの
ときはチップセレクト排他ロックモードに設定される。
ロックモードレジスタ161 の値を設定するために、CPU
110 にロックモードレジスタ161 へのstore 命令を実行
させる。つまりST AO,LMという命令を実行させる。STは
store 命令を示し、AOはstore 命令の実行先アドレスを
示し、LMはロックモードのデータを示す。AOをロックモ
ードレジスタ161 のアドレスに、ＬＭをホールド排他ロ
ックモードに設定するときは０ に、チップセレクト排
他ロックモードに設定するときは1 にすることでオペラ
ンドアクセスがおこなわれると、オペランドアクセスア
ドレス信号AOによりロックモードレジスタ161 が指定さ
れて内部データバス170 を介してLMがロックモードレジ
スタ161 に転送される。
モリコントローラ160 についてもう少し詳しく説明す
る。図4 を参照して、メモリコントローラ160 は内部デ
ータバスを介して転送されてきたデータを記憶し、この
記憶データをロックモード信号LMとして出力するロック
モードを設定するためのロックモードレジスタ161 を含
む。ロックモード信号LMがＬレベルのときはロックモー
ドはホールド排他ロックモードに設定され、Ｈレベルの
ときはチップセレクト排他ロックモードに設定される。
ロックモードレジスタ161 の値を設定するために、CPU
110 にロックモードレジスタ161 へのstore 命令を実行
させる。つまりST AO,LMという命令を実行させる。STは
store 命令を示し、AOはstore 命令の実行先アドレスを
示し、LMはロックモードのデータを示す。AOをロックモ
ードレジスタ161 のアドレスに、ＬＭをホールド排他ロ
ックモードに設定するときは０ に、チップセレクト排
他ロックモードに設定するときは1 にすることでオペラ
ンドアクセスがおこなわれると、オペランドアクセスア
ドレス信号AOによりロックモードレジスタ161 が指定さ
れて内部データバス170 を介してLMがロックモードレジ
スタ161 に転送される。
【００７１】また、メモリコントローラ160 はロックモ
ード信号LM、ロック信号/LOCK 内部ホールドリクエスト
信号int/HREQおよび内部チップセレクト信号int/CSを受
け、ロック付ホールドリクエスト信号/HREQLおよびロッ
ク付チップセレクト信号/CSLを出力するインターロック
回路162 を含む。インターロック回路162 はさらに、内
部ホールドリクエスト信号int/HREQを受けてこの反転信
号を出力するインバータ162aおよびロック信号/LOCK を
受けてこの反転信号を出力するインバータ162bを含む。
また、インターロック回路162 はインバータ162bからの
反転信号とロック付ホールドリクエスト信号/HREQLとを
受けるNAND回路162c、およびインバータ162aからの反転
信号とNAND回路162cの出力信号とロックモード信号LMと
を受けてロック付ホールドリクエスト信号/HREQLを出力
するNANDゲートとORゲートとからなる複合ゲート回路16
2dを含む。
ード信号LM、ロック信号/LOCK 内部ホールドリクエスト
信号int/HREQおよび内部チップセレクト信号int/CSを受
け、ロック付ホールドリクエスト信号/HREQLおよびロッ
ク付チップセレクト信号/CSLを出力するインターロック
回路162 を含む。インターロック回路162 はさらに、内
部ホールドリクエスト信号int/HREQを受けてこの反転信
号を出力するインバータ162aおよびロック信号/LOCK を
受けてこの反転信号を出力するインバータ162bを含む。
また、インターロック回路162 はインバータ162bからの
反転信号とロック付ホールドリクエスト信号/HREQLとを
受けるNAND回路162c、およびインバータ162aからの反転
信号とNAND回路162cの出力信号とロックモード信号LMと
を受けてロック付ホールドリクエスト信号/HREQLを出力
するNANDゲートとORゲートとからなる複合ゲート回路16
2dを含む。
【００７２】さらに、インターロック回路162 はロック
モード信号LMを受けてこの反転信号を出力するインバー
タ162eおよび内部チップセレクト信号int/CSを受けこの
反転信号を出力するインバータ162fを含む。インターロ
ック回路162 はさらに、インバータ162bからのロック信
号/LOCK の反転信号とロック付チップセレクト信号/CSL
とを受けるNAND回路162g、およびNAND回路162gの出力信
号とインバータ162fからの反転信号とロックモード信号
LMのインバータ162eによる反転信号を受け、ロック付チ
ップセレクト信号/CSLを出力するNANDゲートとORゲート
とからなる複合ゲート回路162hを含む。そして、インタ
ーロック回路162 は、ロック信号/LOCKがＨレベルのと
きはロックモード信号LMの値によらず、ロック付ホール
ドリクエスト信号/HREQLおよびロック付チップセレクト
信号/CSLをそれぞれ内部ホールドリクエスト信号int/HR
EQおよび内部チップセレクト信号int/CSに応じたレベル
に変化させる。
モード信号LMを受けてこの反転信号を出力するインバー
タ162eおよび内部チップセレクト信号int/CSを受けこの
反転信号を出力するインバータ162fを含む。インターロ
ック回路162 はさらに、インバータ162bからのロック信
号/LOCK の反転信号とロック付チップセレクト信号/CSL
とを受けるNAND回路162g、およびNAND回路162gの出力信
号とインバータ162fからの反転信号とロックモード信号
LMのインバータ162eによる反転信号を受け、ロック付チ
ップセレクト信号/CSLを出力するNANDゲートとORゲート
とからなる複合ゲート回路162hを含む。そして、インタ
ーロック回路162 は、ロック信号/LOCKがＨレベルのと
きはロックモード信号LMの値によらず、ロック付ホール
ドリクエスト信号/HREQLおよびロック付チップセレクト
信号/CSLをそれぞれ内部ホールドリクエスト信号int/HR
EQおよび内部チップセレクト信号int/CSに応じたレベル
に変化させる。
【００７３】また、インターロック回路162 はロック信
号/LOCK がＬレベルでロック付ホールドリクエスト信号
/HREQLがＨレベルのときは、ロックモード信号LMがＬレ
ベルであるとロック付ホールドリクエスト信号/HREQLを
内部ホールドリクエスト信号int/HREQによらずＨレベル
にロックする。さらに、インターロック回路162 はロッ
ク信号/LOCK がＬレベルでロック付チップセレクト信号
/CSLがＨレベルのときは、ロックモード信号LMがＨレベ
ルであるとロック付ホールドリクエスト信号/HREQLのほ
うは内部ホールドリクエスト信号int/HREQに応じたレベ
ルに変化させるものの、ロック付チップセレクト信号/C
SLを内部チップセレクト信号int/CSによらずＨレベルに
ロックする。
号/LOCK がＬレベルでロック付ホールドリクエスト信号
/HREQLがＨレベルのときは、ロックモード信号LMがＬレ
ベルであるとロック付ホールドリクエスト信号/HREQLを
内部ホールドリクエスト信号int/HREQによらずＨレベル
にロックする。さらに、インターロック回路162 はロッ
ク信号/LOCK がＬレベルでロック付チップセレクト信号
/CSLがＨレベルのときは、ロックモード信号LMがＨレベ
ルであるとロック付ホールドリクエスト信号/HREQLのほ
うは内部ホールドリクエスト信号int/HREQに応じたレベ
ルに変化させるものの、ロック付チップセレクト信号/C
SLを内部チップセレクト信号int/CSによらずＨレベルに
ロックする。
【００７４】ところで、先のメモリコントローラ160 の
説明で便宜上命令フェッチアクセスリクエスト信号/REQ
F 、オペランドアクセスリクエスト信号/REQO および内
部ホールドリクエスト信号int/HREQが同時にＬレベルに
なる場合の説明をしたが、この説明はインターロック回
路162 中のインバータ162aおよび複合ゲート回路162dの
遅延があるので、厳密には命令フェッチアクセスリクエ
スト信号/REQF 、オペランドアクセスリクエスト信号/R
EQO およびロック付ホールドリクエスト信号/HREQLが同
時にＬレベルになった場合の説明である。同様に命令フ
ェッチアクセスリクエスト信号/REQF 、オペランドアク
セスリクエスト信号/REQO および内部チップセレクト信
号int/CSが同時にＬレベルになる場合の説明をしたが、
この説明はインターロック回路162 中のインバータ162f
および複合ゲート回路162hの遅延があるので、厳密には
命令フェッチアクセスリクエスト信号/REQF 、オペラン
ドアクセスリクエスト信号/REQO およびロック付チップ
セレクト信号/CSLが同時にＬレベルになった場合の説明
である。
説明で便宜上命令フェッチアクセスリクエスト信号/REQ
F 、オペランドアクセスリクエスト信号/REQO および内
部ホールドリクエスト信号int/HREQが同時にＬレベルに
なる場合の説明をしたが、この説明はインターロック回
路162 中のインバータ162aおよび複合ゲート回路162dの
遅延があるので、厳密には命令フェッチアクセスリクエ
スト信号/REQF 、オペランドアクセスリクエスト信号/R
EQO およびロック付ホールドリクエスト信号/HREQLが同
時にＬレベルになった場合の説明である。同様に命令フ
ェッチアクセスリクエスト信号/REQF 、オペランドアク
セスリクエスト信号/REQO および内部チップセレクト信
号int/CSが同時にＬレベルになる場合の説明をしたが、
この説明はインターロック回路162 中のインバータ162f
および複合ゲート回路162hの遅延があるので、厳密には
命令フェッチアクセスリクエスト信号/REQF 、オペラン
ドアクセスリクエスト信号/REQO およびロック付チップ
セレクト信号/CSLが同時にＬレベルになった場合の説明
である。
【００７５】さらに、メモリコントローラ160 は命令フ
ェッチアクセスアドレス信号AF、オペランドアクセスア
ドレス信号AO、命令フェッチアクセスリクエスト信号/R
EQF、オペランドアクセスリクエスト信号/REQO および
ロック付ホールドリクエスト信号/HREQLを受け、内部ホ
ールドアクノレッジ信号int/HACKを出力するホールド制
御回路163 を含む。ホールド制御回路163 はまた、ロッ
ク付ホールドリクエスト信号/HREQLと命令フェッチアク
セスリクエスト信号/REQF のどちらが早くＬレベルにな
ったかを示すための命令フェッチ用早遅検知信号FLF 、
ロック付ホールドリクエスト信号/HREQLとオペランドア
クセスリクエスト信号/REQO のどちらが早くＬレベルに
なったかを示すオペランド用早遅検知信号FLO 、命令フ
ェッチアクセスアドレス信号AFが外部メモリ400 のアド
レスを指定しているか否か示すための命令フェッチ用外
部アクセス検知信号EADF、およびオペランドアクセスア
ドレス信号AOが外部メモリ400 のアドレスを指定してい
るか否か示すためのオペランド用外部アクセス検知信号
EADOを出力する。
ェッチアクセスアドレス信号AF、オペランドアクセスア
ドレス信号AO、命令フェッチアクセスリクエスト信号/R
EQF、オペランドアクセスリクエスト信号/REQO および
ロック付ホールドリクエスト信号/HREQLを受け、内部ホ
ールドアクノレッジ信号int/HACKを出力するホールド制
御回路163 を含む。ホールド制御回路163 はまた、ロッ
ク付ホールドリクエスト信号/HREQLと命令フェッチアク
セスリクエスト信号/REQF のどちらが早くＬレベルにな
ったかを示すための命令フェッチ用早遅検知信号FLF 、
ロック付ホールドリクエスト信号/HREQLとオペランドア
クセスリクエスト信号/REQO のどちらが早くＬレベルに
なったかを示すオペランド用早遅検知信号FLO 、命令フ
ェッチアクセスアドレス信号AFが外部メモリ400 のアド
レスを指定しているか否か示すための命令フェッチ用外
部アクセス検知信号EADF、およびオペランドアクセスア
ドレス信号AOが外部メモリ400 のアドレスを指定してい
るか否か示すためのオペランド用外部アクセス検知信号
EADOを出力する。
【００７６】ホールド制御回路163 はロック付ホールド
リクエスト信号/HREQLが命令フェッチアクセスリクエス
ト信号/REQF およびオペランドアクセスリクエスト信号
/REQO よりも早くＬレベルになるか、ロック付ホールド
リクエスト信号/HREQLと命令フェッチアクセスリクエス
ト信号/REQF およびオペランドアクセスリクエスト信号
/REQO の一方とが同時にＬレベルになり、他方が同時ま
たはそれよりも遅くＬレベルになるとすぐに内部ホール
ドアクノレッジ信号int/HACKをＬレベルにする。また、
ホールド制御回路163 はロック付ホールドリクエスト信
号/HREQLが命令フェッチアクセスリクエスト信号/REQF
よりも遅くＬレベルになっても、命令フェッチアクセス
アドレス信号AFが外部メモリ400 のアドレスを指示して
いなければ、すなわち命令フェッチアクセスが外部バス
サイクルを起動するものでなければ、内部ホールドアク
ノレッジ信号int/HACKをすぐにＬレベルにする。
リクエスト信号/HREQLが命令フェッチアクセスリクエス
ト信号/REQF およびオペランドアクセスリクエスト信号
/REQO よりも早くＬレベルになるか、ロック付ホールド
リクエスト信号/HREQLと命令フェッチアクセスリクエス
ト信号/REQF およびオペランドアクセスリクエスト信号
/REQO の一方とが同時にＬレベルになり、他方が同時ま
たはそれよりも遅くＬレベルになるとすぐに内部ホール
ドアクノレッジ信号int/HACKをＬレベルにする。また、
ホールド制御回路163 はロック付ホールドリクエスト信
号/HREQLが命令フェッチアクセスリクエスト信号/REQF
よりも遅くＬレベルになっても、命令フェッチアクセス
アドレス信号AFが外部メモリ400 のアドレスを指示して
いなければ、すなわち命令フェッチアクセスが外部バス
サイクルを起動するものでなければ、内部ホールドアク
ノレッジ信号int/HACKをすぐにＬレベルにする。
【００７７】また、ホールド制御回路163 はロック付ホ
ールドリクエスト信号/HREQLがオペランドアクセスリク
エスト信号/REQO よりも遅くＬレベルになっても、オペ
ランドアクセスアドレス信号AOが外部メモリ400 のアド
レスを指示していなければ、すなわちオペランドアクセ
スが外部バスサイクルを起動するものでなければ、内部
ホールドアクノレッジ信号int/HACKをすぐにＬレベルに
する。これら以外のときはロック付ホールドリクエスト
信号/HREQLがＬレベルになっても、ホールドリクエスト
制御回路163 は内部ホールドアクノレッジ信号int/HACK
をすぐにＬレベルにしないことでこの要求に対して待機
をかけて、先にＬレベルになっていた命令フェッチアク
セスリクエスト信号/REQF またはオペランドアクセスリ
クエスト信号/REQO がＨレベルになってから内部ホール
ドアクノレッジ信号int/HACKをＬレベルにする。
ールドリクエスト信号/HREQLがオペランドアクセスリク
エスト信号/REQO よりも遅くＬレベルになっても、オペ
ランドアクセスアドレス信号AOが外部メモリ400 のアド
レスを指示していなければ、すなわちオペランドアクセ
スが外部バスサイクルを起動するものでなければ、内部
ホールドアクノレッジ信号int/HACKをすぐにＬレベルに
する。これら以外のときはロック付ホールドリクエスト
信号/HREQLがＬレベルになっても、ホールドリクエスト
制御回路163 は内部ホールドアクノレッジ信号int/HACK
をすぐにＬレベルにしないことでこの要求に対して待機
をかけて、先にＬレベルになっていた命令フェッチアク
セスリクエスト信号/REQF またはオペランドアクセスリ
クエスト信号/REQO がＨレベルになってから内部ホール
ドアクノレッジ信号int/HACKをＬレベルにする。
【００７８】さらに、ホールド制御回路163 はロック付
ホールドリクエスト信号/HREQLよりも命令フェッチアク
セスリクエスト信号/REQF のほうが早くＬレベルになる
と命令フェッチ用早遅検知信号FLF をＨレベルにし、ロ
ック付ホールドリクエスト信号/HREQLよりも命令フェッ
チアクセスリクエスト信号/REQF のほうが遅いか、同時
にＬレベルになると命令フェッチ用早遅検知信号FLF を
Ｌレベルにする。また、ホールド制御回路163 はロック
付ホールドリクエスト信号/HREQLよりもオペランドアク
セスリクエスト信号/REQO のほうが早くＬレベルになる
とオペランド用早遅検知信号FLO をＨレベルにし、ロッ
ク付ホールドリクエスト信号/HREQLよりもオペランドア
クセスリクエスト信号/REQO のほうが遅いか、同時にＬ
レベルになるとオペランド用早遅検知信号FLO をＬレベ
ルにする。
ホールドリクエスト信号/HREQLよりも命令フェッチアク
セスリクエスト信号/REQF のほうが早くＬレベルになる
と命令フェッチ用早遅検知信号FLF をＨレベルにし、ロ
ック付ホールドリクエスト信号/HREQLよりも命令フェッ
チアクセスリクエスト信号/REQF のほうが遅いか、同時
にＬレベルになると命令フェッチ用早遅検知信号FLF を
Ｌレベルにする。また、ホールド制御回路163 はロック
付ホールドリクエスト信号/HREQLよりもオペランドアク
セスリクエスト信号/REQO のほうが早くＬレベルになる
とオペランド用早遅検知信号FLO をＨレベルにし、ロッ
ク付ホールドリクエスト信号/HREQLよりもオペランドア
クセスリクエスト信号/REQO のほうが遅いか、同時にＬ
レベルになるとオペランド用早遅検知信号FLO をＬレベ
ルにする。
【００７９】また、ホールド制御回路163 は命令フェッ
チアクセスアドレス信号AFが外部メモリ400 のアドレス
を指定している場合は命令フェッチ用外部アクセス検知
信号EADFをＨレベルにし、さもなくばＬレベルにする。
さらに、ホールド制御回路163 はオペランドアクセスア
ドレス信号AOが外部メモリ400 のアドレスを指定してい
る場合はオペランド用外部アクセス検知信号EADOをＨレ
ベルにし、さもなくばＬレベルにする。
チアクセスアドレス信号AFが外部メモリ400 のアドレス
を指定している場合は命令フェッチ用外部アクセス検知
信号EADFをＨレベルにし、さもなくばＬレベルにする。
さらに、ホールド制御回路163 はオペランドアクセスア
ドレス信号AOが外部メモリ400 のアドレスを指定してい
る場合はオペランド用外部アクセス検知信号EADOをＨレ
ベルにし、さもなくばＬレベルにする。
【００８０】さらにまた、メモリコントローラ160 は命
令フェッチアクセスリクエスト信号/REQF 、オペランド
アクセスリクエスト信号/REQO 、ロック付ホールドリク
エスト信号/HREQL、ロック付チップセレクト信号/CSL、
命令フェッチ用早遅検知信号FLF 、オペランド用早遅検
知信号FLO 、命令フェッチ用外部アクセス検知信号EADF
およびオペランド用外部アクセス検知信号EADOを受け、
命令フェッチアクセスアクノレッジ信号/ACKF 、オペラ
ンドアクセスアクノレッジ信号/ACKO 、命令フェッチア
クセス完了信号/ENDF 、オペランドアクセス完了信号/E
NDO 、および内部データコンプリート信号int/DCを出力
するアービトレーション制御回路164 を含む。
令フェッチアクセスリクエスト信号/REQF 、オペランド
アクセスリクエスト信号/REQO 、ロック付ホールドリク
エスト信号/HREQL、ロック付チップセレクト信号/CSL、
命令フェッチ用早遅検知信号FLF 、オペランド用早遅検
知信号FLO 、命令フェッチ用外部アクセス検知信号EADF
およびオペランド用外部アクセス検知信号EADOを受け、
命令フェッチアクセスアクノレッジ信号/ACKF 、オペラ
ンドアクセスアクノレッジ信号/ACKO 、命令フェッチア
クセス完了信号/ENDF 、オペランドアクセス完了信号/E
NDO 、および内部データコンプリート信号int/DCを出力
するアービトレーション制御回路164 を含む。
【００８１】アービトレーション制御回路164 は命令フ
ェッチアクセスリクエスト信号/REQF がオペランドアク
セスリクエスト信号/REQO よりも早くＬレベルになり、
命令フェッチ用早遅検知信号FLF が、命令フェッチアク
セスリクエスト信号/REQF のほうがロック付ホールドリ
クエスト信号/HREQLよりもＬレベルになるのが早かった
ことを示すＨレベルであると、すぐに命令フェッチアク
セスアクノレッジ信号/ACKF をＬレベルにする。このと
き、命令フェッチ用早遅検知信号FLF がＬレベルであっ
ても、命令フェッチ用外部アクセス検出信号EADFが外部
バスサイクルを起動しないことを示すＬレベルになって
おり、かつ命令フェッチアクセスリクエスト信号/REQF
のほうがロック付チップセレクト信号/CSLよりも早くＬ
レベルになっていればすぐに命令フェッチアクセスアク
ノレッジ信号/ACKF をＬレベルにする。これら以外のと
きは、アービトレーション制御回路164 は命令フェッチ
アクセスリクエスト信号/REQF がＬレベルになっても、
命令フェッチアクセスアクノレッジ信号/ACKF をすぐに
Ｌレベルにしないことでこの要求に対して待機をかけ
る。
ェッチアクセスリクエスト信号/REQF がオペランドアク
セスリクエスト信号/REQO よりも早くＬレベルになり、
命令フェッチ用早遅検知信号FLF が、命令フェッチアク
セスリクエスト信号/REQF のほうがロック付ホールドリ
クエスト信号/HREQLよりもＬレベルになるのが早かった
ことを示すＨレベルであると、すぐに命令フェッチアク
セスアクノレッジ信号/ACKF をＬレベルにする。このと
き、命令フェッチ用早遅検知信号FLF がＬレベルであっ
ても、命令フェッチ用外部アクセス検出信号EADFが外部
バスサイクルを起動しないことを示すＬレベルになって
おり、かつ命令フェッチアクセスリクエスト信号/REQF
のほうがロック付チップセレクト信号/CSLよりも早くＬ
レベルになっていればすぐに命令フェッチアクセスアク
ノレッジ信号/ACKF をＬレベルにする。これら以外のと
きは、アービトレーション制御回路164 は命令フェッチ
アクセスリクエスト信号/REQF がＬレベルになっても、
命令フェッチアクセスアクノレッジ信号/ACKF をすぐに
Ｌレベルにしないことでこの要求に対して待機をかけ
る。
【００８２】そして、ロック付ホールドリクエスト信号
/HREQLのほうが先にまたは同時にＬレベルとなっていた
ために待機がかかったときはこのロック付ホールドリク
エスト信号/HREQLがＨレベルになってから、ロック付チ
ップセレクト信号/CSLのほうが先にまたは同時にＬレベ
ルとなっていたために待機がかかっていたときはこのロ
ック付チップセレクト信号/CSLがＨレベルになってか
ら、オペランドアクセスリクエスト信号/REQO のほうが
先または同時にＬレベルとなっていたために待機がかか
っていたときはこのオペランドアクセスリクエスト信号
/REQO がＨレベルになってから、アービトレーション制
御回路164 は命令フェッチアクセスアクノレッジ信号/A
CKF をＬレベルにする。
/HREQLのほうが先にまたは同時にＬレベルとなっていた
ために待機がかかったときはこのロック付ホールドリク
エスト信号/HREQLがＨレベルになってから、ロック付チ
ップセレクト信号/CSLのほうが先にまたは同時にＬレベ
ルとなっていたために待機がかかっていたときはこのロ
ック付チップセレクト信号/CSLがＨレベルになってか
ら、オペランドアクセスリクエスト信号/REQO のほうが
先または同時にＬレベルとなっていたために待機がかか
っていたときはこのオペランドアクセスリクエスト信号
/REQO がＨレベルになってから、アービトレーション制
御回路164 は命令フェッチアクセスアクノレッジ信号/A
CKF をＬレベルにする。
【００８３】また、アービトレーション制御回路164 は
オペランドアクセスリクエスト信号/REQO が命令フェッ
チアクセスリクエスト信号/REQF よりも早くＬレベルに
なるかまたは同時にＬレベルになり、オペランド用早遅
検知信号FLO が、オペランドアクセスリクエスト信号/R
EQO のほうがロック付ホールドリクエスト信号/HREQLよ
りもＬレベルになるのが早かったことを示すＨレベルで
あると、すぐにオペランドアクセスアクノレッジ信号/A
CKO をＬレベルにする。このとき、オペランド用早遅検
知信号FLO がＬレベルであっても、オペランド用外部ア
クセス検出信号EADOが外部バスサイクルを起動しないこ
とを示すＬレベルになっており、かつオペランドアクセ
スリクエスト信号/REQO のほうがロック付チップセレク
ト信号/CSLよりも早くＬレベルになっていればすぐにオ
ペランドアクセスアクノレッジ信号/ACKO をＬレベルに
する。これら以外のときは、アービトレーション制御回
路164 はオペランドアクセスリクエスト信号/REQO がＬ
レベルになってもオペランドアクセスアクノレッジ信号
/ACKO をすぐにＬレベルにしないことでこの要求に対し
て待機をかける。
オペランドアクセスリクエスト信号/REQO が命令フェッ
チアクセスリクエスト信号/REQF よりも早くＬレベルに
なるかまたは同時にＬレベルになり、オペランド用早遅
検知信号FLO が、オペランドアクセスリクエスト信号/R
EQO のほうがロック付ホールドリクエスト信号/HREQLよ
りもＬレベルになるのが早かったことを示すＨレベルで
あると、すぐにオペランドアクセスアクノレッジ信号/A
CKO をＬレベルにする。このとき、オペランド用早遅検
知信号FLO がＬレベルであっても、オペランド用外部ア
クセス検出信号EADOが外部バスサイクルを起動しないこ
とを示すＬレベルになっており、かつオペランドアクセ
スリクエスト信号/REQO のほうがロック付チップセレク
ト信号/CSLよりも早くＬレベルになっていればすぐにオ
ペランドアクセスアクノレッジ信号/ACKO をＬレベルに
する。これら以外のときは、アービトレーション制御回
路164 はオペランドアクセスリクエスト信号/REQO がＬ
レベルになってもオペランドアクセスアクノレッジ信号
/ACKO をすぐにＬレベルにしないことでこの要求に対し
て待機をかける。
【００８４】そして、ロック付ホールドリクエスト信号
/HREQLのほうが先にまたは同時にＬレベルとなっていた
ために待機がかかったときはこのロック付ホールドリク
エスト信号/HREQLがＨレベルになってから、ロック付チ
ップセレクト信号/CSLのほうが先にまたは同時にＬレベ
ルとなっていたために待機がかかっていたときはこのロ
ック付チップセレクト信号/CSLがＨレベルになってか
ら、命令フェッチアクセスリクエスト信号/REQF のほう
が先にＬレベルとなっていたために待機がかかっていた
ときはこの命令フェッチアクセスリクエスト信号/REQF
がＨレベルになってから、アービトレーション制御回路
164 はオペランドアクセスアクノレッジ信号/ACKO をＬ
レベルにする。
/HREQLのほうが先にまたは同時にＬレベルとなっていた
ために待機がかかったときはこのロック付ホールドリク
エスト信号/HREQLがＨレベルになってから、ロック付チ
ップセレクト信号/CSLのほうが先にまたは同時にＬレベ
ルとなっていたために待機がかかっていたときはこのロ
ック付チップセレクト信号/CSLがＨレベルになってか
ら、命令フェッチアクセスリクエスト信号/REQF のほう
が先にＬレベルとなっていたために待機がかかっていた
ときはこの命令フェッチアクセスリクエスト信号/REQF
がＨレベルになってから、アービトレーション制御回路
164 はオペランドアクセスアクノレッジ信号/ACKO をＬ
レベルにする。
【００８５】さらに、アービトレーション制御回路164
はロック付チップセレクト信号/CSLが命令フェッチアク
セスリクエスト信号/REQF およびオペランドアクセスリ
クエスト信号/REQO よりも早くＬレベルになるか、また
は同時にＬレベルになると命令フェッチアクセスアクノ
レッジ信号/ACKF およびオペランドアクセスアクノレッ
ジ信号/ACKO をＨレベルのままとして、内蔵DRAM120 ま
たはキャッシュメモリ130 のサイクルタイムが経過する
のを見計らって内部データコンプリート信号int/DCをＬ
レベルにする。また、ロック付チップセレクト信号/CSL
が命令フェッチアクセスリクエスト信号/REQF またはオ
ペランドアクセスリクエスト信号/REQOよりも遅くＬレ
ベルになったとしても、先にＬレベルになった命令フェ
ッチアクセスリクエスト信号/REQF またはオペランドア
クセスアクノレッジ信号/REQOに対応する外部アクセス
検知信号EADFまたはEADOが外部バスサイクルを起動する
ことを示すＨレベルとなっているためにロック付ホール
ドリクエスト信号/HREQLとのアービトレーションの結
果、待機をかけられて命令フェッチアクセスアクノレッ
ジ信号/ACKF またはオペランドアクセスアクノレッジ信
号/ACKO をＨレベルのままとしているときも、アービト
レーション制御回路164 は内蔵DRAM120 またはキャッシ
ュメモリ130 のサイクルタイムが経過するのを見計らっ
て内部データコンプリート信号int/DCをＬレベルにす
る。
はロック付チップセレクト信号/CSLが命令フェッチアク
セスリクエスト信号/REQF およびオペランドアクセスリ
クエスト信号/REQO よりも早くＬレベルになるか、また
は同時にＬレベルになると命令フェッチアクセスアクノ
レッジ信号/ACKF およびオペランドアクセスアクノレッ
ジ信号/ACKO をＨレベルのままとして、内蔵DRAM120 ま
たはキャッシュメモリ130 のサイクルタイムが経過する
のを見計らって内部データコンプリート信号int/DCをＬ
レベルにする。また、ロック付チップセレクト信号/CSL
が命令フェッチアクセスリクエスト信号/REQF またはオ
ペランドアクセスリクエスト信号/REQOよりも遅くＬレ
ベルになったとしても、先にＬレベルになった命令フェ
ッチアクセスリクエスト信号/REQF またはオペランドア
クセスアクノレッジ信号/REQOに対応する外部アクセス
検知信号EADFまたはEADOが外部バスサイクルを起動する
ことを示すＨレベルとなっているためにロック付ホール
ドリクエスト信号/HREQLとのアービトレーションの結
果、待機をかけられて命令フェッチアクセスアクノレッ
ジ信号/ACKF またはオペランドアクセスアクノレッジ信
号/ACKO をＨレベルのままとしているときも、アービト
レーション制御回路164 は内蔵DRAM120 またはキャッシ
ュメモリ130 のサイクルタイムが経過するのを見計らっ
て内部データコンプリート信号int/DCをＬレベルにす
る。
【００８６】さらにまた、アービトレーション制御回路
164 は命令フェッチアクセスアクノレッジ信号/ACKF を
Ｌレベルにしたとき、命令フェッチ用外部アクセス検知
信号EADFがＨレベルであれば内部データコンプリート信
号int/DCに応じて、Ｌレベルであれば内蔵DRAM120 また
はキャッシュメモリ130 のサイクルタイムが経過するの
を見計らって、命令フェッチアクセス完了信号/ENDF を
Ｌレベルにする。また、アービトレーション制御回路16
4 はオペランドアクセスアクノレッジ信号/ACKO をＬレ
ベルにしたとき、オペランド用外部アクセス検知信号EA
DOがＨレベルであれば内部データコンプリート信号int/
DCに応じて、Ｌレベルであれば内蔵DRAM120 またはキャ
ッシュメモリ130 のサイクルタイムが経過するのを見計
らって、オペランドアクセス完了信号/ENDO をＬレベル
にする。
164 は命令フェッチアクセスアクノレッジ信号/ACKF を
Ｌレベルにしたとき、命令フェッチ用外部アクセス検知
信号EADFがＨレベルであれば内部データコンプリート信
号int/DCに応じて、Ｌレベルであれば内蔵DRAM120 また
はキャッシュメモリ130 のサイクルタイムが経過するの
を見計らって、命令フェッチアクセス完了信号/ENDF を
Ｌレベルにする。また、アービトレーション制御回路16
4 はオペランドアクセスアクノレッジ信号/ACKO をＬレ
ベルにしたとき、オペランド用外部アクセス検知信号EA
DOがＨレベルであれば内部データコンプリート信号int/
DCに応じて、Ｌレベルであれば内蔵DRAM120 またはキャ
ッシュメモリ130 のサイクルタイムが経過するのを見計
らって、オペランドアクセス完了信号/ENDO をＬレベル
にする。
【００８７】次に、アドレス空間について説明してお
く。図5 を参照して、マイクロプロセッサ100 のユーザ
空間のうちユーザーが利用可能な領域は物理アドレスH
■00 0000 からH■FF FFFF 番地までの16MByte であ
る。このうちH■00 0000からH■0FFFFFまでの1MByteの
領域は内臓DRAM領域となっている。また、アドレスは32
ビット幅で扱われる。
く。図5 を参照して、マイクロプロセッサ100 のユーザ
空間のうちユーザーが利用可能な領域は物理アドレスH
■00 0000 からH■FF FFFF 番地までの16MByte であ
る。このうちH■00 0000からH■0FFFFFまでの1MByteの
領域は内臓DRAM領域となっている。また、アドレスは32
ビット幅で扱われる。
【００８８】次にマイクロプロセッサ100 の命令の転送
動作および命令の実行対象データであるオペランドの転
送動作について説明する。まず、CPU 110 が命令をフェ
ッチする命令フェッチアクセスの場合について説明す
る。図1 、図2 および図3 を参照して、フェッチしよう
とする命令がキャッシュメモリ130 に存在するときは、
キャッシュヒットとなり128 ビット分の4 つの命令コー
ドがキャッシュメモリ130 から内部データバス170 を介
してCPU 110 内の命令キュー110aに転送される。16ビッ
ト長の命令も見かけ上は32ビットの命令コードである。
CPU 110 がフェッチしようとする命令がキャッシュメモ
リ130 に存在せず、内蔵DRAM120 に存在するときは128
ビット分の命令コードが内蔵DRAM120 から内部データバ
ス170 を介してCPU 110 内の命令キュー110aに転送され
る。CPU 110 がフェッチしようとする命令がキャッシュ
メモリ130 にも内蔵DRAM120 にも存在せず外部メモリ40
0 にあるときは、命令コードは外部メモリ400 から外部
データバス500 を介して外部バスインターフェイスユニ
ット150 内の128 ビットのデータバッファ150hに蓄えら
れる。
動作および命令の実行対象データであるオペランドの転
送動作について説明する。まず、CPU 110 が命令をフェ
ッチする命令フェッチアクセスの場合について説明す
る。図1 、図2 および図3 を参照して、フェッチしよう
とする命令がキャッシュメモリ130 に存在するときは、
キャッシュヒットとなり128 ビット分の4 つの命令コー
ドがキャッシュメモリ130 から内部データバス170 を介
してCPU 110 内の命令キュー110aに転送される。16ビッ
ト長の命令も見かけ上は32ビットの命令コードである。
CPU 110 がフェッチしようとする命令がキャッシュメモ
リ130 に存在せず、内蔵DRAM120 に存在するときは128
ビット分の命令コードが内蔵DRAM120 から内部データバ
ス170 を介してCPU 110 内の命令キュー110aに転送され
る。CPU 110 がフェッチしようとする命令がキャッシュ
メモリ130 にも内蔵DRAM120 にも存在せず外部メモリ40
0 にあるときは、命令コードは外部メモリ400 から外部
データバス500 を介して外部バスインターフェイスユニ
ット150 内の128 ビットのデータバッファ150hに蓄えら
れる。
【００８９】データバッファ150hへのデータの蓄えられ
かたには3 通りの蓄えられかたがある。第1 は16ビット
ずつ2 回命令を取り込んで所望の32ビットの1 つの命令
コードだけデータバッファ150hに蓄える場合である。第
2 は所望の32ビットの1 つの命令コードを先頭にデータ
バッファ150hの境界までの命令コードをデータバッファ
150hに蓄える場合である。この場合は所望の32ビットの
命令コードがデータバッファ150hの先頭アドレス部分に
取り込まれると、データバッファ150hの境界までの残り
の96ビット分の3 つの命令コードが続いてデータバッフ
ァ150hに取り込まれる。つまり16ビットずつ8 回命令を
外部データバス500 から取り込む。また、所望の32ビッ
トの命令コードがデータバッファ150hの先頭から2 番目
のアドレス部分に取り込まれると、データバッファ150h
の境界までの残り64ビット分の2つの命令コードが続い
てデータバッファ150hに取り込まれる。つまり16ビット
ずつ6 回命令を外部データバス500 から取り込む。
かたには3 通りの蓄えられかたがある。第1 は16ビット
ずつ2 回命令を取り込んで所望の32ビットの1 つの命令
コードだけデータバッファ150hに蓄える場合である。第
2 は所望の32ビットの1 つの命令コードを先頭にデータ
バッファ150hの境界までの命令コードをデータバッファ
150hに蓄える場合である。この場合は所望の32ビットの
命令コードがデータバッファ150hの先頭アドレス部分に
取り込まれると、データバッファ150hの境界までの残り
の96ビット分の3 つの命令コードが続いてデータバッフ
ァ150hに取り込まれる。つまり16ビットずつ8 回命令を
外部データバス500 から取り込む。また、所望の32ビッ
トの命令コードがデータバッファ150hの先頭から2 番目
のアドレス部分に取り込まれると、データバッファ150h
の境界までの残り64ビット分の2つの命令コードが続い
てデータバッファ150hに取り込まれる。つまり16ビット
ずつ6 回命令を外部データバス500 から取り込む。
【００９０】同様に考えて、所望の32ビットの命令コー
ドがデータバッファ150hの先頭から3 番目のアドレス部
分に取り込まれると、データバッファ150hの境界までの
残り32ビット分の1 つの命令コードが続いてデータバッ
ファ150hに取り込まれる。つまり16ビットずつ4 回命令
を外部データバス500 から取り込む。所望の32ビットの
命令コードがデータバッファ150hの最後のアドレス部分
に取り込まれると続いて命令コードの取り込みはおこな
わない。つまり16ビットずつ2 回命令を外部データバス
500 から取り込む。また、第3 は所望の32ビットの1 つ
の命令コードを含めて128 ビット分4 つの命令コードを
データバッファ150hに蓄える場合である。この場合、デ
ータバッファ150hは16ビットずつ8 回命令コードを外部
データバス500 から取り込む。そして、外部バスインタ
ーフェイス150 内のデータバッファ150hに蓄えられた命
令コードは内部データバス170 を介してCPU 110 内の命
令キュー110aに転送される
ドがデータバッファ150hの先頭から3 番目のアドレス部
分に取り込まれると、データバッファ150hの境界までの
残り32ビット分の1 つの命令コードが続いてデータバッ
ファ150hに取り込まれる。つまり16ビットずつ4 回命令
を外部データバス500 から取り込む。所望の32ビットの
命令コードがデータバッファ150hの最後のアドレス部分
に取り込まれると続いて命令コードの取り込みはおこな
わない。つまり16ビットずつ2 回命令を外部データバス
500 から取り込む。また、第3 は所望の32ビットの1 つ
の命令コードを含めて128 ビット分4 つの命令コードを
データバッファ150hに蓄える場合である。この場合、デ
ータバッファ150hは16ビットずつ8 回命令コードを外部
データバス500 から取り込む。そして、外部バスインタ
ーフェイス150 内のデータバッファ150hに蓄えられた命
令コードは内部データバス170 を介してCPU 110 内の命
令キュー110aに転送される
【００９１】次に、CPU 110 がオペランドをリードする
オペランドリードアクセスの場合について説明する。CP
U 110 が必要とするオペランドが内蔵DRAM領域のアドレ
スに存在するとき、必要なオペランドを含む128 ビット
のデータがキャッシュメモリ130 または内蔵DRAM120 か
ら内部データバス170 を介してCPU 110 内のデータセレ
クタ110iに転送される。データセレクタ110iはそのうち
の必要な32ビット分のオペランドをCPU 110 内部の回路
に転送する。CPU 110 が必要とするオペランドが外部メ
モリ領域のアドレスに存在するとき、外部データバス50
0 から外部バスインターフェイスユニット150 内のデー
タバッファ150hに32ビットの所望のオペランドが蓄えら
れ、内部データバス170 を介してCPU 110 内のデータセ
レクタ110iに転送される。
オペランドリードアクセスの場合について説明する。CP
U 110 が必要とするオペランドが内蔵DRAM領域のアドレ
スに存在するとき、必要なオペランドを含む128 ビット
のデータがキャッシュメモリ130 または内蔵DRAM120 か
ら内部データバス170 を介してCPU 110 内のデータセレ
クタ110iに転送される。データセレクタ110iはそのうち
の必要な32ビット分のオペランドをCPU 110 内部の回路
に転送する。CPU 110 が必要とするオペランドが外部メ
モリ領域のアドレスに存在するとき、外部データバス50
0 から外部バスインターフェイスユニット150 内のデー
タバッファ150hに32ビットの所望のオペランドが蓄えら
れ、内部データバス170 を介してCPU 110 内のデータセ
レクタ110iに転送される。
【００９２】次に、CPU 110 がオペランドをライトする
オペランドライトアクセスの場合について説明する。ま
ず、CPU 110 から出力された32ビットのオペランドがデ
ータセレクタ110iに与えられる。データセレクタ110iは
128 本の内部データバス１７０のうち３２本にCPU 110
からの32ビットのオペランドを転送する。そして、この
オペランドを内蔵DRAM領域のアドレスにライトするとき
は内部データバス170 を介してキャッシュメモリ130 ま
たは内蔵DRAM120 にオペランドがライトされる。また、
このオペランドを外部メモリ400 にライトするときはオ
ペランドが内部データバス170 を介して外部バスインタ
ーフェイスユニット150 内のデータバッファ150hに一旦
蓄えられ、16ビットづつ外部データバス500 に転送され
る。
オペランドライトアクセスの場合について説明する。ま
ず、CPU 110 から出力された32ビットのオペランドがデ
ータセレクタ110iに与えられる。データセレクタ110iは
128 本の内部データバス１７０のうち３２本にCPU 110
からの32ビットのオペランドを転送する。そして、この
オペランドを内蔵DRAM領域のアドレスにライトするとき
は内部データバス170 を介してキャッシュメモリ130 ま
たは内蔵DRAM120 にオペランドがライトされる。また、
このオペランドを外部メモリ400 にライトするときはオ
ペランドが内部データバス170 を介して外部バスインタ
ーフェイスユニット150 内のデータバッファ150hに一旦
蓄えられ、16ビットづつ外部データバス500 に転送され
る。
【００９３】次に、外部バスマスタ300 が内蔵DRAM領域
内のアドレスに存在するオペランドをリードする外部バ
スマスタリードアクセスの場合について説明する。まず
キャッシュメモリ130 または内蔵DRAM120 から所望のオ
ペランドを含む128 ビットのデータが内部データバス17
0 を介して外部バスインターフェイスユニット150 内の
データバッファ150hに転送され蓄えられる。その後、こ
のデータバッファ150hに蓄えられたオペランドは16ビッ
トづつ外部データバス500 に転送される。そして外部バ
スマスタ300 は外部データバス500 を介して転送された
オペランドを受ける。
内のアドレスに存在するオペランドをリードする外部バ
スマスタリードアクセスの場合について説明する。まず
キャッシュメモリ130 または内蔵DRAM120 から所望のオ
ペランドを含む128 ビットのデータが内部データバス17
0 を介して外部バスインターフェイスユニット150 内の
データバッファ150hに転送され蓄えられる。その後、こ
のデータバッファ150hに蓄えられたオペランドは16ビッ
トづつ外部データバス500 に転送される。そして外部バ
スマスタ300 は外部データバス500 を介して転送された
オペランドを受ける。
【００９４】次に、外部バスマスタ300 が内蔵DRAM領域
内のアドレスにオペランドをライトする外部バスマスタ
ライトアクセスの場合について説明する。まず外部バス
マスタ300 から外部データバスを介して16ビット単位で
外部バスインターフェイスユニット150 内のデータバッ
ファ150hにデータが転送されてデータバッファ150hに蓄
えられる。その後、データバッファ150hに蓄えられたデ
ータは内部データバス170 を介してキャッシュメモリ13
0 または内蔵DRAM120 にライトされる。
内のアドレスにオペランドをライトする外部バスマスタ
ライトアクセスの場合について説明する。まず外部バス
マスタ300 から外部データバスを介して16ビット単位で
外部バスインターフェイスユニット150 内のデータバッ
ファ150hにデータが転送されてデータバッファ150hに蓄
えられる。その後、データバッファ150hに蓄えられたデ
ータは内部データバス170 を介してキャッシュメモリ13
0 または内蔵DRAM120 にライトされる。
【００９５】次に、キャッシュメモリまたは内蔵DRAMへ
のアクセス動作について詳細に説明する。最初にCPU 11
0 がキャッシュメモリ130 または内蔵DRAM120 からデー
タをリードする命令フェッチアクセスのプロトコルにつ
いて図6 を参照して説明する。まず、時刻t1でCPU 110
内の命令キュー110aが時刻t1で命令フェッチリクエスト
信号/REQF をＬレベルにしてCPU 110 内のプログラムカ
ウンタ110cが命令フェッチアクセスアドレス信号AFを内
蔵DRAM領域を指定するアドレスに変化させると、メモリ
コントローラ160 はこの要求に応答して命令フェッチア
クセスアクノレッジ信号/ACKF を時刻t2でＬレベルにす
る。その後、メモリコントローラ160 はキャッシュメモ
リ130 または内蔵DRAM120 に対して制御信号CTRLC また
はCTRLDをリードを指示する状態にする。すると、内部
データバス170 にキャッシュメモリ130 または内蔵DRAM
120 からのデータが内部データintD[0:127] として時刻
t3に出力される。この出力された内部データintD[0:12
7] はCPU 110 にフェッチされる。また、メモリコント
ローラ160 は時刻t3で命令フェッチアクセス完了信号/E
NDF をＬレベルにする。
のアクセス動作について詳細に説明する。最初にCPU 11
0 がキャッシュメモリ130 または内蔵DRAM120 からデー
タをリードする命令フェッチアクセスのプロトコルにつ
いて図6 を参照して説明する。まず、時刻t1でCPU 110
内の命令キュー110aが時刻t1で命令フェッチリクエスト
信号/REQF をＬレベルにしてCPU 110 内のプログラムカ
ウンタ110cが命令フェッチアクセスアドレス信号AFを内
蔵DRAM領域を指定するアドレスに変化させると、メモリ
コントローラ160 はこの要求に応答して命令フェッチア
クセスアクノレッジ信号/ACKF を時刻t2でＬレベルにす
る。その後、メモリコントローラ160 はキャッシュメモ
リ130 または内蔵DRAM120 に対して制御信号CTRLC また
はCTRLDをリードを指示する状態にする。すると、内部
データバス170 にキャッシュメモリ130 または内蔵DRAM
120 からのデータが内部データintD[0:127] として時刻
t3に出力される。この出力された内部データintD[0:12
7] はCPU 110 にフェッチされる。また、メモリコント
ローラ160 は時刻t3で命令フェッチアクセス完了信号/E
NDF をＬレベルにする。
【００９６】2 番目にCPU 110 がキャッシュメモリ130
または内蔵DRAM120 からデータをリードするオペランド
リードアクセスのプロトコルについて図7 を参照して説
明する。まず、時刻t1でCPU 110 内のCPU 制御回路110j
が時刻t1でオペランドアクセスリクエスト信号/REQO を
Ｌレベルにしてオペランドアクセスアドレス信号AOを内
蔵DRAM領域を指定するアドレスに変化させると、メモリ
コントローラ160 はこの要求に応答してオペランドアク
セスアクノレッジ信号/ACKO を時刻t2でＬレベルにす
る。その後、メモリコントローラ160 はキャッシュメモ
リ130 または内蔵DRAM120 に対して制御信号CTRLC また
はCTRLD をリードを指示する状態にする。すると、内部
データバス170 にキャッシュメモリ130 または内蔵DRAM
120 からのデータが内部データintD[0:127] として時刻
t3に出力される。この出力された内部データintD[0:12
7] はCPU 110 にフェッチされる。また、メモリコント
ローラ160 は時刻t3でオペランドアクセス完了信号/END
O をＬレベルにする。
または内蔵DRAM120 からデータをリードするオペランド
リードアクセスのプロトコルについて図7 を参照して説
明する。まず、時刻t1でCPU 110 内のCPU 制御回路110j
が時刻t1でオペランドアクセスリクエスト信号/REQO を
Ｌレベルにしてオペランドアクセスアドレス信号AOを内
蔵DRAM領域を指定するアドレスに変化させると、メモリ
コントローラ160 はこの要求に応答してオペランドアク
セスアクノレッジ信号/ACKO を時刻t2でＬレベルにす
る。その後、メモリコントローラ160 はキャッシュメモ
リ130 または内蔵DRAM120 に対して制御信号CTRLC また
はCTRLD をリードを指示する状態にする。すると、内部
データバス170 にキャッシュメモリ130 または内蔵DRAM
120 からのデータが内部データintD[0:127] として時刻
t3に出力される。この出力された内部データintD[0:12
7] はCPU 110 にフェッチされる。また、メモリコント
ローラ160 は時刻t3でオペランドアクセス完了信号/END
O をＬレベルにする。
【００９７】3 番目にCPU がキャッシュメモリ130 また
は内蔵DRAM120 にデータをライトするオペランドライト
アクセスのプロトコルについて図8 を参照して説明す
る。まず、時刻t1でCPU 110 内のCPU 制御回路110jが時
刻t1でオペランドアクセスリクエスト信号/REQO をＬレ
ベルにしてオペランドアクセスアドレス信号AOを内蔵DR
AM領域を指定するアドレスに変化させると、メモリコン
トローラ160 はこの要求に応答してオペランドアクセス
アクノレッジ信号/ACKO を時刻t2でＬレベルにする。す
るとCPU 110 はライトデータを内部データintD[0:127]
として内部データバス170 に出力する。その後、メモリ
コントローラ160 はキャッシュメモリ130または内蔵DRA
M120 に対して制御信号CTRLC またはCTRLD をライトを
指示する状態にする。すると、キャッシュメモリ130 ま
たは内蔵DRAM120 に内部データバス170 からのデータが
ライトされる。また、メモリコントローラ160 は時刻t5
でオペランドアクセス完了信号/ENDO をＬレベルにす
る。
は内蔵DRAM120 にデータをライトするオペランドライト
アクセスのプロトコルについて図8 を参照して説明す
る。まず、時刻t1でCPU 110 内のCPU 制御回路110jが時
刻t1でオペランドアクセスリクエスト信号/REQO をＬレ
ベルにしてオペランドアクセスアドレス信号AOを内蔵DR
AM領域を指定するアドレスに変化させると、メモリコン
トローラ160 はこの要求に応答してオペランドアクセス
アクノレッジ信号/ACKO を時刻t2でＬレベルにする。す
るとCPU 110 はライトデータを内部データintD[0:127]
として内部データバス170 に出力する。その後、メモリ
コントローラ160 はキャッシュメモリ130または内蔵DRA
M120 に対して制御信号CTRLC またはCTRLD をライトを
指示する状態にする。すると、キャッシュメモリ130 ま
たは内蔵DRAM120 に内部データバス170 からのデータが
ライトされる。また、メモリコントローラ160 は時刻t5
でオペランドアクセス完了信号/ENDO をＬレベルにす
る。
【００９８】4 番目に外部バスマスタ300 がキャッシュ
メモリ130 または内蔵DRAM120 からデータをリードする
外部バスマスタリードアクセスのプロトコルについて図
9 を参照して説明する。まず、外部バスマスタ300 から
の要求に応じて外部バスコントローラ300 は時刻t1でホ
ールドリクエスト信号/HREQ をＬレベルにする。マイク
ロプロセッサ100 はこれに応答して時刻t2でホールドア
クノレッジ信号/HACKをＬレベルにする。すると、外部
バスコントローラ200 は時刻t3でチップセレクト信号/C
S をＬレベルにするとともに、アドレス信号A[8:30] を
指定先のアドレスに変化させ、リード／ライト信号R/W
をＨレベルにする。すると、CPU 110内のメモリコント
ローラ160 はキャッシュメモリ130 または内蔵DRAM120
に対して制御信号CTRLC またはCTRLD をリードを指示す
る状態にする。
メモリ130 または内蔵DRAM120 からデータをリードする
外部バスマスタリードアクセスのプロトコルについて図
9 を参照して説明する。まず、外部バスマスタ300 から
の要求に応じて外部バスコントローラ300 は時刻t1でホ
ールドリクエスト信号/HREQ をＬレベルにする。マイク
ロプロセッサ100 はこれに応答して時刻t2でホールドア
クノレッジ信号/HACKをＬレベルにする。すると、外部
バスコントローラ200 は時刻t3でチップセレクト信号/C
S をＬレベルにするとともに、アドレス信号A[8:30] を
指定先のアドレスに変化させ、リード／ライト信号R/W
をＨレベルにする。すると、CPU 110内のメモリコント
ローラ160 はキャッシュメモリ130 または内蔵DRAM120
に対して制御信号CTRLC またはCTRLD をリードを指示す
る状態にする。
【００９９】その後、キャッシュメモリ130 または内蔵
DRAM120 から内部データintD[0:127] が内部データバス
170 に出力されて外部バスインターフェイスユニット15
0 に取り込まれて格納され、この格納されたデータが外
部データバス500 に外部データextD[0:15]として16ビッ
トずつ時刻t6,t8,t10,t12 の各時刻で出力される。ま
た、データコンプリート信号/DC は時刻t6でＬレベルに
される。
DRAM120 から内部データintD[0:127] が内部データバス
170 に出力されて外部バスインターフェイスユニット15
0 に取り込まれて格納され、この格納されたデータが外
部データバス500 に外部データextD[0:15]として16ビッ
トずつ時刻t6,t8,t10,t12 の各時刻で出力される。ま
た、データコンプリート信号/DC は時刻t6でＬレベルに
される。
【０１００】5 番目に外部バスマスタ300 がキャッシュ
メモリ130 または内蔵DRAM120 にデータをライトする外
部バスマスタライトアクセスのプロトコルについて図10
を参照して説明する。まず、外部バスマスタ300 からの
要求に応じて外部バスコントローラ300 は時刻t1でホー
ルドリクエスト信号/HREQ をＬレベルにする。マイクロ
プロセッサ100 はこれに応答して時刻t2でホールドアク
ノレッジ信号/HACK をＬレベルにする。すると、外部バ
スコントローラ200 は時刻t3でチップセレクト信号/CS
をＬレベルにするとともに、アドレス信号A[8:30] を指
定先のアドレスに変化させ、リード／ライト信号R/W を
Ｌレベルにし、外部バスマスタ300 はライトデータを外
部データextD[0:15]として与える。
メモリ130 または内蔵DRAM120 にデータをライトする外
部バスマスタライトアクセスのプロトコルについて図10
を参照して説明する。まず、外部バスマスタ300 からの
要求に応じて外部バスコントローラ300 は時刻t1でホー
ルドリクエスト信号/HREQ をＬレベルにする。マイクロ
プロセッサ100 はこれに応答して時刻t2でホールドアク
ノレッジ信号/HACK をＬレベルにする。すると、外部バ
スコントローラ200 は時刻t3でチップセレクト信号/CS
をＬレベルにするとともに、アドレス信号A[8:30] を指
定先のアドレスに変化させ、リード／ライト信号R/W を
Ｌレベルにし、外部バスマスタ300 はライトデータを外
部データextD[0:15]として与える。
【０１０１】外部バスマスタ300 から出力されたライト
データはマイクロプロセッサ100 における外部バスイン
ターフェイスユニット150 内のデータバッファ150hに16
ビットずつ格納される。マイクロプロセッサ100 は外部
データバス500 上のデータがデータバッファ150hに格納
されたことを外部に通知するために、データコンプリー
ト信号/DC を時刻t4でＬレベルにする。チップセレクト
信号/CS が時刻t11 でＨレベルとされ、リード／ライト
信号R/W がＬレベルであると、メモリコントローラ160
はキャッシュメモリ130 または内蔵DRAM120 に対して制
御信号CTRLC またはCTRLD をライトを指示する状態にす
る。
データはマイクロプロセッサ100 における外部バスイン
ターフェイスユニット150 内のデータバッファ150hに16
ビットずつ格納される。マイクロプロセッサ100 は外部
データバス500 上のデータがデータバッファ150hに格納
されたことを外部に通知するために、データコンプリー
ト信号/DC を時刻t4でＬレベルにする。チップセレクト
信号/CS が時刻t11 でＨレベルとされ、リード／ライト
信号R/W がＬレベルであると、メモリコントローラ160
はキャッシュメモリ130 または内蔵DRAM120 に対して制
御信号CTRLC またはCTRLD をライトを指示する状態にす
る。
【０１０２】その後、外部バスインターフェイスユニッ
ト150 に取り込まれて格納されていたライトデータが内
部データバス170 に出力され、この内部データバス170
上のデータがキャッシュメモリ130 または内蔵DRAM120
に格納される。
ト150 に取り込まれて格納されていたライトデータが内
部データバス170 に出力され、この内部データバス170
上のデータがキャッシュメモリ130 または内蔵DRAM120
に格納される。
【０１０３】次にCPU 110 と外部バスマスタ300 のアク
セスが競合した場合の説明をする。図11を参照して、例
えばオペランドアクセスリクエスト信号/REQO とチップ
セレクト信号/CS が同時にＬレベルになったときのよう
な、CPU 110 からのアクセスリクエストと外部バスマス
タ300 からのアクセスリクエストが同時に発生した場
合、はメモリコントローラ160 の制御によって外部バス
マスタ300 からのアクセスリクエストを優先して処理し
た後、CPU 110 からのリクエストを処理する。また、図
12を参照して、例えばオペランドアクセスリクエスト信
号/REQO がチップセレクト信号/CS よりも早くＬレベル
になったときのようなチップセレクトCPU110 からのア
クセスリクエストが先に発生した場合、メモリコントロ
ーラ160の制御によってCPU 110 からのアクセスリクエ
ストを処理した後、外部バスマスタ300 からのリクエス
トを処理する。外部バスマスタ300 からのアクセスリク
エストが先に発生した場合はこれとは逆の順序になる。
セスが競合した場合の説明をする。図11を参照して、例
えばオペランドアクセスリクエスト信号/REQO とチップ
セレクト信号/CS が同時にＬレベルになったときのよう
な、CPU 110 からのアクセスリクエストと外部バスマス
タ300 からのアクセスリクエストが同時に発生した場
合、はメモリコントローラ160 の制御によって外部バス
マスタ300 からのアクセスリクエストを優先して処理し
た後、CPU 110 からのリクエストを処理する。また、図
12を参照して、例えばオペランドアクセスリクエスト信
号/REQO がチップセレクト信号/CS よりも早くＬレベル
になったときのようなチップセレクトCPU110 からのア
クセスリクエストが先に発生した場合、メモリコントロ
ーラ160の制御によってCPU 110 からのアクセスリクエ
ストを処理した後、外部バスマスタ300 からのリクエス
トを処理する。外部バスマスタ300 からのアクセスリク
エストが先に発生した場合はこれとは逆の順序になる。
【０１０４】次にCPU 110 によるインターロックアクセ
スについて説明する。まず、図13を参照してホールド排
他ロックモードに設定されているときのインターロック
アクセスのプロトコルについて説明する。CPU 110 はイ
ンターロック付load命令の実行からインターロック付st
ore 命令を実行するまでの期間、ロック信号/LOCK をＬ
レベルにする。メモリコントローラ160 はインターロッ
ク付load命令によるオペランドアクセスリクエストに応
じてオペランドアクセスアクノレッジ信号/ACKO をＬレ
ベルにしてからロック付store 命令によるオペランドア
クセスリクエストに応じてオペランドアクセスアクノレ
ッジ信号/ACKO をＬレベルにするまでの期間、外部から
与えられるホールドリクエスト信号/HREQ がＬレベルに
なっても無視する。したがって、CPU 110 によるインタ
ーロックアクセス期間中は外部バスマスタ300 に対して
外部データバス500 のバス権の解放はおこなわれない。
そして、メモリコントローラ160 はロック付store 命令
によるstore 処理を行ったあとは、ホールドリクエスト
を受け付ける。
スについて説明する。まず、図13を参照してホールド排
他ロックモードに設定されているときのインターロック
アクセスのプロトコルについて説明する。CPU 110 はイ
ンターロック付load命令の実行からインターロック付st
ore 命令を実行するまでの期間、ロック信号/LOCK をＬ
レベルにする。メモリコントローラ160 はインターロッ
ク付load命令によるオペランドアクセスリクエストに応
じてオペランドアクセスアクノレッジ信号/ACKO をＬレ
ベルにしてからロック付store 命令によるオペランドア
クセスリクエストに応じてオペランドアクセスアクノレ
ッジ信号/ACKO をＬレベルにするまでの期間、外部から
与えられるホールドリクエスト信号/HREQ がＬレベルに
なっても無視する。したがって、CPU 110 によるインタ
ーロックアクセス期間中は外部バスマスタ300 に対して
外部データバス500 のバス権の解放はおこなわれない。
そして、メモリコントローラ160 はロック付store 命令
によるstore 処理を行ったあとは、ホールドリクエスト
を受け付ける。
【０１０５】さらに、図14を参照してチップセレクト排
他ロックモードに設定されているときのインターロック
アクセスのプロトコルについて説明する。CPU 110 はイ
ンターロック付load命令の実行からインターロック付st
ore 命令を実行するまでの期間、ロック信号/LOCK をＬ
レベルにする。メモリコントローラ160 はインターロッ
ク付load命令によるオペランドアクセスリクエストに応
じてオペランドアクセスアクノレッジ信号/ACKO をＬレ
ベルにしてからロック付store 命令によるオペランドア
クセスリクエストに応じてオペランドアクセスアクノレ
ッジ信号/ACKOをＬレベルにするまでの期間、外部から
与えられるチップセレクト信号/CS がＬレベルになって
も無視する。したがってCPU 110 によるインターロック
アクセス期間中は外部バスマスタ300 による内蔵DRAM領
域へのアクセスはおこなわれない。そして、メモリコン
トローラ160 はロック付store 命令によるstore 処理を
行った後は外部バスマスタ300 からのアクセスリクエス
トを受け付ける。
他ロックモードに設定されているときのインターロック
アクセスのプロトコルについて説明する。CPU 110 はイ
ンターロック付load命令の実行からインターロック付st
ore 命令を実行するまでの期間、ロック信号/LOCK をＬ
レベルにする。メモリコントローラ160 はインターロッ
ク付load命令によるオペランドアクセスリクエストに応
じてオペランドアクセスアクノレッジ信号/ACKO をＬレ
ベルにしてからロック付store 命令によるオペランドア
クセスリクエストに応じてオペランドアクセスアクノレ
ッジ信号/ACKOをＬレベルにするまでの期間、外部から
与えられるチップセレクト信号/CS がＬレベルになって
も無視する。したがってCPU 110 によるインターロック
アクセス期間中は外部バスマスタ300 による内蔵DRAM領
域へのアクセスはおこなわれない。そして、メモリコン
トローラ160 はロック付store 命令によるstore 処理を
行った後は外部バスマスタ300 からのアクセスリクエス
トを受け付ける。
【０１０６】以上のようにこの実施の形態１のマイクロ
プロセッサ100 はCPU 110 と内蔵DRAM120 とCPU 110 が
内蔵DRAM120 にインターロックアクセスを行う制御をす
るメモリコントローラ160 とを備えてCPU 110 がインタ
ーロックアクセスを行えるようにしたので、外部から内
蔵DRAM120 へのアクセスに干渉されることなくCPU 110
がread-modify-write アクセスを不可分におこなうこと
ができる。これによって内蔵DRAM120 とCPU 110 を１チ
ップにしたことによるアクセス競合の問題を解決できる
ため内蔵DRAM120 を外部との共有メモリとして利用でき
る。
プロセッサ100 はCPU 110 と内蔵DRAM120 とCPU 110 が
内蔵DRAM120 にインターロックアクセスを行う制御をす
るメモリコントローラ160 とを備えてCPU 110 がインタ
ーロックアクセスを行えるようにしたので、外部から内
蔵DRAM120 へのアクセスに干渉されることなくCPU 110
がread-modify-write アクセスを不可分におこなうこと
ができる。これによって内蔵DRAM120 とCPU 110 を１チ
ップにしたことによるアクセス競合の問題を解決できる
ため内蔵DRAM120 を外部との共有メモリとして利用でき
る。
【０１０７】特に、内蔵DRAM領域にセマフォの値を記憶
させるようなシステムにおいては、CPU 110 がセマフォ
の値を読んで書き換える間に外部から書き換えが行われ
るという問題を解決できる。また、それ以外にも内蔵DR
AM領域を共有メモリとして使用する場合に、CPU 110 が
外部からのアクセスリクエストに対して排他的に一連の
プロセスを実行することができる。
させるようなシステムにおいては、CPU 110 がセマフォ
の値を読んで書き換える間に外部から書き換えが行われ
るという問題を解決できる。また、それ以外にも内蔵DR
AM領域を共有メモリとして使用する場合に、CPU 110 が
外部からのアクセスリクエストに対して排他的に一連の
プロセスを実行することができる。
【０１０８】また、ホールド排他ロックモードとチップ
セレクト排他ロックモードとを切り替えられるようにし
たので、システムに応じて最適なロックモードに設定で
きる。
セレクト排他ロックモードとを切り替えられるようにし
たので、システムに応じて最適なロックモードに設定で
きる。
【０１０９】
【発明の効果】以上のようにこの発明によれば外部から
のアクセスに干渉されずにread-modify-write を行える
メモリ内蔵の半導体装置を得ることができる。
のアクセスに干渉されずにread-modify-write を行える
メモリ内蔵の半導体装置を得ることができる。
【０１１０】さらに、アクセス競合の問題が改善された
コンピュータシステムを得ることができる。
コンピュータシステムを得ることができる。
【図１】 この発明の実施の形態のコンピュータシステ
ムを示すブロック図である。
ムを示すブロック図である。
【図２】 この発明の実施の形態のCPU を示すブロック
図である。
図である。
【図３】 この発明の実施の形態の外部バスインターフ
ェイスユニットを示すブロック図である。
ェイスユニットを示すブロック図である。
【図４】 この発明の実施の形態のメモリコントローラ
を示すブロック図である。
を示すブロック図である。
【図５】 この発明の実施の形態のマイクロプロセッサ
のアドレス空間を示す図である。
のアドレス空間を示す図である。
【図６】 この発明の実施の形態のマイクロプロセッサ
の命令フェッチアクセス動作を示すタイミング図であ
る。
の命令フェッチアクセス動作を示すタイミング図であ
る。
【図７】 この発明の実施の形態のマイクロプロセッサ
のオペランドリードアクセス動作を示すタイミング図で
ある。
のオペランドリードアクセス動作を示すタイミング図で
ある。
【図８】 この発明の実施の形態のマイクロプロセッサ
のオペランドライトアクセス動作を示すタイミング図で
ある。
のオペランドライトアクセス動作を示すタイミング図で
ある。
【図９】 この発明の実施の形態のマイクロプロセッサ
の外部バスマスタリードアクセス動作を示すタイミング
図である。
の外部バスマスタリードアクセス動作を示すタイミング
図である。
【図１０】 この発明の実施の形態のマイクロプロセッ
サの外部バスマスタライトサイクル動作を示すタイミン
グ図である。
サの外部バスマスタライトサイクル動作を示すタイミン
グ図である。
【図１１】 この発明の実施の形態のマイクロプロセッ
サのアクセスが競合したときの動作を示すタイミング図
である。
サのアクセスが競合したときの動作を示すタイミング図
である。
【図１２】 この発明の実施の形態のマイクロプロセッ
サのアクセスが競合したときの動作を示すタイミング図
である。
サのアクセスが競合したときの動作を示すタイミング図
である。
【図１３】 この発明の実施の形態のマイクロプロセッ
サのホールド排他ロックモード時のインターロックアク
セスを示すタイミング図である。
サのホールド排他ロックモード時のインターロックアク
セスを示すタイミング図である。
【図１４】 この発明の実施の形態のマイクロプロセッ
サのチップセレクト排他ロックモード時のインターロッ
クアクセスを示すタイミング図である。
サのチップセレクト排他ロックモード時のインターロッ
クアクセスを示すタイミング図である。
100 マイクロプロセッサ、 110 CPU 、 120 DRAM 160 メモリコントローラ 200 外部バスコントローラ 300 外部バスマスタ STM コンピュータシステム
Claims (6)
- 【請求項１】 データを記憶するメモリ、 前記メモリにインターロックアクセスするCPU 、および
前記メモリに外部からアクセスするための要求信号を受
け、前記要求信号に応答する応答信号を出力し、前記CP
U が前記インターロックアクセスする期間は前記応答信
号を外部から前記メモリへのアクセスが排除されている
こと示す状態にする制御回路を１チップ内に備える半導
体装置。 - 【請求項２】 CPU はインターロックアクセス命令を受
けてインターロックアクセスを開始し、インターロック
アクセス終了命令を受けてインターロックアクセスを終
了する請求項１記載の半導体装置。 - 【請求項３】 CPU は、メモリを非インターロックアク
セスし、 要求信号は、バス権を要求するためのホールドリクエス
ト信号を含み、 応答信号は、前記バス権を解放したことを通知するため
のホールドアクノレッジ信号を含み、 制御回路は、前記CPU における前記非インターロックア
クセス時は前記ホールドリクエスト信号がバス権を要求
したことを示すレベルになったのに応答して前記ホール
ドアクノレッジ信号をバス権を解放したことを示す応答
レベルにし、前記CPU におけるインターロックアクセス
期間は前記ホールドアクノレッジ信号を前記応答レベル
と異なるレベルにすることで前記応答信号を外部から前
記メモリへのアクセスが排除されていることを示す状態
にする請求項１記載の半導体装置。 - 【請求項４】 CPU は、メモリを非インターロックアク
セスし、 要求信号は、外部から前記メモリへのアクセスを要求す
るためのチップセレクト信号を含み、 応答信号は、外部から前記メモリへのアクセスが完了し
たことを通知するためのデータコンプリート信号を含
み、 制御回路は、前記CPU における前記非インターロックア
クセス時は前記チップセレクト信号が外部から前記メモ
リへのアクセスを要求したことを示すレベルになったの
に応答して前記データコンプリート信号を外部から前記
メモリへのアクセスが完了したことを示す応答レベルに
し、前記CPU におけるインターロックアクセス期間は前
記データコンプリート信号を前記応答レベルと異なるレ
ベルにすることで前記応答信号を外部から前記メモリへ
のアクセスが排除されていることを示す状態にする請求
項１記載の半導体装置。 - 【請求項５】 CPU は、メモリを非インターロックアク
セスし、 要求信号は、バス権を要求するためのホールドリクエス
ト信号および外部から前記メモリへのアクセスを要求す
るためのチップセレクト信号を含み、 応答信号は、前記バス権を解放したことを通知するため
のホールドアクノレッジ信号および外部から前記メモリ
へのアクセスが完了したことを通知するためのデータコ
ンプリート信号を含み、 制御回路は切り替え可能な第１のロックモードおよび第
２のロックモードを有し、前記第１のロックモードでは
前記CPU における前記非インターロックアクセス時は前
記ホールドリクエスト信号がバス権を要求したことを示
すレベルになったのに応答して前記ホールドアクノレッ
ジ信号をバス権を解放したことを示す第１の応答レベル
にし、前記CPU におけるインターロックアクセス期間は
前記ホールドアクノレッジ信号を前記第１の応答レベル
と異なるレベルにすることで前記応答信号を外部から前
記メモリへのアクセスが排除されていることを示す状態
にし、前記第２のロックモードでは前記CPU における前
記非インターロックアクセス時は前記チップセレクト信
号が外部から前記メモリへのアクセスを要求したことを
示すレベルになったのに応答して前記データコンプリー
ト信号を外部から前記メモリへのアクセスが完了したこ
とを示す第２の応答レベルにし、前記CPU におけるイン
ターロックアクセス期間は前記データコンプリート信号
を前記第２の応答レベルと異なるレベルにすることで前
記応答信号を外部から前記メモリへのアクセスが排除さ
れていることを示す状態にする請求項１記載の半導体装
置。 - 【請求項６】 CPU およびメモリを１チップ内に含み前
記CPU は前記メモリにインターロックアクセスする半導
体装置、 前記メモリにアクセスする外部バスマスタ、および前記
CPU がインターロックアクセスする期間は前記外部バス
マスタによる前記メモリへのアクセスを禁止する外部バ
スコントローラを備えるコンピュータシステム。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8292642A JPH10134008A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置およびコンピュータシステム |
| TW086102608A TW335468B (en) | 1996-11-05 | 1997-03-04 | Semiconductor device and the computer system |
| KR1019970016938A KR100272938B1 (ko) | 1996-11-05 | 1997-04-28 | 반도체장치및컴퓨터시스템 |
| US08/850,703 US6101584A (en) | 1996-11-05 | 1997-05-02 | Computer system and semiconductor device on one chip including a memory and central processing unit for making interlock access to the memory |
| DE19723065A DE19723065B4 (de) | 1996-11-05 | 1997-06-02 | Halbleitereinrichtung und Computersystem |
| CN97113846A CN1113300C (zh) | 1996-11-05 | 1997-06-27 | 半导体装置及计算机系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8292642A JPH10134008A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置およびコンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10134008A true JPH10134008A (ja) | 1998-05-22 |
Family
ID=17784435
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8292642A Pending JPH10134008A (ja) | 1996-11-05 | 1996-11-05 | 半導体装置およびコンピュータシステム |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6101584A (ja) |
| JP (1) | JPH10134008A (ja) |
| KR (1) | KR100272938B1 (ja) |
| CN (1) | CN1113300C (ja) |
| DE (1) | DE19723065B4 (ja) |
| TW (1) | TW335468B (ja) |
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