JP3092567B2 - 暗号鍵の生成方法および装置 - Google Patents
暗号鍵の生成方法および装置Info
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
- H04L9/0656—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher
- H04L9/0662—Pseudorandom key sequence combined element-for-element with data sequence, e.g. one-time-pad [OTP] or Vernam's cipher with particular pseudorandom sequence generator
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は暗号鍵の生成方法お
よび装置、さらに詳しくは通信装置や情報処理装置にお
いて採用され、許可されていない者が通信データや記録
媒体の内容を読み取ることを困難にするために、送信デ
ータ系列に擬似乱数を排他的論理和で足し込むストリー
ム暗号の擬似乱数発生に関する。
よび装置、さらに詳しくは通信装置や情報処理装置にお
いて採用され、許可されていない者が通信データや記録
媒体の内容を読み取ることを困難にするために、送信デ
ータ系列に擬似乱数を排他的論理和で足し込むストリー
ム暗号の擬似乱数発生に関する。
【０００２】
【従来の技術】秘密鍵暗号と呼ばれる暗号には、ブロッ
ク暗号と呼ばれるものとストリーム暗号と呼ばれるもの
とがある。前者は例えば６４ビットの固定長のデータ
（平文と呼ぶ）に対して予め決められた変換を施して６
４ビットの固定長のデータ（暗号文と呼ぶ）を出力する
ものであり、後者は擬似乱数発生器の出力する乱数系列
（鍵系列と呼ぶ）を入力されるデータ系列（平文系列と
呼ぶ）に排他的論理和で加算して、得られたデータ系列
（暗号文系列と呼ぶ）を出力するものである。
ク暗号と呼ばれるものとストリーム暗号と呼ばれるもの
とがある。前者は例えば６４ビットの固定長のデータ
（平文と呼ぶ）に対して予め決められた変換を施して６
４ビットの固定長のデータ（暗号文と呼ぶ）を出力する
ものであり、後者は擬似乱数発生器の出力する乱数系列
（鍵系列と呼ぶ）を入力されるデータ系列（平文系列と
呼ぶ）に排他的論理和で加算して、得られたデータ系列
（暗号文系列と呼ぶ）を出力するものである。
【０００３】そしてストリーム暗号の擬似乱数発生器
は、一般に複数の線形フィードバック・シフトレジスタ
や非線形フィードバック・シフトレジスタを組み合わせ
て構成されている。なお以下では、線形フィードバック
・シフトレジスタと非線形フィードバック・シフトレジ
スタのことを単にフィードバック・シフトレジスタと総
称する。
は、一般に複数の線形フィードバック・シフトレジスタ
や非線形フィードバック・シフトレジスタを組み合わせ
て構成されている。なお以下では、線形フィードバック
・シフトレジスタと非線形フィードバック・シフトレジ
スタのことを単にフィードバック・シフトレジスタと総
称する。
【０００４】また、暗号学的に安全な擬似乱数を生成す
る方法として、公開鍵暗号のような一方向性関数を用い
て擬似乱数を生成する方法が知られている。なお一方向
性関数とは、関数ｆ（ｘ）の計算は容易であるが、ｆ
（ｘ）からｘすなわち関数の出力から関数の入力を推定
することが困難な関数である。
る方法として、公開鍵暗号のような一方向性関数を用い
て擬似乱数を生成する方法が知られている。なお一方向
性関数とは、関数ｆ（ｘ）の計算は容易であるが、ｆ
（ｘ）からｘすなわち関数の出力から関数の入力を推定
することが困難な関数である。
【０００５】図５は、従来の暗号学的に安全な擬似乱数
発生器の基本構成を示す機能ブロック図である。図５に
おいて、外部から与えられたｎビットのデータ（初期状
態）が入力端子４０５から入力される。一方向性関数回
路１０１では、予め入力端子１０４に供給されている変
換パラメータ（公開鍵など）に基づいて、セレクタ２０
１の出力するｎビットのデータに、予め決められた一方
向性関数（公開鍵暗号関数など）を施してｎビットの変
換結果を出力する。また、一方向性関数回路１０１の出
力の最下位ビットが、擬似乱数として出力端子５０８か
ら出力される。レジスタ２０２は、入力端子２１０から
クロック信号が供給されると、一方向性関数１０１回路
のｎビット出力を保持する。またレジスタ２０２は、保
持しているｎビットをセレクタ２０１に供給する。
発生器の基本構成を示す機能ブロック図である。図５に
おいて、外部から与えられたｎビットのデータ（初期状
態）が入力端子４０５から入力される。一方向性関数回
路１０１では、予め入力端子１０４に供給されている変
換パラメータ（公開鍵など）に基づいて、セレクタ２０
１の出力するｎビットのデータに、予め決められた一方
向性関数（公開鍵暗号関数など）を施してｎビットの変
換結果を出力する。また、一方向性関数回路１０１の出
力の最下位ビットが、擬似乱数として出力端子５０８か
ら出力される。レジスタ２０２は、入力端子２１０から
クロック信号が供給されると、一方向性関数１０１回路
のｎビット出力を保持する。またレジスタ２０２は、保
持しているｎビットをセレクタ２０１に供給する。
【０００６】そして、入力端子２１０から１個目のクロ
ックを供給する際には、入力端子２１１に０を供給し、
それ以降は、入力端子２１１に１を供給すると、クロッ
クが供給されるごとに、出力端子５０８から新しい擬似
乱数が出力される。
ックを供給する際には、入力端子２１１に０を供給し、
それ以降は、入力端子２１１に１を供給すると、クロッ
クが供給されるごとに、出力端子５０８から新しい擬似
乱数が出力される。
【０００７】なお、以上で述べた従来技術については、
例えばシュナイア著「アプライド・クリプトグラフィ
ー」(Bruce Schneier, Applied Cryptography: Protoco
ls,Algorithms, and Source Code in C, 2nd Edition,
John Wiley & Sons, 1996)などの書籍に詳しい解説があ
る。なお本発明は、ストリーム暗号の擬似乱数発生器の
初期状態の設定方法に関するものであり、擬似乱数発生
器の構成とは関係が無いので、擬似乱数発生器の詳しい
解説は省略する。
例えばシュナイア著「アプライド・クリプトグラフィ
ー」(Bruce Schneier, Applied Cryptography: Protoco
ls,Algorithms, and Source Code in C, 2nd Edition,
John Wiley & Sons, 1996)などの書籍に詳しい解説があ
る。なお本発明は、ストリーム暗号の擬似乱数発生器の
初期状態の設定方法に関するものであり、擬似乱数発生
器の構成とは関係が無いので、擬似乱数発生器の詳しい
解説は省略する。
【０００８】
【発明が解決しようとする課題】さて、標準的なブロッ
ク暗号の暗号鍵の長さは６４ビットであるのに対して、
多くのストリーム暗号の擬似乱数発生器は、６４ビット
よりも多い内部状態を持っている。なぜなら、複数のフ
ィードバック・シフトレジスタを組み合わせて構築され
る擬似乱数発生器の場合には、コリレーション・アタッ
ク(correlation attack)という解読方法を防ぐために、
それぞれのフィードバック・シフトレジスタの段数を十
分に大きくしなければならないが、そうすると、フィー
ドバック・シフトレジスタの内部状態のビット数の合計
が、多くの場合、６４ビットを超えてしまうからであ
る。
ク暗号の暗号鍵の長さは６４ビットであるのに対して、
多くのストリーム暗号の擬似乱数発生器は、６４ビット
よりも多い内部状態を持っている。なぜなら、複数のフ
ィードバック・シフトレジスタを組み合わせて構築され
る擬似乱数発生器の場合には、コリレーション・アタッ
ク(correlation attack)という解読方法を防ぐために、
それぞれのフィードバック・シフトレジスタの段数を十
分に大きくしなければならないが、そうすると、フィー
ドバック・シフトレジスタの内部状態のビット数の合計
が、多くの場合、６４ビットを超えてしまうからであ
る。
【０００９】なお、コリレーション・アタックについて
は、例えば、シーゲンザラー著「コリレーション・イミ
ュニティ・オブ・コンバイニング・ファンクションズ・
フォア・クリプトグラフィック・アプリケーションズ」
(T.Siegenthaler,.Correlation-Immunity of Nonlinear
Combining Functions for CryptographicApplication
s., IEEE Trans. on Info. Theory, Vol IT-31, No.5,
1984)に詳しい解説がある。
は、例えば、シーゲンザラー著「コリレーション・イミ
ュニティ・オブ・コンバイニング・ファンクションズ・
フォア・クリプトグラフィック・アプリケーションズ」
(T.Siegenthaler,.Correlation-Immunity of Nonlinear
Combining Functions for CryptographicApplication
s., IEEE Trans. on Info. Theory, Vol IT-31, No.5,
1984)に詳しい解説がある。
【００１０】このため暗号鍵の長さが６４ビットに規定
されたシステムにストリーム暗号を組み込む場合には、
外部から与えらた６４ビットの暗号鍵（以下では外部鍵
と呼ぶ）から、フィードバック・シフトレジスタの内部
状態の初期値（以下では内部鍵と呼ぶ）を生成する必要
があった。
されたシステムにストリーム暗号を組み込む場合には、
外部から与えらた６４ビットの暗号鍵（以下では外部鍵
と呼ぶ）から、フィードバック・シフトレジスタの内部
状態の初期値（以下では内部鍵と呼ぶ）を生成する必要
があった。
【００１１】然しながら、ストリーム暗号の場合には、
一般に、コリレーション・アタックによって一部の内部
鍵の値が推定され得るので、簡単な方法で外部鍵から内
部鍵を生成していたのでは、コリレーション・アタック
で一部の内部鍵が推定され、さらに推定された内部鍵か
ら他の内部鍵も推定され得るという問題があった。
一般に、コリレーション・アタックによって一部の内部
鍵の値が推定され得るので、簡単な方法で外部鍵から内
部鍵を生成していたのでは、コリレーション・アタック
で一部の内部鍵が推定され、さらに推定された内部鍵か
ら他の内部鍵も推定され得るという問題があった。
【００１２】一方、安全性を確保するために一方向性関
数を用いた従来の擬似乱数発生方法によって内部鍵を生
成すると、内部鍵を生成するのに時間がかかり過ぎると
いう問題があった。なぜなら、一方向性関数を１回施す
ごとに１ビットの擬似乱数しか生成できないが、一般
に、一方向性関数の演算には多くの計算時間を必要とす
るからである。
数を用いた従来の擬似乱数発生方法によって内部鍵を生
成すると、内部鍵を生成するのに時間がかかり過ぎると
いう問題があった。なぜなら、一方向性関数を１回施す
ごとに１ビットの擬似乱数しか生成できないが、一般
に、一方向性関数の演算には多くの計算時間を必要とす
るからである。
【００１３】本発明はかかる問題点を解決するためにな
されたものであり、ストリーム暗号の擬似乱数発生器の
ための、高速で安全な暗号鍵生成方法および装置を提供
することを目的としている。
されたものであり、ストリーム暗号の擬似乱数発生器の
ための、高速で安全な暗号鍵生成方法および装置を提供
することを目的としている。
【００１４】
【課題を解決するための手段】本発明に係わる暗号鍵の
生成方法は、入力された外部鍵（外部から与えられた暗
号鍵：ビットデータ）に対してストリーム暗号の擬似乱
数の初期状態（内部鍵）を生成するに際して、入力され
た第一の外部鍵に予め定められた第一の非線形関数を施
して変換結果を出力する１段目の非線形関数回路及び前
段の変換結果に対して前記第一の非線形関数を施して変
換結果を出力する２段目以降のｍ−１個の非線形関数回
路を有する第一のｍ段の非線形関数手段と、入力された
第二の外部鍵に予め定められた第二の非線形関数を施し
て変換結果を出力する１段目の非線形関数回路及び前段
の変換結果に対して前記第二の非線形関数を施して変換
結果を出力する２段目以降のｍ−１個の非線形関数回路
を有する第二のｍ段の非線形関数手段と、前記第一のｍ
段の非線形関数手段のｉ（１≦ｉ≦ｍ）段目の非線形関
数回路の出力と、前記第二のｍ段の非線形関数手段のｍ
−ｉ＋１段目の非線形関数回路の出力とのビット毎の論
理演算してその結果を出力するｍ個の論理回路からなる
論理演算手段とを準備し、前記第一及び第二の外部鍵を
夫々前記第一及び第二のｍ段の非線形関数手段の１段目
の非線形関数回路へ夫々入力せしめ、前記第一のｍ段の
非線形関数手段のｉ段目の非線形関数回路の出力と、前
記第二のｍ段の非線形関数手段のｍ−ｉ＋１段目の非線
形関数回路の出力とのビット毎の論理演算を、前記論理
演算手段の各論理回路により演算せしめ、前記ｍ個の論
理回路の各出力を暗号鍵（内部鍵）として導出するよう
にしたことを特徴とする。
生成方法は、入力された外部鍵（外部から与えられた暗
号鍵：ビットデータ）に対してストリーム暗号の擬似乱
数の初期状態（内部鍵）を生成するに際して、入力され
た第一の外部鍵に予め定められた第一の非線形関数を施
して変換結果を出力する１段目の非線形関数回路及び前
段の変換結果に対して前記第一の非線形関数を施して変
換結果を出力する２段目以降のｍ−１個の非線形関数回
路を有する第一のｍ段の非線形関数手段と、入力された
第二の外部鍵に予め定められた第二の非線形関数を施し
て変換結果を出力する１段目の非線形関数回路及び前段
の変換結果に対して前記第二の非線形関数を施して変換
結果を出力する２段目以降のｍ−１個の非線形関数回路
を有する第二のｍ段の非線形関数手段と、前記第一のｍ
段の非線形関数手段のｉ（１≦ｉ≦ｍ）段目の非線形関
数回路の出力と、前記第二のｍ段の非線形関数手段のｍ
−ｉ＋１段目の非線形関数回路の出力とのビット毎の論
理演算してその結果を出力するｍ個の論理回路からなる
論理演算手段とを準備し、前記第一及び第二の外部鍵を
夫々前記第一及び第二のｍ段の非線形関数手段の１段目
の非線形関数回路へ夫々入力せしめ、前記第一のｍ段の
非線形関数手段のｉ段目の非線形関数回路の出力と、前
記第二のｍ段の非線形関数手段のｍ−ｉ＋１段目の非線
形関数回路の出力とのビット毎の論理演算を、前記論理
演算手段の各論理回路により演算せしめ、前記ｍ個の論
理回路の各出力を暗号鍵（内部鍵）として導出するよう
にしたことを特徴とする。
【００１５】また、入力された外部鍵に対してストリー
ム暗号の擬似乱数の初期状態（内部鍵）を生成するに際
して、第一の外部鍵に対して予め定められた第一の一方
向性関数を施して変換結果を出力する第一の変換手段
と、第二の外部鍵に対して予め定められた第二の一方向
性関数を施して変換結果を出力する第二の変換手段と、
２つ入力のビット毎の論理演算を行ってその計算結果を
出力する論理演算手段とを準備し、入力された前記第一
の外部鍵に対して前記第一の一方向性関数を前記第一の
変換手段によりｉ（１≦ｉ≦ｍ）回施して第一の変換結
果を得、入力された前記第二の外部鍵に対して前記第二
の一方向性関数を前記第二の変換手段によりｍ−ｉ＋１
回施して第二の変換結果を得、これ等第一及び第二の変
換結果のビット毎の、前記論理演算手段による計算結果
をｉ番目の内部鍵として導出するようにしたことを特徴
とする。
ム暗号の擬似乱数の初期状態（内部鍵）を生成するに際
して、第一の外部鍵に対して予め定められた第一の一方
向性関数を施して変換結果を出力する第一の変換手段
と、第二の外部鍵に対して予め定められた第二の一方向
性関数を施して変換結果を出力する第二の変換手段と、
２つ入力のビット毎の論理演算を行ってその計算結果を
出力する論理演算手段とを準備し、入力された前記第一
の外部鍵に対して前記第一の一方向性関数を前記第一の
変換手段によりｉ（１≦ｉ≦ｍ）回施して第一の変換結
果を得、入力された前記第二の外部鍵に対して前記第二
の一方向性関数を前記第二の変換手段によりｍ−ｉ＋１
回施して第二の変換結果を得、これ等第一及び第二の変
換結果のビット毎の、前記論理演算手段による計算結果
をｉ番目の内部鍵として導出するようにしたことを特徴
とする。
【００１６】また、前記ビットごとの論理計算結果は、
排他的論理和であることを特徴とする。
排他的論理和であることを特徴とする。
【００１７】また本発明の暗号鍵の生成装置は、入力さ
れた外部鍵に対してストリーム暗号の擬似乱数の初期状
態（内部鍵）を出力する暗号鍵の生成装置において、非
線形関数回路がｍ（ｍ＞２）段接続されて、１段目の非
線形関数回路は入力された第１の外部鍵に予め決められ
た第１の非線形関数を施して変換結果を出力し、２段目
以降の非線形関数回路は前段の非線形関数回路の出力に
前記第１の非線形関数を施して出力する第１の非線形関
数回路の組と、同じく非線形関数回路がｍ（ｍ＞２）段
接続されて、１段目の非線形関数回路は入力された第２
の外部鍵に予め決められた第２の非線形関数を施して変
換結果を出力し、２段目以降の非線形関数回路は前段の
非線形関数回路の出力に前記第２の非線形関数を施して
出力する第２の非線形関数回路の組と、前記第１の非線
形関数回路の組のｉ（１≦ｉ≦ｍ）段目の非線形関数回
路の変換結果と、前記第２の非線形関数回路の組のｍ−
ｉ＋１段目の非線形関数回路の変換結果とを、ビットご
とに論理計算を行い計算結果を前記内部鍵として出力す
るｍ個の論理回路とを備えたことを特徴とする。
れた外部鍵に対してストリーム暗号の擬似乱数の初期状
態（内部鍵）を出力する暗号鍵の生成装置において、非
線形関数回路がｍ（ｍ＞２）段接続されて、１段目の非
線形関数回路は入力された第１の外部鍵に予め決められ
た第１の非線形関数を施して変換結果を出力し、２段目
以降の非線形関数回路は前段の非線形関数回路の出力に
前記第１の非線形関数を施して出力する第１の非線形関
数回路の組と、同じく非線形関数回路がｍ（ｍ＞２）段
接続されて、１段目の非線形関数回路は入力された第２
の外部鍵に予め決められた第２の非線形関数を施して変
換結果を出力し、２段目以降の非線形関数回路は前段の
非線形関数回路の出力に前記第２の非線形関数を施して
出力する第２の非線形関数回路の組と、前記第１の非線
形関数回路の組のｉ（１≦ｉ≦ｍ）段目の非線形関数回
路の変換結果と、前記第２の非線形関数回路の組のｍ−
ｉ＋１段目の非線形関数回路の変換結果とを、ビットご
とに論理計算を行い計算結果を前記内部鍵として出力す
るｍ個の論理回路とを備えたことを特徴とする。
【００１８】また、入力される第１の外部鍵または第１
のレジスタの出力を制御信号により切り換えて第１の非
線形関数回路へ出力する第１のセレクタと、前記第１の
セレクタからの出力に予め決められた第１の非線形関数
を施して変換結果を論理回路と前記第１のレジスタへ出
力する前記第１の非線形関数回路と、クロック信号によ
り前記第１の非線形関数回路の出力を保持すると共に、
保持している前記第１の非線形関数回路の出力を前記第
１のセレクタに入力する前記第１のレジスタと、入力さ
れる第２の外部鍵または第２のレジスタの出力を制御信
号により切り換えて第２の非線形関数回路へ出力する第
２のセレクタと、前記第２のセレクタからの出力に予め
決められた第２の非線形関数を施して変換結果をバッフ
ァ回路と前記第２のレジスタへ出力する前記第２の非線
形関数回路と、クロック信号により前記第２の非線形関
数回路の出力を保持すると共に、保持している前記第２
の非線形関数回路の出力を前記第２のセレクタに入力す
る前記第２のレジスタと、クロック信号を基準として所
定のタイミングで所定のアドレスに前記第２の非線形関
数回路の出力の書き込みを行い、また所定のタイミング
で所定のアドレスの読み出しを行って前記論理回路に出
力する前記バッファ回路とを備え、前記論理回路でビッ
トごとに論理計算を行い計算結果を前記内部鍵として出
力することを特徴とする。
のレジスタの出力を制御信号により切り換えて第１の非
線形関数回路へ出力する第１のセレクタと、前記第１の
セレクタからの出力に予め決められた第１の非線形関数
を施して変換結果を論理回路と前記第１のレジスタへ出
力する前記第１の非線形関数回路と、クロック信号によ
り前記第１の非線形関数回路の出力を保持すると共に、
保持している前記第１の非線形関数回路の出力を前記第
１のセレクタに入力する前記第１のレジスタと、入力さ
れる第２の外部鍵または第２のレジスタの出力を制御信
号により切り換えて第２の非線形関数回路へ出力する第
２のセレクタと、前記第２のセレクタからの出力に予め
決められた第２の非線形関数を施して変換結果をバッフ
ァ回路と前記第２のレジスタへ出力する前記第２の非線
形関数回路と、クロック信号により前記第２の非線形関
数回路の出力を保持すると共に、保持している前記第２
の非線形関数回路の出力を前記第２のセレクタに入力す
る前記第２のレジスタと、クロック信号を基準として所
定のタイミングで所定のアドレスに前記第２の非線形関
数回路の出力の書き込みを行い、また所定のタイミング
で所定のアドレスの読み出しを行って前記論理回路に出
力する前記バッファ回路とを備え、前記論理回路でビッ
トごとに論理計算を行い計算結果を前記内部鍵として出
力することを特徴とする。
【００１９】また、入力される外部鍵またはレジスタの
出力を制御信号により切り換えて非線形関数回路へ出力
するセレクタと、前記セレクタからの出力に予め決めら
れた非線形関数を施して変換結果を論理回路とバッファ
回路と前記レジスタとに出力する非線形関数回路と、ク
ロック信号により前記非線形関数回路の出力を保持する
と共に、保持している前記非線形関数回路の出力を前記
セレクタに入力する前記レジスタと、クロック信号を基
準として所定のタイミングで所定のアドレスに前記非線
形関数回路の出力の書き込みを行い、また所定のタイミ
ングで所定のアドレスを読み出して前記論理回路に出力
する前記バッファ回路とを備え、前記論理回路でビット
ごとに論理計算を行い計算結果を前記内部鍵として出力
することを特徴とする。
出力を制御信号により切り換えて非線形関数回路へ出力
するセレクタと、前記セレクタからの出力に予め決めら
れた非線形関数を施して変換結果を論理回路とバッファ
回路と前記レジスタとに出力する非線形関数回路と、ク
ロック信号により前記非線形関数回路の出力を保持する
と共に、保持している前記非線形関数回路の出力を前記
セレクタに入力する前記レジスタと、クロック信号を基
準として所定のタイミングで所定のアドレスに前記非線
形関数回路の出力の書き込みを行い、また所定のタイミ
ングで所定のアドレスを読み出して前記論理回路に出力
する前記バッファ回路とを備え、前記論理回路でビット
ごとに論理計算を行い計算結果を前記内部鍵として出力
することを特徴とする。
【００２０】また前記非線形関数回路には、一方向性関
数回路が用いられることを特徴とする。
数回路が用いられることを特徴とする。
【００２１】また前記論理回路には、排他的論理和回路
が用いられることを特徴とする。
が用いられることを特徴とする。
【００２２】さらに前記バッファ回路には、ＬＩＦＯ
（ラスト・イン・ファースト・アウト）バッファが用い
られることを特徴とする。
（ラスト・イン・ファースト・アウト）バッファが用い
られることを特徴とする。
【００２３】本発明の暗号鍵の生成方法および装置は上
述のように構成されることにより、非線形関数を組み合
わせて、互いに独立と見做せる内部鍵を生成することが
できるようになる。また非線形関数の出力がすべて内部
鍵として使用できるようになる。
述のように構成されることにより、非線形関数を組み合
わせて、互いに独立と見做せる内部鍵を生成することが
できるようになる。また非線形関数の出力がすべて内部
鍵として使用できるようになる。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。図１は、本発明の第１の実施形態
の基本構成を示す機能ブロック図である。図１におい
て、外部から与えられた２ｎビットの外部鍵のうち、ｎ
ビットが入力端子１０５から入力され、残りのｎビット
が入力端子１０７から入力される。ｍ個の一方向性関数
回路１０１1 〜１０１m により、予め入力端子１０４に
供給されている変換パラメータ（公開鍵）に基づいて、
入力されたｎビットのデータに予め決められた一方向性
関数（公開鍵暗号関数）を施して、ｎビットの変換結果
を出力する第１の一方向性関数回路の組が構成されてお
り、一方向性関数回路１０１1 が入力端子１０５から入
力されたｎビットに対して一方向性関数を施し、一方向
性関数回路１０１i(i=2,・・・,m)が一方向性関数回路１０
１i-1 の出力に一方向性関数を施すように構成されてい
る。
を参照して説明する。図１は、本発明の第１の実施形態
の基本構成を示す機能ブロック図である。図１におい
て、外部から与えられた２ｎビットの外部鍵のうち、ｎ
ビットが入力端子１０５から入力され、残りのｎビット
が入力端子１０７から入力される。ｍ個の一方向性関数
回路１０１1 〜１０１m により、予め入力端子１０４に
供給されている変換パラメータ（公開鍵）に基づいて、
入力されたｎビットのデータに予め決められた一方向性
関数（公開鍵暗号関数）を施して、ｎビットの変換結果
を出力する第１の一方向性関数回路の組が構成されてお
り、一方向性関数回路１０１1 が入力端子１０５から入
力されたｎビットに対して一方向性関数を施し、一方向
性関数回路１０１i(i=2,・・・,m)が一方向性関数回路１０
１i-1 の出力に一方向性関数を施すように構成されてい
る。
【００２５】また、ｍ個の一方向性関数回路１０２1 〜
１０２m により、予め入力端子１０６に供給されている
変換パラメータ（公開鍵）に基づいて、入力されたｎビ
ットのデータに予め決められた一方向性関数（公開鍵暗
号関数）を施してｎビットの変換結果を出力する第２の
一方向性関数回路の組が構成されており、一方向性関数
回路１０２1 が入力端子１０７から入力されたｎビット
に対して一方向性関数を施し、一方向性関数回路１０２
i(i=2,・・・,m) が一方向性関数回路１０２i-1の出力に
一方向性関数を施すように構成されている。そして、排
他的論理和回路１０３ i(i=2,・・・,m) は、一方向性関数
回路１０１i と一方向性関数回路１０２m-i+1 の出力の
ビットごとの排他的論理和を計算し、ｎビットの計算結
果をｉ番目の内部鍵として出力端子１０８i から出力す
るように構成されている。
１０２m により、予め入力端子１０６に供給されている
変換パラメータ（公開鍵）に基づいて、入力されたｎビ
ットのデータに予め決められた一方向性関数（公開鍵暗
号関数）を施してｎビットの変換結果を出力する第２の
一方向性関数回路の組が構成されており、一方向性関数
回路１０２1 が入力端子１０７から入力されたｎビット
に対して一方向性関数を施し、一方向性関数回路１０２
i(i=2,・・・,m) が一方向性関数回路１０２i-1の出力に
一方向性関数を施すように構成されている。そして、排
他的論理和回路１０３ i(i=2,・・・,m) は、一方向性関数
回路１０１i と一方向性関数回路１０２m-i+1 の出力の
ビットごとの排他的論理和を計算し、ｎビットの計算結
果をｉ番目の内部鍵として出力端子１０８i から出力す
るように構成されている。
【００２６】本実施形態の暗号鍵の生成装置は以上のよ
うに構成され、入力された外部鍵に対してストリーム暗
号の擬似乱数の初期状態（内部鍵）生成するので、外部
鍵を知らない暗号解読者が、たとえ仮に何らかの手段で
出力端子１０８K から出力された内部鍵を求め、さらに
その内部鍵から一方向性関数回路１０１K と、一方向性
関数回路１０２m-k+1 の出力を求めることができたとし
ても、他の内部鍵の値を求めることを困難にできる。す
なわち一方向性関数の性質によって、一方向性関数回路
１０１K の出力からは、一方向性関数回路１０１K+1 ，
一方向性関数回路１０１k+2 ，・・・，一方向性関数回
路１０１m の出力しか求められず、また一方向性関数回
路１０２K-i+1 の出力からは、一方向性関数回路１０２
K-i ，・・・，一方向性関数回路１０２1 の出力しか求
められないので、ｋ以外のｉに対しては、排他的論理和
回路１０３i の入力の一方しか求められず、従って外部
鍵も内部鍵も知らない第三者が内部鍵の推定を極めて困
難にできる。
うに構成され、入力された外部鍵に対してストリーム暗
号の擬似乱数の初期状態（内部鍵）生成するので、外部
鍵を知らない暗号解読者が、たとえ仮に何らかの手段で
出力端子１０８K から出力された内部鍵を求め、さらに
その内部鍵から一方向性関数回路１０１K と、一方向性
関数回路１０２m-k+1 の出力を求めることができたとし
ても、他の内部鍵の値を求めることを困難にできる。す
なわち一方向性関数の性質によって、一方向性関数回路
１０１K の出力からは、一方向性関数回路１０１K+1 ，
一方向性関数回路１０１k+2 ，・・・，一方向性関数回
路１０１m の出力しか求められず、また一方向性関数回
路１０２K-i+1 の出力からは、一方向性関数回路１０２
K-i ，・・・，一方向性関数回路１０２1 の出力しか求
められないので、ｋ以外のｉに対しては、排他的論理和
回路１０３i の入力の一方しか求められず、従って外部
鍵も内部鍵も知らない第三者が内部鍵の推定を極めて困
難にできる。
【００２７】すなわち外部鍵の一部（Ｘ）が入力端子１
０４から入力され、また外部鍵の残りの一部（Ｙ）が入
力端子１０７から入力される。そしてＸが一方向性関数
回路１０１1 で暗号化されてＸ1 が生成され、さらにＸ
i が一方向性関数回路１０１i で暗号化されてＸi+1 が
生成される。またＹが一方向性関数回路１０２1 で暗号
化されてＹ1 が生成され、さらにＹi が一方向性関数回
路１０２i で暗号化されてＹi+1 が生成される。そして
Ｘi とＹm-i+1 のビットごとの排他的論理和１０３i が
計算され、この計算結果が内部鍵Ｋi として出力端子１
０８i から出力されることになるので、Ｋi は互いに独
立と見做せ、暗号解読者が何らかの方法で１つの出力端
子１０８K から出力された内部鍵を入手し、さらにその
内部鍵から一方向性関数回路１０１K と一方向性関数回
路１０２m-K+1 の出力を求めることができたとしても、
他の内部鍵の値を求めることが極めて困難であり、解読
困難な暗号鍵を生成することができる。
０４から入力され、また外部鍵の残りの一部（Ｙ）が入
力端子１０７から入力される。そしてＸが一方向性関数
回路１０１1 で暗号化されてＸ1 が生成され、さらにＸ
i が一方向性関数回路１０１i で暗号化されてＸi+1 が
生成される。またＹが一方向性関数回路１０２1 で暗号
化されてＹ1 が生成され、さらにＹi が一方向性関数回
路１０２i で暗号化されてＹi+1 が生成される。そして
Ｘi とＹm-i+1 のビットごとの排他的論理和１０３i が
計算され、この計算結果が内部鍵Ｋi として出力端子１
０８i から出力されることになるので、Ｋi は互いに独
立と見做せ、暗号解読者が何らかの方法で１つの出力端
子１０８K から出力された内部鍵を入手し、さらにその
内部鍵から一方向性関数回路１０１K と一方向性関数回
路１０２m-K+1 の出力を求めることができたとしても、
他の内部鍵の値を求めることが極めて困難であり、解読
困難な暗号鍵を生成することができる。
【００２８】なお実際には、出力端子１０８K から出力
された内部鍵から、一方向性関数回路１０１K と一方向
性関数回路１０２m-k-1 の出力を求めることさえ困難で
あるから、たとえ複数の内部鍵を求めることができたと
しても、他の内部鍵を求めることは困難である。
された内部鍵から、一方向性関数回路１０１K と一方向
性関数回路１０２m-k-1 の出力を求めることさえ困難で
あるから、たとえ複数の内部鍵を求めることができたと
しても、他の内部鍵を求めることは困難である。
【００２９】また高速に内部鍵の生成が行えるようにな
る。すなわち一方向性関数を用いた従来の擬似乱数発生
器の場合には、一方向性関数回路の出力のうち一部のビ
ット（１ビット程度）しか擬似乱数、すなわち内部鍵と
して使えなかったが、本実施形態では一方向性関数の出
力をすべて内部鍵として使うことができ、このため一方
向性関数回路を用いた従来の擬似乱数発生器よりも、約
ｎ倍高速に擬似乱数（内部鍵）を生成できるようにな
る。
る。すなわち一方向性関数を用いた従来の擬似乱数発生
器の場合には、一方向性関数回路の出力のうち一部のビ
ット（１ビット程度）しか擬似乱数、すなわち内部鍵と
して使えなかったが、本実施形態では一方向性関数の出
力をすべて内部鍵として使うことができ、このため一方
向性関数回路を用いた従来の擬似乱数発生器よりも、約
ｎ倍高速に擬似乱数（内部鍵）を生成できるようにな
る。
【００３０】図２は、本発明の第２の実施形態の基本構
成を示す機能ブロック図である。図２において、外部か
ら与えられた２ｎビットの外部鍵のうち、ｎビットが入
力端子１０５から入力され、残りのｎビットが入力端子
１０７から入力される。第１の一方向性関数回路１０１
は、予め入力端子１０４に供給されている変換パラメー
タ（公開鍵）に基づいて、第１のセレクタ２０１の出力
するｎビットのデータに予め決められた一方向性関数
（公開鍵暗号関数）を施してｎビットの変換結果を出力
する。
成を示す機能ブロック図である。図２において、外部か
ら与えられた２ｎビットの外部鍵のうち、ｎビットが入
力端子１０５から入力され、残りのｎビットが入力端子
１０７から入力される。第１の一方向性関数回路１０１
は、予め入力端子１０４に供給されている変換パラメー
タ（公開鍵）に基づいて、第１のセレクタ２０１の出力
するｎビットのデータに予め決められた一方向性関数
（公開鍵暗号関数）を施してｎビットの変換結果を出力
する。
【００３１】第１のレジスタ２０２は、入力端子２１０
からクロック信号が供給されると、第１の一方向性関数
回路１０１のｎビット出力を保持する。また第１のレジ
スタ２０２は、保持しているｎビットを第１のセレクタ
２０１に供給する。第１のセレクタ２０１は、入力端子
２１１に供給される制御信号が１ならば左側の入力（す
なわち第１のレジスタ２０２の出力）を選択して出力
し、入力端子２１１に供給される制御信号が０ならば右
側の入力（すなわち入力端子１０５に供給される外部
鍵）を選択して出力する。
からクロック信号が供給されると、第１の一方向性関数
回路１０１のｎビット出力を保持する。また第１のレジ
スタ２０２は、保持しているｎビットを第１のセレクタ
２０１に供給する。第１のセレクタ２０１は、入力端子
２１１に供給される制御信号が１ならば左側の入力（す
なわち第１のレジスタ２０２の出力）を選択して出力
し、入力端子２１１に供給される制御信号が０ならば右
側の入力（すなわち入力端子１０５に供給される外部
鍵）を選択して出力する。
【００３２】第２の一方向性関数回路１０２は、予め入
力端子１０６に供給されている変換パラメータ（公開
鍵）に基づいて、第２のセレクタ２０５の出力するｎビ
ットのデータに予め決められた一方向性関数（公開鍵暗
号関数）を施してｎビットの変換結果を出力する。第２
のレジスタ２０４は、入力端子２１０からクロック信号
が供給されると、第２の一方向性関数回路１０２のｎビ
ット出力を保持する。また第２のレジスタ２０４は、保
持しているｎビットを第２のセレクタ２０５に供給す
る。第２のセレクタ２０５は、入力端子２１１に供給さ
れる制御信号が１ならば左側の入力（すなわち第２のレ
ジスタ２０４の出力）を選択して出力し、入力端子２１
１に供給される制御信号が０ならば右側の入力（すなわ
ち入力端子１０７に供給される外部鍵）を選択して出力
する。
力端子１０６に供給されている変換パラメータ（公開
鍵）に基づいて、第２のセレクタ２０５の出力するｎビ
ットのデータに予め決められた一方向性関数（公開鍵暗
号関数）を施してｎビットの変換結果を出力する。第２
のレジスタ２０４は、入力端子２１０からクロック信号
が供給されると、第２の一方向性関数回路１０２のｎビ
ット出力を保持する。また第２のレジスタ２０４は、保
持しているｎビットを第２のセレクタ２０５に供給す
る。第２のセレクタ２０５は、入力端子２１１に供給さ
れる制御信号が１ならば左側の入力（すなわち第２のレ
ジスタ２０４の出力）を選択して出力し、入力端子２１
１に供給される制御信号が０ならば右側の入力（すなわ
ち入力端子１０７に供給される外部鍵）を選択して出力
する。
【００３３】ラスト・イン・ファースト・アウト・バッ
ファ（ＬＩＦＯバッファ）２０３は、良く知られている
ようにメモリとアドレスカウンタで構成され、入力端子
２１２に供給される制御信号が０の時に入力端子２１０
にクロック信号が供給されると、アドレスカウンタのカ
ウント値Ａを０に初期化し、入力端子２１２に供給され
る制御信号が１で入力端子２１３に供給される値が０の
時に入力端子２１０にクロック信号が供給されると、第
２の一方向性関数回路１０２の出力をメモリのＡ番地に
記憶してＡを１だけ増やし、入力端子２１２に供給され
る制御信号が１で入力端子２１３に供給される値が１の
時に、入力端子２１０にクロック信号が供給されると、
Ａを１だけ減らして、Ａ番地目の記憶内容を排他的論理
和回路１０３に供給する。排他的論理和回路１０３は、
第１の一方向性関数回路１０１とＬＩＦＯバッファ２０
３の出力のビットごとの排他的論理和を計算し、ｎビッ
トの計算結果を内部鍵として出力端子１０８から出力す
るように構成されている。
ファ（ＬＩＦＯバッファ）２０３は、良く知られている
ようにメモリとアドレスカウンタで構成され、入力端子
２１２に供給される制御信号が０の時に入力端子２１０
にクロック信号が供給されると、アドレスカウンタのカ
ウント値Ａを０に初期化し、入力端子２１２に供給され
る制御信号が１で入力端子２１３に供給される値が０の
時に入力端子２１０にクロック信号が供給されると、第
２の一方向性関数回路１０２の出力をメモリのＡ番地に
記憶してＡを１だけ増やし、入力端子２１２に供給され
る制御信号が１で入力端子２１３に供給される値が１の
時に、入力端子２１０にクロック信号が供給されると、
Ａを１だけ減らして、Ａ番地目の記憶内容を排他的論理
和回路１０３に供給する。排他的論理和回路１０３は、
第１の一方向性関数回路１０１とＬＩＦＯバッファ２０
３の出力のビットごとの排他的論理和を計算し、ｎビッ
トの計算結果を内部鍵として出力端子１０８から出力す
るように構成されている。
【００３４】図３は、本発明の第２の実施形態の動作を
示すフローチャートである。図３において、まず予め２
ｎビットの外部鍵のそれぞれｎビットを入力端子１０５
と入力端子１０７に供給しておき、また予め入力端子１
０４と入力端子１０６に変換パラメータ（公開鍵）を供
給しておく。そして入力端子２１２に０を供給し、入力
端子２１０からクロック信号を１個供給してＬＩＦＯバ
ッファを初期化し（ステップ３１０）、次に入力端子２
１２には１を供給し、入力端子２１３には０を供給し
て、ＬＩＦＯバッファを書き込みモードにする（ステッ
プ３２０）。
示すフローチャートである。図３において、まず予め２
ｎビットの外部鍵のそれぞれｎビットを入力端子１０５
と入力端子１０７に供給しておき、また予め入力端子１
０４と入力端子１０６に変換パラメータ（公開鍵）を供
給しておく。そして入力端子２１２に０を供給し、入力
端子２１０からクロック信号を１個供給してＬＩＦＯバ
ッファを初期化し（ステップ３１０）、次に入力端子２
１２には１を供給し、入力端子２１３には０を供給し
て、ＬＩＦＯバッファを書き込みモードにする（ステッ
プ３２０）。
【００３５】次に、入力端子２１１に０を供給して第２
のセレクタ２０５に右側の入力（すなわち入力端子１０
７に供給される外部鍵の入力）を選択して出力させ、入
力端子２１０にクロック信号を１個供給する（ステップ
３３０）。次に、入力端子２１１に制御信号１を供給し
て第２のセレクタ２０５に左側の入力（すなわち第２の
レジスタ２０４の出力）を選択して出力させ、入力端子
２１０にクロック信号をｍ−１個供給する（ステップ３
４０）。
のセレクタ２０５に右側の入力（すなわち入力端子１０
７に供給される外部鍵の入力）を選択して出力させ、入
力端子２１０にクロック信号を１個供給する（ステップ
３３０）。次に、入力端子２１１に制御信号１を供給し
て第２のセレクタ２０５に左側の入力（すなわち第２の
レジスタ２０４の出力）を選択して出力させ、入力端子
２１０にクロック信号をｍ−１個供給する（ステップ３
４０）。
【００３６】次に入力端子２１２には１を供給し、入力
端子２１３には１を供給して、ＬＩＦＯバッファ２０３
を読出しモードにし（ステップ３５０）、次に入力端子
２１１に制御信号０を供給して、第１のセレクタ２０１
に右側の入力（すなわち入力端子１０５に供給される外
部鍵）を選択して出力させ、入力端子２１０からクロッ
ク信号を１個供給する（ステップ３６０）。
端子２１３には１を供給して、ＬＩＦＯバッファ２０３
を読出しモードにし（ステップ３５０）、次に入力端子
２１１に制御信号０を供給して、第１のセレクタ２０１
に右側の入力（すなわち入力端子１０５に供給される外
部鍵）を選択して出力させ、入力端子２１０からクロッ
ク信号を１個供給する（ステップ３６０）。
【００３７】次に、入力端子２１１に制御信号１を供給
して第１のセレクタ２０１に左側の入力（すなわち第１
のレジスタ２０２の出力）を選択して出力させ、入力端
子２１０にクロック信号をｍ−１個供給する（ステップ
３７０）。このように動作させることにより、ステップ
３６０から以降、入力端子２１０にクロック信号が１個
供給されるごとに、出力端子１０８から１個づつ内部鍵
が出力される。
して第１のセレクタ２０１に左側の入力（すなわち第１
のレジスタ２０２の出力）を選択して出力させ、入力端
子２１０にクロック信号をｍ−１個供給する（ステップ
３７０）。このように動作させることにより、ステップ
３６０から以降、入力端子２１０にクロック信号が１個
供給されるごとに、出力端子１０８から１個づつ内部鍵
が出力される。
【００３８】なお、上記実施形態１及び実施形態２で
は、外部から２ｎビットの外部鍵を与えることとして説
明しているが、外部からｎビットの外部鍵を与えて、そ
れを入力端子１０５と入力端子１０７に供給しても良
く、またｎビットよりも短い外部鍵に予め決められたデ
ータを付加してｎビットに拡大した外部鍵を供給しても
良い。また、排他的論理和回路１０３の代わりに別の回
路を用いても構わないし、さらに出力端子１０８から出
力する内部鍵の長さをｎビットよりも少なくしても良
い。
は、外部から２ｎビットの外部鍵を与えることとして説
明しているが、外部からｎビットの外部鍵を与えて、そ
れを入力端子１０５と入力端子１０７に供給しても良
く、またｎビットよりも短い外部鍵に予め決められたデ
ータを付加してｎビットに拡大した外部鍵を供給しても
良い。また、排他的論理和回路１０３の代わりに別の回
路を用いても構わないし、さらに出力端子１０８から出
力する内部鍵の長さをｎビットよりも少なくしても良
い。
【００３９】図４は、本発明の第３の実施形態の基本構
成を示す機能ブロック図である。この第３の実施形態
は、上述の第２の実施形態の第１の一方向性関数回路１
０１と第２の一方向性関数回路１０２とを等価にし、入
力端子１０４に供給される変換パラメータ（公開鍵）と
入力端子１０６に供給される変換パラメータ（公開鍵）
を等しくし、外部鍵の長さをｎビットとすると共に、そ
の外部鍵を入力端子１０５と入力端子１０７の両方に供
給するものと等価な構成としたものである。
成を示す機能ブロック図である。この第３の実施形態
は、上述の第２の実施形態の第１の一方向性関数回路１
０１と第２の一方向性関数回路１０２とを等価にし、入
力端子１０４に供給される変換パラメータ（公開鍵）と
入力端子１０６に供給される変換パラメータ（公開鍵）
を等しくし、外部鍵の長さをｎビットとすると共に、そ
の外部鍵を入力端子１０５と入力端子１０７の両方に供
給するものと等価な構成としたものである。
【００４０】図４に示す第３の実施形態においては、外
部から与えられたｎビットの外部鍵が入力端子４０５か
ら入力されて、その外部鍵がセレクタ２０１に供給され
ることとなり、ＬＩＦＯバッファ２０３には一方向性関
数回路１０１の出力を供給することで、図２に示す第２
の実施形態に比べ、第２のレジスタ２０４，第２の一方
向性関数回路１０２，第２のセレクタ２０５が不要とな
る。
部から与えられたｎビットの外部鍵が入力端子４０５か
ら入力されて、その外部鍵がセレクタ２０１に供給され
ることとなり、ＬＩＦＯバッファ２０３には一方向性関
数回路１０１の出力を供給することで、図２に示す第２
の実施形態に比べ、第２のレジスタ２０４，第２の一方
向性関数回路１０２，第２のセレクタ２０５が不要とな
る。
【００４１】なおこの第３の実施形態の動作は、上述の
第２の実施形態の動作と同様であり、その説明は省略す
る。また、この第３の実施形態でもｎビットの外部鍵を
入力端子４０５に供給することとしているが、ｎビット
よりも短い外部鍵に予め決められたデータを付加してｎ
ビットに拡大したものを入力端子４０５に供給すること
としても良い。また排他的論理和回路１０３の替わりに
別の論理回路を用いても構わないし、出力端子１０８か
ら出力する内部鍵の長さをｎビットよりも少なくしても
良いことは上述の実施形態１及び実施形態２と同様であ
る。
第２の実施形態の動作と同様であり、その説明は省略す
る。また、この第３の実施形態でもｎビットの外部鍵を
入力端子４０５に供給することとしているが、ｎビット
よりも短い外部鍵に予め決められたデータを付加してｎ
ビットに拡大したものを入力端子４０５に供給すること
としても良い。また排他的論理和回路１０３の替わりに
別の論理回路を用いても構わないし、出力端子１０８か
ら出力する内部鍵の長さをｎビットよりも少なくしても
良いことは上述の実施形態１及び実施形態２と同様であ
る。
【００４２】また、以上の実施形態の説明においては、
一方向性関数を用いているが、高度な安全性が要求され
ていない用途においては、数学的に厳密な意味で一方向
性関数でなくても、逆関数の計算に時間のかかる非線形
関数を用いても良い。
一方向性関数を用いているが、高度な安全性が要求され
ていない用途においては、数学的に厳密な意味で一方向
性関数でなくても、逆関数の計算に時間のかかる非線形
関数を用いても良い。
【００４３】
【発明の効果】以上説明したように本発明の暗号鍵の生
成方法および装置は、一方向性関数を組み合わせて、互
いに独立と見做せる内部鍵を生成することができるの
で、暗号解読者が何らかの方法で１つの出力端子１０８
K から出力された内部鍵を入手し、さらにその内部鍵か
ら一方向性関数１０１K と一方向性関数１０２m-K+1 の
出力をもとめることができたとしても、他の内部鍵の値
を求めることが困難な暗号鍵を生成できる。また一方向
性関数の出力がすべて内部鍵として使用できるため、暗
号鍵の生成を一方向性関数を用いた従来の乱数発生器よ
り、約ｎ倍高速に生成できる等の効果がある。
成方法および装置は、一方向性関数を組み合わせて、互
いに独立と見做せる内部鍵を生成することができるの
で、暗号解読者が何らかの方法で１つの出力端子１０８
K から出力された内部鍵を入手し、さらにその内部鍵か
ら一方向性関数１０１K と一方向性関数１０２m-K+1 の
出力をもとめることができたとしても、他の内部鍵の値
を求めることが困難な暗号鍵を生成できる。また一方向
性関数の出力がすべて内部鍵として使用できるため、暗
号鍵の生成を一方向性関数を用いた従来の乱数発生器よ
り、約ｎ倍高速に生成できる等の効果がある。
【図１】本発明の暗号鍵生成装置の第１の実施形態を示
す機能ブロック図である。
す機能ブロック図である。
【図２】本発明の暗号鍵生成装置の第２の実施形態を示
す機能ブロック図である。
す機能ブロック図である。
【図３】第２の実施形態の動作を示すフローチャートで
ある。
ある。
【図４】本発明の暗号鍵生成装置の第３の実施形態を示
す機能ブロック図である。
す機能ブロック図である。
【図５】従来の暗号学的に安全な擬似乱数発生器の基本
構成を示す機能ブロック図である。
構成を示す機能ブロック図である。
１０１，１０２ 一方向性関数回路 １０３ 排他的論理和回路 ２０１，２０５ セレクタ ２０２，２０４ レジスタ ２０３ ＬＩＦＯバッファ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平９−179726（ＪＰ，Ａ) Ｔ．Ｓｉｅｇｅｎｔｈａｌｅｒ，“Ｄ ｅｃｒｙｐｔｉｎｇ ａ Ｃｌａｓｓ ｏｆ Ｓｔｒｅａｍ Ｃｉｐｈｅｒｓ Ｕｓｉｎｇ Ｃｉｐｈｅｒｔｅｘｔ Ｏ ｎｌｙ，”ＩＥＥＥ Ｔｒａｎｓａｃｔ ｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒｓ, Ｖｏｌ．Ｃ−34，Ｎｏ．１，（Ｊａｎ 1985），ｐｐ．81−85 (58)調査した分野(Int.Cl.7，ＤＢ名) G09C 1/00 - 5/00 H04K 1/00 - 3/00 H04L 9/00 ＩＮＳＰＥＣ（ＤＩＡＬＯＧ) ＪＩＣＳＴファイル（ＪＯＩＳ) ＷＰＩ（ＤＩＡＬＯＧ)
Claims (9)
- 【請求項１】 入力された外部鍵（外部から与えられた
暗号鍵：ビットデータ）に対してストリーム暗号の擬似
乱数の初期状態（内部鍵）を生成するに際して、 入力された第一の外部鍵に予め定められた第一の非線形
関数を施して変換結果を出力する１段目の非線形関数回
路及び前段の変換結果に対して前記第一の非線形関数を
施して変換結果を出力する２段目以降のｍ−１個の非線
形関数回路を有する第一のｍ段の非線形関数手段と、 入力された第二の外部鍵に予め定められた第二の非線形
関数を施して変換結果を出力する１段目の非線形関数回
路及び前段の変換結果に対して前記第二の非線形関数を
施して変換結果を出力する２段目以降のｍ−１個の非線
形関数回路を有する第二のｍ段の非線形関数手段と、 前記第一のｍ段の非線形関数手段のｉ（１≦ｉ≦ｍ）段
目の非線形関数回路の出力と、前記第二のｍ段の非線形
関数手段のｍ−ｉ＋１段目の非線形関数回路の出力との
ビット毎の論理演算を行ってその結果を出力するｍ個の
論理回路からなる論理演算手段とを準備し、 前記第一及び第二の外部鍵を夫々前記第一及び第二のｍ
段の非線形関数手段の１段目の非線形関数回路へ夫々入
力せしめ、前記第一のｍ段の非線形関数手段のｉ段目の
非線形関数回路の出力と、前記第二のｍ段の非線形関数
手段のｍ−ｉ＋１段目の非線形関数回路の出力とのビッ
ト毎の論理演算を、前記論理演算手段の各論理回路によ
り演算せしめ、前記ｍ個の論理回路の各出力を暗号鍵
（内部鍵）として導出するようにした ことを特徴とする
暗号鍵の生成方法。 - 【請求項２】 入力された外部鍵に対してストリーム暗
号の擬似乱数の初期状態（内部鍵）を生成するに際し
て、 第一の外部鍵に対して予め定められた第一の一方向性関
数を施して変換結果を出力する第一の変換手段と、 第二の外部鍵に対して予め定められた第二の一方向性関
数を施して変換結果を出力する第二の変換手段と、 ２つ入力のビット毎の論理演算を行ってその計算結果を
出力する論理演算手段とを準備し、 入力された前記第一の外部鍵に対して前記第一の一方向
性関数を前記第一の変換手段によりｉ（１≦ｉ≦ｍ）回
施して第一の変換結果を得、 入力された前記第二の外部鍵に対して前記第二の一方向
性関数を前記第二の変換手段によりｍ−ｉ＋１回施して
第二の変換結果を得、 これ等第一及び第二の変換結果のビット毎の、前記論理
演算手段による計算結果をｉ番目の内部鍵として導出す
るようにした ことを特徴とする暗号鍵の生成方法。 - 【請求項３】 前記ビットごとの論理計算結果は、排他
的論理和であることを特徴とする請求項１または請求項
２記載の暗号鍵の生成方法。 - 【請求項４】 入力された外部鍵に対してストリーム暗
号の擬似乱数の初期状態（内部鍵）を出力する暗号鍵の
生成装置において、 非線形関数回路がｍ（ｍ＞２）段接続されて、１段目の
非線形関数回路は入力された第１の外部鍵に予め決めら
れた第１の非線形関数を施して変換結果を出力し、２段
目以降の非線形関数回路は前段の非線形関数回路の出力
に前記第１の非線形関数を施して出力する第１の非線形
関数回路の組と、 同じく非線形関数回路がｍ（ｍ＞２）段接続されて、１
段目の非線形関数回路は入力された第２の外部鍵に予め
決められた第２の非線形関数を施して変換結果を出力
し、２段目以降の非線形関数回路は前段の非線形関数回
路の出力に前記第２の非線形関数を施して出力する第２
の非線形関数回路の組と、 前記第１の非線形関数回路の組のｉ（１≦ｉ≦ｍ）段目
の非線形関数回路の変換結果と、前記第２の非線形関数
回路の組のｍ−ｉ＋１段目の非線形関数回路の変換結果
とを、ビットごとに論理計算を行い計算結果を前記内部
鍵として出力するｍ個の論理回路とを備えたことを特徴
とする暗号鍵の生成装置。 - 【請求項５】 入力された外部鍵に対してストリーム暗
号の擬似乱数の初期状態（内部鍵）を出力する暗号鍵の
生成装置において、 入力される第１の外部鍵または第１のレジスタの出力を
制御信号により切り換えて第１の非線形関数回路へ出力
する第１のセレクタと、 前記第１のセレクタからの出力に予め決められた第１の
非線形関数を施して変換結果を論理回路と前記第１のレ
ジスタへ出力する前記第１の非線形関数回路と、 クロック信号により前記第１の非線形関数回路の出力を
保持すると共に、保持している前記第１の非線形関数回
路の出力を前記第１のセレクタに入力する前記第１のレ
ジスタと、 入力される第２の外部鍵または第２のレジスタの出力を
制御信号により切り換えて第２の非線形関数回路へ出力
する第２のセレクタと、 前記第２のセレクタからの出力に予め決められた第２の
非線形関数を施して変換結果をバッファ回路と前記第２
のレジスタへ出力する前記第２の非線形関数回路と、 クロック信号により前記第２の非線形関数回路の出力を
保持すると共に、保持している前記第２の非線形関数回
路の出力を前記第２のセレクタに入力する前記第２のレ
ジスタと、 クロック信号を基準として所定のタイミングで所定のア
ドレスに前記第２の非線形関数回路の出力の書き込みを
行い、また所定のタイミングで所定のアドレスの読み出
しを行って前記論理回路に出力する前記バッファ回路と
を備え、 前記論理回路でビットごとに論理計算を行い計算結果を
前記内部鍵として出力することを特徴とする暗号鍵の生
成装置。 - 【請求項６】 入力された外部鍵に対してストリーム暗
号の擬似乱数の初期状態（内部鍵）を出力する暗号鍵の
生成装置において、 入力される外部鍵またはレジスタの出力を制御信号によ
り切り換えて非線形関数回路へ出力するセレクタと、 前記セレクタからの出力に予め決められた非線形関数を
施して変換結果を論理回路とバッファ回路と前記レジス
タとに出力する非線形関数回路と、 クロック信号により前記非線形関数回路の出力を保持す
ると共に、保持している前記非線形関数回路の出力を前
記セレクタに入力する前記レジスタと、 クロック信号を基準として所定のタイミングで所定のア
ドレスに前記非線形関数回路の出力の書き込みを行い、
また所定のタイミングで所定のアドレスを読み出して前
記論理回路に出力する前記バッファ回路とを備え、 前記論理回路でビットごとに論理計算を行い計算結果を
前記内部鍵として出力することを特徴とする暗号鍵の生
成装置。 - 【請求項７】 前記非線形関数回路には、一方向性関数
回路が用いられることを特徴とする請求項４，請求項５
または請求項６記載の暗号鍵の生成装置。 - 【請求項８】 前記論理回路には、排他的論理和回路が
用いられることを特徴とする請求項４，請求項５または
請求項６記載の暗号鍵の生成装置。 - 【請求項９】 前記バッファ回路には、ＬＩＦＯ（ラス
ト・イン・ファースト・アウト）バッファが用いられる
ことを特徴とする請求項５または請求項６記載の暗号鍵
の生成装置。
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|---|---|---|---|---|
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| US5745569A (en) * | 1996-01-17 | 1998-04-28 | The Dice Company | Method for stega-cipher protection of computer code |
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| US7664263B2 (en) | 1998-03-24 | 2010-02-16 | Moskowitz Scott A | Method for combining transfer functions with predetermined key creation |
| US7159116B2 (en) | 1999-12-07 | 2007-01-02 | Blue Spike, Inc. | Systems, methods and devices for trusted transactions |
| US7346472B1 (en) | 2000-09-07 | 2008-03-18 | Blue Spike, Inc. | Method and device for monitoring and analyzing signals |
| US7177429B2 (en) | 2000-12-07 | 2007-02-13 | Blue Spike, Inc. | System and methods for permitting open access to data objects and for securing data within the data objects |
| US5889868A (en) | 1996-07-02 | 1999-03-30 | The Dice Company | Optimization methods for the insertion, protection, and detection of digital watermarks in digitized data |
| US7095874B2 (en) | 1996-07-02 | 2006-08-22 | Wistaria Trading, Inc. | Optimization methods for the insertion, protection, and detection of digital watermarks in digitized data |
| US7457962B2 (en) | 1996-07-02 | 2008-11-25 | Wistaria Trading, Inc | Optimization methods for the insertion, protection, and detection of digital watermarks in digitized data |
| US7730317B2 (en) * | 1996-12-20 | 2010-06-01 | Wistaria Trading, Inc. | Linear predictive coding implementation of digital watermarks |
| US7664264B2 (en) | 1999-03-24 | 2010-02-16 | Blue Spike, Inc. | Utilizing data reduction in steganographic and cryptographic systems |
| NL1012581C2 (nl) * | 1999-07-13 | 2001-01-16 | Koninkl Kpn Nv | Werkwijze voor het beschermen van een draagbare kaart. |
| US7475246B1 (en) | 1999-08-04 | 2009-01-06 | Blue Spike, Inc. | Secure personal content server |
| US6961427B1 (en) * | 1999-11-23 | 2005-11-01 | General Instrument Corporation | Methods and apparatus for keystream generation |
| US7127615B2 (en) | 2000-09-20 | 2006-10-24 | Blue Spike, Inc. | Security based on subliminal and supraliminal channels for data objects |
| AT412747B (de) | 2002-03-05 | 2005-06-27 | Rene-Michael Mag Cordes | Codegenerator und vorrichtung zur synchronen oder asynchronen sowie permanenten identifikation oder ver- und endschlüsselung von daten beliebiger länge |
| US20070195960A1 (en) * | 2002-04-12 | 2007-08-23 | General Dynamics Advanced Information Systems | Apparatus and method for encrypting data |
| US7287275B2 (en) | 2002-04-17 | 2007-10-23 | Moskowitz Scott A | Methods, systems and devices for packet watermarking and efficient provisioning of bandwidth |
| KR100940202B1 (ko) * | 2002-08-29 | 2010-02-10 | 삼성전자주식회사 | 일방향 함수를 사용하여 계층적으로 암호화하는 장치 및방법 |
| US7427117B2 (en) * | 2004-05-27 | 2008-09-23 | Silverbrook Research Pty Ltd | Method of expelling ink from nozzles in groups, alternately, starting at outside nozzles of each group |
| US7757086B2 (en) * | 2004-05-27 | 2010-07-13 | Silverbrook Research Pty Ltd | Key transportation |
| US7549718B2 (en) * | 2004-05-27 | 2009-06-23 | Silverbrook Research Pty Ltd | Printhead module having operation controllable on basis of thermal sensors |
| US8117449B2 (en) * | 2007-12-27 | 2012-02-14 | Mastercard International, Inc. | Method to detect man-in-the-middle (MITM) or relay attacks |
| US8364976B2 (en) * | 2008-03-25 | 2013-01-29 | Harris Corporation | Pass-through adapter with crypto ignition key (CIK) functionality |
| US9207911B2 (en) * | 2009-07-31 | 2015-12-08 | Cassy Holdings Llc | Modular uncertainty random value generator and method |
| US9825761B2 (en) * | 2010-04-06 | 2017-11-21 | King Saud University | Systems and methods improving cryptosystems with biometrics |
| US10515567B2 (en) * | 2010-06-01 | 2019-12-24 | Ternarylogic Llc | Cryptographic machines with N-state lab-transformed switching devices |
| US11336425B1 (en) | 2010-06-01 | 2022-05-17 | Ternarylogic Llc | Cryptographic machines characterized by a Finite Lab-Transform (FLT) |
| WO2016096000A1 (en) * | 2014-12-17 | 2016-06-23 | Telefonaktiebolaget Lm Ericsson (Publ) | Stream ciphering technique |
| WO2020186125A1 (en) | 2019-03-13 | 2020-09-17 | The Research Foundation For The State University Of New York | Ultra low power core for lightweight encryption |
| CN113919012B (zh) * | 2021-08-31 | 2024-03-19 | 温州大学 | 基于序列密码的强puf抗机器学习攻击方法及电路 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5003596A (en) * | 1989-08-17 | 1991-03-26 | Cryptech, Inc. | Method of cryptographically transforming electronic digital data from one form to another |
| US5420928A (en) * | 1994-01-25 | 1995-05-30 | Bell Communications Research, Inc. | Pseudo-random generator |
| US5608801A (en) * | 1995-11-16 | 1997-03-04 | Bell Communications Research, Inc. | Efficient cryptographic hash functions and methods for amplifying the security of hash functions and pseudo-random functions |
| US6182216B1 (en) * | 1997-09-17 | 2001-01-30 | Frank C. Luyster | Block cipher method |
-
1997
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1998
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- 1998-10-29 US US09/182,014 patent/US6278780B1/en not_active Expired - Fee Related
Non-Patent Citations (1)
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| Ｔ．Ｓｉｅｇｅｎｔｈａｌｅｒ，"Ｄｅｃｒｙｐｔｉｎｇ ａ Ｃｌａｓｓ ｏｆ Ｓｔｒｅａｍ Ｃｉｐｈｅｒｓ Ｕｓｉｎｇ Ｃｉｐｈｅｒｔｅｘｔ Ｏｎｌｙ，"ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｃｏｍｐｕｔｅｒｓ，Ｖｏｌ．Ｃ−３４，Ｎｏ．１，（Ｊａｎ １９８５），ｐｐ．８１−８５ |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |