JP2792625B2 - 行別及び点別フレーム掃引により表示スクリーン上にビデオ像を表示する装置 - Google Patents
行別及び点別フレーム掃引により表示スクリーン上にビデオ像を表示する装置Info
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Description
【発明の詳細な説明】
＜産業上の利用分野＞
本発明は行別及び点別掃引によりスクリーン上に表示
されるビデオ映像用の表示装置に関係し、この装置はビ
デオ・ゲーム、テレテキスト・ネツトワーク等を含むデ
ータ処理装置の映像表示に特に有用である。 ＜従来の技術＞ 本出願人により1983年４月25日提出された仏国特許出
願第8306741号は、各フレームに表示される映像データ
を記憶する複合メモリを含み、このメモリはスクリーン
を制御するビデオ信号プロセツサとメモリと関連して映
像を合成する中央処理装置へ接続されており、表示され
る点に関連するデータのメモリからの取出は掃引と同期
した基準時間装置の制御下で実行される装置を記述して
いる。 この装置では、複合メモリはスクリーンの各行に表示
される情報に関連するデータ語を記憶する制御メモリ
と、１対以上の行間のスクリーンの特定域に表示される
明白な情報に関係するデータを記憶するゾーン・メモリ
とを含む。表示されるデータはビデオ・データ・プロセ
ツサの一部である整合装置により記憶データからスクリ
ーン上に組立てられる。 このような装置では、複合メモリの寸法は相当減少
し、所要集積回路の数を減少できる。 ＜発明が解決しようとする問題点＞ 本発明の目的は、スクリーン上に映像を表示するため
記憶しなければならない情報量をさらに減少させる上記
型式の装置を提供することである。 ＜問題点を解決するための手段＞ 本発明は従つて行別及び点別フレーム掃引により表示
スクリーン上にビデオ映像の表示をする装置に関係し、
この装置は各フレームに表示される映像データを記憶す
る複合メモリを含み、この複合メモリはスクリーンを制
御するビデオ表示プロセツサと、前記メモリと関連して
映像を合成する中央処理装置とアドレス・プロセツサと
に接続され、表示される点に関係するデータのメモリか
らの取出しはスクリーン掃引と同期した基準時間装置
と、メモリを用いる装置中の異なる装置間でアクセス時
間を割当てるメモリへのダイナミツク・アクセスの制御
装置との制御下にあり、前記複合メモリは一方では表示
される像を構成する行又は一群の行のデータ語を記憶す
る第１制御メモリを含み、この各語はこの行に関するデ
ータを含み、他方で認知可能な情報が表示される映像の
区域に排他的に関係する映像データの記憶用のゾーン・
メモリを含み、表示時にこれら２種のメモリからのデー
タを取出しを整合するよう装置が設けられ、フレームの
表示の間前記第１制御メモリはこのフレームの各行に関
係するアドレス値を含み、前記複合メモリは第１の制御
メモリに含まれるアドレス値によりアドレス可能な第２
の制御メモリを含み、各々のアドレスで第１制御メモリ
の各アドレスの値に対応する行の内容を特徴づける少な
くとも第１の表示アトリビユート・データ語を含むこと
を特徴とする。 ＜実施例＞ 本発明は以下の説明により詳細に記述されている。 第１図は本発明を用いた図化装置の非常に簡単な概略
図を示す。この装置は以下のような複数個の装置を含
む。 −中央処理装置１、CPU、これはCPUのメモリに記憶した
プログラムにより装置の全ての動作を制御する。 −ビデオ表示プロセツサ２、VDP、これはバス３と制御
線４によりCPUと通信し、バス３上のアドレス及びデー
タ情報循環は本出願人により1983年２月25日提出の仏国
特許出願第8303142号に記載の方法に従つて時分割多重
化されている。 −ダイナミツク・ランダム・アクセス・メモリ５、DRA
M、これは時分割的にバス６により装置の他の装置と通
信し、このバスはインターフエース７を介してCPU1に接
続される。 −従来のテレビ又は従来のモニタである表示装置８で、
この装置は例えば陰極線管により本発明に従つて装置で
処理された可視情報を表示するようにされている。 −外部装置９、又はデイドン（didon）これにより本発
明の装置は例えば無線テレビ・チヤネル、電話線、等に
より例えば装置に接続されたテレテキスト送信源である
外部情報源と通信する。 ビデオ表示プロセツサはアドレス・プロセツサ10と、
例えば映像の形の変化を得るため装置８のスクリーンの
点を操作する点プロセツサ11と、表示プロセツサ12とを
含み、これらの装置は互いにデータのみが循環する時分
割バス６とバス13を介して通信する。 バス6,13はDRAM5へ向けられたデータとアドレスを多
重化するインターフエース14を介してDRAMメモリ５へ接
続される。 DRAMメモリ５へのダイナミツク・アクセスの制御装置
15も設けられている。この装置は本出願人により1983年
２月25日出願の仏国特許出願第8303143号と仏国特許第2
406250号に詳細に記述されており、この装置は以後DMA
回路15と呼ぶ。加えて、表示プロセツサと関連し、DMA1
5、テレビ・モニタ８、表示プロセツサ自体と通信する
基準時間回路BTが設けられている。 バスを通して送信されるアドレスは、一方ではCPU1が
このメモリと直接通信する時にDRAMメモリ５のアドレス
として用いられ、これにより連続するデータ・フイール
ドを用いてメモリに読取書込可能であり、他方では連続
するデータ・フイールドに含まれるデータを処理するた
めVDP2を特定の形態にする命令フイールドとて用いられ
るように、線路４に送信される信号自体の制御下で情報
を運ぶ単一の多重化バス３によりCPU1がVDP2と通信する
ことは既に上記してある。 特に、前記仏国特許出願第8303142号では、バス３を
通過する情報の各々は２個の情報フイールドを有し、信
号AL（アドレス・ラツチ）により付勢される第１のもの
は、DRAM5の直接アクセス用のアドレス又はVDP2により
解釈される命令のどちらかを運ぶ。信号EN（イネーブ
ル）により付勢される第２のフイールドは２方向の内の
一方にバスを横切るデータを含み、その方向は信号R/W
（読取／書込）により決定される。第１フイールド（メ
モリへのアドレス又は解釈された命令）により、データ
はメモリへ送られるか又はメモリから来るか、又はVDP2
により使用されてこれを２つの処理状態（第３図）の内
の一方とする。 本明細書で記述するDRAM5はベース・アドレスから始
まつてアドレスされる複数個のゾーンを有する複合メモ
リである。このメモリは少なくとも１つの頁メモリ5a、
行と列の制御用メモリ5b,5c（この点に関して、本出願
人の名儀で本願と同一日に提出された特願「行別及び点
別掃引によりスクリーン上にビデオ映像を与える表示装
置」）を参照されたい）、少なくとも１つのゾーン・メ
モリ5d、少なくとも１つの形メモリ5e、印字文字メモリ
5f、互いの各種処理速度、特に中央処理装置１と外部チ
ヤネル９の速度を適合させるバツフア・メモリ5g（この
点に関してはヨーロツパ特許公開第00054490号を参
照）、オプシヨンとしてCPU1のアセブリ言語でプログラ
ムされたメモリ5h等から構成されている。これらのメモ
リ・ゾーンの全てはVDP2の内部装置とCPU1によりアクセ
ス可能であり、これらのアクセスはCPU1自体又はメモリ
へのダイナミツク・アクセス用素子15（これに関しては
仏国特許出願第8306741号参照）により制御される。以
下の説明をより容易に理解するためには、ここでDMA回
路15の動作を簡単に概観しておくことが有用である。 この回路は装置のユーザ、すなわちCPU1とVDP2の各装
置の優先度に応じてDRAM5へのアクセス時間を分配す
る。DMA回路15は単一サイクル（単サイクル）又は一連
の連続サイクル（多重サイクル）のどちらかでこれらの
ユーザの各々によりメモリへのアクセスを要求される。
後者の場合、DMA15は単一の行アクセス信号（RAS）のみ
を用いつつ列アクセス信号（CAS）によりメモリへの特
定数のアクセスを制御可能である。これは例えば本装置
がスクリーン上に全頁の表示の用意をしている時、かつ
連続であるが非常に大量のメモリ位置をアクセスする必
要のある時、これに関してはその行の全てのアクセスの
間行アドレスを同一に保持しつつ列アドレスを各回舞に
一単位だけ増加させることのみが必要であるという点か
ら非常に有用である。メモリ５の全てのアクセス処理は
DMA回路15により決定されることに注意すべきである。 ここで第2a図及び第2b図に示される概略をより詳細に
調べることにする。 インターフエース７はCPU1を間接アクセスの時VDP2
へ、又は直接アクセスの時はDRAM5へ選択的に接続す
る。これは各アドレス・フイールドを解釈可能である。 インターフエース７はバス３に接続されたデコーダ16
を含み、16本の出力を含み、最小位２ビツトに対応する
その内の４本はインターフエースの４個のレジスタを付
勢するために用いられる。これらのレジスタは以下の通
りである。 −ENCPUAにより付勢されるアドレス転送レジスタ17、 −信号ENCPUDにより付勢されるデータ転送レジスタ18、 −ENSTにより付勢されるステータスレジスタ19（STATU
S）、 −ENCTにより付勢される制御レジスタ20。 これら４個のレジスタはその対応する制御入力へ印加
される信号R/W（書込に対してR/W＝０）により読取書込
が制御される。 アドレス・フイールドの下８ビツト（第３図）により
数が256−４＝252である解釈アドレスから生じる他の命
令は、インターフエース７の一部であり、かつデコーダ
16のある出力とアドレス・プロセツサ10との間、又この
プロセツサの一部である読取専用メモリCROM22のアドレ
ス入力へ接続されているレジスタFGによりフオアグラウ
ンド・サイクルを実行するようにされている。 バツクグラウンド・レジスタと呼ばれるインターフエ
ース７のレジスタ23は、アドレス・フイールドにより指
定された時に命令BGをロードされ、その解釈はいくつか
のバツクグラウンドBGサイクルを必要とする。インター
フエース７の動作の詳細な説明と命令FGとBGの解釈は本
出願人により本願と同一日に提出された「行別及び点別
ビデオ・フレーム掃引によるスクリーン上へ可視情報を
表示する方法と装置」という名称のフランス特願にあ
る。 メモリCROM22の他にアドレス・プロセツサは、時分割
バス６に接続された転送レジスタ26を介して16ビツトで
ロードされ読取られるNRAM及びPRAMと呼ばれる２個のレ
ジスタ・スタツク24,25を含む。各スタツクは算術及び
論理装置ALU27に接続され、このALU自体は転送レジスタ
26によりバス６へ、そして２本の16ビツト・バス28,29N
とＰへ直接接続されている。アドレス・プロセツサは主
にメモリ５をアクセスするためVDPにより発生されるア
ドレスの全てを与え計算するために用いられる。 レジスタ21FG又はレジスタ23BGのどちらかに含まれる
命令の一部によりアドレスされた時、メモリ22は記憶さ
れたマイクロ命令を選択し、スタツク24,25の１個以上
のレジスタ、ALU27での算術又は論理演算、及びレジス
タ26による転送を付勢する。ALU27の演算は、残り（CI
＝０、１、又は２）又はバネＰ又はN28,29上の又はこの
２本のバス間の加算又は減算を選択出来る５ビツトのマ
イクロ命令により制御される。 制御メモリCROM22は各バス及びレジスタ間のデータと
アドレスの転送用にVDP2の他の装置を制御するための信
号も与える。CROM22にアドレスされたマイクロ命令はメ
モリ・アクセスの相対優先順位を設定するため線路30上
のRMA15により時分割でその度に付勢される。本明細書
の場合、以下の順序で６つの優先順位が設定されてい
る。 1. CPU−FG 2. 外部路（デイドン９） 3. 表示制御 4. 表示（表示プロセツサ16） 5. メモリ５リロード 6. CPU BG 以上から、フオアグラウンド・サイクル FGはCPU1に
よりメモリへの直接アクセス又はVDP2の内部レジスタへ
のアクセスに用いられ、これは一時にメモリと単一の16
ビツト語の交換に用いられる。 バツクグラウンド・サイクルBGはより低い優先度、す
なわちVDP2が他のユーザ用に実行する他のサイクルを有
していな時に実行される。BGサイクルはCPUによりサイ
クルFGで又はVDP2のどちらかにより開始される。サイク
ル又は一群のサイクルを開始したのがCPUである場合、
例えばメモリ５中に一群の語の偏位があり、サイクルFG
の後再びCPUに介入することなくこの演算が実行される
ため、CPUはBGサイクルの実行の間FGを処理し続けるこ
とが可能であり、この全ては設定した優先度でDMA15に
より制御される（この場合割込があり、次いでBGサイク
ルの実行再開がある）。 この配列の相当な利点は、メモリの各ユーザがそれ自
身の速度で、他のユーザに干渉されることなく作業通信
が可能である点であり、DMが全ての場合に適当な優先度
で実行している。 DRAM5のインターフエース14はメモリCROM22のマイク
ロ命令により与えられる信号と回路DMA15からの信号RAS
とCASにより制御された２個の転送レジスタ31,32を含
み、DRAMへの又はそれからのバス６のデータとアドレス
・フイールドを転送する。データは又バス６を介して転
送されるアドレスバス13からメモリへ、アドレス・プロ
セツサ10からレジスタ32へも直接転送される。 点プロセツサ11は16語16ビツトRAMメモリ34を含み、
その行はアドレスYOからYNによりアドレス可能である。
しかしながら、点プロセツサは画素の真正の処理を可能
とするためさらにより複雑な構造を有することも可能で
あることが認められる。このような場合、本出願人の名
儀で本願と同日に出願された「行別及び点別フレーム掃
引によるビデオ表示装置の点プロセツサ」という題を特
許出願に記載のプロセツサも使用可能である。 点プロセツサ11は又信号CASにより内容をダウン・カ
ウントするBGレジスタ23から前ロード可能なアドレス・
レジスタ35を含む。このレジスタは又線路37により転送
レジスタ36を制御して必要に応じてRAM34のアドレスの
内容をバス13に転送する。 表示プロセツサ（その詳細な説明は以下に述べる）は
モニタ８を制御するために用いられる強度レベルに５ビ
ツト時間信号（チヤネルRVB）を変換する３個のデイジ
タル／アナログ変換器の組38を含む。本明細書で記述す
る実施例では32の色レベルが得られる。 変換器38は「カラー・パレツト」と呼ばれるメモリ39
の読取出力に接続され、その内容はCPUプログラムの関
数としてCPU1により動的に修正される。この点に関し
て、メモリ39は時分割バス６へ接続されたデータ及びア
ドレス・レジスタ40,41からロードされる。 RAMメモリ39はシフトレジスタの群42によりアドレス
され、レジスタの出力はこのメモリに接続され、その入
力クロツクCKD（シフト速度）は基準時間BTに接続され
る。通常、シフト周波数は点をスクリーンに表示する周
波数に等しい。 シフトレジスタ42は２つの方法、すなわち「プレーン
・レジスタ」と呼ばれるレジスタ群43と、アトリビユー
ト記憶用装置45の一部を形成する「基準色レジスタ」と
呼ばれるレジスタ44によりロード可能である。プレーン
・レジスタ43は点プロセツサ11から、又はバス13により
DRAMメモリ５からロードされ、装置45はバス６により例
えばメモリ５から又はCPU1からロードされる。 表示プロセツサの動作原理は、表示すべき各行の合成
データが記憶されている制御メモリによる像表示に関す
るFR8306741号に記述されている。 頁メモリに各３重のRVBの画像点の異なるデータを表
示の前に記憶しなければならない場合に必要なものと比
較して、相当量のメモリ容量を節約する表示方法を簡単
に以下に概観する。 第４図はメモリ・プレーンの利用を図示する図であ
る。これは画像点が頁メモリに記憶される方法の図解を
可能とする抽象概念図である。 各面はこのスクリーンの完全な可視ゾーンを表わし、
１つがスクリーンの各画像点のメモリ・セルより構成さ
れる。セルはDRAM5の一部で、アドレスが既知であるな
らメモリ回路中で任意の方法で物理的に分布されてい
る。 点の色はメモリ・プレーン中で同一の座標を有するセ
ルC1からCNの「重ね合せ」により表現可能である。 メモリ・プレーンの同一座標のセル内容が読出された
場合、パレツト・メモリ39のアドレスとして作用する２
進カラー・コードが得られ、そのアドレスはデイジタル
／アナログ変換器38に印加される５ビツト群に分配され
る15ビツト語（本明細書で考慮している例）に対応して
いる。 使用プレーン数は表示中変化できる。例えば、像が２
色のみから構成されていたとすると、この場合第１の色
に「１」ビツトを他の色に「０」ビツトを割当てた単一
メモリ・プレーンで十分である。本装置は従つて一組の
色から各点を定義でき、色数は２のｎ乗で、ｎはメモリ
・プレーンの数である。実施例ではｎ＝６であり、従つ
て２の６乗＝64の異なる色がスクリーンの各点に表示可
能である。 このように定めたメモリ・プレーンは映像バツクグラ
ウンドの色を定めるバツクグラウンド・プレーンと関係
している。 この色は自動的に可視域に現われる。それはレジスタ
44中の表示すべき全フレームによりコード化され、レジ
スタ44の内容は、異なるバツクグラウンド情報を表示し
ようとする時にプレーン・レジスタ43の内容をロードす
るのでない限りシフトレジスタ42中の点クロツクの速度
で進行する。実施例は16ビツト装置であるため、カラー
情報のメモリからの取出は一時に16画像点の16ビツトで
実行されることに注意されたい。又、パレツト・メモリ
の内容は動作中変更可能であり、従つてメモリに印加さ
れる各アドレス・コードは実際に表示されている同じ色
には必ずしも対応しないことにも注意されたい。 第５図は表示用に実行される各種操作を配したビデオ
・フレームの概念図である。フレーム及び行同期信号か
ら全ての所要時間信号を処理するのは基準時間回路BTで
ある。 フレームは３つの同心ゾーンから構成される、すなわ
ち、中央の可視ゾーン、マージン・ゾーン、外部補償ゾ
ーンで、これらは全ての既知型式のモニタや表示装置の
画像定義に適合している。 マージン・ゾーンの色は、マージン・ゾーンに対応す
る各行の表示期間の間のみ付勢されるマージン・レジス
タ46（第2b図）で各フレーム毎に定義される。 DRAMメモリ５から表示すべき情報を取出すためには、
装置はアドレス・プロセツサ10のスタツク24,25の一部
を形成する各種ポインタを用いる。 第６図は全ての装置表示モードを実行する基準時間回
路BTにより発生される信号のタイミング線図である。 第１の表示モードは「フル頁」と呼ばれ、DRAMメモリ
５中に表示するフレームに関する全ての表示情報を記憶
し、一枚以上のカラー・プレーンの点データを対応する
アドレスから連続的に読出すことから構成される。この
モードでは、表示文字はフレーム表示の間に変化しな
い。 表示前に、アトリビユート・データは対応するCPUサ
イクルによりアトリビユート記憶装置に記憶されるた
め、この装置はマージン・カラーのコード、パレツト・
メモリ39をアドレスするベース・アドレス、表示用カラ
ー・プレーンの枚数、可視ゾーンのバツクグラウンド・
カラー・コードを含む。 フレーム同期パレスが現われると、頁が記憶されてい
るメモリ・ゾーンのベース・アドレスBAZAがスタツク24
のポインタPZA（第７図）へ転送される。スクリーンの
アクテイブ・ゾーンの間、基準時間回路BTにより形成さ
れDMA回路15により処理された各アクセス要求REQVISU
（詳細はFR8303143号参照）は現在のアドレスPZAから装
置45にプログラムされたプレーン数に対応する語数を読
出す。実施例の16ビツト・フオーマツトでは、各アクセ
ス要求REQVISUはスクリーンの16点からなるグループに
対応する。例えば、今の場合、選択されたプレーン数は
４であるため、各アクセス要求はメモリから16ビツトの
４語を取出す。スクリーンの各点は従つて４ビツトによ
り定義され、該４ビツトは、16色の中から１色を選択す
るために、レジスタ42、43によりクロツクの速度でパレ
ツト・メモリ39へアドレスとして印加される。アドレス
・プロセツサ10はメモリから各語の取出時にポインタPZ
Aを増分させる。 各画像点は選択したメモリ・プレーン数に等しいビツ
ト数で記述されるため、この表示モードは大量のメモリ
を使用する（６メモリ・プレーンでは、60kバイトを必
要とする）。 通常、表示すべき頁には、多数の点が共通の特性を有
している。例えば、画像の大きなゾーンは一様な色で、
認知可能な情報が現われる他のゾーンの枠としての役割
を果たす。 従つて、DRAMメモリの一部を制御メモリとして用い、
この制御メモリをゾーン・メモリを形成する他の部分と
関係づけることによりフレームの表示に必要なメモリを
相当減少させることがしばしば可能である。それ故ゾー
ン・メモリは前述したように映像ゾーンのみの点に関す
る情報を頁メモリの方法でロードされ、ゾーンの他の部
分の全ては一行以上の全ての画像点に関する情報を含む
語の形式で記憶されている（FR8306741号参照）。 本発明によると、DRAMメモリ５の一部は、各フレーム
行の語を記憶する第１部分の画像と列部分に関するデー
タを記憶する第２部分とを含む制御メモリとして構成さ
れる。この制御メモリは又認知可能な情報のゾーン・メ
モリとも関係する。 第８図は「ゾーン・アトリビユートによるグラフイツ
ク・モード」と呼ばれるこの表示モードを図示する線図
である。 この表示モードでは、行制御メモリMGL、列制御メモ
リMGC、ゾーン・メモリMZが用いられる。この後者のメ
モリには、一枚以上のカラー・プレーンと共に画像の認
知可能な情報が記憶される。 行制御メモリMGLはその機能として列制御メモリMGCの
一部の組立てを有し、列制御メモリはゾーン・メモリMZ
を構成する部分頁メモリを組立てる。第2a図と第2b図の
回路はこれらのメモリの内容から、フレームがスクリー
ンに現われる時に考えているフレームを再構成する。 列制御メモリMGCに含まれるデータは、記憶装置45へ
ロードされるアトリビユートと、必要なら画像中の対応
位置に配置されるゾーンを指定するゾーン・アドレスPZ
Aを含む。アトリビユート・データはパレツト・メモリ
のベース・アドレス、カラー・パレツトの数、ゾーンを
表示するために実行されるアクセス数を含む。 行制御メモリMGLは行同期信号の間各行を連続的に読
出す。このメモリは例えば各16ビツトの250語を含む。 メモリMGCでアトリビユート・データ内に記憶された
アクセス数は装置45の一部を形成するアクセス・カウン
タへロードされる。第９図及び第10図はゾーン・アトリ
ビユートによるグラフイツク表示モードのスクリーン上
の画像の表示例を図示する。この例は各々以下のものを
表わすスクリーンの80行を有する。 −行１から４、一様な色C1の区域 −行５から20、一様なバツクグラウンド・カラー（区域
２と４）と２色で記されたテキスト（区域３）の３つの
区域２から４ −行20から25、一様な色C1の区域５ −行25から80、一様色な区域６、８色で定めたりんごを
表わす区域７、一様色の区域８、64色で定めたいちごを
表わす区域９、他の一様色の区域10 行80から始めて、画像は一様なバツクグラウンド・カ
ラーを有する区域を有するものとする。画像マージンは
第９図には図示していない。 第10図では、区域3.7.9のみが各画像点の特定の色情
報を有するシステム・メモリに定められている。区域３
は単一のカラー・プレーン上に、区域７は３プレーン
（３ビツト・コード＝８色）、区域９は６プレーン上に
定められている。 行制御メモリMGLは各行に対して列制御メモリMGLのア
ドレスを指すアドレスを含む。 このメモリのアドレスの各々は問題の画像域のアトリ
ビユートを記憶している。表示すべき次の行が同じ内容
を有している場合、この行に対応する行制御メモリの位
置の値は前の行と同様であり、従つて同じアトリビユー
トが利用される。このように、最初の４行に対応する第
９図のスクリーンの区域１はPGTC1により指されたアド
レス値により表示される。区域１は単一色により構成さ
れているため、アトリビユート語のみが利用され、ゾー
ン・メモリのゾーンのベース・アドレスに対応すべき値
位PZA1は利用されない。 アトリビユートATTR1は16ビツトでパレツト・メモリ3
9のベース・カラーC1、カラー・プレートの数（ここで
は０に等しい）、アクセス数（ここでは行当り512画像
点に対して32）を定義する。 バツクグラウンド行を表示するためには、ポインタ値
（PGTC1）、アトリビユートATTR1、３語の16ビツトであ
るゾーン・アドレスのみを必要とする。ゾーン・ベース
・アドエス語（PZA1）の使用は以下で説明する。スクリ
ーンの最初の４行では従つて全体で16ビツトの６語を必
要とし、一方フル頁表示モードでは32アクセス×６プレ
ーン×４行＝768語が必要となる。 スクリーンの第５行の開始時に、値PGTC2は、アトリ
ビユートATTRが区域２の特性を定める列制御メモリMGC
の第２行を指す。このアトリビユートはベース・カラー
情報（C1）、プレーン数（０）、アクセス数（５）、関
係するアドレスPZA2（利用せず）を含む。５回のアクセ
ス（80画像点）後、ポインタPGTCはATTR3とPZA3を取出
し、これらは区域３に対するベース・カラー（C2）、メ
モリ・プレーン数（１）、アクセス数（22）、表示すべ
き画像データを記憶してあるゾーン・メモリのアドレス
を定める。ゾーン・メモリのこの部分のベース・アドレ
スはPZA3であり、この値はゾーン・メモリからデータを
読出すため以下の22図のアクセスの間連続的に増加され
る。区域４では、行は再び単一色C1で表示される。 区域２から４は又行19までは行毎に与えられ、その後
区域５は区域１と同様に処理される。 区域６から10は各行毎に複数色のりんごといちごを表
示するため列制御メモリMGCへのアクセスを必要とす
る。 行（80）からスクリーンは区域１と５と同様に構成さ
れる。 第９図の画像をフル頁モード（行当り512点で512行の
スクリーンで表示すべき場合、行当り32アクセスの16ビ
ツトの98K語の頁メモリを必要とする。このような条件
下ではメモリ・プレーンを記述するのに16K語を必要と
する。 反対に、本発明による方法を用いた場合は以下のもの
が必要となる。 相当量の認知可能な情報を含む画像に対してはメモリ
寸法は非常に小さいことに注意されたい。もち論、この
メモリ寸法は認知可能な情報が増加すれば増大してくる
が、多くの画像列ではこの情報がスクリーンの50％以上
まで拡大することは殆んどない。 ここで第９図の画像の主要表示フエーズをより詳細に
記述することにする。 異なるメモリ・ゾーンの開始アドレスは以下の通り
（第11図及び第12図）（値は単なる例として選択された
ものであることに注意されたい） −＞0000 行制御メモリMGLに対して −＞0200 行制御メモリMGCに対して −＞7000 テキスト（１プレーン上に定められて２色を
得る）に対して −＞B000 りんご（３プレーン上に定められて８色を得
る）に対して −＞8000 いちご（６プレーン上に定められて64色を得
る）に対して フレーム表示の初期化フエーズは表示を制御するDRAM
メモリの異なる部分の内容と表示用VDP（２）を用意す
ることから構成される、すなわち、 −ベース・アドレス「BAGT」のロード −基準時間回路BTのパラメータのプログラム −パレツト・メモリ39のロード、 −ゾーン・アトリビユートによるグラフイツク動作モー
ドの選択 ゾーン・メモリの部分「テキスト」、「りんご」、
「いちご」はCPU（１）第2a図）によりロードさる。
「テキスト」の各行は１プレーン上に定められた27回の
アクセスを必要とし、27語の16ビツトを必要とする。形
を定める「０」と「１」ビツトは行＞7000からプログラ
ムされる。第２行は＞アドレス＞701B（10進の27＝16進
の1B）に位置する。最後の行の開始アドレスは＞7195で
ある。 「りんご」は３プレーンの８色で定義される。このゾ
ーンの各行は８回のアクセス、すなわち24語を含む。こ
のゾーンの第１回のアクセス時に読出されるプレーンの
内容はアドレス＞B000,＞B001,＞B002に位置している。
次の行の開始アドレスは＞B018である。 「いちご」は６プレーンの64色で定義され、このゾー
ンの各行は８回アクセス、すなわち48語を含む。第１回
のアクセスの間アドレス＞8000から＞8005の内容が読出
され、表示プロセツサ12に転送される。次の行の開始ア
ドレスは＞8030で、行40の開始アドレスは＞9008であ
る。 第12図は、表示すべき行の記述に対応するアドレスPZ
AとアトリビユートATTRが定められている列制御ゾーン
を列制御メモリMGLがその内容に従つて選択することを
示している。ゾーンは表示に応じて多かれ少なかれ広く
なる。例えば、スクリーンの最初の４行はアドレス＞20
0に記憶された唯一のアトリビユート「ATZ1」により定
められ、行25から80は異なるゾーンの５アトリビユート
記憶を必要とする。表示される各行に対して、列制御メ
モリに表示ゾーンの行のアドレスが見出される。 フレームの表示プロセスは行制御メモリの開始アドレ
ス「BAGT」＝0000により開始される。パレツト39の64配
置が表示ゾーンのメモリに記憶されたコードに対応する
カラーによりロードされる。 フレーム開始時に行制御メモリMGLのポインタPGTLは
ベース・アドレスBAGT（第13図及び第14図）により初期
化されなければならない。基準時間回路BTのアクセス・
クロツクは、フレーム同期信号STと行制御メメモリのポ
インタPGTLへベース・アドレス「BAGT」を転送する内部
サイクル「DMAサイクル」の間に開始する。表示に関す
る以下のアクセスは垂直可視ゾーンZVVの間にトリガさ
れる。 表示は一様色C1で定められる４行の区域１から開始す
る。垂直表示ゾーン「ZVV」の行同期信号SL（第15図及
び第16図）の間、アクセス要求「REQ GEST」は行制御メ
モリへのアクセス・サイクルをトリガする。「NADD」に
より選択されたポインタPGTLに含まれるアドレス＞0000
はDRAMのインターフエース14にロードするためバス６へ
転送される。同じ期間の間に、これは増加されポインタ
PGTLへ再ロードされる。 これらの信号「RAS」と「GAS」はこのアドレス＞0000
の読込を開始する。読取値＞0200はデータ・バス13とバ
ス６を介してポインタPGTCへロードされる。 一旦初期化されると、列制御ポインタPGTCは、可視化
アトリビユートとアクテイブ・ゾーンの表示される第１
行に対応して表示されるゾーンのアドレスが取出される
列制御メモリの第１語を指す。この操作は水平可視ゾー
ンEVH（第13図）の第１アクセスから実行される。 第１アクセス要求REQ GEST（第17図及び第18図）は水
平可視ゾーンZVHの開始時に基準時間回路BTにより発生
される。これはDMA15により値＞0200を予めロードされ
たポインタPGTCを用いた制御アクセスを開始する。列制
御メモリへのこのアクセスは２サイクルで実行され、こ
の数はアトリビユート・レジスタに予めプログラムされ
各GESTサイクルにDMA15のカウンタGES CYCLE NBに転送
される。読出された２語の各々はレジスタPGTCに含まれ
る値により指される。 各読出サイクルの間、メモリCROM22のアドレスRADDに
より選択されたポインタPGTCの内容は、一方ではメモリ
５のアドレス・マルチプレクサ14へロードするためバス
６に送信され（ロード信号ALD）、他方では加算器27で
増加するためバスP29を通して転送されてポインタPGTC
に再ロードされる。読出された第１語はデータ・バス13
とバス６を介してアトリビユート・レジスタ45へ転送さ
れる。第２語はCROM22からのアドレスNADDによりスタツ
クN28に選択された表示ゾーンPZAのポインタを初期化す
る。 第12図を参照すると、アドレス＞200ATZ1のアトリビ
ユートはパレツト39のベース・カラーC1、制御メモリの
第１読出の前の32アクセス、すなわち１行全体、表示プ
レーンの数（０）を定めることが理解できる。 スクリーンの行１から４に関しては、これらの行の表
示にゾーン・メモリが使用されないため列制御メモリの
位置PZAは利用されない。 行５の開始時に、行制御ポインタPGTLは＞0004に等し
い。同じプロセスにより、その内容はポインタPGTCへ転
送され、この行の列制御メモリへの第１アクセスに利用
される。アドレス＞202は行の２つのゾーン、すなわち
５×16点のカラー・マージンC1と27×16点のプレーンに
定められたテキスト・ゾーンに対応する２つの定義を有
する。 アトリビユートATZ2とアドレスは上述した方法に従つ
て列制御メモリから取出される。 アトリビユートATZ2列制御メモリの第１読出の５アク
セス前にパレツト39のベース・カラーC1と表示プレーン
数０を決定する。 この区域の間、メモリ・プレーンにアトリビユートが
与えられていないため４回のアクセスはサイクルVISUを
発生しない。第５アクセス時に、基準時間BTは、列制御
メモリから表示ゾーンの行とアドレスを制御する第２ア
トリビユートを取出す新たな要求REQ GESTを発生する。 アトリビユートATTEX（第12図）は列制御メモリの次
の読出の27アクセス前、すなわち行の残りの前にパレツ
ト39のベース・カラーを定め、プレーン数は１に等し
い。 第２アクセスGESTの間にアドレス・プロセツサ10へ転
送されるPZA＞7000の値を、進行中のアクセス後直ちに
開始されるVISUサイクルで用いる。サイクルVISUはアド
レス＞7000のゾーン・メモリからテキスト・ゾーンの開
始を定める単一プレーンの16点を取出す。 行25から80に用いられる原因は区域2,3,4に対して記
述したものと同一である。列制御メモリへのこれらのア
クセスが開始され、異なるゾーンの特性、すなわち表示
ゾーンのメモリへのアクセスがないベース・カラーC1の
ゾーン、りんごが記述されている表示ゾーン・メモリへ
の８回のアクセス時の３プレーンに定められるゾーン、
第１のものと同一の他のゾーン、いちごが記述されてい
る表示ゾーン・メモリへの８回のアクセス時の６プレー
ンに定められたゾーンの特性が取出される。 本装置は列制御メモリを有しているため、印字情報の
表示と、同一フレームにグラフイツク及び印字情報の容
易な混入を可能として、従つて本装置は現在使用されて
いる全ての印字表示規準（標準ANTIOPE,CEEFAX,CAPTAI
N,BILDSHIRMTEXT等）を容易に収容できることを理解さ
れたい。 本発明のこの面を以下に詳細に説明する。 印字モードでは、一般に上記の規準では以下の表に従
つて分配できる文字マトリクスが使用される（第19図も
参照）。 No. マトリクス（点） 色 可能な文字 １ 12×10 ２ 94 ２ ６×10 ４ 94 ３ ６×５ 16 94 ４ ６×10 ２ 94 ５ ６×５ ４ 94 ６ 12×10 ４ 47 ７ ６×10 16 47 第19図は、マトリクスを２つの分類ＡとＢに再分配で
き、その内のいくつかはDRGS（動的に再定義可能な文字
組）のタイプであることを示している。 マトリクスを表示するため、装置で利用されるマトリ
クスの全てが定義されている形メモリMF（第20図）とし
てDRAM5の一部を利用する必要がある。文字を表現する
色数に従つて、形メモリのみ又は複数枚のプレーンのマ
トリクスの色又は点を定めるメモリDRCSと関係する形メ
モリ（第20図のメモリMD）のどちらかを用いる。 分類Ａでは、全てのマトリクスはメモリMFで定義可能
である。 −マトリクス１。点はバツクグランウンド・カラーと形
カラーと直接関係し解釈され、バツクグラウンド・カラ
ーはレジスタ44（第2b図）により決定される。 −マトリクス４。形メモリMFの書込時に、点を水平方向
に倍加して12×10のマトリクスを得る。 −マトリクス２。マトリクスの各行の６点は４色を選択
する２ビツトにより定義される。 −マトリクス５。前のケースを参照するが、行を倍増し
てマトリクスの幅にモチーフを含める。 反対に、分類Ｂのマトリクスは、単一の２状態ビツト
により翻訳不能な２情報以上の要素により各点が定義さ
れているため形メモリのみでは処理不能である。 従つて、この場合各マトリクスはDRAMメモリの複数個
のゾーン、すなわち文字形状には形メモリで、色に関し
てはアトリビユートが記憶されている列制御メモリMGC
で定義される。分類Ｂの文字の表示は従つてDRAMメモリ
５への複数回の連続行アクセスを必要とする。 ここでグラフイツク及び印字情報を処理する表示プロ
セツサ12の概略図が詳細に表現されている第21図を説明
する。 第2b図は表示プロセツサがメモリ・プレーンの情報を
記憶する１組のレジスタ43を含んでいることを示してい
る。これは論理装置47の制御下で表示されるプレーン数
に応じて16ビツト語がロードされる。プレーン・レジス
タ43は、DMA15からの信号REQ VISUと同期した制御装置4
7により発生される信号TRANSFERTが現われる時にロード
されるシフトレジスタ42に接続される。 実施例では、最大６カラー・プレーンの表示が記述さ
れていて、従つて６個のプレーン・レジスタ43と６個の
シフトレジスタ42がある。 シフトレジスタ42は進行中の表示モードの関数として
メモリ・パレツト39のアドレスを処理する３個のマルチ
プレクサ48,49,50に接続される。マルチプレクサ48は
（上述した）グラフィツク・モードで使用され、マルチ
プレクサ49は印字モードで、マルチプレクサ50はマージ
ン・カラーの表示を実行する。 マルチプレクサ48,49,50の出力ADPAL0とADPAL5はパレ
ツト・メモリ39で記憶された64カラー・コードのアドレ
スを選択的に与える。マルチプレクサ48,49,50は各々制
御論理装置51で処理される信号MGEN,MTEN,CMENにより付
勢される。 アトリビユート記憶装置45は時分割バス６に接続され
た２個のアトリビユート・レジスタ52,53を含み、レジ
スタ52に関しては出力CM5からCM0によりマージン・カラ
ー・コードを、制御メモリMGへはサイクル当りのアクセ
ス回数を表す表示ビツトCGE1−０を、パレツト・メモリ
39のベース・カラーを決定するビツトMCF5とMCF4を与え
る。 これもバス６に接続されたレジスタ53は、印字表示用
の出力T1とT2、フレームのバツクグラウンド・カラーを
決定するビツトCF5からCF0、ビツトP2からP0により表現
されるプレーン番号コードを与える。 レジスタ・スタツク43はその下位８ビツトに関してバ
ツフア54に接続され、上位８ビツトに関してはDRAMバス
13に直接接続される。バツフア54は又DRAMバス13にも接
続され、印字モードで特に表示用にロードされることが
可能である。 論理装置51はグラフイツク又は印字表示モードを決定
するためのインターフエース７の制御レジスタ20（第2a
図）に接続される。このレジスタは信号CMGとCMTを与
え、その真理値表は以下の通りである。 真理値表１ モード CMG CMT グラフイツク １ ０ 印字８ビツト ０ ０ 印字12ビツト ０ １ グラフイツク・モードの動作は以下の通りである。 行マージンの表示前に、規準時間回路BTは信号CMEN＝
０を発生し、これはマルチプレクサ51を付勢してパレツ
トメモリ39へのカラーとマージン・アドレスを与える。
マルチプレクサ48,49はマージン表示の関は高インピー
ダンス状態にある。 マージン以外では、信号CMEN＝１で信号CMG＝０であ
るため、MGEN＝０である。この信号はマルチプレクサ48
をグラフイツク表示用に付勢する。 スクリーン上の16点の各群の情報を処理した語、すな
わち、信号REQ VISUが現われる度に、信号TRANSFERTが
プレーン・レジスタ43の内容をシフトレジスタ42へロー
ドする。 ２つのREQ VISU要求の間、DMA15で処理されたサイク
ルDMA VISUはDRMAメモリの制御信号RASとCASと共に以下
の方法で制御装置47の信号ETR1からERT6を発生する。 −要求REQ VISU（これは実施例では６回まで生じること
を想起されたい）の第１アクセスは信号EPR1を発生し、
メモリから抽出された16ビツトの語はスタツク43に第１
レジスタにロードされる。信号CTL0は「１」にセツトさ
れてマルチプレクサ48の第１セルを付勢する。 −DRAMメモリへの第２アクセスは信号EPR2を発生し、CT
L0が１にとどまる間信号CTL1は１にセツトされる。 これらの条件で、マルチプレクサ48の２つの最初のセ
ルが付勢される。 以後のアクセスは同様に処理され、表示される画像ゾ
ーンのプレーン数の関数として処理される。スタツク43
のレジスタは従つてロードされてマルチプレクサ48のセ
ルは信号CTL0からCTL5により付勢される。 各信号TRANSAERTはレジスタ43の内容をスタツク42の
各レジスタへロードし、その内容は基準時間回路BTから
の信号CKD（点クロツク）の速度でシフトされる。 マルチプレクサ48の各セルは入力PL5からPL0と入力CF
5からCF0を含み、これらの信号の内の１つの存在に応じ
て画像情報がパレツト・メモリ39の５ビツト・アドレス
に変換される。 例えば、表示に４プレーンを使用する場合、信号CTL
0,1,2,3が「１」にセツトされ、信号CTL4と５は「０」
にセツトされる。出力PL0からPL3はマルチプレクサ48の
セルの出力ADPAL0からADPAL3によりパレツト・メモリ39
のアドレスを決定するように選択される。信号CTL4と５
は０で、その補数CTL4とCTL5はビツトCF4とCF5によりパ
レツト・メモリのアドレスのビツトADPAL4と５を選択
し、ベース・カラーのビツトCFは列制御メモリMGCから
の「制御」サイクルによりロードされるレジスタ53から
来ている。 上述したように、印字モードは使用する規準に応じて
複数個のケースを考慮している。これらのケースは上記
真理値表Ｉに従つて信号CMGとCMTにより固定され、又以
下の真理値表に従つて信号T1とT2の関数として固定され
ている。 信号CMGとCMTは表示が行当り８又は12点マトリクスの
どちらで実行されるかを決定する。 信号CMG,CMT,T1,T2は論理装置51に印加され、ここで
印字モードではマルチプレクサ49へ印加される信号の設
定を制御する。信号T1,T2,CMTが「０」の時、信号、MTA
3,MTBA1,MTB2,MTB3も「０」にセツトされ、信号MTA1とM
TA2はスタツク42の最後のシフトレジスタの出力である
信号PL0の値を有する。 マルチプレクサ49の一部49cでは、０にセツトされた
信号MTA3とMTB3はパス０を選択するため、アトリビユー
ト・レジスタ52に予めロードされた信号MCF4とMCF5はパ
レツト39の入力ADPAL4とADPAL5へのベース・アドレスと
して印加される。 マルチプレクサ49の一部49b,49cでは、信号MTB1とMTB
2は０であり、信号MTA1とMTA2は信号PL0の極性を有す
る。 この信号の各「１」ビツトが入力ADPAL0からADPAL3上
のパレツトのアドレスを構成するマトリクスの特性カラ
ー（CC0からCC3）を選択する。各「０」ビツトはバツク
グラウンド・カラー（CF0からCF3）を選択する。 第22図は８ビツト表示の場合に制御メモリがアトリビ
ユート・レジスタ53の内容を作製する方法を概略的に表
わしている。各アクセスREQ VISUの間、レジスタ53は列
制御メモリMGCの対応するセルの内容によりロードさ
れ、列制御メモリは文字カラーの４ビツトCC0からCC3と
バツクグラウンド・カラーの４ビツトCF0からCF3を含
む。 スタツク42,43の最後のレジスタのみが形メモリMFに
含まれる情報を変換するために利用される。 行当り12ビツトのマトリクスを表示する時には信号CM
Pは「１」に、信号CMGは「０」とされる。 第23図は異なるフオーマツトを有するいくつかの文字
の表示を示している。 第１のマトリクスは文字IS0、すなわち12×10点のDRC
Sに関係する。 T1とT2＝０ MTB1＝０とMTB2＝０ CMT1＝０ MTA3＝１ 信号MAT2,MTA1,MTB3は論理装置51のゲート55により信
号PL0の極性を有する。 PL0＝０の場合 MTB1＝0,MTB2＝0,MTB3＝１ MTA2＝0,MAT1＝0,MTA3＝１ PL0＝１の場合 MTB1＝0,MTB2＝0,MTB3＝１ MTA2＝0,MAT1＝1,MTA3＝０ 第１の場合、バツクグラウンド・カラーの信号CF0か
らCF4はパレツト39に入力ADPAL0からADPAL4のアドレス
を印加させる。第２の場合には信号CC0からCC4はこれら
の同入力にアドレスを発生する。 アトリビユート・レジスタ52からの信号MCFSはパレツ
ト39のベース・カラーを選択する。 第２のマトリクスは４色を有する文字DRCSと関係す
る。T1＝0,T2＝1,CMT＝1,これから以下が生じる。 MTA1＝0,MTA2＝0,MAT3＝１ MTB1＝1,MTB2＝1,MTB3＝１ このように設定された信号はマルチプレクサ49で以下
を選択する。 −部分49aにはPL0とPL1 −部分49b,49cにはCF2からCF4とMCF5 後者はパレツト39でベース・カラーを決定し、含分49
aは２ビツトPL0とPL1により可能な４色の内のカラーを
選択する。 この型の文字を表示するため、列制御メモリMGCは各
要求REQ VISUで読出され、バツクグラウンド・カラーの
５ビツト、文字カラーの５ビツト、ビツトT1とT2を含む
（第23図）レジスタ53へ語READがロードされる。 本ケースのようにT2＝１の時、形メモリは文字形自体
ではなく、DAM5の他のゾーンに設けた文字メモリ（図示
せず）のアドレスを含む。 信号REQ VISUに続く第１サイクルDMA VISUの時に、ア
ドレス・プロセツサ10のポインタPZAによりアドレスさ
れる形メモリMFのセルの内容は、メモリCROM22の信号T2
により決定されるマイクロコードのためアドレス・プロ
セツサへ転送される。DRAMメモリの２回のアクセスはア
ドレス・プロセツサ10により順次順序付けられてマトリ
クスDRCSの点の色に対応する12ビツトの２語を文字メモ
リから抽出する。２語はスタツク43（第21図）の最初の
２レジスタへ転送され、これらのレジスタの内容は以後
のアクセス時にスタツクの２レジスタへロードされる。
これらのレジスタの情報はマルチプレクサ49の一部49a
へ印加される信号PL0とPL1を得るため点クロツク速度で
シフトすることにより取出される。 第３のマトリクスは半分の分解能の４色文字を含む
（行当り６点のみ）。この分解能はビツトT1の状態によ
り定まる（上のレベルで）。この条件下で、スタツク42
のシフトレジスタは点クロツク周波数（CKD）の半分の
シフト信号を受取る。T1＝１でT2＝0,これから以下が生
じる。 MTA＝1,MTA2＝0,MTA3＝１ MTB＝1,MTB2＝1,MTB3＝１ これから、マルチプレクサ49はアドレスADPAL0とADPA
L1のPL0とPH0とアドレスADPAL2からADPAL5のCF2,CF3,CF
4,MCF5を決定する。 この４つのカラー・アドレスは形メモリMFから信号EP
R1により選択されるスタツク43のプレーン・レジスタへ
12ビツトの語を連続的にロードすることにより得られ
る。次のアクセスの間、この語はスタツク42に対応する
シフトレジスタへ転送されて信号PL0とPH0を発生する。 このため、スタツク・レジスタ42,43は２部分でロー
ドされ、ビツトBD15からBD10は各レジスタの右側に配置
され、一方バツフア54はビツトBD9からBD4を左側にロー
ドする。PH0がシフトレジスタの第８ビツトに現われ、P
L0が第16ビツトに現われると、半分の周波数でシフトし
ている２つの情報要素PL0とPH0はパレツト39中で前述の
方法に従つて４色の中から１色を選択する。 第４のマトリクスは半分の分解能の16色を有するDRCS
型の文字を含む。 ビツトT1とT2は以下を選択する。 MAT1＝1,MTA2＝1,MTA3＝１ MTB1＝1,MTB2＝1,MTB3＝１ マルチプレクサの一部49a,49bはPL0,PH0,PL1,PH1に対
してアドレス・ビツトADPAL0とADPAL1を選択する。 マルチプレクサの一部49cはパレツトのベース・カラ
ーに対してCF4とMCF5を選択する。 以上から、印字モードでも本装置は非常に柔軟で、最
小のメモリ容量で全ての既知印字規準の表示を可能とす
ることになる。 グラフイツク及び印字表示モードでは、各制御メモリ
の他のベース・アドレスへフレームを単純に変更するこ
とにより本発明は垂直又は水平の容易な画像処理を提供
する。従つて画アニメーシヨンを得ること、色をロード
すること、画像をスクロールすること等が可能となる。
されるビデオ映像用の表示装置に関係し、この装置はビ
デオ・ゲーム、テレテキスト・ネツトワーク等を含むデ
ータ処理装置の映像表示に特に有用である。 ＜従来の技術＞ 本出願人により1983年４月25日提出された仏国特許出
願第8306741号は、各フレームに表示される映像データ
を記憶する複合メモリを含み、このメモリはスクリーン
を制御するビデオ信号プロセツサとメモリと関連して映
像を合成する中央処理装置へ接続されており、表示され
る点に関連するデータのメモリからの取出は掃引と同期
した基準時間装置の制御下で実行される装置を記述して
いる。 この装置では、複合メモリはスクリーンの各行に表示
される情報に関連するデータ語を記憶する制御メモリ
と、１対以上の行間のスクリーンの特定域に表示される
明白な情報に関係するデータを記憶するゾーン・メモリ
とを含む。表示されるデータはビデオ・データ・プロセ
ツサの一部である整合装置により記憶データからスクリ
ーン上に組立てられる。 このような装置では、複合メモリの寸法は相当減少
し、所要集積回路の数を減少できる。 ＜発明が解決しようとする問題点＞ 本発明の目的は、スクリーン上に映像を表示するため
記憶しなければならない情報量をさらに減少させる上記
型式の装置を提供することである。 ＜問題点を解決するための手段＞ 本発明は従つて行別及び点別フレーム掃引により表示
スクリーン上にビデオ映像の表示をする装置に関係し、
この装置は各フレームに表示される映像データを記憶す
る複合メモリを含み、この複合メモリはスクリーンを制
御するビデオ表示プロセツサと、前記メモリと関連して
映像を合成する中央処理装置とアドレス・プロセツサと
に接続され、表示される点に関係するデータのメモリか
らの取出しはスクリーン掃引と同期した基準時間装置
と、メモリを用いる装置中の異なる装置間でアクセス時
間を割当てるメモリへのダイナミツク・アクセスの制御
装置との制御下にあり、前記複合メモリは一方では表示
される像を構成する行又は一群の行のデータ語を記憶す
る第１制御メモリを含み、この各語はこの行に関するデ
ータを含み、他方で認知可能な情報が表示される映像の
区域に排他的に関係する映像データの記憶用のゾーン・
メモリを含み、表示時にこれら２種のメモリからのデー
タを取出しを整合するよう装置が設けられ、フレームの
表示の間前記第１制御メモリはこのフレームの各行に関
係するアドレス値を含み、前記複合メモリは第１の制御
メモリに含まれるアドレス値によりアドレス可能な第２
の制御メモリを含み、各々のアドレスで第１制御メモリ
の各アドレスの値に対応する行の内容を特徴づける少な
くとも第１の表示アトリビユート・データ語を含むこと
を特徴とする。 ＜実施例＞ 本発明は以下の説明により詳細に記述されている。 第１図は本発明を用いた図化装置の非常に簡単な概略
図を示す。この装置は以下のような複数個の装置を含
む。 −中央処理装置１、CPU、これはCPUのメモリに記憶した
プログラムにより装置の全ての動作を制御する。 −ビデオ表示プロセツサ２、VDP、これはバス３と制御
線４によりCPUと通信し、バス３上のアドレス及びデー
タ情報循環は本出願人により1983年２月25日提出の仏国
特許出願第8303142号に記載の方法に従つて時分割多重
化されている。 −ダイナミツク・ランダム・アクセス・メモリ５、DRA
M、これは時分割的にバス６により装置の他の装置と通
信し、このバスはインターフエース７を介してCPU1に接
続される。 −従来のテレビ又は従来のモニタである表示装置８で、
この装置は例えば陰極線管により本発明に従つて装置で
処理された可視情報を表示するようにされている。 −外部装置９、又はデイドン（didon）これにより本発
明の装置は例えば無線テレビ・チヤネル、電話線、等に
より例えば装置に接続されたテレテキスト送信源である
外部情報源と通信する。 ビデオ表示プロセツサはアドレス・プロセツサ10と、
例えば映像の形の変化を得るため装置８のスクリーンの
点を操作する点プロセツサ11と、表示プロセツサ12とを
含み、これらの装置は互いにデータのみが循環する時分
割バス６とバス13を介して通信する。 バス6,13はDRAM5へ向けられたデータとアドレスを多
重化するインターフエース14を介してDRAMメモリ５へ接
続される。 DRAMメモリ５へのダイナミツク・アクセスの制御装置
15も設けられている。この装置は本出願人により1983年
２月25日出願の仏国特許出願第8303143号と仏国特許第2
406250号に詳細に記述されており、この装置は以後DMA
回路15と呼ぶ。加えて、表示プロセツサと関連し、DMA1
5、テレビ・モニタ８、表示プロセツサ自体と通信する
基準時間回路BTが設けられている。 バスを通して送信されるアドレスは、一方ではCPU1が
このメモリと直接通信する時にDRAMメモリ５のアドレス
として用いられ、これにより連続するデータ・フイール
ドを用いてメモリに読取書込可能であり、他方では連続
するデータ・フイールドに含まれるデータを処理するた
めVDP2を特定の形態にする命令フイールドとて用いられ
るように、線路４に送信される信号自体の制御下で情報
を運ぶ単一の多重化バス３によりCPU1がVDP2と通信する
ことは既に上記してある。 特に、前記仏国特許出願第8303142号では、バス３を
通過する情報の各々は２個の情報フイールドを有し、信
号AL（アドレス・ラツチ）により付勢される第１のもの
は、DRAM5の直接アクセス用のアドレス又はVDP2により
解釈される命令のどちらかを運ぶ。信号EN（イネーブ
ル）により付勢される第２のフイールドは２方向の内の
一方にバスを横切るデータを含み、その方向は信号R/W
（読取／書込）により決定される。第１フイールド（メ
モリへのアドレス又は解釈された命令）により、データ
はメモリへ送られるか又はメモリから来るか、又はVDP2
により使用されてこれを２つの処理状態（第３図）の内
の一方とする。 本明細書で記述するDRAM5はベース・アドレスから始
まつてアドレスされる複数個のゾーンを有する複合メモ
リである。このメモリは少なくとも１つの頁メモリ5a、
行と列の制御用メモリ5b,5c（この点に関して、本出願
人の名儀で本願と同一日に提出された特願「行別及び点
別掃引によりスクリーン上にビデオ映像を与える表示装
置」）を参照されたい）、少なくとも１つのゾーン・メ
モリ5d、少なくとも１つの形メモリ5e、印字文字メモリ
5f、互いの各種処理速度、特に中央処理装置１と外部チ
ヤネル９の速度を適合させるバツフア・メモリ5g（この
点に関してはヨーロツパ特許公開第00054490号を参
照）、オプシヨンとしてCPU1のアセブリ言語でプログラ
ムされたメモリ5h等から構成されている。これらのメモ
リ・ゾーンの全てはVDP2の内部装置とCPU1によりアクセ
ス可能であり、これらのアクセスはCPU1自体又はメモリ
へのダイナミツク・アクセス用素子15（これに関しては
仏国特許出願第8306741号参照）により制御される。以
下の説明をより容易に理解するためには、ここでDMA回
路15の動作を簡単に概観しておくことが有用である。 この回路は装置のユーザ、すなわちCPU1とVDP2の各装
置の優先度に応じてDRAM5へのアクセス時間を分配す
る。DMA回路15は単一サイクル（単サイクル）又は一連
の連続サイクル（多重サイクル）のどちらかでこれらの
ユーザの各々によりメモリへのアクセスを要求される。
後者の場合、DMA15は単一の行アクセス信号（RAS）のみ
を用いつつ列アクセス信号（CAS）によりメモリへの特
定数のアクセスを制御可能である。これは例えば本装置
がスクリーン上に全頁の表示の用意をしている時、かつ
連続であるが非常に大量のメモリ位置をアクセスする必
要のある時、これに関してはその行の全てのアクセスの
間行アドレスを同一に保持しつつ列アドレスを各回舞に
一単位だけ増加させることのみが必要であるという点か
ら非常に有用である。メモリ５の全てのアクセス処理は
DMA回路15により決定されることに注意すべきである。 ここで第2a図及び第2b図に示される概略をより詳細に
調べることにする。 インターフエース７はCPU1を間接アクセスの時VDP2
へ、又は直接アクセスの時はDRAM5へ選択的に接続す
る。これは各アドレス・フイールドを解釈可能である。 インターフエース７はバス３に接続されたデコーダ16
を含み、16本の出力を含み、最小位２ビツトに対応する
その内の４本はインターフエースの４個のレジスタを付
勢するために用いられる。これらのレジスタは以下の通
りである。 −ENCPUAにより付勢されるアドレス転送レジスタ17、 −信号ENCPUDにより付勢されるデータ転送レジスタ18、 −ENSTにより付勢されるステータスレジスタ19（STATU
S）、 −ENCTにより付勢される制御レジスタ20。 これら４個のレジスタはその対応する制御入力へ印加
される信号R/W（書込に対してR/W＝０）により読取書込
が制御される。 アドレス・フイールドの下８ビツト（第３図）により
数が256−４＝252である解釈アドレスから生じる他の命
令は、インターフエース７の一部であり、かつデコーダ
16のある出力とアドレス・プロセツサ10との間、又この
プロセツサの一部である読取専用メモリCROM22のアドレ
ス入力へ接続されているレジスタFGによりフオアグラウ
ンド・サイクルを実行するようにされている。 バツクグラウンド・レジスタと呼ばれるインターフエ
ース７のレジスタ23は、アドレス・フイールドにより指
定された時に命令BGをロードされ、その解釈はいくつか
のバツクグラウンドBGサイクルを必要とする。インター
フエース７の動作の詳細な説明と命令FGとBGの解釈は本
出願人により本願と同一日に提出された「行別及び点別
ビデオ・フレーム掃引によるスクリーン上へ可視情報を
表示する方法と装置」という名称のフランス特願にあ
る。 メモリCROM22の他にアドレス・プロセツサは、時分割
バス６に接続された転送レジスタ26を介して16ビツトで
ロードされ読取られるNRAM及びPRAMと呼ばれる２個のレ
ジスタ・スタツク24,25を含む。各スタツクは算術及び
論理装置ALU27に接続され、このALU自体は転送レジスタ
26によりバス６へ、そして２本の16ビツト・バス28,29N
とＰへ直接接続されている。アドレス・プロセツサは主
にメモリ５をアクセスするためVDPにより発生されるア
ドレスの全てを与え計算するために用いられる。 レジスタ21FG又はレジスタ23BGのどちらかに含まれる
命令の一部によりアドレスされた時、メモリ22は記憶さ
れたマイクロ命令を選択し、スタツク24,25の１個以上
のレジスタ、ALU27での算術又は論理演算、及びレジス
タ26による転送を付勢する。ALU27の演算は、残り（CI
＝０、１、又は２）又はバネＰ又はN28,29上の又はこの
２本のバス間の加算又は減算を選択出来る５ビツトのマ
イクロ命令により制御される。 制御メモリCROM22は各バス及びレジスタ間のデータと
アドレスの転送用にVDP2の他の装置を制御するための信
号も与える。CROM22にアドレスされたマイクロ命令はメ
モリ・アクセスの相対優先順位を設定するため線路30上
のRMA15により時分割でその度に付勢される。本明細書
の場合、以下の順序で６つの優先順位が設定されてい
る。 1. CPU−FG 2. 外部路（デイドン９） 3. 表示制御 4. 表示（表示プロセツサ16） 5. メモリ５リロード 6. CPU BG 以上から、フオアグラウンド・サイクル FGはCPU1に
よりメモリへの直接アクセス又はVDP2の内部レジスタへ
のアクセスに用いられ、これは一時にメモリと単一の16
ビツト語の交換に用いられる。 バツクグラウンド・サイクルBGはより低い優先度、す
なわちVDP2が他のユーザ用に実行する他のサイクルを有
していな時に実行される。BGサイクルはCPUによりサイ
クルFGで又はVDP2のどちらかにより開始される。サイク
ル又は一群のサイクルを開始したのがCPUである場合、
例えばメモリ５中に一群の語の偏位があり、サイクルFG
の後再びCPUに介入することなくこの演算が実行される
ため、CPUはBGサイクルの実行の間FGを処理し続けるこ
とが可能であり、この全ては設定した優先度でDMA15に
より制御される（この場合割込があり、次いでBGサイク
ルの実行再開がある）。 この配列の相当な利点は、メモリの各ユーザがそれ自
身の速度で、他のユーザに干渉されることなく作業通信
が可能である点であり、DMが全ての場合に適当な優先度
で実行している。 DRAM5のインターフエース14はメモリCROM22のマイク
ロ命令により与えられる信号と回路DMA15からの信号RAS
とCASにより制御された２個の転送レジスタ31,32を含
み、DRAMへの又はそれからのバス６のデータとアドレス
・フイールドを転送する。データは又バス６を介して転
送されるアドレスバス13からメモリへ、アドレス・プロ
セツサ10からレジスタ32へも直接転送される。 点プロセツサ11は16語16ビツトRAMメモリ34を含み、
その行はアドレスYOからYNによりアドレス可能である。
しかしながら、点プロセツサは画素の真正の処理を可能
とするためさらにより複雑な構造を有することも可能で
あることが認められる。このような場合、本出願人の名
儀で本願と同日に出願された「行別及び点別フレーム掃
引によるビデオ表示装置の点プロセツサ」という題を特
許出願に記載のプロセツサも使用可能である。 点プロセツサ11は又信号CASにより内容をダウン・カ
ウントするBGレジスタ23から前ロード可能なアドレス・
レジスタ35を含む。このレジスタは又線路37により転送
レジスタ36を制御して必要に応じてRAM34のアドレスの
内容をバス13に転送する。 表示プロセツサ（その詳細な説明は以下に述べる）は
モニタ８を制御するために用いられる強度レベルに５ビ
ツト時間信号（チヤネルRVB）を変換する３個のデイジ
タル／アナログ変換器の組38を含む。本明細書で記述す
る実施例では32の色レベルが得られる。 変換器38は「カラー・パレツト」と呼ばれるメモリ39
の読取出力に接続され、その内容はCPUプログラムの関
数としてCPU1により動的に修正される。この点に関し
て、メモリ39は時分割バス６へ接続されたデータ及びア
ドレス・レジスタ40,41からロードされる。 RAMメモリ39はシフトレジスタの群42によりアドレス
され、レジスタの出力はこのメモリに接続され、その入
力クロツクCKD（シフト速度）は基準時間BTに接続され
る。通常、シフト周波数は点をスクリーンに表示する周
波数に等しい。 シフトレジスタ42は２つの方法、すなわち「プレーン
・レジスタ」と呼ばれるレジスタ群43と、アトリビユー
ト記憶用装置45の一部を形成する「基準色レジスタ」と
呼ばれるレジスタ44によりロード可能である。プレーン
・レジスタ43は点プロセツサ11から、又はバス13により
DRAMメモリ５からロードされ、装置45はバス６により例
えばメモリ５から又はCPU1からロードされる。 表示プロセツサの動作原理は、表示すべき各行の合成
データが記憶されている制御メモリによる像表示に関す
るFR8306741号に記述されている。 頁メモリに各３重のRVBの画像点の異なるデータを表
示の前に記憶しなければならない場合に必要なものと比
較して、相当量のメモリ容量を節約する表示方法を簡単
に以下に概観する。 第４図はメモリ・プレーンの利用を図示する図であ
る。これは画像点が頁メモリに記憶される方法の図解を
可能とする抽象概念図である。 各面はこのスクリーンの完全な可視ゾーンを表わし、
１つがスクリーンの各画像点のメモリ・セルより構成さ
れる。セルはDRAM5の一部で、アドレスが既知であるな
らメモリ回路中で任意の方法で物理的に分布されてい
る。 点の色はメモリ・プレーン中で同一の座標を有するセ
ルC1からCNの「重ね合せ」により表現可能である。 メモリ・プレーンの同一座標のセル内容が読出された
場合、パレツト・メモリ39のアドレスとして作用する２
進カラー・コードが得られ、そのアドレスはデイジタル
／アナログ変換器38に印加される５ビツト群に分配され
る15ビツト語（本明細書で考慮している例）に対応して
いる。 使用プレーン数は表示中変化できる。例えば、像が２
色のみから構成されていたとすると、この場合第１の色
に「１」ビツトを他の色に「０」ビツトを割当てた単一
メモリ・プレーンで十分である。本装置は従つて一組の
色から各点を定義でき、色数は２のｎ乗で、ｎはメモリ
・プレーンの数である。実施例ではｎ＝６であり、従つ
て２の６乗＝64の異なる色がスクリーンの各点に表示可
能である。 このように定めたメモリ・プレーンは映像バツクグラ
ウンドの色を定めるバツクグラウンド・プレーンと関係
している。 この色は自動的に可視域に現われる。それはレジスタ
44中の表示すべき全フレームによりコード化され、レジ
スタ44の内容は、異なるバツクグラウンド情報を表示し
ようとする時にプレーン・レジスタ43の内容をロードす
るのでない限りシフトレジスタ42中の点クロツクの速度
で進行する。実施例は16ビツト装置であるため、カラー
情報のメモリからの取出は一時に16画像点の16ビツトで
実行されることに注意されたい。又、パレツト・メモリ
の内容は動作中変更可能であり、従つてメモリに印加さ
れる各アドレス・コードは実際に表示されている同じ色
には必ずしも対応しないことにも注意されたい。 第５図は表示用に実行される各種操作を配したビデオ
・フレームの概念図である。フレーム及び行同期信号か
ら全ての所要時間信号を処理するのは基準時間回路BTで
ある。 フレームは３つの同心ゾーンから構成される、すなわ
ち、中央の可視ゾーン、マージン・ゾーン、外部補償ゾ
ーンで、これらは全ての既知型式のモニタや表示装置の
画像定義に適合している。 マージン・ゾーンの色は、マージン・ゾーンに対応す
る各行の表示期間の間のみ付勢されるマージン・レジス
タ46（第2b図）で各フレーム毎に定義される。 DRAMメモリ５から表示すべき情報を取出すためには、
装置はアドレス・プロセツサ10のスタツク24,25の一部
を形成する各種ポインタを用いる。 第６図は全ての装置表示モードを実行する基準時間回
路BTにより発生される信号のタイミング線図である。 第１の表示モードは「フル頁」と呼ばれ、DRAMメモリ
５中に表示するフレームに関する全ての表示情報を記憶
し、一枚以上のカラー・プレーンの点データを対応する
アドレスから連続的に読出すことから構成される。この
モードでは、表示文字はフレーム表示の間に変化しな
い。 表示前に、アトリビユート・データは対応するCPUサ
イクルによりアトリビユート記憶装置に記憶されるた
め、この装置はマージン・カラーのコード、パレツト・
メモリ39をアドレスするベース・アドレス、表示用カラ
ー・プレーンの枚数、可視ゾーンのバツクグラウンド・
カラー・コードを含む。 フレーム同期パレスが現われると、頁が記憶されてい
るメモリ・ゾーンのベース・アドレスBAZAがスタツク24
のポインタPZA（第７図）へ転送される。スクリーンの
アクテイブ・ゾーンの間、基準時間回路BTにより形成さ
れDMA回路15により処理された各アクセス要求REQVISU
（詳細はFR8303143号参照）は現在のアドレスPZAから装
置45にプログラムされたプレーン数に対応する語数を読
出す。実施例の16ビツト・フオーマツトでは、各アクセ
ス要求REQVISUはスクリーンの16点からなるグループに
対応する。例えば、今の場合、選択されたプレーン数は
４であるため、各アクセス要求はメモリから16ビツトの
４語を取出す。スクリーンの各点は従つて４ビツトによ
り定義され、該４ビツトは、16色の中から１色を選択す
るために、レジスタ42、43によりクロツクの速度でパレ
ツト・メモリ39へアドレスとして印加される。アドレス
・プロセツサ10はメモリから各語の取出時にポインタPZ
Aを増分させる。 各画像点は選択したメモリ・プレーン数に等しいビツ
ト数で記述されるため、この表示モードは大量のメモリ
を使用する（６メモリ・プレーンでは、60kバイトを必
要とする）。 通常、表示すべき頁には、多数の点が共通の特性を有
している。例えば、画像の大きなゾーンは一様な色で、
認知可能な情報が現われる他のゾーンの枠としての役割
を果たす。 従つて、DRAMメモリの一部を制御メモリとして用い、
この制御メモリをゾーン・メモリを形成する他の部分と
関係づけることによりフレームの表示に必要なメモリを
相当減少させることがしばしば可能である。それ故ゾー
ン・メモリは前述したように映像ゾーンのみの点に関す
る情報を頁メモリの方法でロードされ、ゾーンの他の部
分の全ては一行以上の全ての画像点に関する情報を含む
語の形式で記憶されている（FR8306741号参照）。 本発明によると、DRAMメモリ５の一部は、各フレーム
行の語を記憶する第１部分の画像と列部分に関するデー
タを記憶する第２部分とを含む制御メモリとして構成さ
れる。この制御メモリは又認知可能な情報のゾーン・メ
モリとも関係する。 第８図は「ゾーン・アトリビユートによるグラフイツ
ク・モード」と呼ばれるこの表示モードを図示する線図
である。 この表示モードでは、行制御メモリMGL、列制御メモ
リMGC、ゾーン・メモリMZが用いられる。この後者のメ
モリには、一枚以上のカラー・プレーンと共に画像の認
知可能な情報が記憶される。 行制御メモリMGLはその機能として列制御メモリMGCの
一部の組立てを有し、列制御メモリはゾーン・メモリMZ
を構成する部分頁メモリを組立てる。第2a図と第2b図の
回路はこれらのメモリの内容から、フレームがスクリー
ンに現われる時に考えているフレームを再構成する。 列制御メモリMGCに含まれるデータは、記憶装置45へ
ロードされるアトリビユートと、必要なら画像中の対応
位置に配置されるゾーンを指定するゾーン・アドレスPZ
Aを含む。アトリビユート・データはパレツト・メモリ
のベース・アドレス、カラー・パレツトの数、ゾーンを
表示するために実行されるアクセス数を含む。 行制御メモリMGLは行同期信号の間各行を連続的に読
出す。このメモリは例えば各16ビツトの250語を含む。 メモリMGCでアトリビユート・データ内に記憶された
アクセス数は装置45の一部を形成するアクセス・カウン
タへロードされる。第９図及び第10図はゾーン・アトリ
ビユートによるグラフイツク表示モードのスクリーン上
の画像の表示例を図示する。この例は各々以下のものを
表わすスクリーンの80行を有する。 −行１から４、一様な色C1の区域 −行５から20、一様なバツクグラウンド・カラー（区域
２と４）と２色で記されたテキスト（区域３）の３つの
区域２から４ −行20から25、一様な色C1の区域５ −行25から80、一様色な区域６、８色で定めたりんごを
表わす区域７、一様色の区域８、64色で定めたいちごを
表わす区域９、他の一様色の区域10 行80から始めて、画像は一様なバツクグラウンド・カ
ラーを有する区域を有するものとする。画像マージンは
第９図には図示していない。 第10図では、区域3.7.9のみが各画像点の特定の色情
報を有するシステム・メモリに定められている。区域３
は単一のカラー・プレーン上に、区域７は３プレーン
（３ビツト・コード＝８色）、区域９は６プレーン上に
定められている。 行制御メモリMGLは各行に対して列制御メモリMGLのア
ドレスを指すアドレスを含む。 このメモリのアドレスの各々は問題の画像域のアトリ
ビユートを記憶している。表示すべき次の行が同じ内容
を有している場合、この行に対応する行制御メモリの位
置の値は前の行と同様であり、従つて同じアトリビユー
トが利用される。このように、最初の４行に対応する第
９図のスクリーンの区域１はPGTC1により指されたアド
レス値により表示される。区域１は単一色により構成さ
れているため、アトリビユート語のみが利用され、ゾー
ン・メモリのゾーンのベース・アドレスに対応すべき値
位PZA1は利用されない。 アトリビユートATTR1は16ビツトでパレツト・メモリ3
9のベース・カラーC1、カラー・プレートの数（ここで
は０に等しい）、アクセス数（ここでは行当り512画像
点に対して32）を定義する。 バツクグラウンド行を表示するためには、ポインタ値
（PGTC1）、アトリビユートATTR1、３語の16ビツトであ
るゾーン・アドレスのみを必要とする。ゾーン・ベース
・アドエス語（PZA1）の使用は以下で説明する。スクリ
ーンの最初の４行では従つて全体で16ビツトの６語を必
要とし、一方フル頁表示モードでは32アクセス×６プレ
ーン×４行＝768語が必要となる。 スクリーンの第５行の開始時に、値PGTC2は、アトリ
ビユートATTRが区域２の特性を定める列制御メモリMGC
の第２行を指す。このアトリビユートはベース・カラー
情報（C1）、プレーン数（０）、アクセス数（５）、関
係するアドレスPZA2（利用せず）を含む。５回のアクセ
ス（80画像点）後、ポインタPGTCはATTR3とPZA3を取出
し、これらは区域３に対するベース・カラー（C2）、メ
モリ・プレーン数（１）、アクセス数（22）、表示すべ
き画像データを記憶してあるゾーン・メモリのアドレス
を定める。ゾーン・メモリのこの部分のベース・アドレ
スはPZA3であり、この値はゾーン・メモリからデータを
読出すため以下の22図のアクセスの間連続的に増加され
る。区域４では、行は再び単一色C1で表示される。 区域２から４は又行19までは行毎に与えられ、その後
区域５は区域１と同様に処理される。 区域６から10は各行毎に複数色のりんごといちごを表
示するため列制御メモリMGCへのアクセスを必要とす
る。 行（80）からスクリーンは区域１と５と同様に構成さ
れる。 第９図の画像をフル頁モード（行当り512点で512行の
スクリーンで表示すべき場合、行当り32アクセスの16ビ
ツトの98K語の頁メモリを必要とする。このような条件
下ではメモリ・プレーンを記述するのに16K語を必要と
する。 反対に、本発明による方法を用いた場合は以下のもの
が必要となる。 相当量の認知可能な情報を含む画像に対してはメモリ
寸法は非常に小さいことに注意されたい。もち論、この
メモリ寸法は認知可能な情報が増加すれば増大してくる
が、多くの画像列ではこの情報がスクリーンの50％以上
まで拡大することは殆んどない。 ここで第９図の画像の主要表示フエーズをより詳細に
記述することにする。 異なるメモリ・ゾーンの開始アドレスは以下の通り
（第11図及び第12図）（値は単なる例として選択された
ものであることに注意されたい） −＞0000 行制御メモリMGLに対して −＞0200 行制御メモリMGCに対して −＞7000 テキスト（１プレーン上に定められて２色を
得る）に対して −＞B000 りんご（３プレーン上に定められて８色を得
る）に対して −＞8000 いちご（６プレーン上に定められて64色を得
る）に対して フレーム表示の初期化フエーズは表示を制御するDRAM
メモリの異なる部分の内容と表示用VDP（２）を用意す
ることから構成される、すなわち、 −ベース・アドレス「BAGT」のロード −基準時間回路BTのパラメータのプログラム −パレツト・メモリ39のロード、 −ゾーン・アトリビユートによるグラフイツク動作モー
ドの選択 ゾーン・メモリの部分「テキスト」、「りんご」、
「いちご」はCPU（１）第2a図）によりロードさる。
「テキスト」の各行は１プレーン上に定められた27回の
アクセスを必要とし、27語の16ビツトを必要とする。形
を定める「０」と「１」ビツトは行＞7000からプログラ
ムされる。第２行は＞アドレス＞701B（10進の27＝16進
の1B）に位置する。最後の行の開始アドレスは＞7195で
ある。 「りんご」は３プレーンの８色で定義される。このゾ
ーンの各行は８回のアクセス、すなわち24語を含む。こ
のゾーンの第１回のアクセス時に読出されるプレーンの
内容はアドレス＞B000,＞B001,＞B002に位置している。
次の行の開始アドレスは＞B018である。 「いちご」は６プレーンの64色で定義され、このゾー
ンの各行は８回アクセス、すなわち48語を含む。第１回
のアクセスの間アドレス＞8000から＞8005の内容が読出
され、表示プロセツサ12に転送される。次の行の開始ア
ドレスは＞8030で、行40の開始アドレスは＞9008であ
る。 第12図は、表示すべき行の記述に対応するアドレスPZ
AとアトリビユートATTRが定められている列制御ゾーン
を列制御メモリMGLがその内容に従つて選択することを
示している。ゾーンは表示に応じて多かれ少なかれ広く
なる。例えば、スクリーンの最初の４行はアドレス＞20
0に記憶された唯一のアトリビユート「ATZ1」により定
められ、行25から80は異なるゾーンの５アトリビユート
記憶を必要とする。表示される各行に対して、列制御メ
モリに表示ゾーンの行のアドレスが見出される。 フレームの表示プロセスは行制御メモリの開始アドレ
ス「BAGT」＝0000により開始される。パレツト39の64配
置が表示ゾーンのメモリに記憶されたコードに対応する
カラーによりロードされる。 フレーム開始時に行制御メモリMGLのポインタPGTLは
ベース・アドレスBAGT（第13図及び第14図）により初期
化されなければならない。基準時間回路BTのアクセス・
クロツクは、フレーム同期信号STと行制御メメモリのポ
インタPGTLへベース・アドレス「BAGT」を転送する内部
サイクル「DMAサイクル」の間に開始する。表示に関す
る以下のアクセスは垂直可視ゾーンZVVの間にトリガさ
れる。 表示は一様色C1で定められる４行の区域１から開始す
る。垂直表示ゾーン「ZVV」の行同期信号SL（第15図及
び第16図）の間、アクセス要求「REQ GEST」は行制御メ
モリへのアクセス・サイクルをトリガする。「NADD」に
より選択されたポインタPGTLに含まれるアドレス＞0000
はDRAMのインターフエース14にロードするためバス６へ
転送される。同じ期間の間に、これは増加されポインタ
PGTLへ再ロードされる。 これらの信号「RAS」と「GAS」はこのアドレス＞0000
の読込を開始する。読取値＞0200はデータ・バス13とバ
ス６を介してポインタPGTCへロードされる。 一旦初期化されると、列制御ポインタPGTCは、可視化
アトリビユートとアクテイブ・ゾーンの表示される第１
行に対応して表示されるゾーンのアドレスが取出される
列制御メモリの第１語を指す。この操作は水平可視ゾー
ンEVH（第13図）の第１アクセスから実行される。 第１アクセス要求REQ GEST（第17図及び第18図）は水
平可視ゾーンZVHの開始時に基準時間回路BTにより発生
される。これはDMA15により値＞0200を予めロードされ
たポインタPGTCを用いた制御アクセスを開始する。列制
御メモリへのこのアクセスは２サイクルで実行され、こ
の数はアトリビユート・レジスタに予めプログラムされ
各GESTサイクルにDMA15のカウンタGES CYCLE NBに転送
される。読出された２語の各々はレジスタPGTCに含まれ
る値により指される。 各読出サイクルの間、メモリCROM22のアドレスRADDに
より選択されたポインタPGTCの内容は、一方ではメモリ
５のアドレス・マルチプレクサ14へロードするためバス
６に送信され（ロード信号ALD）、他方では加算器27で
増加するためバスP29を通して転送されてポインタPGTC
に再ロードされる。読出された第１語はデータ・バス13
とバス６を介してアトリビユート・レジスタ45へ転送さ
れる。第２語はCROM22からのアドレスNADDによりスタツ
クN28に選択された表示ゾーンPZAのポインタを初期化す
る。 第12図を参照すると、アドレス＞200ATZ1のアトリビ
ユートはパレツト39のベース・カラーC1、制御メモリの
第１読出の前の32アクセス、すなわち１行全体、表示プ
レーンの数（０）を定めることが理解できる。 スクリーンの行１から４に関しては、これらの行の表
示にゾーン・メモリが使用されないため列制御メモリの
位置PZAは利用されない。 行５の開始時に、行制御ポインタPGTLは＞0004に等し
い。同じプロセスにより、その内容はポインタPGTCへ転
送され、この行の列制御メモリへの第１アクセスに利用
される。アドレス＞202は行の２つのゾーン、すなわち
５×16点のカラー・マージンC1と27×16点のプレーンに
定められたテキスト・ゾーンに対応する２つの定義を有
する。 アトリビユートATZ2とアドレスは上述した方法に従つ
て列制御メモリから取出される。 アトリビユートATZ2列制御メモリの第１読出の５アク
セス前にパレツト39のベース・カラーC1と表示プレーン
数０を決定する。 この区域の間、メモリ・プレーンにアトリビユートが
与えられていないため４回のアクセスはサイクルVISUを
発生しない。第５アクセス時に、基準時間BTは、列制御
メモリから表示ゾーンの行とアドレスを制御する第２ア
トリビユートを取出す新たな要求REQ GESTを発生する。 アトリビユートATTEX（第12図）は列制御メモリの次
の読出の27アクセス前、すなわち行の残りの前にパレツ
ト39のベース・カラーを定め、プレーン数は１に等し
い。 第２アクセスGESTの間にアドレス・プロセツサ10へ転
送されるPZA＞7000の値を、進行中のアクセス後直ちに
開始されるVISUサイクルで用いる。サイクルVISUはアド
レス＞7000のゾーン・メモリからテキスト・ゾーンの開
始を定める単一プレーンの16点を取出す。 行25から80に用いられる原因は区域2,3,4に対して記
述したものと同一である。列制御メモリへのこれらのア
クセスが開始され、異なるゾーンの特性、すなわち表示
ゾーンのメモリへのアクセスがないベース・カラーC1の
ゾーン、りんごが記述されている表示ゾーン・メモリへ
の８回のアクセス時の３プレーンに定められるゾーン、
第１のものと同一の他のゾーン、いちごが記述されてい
る表示ゾーン・メモリへの８回のアクセス時の６プレー
ンに定められたゾーンの特性が取出される。 本装置は列制御メモリを有しているため、印字情報の
表示と、同一フレームにグラフイツク及び印字情報の容
易な混入を可能として、従つて本装置は現在使用されて
いる全ての印字表示規準（標準ANTIOPE,CEEFAX,CAPTAI
N,BILDSHIRMTEXT等）を容易に収容できることを理解さ
れたい。 本発明のこの面を以下に詳細に説明する。 印字モードでは、一般に上記の規準では以下の表に従
つて分配できる文字マトリクスが使用される（第19図も
参照）。 No. マトリクス（点） 色 可能な文字 １ 12×10 ２ 94 ２ ６×10 ４ 94 ３ ６×５ 16 94 ４ ６×10 ２ 94 ５ ６×５ ４ 94 ６ 12×10 ４ 47 ７ ６×10 16 47 第19図は、マトリクスを２つの分類ＡとＢに再分配で
き、その内のいくつかはDRGS（動的に再定義可能な文字
組）のタイプであることを示している。 マトリクスを表示するため、装置で利用されるマトリ
クスの全てが定義されている形メモリMF（第20図）とし
てDRAM5の一部を利用する必要がある。文字を表現する
色数に従つて、形メモリのみ又は複数枚のプレーンのマ
トリクスの色又は点を定めるメモリDRCSと関係する形メ
モリ（第20図のメモリMD）のどちらかを用いる。 分類Ａでは、全てのマトリクスはメモリMFで定義可能
である。 −マトリクス１。点はバツクグランウンド・カラーと形
カラーと直接関係し解釈され、バツクグラウンド・カラ
ーはレジスタ44（第2b図）により決定される。 −マトリクス４。形メモリMFの書込時に、点を水平方向
に倍加して12×10のマトリクスを得る。 −マトリクス２。マトリクスの各行の６点は４色を選択
する２ビツトにより定義される。 −マトリクス５。前のケースを参照するが、行を倍増し
てマトリクスの幅にモチーフを含める。 反対に、分類Ｂのマトリクスは、単一の２状態ビツト
により翻訳不能な２情報以上の要素により各点が定義さ
れているため形メモリのみでは処理不能である。 従つて、この場合各マトリクスはDRAMメモリの複数個
のゾーン、すなわち文字形状には形メモリで、色に関し
てはアトリビユートが記憶されている列制御メモリMGC
で定義される。分類Ｂの文字の表示は従つてDRAMメモリ
５への複数回の連続行アクセスを必要とする。 ここでグラフイツク及び印字情報を処理する表示プロ
セツサ12の概略図が詳細に表現されている第21図を説明
する。 第2b図は表示プロセツサがメモリ・プレーンの情報を
記憶する１組のレジスタ43を含んでいることを示してい
る。これは論理装置47の制御下で表示されるプレーン数
に応じて16ビツト語がロードされる。プレーン・レジス
タ43は、DMA15からの信号REQ VISUと同期した制御装置4
7により発生される信号TRANSFERTが現われる時にロード
されるシフトレジスタ42に接続される。 実施例では、最大６カラー・プレーンの表示が記述さ
れていて、従つて６個のプレーン・レジスタ43と６個の
シフトレジスタ42がある。 シフトレジスタ42は進行中の表示モードの関数として
メモリ・パレツト39のアドレスを処理する３個のマルチ
プレクサ48,49,50に接続される。マルチプレクサ48は
（上述した）グラフィツク・モードで使用され、マルチ
プレクサ49は印字モードで、マルチプレクサ50はマージ
ン・カラーの表示を実行する。 マルチプレクサ48,49,50の出力ADPAL0とADPAL5はパレ
ツト・メモリ39で記憶された64カラー・コードのアドレ
スを選択的に与える。マルチプレクサ48,49,50は各々制
御論理装置51で処理される信号MGEN,MTEN,CMENにより付
勢される。 アトリビユート記憶装置45は時分割バス６に接続され
た２個のアトリビユート・レジスタ52,53を含み、レジ
スタ52に関しては出力CM5からCM0によりマージン・カラ
ー・コードを、制御メモリMGへはサイクル当りのアクセ
ス回数を表す表示ビツトCGE1−０を、パレツト・メモリ
39のベース・カラーを決定するビツトMCF5とMCF4を与え
る。 これもバス６に接続されたレジスタ53は、印字表示用
の出力T1とT2、フレームのバツクグラウンド・カラーを
決定するビツトCF5からCF0、ビツトP2からP0により表現
されるプレーン番号コードを与える。 レジスタ・スタツク43はその下位８ビツトに関してバ
ツフア54に接続され、上位８ビツトに関してはDRAMバス
13に直接接続される。バツフア54は又DRAMバス13にも接
続され、印字モードで特に表示用にロードされることが
可能である。 論理装置51はグラフイツク又は印字表示モードを決定
するためのインターフエース７の制御レジスタ20（第2a
図）に接続される。このレジスタは信号CMGとCMTを与
え、その真理値表は以下の通りである。 真理値表１ モード CMG CMT グラフイツク １ ０ 印字８ビツト ０ ０ 印字12ビツト ０ １ グラフイツク・モードの動作は以下の通りである。 行マージンの表示前に、規準時間回路BTは信号CMEN＝
０を発生し、これはマルチプレクサ51を付勢してパレツ
トメモリ39へのカラーとマージン・アドレスを与える。
マルチプレクサ48,49はマージン表示の関は高インピー
ダンス状態にある。 マージン以外では、信号CMEN＝１で信号CMG＝０であ
るため、MGEN＝０である。この信号はマルチプレクサ48
をグラフイツク表示用に付勢する。 スクリーン上の16点の各群の情報を処理した語、すな
わち、信号REQ VISUが現われる度に、信号TRANSFERTが
プレーン・レジスタ43の内容をシフトレジスタ42へロー
ドする。 ２つのREQ VISU要求の間、DMA15で処理されたサイク
ルDMA VISUはDRMAメモリの制御信号RASとCASと共に以下
の方法で制御装置47の信号ETR1からERT6を発生する。 −要求REQ VISU（これは実施例では６回まで生じること
を想起されたい）の第１アクセスは信号EPR1を発生し、
メモリから抽出された16ビツトの語はスタツク43に第１
レジスタにロードされる。信号CTL0は「１」にセツトさ
れてマルチプレクサ48の第１セルを付勢する。 −DRAMメモリへの第２アクセスは信号EPR2を発生し、CT
L0が１にとどまる間信号CTL1は１にセツトされる。 これらの条件で、マルチプレクサ48の２つの最初のセ
ルが付勢される。 以後のアクセスは同様に処理され、表示される画像ゾ
ーンのプレーン数の関数として処理される。スタツク43
のレジスタは従つてロードされてマルチプレクサ48のセ
ルは信号CTL0からCTL5により付勢される。 各信号TRANSAERTはレジスタ43の内容をスタツク42の
各レジスタへロードし、その内容は基準時間回路BTから
の信号CKD（点クロツク）の速度でシフトされる。 マルチプレクサ48の各セルは入力PL5からPL0と入力CF
5からCF0を含み、これらの信号の内の１つの存在に応じ
て画像情報がパレツト・メモリ39の５ビツト・アドレス
に変換される。 例えば、表示に４プレーンを使用する場合、信号CTL
0,1,2,3が「１」にセツトされ、信号CTL4と５は「０」
にセツトされる。出力PL0からPL3はマルチプレクサ48の
セルの出力ADPAL0からADPAL3によりパレツト・メモリ39
のアドレスを決定するように選択される。信号CTL4と５
は０で、その補数CTL4とCTL5はビツトCF4とCF5によりパ
レツト・メモリのアドレスのビツトADPAL4と５を選択
し、ベース・カラーのビツトCFは列制御メモリMGCから
の「制御」サイクルによりロードされるレジスタ53から
来ている。 上述したように、印字モードは使用する規準に応じて
複数個のケースを考慮している。これらのケースは上記
真理値表Ｉに従つて信号CMGとCMTにより固定され、又以
下の真理値表に従つて信号T1とT2の関数として固定され
ている。 信号CMGとCMTは表示が行当り８又は12点マトリクスの
どちらで実行されるかを決定する。 信号CMG,CMT,T1,T2は論理装置51に印加され、ここで
印字モードではマルチプレクサ49へ印加される信号の設
定を制御する。信号T1,T2,CMTが「０」の時、信号、MTA
3,MTBA1,MTB2,MTB3も「０」にセツトされ、信号MTA1とM
TA2はスタツク42の最後のシフトレジスタの出力である
信号PL0の値を有する。 マルチプレクサ49の一部49cでは、０にセツトされた
信号MTA3とMTB3はパス０を選択するため、アトリビユー
ト・レジスタ52に予めロードされた信号MCF4とMCF5はパ
レツト39の入力ADPAL4とADPAL5へのベース・アドレスと
して印加される。 マルチプレクサ49の一部49b,49cでは、信号MTB1とMTB
2は０であり、信号MTA1とMTA2は信号PL0の極性を有す
る。 この信号の各「１」ビツトが入力ADPAL0からADPAL3上
のパレツトのアドレスを構成するマトリクスの特性カラ
ー（CC0からCC3）を選択する。各「０」ビツトはバツク
グラウンド・カラー（CF0からCF3）を選択する。 第22図は８ビツト表示の場合に制御メモリがアトリビ
ユート・レジスタ53の内容を作製する方法を概略的に表
わしている。各アクセスREQ VISUの間、レジスタ53は列
制御メモリMGCの対応するセルの内容によりロードさ
れ、列制御メモリは文字カラーの４ビツトCC0からCC3と
バツクグラウンド・カラーの４ビツトCF0からCF3を含
む。 スタツク42,43の最後のレジスタのみが形メモリMFに
含まれる情報を変換するために利用される。 行当り12ビツトのマトリクスを表示する時には信号CM
Pは「１」に、信号CMGは「０」とされる。 第23図は異なるフオーマツトを有するいくつかの文字
の表示を示している。 第１のマトリクスは文字IS0、すなわち12×10点のDRC
Sに関係する。 T1とT2＝０ MTB1＝０とMTB2＝０ CMT1＝０ MTA3＝１ 信号MAT2,MTA1,MTB3は論理装置51のゲート55により信
号PL0の極性を有する。 PL0＝０の場合 MTB1＝0,MTB2＝0,MTB3＝１ MTA2＝0,MAT1＝0,MTA3＝１ PL0＝１の場合 MTB1＝0,MTB2＝0,MTB3＝１ MTA2＝0,MAT1＝1,MTA3＝０ 第１の場合、バツクグラウンド・カラーの信号CF0か
らCF4はパレツト39に入力ADPAL0からADPAL4のアドレス
を印加させる。第２の場合には信号CC0からCC4はこれら
の同入力にアドレスを発生する。 アトリビユート・レジスタ52からの信号MCFSはパレツ
ト39のベース・カラーを選択する。 第２のマトリクスは４色を有する文字DRCSと関係す
る。T1＝0,T2＝1,CMT＝1,これから以下が生じる。 MTA1＝0,MTA2＝0,MAT3＝１ MTB1＝1,MTB2＝1,MTB3＝１ このように設定された信号はマルチプレクサ49で以下
を選択する。 −部分49aにはPL0とPL1 −部分49b,49cにはCF2からCF4とMCF5 後者はパレツト39でベース・カラーを決定し、含分49
aは２ビツトPL0とPL1により可能な４色の内のカラーを
選択する。 この型の文字を表示するため、列制御メモリMGCは各
要求REQ VISUで読出され、バツクグラウンド・カラーの
５ビツト、文字カラーの５ビツト、ビツトT1とT2を含む
（第23図）レジスタ53へ語READがロードされる。 本ケースのようにT2＝１の時、形メモリは文字形自体
ではなく、DAM5の他のゾーンに設けた文字メモリ（図示
せず）のアドレスを含む。 信号REQ VISUに続く第１サイクルDMA VISUの時に、ア
ドレス・プロセツサ10のポインタPZAによりアドレスさ
れる形メモリMFのセルの内容は、メモリCROM22の信号T2
により決定されるマイクロコードのためアドレス・プロ
セツサへ転送される。DRAMメモリの２回のアクセスはア
ドレス・プロセツサ10により順次順序付けられてマトリ
クスDRCSの点の色に対応する12ビツトの２語を文字メモ
リから抽出する。２語はスタツク43（第21図）の最初の
２レジスタへ転送され、これらのレジスタの内容は以後
のアクセス時にスタツクの２レジスタへロードされる。
これらのレジスタの情報はマルチプレクサ49の一部49a
へ印加される信号PL0とPL1を得るため点クロツク速度で
シフトすることにより取出される。 第３のマトリクスは半分の分解能の４色文字を含む
（行当り６点のみ）。この分解能はビツトT1の状態によ
り定まる（上のレベルで）。この条件下で、スタツク42
のシフトレジスタは点クロツク周波数（CKD）の半分の
シフト信号を受取る。T1＝１でT2＝0,これから以下が生
じる。 MTA＝1,MTA2＝0,MTA3＝１ MTB＝1,MTB2＝1,MTB3＝１ これから、マルチプレクサ49はアドレスADPAL0とADPA
L1のPL0とPH0とアドレスADPAL2からADPAL5のCF2,CF3,CF
4,MCF5を決定する。 この４つのカラー・アドレスは形メモリMFから信号EP
R1により選択されるスタツク43のプレーン・レジスタへ
12ビツトの語を連続的にロードすることにより得られ
る。次のアクセスの間、この語はスタツク42に対応する
シフトレジスタへ転送されて信号PL0とPH0を発生する。 このため、スタツク・レジスタ42,43は２部分でロー
ドされ、ビツトBD15からBD10は各レジスタの右側に配置
され、一方バツフア54はビツトBD9からBD4を左側にロー
ドする。PH0がシフトレジスタの第８ビツトに現われ、P
L0が第16ビツトに現われると、半分の周波数でシフトし
ている２つの情報要素PL0とPH0はパレツト39中で前述の
方法に従つて４色の中から１色を選択する。 第４のマトリクスは半分の分解能の16色を有するDRCS
型の文字を含む。 ビツトT1とT2は以下を選択する。 MAT1＝1,MTA2＝1,MTA3＝１ MTB1＝1,MTB2＝1,MTB3＝１ マルチプレクサの一部49a,49bはPL0,PH0,PL1,PH1に対
してアドレス・ビツトADPAL0とADPAL1を選択する。 マルチプレクサの一部49cはパレツトのベース・カラ
ーに対してCF4とMCF5を選択する。 以上から、印字モードでも本装置は非常に柔軟で、最
小のメモリ容量で全ての既知印字規準の表示を可能とす
ることになる。 グラフイツク及び印字表示モードでは、各制御メモリ
の他のベース・アドレスへフレームを単純に変更するこ
とにより本発明は垂直又は水平の容易な画像処理を提供
する。従つて画アニメーシヨンを得ること、色をロード
すること、画像をスクロールすること等が可能となる。
【図面の簡単な説明】
第１図は本発明による表示装置の全体概略図、第2a図と
第2b図はより詳細な概略図、第３図は装置の中央処理装
置をビデオ表示プロセツサへ接続するバスを介して通過
するアドレス・フイールドを表わし、第４図は画像情報
の表示用の装置メモリの１つの可能な構成を示し、第５
図はスクリーンの主ゾーンとフレーム表示時のその重要
な時間を図示する線図、第６図はフレームの表示用に装
置の基準時間装置により発生される信号を図示し、第７
図はスクリーンの全点の色情報が装置の頁メモリに一体
に記憶されている（フル頁モード）時の表示方法を図示
し、第８図はゾーン・アトリビユートを用いた表示方法
を図示し、第９図はスクリーン上の映像フレームの表示
を図示し、第10図は第９図の像を表示している時のメモ
リの内容の一部を図示し、第11図は第10図のゾーン・メ
モリの内容のより詳細な表示、第12図は第９図フレーム
を表示する時のアドレス・ラベルを詳細に示し、第13図
は第９図のフレームを表示する信号を図示したタイミン
グ図、第14図は第2b図に図示した装置の一部と共に、行
制御メモリのポインタを初期化するための情報移動を表
わし、第15図は第14図と同様の概略図ではあるが行制御
メモリへのアクセスを表わし、第16図は第15図に図示し
た動作のタイミング図、第17図は第14図と同様の概略図
ではあるが列制御メモリへのアクセスを表わし、第18図
は第17図の概略図で実行される動作を図示するタイミン
グ図、第19図は各種規準の関数として装置の印字モード
の表示可能性のまとめ、第20図は印字モードの表示に要
するメモリの構成を図示し、第21図は装置の表示プロセ
ツサの詳細な概略図、第22図は行当り８像点の文字マト
リクスの表示用の表示プロセツサの動作を図示し、第23
図は行当り12像点の文字マトリクスの表示用の表示プロ
セツサの動作を図示する。 １……CPU,2……VDP,5……DRAM,8……表示装置,10……
アドレス・プロセツサ,11……点プロセツサ,12……表示
プロセツサ,15……DMA回路,22……CROM,24,25……レジ
スタ・スタツク,27……ALU,42……シフトレジスタ,43…
…プレーン・レジスタ,44……ベース・カラー・レジス
タ,39……カラー・パレツト,45……アトリビユート記憶
装置,47……論理装置,48,49,50……マルチプレクサ。
第2b図はより詳細な概略図、第３図は装置の中央処理装
置をビデオ表示プロセツサへ接続するバスを介して通過
するアドレス・フイールドを表わし、第４図は画像情報
の表示用の装置メモリの１つの可能な構成を示し、第５
図はスクリーンの主ゾーンとフレーム表示時のその重要
な時間を図示する線図、第６図はフレームの表示用に装
置の基準時間装置により発生される信号を図示し、第７
図はスクリーンの全点の色情報が装置の頁メモリに一体
に記憶されている（フル頁モード）時の表示方法を図示
し、第８図はゾーン・アトリビユートを用いた表示方法
を図示し、第９図はスクリーン上の映像フレームの表示
を図示し、第10図は第９図の像を表示している時のメモ
リの内容の一部を図示し、第11図は第10図のゾーン・メ
モリの内容のより詳細な表示、第12図は第９図フレーム
を表示する時のアドレス・ラベルを詳細に示し、第13図
は第９図のフレームを表示する信号を図示したタイミン
グ図、第14図は第2b図に図示した装置の一部と共に、行
制御メモリのポインタを初期化するための情報移動を表
わし、第15図は第14図と同様の概略図ではあるが行制御
メモリへのアクセスを表わし、第16図は第15図に図示し
た動作のタイミング図、第17図は第14図と同様の概略図
ではあるが列制御メモリへのアクセスを表わし、第18図
は第17図の概略図で実行される動作を図示するタイミン
グ図、第19図は各種規準の関数として装置の印字モード
の表示可能性のまとめ、第20図は印字モードの表示に要
するメモリの構成を図示し、第21図は装置の表示プロセ
ツサの詳細な概略図、第22図は行当り８像点の文字マト
リクスの表示用の表示プロセツサの動作を図示し、第23
図は行当り12像点の文字マトリクスの表示用の表示プロ
セツサの動作を図示する。 １……CPU,2……VDP,5……DRAM,8……表示装置,10……
アドレス・プロセツサ,11……点プロセツサ,12……表示
プロセツサ,15……DMA回路,22……CROM,24,25……レジ
スタ・スタツク,27……ALU,42……シフトレジスタ,43…
…プレーン・レジスタ,44……ベース・カラー・レジス
タ,39……カラー・パレツト,45……アトリビユート記憶
装置,47……論理装置,48,49,50……マルチプレクサ。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 フレデリツク ブタウ
フランス国サン ロウレン‐ドユ‐バー
ル，アブニユ デ フイラグヌ，239
(56)参考文献 特開 昭54−54531（ＪＰ，Ａ)
特開 昭57−158878（ＪＰ，Ａ)
Claims (1)
- (57)【特許請求の範囲】 １．行毎又は点毎にフレーム掃引しビデオ映像を表示ス
クリーン上に表示する装置であって、 各フレームに表示される映像データを記憶する複合メモ
リと、 上記複合メモリに接続され、映像を該複合メモリで合成
するビデオ表示プロセツサ（12）と、 上記ビデオ表示プロセツサに接続され、行毎に掃引し同
期をとる基準時間手段（BT）と、 上記複合メモリを使用する異なる装置の間にアクセス時
間を割り当てるアクセス制御装置（15）とを備え、 上記複合メモリは、 表示される映像内の行に対し関連する映像の行のアドレ
ス値を含むデータ語を記憶する第１の制御メモリ（MG
L）と、 映像区域で排他的に表示される認知可能な情報の映像デ
ータを記憶するゾーンメモリ（MZ）と、 上記第１の制御メモリに含まれるアドレス値によりアク
セス可能であり、上記第１の制御メモリの各アドレス値
に対応する行の内容を特徴づける表示アトリビュート語
を上記第１の制御メモリに記憶されている各アドレスに
対応する位置に記憶し、且つ、認知可能な情報を含む行
毎に、行内に表示されるべき認知可能な情報が記憶され
る上記ゾーンメモリ内の位置を特定するアドレス値を記
憶する第２の制御メモリ（MGC）と、を有し、 映像内の複数行が同一のアトリビュート語置で特徴づけ
られ、上記第１の制御メモリに関連する同一のアドレス
値のデータ語が記憶されている場合、上記第２の制御メ
モリの同一のアドレス可能な位置を上記複数の行毎にア
クセスする上記複合メモリと、 を含む表示スクリーン上にビデオ像を表示する装置。 ２．テキストとグラフィツクスを示すデジタルデータを
可視表示する装置であって、 行及び列方向に配置されたビデオ表示装置と、 上記ビデオ表示装置に接続され、上記デジタルデータを
行毎の形式で、かつ、可変数の並列データビツトとして
上記ビデオ表示装置に与え、上記ビデオ表示装置に映像
を表示させるビデオ表示プロセツサと、 上記ビデオ表示プロセツサとアクセス可能な接続がなさ
れ、上記ビデオ表示装置で表示されるデジタルデータを
記憶するメモリと、 上記ビデオ表示装置で表示される情報を記憶するゾーン
メモリを有し、更に、上記ビデオ表示装置で表示される
行毎に、行制御データ語と、上記行の第１列に表示され
る情報用に記憶される並列データビツトの数を記述する
と共に、上記第１列と同数の並列データビツトで記述さ
れる上記第１列に続く列の数と、上記行制御データ語に
より上記メモリ内の位置を特定する第１のデータ語とを
記述する上記メモリと、 上記第１のデータ語により記述された上記行内の列が表
示される情報を記憶する上記ゾーンメモリ内の位置を記
述する第２のデータ語と、 同数の並列データビツトを有し、その列内に表示される
複数の行毎に、その各行に関連する同一の内容の上記行
制御データ語を有し、上記行毎に同一の第１のデータ語
をアクセスし得る上記メモリと、 を含むデジタルデータを可視表示する装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8410374 | 1984-06-29 | ||
| FR8410374A FR2566949B1 (fr) | 1984-06-29 | 1984-06-29 | Systeme d'affichage d'images video sur un ecran a balayage ligne par ligne et point par point |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61193193A JPS61193193A (ja) | 1986-08-27 |
| JP2792625B2 true JP2792625B2 (ja) | 1998-09-03 |
Family
ID=9305640
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60142378A Expired - Fee Related JP2792625B2 (ja) | 1984-06-29 | 1985-06-28 | 行別及び点別フレーム掃引により表示スクリーン上にビデオ像を表示する装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4827249A (ja) |
| EP (1) | EP0172054B1 (ja) |
| JP (1) | JP2792625B2 (ja) |
| DE (1) | DE3569426D1 (ja) |
| FR (1) | FR2566949B1 (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5243691A (en) * | 1986-06-18 | 1993-09-07 | Hitachi, Ltd. | System for printing documents |
| US4982343A (en) * | 1988-10-11 | 1991-01-01 | Next, Inc. | Method and apparatus for displaying a plurality of graphic images |
| US5235677A (en) * | 1989-06-02 | 1993-08-10 | Atari Corporation | Raster graphics color palette architecture for multiple display objects |
| JPH0731726B2 (ja) * | 1989-06-29 | 1995-04-10 | インターナショナル・ビジネス・マシーンズ・コーポレーシヨン | イメージ処理システム |
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| US5270687A (en) * | 1990-06-27 | 1993-12-14 | Texas Instruments Incorporated | Palette devices, computer graphics systems and method with parallel lookup and input signal splitting |
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| US5309551A (en) * | 1990-06-27 | 1994-05-03 | Texas Instruments Incorporated | Devices, systems and methods for palette pass-through mode |
| US5341470A (en) * | 1990-06-27 | 1994-08-23 | Texas Instruments Incorporated | Computer graphics systems, palette devices and methods for shift clock pulse insertion during blanking |
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