JP2705145B2 - Television receiver - Google Patents
Television receiverInfo
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- JP2705145B2 JP2705145B2 JP63265784A JP26578488A JP2705145B2 JP 2705145 B2 JP2705145 B2 JP 2705145B2 JP 63265784 A JP63265784 A JP 63265784A JP 26578488 A JP26578488 A JP 26578488A JP 2705145 B2 JP2705145 B2 JP 2705145B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はPAL方式或はSECAM方式のカラー映像信号を再
生するビデオテープレコーダのモニタに使用して好適な
テレビジョン受像機に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a television receiver suitable for use in a monitor of a video tape recorder that reproduces a PAL or SECAM color video signal.
本発明はPAU方式或はSECAM方式のカラー映像信号を再
生するビデオテープレコーダのモニタに使用して好適な
テレビジョン受像機に関し、入力された映像信号をメモ
リに書き込み、このメモリより倍速で読み出して表示す
るようになしたテレビジョン受像機において、この入力
された映像信号の垂直同期信号から２倍の周波数を有す
る垂直同期パルスを作成する垂直同期パルス形成手段
と、この垂直同期パルス形成手段よりの垂直同期パルス
をこの垂直同期信号より所定水平期間分早く現われるよ
う時間軸方向にシフトする制御手段とを設けることによ
り、ビデオテープレコーダの再生映像信号をモニタした
ときにも面フリッカが改善されると共にヘッドの切換時
のスキューが画面に現われない様にしたものである。The present invention relates to a television receiver suitable for use in a monitor of a video tape recorder for reproducing a PAU or SECAM color video signal, and writes an input video signal to a memory and reads out the video signal at a double speed from the memory. A vertical synchronizing pulse forming means for generating a vertical synchronizing pulse having twice the frequency from the vertical synchronizing signal of the input video signal in a television receiver adapted to display, By providing a control means for shifting the vertical synchronization pulse in the time axis direction so as to appear earlier by a predetermined horizontal period than the vertical synchronization signal, surface flicker can be improved even when the reproduced video signal of the video tape recorder is monitored. The skew at the time of head switching is prevented from appearing on the screen.
一般にPAL方式或はSECAM方式のカラー映像信号は垂直
周波数が50Hzの50フィールド方式であり、このPAL方
式、SECAM方式のカラー映像信号を大型画面で再生した
ときにはフリッカを生じ比較的見ずらくなる不都合があ
る。そこで先にこのカラー映像信号のフィールド周波数
を２倍にしてフリッカを軽減する様にしたものが提案さ
れている。第３図は本出願人が先に提案したフリッカを
軽減するようにしたテレビジョン受像機であり、この第
３図に於いて、（１）はPAL方式或はSECAM方式の様に垂
直周波数が50Hzの50フィールド方式のカラー映像信号が
供給される映像信号入力端子を示し、この映像信号入力
端子（１）に供給されるカラー映像信号を輝度信号と色
度信号とに分離するアナログY/C分離回路（２）及び同
期信号を分離する同期分離回路（３）に夫々供給する。
このアナログY/C分離回路（２）では輝度信号Ｙと色差
信号Ｒ−Y,B−Ｙ（ここでＲは赤信号、Ｂは青信号であ
る。）とに分離され、輝度信号Ｙはアナログ−デジタル
変換回路（４）でデジタル信号に変換された後に、ノイ
ズリダクション回路（５）とフィールドメモリ（6Y）
（6Y′）の系を通ってデジタル−アナログ変換回路
（７）に供給される。この場合、フィールドメモリ（6
Y）（6Y′）の読み出しコントロール信号MRを書き込み
コントロール信号MWの２倍の周波数として、このデジタ
ル−アナログ変換回路（７）に出力される輝度信号をフ
ィールド周波数が２倍の輝度信号としRGB変換回路
（８）に２倍のフィールド周波数のアナログ輝度信号2Y
を供給する。またアナログY/C分離回路（２）で分離さ
れた色差信号Ｒ−Y,B−Ｙをアナログスイッチ（９）を
介してＲ−Y,B−Y,R−Y,B−Ｙ‥‥の様にシリアルな色
差データとし、これをアナログ−デジタル変換回路（1
0）でデジタル化し、色差用のノイズリダクション回路
（11）を介してメモリ（6C）（6C′）に供給する。この
メモリ（6C）（6C′）は４ビット構成で８ビットのシリ
アルデータをパラレルに４ビット単位でメモリする。こ
のメモリ（6C）（6C′）の出力信号をフリッカリダクシ
ョン回路（12）に８ビットで入力し、フィールド周波数
が２倍の色差信号２（Ｒ−Ｙ）,2（Ｂ−Ｙ）として、こ
のフリッカリダクション回路（12）よりデジタル−アナ
ログ変換回路（７）に出力される。この為メモリ（6C）
（6C′）の読み出しコントロール信号MRは書き込みコン
トロール信号MWの２倍の周波数とする。このデジタル−
アナログ変換回路（７）の出力側に得られるアナログの
フィールド周波数が２倍の色差信号２（Ｒ−Ｙ）,2（Ｂ
−Ｙ）をRGB変換回路（８）に供給し、このRGB変換回路
（８）に於いてフィールド周波数が２倍の赤信号2R、緑
信号2G及び青信号2Bを出力する如くなす。このRGB変換
回路（８）の出力側に得られるフィールド周波数が２倍
の赤信号2R、緑信号2G及び青信号2Bをカラー陰極線管に
供給し、面フリッカの軽減された画像を得る如くしてい
る。また同期分離回路（３）では垂直同期信号VSと水平
同期信号HSとを分離し、この水平同期信号HSを例えば28
MHzのクロック信号を発生するAFC回路（13）に基準信号
として供給する。このAFC回路（13）よりのクロック信
号をフリッカリダクション回路（12）に供給すると共に
このクロック信号をメモリ（6Y）（6Y′）（6C）（6
C′）、デジタル−アナログ変換回路（７）に夫々供給
する。また同期分離回路（３）よりの垂直同期信号VSを
フリッカリダクション回路（12）に供給する。このフリ
ッカリダクション回路（12）はアナログY/C分離回路
（２）、アナログスイッチ（９）、アナログ−デジタル
変換回路（４）（10）、ノイズリダクション回路（５）
（11）、カラー陰極線管の水平及び垂直偏向を制御する
偏向回路（14）をコントロールする如くなされている。Generally, the PAL or SECAM color video signal is a 50-field system with a vertical frequency of 50 Hz, and when the PAL or SECAM color video signal is reproduced on a large screen, flicker occurs and it is relatively inconvenient. There is. Therefore, there has been proposed an apparatus in which the field frequency of the color video signal is doubled to reduce flicker. FIG. 3 shows a television receiver which has been proposed by the present applicant to reduce the flicker. In FIG. 3, (1) shows a television receiver having a vertical frequency such as the PAL system or the SECAM system. Indicates a video signal input terminal to which a 50 Hz 50-field color video signal is supplied, and an analog Y / C for separating a color video signal supplied to the video signal input terminal (1) into a luminance signal and a chromaticity signal. The signals are supplied to a separation circuit (2) and a synchronization separation circuit (3) for separating the synchronization signal.
The analog Y / C separation circuit (2) separates the luminance signal Y into color difference signals RY and BY (where R is a red signal and B is a blue signal), and the luminance signal Y is an analog signal. After being converted into a digital signal by the digital conversion circuit (4), the noise reduction circuit (5) and the field memory (6Y)
It is supplied to the digital-analog conversion circuit (7) through the system (6Y '). In this case, the field memory (6
Y) The read control signal M R of (6Y ′) is set to twice the frequency of the write control signal M W , and the luminance signal output to the digital-analog conversion circuit (7) is set to a luminance signal whose field frequency is double. Analog luminance signal 2Y of twice the field frequency to RGB conversion circuit (8)
Supply. Also, the color difference signals RY and BY separated by the analog Y / C separation circuit (2) are converted to the RY, BY, RY, BY In the same way, serial color difference data is converted to an analog-digital conversion circuit (1
The data is digitized by 0) and supplied to the memories (6C) and (6C ') via the color difference noise reduction circuit (11). This memory (6C) (6C ') has a 4-bit configuration and stores 8-bit serial data in parallel in 4-bit units. The output signals of the memories (6C) and (6C ') are input to the flicker reduction circuit (12) in 8 bits, and the color difference signals 2 (RY) and 2 (BY) having a double field frequency are obtained. The signal is output from the flicker reduction circuit (12) to the digital-analog conversion circuit (7). Therefore memory (6C)
Read control signal M R of the (6C ') is twice the frequency of the write control signal M W. This digital-
The color difference signal 2 (RY), 2 (B) whose analog field frequency obtained on the output side of the analog conversion circuit (7) is doubled
-Y) is supplied to an RGB conversion circuit (8), which outputs a red signal 2R, a green signal 2G and a blue signal 2B whose field frequency is doubled. A red signal 2R, a green signal 2G and a blue signal 2B whose field frequency is doubled at the output side of the RGB conversion circuit (8) are supplied to a color cathode ray tube to obtain an image with reduced surface flicker. . The separating the sync separation circuit (3) and vertical synchronizing signal V S and the horizontal synchronizing signal H S, the horizontal synchronizing signal H S example 28
It is supplied as a reference signal to an AFC circuit (13) that generates a MHz clock signal. The clock signal from the AFC circuit (13) is supplied to a flicker reduction circuit (12), and the clock signal is stored in a memory (6Y) (6Y ') (6C) (6
C ') and supply them to the digital-analog conversion circuit (7). Also supplies the vertical synchronizing signal V S to the flicker reduction circuit (12) than the sync separation circuit (3). The flicker reduction circuit (12) includes an analog Y / C separation circuit (2), an analog switch (9), analog-digital conversion circuits (4) and (10), and a noise reduction circuit (5).
(11) A deflection circuit (14) for controlling horizontal and vertical deflection of the color cathode ray tube is controlled.
このフリッカリダクションの動作を第４図A,B、第５
図A,Bの画像及び走査線の三次元モデルで説明するに、P
AL或はSECAM方式では垂直周波数が第４図A,Bに示す如く
ｉフィールド（15）とｉ＋１フィールド（16）とはイン
タレース走査され、ｉフィールド（15）、ｉ＋１フィー
ルド（16）、ｉ＋２フィールド（17）‥‥間は50Hzで20
msであるが、この様な50フィールド方式のものでは大画
面としたときにはちらつきが目立つ問題があるのでフィ
ールド周波数を第５図A,Bに示す様に２倍の100Hz、10ms
として大画面としたときの面フリッカを低減させてい
る。The operation of this flicker reduction is shown in FIGS.
To explain with the images in FIGS.
In the AL or SECAM system, the vertical frequency is interlaced with the i-field (15) and the i + 1-field (16) as shown in FIGS. 4A and 4B, and the i-field (15), the i + 1-field (16), and the i + 2 field (17) 20 Hz at 50Hz
The flicker is noticeable when the screen is large in such a 50-field system. Therefore, the field frequency is doubled to 100 Hz and 10 ms as shown in FIGS. 5A and 5B.
To reduce surface flicker when a large screen is used.
ところで、ビデオテープレコーダよりの再生信号は第
６図Ａに示す如くビデオテープレコーダのヘッドの切換
時にスキュー信号Ｓが存在し、このスキュー信号Ｓは垂
直同期信号より数水平期間例えば６水平期間（６×Ｈ）
前であり標準のテレビジョン受像機で再生画像を得たと
きにはこのスキュー信号Ｓはオーバースキャン領域に存
することになり有効映像画面に何等影響することはない
が、第３図に示す如きフィールド周波数を２倍とするテ
レビジョン受像機の映像信号入力端子（１）にビデオテ
ープレコーダよりの第６図Ａに示す如き再生信号を供給
したときはカラー陰極線管に供給される映像信号のスキ
ュー信号Ｓは第６図Ｂに示す如く第６図Ａの再生信号と
時間的に同じ位置即ち垂直同期信号の例えば6H前であり
フィールド周波数を２倍としたときにはこの２倍の水平
期間の12H′（Ｈ′はH/2である。）に存することとなり
この垂直同期信号の12H′はフィールド周波数を２倍と
したテレビジョン受像機に於いてはオーバスキャン領域
外であり、有効映像画面にこのスキュー信号Ｓにより歪
を生じ再生画像が見ずらい不都合があった。As shown in FIG. 6A, the reproduced signal from the video tape recorder has a skew signal S when the head of the video tape recorder is switched, and the skew signal S is several horizontal periods, for example, 6 horizontal periods (6 × H)
When the reproduced image is obtained before and with a standard television receiver, this skew signal S exists in the overscan area and does not affect the effective video screen at all, but the field frequency as shown in FIG. When a reproduction signal as shown in FIG. 6A is supplied from a video tape recorder to the video signal input terminal (1) of the television receiver to be doubled, the skew signal S of the video signal supplied to the color cathode ray tube becomes As shown in FIG. 6B, when the reproduction signal of FIG. 6A is temporally at the same position, that is, for example, 6H before the vertical synchronizing signal and the field frequency is doubled, 12H '(H') of the double horizontal period is used. Is H / 2), and 12H 'of this vertical synchronizing signal is outside the overscan area in the television receiver having the field frequency doubled. Reproduced image distortion occurs by the skew signal S there is hesitation disadvantages not seen.
本発明は斯る点に鑑みビデオテープレコーダよりの再
生信号を見るときにも良好に面フリッカを低減できる様
にすることを目的とする。SUMMARY OF THE INVENTION In view of the foregoing, it is an object of the present invention to make it possible to satisfactorily reduce surface flicker when viewing a reproduction signal from a video tape recorder.
本発明テレビジョン受像機は例えば第１図及び第３図
に示す如く入力される映像信号をメモリ（6Y）（6Y′）
（6C）（6C′）に書き込み、このメモリ（6Y）（6Y′）
（6C）（6C′）より倍速で読み出して表示するようにな
したテレビジョン受像機において、この入力された映像
信号の垂直同期信号VSから２倍の周波数を有する垂直同
期パルスを作成する垂直同期パルス形成手段（18）〜
（28）とこの垂直同期パルス形成手段（18）〜（28）よ
りの垂直同期パルスをこの垂直同期信号VSより所定水平
期間（例えば5H）分早く現われるよう時間軸方向にシフ
トする制御手段（20）（20a）とを設けたものである。The television receiver of the present invention stores video signals inputted as shown in FIGS. 1 and 3, for example, in a memory (6Y) (6Y ').
Write to (6C) and (6C '), and this memory (6Y) (6Y')
(6C) in (6C ') than the read at double speed form to display television receiver, the vertical to create a vertical synchronizing pulse having a frequency twice the vertical sync signal V S of the input video signal Synchronization pulse forming means (18)-
(28) and control means for shifting the vertical sync pulses from the vertical synchronizing pulse forming means (18) to (28) in a predetermined horizontal period (e.g. 5H) minutes earlier appearing as the time axis direction than the vertical synchronizing signal V S ( 20) and (20a).
斯る本発明に依ればフィールド周波数を２倍とする垂
直同期信号VSの周波数の２倍の周波数の垂直同期パルス
を形成するときにこの垂直同期パルスが垂直同期信号VS
より所定水平期間分（例えば5H,5Hはフィールド周波数
を２倍としたときの10水平走査線分に相当）早く現われ
るよう時間軸方向にシフトしているのでスキュー信号Ｓ
による歪（スキュー）がオーバスキャン領域に含まれ有
効画面に現われないのでこのスキュー信号Ｓにより映像
画面が歪むことがない。斯Ru The vertical synchronizing pulse is the vertical synchronizing signal V S when the field frequency according to the present invention to form a double vertical sync pulses of the frequency of the frequency of the vertical synchronizing signal V S to twice
The skew signal S is shifted in the time axis direction so as to appear earlier by a predetermined horizontal period (for example, 5H, 5H corresponds to 10 horizontal scanning lines when the field frequency is doubled).
Since the distortion (skew) caused by the skew signal S is included in the overscan area and does not appear on the effective screen, the image screen is not distorted by the skew signal S.
以下第１図及び第２図を参照して本発明テレビジョン
受像機の一実施例につき説明しよう。An embodiment of the television receiver of the present invention will be described below with reference to FIGS.
本例に於ては第３図のフリッカリダクション回路（1
2）に於けるフィールド周波数が２倍の垂直同期パルス2
Vを形成するのに第１図に示す如くして形成するように
したものである。即ち第１図に於いて、（18）は同期信
号分離回路（３）よりの第２図Ａに示す如き垂直同期信
号VSが供給される垂直同期信号入力端子を示し、この垂
直同期信号入力端子（18）に供給される垂直同期信号VS
を11ビットのカウンタ（19）のクリア端子に供給すると
共にサブカウンタ（20）のクリア端子に供給し、またこ
の垂直同期信号VSをラッチ回路（21）のロード端子に供
給する。また（22）は４倍の水平周波数4fHのクロック
信号が供給されるクロック信号入力端子を示し、このク
ロック信号入力端子（22）に供給される4fHのクロック
信号をカウンタ（19）及び（20）の夫々のトリガ端子に
供給すると共にラッチ回路（21）及び（23）の夫々のク
ロック端子に供給する。In this example, the flicker reduction circuit (1
Vertical sync pulse 2 whose field frequency is doubled in 2)
The V is formed as shown in FIG. That is, in FIG. 1, (18) indicates a vertical synchronizing signal input terminal to which the vertical synchronizing signal V S as shown in FIG. 2A is supplied from the synchronizing signal separating circuit (3). The vertical synchronization signal V S supplied to the terminal (18)
Was supplied to the clear terminal of the sub-counter (20) supplies to the clear terminal of the 11-bit counter (19), also supplies the vertical synchronizing signal V S to the load terminal of the latch circuit (21). The (22) shows a clock signal input terminal to which a clock signal of four times the horizontal frequency 4f H is supplied, the clock signal of 4f H supplied to the clock signal input terminal (22) counter (19) and ( It is supplied to the respective trigger terminals of 20) and to the respective clock terminals of the latch circuits (21) and (23).
カウンタ（29）は垂直同期信号VS間の4fHのクロック
信号をカウントすると共にこのカウント数の1/2の数を
出力するために最小ビットを除いた10ビットをラッチ回
路（21）に供給する如くなされている。従ってラッチ回
路（21）は垂直同期信号VSが供給される毎にカウンタ
（19）のカウント数の1/2の数をラッチする。またサブ
カウンタ（20）は垂直同期信号VS間の4fHのクローク信
号をカウントし、このカウント信号Ａを比較回路（24）
の一方の入力端子に供給する。Counter (29) supplies the 10 bits excluding the least bit to output the number of 1/2 of the count while counting the clock signal of 4f H between the vertical synchronizing signals V S to the latch circuit (21) It is made to do. Thus the latch circuit (21) latches the number count of one half of the counter (19) every time the vertical synchronizing signal V S is supplied. The sub-counter (20) counts the cloak signal 4f H between the vertical synchronizing signal V S, the comparator circuit the count signal A (24)
To one input terminal.
本例に於いてはこのサブカウンタ（20）の初期設定信
号入力端子（20a）に20（20は5H即ち10H′に相当）を供
給する。従ってこのサブカウンタ（20）は垂直同期信号
VSが供給される毎に20に初期設定してカウントする如く
なされる。またラッチ回路（23）のロード端子には垂直
同期信号VSが供給される如くなされているので垂直同期
信号VSが供給される毎にラッチ回路（21）のラッチされ
た数をラッチする。即ちこのラッチ回路（23）はラッチ
回路（23）よりも１フィールド遅れたカウンタ（19）の
カウント数の1/2の数をラッチする。このラッチ回路（2
3）の出力信号Ｂを比較回路（24）の他方の入力端子に
供給する。この比較回路（24）はこのラッチ回路（23）
の出力信号Ｂにサブカウンタ（20）のカウント信号Ａが
一致したときに出力信号を出す如くなされたものであ
り、この比較回路（24）の出力信号をアンド回路（25）
の一方の入力端子に供給する。In this embodiment, 20 (20 corresponds to 5H, that is, 10H ') is supplied to the initial setting signal input terminal (20a) of the sub-counter (20). Therefore, this sub-counter (20)
Each time VS is supplied, it is initialized to 20 and counted. Also the load terminal of the latch circuit (23) latches the number which is latched in the latch circuit (21) every time the vertical synchronizing signal V S is supplied since the vertical synchronizing signal V S are made as supplied. That is, the latch circuit (23) latches a half of the count number of the counter (19) one field later than the latch circuit (23). This latch circuit (2
The output signal B of 3) is supplied to the other input terminal of the comparison circuit (24). This comparison circuit (24) is the latch circuit (23)
When the count signal A of the sub-counter (20) coincides with the output signal B of the sub-counter (20), the output signal of the comparison circuit (24) is converted to an AND circuit (25).
To one input terminal.
この場合垂直同期信号入力端子（18）に第２図Ａに示
す如き312.5H毎の一定間隔の標準テレビジョン信号の垂
直同期信号VSが供給され、ラッチ回路（21）は第２図Ｂ
に示す如く垂直同期信号VSが入力されたときのその前の
フィールドの垂直同期信号間のカウンタ（19）のカウン
ト数1250の1/2の数625をラッチすると共にこのラッチ回
路（21）の前フィールド時のラッチ数625を第２図Ｃに
示す如くラッチ回路（23）がラッチする。この場合ラッ
チ回路（23）が例えば625をラッチしたときにはサブカ
ウンタ（20）はロード端子にこの垂直同期信号VSが供給
され、このときサブカウンタ（20）は20が初期設定さ
れ、これよりカンウトアップされる。その後、クロック
信号が605供給されこのサブカウンタ（20）のカウント
数が625となったときに比較回路（24）に出力信号が得
られ、これが順次繰り返され第２図Ｄに示す如く垂直同
期信号VSより605のカウント位置に中間垂直同期パルスV
Mが得られる。この場合ラッチ回路（23）にラッチされ
ているラッチ数はサブカウンタ（20）がカウントしてい
る垂直同期信号間の２フィールド前の垂直同期信号間の
カウンタ（19）のカウント数であり、この中間垂直同期
パルスVMは２フィールド前の垂直同期信号間の水平期間
の数312.5Hに基づいて形成されている。In this case, the vertical synchronizing signal input terminal (18) is supplied with the vertical synchronizing signal V S of the standard television signal at a constant interval of 312.5H as shown in FIG. 2A, and the latch circuit (21) is connected to the FIG.
The latch circuit latches the half of the number 625 of the count 1250 of the counter (19) between the vertical sync signal that in the previous field when the vertical synchronizing signal V S is input as shown in (21) The number of latches 625 in the previous field is latched by the latch circuit (23) as shown in FIG. 2C. In this case the sub-counter (20) when the latch circuit (23) is latched, for example, 625 the vertical sync signal V S is supplied to the load terminal, this time the sub-counter (20) 20 is initialized, than this Kan'u Will be up. Thereafter, when the clock signal is supplied 605 and the count number of the sub-counter (20) reaches 625, an output signal is obtained in the comparison circuit (24), which is sequentially repeated as shown in FIG. Intermediate vertical sync pulse V at count position 605 from V S
M is obtained. In this case, the number of latches latched by the latch circuit (23) is the count number of the counter (19) between the vertical synchronizing signals two fields before the vertical synchronizing signal counted by the sub-counter (20). intermediate vertical synchronizing pulses V M is formed based on the number 312.5H horizontal period between two fields before the vertical synchronizing signal.
また本例に於いてはこの第２図Ｄに示す如き中間垂直
同期パルスVMをサブカウンタ（26）のクリア端子に供給
すると共にこのサブカウンタ（26）のクロック信号入力
端子にクロック信号入力端子（22）よりの4fHのクロッ
ク信号を供給する。従ってこのサブカウンタ（26）は第
２図Ｄに示す如き中間垂直同期パルスVMがクリア端子に
供給されたときより4fHのクロック信号をカウントし、
このカウント信号Ｃを比較回路（27）の一方の入力端子
に供給する。またラッチ回路（23）の出力信号Ｂをこの
比較回路（27）の他方の入力端子に供給する。この比較
回路（27）はこのラッチ回路（23）の出力信号Ｂにサブ
カウンタ（26）のカウント信号Ｃが一致したときに出力
信号を出力する如くなされたものであり、この比較回路
（27）の出力信号をアンド回路（25）の他方の入力端子
に供給する。The clock signal input terminal to the clock signal input terminal of the sub-counter (26) with is in the present embodiment to supply the intermediate vertical synchronizing pulses V M as shown in the FIG. 2 D to the clear terminal of the sub-counter (26) (22) for supplying a clock signal of 4f H than. Thus this sub-counter (26) counts the clock signal of 4f H than when the intermediate vertical synchronizing pulses V M as shown in FIG. 2 D is supplied to the clear terminal,
The count signal C is supplied to one input terminal of the comparison circuit (27). The output signal B of the latch circuit (23) is supplied to the other input terminal of the comparison circuit (27). The comparison circuit (27) outputs an output signal when the count signal C of the sub-counter (26) matches the output signal B of the latch circuit (23). Is supplied to the other input terminal of the AND circuit (25).
この場合第２図Ｅに示す如く比較回路（24）よりサブ
カウンタ（26）のクリア端子に中間垂直同期パルスVMが
供給されたときよりラッチ回路（23）のラッチ数例えば
625をこのサブカウンタ（26）がカウントしたときに垂
直同期パルスVS′が得られる。この垂直同期パルスVS′
は第２図に示す如く垂直同期信号VSより20（5H即ち10
H′）分時間軸方向に早く現われる。Number of latches in this case the latch circuit (23) than when the intermediate vertical synchronizing pulses V M is supplied to the clear terminal of the sub-counter (26) from the comparator circuit (24) as shown in Fig. 2 E e.g.
When the sub-counter (26) counts 625, a vertical synchronization pulse V S 'is obtained. This vertical sync pulse V S ′
Is 20 (5H, ie, 10H) from the vertical synchronizing signal V S as shown in FIG.
H ') Appears earlier in the minute-time axis direction.
従ってこの中間垂直パルスVM及び垂直同期パルスVS′
は本例では負方向なのでこのアンド回路（25）の出力側
の垂直同期パルス出力端子（28）には第２図Ｆに示す如
く周波数が垂直同期信号VSの２倍で且つ20（5H即ち10
H′）分時間軸方向にシフトした垂直同期パルス（28a）
が得られる。Therefore, the intermediate vertical pulse V M and the vertical synchronization pulse V S ′
The and 20 (5H ie, in the negative direction at twice the AND circuit (25) on the output side of the vertical synchronizing pulse output terminal (28) in the second diagram F is the frequency as shown in the vertical synchronizing signal V S this example Ten
H ') Vertical synchronization pulse shifted in the time axis direction by minute (28a)
Is obtained.
この垂直同期パルス（28a）を偏向回路（14）に供給
する。その他は第３図と同様に構成する。The vertical synchronization pulse (28a) is supplied to the deflection circuit (14). Other configurations are the same as those in FIG.
従って本例に依ればフィールド周波数を２倍とする原
映像信号の垂直同期信号VSの周波数の２倍の周波数の垂
直同期パルス（28a）を形成するときにの垂直同期パル
ス（28a）が垂直同期信号VSより５水平期間分（5Hはフ
ィールド周波数を２倍としたときの10水平走査線分に相
当）早く現われるよう時間軸方向にシフトしているので
スキュー信号による歪（スキュー）がオーバスキャン領
域に含まれ有効映像画面に現われないので、本例に依れ
ばビデオテープレコーダよりの再生映像信号をモニタす
るときにもフリッカの軽減した良好な映像画面を得るこ
とができる利益がある。Therefore, according to this example, the vertical synchronizing pulse (28a) for forming the vertical synchronizing pulse (28a) having a frequency twice the frequency of the vertical synchronizing signal V S of the original video signal whose field frequency is doubled is strain (skew) is caused by a skew signal so (the 5H 10 horizontal scanning corresponds to a line segment when the doubled field frequency) 5 horizontal period from the vertical synchronizing signal V S is shifted earlier appear as the time axis direction Since it is included in the overscan area and does not appear on the effective video screen, according to the present embodiment, there is an advantage that a good video screen with reduced flicker can be obtained even when monitoring the reproduced video signal from the video tape recorder. .
尚上述実施例に於いてはビデオテープレコーダの通常
再生のときについて説明したが、このビデオテープレコ
ーダの特殊再生時にも上述と同様に動作し、フリッカの
軽減した良好な映像画像が得られる。In the above-described embodiment, the normal reproduction of the video tape recorder has been described. However, the special operation of the video tape recorder operates in the same manner as described above, and a good video image with reduced flicker can be obtained.
また本発明は上述実施例に限ることなく本発明の要旨
を逸脱することなく、その他種々の構成が取り得ること
は勿論である。Further, the present invention is not limited to the above-described embodiment, but may take various other configurations without departing from the gist of the present invention.
本発明に依ればビデオテープレコーダの再生映像信号
をモニタしたときにも面フリッカが軽減されると共にヘ
ッドの切換時のスキューが有効映像画面に現われない良
好な映像画面を得ることができる利益がある。ADVANTAGE OF THE INVENTION According to this invention, when monitoring the reproduction | regeneration video signal of a video tape recorder, a surface flicker is reduced and the skew at the time of head switching can obtain a favorable video screen which does not appear on an effective video screen. is there.
第１図は本発明テレビジョン受像機の要部の例を示す構
成図、第２図は第１図の説明に供する線図、第３図はテ
レビジョン受像機の例を示す構成図、第４図、第５図及
び第６図は夫々本発明の説明に供する線図である。 （１）は映像信号入力端子、（３）は同期分離回路、
（6Y）（6Y′）（6C）（6C′）はメモリ、（12）はフリ
ッカリダクション回路、（14）は偏向回路、（18）は垂
直同期信号入力端子、（19）はカウンタ、（20）及び
（26）は夫々サブカウンタ、（21）及び（23）は夫々ラ
ッチ回路、（24）及び（27）は夫々比較回路、（25）は
アンド回路である。FIG. 1 is a configuration diagram showing an example of a main part of a television receiver of the present invention, FIG. 2 is a diagram for explaining FIG. 1, FIG. 3 is a configuration diagram showing an example of a television receiver, FIG. FIGS. 4, 5, and 6 are diagrams for explaining the present invention, respectively. (1) is a video signal input terminal, (3) is a sync separation circuit,
(6Y) (6Y ') (6C) (6C') is a memory, (12) is a flicker reduction circuit, (14) is a deflection circuit, (18) is a vertical synchronization signal input terminal, (19) is a counter, (20) ) And (26) are sub-counters, (21) and (23) are latch circuits, (24) and (27) are comparison circuits, and (25) is an AND circuit.
Claims (1)
該メモリより倍速で読み出して表示するようになしたテ
レビジョン受像機において、上記入力された映像信号の
垂直同期信号から２倍の周波数を有する垂直同期パルス
を作成する垂直同期パルス形成手段と、該垂直同期パル
ス形成手段よりの垂直同期パルスを上記垂直同期信号よ
り所定水平期間分早く現れるよう時間軸方向にシフトす
る制御手段とを設け、面フリッカを低減すると共にスキ
ュー信号による歪がオーバスキャン領域に含まれるよう
にしたことを特徴とするテレビジョン受像機。An input video signal is written to a memory,
A vertical synchronizing pulse forming means for generating a vertical synchronizing pulse having twice the frequency from the vertical synchronizing signal of the input video signal, wherein the vertical synchronizing signal is read from the memory at a double speed and displayed. Control means for shifting the vertical synchronization pulse from the vertical synchronization pulse forming means in the time axis direction so as to appear earlier by a predetermined horizontal period than the vertical synchronization signal, to reduce surface flicker and to reduce distortion due to the skew signal in the overscan area. A television receiver characterized in that it is included.
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265784A JP2705145B2 (en) | 1988-10-21 | 1988-10-21 | Television receiver |
| AU42709/89A AU618411B2 (en) | 1988-10-13 | 1989-10-10 | Flicker reduction apparatus |
| US07/419,901 US4996595A (en) | 1988-10-13 | 1989-10-11 | Flicker reduction apparatus |
| DE68921536T DE68921536T2 (en) | 1988-10-13 | 1989-10-12 | Flicker reduction device. |
| ES89119000T ES2068868T3 (en) | 1988-10-13 | 1989-10-12 | APPARATUS TO REDUCE FLASHING. |
| EP89119000A EP0363970B1 (en) | 1988-10-13 | 1989-10-12 | Flicker reduction apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63265784A JP2705145B2 (en) | 1988-10-21 | 1988-10-21 | Television receiver |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210989A JPH02210989A (en) | 1990-08-22 |
| JP2705145B2 true JP2705145B2 (en) | 1998-01-26 |
Family
ID=17421994
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63265784A Expired - Fee Related JP2705145B2 (en) | 1988-10-13 | 1988-10-21 | Television receiver |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2705145B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH087546B2 (en) * | 1987-12-29 | 1996-01-29 | 松下電器産業株式会社 | Image processing device |
-
1988
- 1988-10-21 JP JP63265784A patent/JP2705145B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02210989A (en) | 1990-08-22 |
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