JP2549002B2 - 映像信号取り込み回路 - Google Patents
映像信号取り込み回路Info
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- JP2549002B2 JP2549002B2 JP2171571A JP17157190A JP2549002B2 JP 2549002 B2 JP2549002 B2 JP 2549002B2 JP 2171571 A JP2171571 A JP 2171571A JP 17157190 A JP17157190 A JP 17157190A JP 2549002 B2 JP2549002 B2 JP 2549002B2
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- Japan
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- signal
- gate
- terminal
- line
- gate signal
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、映像信号からある特定のラインの信号を
取り込み、それを処理するゴースト除去装置などに適用
して好適な映像信号取り込み回路に関する。
取り込み、それを処理するゴースト除去装置などに適用
して好適な映像信号取り込み回路に関する。
「従来の技術」 映像信号内には周知のように、文字信号やゴースト除
去基準信号等の映像情報とは異なる信号（特定信号）が
垂直帰線期間に挿入されている。
去基準信号等の映像情報とは異なる信号（特定信号）が
垂直帰線期間に挿入されている。
従来よりこのような特定信号を取り込み、処理するた
めの映像信号取り込み回路が提案されている。
めの映像信号取り込み回路が提案されている。
第５図以下を参照して、取り込み回路の一例を説明す
る。
る。
第５図において、１は例えば映像検波回路（図示せ
ず）より出力される映像信号Vinが供給される入力端子
であり、この信号Vinは同期分離回路２および波形取り
込み判別回路３に供給される。同期分離回路２にて分離
されたフレームパルスFD及び水平パルスHDによってゲー
ト信号発生回路４にてゲート信号GTが形成されれ、これ
が取り込み判別回路３に供給される。
ず）より出力される映像信号Vinが供給される入力端子
であり、この信号Vinは同期分離回路２および波形取り
込み判別回路３に供給される。同期分離回路２にて分離
されたフレームパルスFD及び水平パルスHDによってゲー
ト信号発生回路４にてゲート信号GTが形成されれ、これ
が取り込み判別回路３に供給される。
取り込み判別回路３ではゲート信号GTによってゲート
された映像信号を取り込み、この信号が目的の特定信号
であるかどうかを判別する。もし、目的の信号でなかっ
た場合は誤り信号NGをゲート信号発生回路４に送る。目
的の特定信号である場合には、その特定信号Vsgは取り
込み信号出力端子５より各種信号処理回路（図示せず）
に供給される。
された映像信号を取り込み、この信号が目的の特定信号
であるかどうかを判別する。もし、目的の信号でなかっ
た場合は誤り信号NGをゲート信号発生回路４に送る。目
的の特定信号である場合には、その特定信号Vsgは取り
込み信号出力端子５より各種信号処理回路（図示せず）
に供給される。
第６図はゲート信号処理回路の一例を示すものであっ
て、第７図および第８図は入力映像信号Vinのうち第Ｋ
ライン目の信号を取り込むときの各信号のタイミング図
である。
て、第７図および第８図は入力映像信号Vinのうち第Ｋ
ライン目の信号を取り込むときの各信号のタイミング図
である。
第６図において、ロード信号発生回路６はカウンタ７
の初期化を行うロード信号を発生させるための回路であ
る。そのセット入力端子SETに供給されるリセット信号R
STは電源スイッチをいれたときなどに少しの間ハイレベ
ルとなる信号である。
の初期化を行うロード信号を発生させるための回路であ
る。そのセット入力端子SETに供給されるリセット信号R
STは電源スイッチをいれたときなどに少しの間ハイレベ
ルとなる信号である。
そして、フレームパルスFDはＩ端子に入力し、水平パ
ルスHDはクロック端子CLOCKに入力する。
ルスHDはクロック端子CLOCKに入力する。
セット入力端子SETがローの時はＯ端子からの出力も
ローとなっているが、セット入力端子SETがハイからロ
ーに反転するとローに反転した直後に入力した、フレー
ムパルスFDを１クロック分、カウンタ７のロード信号LO
ADとしてＯ端子より第７図のように出力する。
ローとなっているが、セット入力端子SETがハイからロ
ーに反転するとローに反転した直後に入力した、フレー
ムパルスFDを１クロック分、カウンタ７のロード信号LO
ADとしてＯ端子より第７図のように出力する。
カウンタ７は水平パルスをクロックとするカウンタ
で、ロード信号LOADがハイになると初期値設定回路８よ
り初期値を読み込んでくる。この例では、第７図のよう
に初期値は４となっている。そしてこの初期値からカウ
ントを続ける。やがてＫ−１までカウントすると、第７
図のようにＱ（Ｋ−１）端子からゲート信号GTを出力す
る。
で、ロード信号LOADがハイになると初期値設定回路８よ
り初期値を読み込んでくる。この例では、第７図のよう
に初期値は４となっている。そしてこの初期値からカウ
ントを続ける。やがてＫ−１までカウントすると、第７
図のようにＱ（Ｋ−１）端子からゲート信号GTを出力す
る。
さらにカウンタ７はカウントを続け、524カウントす
るとＱ（524）端子からハイの信号をセレクト回路17の
Ａ端子及びラッチ16のＤ端子に供給する。
るとＱ（524）端子からハイの信号をセレクト回路17の
Ａ端子及びラッチ16のＤ端子に供給する。
第６図において、セレクト回路17はカウンタ７に対す
るリセット信号RESETを選択する回路で、Ａ端子にはカ
ウンタ７のＱ（524）端子からの出力信号が入力され、
Ｂ端子には同じＱ（524）端子からの出力信号をラッチ
回路16にて１ライン遅らせた信号が入力されている。
るリセット信号RESETを選択する回路で、Ａ端子にはカ
ウンタ７のＱ（524）端子からの出力信号が入力され、
Ｂ端子には同じＱ（524）端子からの出力信号をラッチ
回路16にて１ライン遅らせた信号が入力されている。
セレクト回路17のセレクト端子SELにはローレベルの
誤り信号NGが供給されているため、この場合はＡ端子の
入力信号をＹ端子から出力する。つまり、カウンタ７が
524カウントした時にセレクト回路17はカウンタ７のＱ
（524）からの出力信号をリセット信号RESETとして出力
する。
誤り信号NGが供給されているため、この場合はＡ端子の
入力信号をＹ端子から出力する。つまり、カウンタ７が
524カウントした時にセレクト回路17はカウンタ７のＱ
（524）からの出力信号をリセット信号RESETとして出力
する。
リセット信号RESETがカウンタ７のリセット信号RESET
より入力されると、第７図のようにカウント値は０に戻
り、そこから再びカウントを繰り返す。つまりこのカウ
ンタは525進カウンタとなっている。
より入力されると、第７図のようにカウント値は０に戻
り、そこから再びカウントを繰り返す。つまりこのカウ
ンタは525進カウンタとなっている。
ここで、ゴースト等の影響でフレームパルスFDが乱
れ、ゲート信号GTが第８図のように第Ｋ−１ラインにず
れてしまったとすると、取り込み判別回路３にて、その
ゲート信号GTによって取り込んだ信号は目的ではないと
判別され、誤り信号NGがハイとなる。
れ、ゲート信号GTが第８図のように第Ｋ−１ラインにず
れてしまったとすると、取り込み判別回路３にて、その
ゲート信号GTによって取り込んだ信号は目的ではないと
判別され、誤り信号NGがハイとなる。
セレクト回路17のセレクト端子SELがハイになると、
今度は第７図のようにＢ端子への入力信号をＹ端子より
カウンタ７のリセット信号RESETとして供給する。する
と、カウンタ７のカウント数が０に戻るのが１クロック
分遅れる訳であるから、通常は525進で動作しているカ
ウンタが、この場合は526進カウンタとして作動する。
今度は第７図のようにＢ端子への入力信号をＹ端子より
カウンタ７のリセット信号RESETとして供給する。する
と、カウンタ７のカウント数が０に戻るのが１クロック
分遅れる訳であるから、通常は525進で動作しているカ
ウンタが、この場合は526進カウンタとして作動する。
したがって、取り込みを誤った次のフレームはゲート
信号GTは１ライン遅れ、つまり第Ｋラインに発生する。
そして、そのゲート信号GTにより取り込んだ信号が目的
の信号であるため、取り込み判別回路３からの誤り信号
NGがローとなり、セレクト回路17の出力が再びＡ端子か
らの入力に切り換えられる。これによって、カウンタ７
は元のように525進カウンタとなり、その後は常に第Ｋ
ラインにゲート信号が発生するようになる。
信号GTは１ライン遅れ、つまり第Ｋラインに発生する。
そして、そのゲート信号GTにより取り込んだ信号が目的
の信号であるため、取り込み判別回路３からの誤り信号
NGがローとなり、セレクト回路17の出力が再びＡ端子か
らの入力に切り換えられる。これによって、カウンタ７
は元のように525進カウンタとなり、その後は常に第Ｋ
ラインにゲート信号が発生するようになる。
「発明が解決しようとする課題」 従来の方法では、ゴースト等によって垂直同期信号
（またはフレームパルス）が乱れたときなどは目的の信
号があるラインに合わせるために１ラインずつ一方向
（例えば後）へずらしているので、逆方向に目的の信号
がある場合は約１フレーム分ずらし続けなければならな
いため、かなりの時間が掛かってしまった。
（またはフレームパルス）が乱れたときなどは目的の信
号があるラインに合わせるために１ラインずつ一方向
（例えば後）へずらしているので、逆方向に目的の信号
がある場合は約１フレーム分ずらし続けなければならな
いため、かなりの時間が掛かってしまった。
またそれを見越して、ゲート信号を始めてから目的の
信号のラインの数ライン前に発生させることもできる
が、その場合フレームパルスが正しく出ているときにゲ
ート信号を合わせるのに時間が掛かってしまった。
信号のラインの数ライン前に発生させることもできる
が、その場合フレームパルスが正しく出ているときにゲ
ート信号を合わせるのに時間が掛かってしまった。
この発明は以上のような問題を解決したものである。
「課題を解決するための手段」 上述した課題を解決するため、この発明では、 入力映像信号より同期信号を分離する同期分離手段
と、 水平同期信号をカウントして特定のラインのゲート信
号を発生する手段と、 複数個縦続に接続され、上記ゲート信号を１ライン分
ずつ順次遅延させる手段と、 それぞれに遅延させたゲート信号の中から１つのゲー
ト信号を選択し、これを特定ライン中に挿入された特定
信号を取り込むためのゲート信号とするセレクト手段
と、 上記ゲート信号によって抽出された特定信号が、本目
的とする特定信号かどうかを判別する手段とよりなり、 上記ゲート信号によって抽出された信号が目的の特定
信号でなかったとき、上記セレクト手段により初めに発
生したゲート信号の位置を中心として１ラインを単位と
して順次前後にずらして、目的とする特定信号を抽出で
きるゲート信号を発生させるようにしたことを特徴とす
る。
と、 水平同期信号をカウントして特定のラインのゲート信
号を発生する手段と、 複数個縦続に接続され、上記ゲート信号を１ライン分
ずつ順次遅延させる手段と、 それぞれに遅延させたゲート信号の中から１つのゲー
ト信号を選択し、これを特定ライン中に挿入された特定
信号を取り込むためのゲート信号とするセレクト手段
と、 上記ゲート信号によって抽出された特定信号が、本目
的とする特定信号かどうかを判別する手段とよりなり、 上記ゲート信号によって抽出された信号が目的の特定
信号でなかったとき、上記セレクト手段により初めに発
生したゲート信号の位置を中心として１ラインを単位と
して順次前後にずらして、目的とする特定信号を抽出で
きるゲート信号を発生させるようにしたことを特徴とす
る。
「作 用」 取り込んだ信号が目的の信号でなかった場合、はじめ
に発生したゲート信号の位置を中心として１ラインを単
位として前後にずらし（第３図のゲート信号GT参照）、
そのずらし幅を増やしていき、目的となる信号のライン
のゲート信号を発生させる。
に発生したゲート信号の位置を中心として１ラインを単
位として前後にずらし（第３図のゲート信号GT参照）、
そのずらし幅を増やしていき、目的となる信号のライン
のゲート信号を発生させる。
「実 施 例」 続いて、この発明に係る映像信号取り込み回路につい
て第１図以下を参照して詳細に説明する。映像信号取り
込み回路についての全体の構成については、従来例と同
じであるから説明を省略する。
て第１図以下を参照して詳細に説明する。映像信号取り
込み回路についての全体の構成については、従来例と同
じであるから説明を省略する。
第１図は入力映像信号Vinの第Ｋラインを取り込む場
合のゲート信号発生回路４の具体例であって、第３図が
その構成における各種信号のタイミング図である。
合のゲート信号発生回路４の具体例であって、第３図が
その構成における各種信号のタイミング図である。
第１図において、電源スイッチをいれたときなどに少
しの間ハイレベルとなるリセット信号RSTは、ロード信
号発生回路６のセット入力端子SET及び５進カウンタ15
のリセット入力端子RESETに供給される。
しの間ハイレベルとなるリセット信号RSTは、ロード信
号発生回路６のセット入力端子SET及び５進カウンタ15
のリセット入力端子RESETに供給される。
５進カウンタ15のリセット端子RESETにハイレベルの
リセット信号RSTが供給されると、カウンタ15はリセッ
トされ、出力信号ＱA,QB,QCの全てがローとなる。
リセット信号RSTが供給されると、カウンタ15はリセッ
トされ、出力信号ＱA,QB,QCの全てがローとなる。
ロード信号発生回路６は上述したように、カウンタ７
の初期化を行うロード信号を発生させるための回路であ
る。
の初期化を行うロード信号を発生させるための回路であ
る。
カウンタ７ではロード信号がハイレベルのとき、初期
値設定回路８より初期値（本例では、４）を読み込み、
この初期値からカウントを続ける。やがてＫ−３までカ
ウントすると、第３図のようにＱ（Ｋ−３）端子からパ
ルスQ0を出力する。
値設定回路８より初期値（本例では、４）を読み込み、
この初期値からカウントを続ける。やがてＫ−３までカ
ウントすると、第３図のようにＱ（Ｋ−３）端子からパ
ルスQ0を出力する。
そして、524カウントするとＱ（524）端子からハイレ
ベルのリセット信号RESETをカウンタ７のリセット端子R
ESETに供給する。したがってこのカウンタ７は525進カ
ウンタとなる。
ベルのリセット信号RESETをカウンタ７のリセット端子R
ESETに供給する。したがってこのカウンタ７は525進カ
ウンタとなる。
カウンタ７のＱ（Ｋ−３）端子からの出力信号Q0はラ
ッチ回路9,10,11,12にてそれぞれ１ラインずつ遅らされ
信号Q1,Q2,Q3,Q4（第３図）となる。そしてQ0信号はセ
レクタ13のＥ端子へ、Q1信号はＣ端子へ、Q2信号はＡ端
子へ、Q3信号はＢ端子へ、Q4,信号はＤ端子へそれぞれ
入力されている。
ッチ回路9,10,11,12にてそれぞれ１ラインずつ遅らされ
信号Q1,Q2,Q3,Q4（第３図）となる。そしてQ0信号はセ
レクタ13のＥ端子へ、Q1信号はＣ端子へ、Q2信号はＡ端
子へ、Q3信号はＢ端子へ、Q4,信号はＤ端子へそれぞれ
入力されている。
５進カウンタ15の出力信号ＱA,QB,QC信号はそれぞれ
セレクタ13のS1,S2,S3端子に供給され、これらＱA,QB,Q
C信号の状態によってセレクタ13は第２図のように制御
される。
セレクタ13のS1,S2,S3端子に供給され、これらＱA,QB,Q
C信号の状態によってセレクタ13は第２図のように制御
される。
すなわち、リセット信号RSTによって５進カウンタ15
がリセットされ、ＱA〜ＱC信号の全てがローレベル
「０」になると、第２図のようにセレクタ13がＹ端子か
らはＡ端子のQ2信号がゲート信号GTとして出力される。
がリセットされ、ＱA〜ＱC信号の全てがローレベル
「０」になると、第２図のようにセレクタ13がＹ端子か
らはＡ端子のQ2信号がゲート信号GTとして出力される。
Q2信号は第３図のようにカウンタ７のＱ（Ｋ−３）端
子の出力であるQ0信号を２ライン遅らせたものであるか
ら、入力映像信号Vinの第Ｋラインにハイレベルとなる
信号である。
子の出力であるQ0信号を２ライン遅らせたものであるか
ら、入力映像信号Vinの第Ｋラインにハイレベルとなる
信号である。
ここで、ゲート信号GTが的確に出力されている場合、
取り込み判別回路３からはローレベルの誤り信号NGが出
力される。よって、アンドゲート14の出力信号NGCLKも
ローのまま５進カウンタ15のクロック端子CLOCKに供給
されるため、５進カウンタ15はカウントを開始しない。
よって出力信号ＱA,QB,QCはローレベルのままで、セレ
クタ13のＹ端子からは常にQ2信号がゲート信号GTとして
出力される（第３図）。
取り込み判別回路３からはローレベルの誤り信号NGが出
力される。よって、アンドゲート14の出力信号NGCLKも
ローのまま５進カウンタ15のクロック端子CLOCKに供給
されるため、５進カウンタ15はカウントを開始しない。
よって出力信号ＱA,QB,QCはローレベルのままで、セレ
クタ13のＹ端子からは常にQ2信号がゲート信号GTとして
出力される（第３図）。
続いて、ゴースト等の影響でフレームパルスFDが乱れ
ゲート信号GTがずれてしまった場合について次に考察す
る。第４図がその時の各種のタイミング図である。
ゲート信号GTがずれてしまった場合について次に考察す
る。第４図がその時の各種のタイミング図である。
取り込み判別回路３において、取り込んだ信号が目的
の信号ではないと判別された場合、誤り信号NGがハイレ
ベルに反転するからフレームパルスFDがアンドゲート14
の出力信号NGCLKとなり、これが５進カウンタ15のクロ
ック端子CLOCKに供給される。
の信号ではないと判別された場合、誤り信号NGがハイレ
ベルに反転するからフレームパルスFDがアンドゲート14
の出力信号NGCLKとなり、これが５進カウンタ15のクロ
ック端子CLOCKに供給される。
まず、第４図（Ｉ）のように、リセット信号RSTにて
５進カウンタ15はリセットされるため、出力信号ＱA,Q
B,QCは全てローとなる。したがってセレクタ13のＹ端子
からはQ2信号がゲート信号GTとして出力される。
５進カウンタ15はリセットされるため、出力信号ＱA,Q
B,QCは全てローとなる。したがってセレクタ13のＹ端子
からはQ2信号がゲート信号GTとして出力される。
そのゲート信号GTによって取り込んだ信号が目的の信
号ではないとすると、誤り信号NGはハイレベルのままで
あるから、第４図（II）のように、つぎのフレームパル
スFDによって５進カウンタ15の出力信号ＱAがハイとな
る。したがってセレクタ13のＹ端子からはQ2信号より１
ラインだけ遅れたQ3信号がゲート信号GTとして出力され
る。
号ではないとすると、誤り信号NGはハイレベルのままで
あるから、第４図（II）のように、つぎのフレームパル
スFDによって５進カウンタ15の出力信号ＱAがハイとな
る。したがってセレクタ13のＹ端子からはQ2信号より１
ラインだけ遅れたQ3信号がゲート信号GTとして出力され
る。
同様に、そのゲート信号GTによって取り込んだ信号が
目的の信号ではないとすると第４図（II）のように、Q2
信号より１ライン前の信号Q1が次のゲート信号GTとな
る。
目的の信号ではないとすると第４図（II）のように、Q2
信号より１ライン前の信号Q1が次のゲート信号GTとな
る。
さらに、誤り信号NGがハイレベルのままであると、第
４図（IV），（Ｖ）のように、次のゲート信号GTはQ2信
号より２ライン後の信号Q4、その次は２ライン前の信号
Q0となる。
４図（IV），（Ｖ）のように、次のゲート信号GTはQ2信
号より２ライン後の信号Q4、その次は２ライン前の信号
Q0となる。
つまり、第４図を見ればわかるように、ゲート信号GT
は、フレームパルスFDが的確に発生したときに正しいゲ
ート信号となる信号Q2を中心として前後に発生し、目的
の信号が取り込めない時は中心から次第に離れていくこ
とになる。
は、フレームパルスFDが的確に発生したときに正しいゲ
ート信号となる信号Q2を中心として前後に発生し、目的
の信号が取り込めない時は中心から次第に離れていくこ
とになる。
そして、ゲート信号GTが第Ｋラインに発生すると、取
り込む信号が目的の信号であるから、取り込み判別回路
３からの誤り信号NGがローレベルとなるためカウンタ15
のカウントが停止しセレクタ13の出力が固定する。した
がってその後は常に第Ｋラインにゲート信号GTが発生す
るようになる。
り込む信号が目的の信号であるから、取り込み判別回路
３からの誤り信号NGがローレベルとなるためカウンタ15
のカウントが停止しセレクタ13の出力が固定する。した
がってその後は常に第Ｋラインにゲート信号GTが発生す
るようになる。
上述した実施例ではラッチ回路を４個使用し、中心と
なるラインから前後２ラインずつゲート信号GTが発生す
るようにしたが、ゴースト等が混入した場合の同期分離
回路の精度によってラッチ回路の数は調整しなければな
らない。
なるラインから前後２ラインずつゲート信号GTが発生す
るようにしたが、ゴースト等が混入した場合の同期分離
回路の精度によってラッチ回路の数は調整しなければな
らない。
なお、上述の実施例では１フレームに１つのラインの
ゲート信号GTを発生する場合を示したが、１フレームに
複数のラインのゲート信号GTを発生する場合も同様に適
用できる。
ゲート信号GTを発生する場合を示したが、１フレームに
複数のラインのゲート信号GTを発生する場合も同様に適
用できる。
カウンタ７のロード信号LOADとしてフレームパルスを
用いたが、代わりに垂直同期信号等を使用してもよい。
用いたが、代わりに垂直同期信号等を使用してもよい。
また、セレクタ13によるゲート信号の選択に、５進カ
ウンタ15を用いたが、代りにCPU等で制御しても同様に
適用できる。
ウンタ15を用いたが、代りにCPU等で制御しても同様に
適用できる。
「発明の効果」 以上説明したように本発明によれば、ゴースト等によ
って垂直同期信号（またはフレームパルス）の乱れにも
かかわらず、すみやかに目的の信号が挿入されたライン
にゲート信号を発生させることができる。
って垂直同期信号（またはフレームパルス）の乱れにも
かかわらず、すみやかに目的の信号が挿入されたライン
にゲート信号を発生させることができる。
そのため、短時間で目的の信号を取り込むことができ
るから、この発明は上述したゴースト除去基準信号を抽
出する回路系に適用して好適である。
るから、この発明は上述したゴースト除去基準信号を抽
出する回路系に適用して好適である。
第１図は、この発明に係わる映像信号取り込み回路に使
用されるゲート信号発生回路の一例を示すブロック図、
第２図はセレクタの真理値表を示す図、第３図及び第４
図はゲート信号発生の動作説明に供する波形図、第５図
は映像信号取り込み回路のブロック図、第６図はこれに
使用されるゲート信号発生回路のブロック図、第７図及
び第８図はその動作説明に供する波形図である。 ２……同期分離回路 ３……取り込み判別回路 ４……ゲート信号発生回路 ６……ロード信号発生回路 ７……カウンタ ８……初期値設定回路 9,10,11,12……ラッチ回路 13……セレクタ 14……アンドゲート 15……５進カウンタ 17……セレクト回路
用されるゲート信号発生回路の一例を示すブロック図、
第２図はセレクタの真理値表を示す図、第３図及び第４
図はゲート信号発生の動作説明に供する波形図、第５図
は映像信号取り込み回路のブロック図、第６図はこれに
使用されるゲート信号発生回路のブロック図、第７図及
び第８図はその動作説明に供する波形図である。 ２……同期分離回路 ３……取り込み判別回路 ４……ゲート信号発生回路 ６……ロード信号発生回路 ７……カウンタ ８……初期値設定回路 9,10,11,12……ラッチ回路 13……セレクタ 14……アンドゲート 15……５進カウンタ 17……セレクト回路
Claims (1)
- 【請求項１】入力映像信号より同期信号を分離する同期
分離手段と、 水平同期信号をカウントして特定のラインのゲート信号
を発生する手段と、 複数個縦続に接続され、上記ゲート信号を１ライン分ず
つ順次遅延させる手段と、 それぞれに遅延させたゲート信号の中から１つのゲート
信号を選択し、これを特定ライン中に挿入された特定信
号を取り込むためのゲート信号とするセレクト手段と、 上記ゲート信号によって抽出された特定信号が、目的と
する特定信号かどうかを判別する手段とよりなり、 上記ゲート信号によって抽出された信号が目的の特定信
号でなかったとき、上記セレクト手段により初めに発生
したゲート信号の位置を中心として１ラインを単位とし
て順次前後にずらして、目的とする特定信号を抽出でき
るゲート信号を発生させるようにしたことを特徴とする
映像信号取り込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171571A JP2549002B2 (ja) | 1990-06-29 | 1990-06-29 | 映像信号取り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2171571A JP2549002B2 (ja) | 1990-06-29 | 1990-06-29 | 映像信号取り込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0461480A JPH0461480A (ja) | 1992-02-27 |
| JP2549002B2 true JP2549002B2 (ja) | 1996-10-30 |
Family
ID=15925618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2171571A Expired - Fee Related JP2549002B2 (ja) | 1990-06-29 | 1990-06-29 | 映像信号取り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2549002B2 (ja) |
-
1990
- 1990-06-29 JP JP2171571A patent/JP2549002B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461480A (ja) | 1992-02-27 |
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