JP2501358B2 - One-dimensional / two-dimensional orthogonal transformation circuit - Google Patents
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野（第15図） 従来の技術（第16〜19図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用（第１図） 実施例（第２〜14図） 発明の効果 〔概要〕 ブロック分割された各ブロック毎の入力信号に対して
直交変換を施す直交変換回路に関し、 一次元直交変換回路を１つだけ用いることにより、ハ
ードウェア規模が増大するのを防止できるようにするこ
とを目的とし、 入力されてきた信号に一次元直交変換を施す一次元直
交変換回路と、この一次元直交変換回路からの出力につ
いて走査変換を施す走査変換回路と、この走査変換回路
からの出力または入力信号のいずれかを一次元直交変換
回路へ入力しうるセレクタと、このセレクタの入力側に
設けられ入力信号を２ブロック分記憶する第１メモリ
と、一次元直交変換回路の出力側に設けられ一次元直交
変換回路からの出力信号を２ブロック分記憶する第２メ
モリとをそなえ、第１メモリの出力，一次元直交変換回
路，走査変換回路，セレクタ，第２メモリの入力につい
ての動作周波数を、第１メモリの入力，第２メモリの出
力についての動作周波数の２倍にあるいは等しく設定し
て、二次元直交変換回路あるいは一次元直交変換回路と
して構成する。DETAILED DESCRIPTION OF THE INVENTION [Table of Contents] Outline Industrial field of use (Fig. 15) Conventional technology (Figs. 16 to 19) Problem to be solved by the invention Means for solving the problem (Fig. 1) Action (FIG. 1) Embodiment (FIGS. 2 to 14) Effect of the invention [Overview] An orthogonal transform circuit that performs an orthogonal transform on an input signal of each block divided into blocks, With the aim of preventing the hardware scale from increasing by using only one, the one-dimensional orthogonal transformation circuit that performs one-dimensional orthogonal transformation on the input signal and the one-dimensional orthogonal transformation circuit Scan conversion circuit for performing a scan conversion on the output of the, a selector capable of inputting either an output or an input signal from the scan conversion circuit to the one-dimensional orthogonal conversion circuit, and an input signal provided on the input side of the selector Bro And a second memory provided on the output side of the one-dimensional orthogonal transformation circuit and storing two blocks of the output signal from the one-dimensional orthogonal transformation circuit. Two-dimensional orthogonal transformation is performed by setting the operating frequency for the input of the orthogonal transformation circuit, the scan conversion circuit, the selector, and the second memory to be equal to or twice the operating frequency for the input of the first memory and the output of the second memory. It is configured as a circuit or a one-dimensional orthogonal transformation circuit.
本発明は、ブロック分割された各ブロック毎の入力信
号に対して一次元直交変換又は二次元直交変換を施す一
次元／二次元直交変換回路に関する。The present invention relates to a one-dimensional / two-dimensional orthogonal transformation circuit that performs one-dimensional orthogonal transformation or two-dimensional orthogonal transformation on an input signal for each block divided into blocks.
近年、画像信号の帯域圧縮符号化の一方式として、直
交変換符号化方式が提案されている。ここで、直交変換
符号化方式とは、第15図に示すごとく、例えばテレビ画
面をいくつかの画素からなる一定の大きさのブロックに
ブロック変換部100にて分割し、更に直交変換部101に
て、各ブロックに対して直交変換を施し、次に量子化部
102および符号化部103にて、変換出力を量子化・符号化
するものである。In recent years, an orthogonal transform coding method has been proposed as a method of band compression coding of image signals. Here, the orthogonal transform coding method means that, for example, as shown in FIG. 15, a television screen is divided into blocks of a certain size made up of a number of pixels by the block transform unit 100, and the orthogonal transform unit 101 is further divided. Then, orthogonal transform is applied to each block, and then the quantizer
The conversion output is quantized / encoded by the 102 and the encoding unit 103.
ところで、直交変換出力の各成分は元の信号の周波数
成分に対応しており、テレビ信号のように画素間の相関
が高い信号では、その直交変換後の電力分布は少数の変
換成分に集中し、そのほかの成分の電力は小さいという
特徴がある。例えば、モノクロームテレビ信号の場合に
は、低周波成分に対応する変換成分に電力が集中し、NT
SCカラーテレビ信号の場合には、低周波成分と搬送色成
分に対応する二つの変換成分に電力が集中している。一
方、視覚的に寄与の大きい信号成分もこれら電力の集中
する変化成分に対応している。そして、これら電力の集
中した成分を細かく量子化してビット数を多く割り当
て、その他の成分を粗く量子化してビット数を少なく割
り当てることにより、全体として伝送ビットレートを低
減することができる。By the way, each component of the orthogonal transform output corresponds to the frequency component of the original signal, and in the case of a signal with a high correlation between pixels such as a television signal, the power distribution after the orthogonal transform is concentrated on a small number of transform components. , And the power of other components is small. For example, in the case of a monochrome TV signal, power is concentrated on the conversion component corresponding to the low frequency component,
In the case of SC color television signals, power is concentrated on two conversion components corresponding to the low frequency component and the carrier color component. On the other hand, signal components that make a large visual contribution also correspond to these changing components in which power is concentrated. Then, the transmission bit rate can be reduced as a whole by finely quantizing these concentrated power components and allocating a large number of bits, and roughly quantizing the other components and allocating a small number of bits.
また、直交変換には、二次元直交変換と一次元直交変
換とがあるが、この場合、二次元直交変換とは、入力信
号マトリックス（ブロック単位）をＸとし、係数マトリ
ックスをＡとし、更にこの係数マトリックスＡの転置を
tＡとする、tAXAの演算結果が二次元直交変換結果とな
り、tAXまたはXAの演算結果が一次元直交変換結果とな
る。Further, the orthogonal transformation includes a two-dimensional orthogonal transformation and a one-dimensional orthogonal transformation. In this case, the two-dimensional orthogonal transformation assumes that an input signal matrix (block unit) is X, a coefficient matrix is A, and Transpose the coefficient matrix A
The calculation result of t AXA, which is t A, becomes the two-dimensional orthogonal transformation result, and the calculation result of t AX or XA becomes the one-dimensional orthogonal transformation result.
第16図は従来の直交変換回路を示すブロック図である
が、この第16図に示す直交変換回路は、直交変換手法と
して、コサイン変換（DCT）を施すよう構成されてお
り、このために、２つの一次元直交変換回路1,1と、こ
れらの一次元直交変換回路1,1間に設けられた走査変換
回路２とをそなえて構成されている。FIG. 16 is a block diagram showing a conventional orthogonal transform circuit, but the orthogonal transform circuit shown in FIG. 16 is configured to perform a cosine transform (DCT) as an orthogonal transform method. It is configured to include two one-dimensional orthogonal transformation circuits 1 and 1 and a scan conversion circuit 2 provided between these one-dimensional orthogonal transformation circuits 1 and 1.
ここで、各一次元直交変換回路１は、入力されてきた
信号に一次元直交変換を施すもので、その回路例を示す
と、第17図のようになる。即ち、この第17図に示す一次
元直交変換回路は、処理を行なうブロックサイズをｋ×
ｋとしたときのもので、係数マトリックスの行成分ある
いは列成分を記憶するｋ個のROMI1−1,・・,11−ｋと、
対応するROM11−ｉ（ｉ＝1,・・,k）からの係数と入力
信号ｘiとを掛け合わせる乗算器12−ｉと、各乗算器12
−ｉに対応して設けられｋ回累積加算を行なう加算器13
−ｉと、各加算器13−ｉからのパラレル信号をシリアル
信号に変換するパラレル／シリアル変換回路14とをそな
えて構成されている。Here, each one-dimensional orthogonal transform circuit 1 performs one-dimensional orthogonal transform on an input signal, and an example of the circuit is shown in FIG. That is, the one-dimensional orthogonal transformation circuit shown in FIG. 17 has a block size of k ×
When k is set, k pieces of ROMI1-1-1, ..., 11-k for storing row components or column components of the coefficient matrix,
A multiplier 12-i for multiplying the input signal x i by the coefficient from the corresponding ROM 11-i (i = 1, ..., K), and each multiplier 12
An adder 13 provided corresponding to −i and performing cumulative addition k times
-I and a parallel / serial conversion circuit 14 for converting the parallel signal from each adder 13-i into a serial signal.
また、走査変換回路２は、入力されてきた信号につい
て第18図に示すような走査変換を施すもので、このため
に、第19図に示すごとく、２ポートRAM21と、ブロック
の先頭で入力されるスタート信号に基づき計数を開始し
て２ポートRAM21へ入力アドレス情報を供給するカウン
タ22Aと、上記スタート信号を遅延回路24で所要時間だ
け遅延させた信号に基づき計数を開始するカウンタ22B
と、このカウンタ22Bからの情報について列情報を行情
報に変換してその変換情報を２ポートRAM21へ出力アド
レス情報として供給するアドレス変換用のROM23とをそ
なえている。なお、遅延回路24によるスタート信号の遅
延は、スタート信号が入力されてから、そのブロックの
読み出しを開始するまでの時間差を調整するために行な
われるものである。The scan conversion circuit 2 carries out scan conversion as shown in FIG. 18 on the input signal. Therefore, as shown in FIG. 19, the 2-port RAM 21 and the head of the block are input. A counter 22A that starts counting based on a start signal and supplies input address information to the 2-port RAM 21, and a counter 22B that starts counting based on a signal obtained by delaying the start signal by a delay circuit 24 by a required time.
The address conversion ROM 23 which converts the column information into row information and supplies the conversion information to the 2-port RAM 21 as output address information. The delay of the start signal by the delay circuit 24 is performed to adjust the time difference between the input of the start signal and the start of reading of the block.
このような構成により、ブロック単位で入力されてき
た入力信号は、入力側一次元直交変換回路１で、例えば
tAXを演算され、更に走査変換回路２で走査変換を施さ
れてから、出力側一次元直交変換回路１で、結果とし
て、tAXAを演算される。これにより、ブロック分割され
た各ブロック毎の入力信号に対して直交変換が施された
ことになる。With such a configuration, an input signal input in block units is input to the input side one-dimensional orthogonal transformation circuit 1
After t AX is calculated and further scan-converted by the scan conversion circuit 2, the output side one-dimensional orthogonal conversion circuit 1 calculates t AXA as a result. As a result, the orthogonal transformation is applied to the input signal of each block divided into blocks.
なお、その後は、この直交変換出力は、量子化・符号
化されるようになっている。After that, this orthogonal transform output is quantized and encoded.
しかしながら、このような従来の直交変換回路ではね
一次元直交変換回路１を２つ使用しているので、乗算
器,ROM,加算器の数が多くなり、これによりハードウェ
アの規模が増大するという問題点がある。However, since such a conventional orthogonal transform circuit uses two one-dimensional orthogonal transform circuits 1, the number of multipliers, ROMs, and adders increases, which increases the scale of hardware. There is a problem.
本発明は、このような問題点に鑑みてなされたもの
で、一次元直交変換回路を１つだけ用いることにより、
ハードウェア規模が増大するのを防止しながら、一次元
直交変換又は二次元直交変換を施すことができるように
した、一次元／二次元直交変換回路を提供することを目
的とする。The present invention has been made in view of such problems, and by using only one one-dimensional orthogonal transform circuit,
An object of the present invention is to provide a one-dimensional / two-dimensional orthogonal transformation circuit capable of performing one-dimensional orthogonal transformation or two-dimensional orthogonal transformation while preventing the hardware scale from increasing.
第１図は本発明の原理ブロック図である。 FIG. 1 is a block diagram of the principle of the present invention.
本発明の直交変換回路も、ブロック分割された各ブロ
ック毎の入力信号に対して直交変換を施すものである
が、第１図において、１は一次元直交変換回路で、この
一次元直交変換回路１は、入力されてきた信号に一次元
直交変換を施するものである。The orthogonal transform circuit of the present invention also performs orthogonal transform on the input signal of each block divided into blocks. In FIG. 1, 1 is a one-dimensional orthogonal transform circuit. 1 is for applying a one-dimensional orthogonal transformation to the input signal.
また、２は走査変換回路で、この走査変換回路２は、
一次元直交変換回路１からの出力について走査変換を施
すものである。Further, 2 is a scan conversion circuit, and this scan conversion circuit 2
The scan conversion is performed on the output from the one-dimensional orthogonal conversion circuit 1.
３はセレクタで、このセレクタ３は、走査変換回路２
からの出力または入力信号のいずれかを一次元直交変換
回路１へ入力しうるものである。3 is a selector, and this selector 3 is a scanning conversion circuit 2
Either the output from the input signal or the input signal can be input to the one-dimensional orthogonal transformation circuit 1.
４は第１メモリで、この第１メモリ４は、セレクタ３
の入力側に設けられて、入力信号を２ブロック分記憶す
るものである。4 is a first memory, and the first memory 4 is a selector 3
It is provided on the input side of and stores the input signal for two blocks.
５は第２メモリで、この第２メモリ５は、一次元直交
変換回路１の出力側に設けられて、この一次元直交変換
回路１からの出力信号を２ブロック分記憶するものであ
る。The second memory 5 is provided on the output side of the one-dimensional orthogonal transformation circuit 1 and stores the output signal from the one-dimensional orthogonal transformation circuit 1 for two blocks.
また、第１メモリ４の出力，一次元直交変換回路1,走
査変換回路2,セレクタ3,第２メモリ５の入力についての
動作周波数を、第１メモリ４の入力，第２メモリ５の出
力についての動作周波数の２倍に設定すると、二次元直
交変換回路として構成することができる。In addition, the operating frequencies for the output of the first memory 4, the one-dimensional orthogonal transformation circuit 1, the scan conversion circuit 2, the selector 3, and the input of the second memory 5 are calculated for the input of the first memory 4 and the output of the second memory 5. If it is set to twice the operating frequency of, the circuit can be configured as a two-dimensional orthogonal transformation circuit.
さらに、入力信号が一次元直交変換回路１へ入力され
るよう、セレクタ３を切り替えておき、且つ、第１メモ
リ４の出力，一次元直交変換回路1,走査変換回路2,第２
メモリ５の入力についての動作周波数を、第１メモリ４
の入力，第２メモリ５の出力についての動作周波数と等
しく設定すると、一次元直交変換回路として構成するこ
とができる。Further, the selector 3 is switched so that the input signal is input to the one-dimensional orthogonal transformation circuit 1, and the output of the first memory 4, the one-dimensional orthogonal transformation circuit 1, the scan conversion circuit 2, the second
The operating frequency for the input of the memory 5 is set to the first memory 4
When it is set to be equal to the operating frequency for the input of and the output of the second memory 5, the circuit can be configured as a one-dimensional orthogonal transformation circuit.
上述の本発明の一次元／二次元直交変換回路は、本回
路を二次元直交変換回路または一次元直交変換回路とし
て使用することができるが、まず二次元直交変換回路と
して使用する場合は、第１メモリ４によって、入力信号
が記憶され、この第１メモリ４からの信号が、一次元直
交変換回路１によって、一次元直交変換を施される。そ
の後は、この一次元直交変換回路１からの出力が、走査
変換回路２で、走査変換を施され、この走査変換後の出
力はセレクタ３へ送られて、再度セレクタ３経由で、一
次元直交変換回路１によって、一次元直交変換を施され
てから、第２メモリ５に記憶される。The above-described one-dimensional / two-dimensional orthogonal transformation circuit of the present invention can use the present circuit as a two-dimensional orthogonal transformation circuit or a one-dimensional orthogonal transformation circuit. The one memory 4 stores the input signal, and the one-dimensional orthogonal transformation circuit 1 subjects the signal from the first memory 4 to one-dimensional orthogonal transformation. After that, the output from the one-dimensional orthogonal transformation circuit 1 is scan-converted by the scan conversion circuit 2, and the output after the scan conversion is sent to the selector 3 and again passed through the selector 3 to the one-dimensional orthogonal transformation. After being subjected to one-dimensional orthogonal transform by the transform circuit 1, it is stored in the second memory 5.
そして、この場合は、第１メモリ４の出力，一次元直
交変換回路1,走査変換回路2,セレクタ3,第２メモリ５の
入力についての動作周波数を、第１メモリ４の入力，第
２メモリ５の出力についての動作周波数の２倍に設定す
る。In this case, the operating frequencies for the output of the first memory 4, the one-dimensional orthogonal conversion circuit 1, the scan conversion circuit 2, the selector 3, and the input of the second memory 5 are set to the input of the first memory 4 and the second memory 5. Set to twice the operating frequency for the 5 output.
さらに、本回路を一次元直交変換回路として使用する
場合は、第１メモリ４によって、入力信号が記憶され、
この第１メモリ４からの信号が、一次元直交変換回路１
によって、一次元直交変換を施され、この演算結果が第
２メモリ５に記憶される。Furthermore, when this circuit is used as a one-dimensional orthogonal transformation circuit, the input signal is stored by the first memory 4,
The signal from the first memory 4 is the one-dimensional orthogonal transformation circuit 1
Then, the one-dimensional orthogonal transformation is performed, and the calculation result is stored in the second memory 5.
この場合は、入力信号が一次元直交変換回路１へ入力
されるよう、セレクタ３を切り替えておき、且つ、第１
メモリ４の出力，一次元直交変換回路1,走査変換回路2,
第２メモリ５の入力についての動作周波数を、第１メモ
リ４の入力，第２メモリ５の出力についての動作周波数
と等しく設定する。In this case, the selector 3 is switched so that the input signal is input to the one-dimensional orthogonal transformation circuit 1, and the first
Output of memory 4, one-dimensional orthogonal transform circuit 1, scan transform circuit 2,
The operating frequency for the input of the second memory 5 is set equal to the operating frequency for the input of the first memory 4 and the output of the second memory 5.
以下、図面を参照して本発明の実施例を説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例を示すブロック図である
が、本実施例にかかる直交変換回路も、ブロック分割さ
れた各ブロック毎の入力信号に対して直交変換を施すも
のである。なお、本実施例では、ブロックサイズを８×
８とする。FIG. 2 is a block diagram showing an embodiment of the present invention, but the orthogonal transform circuit according to the present embodiment also performs orthogonal transform on an input signal for each block divided into blocks. In this embodiment, the block size is 8 ×
8 is assumed.
さて、この実施例にかかる直交変換回路200は、第２
図に示すように、一次元直交変換回路1,走査変換回路2,
セレクタ3,第１メモリ4,第２メモリ５をそなえて構成さ
れている。Now, the orthogonal transformation circuit 200 according to this embodiment is
As shown in the figure, the one-dimensional orthogonal conversion circuit 1, the scan conversion circuit 2,
It comprises a selector 3, a first memory 4 and a second memory 5.
ここで、一次元直交変換回路１は、入力されてきた信
号に一次元直交変換を施すもので、その回路構成は第17
図に示したものと同じである。Here, the one-dimensional orthogonal transformation circuit 1 performs one-dimensional orthogonal transformation on the input signal, and its circuit configuration is the 17th
It is the same as shown in the figure.
走査変換回路２は、一次元直交変換回路１からの出力
について走査変換を施すもので、その走査変換要領は第
18図に示すものと同じで、更にその回路構成は第19図に
示したものと同じである。The scan conversion circuit 2 performs scan conversion on the output from the one-dimensional orthogonal conversion circuit 1, and the scan conversion procedure is the first.
It is the same as that shown in FIG. 18, and its circuit configuration is the same as that shown in FIG.
セレクタ３は、走査変換回路２からの出力または入力
信号のいずれかを一次元直交変換回路１へ入力しうるも
のである。The selector 3 can input either the output or the input signal from the scan conversion circuit 2 to the one-dimensional orthogonal conversion circuit 1.
第１メモリ４は、セレクタ３の入力側に設けられて、
入力信号を記憶するもので、この第１メモリ４への入力
データ順序として例えば３種類（内１種類はスルー）の
入れ方がある［第３図（ａ）〜（ｃ）参照］。なお、第
１メモリ４からの出力データ順序は、入力データ順序が
どのような場合でも、第３図（ｄ）に示すような順序に
設定されている。これにより、入力信号に対し、第１メ
モリ４で、３種類の走査変換を行なうことができる。The first memory 4 is provided on the input side of the selector 3,
The input signal is stored, and there are, for example, three types of input data order to the first memory 4 (one type is through) [see FIGS. 3 (a) to (c)]. The order of output data from the first memory 4 is set as shown in FIG. 3 (d) regardless of the order of input data. As a result, the first memory 4 can perform three types of scan conversion on the input signal.
第２メモリ５は、一次元直交変換回路１の出力側に設
けられて、この一次元直交変換回路１からの出力信号を
記憶するもので、この第２メモリ５への出力データ順序
として例えば３種類（内１種類はスルー）の入れ方があ
る［第４図（ｂ）〜（ｄ）参照］。なお、第２メモリ５
からの出力データ順序入力データ順序がどのような場合
でも、第４図（ａ）に示すような順序に設定されてい
る。これにより、この第２メモリ５への入力信号に対
し、この第２メモリ４で、３種類の走査変換を行なうこ
とができる。The second memory 5 is provided on the output side of the one-dimensional orthogonal transformation circuit 1 and stores the output signal from the one-dimensional orthogonal transformation circuit 1. For example, the output data order to the second memory 5 is 3 There is a method of inserting the type (one of which is through) [see FIGS. 4 (b) to 4 (d)]. The second memory 5
The output data order from the input data order is set as shown in FIG. As a result, the second memory 4 can perform three types of scan conversion on the input signal to the second memory 5.
なお、上記の第1,第２メモリ4,5は共に入力されるブ
ロックデータが連続しても動作可能にするために、２ブ
ロック分のデータ容量を有している。第５図（ａ），
（ｂ）に第１メモリ4,第２メモリ５のアドレス空間の例
を示す。この図において、入力される信号はブロック毎
に＃０と＃１［第５図（ａ）参照］とに交互に格納さ
れ、出力もそれに従う。なお、アドレス指定は、第５図
（ｂ）に示すように、７ビット使用して、MSBで使用す
るメモリ部を指定し、次の３ビット（ADD1）で横方向の
座標を指定し、最後の３ビット（ADD2）で縦方向の座標
を指定するようになっている。The first and second memories 4 and 5 have a data capacity of two blocks so that they can be operated even when the block data input together are continuous. Fig. 5 (a),
An example of the address space of the first memory 4 and the second memory 5 is shown in (b). In this figure, the input signal is alternately stored in # 0 and # 1 [see FIG. 5 (a)] for each block, and the output follows the same. For addressing, as shown in Fig. 5 (b), 7 bits are used to specify the memory part to be used in the MSB, the next 3 bits (ADD1) are used to specify the horizontal coordinate, and the last The vertical coordinate is specified by 3 bits (ADD2).
また、これらの第１メモリ4,一次元直交変換回路1,走
査変換回路2,セレクタ3,第２メモリ５は大規模集積回路
化（LSI化）されて、１つのチップに収納されている。
このように本直交変換回路を集積回路化することによ
り、その利用価値が高められ、回路全体のコンパクト化
を推進して、扱いやすい直交変換回路を提供しうるもの
である。The first memory 4, the one-dimensional orthogonal conversion circuit 1, the scan conversion circuit 2, the selector 3, and the second memory 5 are integrated into a large-scale integrated circuit (LSI) and housed in one chip.
By integrating the present orthogonal transform circuit into an integrated circuit in this manner, the utility value thereof can be increased, the compactness of the entire circuit can be promoted, and an easy-to-use orthogonal transform circuit can be provided.
ところで、セレクタ３の切替に際しては、第６図
（ａ）に示すごとく、セレクタ切替信号をまずａ側に切
り替えておき、64クロック分経過すると、ｂ側に切り替
えることにより、入力信号について、１ブロック分の入
力が終了すると、走査変換回路２からの出力が一次元直
交変換回路１へ入力されるようになっている。これによ
り、一次元直交変換回路１での処理は、第６図（ｂ）に
示すように、最初の64クロック分で一次元目の処理が施
され、次の64クロック分で二次元目の処理が施されるこ
とになる。By the way, when switching the selector 3, as shown in FIG. 6 (a), the selector switching signal is first switched to the a side, and when 64 clocks have elapsed, the selector switching signal is switched to the b side so that one block of the input signal is obtained. When the input of minutes is completed, the output from the scan conversion circuit 2 is input to the one-dimensional orthogonal conversion circuit 1. As a result, in the processing in the one-dimensional orthogonal transformation circuit 1, as shown in FIG. 6B, the first-dimensional processing is performed for the first 64 clocks, and the second-dimensional processing is performed for the next 64 clocks. Processing will be performed.
また、走査変換回路２では、第７図（ａ），（ｂ）に
示すように、一次元直交変換回路１からの出力が１ブロ
ック分（64クロック分）、走査変換回路２へ入力されな
いうちに、即ち、この例では、50クロック分入力され
て、51クロック目で、走査変換回路２からの出力を取り
出すことが行なわれる。Further, in the scan conversion circuit 2, as shown in FIGS. 7A and 7B, the output from the one-dimensional orthogonal conversion circuit 1 is input to the scan conversion circuit 2 for one block (64 clocks). That is, in this example, 50 clocks are input and the output from the scan conversion circuit 2 is extracted at the 51st clock.
このようにすれば、走査変換回路２のポートRAM内の
データをこわすことなく、出力することができる。そし
て、これと第６図（ａ），（ｂ）に示すセレクタ切替条
件とを満たすためには、ブロックサイズ８×８の場合、
一次元直交変換回路１の処理遅延として、14クロックま
でが許容されることがわかる。これにより、処理速度を
上げることができるのである。In this way, the data in the port RAM of the scan conversion circuit 2 can be output without breaking it. Then, in order to satisfy this and the selector switching condition shown in FIGS. 6A and 6B, in the case of the block size 8 × 8,
It can be seen that the processing delay of the one-dimensional orthogonal transformation circuit 1 is allowed up to 14 clocks. Thereby, the processing speed can be increased.
また、第１メモリ４の出力，一次元直交変換回路1,走
査変換回路2,セレクタ3,第２メモリ５の入力についての
動作周波数C2を、第１メモリ４の入力，第２メモリ５の
出力についての動作周波数C1の２倍（C2＝２×C1）に設
定すると、本回路を二次元直交変換回路として構成する
ことができる。In addition, the operating frequency C2 for the output of the first memory 4, the one-dimensional orthogonal transformation circuit 1, the scan conversion circuit 2, the selector 3, and the input of the second memory 5 is set to the input of the first memory 4 and the output of the second memory 5. When the operating frequency is set to twice the operating frequency C1 (C2 = 2 × C1), this circuit can be configured as a two-dimensional orthogonal transformation circuit.
ここで、本回路を上記のように二次元直交変換回路と
して構成する場合の第１メモリ4,第２メモリ５の各入出
力タイミング（但し、クロック数は動作周波数C1が基
準）を示すと、第８図（ａ），（ｂ），第９図（ａ），
（ｂ）のようになり、セレクタ３の制御方法（クロック
数は動作周波数C2が基準）を示すと、第10図のようにな
る。Here, each input / output timing of the first memory 4 and the second memory 5 (however, the number of clocks is based on the operating frequency C1) when the present circuit is configured as a two-dimensional orthogonal transformation circuit as described above, 8 (a), (b), 9 (a),
As shown in FIG. 10B, the control method of the selector 3 (the clock frequency is based on the operating frequency C2) is as shown in FIG.
さらに、入力信号が一次元直交変換回路１へ入力され
るように、セレクタ３を切り替えておき、且つ、第１メ
モリ４の出力，一次元直交変換回路1,第２メモリ５の入
力についての動作周波数C2を、第１メモリ４の入力，第
２メモリ５の出力についての動作周波数C1と等しく（C2
＝C1）設定すると、一次元直交変換回路として構成する
ことができる。Further, the selector 3 is switched so that the input signal is input to the one-dimensional orthogonal transformation circuit 1, and the operation of the output of the first memory 4, the one-dimensional orthogonal transformation circuit 1, and the input of the second memory 5 is performed. The frequency C2 is equal to the operating frequency C1 for the input of the first memory 4 and the output of the second memory 5 (C2
= C1) When set, it can be configured as a one-dimensional orthogonal transformation circuit.
ここで、本回路を上記のように一次元直交変換回路と
して構成する場合の第１メモリ4,第２メモリ５の各入出
力タイミング（但し、クロック数は動作周波数C1が基
準）を示すと、第11図（ａ），（ｂ），第12図（ａ），
（ｂ）のようになり、セレクタ３の制御方法（クロック
数は動作周波数C2が基準）を示すと、第13図のようにな
る。Here, the respective input / output timings of the first memory 4 and the second memory 5 (however, the number of clocks is based on the operating frequency C1) when the present circuit is configured as a one-dimensional orthogonal transformation circuit as described above, 11 (a), (b), 12 (a),
As shown in FIG. 13B, the control method of the selector 3 (the clock frequency is based on the operating frequency C2) is as shown in FIG.
上述の構成により、本直交変換回路は、これを二次元
直交変換回路または一次元直交変換回路として使用する
ことができるが、まず二次元直交変換回路として使用す
る場合は、第１メモリ４によって、入力信号が第３図
（ａ）〜（ｃ）のいずれかに示すような態様で記憶さ
れ、この第１メモリ４からの信号が、一次元直交変換回
路１によって、一次元直交変換を施される。その後は、
この一次元直交変換回路１からの出力が、走査変換回路
２で、走査変換を施され、この走査変換後の出力はセレ
クタ３へ送られて、再度セレクタ３経由で、一次元直交
変換回路１によって、一次元直交変換を施されてから、
第２メモリ５に記憶される。With the above-described configuration, the present orthogonal transform circuit can use this as a two-dimensional orthogonal transform circuit or a one-dimensional orthogonal transform circuit. The input signal is stored in a manner as shown in any of FIGS. 3A to 3C, and the signal from the first memory 4 is subjected to one-dimensional orthogonal transformation by the one-dimensional orthogonal transformation circuit 1. It After that,
The output from the one-dimensional orthogonal conversion circuit 1 is scan-converted by the scan conversion circuit 2, and the output after the scan conversion is sent to the selector 3 and again passed through the selector 3 to the one-dimensional orthogonal conversion circuit 1. After performing a one-dimensional orthogonal transformation,
It is stored in the second memory 5.
そして、このときのセレクタ３の切替は、入力信号に
ついて、１ブロック分（64クロック分）の入力が終了す
ると、走査変換回路２からの出力が一次元直交変換回路
１へ入力されるようにして実行される［第６図（ａ），
（ｂ）参照］。Then, the selector 3 is switched at this time so that the output from the scan conversion circuit 2 is input to the one-dimensional orthogonal conversion circuit 1 when the input of one block (64 clocks) is completed for the input signal. Executed [Fig. 6 (a),
(B)].
また、一次元直交変換回路１からの出力が１ブロック
分、走査変換回路２へ入力されないうちに、即ち、50ク
ロック分入力されて、51クロック目で、走査変換回路２
からの出力を取り出すことが行なわれる［第７図
（ａ），（ｂ）参照］。これにより走査変換回路２の２
ポートRAM内のデータをこわすことなく、出力すること
ができるほか、一次元直交変換回路１の処理遅延とし
て、14クロックまでが許容されるので、処理速度を上げ
ることができる。The output from the one-dimensional orthogonal transformation circuit 1 is input to the scan conversion circuit 2 for one block, that is, 50 clocks are input, and at the 51st clock, the scan conversion circuit 2 is input.
The output from is taken out [see FIGS. 7 (a) and 7 (b)]. As a result, the scan conversion circuit 2
The data in the port RAM can be output without breaking, and the processing delay of the one-dimensional orthogonal transformation circuit 1 can be up to 14 clocks, so that the processing speed can be increased.
そして、この場合は、第１メモリ４の出力，一次元直
交変換回路1,走査変換回路2,セレクタ3,第２メモリ５の
入力についての動作周波数C2を、第１メモリ４の入力，
第２メモリ５の出力についての動作周波数C1の２倍に設
定する［第８図（ａ），（ｂ），第９図（ａ），
（ｂ），第10図参照］。In this case, the operating frequency C2 for the output of the first memory 4, the one-dimensional orthogonal transformation circuit 1, the scan conversion circuit 2, the selector 3, and the input of the second memory 5 is set to the input of the first memory 4,
It is set to twice the operating frequency C1 for the output of the second memory 5 [FIGS. 8 (a), (b), FIG. 9 (a),
(B), see FIG. 10].
さらに、本回路を一次元直交変換回路として使用する
場合は、第１メモリ４によって、入力信号が記憶され、
この第１メモリ４からの信号が、一次元直交変換回路１
によって、一次元直交変換を施され、この演算結果が第
２メモリ５に記憶される。Furthermore, when this circuit is used as a one-dimensional orthogonal transformation circuit, the input signal is stored by the first memory 4,
The signal from the first memory 4 is the one-dimensional orthogonal transformation circuit 1
Then, the one-dimensional orthogonal transformation is performed, and the calculation result is stored in the second memory 5.
この場合は、入力信号が一次元直交変換回路１へ入力
されるよう、セレクタ３を切り替えておき、且つ、第１
メモリ４の出力，一次元直交変換回路1,第２メモリ５の
入力についての動作周波数C2を、第１メモリ４の入力，
第２メモリ５の出力についての動作周波数C1と等しく設
定する［第11図（ａ），（ｂ），第12図（ａ），
（ｂ），第13図参照］。In this case, the selector 3 is switched so that the input signal is input to the one-dimensional orthogonal transformation circuit 1, and the first
The operating frequency C2 for the output of the memory 4, the one-dimensional orthogonal transformation circuit 1, and the input of the second memory 5 is set to the input of the first memory 4,
It is set equal to the operating frequency C1 for the output of the second memory 5 [FIGS. 11 (a), (b), FIG. 12 (a),
(B), see FIG. 13].
このようにして、用いる一次元直交変換回路は１つだ
けで済み、これにより、ハードウェア規模が増大するの
を防止することができる。In this way, only one one-dimensional orthogonal transformation circuit is used, which can prevent an increase in hardware scale.
さらに、使用する回路構成を変更することなく、動作
周波数を変更するだけで、一次元直交変換回路として
も、二次元直交変換回路としても使用することができ
る。Further, it can be used as either a one-dimensional orthogonal transformation circuit or a two-dimensional orthogonal transformation circuit by changing the operating frequency without changing the circuit configuration used.
なお、上記の第２図に示すように第１メモリ4,一次元
直交変換回路1,走査変換回路2,セレクタ3,第２メモリ５
からなる直交変換回路200（LSI化したもの）を、第14図
に示すごとく、縦続接続して、二次元直交変換回路を構
成することもできるが、この場合は、各直交変換回路20
0は上述の一次元直交変換回路として動作させる。これ
により、LSIチップを２つ用いるだけで、高速動作が可
能になる。As shown in FIG. 2, the first memory 4, the one-dimensional orthogonal transformation circuit 1, the scan conversion circuit 2, the selector 3, the second memory 5 are used.
A two-dimensional orthogonal transform circuit can be configured by connecting the orthogonal transform circuits 200 (which are made into an LSI) in cascade as shown in FIG. 14, but in this case, each orthogonal transform circuit 20
0 operates as the above-mentioned one-dimensional orthogonal transformation circuit. As a result, high speed operation becomes possible by using only two LSI chips.
以上詳述したように、本発明の一次元／二次元直交変
換回路によれば、ブロック分割された各ブロック毎の入
力信号に対して直交変換を施す直交変換回路において、
入力されてきた信号に一次元直交変換を施す一次元直交
変換回路と、該一次元直交変換回路からの出力について
走査変換を施す走査変換回路と、該走査変換回路からの
出力または該入力信号のいずれかを該一次元直交変換回
路へ入力しうるセレクタと、該セレクタの入力側に設け
られ該入力信号を２ブロック分記憶する第１メモリと、
該一次元直交変換回路の出力側に設けられ該一次元直交
変換回路からの出力信号を２ブロック分記憶する第２メ
モリとをそなえ、該第１メモリの出力，該一次元直交変
換回路，該走査変換回路，該セレクタ，該第２メモリの
入力についての動作周波数を、該第１メモリの入力，該
第２メモリの出力についての動作周波数の２倍に設定し
て、二次元直交変換回路を構成する一方、該入力信号が
該一次元直交変換回路へ入力されるよう、該セレクタを
切り替えておき、且つ、該第１メモリの出力，該一次元
直交変換回路，該走査変換回路，該第２メモリの入力に
ついての動作周波数を、該第１メモリの入力，該第２メ
モリの出力についての動作周波数と等しく設定して、一
次元直交変換回路として構成しているので、使用する回
路構成を変更することなく、動作周波数を変更するだけ
で、一次元直交変換回路としても、二次元直交変換回路
としても使用することができ、更に用いる一次元直交変
換回路を１つだけで済ませることがてきるので、ハード
ウェア規模が増大するのを防止できるほか、連続したブ
ロックデータに対して動作できることを保証しながら、
入力信号および出力信号の走査変換を容易に行なって、
データ処理上の自由度を大きくとることができる利点が
ある。As described above in detail, according to the one-dimensional / two-dimensional orthogonal transformation circuit of the present invention, in the orthogonal transformation circuit that performs the orthogonal transformation on the input signal of each block divided into blocks,
A one-dimensional orthogonal transformation circuit that performs one-dimensional orthogonal transformation on an input signal, a scan conversion circuit that performs scan conversion on the output from the one-dimensional orthogonal transformation circuit, and an output from the scan conversion circuit or the input signal A selector capable of inputting any one of the one-dimensional orthogonal transformation circuits, and a first memory provided on the input side of the selector for storing two blocks of the input signal,
A second memory which is provided on the output side of the one-dimensional orthogonal transformation circuit and stores two blocks of output signals from the one-dimensional orthogonal transformation circuit, and the output of the first memory, the one-dimensional orthogonal transformation circuit, The operating frequency for the input of the scan conversion circuit, the selector, and the second memory is set to twice the operating frequency for the input of the first memory and the output of the second memory, and a two-dimensional orthogonal conversion circuit is obtained. On the other hand, the selector is switched so that the input signal is input to the one-dimensional orthogonal transformation circuit, and the output of the first memory, the one-dimensional orthogonal transformation circuit, the scan conversion circuit, and the first conversion circuit. Since the operating frequencies for the inputs of the two memories are set equal to the operating frequencies for the inputs of the first memory and the outputs of the second memory, the circuit is configured as a one-dimensional orthogonal transform circuit. change Without changing the operating frequency, it can be used as a one-dimensional orthogonal transformation circuit or a two-dimensional orthogonal transformation circuit, and it is possible to use only one one-dimensional orthogonal transformation circuit. In addition to preventing the hardware scale from increasing, it is also possible to operate on continuous block data,
Easy scan conversion of input and output signals,
There is an advantage that the degree of freedom in data processing can be increased.
第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示すブロック図、 第３図（ａ）〜（ｄ）は第１メモリにおける走査変換列
を説明する図、 第４図（ａ）〜（ｄ）は第２メモリにおける走査変換列
を説明する図、 第５図（ａ），（ｂ）は第１メモリ，第２メモリのアド
レス空間を説明する図、 第６図はセレクタの制御要領を説明する図、 第７図は走査変換回路の入出力の一例を示す図、 第８図は二次元直交変換動作時の第１メモリの入出力タ
イミングを説明する図、 第９図は二次元直交変換動作時の第２メモリの入出力タ
イミングを説明する図、 第10図は二次元直交変換動作時のセレクタ制御要領を説
明する図、 第11図は一次元直交変換動作時の第１メモリの入出力タ
イミングを説明する図、 第12図は一次元直交変換動作時の第２メモリの入出力タ
イミングを説明する図、 第13図は一次元直交変換動作時のセレクタ制御要領を説
明する図、 第14図は一次元動作時における二次元直交変換を実現す
るためのブロック図、 第15図は直交変換符号化方式の構成図、 第16図は従来の直交変換回路のブロック図、 第17図は一次元直交変換回路のブロック図、 第18図は走査変換要領を説明する図、 第19図は走査変換回路のブロック図である。 図において、 １は一次元直交変換回路、２は走査変換回路、３はセレ
クタ、４は第１メモリ、５は第２メモリ、11−ｉはRO
M、12−ｉは乗算器、13−ｉは加算器、14はパラレル／
シリアル変換回路、21は２ポートRAM、22A,22Bはカウン
タ、23はROM、24は遅延回路、100はブロック変換部、10
1は直交変換部、102は量子化部、103は符号化部、200は
直交変換回路である。FIG. 1 is a block diagram showing the principle of the present invention, FIG. 2 is a block diagram showing an embodiment of the present invention, and FIGS. 3 (a) to 3 (d) are diagrams for explaining scan conversion sequences in the first memory. 4 (a) to 4 (d) are diagrams for explaining a scan conversion sequence in the second memory, FIGS. 5 (a) and 5 (b) are diagrams for explaining an address space of the first memory and the second memory, and FIG. FIG. 7 is a diagram illustrating a control procedure of a selector, FIG. 7 is a diagram illustrating an example of input / output of a scan conversion circuit, FIG. 8 is a diagram illustrating input / output timing of a first memory during a two-dimensional orthogonal transform operation, FIG. 9 is a diagram for explaining the input / output timing of the second memory during the two-dimensional orthogonal transform operation, FIG. 10 is a diagram for explaining the selector control procedure during the two-dimensional orthogonal transform operation, and FIG. 11 is the one-dimensional orthogonal transform. FIG. 12 is a diagram for explaining input / output timing of the first memory during operation, and FIG. 12 is a one-dimensional orthogonal transform operation. FIG. 13 is a diagram for explaining the input / output timing of the second memory, FIG. 13 is a diagram for explaining the selector control procedure at the time of one-dimensional orthogonal transform operation, and FIG. 14 is for realizing the two-dimensional orthogonal transform at the one-dimensional operation. Block diagram, FIG. 15 is a block diagram of an orthogonal transform coding system, FIG. 16 is a block diagram of a conventional orthogonal transform circuit, FIG. 17 is a block diagram of a one-dimensional orthogonal transform circuit, and FIG. 18 is a scan conversion procedure. FIG. 19 is a block diagram of a scan conversion circuit for explanation. In the figure, 1 is a one-dimensional orthogonal conversion circuit, 2 is a scan conversion circuit, 3 is a selector, 4 is a first memory, 5 is a second memory, and 11-i is RO.
M, 12-i is multiplier, 13-i is adder, 14 is parallel /
Serial conversion circuit, 21 is 2-port RAM, 22A and 22B are counters, 23 is ROM, 24 is delay circuit, 100 is block conversion unit, 10
1 is an orthogonal transformation unit, 102 is a quantization unit, 103 is an encoding unit, and 200 is an orthogonal transformation circuit.
Claims (1)
号に対して直交変換を施す直交変換回路において、 入力されてきた信号に一次元直交変換を施す一次元直交
変換回路（１）と、 該一次元直交変換回路（１）からの出力について走査変
換を施す走査変換回路（２）と、 該走査変換回路（２）からの出力または該入力信号のい
ずれかを該一次元直交変換回路（１）へ入力しうるセレ
クタ（３）と、 該セレクタ（３）の入力側に設けられ、該入力信号を２
ブロック分記憶する第１メモリ（４）と、 該一次元直交変換回路（１）の出力側に設けられ、該一
次元直交変換回路（１）からの出力信号を２ブロック分
記憶する第２メモリ（５）とをそなえ、 該第１メモリ（４）の出力，該一次元直交変換回路
（１），該走査変換回路（２），該セレクタ（３），該
第２メモリ（５）の入力についての動作周波数を、該第
１メモリ（４）の入力，該第２メモリ（５）の出力につ
いての動作周波数の２倍に設定して、二次元直交変換回
路として構成する一方、該入力信号が該一次元直交変換
回路（１）へ入力されるよう、該セレクタ（３）を切り
替えておき、且つ、該第１メモリ（４）の出力，該一次
元直交変換回路（１），該走査変換回路（２），該第２
メモリ（５）の入力についての動作周波数を、該第１メ
モリ（４）の入力，該第２メモリ（５）の出力について
の動作周波数と等しく設定して、一次元直交変換回路と
して構成することを特徴とする、一次元／二次元直交変
換回路。1. A one-dimensional orthogonal transformation circuit (1) for subjecting an input signal to one-dimensional orthogonal transformation in an orthogonal transformation circuit for performing orthogonal transformation on an input signal for each block divided into blocks. A scan conversion circuit (2) that performs scan conversion on the output from the one-dimensional orthogonal conversion circuit (1), and either the output from the scan conversion circuit (2) or the input signal is converted into the one-dimensional orthogonal conversion circuit (1). ), Which is provided on the input side of the selector (3), and outputs the input signal to the selector (3).
A first memory (4) for storing blocks and a second memory provided on the output side of the one-dimensional orthogonal transformation circuit (1) for storing two blocks of output signals from the one-dimensional orthogonal transformation circuit (1) (5), the output of the first memory (4), the one-dimensional orthogonal transformation circuit (1), the scan conversion circuit (2), the selector (3), the input of the second memory (5) Is set to twice the operating frequency for the input of the first memory (4) and the output of the second memory (5) to constitute a two-dimensional orthogonal transform circuit, while the input signal Is input to the one-dimensional orthogonal transformation circuit (1), the selector (3) is switched, and the output of the first memory (4), the one-dimensional orthogonal transformation circuit (1), the scanning Conversion circuit (2), the second
The operating frequency for the input of the memory (5) is set equal to the operating frequency for the input of the first memory (4) and the output of the second memory (5) to form a one-dimensional orthogonal transformation circuit. A one-dimensional / two-dimensional orthogonal transformation circuit characterized by:
Priority Applications (1)
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|---|---|---|---|
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1989
- 1989-11-17 JP JP29896689A patent/JP2501358B2/en not_active Expired - Fee Related
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