JP2016115075A - Processing system and method for controlling processing system - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a technique enabling activation of a subsystem without waiting for a main system to activate when causing a processing system to return from a sleeping state, the processing system having a main system and a subsystem in a master-slave relation.SOLUTION: The subsystem performs control so that a boot image for the subsystem stored in a subsystem memory managed by the subsystem will be written into a main system memory managed by the main system, when the condition for shifting to the sleeping mode is satisfied. The main system performs control so that a boot image for the subsystem written into the main system memory will be written into the subsystem memory, when the mode of normal operation is to be shifted from the sleeping mode. The subsystem conducts booting using the boot image written in the subsystem memory.SELECTED DRAWING: Figure 1

Description

本発明は、メインシステムとサブシステムとを有する処理システムにおけるスリープ状態からの復帰技術に関するものである。   The present invention relates to a technology for returning from a sleep state in a processing system having a main system and a subsystem.

メインシステムとサブシステムとを有するシステムの構成において、サブシステムのブートアップ方法として、メインシステムがサブシステムのブートプログラムの展開を行い、サブシステムのブートタイミングを制御する、という従来技術がある。具体的には、メインシステムが、サブシステムのブートプラグラムを展開した後にサブシステムのリセットを解除する制御を行っている（特許文献１）。   In the configuration of a system having a main system and a subsystem, as a boot up method of the subsystem, there is a conventional technique in which the main system expands the boot program of the subsystem and controls the boot timing of the subsystem. Specifically, the main system performs control to release the reset of the subsystem after expanding the boot program of the subsystem (Patent Document 1).

また、メインシステムとサブシステムとを有するシステムの構成において、システムのＳｌｅｅｐ状態における消費電力を低減させる従来技術がある。具体的には、Ｓｌｅｅｐ移行時にメインシステムのメモリに保持されているメインＣＰＵのブートプログラムと、サブシステム内のメインメモリに保持されているサブＣＰＵのブートプログラムと、をメインシステム内の不揮発性メモリに記録する。その後、サブシステム内のメモリの電源を切断している（特許文献２）。   In addition, there is a conventional technique for reducing power consumption in the sleep state of a system in a system configuration including a main system and a subsystem. Specifically, the main CPU boot program held in the main system memory during the sleep transition and the sub CPU boot program held in the main memory in the sub-system are stored in the non-volatile memory in the main system. To record. Thereafter, the power supply of the memory in the subsystem is turned off (Patent Document 2).

特開２００１−２６５６００号公報JP 2001-265600 A 特開２００９−２２３８６６号公報JP 2009-223866 A

特許文献１では、メインシステムがサブシステムのブートを制御すると、メインシステムが起動してからでないとサブシステムの起動ができないので、システム全体の起動が遅くなるという課題がある。Ｓｌｅｅｐ状態からの復帰に関して、システムメモリをセルフリフレッシュ状態にして値を保持し、Ｓｌｅｅｐ復帰時間を早くすることが一般的に知られている。しかし、メインシステム起動後にサブシステムが起動するシステムでは、サブシステムのシステムメモリをセルフリフレッシュ状態に保持しても、サブシステムの起動はメインシステムの起動後となるので、Ｓｌｅｅｐ復帰に時間を要する。   In Patent Document 1, if the main system controls the booting of the subsystem, the subsystem cannot be activated until the main system is activated, which causes a problem that the activation of the entire system is delayed. Regarding recovery from the sleep state, it is generally known that the system memory is set in the self-refresh state and the value is held to shorten the sleep recovery time. However, in a system in which the subsystem is activated after the main system is activated, even if the system memory of the subsystem is held in the self-refresh state, the subsystem is activated after the activation of the main system.

特許文献２では、Ｓｌｅｅｐ移行時にサブシステム内のメモリの電源を切断するので、Ｓｌｅｅｐ状態の消費電力の低減は実現しているものの、特許文献１と同様に、メインシステム起動後にサブシステムが起動するシステムであるため、サブシステムの起動はメインシステム起動後となり、Ｓｌｅｅｐ復帰に時間を要する。   In Patent Document 2, since the power of the memory in the subsystem is turned off at the time of Sleep transition, the power consumption in the Sleep state is reduced. However, as in Patent Document 1, the subsystem is started after the main system is started. Since it is a system, the subsystem is activated after the main system is activated, and it takes time to return to Sleep.

本発明はこのような問題に鑑みてなされたものであり、主従関係にあるメインシステムとサブシステムとを有する処理システムにおいて、スリープ状態から復帰する場合に、メインシステムの起動を待つことなくサブシステムの起動を可能にする技術を提供する。   The present invention has been made in view of such a problem. In a processing system having a main system and a sub system in a master-slave relationship, the subsystem does not wait for the main system to start when returning from the sleep state. The technology that enables the start of is provided.

本発明の一様態は、サブシステムと、該サブシステムを制御するメインシステムと、を有する処理システムであって、前記サブシステムは、スリープモードに移行する条件が満たされると、前記サブシステムが管理するサブシステムメモリに格納されているサブシステム用のブートイメージを、前記メインシステムが管理するメインシステムメモリに書き込むように制御し、前記メインシステムは、前記スリープモードから通常動作のモードに移行する場合には、前記メインシステムメモリに書き込んだサブシステム用のブートイメージを、前記サブシステムメモリに書き込むよう制御し、前記サブシステムは、該サブシステムメモリに書き込んだブートイメージを用いてブートを行うことを特徴とする。   One aspect of the present invention is a processing system having a subsystem and a main system that controls the subsystem, and the subsystem manages when a condition for entering a sleep mode is satisfied. The boot image for the subsystem stored in the subsystem memory to be controlled is written to the main system memory managed by the main system, and the main system shifts from the sleep mode to the normal operation mode. The subsystem boot image written to the main system memory is controlled to be written to the subsystem memory, and the subsystem performs boot using the boot image written to the subsystem memory. Features.

本発明の構成によれば、主従関係にあるメインシステムとサブシステムとを有する処理システムにおいて、スリープ状態から復帰する場合に、メインシステムの起動を待つことなくサブシステムの起動を可能にする。   According to the configuration of the present invention, in a processing system having a main system and a subsystem in a master-slave relationship, the subsystem can be activated without waiting for the activation of the main system when returning from the sleep state.

処理システムの構成例を示すブロック図。The block diagram which shows the structural example of a processing system. メインシステム１０１の構成例を示すブロック図。FIG. 2 is a block diagram illustrating a configuration example of a main system 101. サブシステム１０２の構成例を示すブロック図。FIG. 3 is a block diagram showing a configuration example of a subsystem 102. 処理システムの電源をオンにした場合に行われる処理のフローチャート。The flowchart of the process performed when the power supply of a processing system is turned ON. 処理システムをスリープモードに移行させる場合に行われる処理のフローチャート。The flowchart of the process performed when shifting a processing system to sleep mode. スリープモードに移行した状態の処理システムの各機能部の電源状態を示す図。The figure which shows the power supply state of each function part of the processing system of the state which transfered to the sleep mode. 通常動作モードに移行させる場合に行われる処理のフローチャート。The flowchart of the process performed when making it transfer to normal operation mode. 簡易タイミングチャート。Simple timing chart. サブシステム１０２の構成例を示すブロック図。FIG. 3 is a block diagram showing a configuration example of a subsystem 102. 処理システムをスリープモードに移行させる場合に行われる処理のフローチャート。The flowchart of the process performed when shifting a processing system to sleep mode. 通常動作モードに移行させる場合に行われる処理のフローチャート。The flowchart of the process performed when making it transfer to normal operation mode.

以下、添付図面を参照し、本発明の好適な実施形態について説明する。なお、以下説明する実施形態は、本発明を具体的に実施した場合の一例を示すもので、特許請求の範囲に記載した構成の具体的な実施例の１つである。   Preferred embodiments of the present invention will be described below with reference to the accompanying drawings. The embodiment described below shows an example when the present invention is specifically implemented, and is one of the specific examples of the configurations described in the claims.

［第１の実施形態］
先ず、本実施形態に係る処理システムの構成例について、図１のブロック図を用いて説明する。以下では、処理システムが、プリント機能及びスキャナ機能を有する複合機である場合について説明するが、サブシステムと、該サブシステムを制御するメインシステムと、を有する処理システムであって、
・ サブシステムは、スリープモードに移行する条件が満たされると、サブシステムが管理するサブシステムメモリに格納されているサブシステム用のブートイメージを、メインシステムが管理するメインシステムメモリに書き込むように制御する
・ メインシステムは、スリープモードから通常動作のモードに移行する場合には、メインシステムメモリに書き込んだサブシステム用のブートイメージを、サブシステムメモリに書き込むように制御する
・ サブシステムは、サブシステムメモリに書き込まれたブートイメージを用いてブートを行う
ような処理システムであれば、如何なる機器であっても構わない。また、このような処理システムを複合機に適用した場合であっても、該複合機の構成は図１に示した構成に限るものではなく、以下に説明する複合機の動作と同様以上の動作が可能な構成であれば、如何なる構成を採用しても構わない。 [First Embodiment]
First, a configuration example of a processing system according to the present embodiment will be described with reference to the block diagram of FIG. In the following, a case where the processing system is a multifunction machine having a print function and a scanner function will be described.
-When the condition for entering the sleep mode is satisfied, the subsystem controls to write the boot image for the subsystem stored in the subsystem memory managed by the subsystem to the main system memory managed by the main system. When the main system shifts from the sleep mode to the normal operation mode, it controls the boot image for the subsystem written in the main system memory to be written in the subsystem memory. Any device may be used as long as it is a processing system that boots using a boot image written in a memory. Further, even when such a processing system is applied to a multi-function peripheral, the configuration of the multi-function peripheral is not limited to the configuration shown in FIG. Any configuration may be adopted as long as the configuration is possible.

メインシステム１０１は、主にＣＰＵ（ＣｅｎｔｒａｌＰｒｏｃｅｓｓｉｎｇＵｎｉｔ）で構成されており、メインシステムＲＯＭ１０９やメインシステムＤＲＡＭ１０５に格納されているコンピュータプログラムやデータを用いて処理を実行することで処理システム全体の動作制御を行うと共に、メインシステム１０１が行うものとして後述する各処理を実行する。例えば、メインシステム１０１は、処理システムをスリープモードに移行させるための指示が入力された場合には、該処理システムをスリープモードに移行させるための動作制御を行う。また、メインシステム１０１は、サブシステム１０２の動作制御（サブシステム１０２のブートプログラムの展開やサブシステム１０２の初期設定等）をも行う。メインシステム１０１の詳細については、図２を用いて後述する。   The main system 101 is mainly composed of a CPU (Central Processing Unit), and controls the operation of the entire processing system by executing processing using computer programs and data stored in the main system ROM 109 and the main system DRAM 105. At the same time, each process described later as what the main system 101 performs is executed. For example, when an instruction for shifting the processing system to the sleep mode is input, the main system 101 performs operation control for shifting the processing system to the sleep mode. The main system 101 also performs operation control of the subsystem 102 (development of the boot program of the subsystem 102, initial setting of the subsystem 102, etc.). Details of the main system 101 will be described later with reference to FIG.

サブシステム１０２は、ＣＰＵや画像処理回路を搭載しているＳｏＣ（ＳｙｓｔｅｍＯｎＣｈｉｐ）であって、メインシステム１０１に対して従属関係にあり、メインシステム１０１がサブシステム１０２の各種設定や動作制御を行う。サブシステム１０２は、サブシステムＲＯＭ１０４やサブシステムＤＲＡＭ１０６に格納されているコンピュータプログラムやデータを用いて処理を実行することで、例えば、該サブシステム１０２に接続されているプリンタ部１１１やスキャナ部１１２の動作制御を行うと共に、サブシステム１０２が行うものとして後述する各処理を実行する。サブシステム１０２の詳細については、図３を用いて後述する。   The subsystem 102 is a SoC (System On Chip) equipped with a CPU and an image processing circuit, and is dependent on the main system 101, and the main system 101 performs various settings and operation control of the subsystem 102. The subsystem 102 executes processing using computer programs and data stored in the subsystem ROM 104 and the subsystem DRAM 106, for example, the printer unit 111 and the scanner unit 112 connected to the subsystem 102. In addition to performing operation control, each process described later as what the subsystem 102 performs is executed. Details of the subsystem 102 will be described later with reference to FIG.

電源制御部１０３は、処理システム全体の電源制御を担い、ＣＰＬＤ（ＣｏｍｐｌｅｘＰｒｏｇｒａｍｍａｂｌｅＬｏｇｉｃＤｅｖｉｃｅ）で構成される。電源制御部１０３は、電源部１０７に対して電源をオンにするよう指示したり、オフにするよう指示したりすることで、スリープモード等の動作モードにおける電源状態を制御する。また、電源制御部１０３は、処理システムがスリープモードにある状態（スリープ状態）に、該スリープ状態からの復帰要因を検知すると、メインシステム１０１に対して割り込み信号を出力する。   The power control unit 103 is responsible for power control of the entire processing system, and is configured by CPLD (Complex Programmable Logic Device). The power control unit 103 controls the power state in an operation mode such as a sleep mode by instructing the power unit 107 to turn on or off. The power supply control unit 103 outputs an interrupt signal to the main system 101 when detecting a return factor from the sleep state when the processing system is in the sleep mode (sleep state).

電源部１０７は、ＤＣ／ＤＣコンバータ等で構成され、処理システムの各機能部に必要な複数種類の電源の生成を行う。また、電源部１０７は、電源制御部１０３によって制御され、複数種類電源のオンやオフを実行し、スリープモード等の各動作モードの電源状態を生成する。   The power supply unit 107 includes a DC / DC converter or the like, and generates a plurality of types of power supplies necessary for each functional unit of the processing system. In addition, the power supply unit 107 is controlled by the power supply control unit 103 to turn on and off a plurality of types of power supplies and generate a power supply state in each operation mode such as a sleep mode.

メインシステムＲＯＭ１０９は、メインシステム１０１と接続されており、メインシステム１０１が処理対象とする処理プログラムやデータが格納されている、書き換え可能なフラッシュＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）である。メインシステム１０１は、電源が投入されると、まずメインシステムＲＯＭ１０９内に格納されている処理プログラム及びデータを用いて処理を実行する。   The main system ROM 109 is a rewritable flash ROM (ReadOnly Memory) that is connected to the main system 101 and stores processing programs and data to be processed by the main system 101. When power is turned on, the main system 101 first executes processing using processing programs and data stored in the main system ROM 109.

メインシステムＨＤＤ（ハードディスクドライブ）１０８は、ＨＤＤ（ＨａｒｄＤｉｓｋＤｒｉｖｅ）等の大容量記憶装置の一例であり、メインシステム１０１及びサブシステム１０２を動作せるためのＯＳ（ＯｐｅｒａｔｉｎｇＳｙｓｔｅｍ）やアプリケーションプログラム、データなどが保存されている。   The main system HDD (hard disk drive) 108 is an example of a mass storage device such as an HDD (Hard Disk Drive), and stores an OS (Operating System), application programs, data, and the like for operating the main system 101 and the subsystem 102. ing.

メインシステムＤＲＡＭ１０５は、メインシステム１０１と接続されており、メインシステムＲＯＭ１０９やメインシステムＨＤＤ１０８からロードされたＯＳや処理プログラムを展開するためのエリアや、メインシステム１０１が各種の処理を実行する際に用いるワークエリア、サブシステム１０２から出力されたコンピュータプログラムやデータを格納するためのエリア等の各種のエリアを有する。   The main system DRAM 105 is connected to the main system 101, and is used when an OS and processing programs loaded from the main system ROM 109 and the main system HDD 108 are expanded, and when the main system 101 executes various processes. It has various areas such as a work area and an area for storing computer programs and data output from the subsystem 102.

操作部１１０は、各種の情報表示を行う表示画面、該表示画面上のタッチ位置を検知するためのタッチパネル、ハードキーなどを有するユーザインターフェースである。   The operation unit 110 is a user interface having a display screen for displaying various information, a touch panel for detecting a touch position on the display screen, a hard key, and the like.

プリンタ部１１１は、サブシステム１０２から供給されたデータに基づいて紙などの記録媒体上に画像や文字を印刷する。   The printer unit 111 prints an image or a character on a recording medium such as paper based on the data supplied from the subsystem 102.

スキャナ部１１２は、紙などの記録媒体に記録されている情報を画像として読み取り、該読み取った画像をサブシステム１０２に対して出力する。   The scanner unit 112 reads information recorded on a recording medium such as paper as an image, and outputs the read image to the subsystem 102.

サブシステムＲＯＭ１０４は、サブシステム１０２と接続されており、サブシステム１０２が処理対象とする処理プログラムやデータが格納されている、書き換えが可能なフラッシュＲＯＭ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）である。   The subsystem ROM 104 is a rewritable flash ROM (ReadOnlyMemory) that is connected to the subsystem 102 and stores processing programs and data to be processed by the subsystem 102.

サブシステムＤＲＡＭ１０６は、サブシステム１０２と接続されており、サブシステムＲＯＭ１０４やメインシステムＨＤＤ１０８からロードされたＯＳや処理プログラムを展開するためのエリアや、サブシステム１０２が各種の処理を実行する際に用いるワークエリア、メインシステム１０１から出力されたコンピュータプログラムやデータを格納するためのエリア等の各種のエリアを有する。   The subsystem DRAM 106 is connected to the subsystem 102, and is used when an OS and processing programs loaded from the subsystem ROM 104 and the main system HDD 108 are expanded, and when the subsystem 102 executes various processes. It has various areas such as a work area and an area for storing computer programs and data output from the main system 101.

次に、メインシステム１０１の構成例について、図２のブロック図を用いて説明する。なお、図２に示した構成は、メインシステム１０１に適用可能な構成の一例に過ぎず、以下に説明するメインシステム１０１の動作と同等以上の動作を実現可能な構成であれば、如何なる構成を採用しても構わない。   Next, a configuration example of the main system 101 will be described using the block diagram of FIG. The configuration shown in FIG. 2 is merely an example of a configuration applicable to the main system 101, and any configuration can be used as long as it can realize an operation equivalent to or higher than the operation of the main system 101 described below. You may adopt.

ＣＰＵ２０１は、メインシステム１０１の動作制御を行うものであり、以下でメインシステム１０１が行うものとして説明する処理は何れも、このＣＰＵ２０１によって実行される。ＣＰＵ２０１は、メインシステムＲＯＭ１０９やメインシステムＤＲＡＭ１０５に格納されているコンピュータプログラムやデータを用いて処理を実行することで、メインシステム１０１が行うものとして後述する各処理を実行する。例えば、ＣＰＵ２０１は、処理システムの電源を立ち上げた際には、メインシステムＲＯＭ１０９に格納されているコンピュータプログラムやデータを用いて処理を実行することでブートを行い、メインシステムＤＲＡＭ１０５に展開されたＯＳやアプリケーションプログラムを実行する。また、ＣＰＵ２０１は、メインシステム１０１が有するものとして後述するそれぞれのＩＦ（インターフェース）部の動作制御をも行う。   The CPU 201 controls the operation of the main system 101, and any processing described below as being performed by the main system 101 is executed by the CPU 201. The CPU 201 executes processes using computer programs and data stored in the main system ROM 109 and the main system DRAM 105, thereby executing each process described later as what the main system 101 performs. For example, when the processing system power is turned on, the CPU 201 boots by executing processing using a computer program and data stored in the main system ROM 109, and the OS expanded in the main system DRAM 105. And run application programs. The CPU 201 also performs operation control of each IF (interface) unit, which will be described later, as the main system 101 has.

ＨＤＤＩＦ部２０２は、メインシステムＨＤＤ１０８にアクセスするためのＩ／Ｆモジュールである。   The HDDIF unit 202 is an I / F module for accessing the main system HDD 108.

操作部ＩＦ部２０３は、操作部１１０にアクセスするためのＩ／Ｆモジュールであり、例えば、メインシステムＨＤＤ１０８に格納されているＧＵＩ（グラフィカルユーザインターフェース）等の表示画面のデータに基づく表示画面を操作部ＩＦ部２０３を介して操作部１１０に送出したり、ユーザが操作部１１０に対して行った操作内容を操作部ＩＦ部２０３を介してＣＰＵ２０１に通知したりすることができる。   The operation unit IF unit 203 is an I / F module for accessing the operation unit 110, and operates a display screen based on display screen data such as a GUI (graphical user interface) stored in the main system HDD 108, for example. It is possible to send to the operation unit 110 via the unit IF unit 203 or to notify the CPU 201 of the operation content performed by the user on the operation unit 110 via the operation unit IF unit 203.

電源制御ＩＦ部２０７は、電源制御部１０３と接続するためのＩＦモジュールであり、メインシステム１０１の電源状態を電源制御部１０３へ通知したり、電源制御部１０３からの上記割り込み信号を受信したりすることができる。   The power control IF unit 207 is an IF module for connecting to the power control unit 103 and notifies the power control unit 103 of the power state of the main system 101 or receives the interrupt signal from the power control unit 103. can do.

ネットワークＩＦ部２０８は、例えばＬＡＮカード等で実現され、メインシステム１０１をＬＡＮ等のネットワークに接続するためのものであり、該ネットワーク上の外部機器との間でデバイス情報や画像データ等の送受信を行うことができる。   The network IF unit 208 is realized by, for example, a LAN card or the like, and is used to connect the main system 101 to a network such as a LAN, and transmits / receives device information, image data, and the like to / from external devices on the network. It can be carried out.

メインＲＯＭＩＦ部２０４は、メインシステムＲＯＭ１０９にアクセスするためのＩ／Ｆモジュールである。   The main ROMIF unit 204 is an I / F module for accessing the main system ROM 109.

メインＤＲＡＭＩＦ部２０５は、メインシステムＤＲＡＭ１０５にアクセスするためのＩ／Ｆモジュールである。メインＤＲＡＭＩＦ部２０５は、メインシステムＤＲＡＭ１０５の設定や制御を行うためのレジスタを備えており、該レジスタの設定はＣＰＵ２０１が行う。例えば、メインシステムＤＲＡＭ１０５をセルフリフレッシュ状態に設定する場合は、ＣＰＵ２０１がメインＤＲＡＭＩＦ部２０５のレジスタを設定することで、メインシステムＤＲＡＭ１０５にセルフリフレッシュコマンドを発行することができる。   The main DRAM IF unit 205 is an I / F module for accessing the main system DRAM 105. The main DRAM IF unit 205 includes a register for setting and controlling the main system DRAM 105, and the CPU 201 sets the register. For example, when the main system DRAM 105 is set in a self-refresh state, the CPU 201 can issue a self-refresh command to the main system DRAM 105 by setting a register of the main DRAM IF unit 205.

サブシステムＩＦ部２０６は、メインシステム１０１にサブシステム１０２を接続するためのＩ／Ｆモジュールである。具体的には、サブシステムＩＦ部２０６は、ＰＣＩＥｘｐｒｅｓｓで構成され、ルートコンプレックスがメインシステム１０１で、エンドポイントがサブシステム１０２となる。   The subsystem IF unit 206 is an I / F module for connecting the subsystem 102 to the main system 101. Specifically, the subsystem IF unit 206 is configured by PCI Express, the root complex is the main system 101, and the endpoint is the subsystem 102.

次に、サブシステム１０２の構成例について、図３のブロック図を用いて説明する。なお、図３に示した構成は、サブシステム１０２に適用可能な構成の一例に過ぎず、以下に説明するサブシステム１０２の動作と同等以上の動作を実現可能な構成であれば、如何なる構成を採用しても構わない。   Next, a configuration example of the subsystem 102 will be described using the block diagram of FIG. The configuration illustrated in FIG. 3 is merely an example of a configuration applicable to the subsystem 102, and any configuration is possible as long as the configuration can realize an operation equivalent to or higher than the operation of the subsystem 102 described below. You may adopt.

メインＣＰＵ３０１は、画像処理部３０７の設定や画像データ制御を行う。メインＣＰＵ３０１は、サブシステムＤＲＡＭ１０６に展開されたＯＳやアプリケーションプログラムを実行する。   The main CPU 301 performs setting of the image processing unit 307 and image data control. The main CPU 301 executes the OS and application programs developed in the subsystem DRAM 106.

サブＣＰＵ３０２は、画像処理を行う機能の制御を行う。サブＣＰＵ３０２は、サブシステムＲＯＭ１０４に格納されているコンピュータプログラムやデータを用いて処理を実行する。   The sub CPU 302 controls functions for performing image processing. The sub CPU 302 executes processing using computer programs and data stored in the subsystem ROM 104.

レジスタ部３０３は、サブシステム１０２の設定や制御に関わるレジスタである。レジスタ部３０３は、メインＣＰＵ３０１からの読み書きが可能であり、特に、メインＣＰＵ３０１のリセットを制御することができる。   The register unit 303 is a register related to setting and control of the subsystem 102. The register unit 303 is readable and writable from the main CPU 301, and in particular can control reset of the main CPU 301.

画像処理部３０７は、各種画像処理を行う回路であり、メインＣＰＵ３０１によって設定、制御され各種画像処理を行う。例えば、プリンタ部１１１によって印刷される画像に対する補正処理を行ったり、スキャナ部１１２が読み取った画像に対して各種の画像処理（補正、加工、編集等）を施したりする。   The image processing unit 307 is a circuit that performs various image processing, and is set and controlled by the main CPU 301 to perform various image processing. For example, correction processing is performed on an image printed by the printer unit 111, and various image processing (correction, processing, editing, etc.) is performed on the image read by the scanner unit 112.

プリンタＩＦ部３０９は、サブシステム１０２にプリンタ部１１１を接続するためのもので、プリンタ部１１１との間のデータ通信はこのプリンタＩＦ部３０９を介して行われる。   The printer IF unit 309 is used to connect the printer unit 111 to the subsystem 102, and data communication with the printer unit 111 is performed via the printer IF unit 309.

スキャナＩＦ部３０８は、サブシステム１０２にスキャナ部１１２を接続するためのもので、スキャナ部１１２との間のデータ通信はこのスキャナＩＦ部３０８を介して行われる。   The scanner IF unit 308 is for connecting the scanner unit 112 to the subsystem 102, and data communication with the scanner unit 112 is performed via the scanner IF unit 308.

サブＲＯＭＩＦ部３０４は、サブシステムＲＯＭ１０４にアクセスするためのＩ／Ｆモジュールである。   The sub ROMIF unit 304 is an I / F module for accessing the subsystem ROM 104.

サブＤＲＡＭＩＦ部３０５は、サブシステムＤＲＡＭ１０６にアクセスするためのＩ／Ｆモジュールである。サブＤＲＡＭＩＦ部３０５は、サブシステムＤＲＡＭ１０６の設定や制御を行うためのレジスタを備えており、メインＣＰＵ３０１、サブＣＰＵ３０２、のいずれもレジスタ設定することが可能である。   The sub DRAM IF unit 305 is an I / F module for accessing the sub system DRAM 106. The sub DRAM IF unit 305 includes a register for setting and controlling the subsystem DRAM 106, and both the main CPU 301 and the sub CPU 302 can set the register.

メインシステムＩＦ部３０６は、サブシステム１０２にメインシステム１０１を接続するためのＩ／Ｆモジュールである。具体的には、メインシステムＩＦ部３０６は、ＰＣＩＥｘｐｒｅｓｓで構成され、ルートコンプレックスがメインシステム１０１で、エンドポイントがサブシステム１０２となる。   The main system IF unit 306 is an I / F module for connecting the main system 101 to the subsystem 102. Specifically, the main system IF unit 306 is configured by PCI Express, the root complex is the main system 101, and the end point is the subsystem 102.

次に、処理システムの電源をオンにした場合に、メインシステム１０１、サブシステム１０２、電源制御部１０３、のそれぞれが行う処理について、図４のフローチャートを用いて説明する。本フローチャートのステップＳ４０１、Ｓ４０４、Ｓ４０５における処理は電源制御部１０３によって実行若しくは制御される。また、ステップＳ４０２、Ｓ４０６〜Ｓ４０９、Ｓ４１８における処理は、メインシステム１０１のＣＰＵ２０１が、メインシステムＲＯＭ１０９に保存されているコンピュータプログラムやデータ、メインシステムＤＲＡＭ１０５に格納されているコンピュータプログラムやデータを用いて処理を実行することで実行若しくは制御される。また、ステップＳＳ４１０〜Ｓ４１２，Ｓ４１６〜Ｓ４１８の処理は、サブシステム１０２（メインＣＰＵ３０１、サブＣＰＵ３０２）が、サブシステムＲＯＭ１０４に保存されているコンピュータプログラムやデータ、サブシステムＤＲＡＭ１０６に格納されているコンピュータプログラムやデータを用いて処理を実行することで実行若しくは制御される。   Next, processing performed by the main system 101, the subsystem 102, and the power control unit 103 when the processing system is turned on will be described with reference to the flowchart of FIG. The processing in steps S401, S404, and S405 in this flowchart is executed or controlled by the power supply control unit 103. The processing in steps S402, S406 to S409, and S418 is performed by the CPU 201 of the main system 101 using the computer program and data stored in the main system ROM 109 and the computer program and data stored in the main system DRAM 105. It is executed or controlled by executing. In addition, the processes in steps SS410 to S412 and S416 to S418 are performed by the subsystem 102 (main CPU 301, sub CPU 302), computer programs and data stored in the subsystem ROM 104, computer programs stored in the subsystem DRAM 106, It is executed or controlled by executing processing using data.

処理システムの電源をオンにすると、電源部１０７から電源が供給されるため、ステップＳ４０１では、電源制御部１０３の電源が投入され、ステップＳ４０２では、メインシステム１０１の電源が投入される。   When the processing system is turned on, power is supplied from the power supply unit 107. In step S401, the power supply control unit 103 is turned on. In step S402, the main system 101 is turned on.

ステップＳ４０４では、電源制御部１０３は、サブシステム１０２に電源を供給するよう、電源部１０７に指示する。これにより電源部１０７から電源が供給されるため、ステップＳ４１０では、サブシステム１０２の電源が投入されて、サブＣＰＵ３０２のリセットが解除される。   In step S <b> 404, the power supply control unit 103 instructs the power supply unit 107 to supply power to the subsystem 102. As a result, since power is supplied from the power supply unit 107, in step S410, the power of the subsystem 102 is turned on and the reset of the sub CPU 302 is released.

また、ステップＳ４０５では、電源制御部１０３は、今回の電源のオンが、「電源がオフ状態にある処理システムの電源をオンにした」（電源投入）ものであるのか、それともスリープモードからの復帰（Ｓｌｅｅｐ復帰）によるものであるのか、を示す信号である復帰フラグ信号を、サブシステム１０２に対して送信する。ここでは、今回の電源のオンが、「電源がオフ状態にある処理システムの電源をオンにした」（電源投入）ものである。   In step S405, the power supply control unit 103 determines whether the current power-on is “turned on the power of the processing system in the power-off state” (power-on) or the return from the sleep mode. A return flag signal, which is a signal indicating whether it is due to (Sleep return) or not, is transmitted to the subsystem 102. Here, the power on this time is “the power of the processing system in the power off state is turned on” (power on).

ステップＳ４０６では、メインシステム１０１のＣＰＵ２０１は、メインシステム１０１の初期化を実行する。具体的には、ＣＰＵ２０１は、メインシステムＲＯＭ１０９に格納されているコンピュータプログラムやデータをメインシステムＤＲＡＭ１０５に読み出し、該コンピュータプログラムやデータを用いて処理を実行することで、ＩＯ設定、割り込みの初期化、メインシステムＨＤＤ１０８に格納してあるＯＳイメージの展開等を行う。   In step S406, the CPU 201 of the main system 101 executes initialization of the main system 101. Specifically, the CPU 201 reads out a computer program and data stored in the main system ROM 109 to the main system DRAM 105 and executes processing using the computer program and data, thereby performing IO setting, interrupt initialization, The OS image stored in the main system HDD 108 is expanded.

ステップＳ４０７では、メインシステム１０１のＣＰＵ２０１は、サブシステムＤＲＡＭ１０６にアクセスするための初期設定を行う。より具体的には、ＣＰＵ２０１は、サブシステムＩＦ部２０６を介してサブシステム１０２にアクセスし、サブシステム１０２のサブＣＰＵ３０２に、サブＤＲＡＭＩＦ部３０５のレジスタ設定を行うよう、指示する。これによりサブシステム１０２のサブＣＰＵ３０２は、サブＤＲＡＭＩＦ部３０５のレジスタ設定を行う。   In step S <b> 407, the CPU 201 of the main system 101 performs initial settings for accessing the subsystem DRAM 106. More specifically, the CPU 201 accesses the subsystem 102 via the subsystem IF unit 206 and instructs the sub CPU 302 of the subsystem 102 to perform register setting of the sub DRAM IF unit 305. As a result, the sub CPU 302 of the sub system 102 performs register setting of the sub DRAM IF unit 305.

ステップＳ４０８では、メインシステム１０１のＣＰＵ２０１は、メインシステムＨＤＤ１０８からサブシステム１０２用（メインＣＰＵ３０１用）のブートイメージを読み出し、該読み出したブートイメージをサブシステムＩＦ部２０６を介してサブシステム１０２に対して送出し、サブシステム１０２に該読み出したブートイメージをサブシステムＤＲＡＭ１０６に展開させるよう制御する。   In step S <b> 408, the CPU 201 of the main system 101 reads the boot image for the subsystem 102 (for the main CPU 301) from the main system HDD 108, and sends the read boot image to the subsystem 102 via the subsystem IF unit 206. Then, the subsystem 102 controls the subsystem 102 to expand the read boot image.

ステップＳ４０９では、メインシステム１０１のＣＰＵ２０１は、サブシステムＩＦ部２０６を介してサブシステム１０２のメインＣＰＵ３０１に、該メインＣＰＵ３０１のリセットを解除させる。詳細には、ＣＰＵ２０１は、サブシステムＩＦ部２０６を介してサブシステム１０２にアクセスし、サブシステム１０２のメインＣＰＵ３０１に、レジスタ部３０３のレジスタ設定を行わせる。   In step S409, the CPU 201 of the main system 101 causes the main CPU 301 of the subsystem 102 to cancel the reset of the main CPU 301 via the subsystem IF unit 206. Specifically, the CPU 201 accesses the subsystem 102 via the subsystem IF unit 206 and causes the main CPU 301 of the subsystem 102 to set the register of the register unit 303.

ステップＳ４１１では、サブシステム１０２のサブＣＰＵ３０２は、サブシステムＲＯＭ１０４に格納されているコンピュータプログラム（ブートプログラム）やデータを用いて処理を実行することで、ブートを行う。   In step S <b> 411, the sub CPU 302 of the subsystem 102 performs booting by executing processing using a computer program (boot program) and data stored in the subsystem ROM 104.

ステップＳ４１２では、サブシステム１０２のサブＣＰＵ３０２は、ステップＳ４０５においてメインシステム１０１から送信された復帰フラグ信号を受信すると、該復帰フラグ信号が格納されるレジスタを読み出す。復帰フラグ信号はサブＣＰＵ３０２のＧＰＩＯ（ＧｅｎｅｒａｌＰｅｒｐｏｓｅＩＯ）に入力される。   In step S412, when the sub CPU 302 of the sub system 102 receives the return flag signal transmitted from the main system 101 in step S405, the sub CPU 302 reads a register in which the return flag signal is stored. The return flag signal is input to GPIO (General Purpose IO) of the sub CPU 302.

ステップＳ４１６では、サブＣＰＵ３０２のブート制御処理は終了し、ステップＳ４０９におけるメインシステム１０１によるメインＣＰＵ３０１のリセット解除設定制御により、メインＣＰＵ３０１のリセットが解除される。   In step S416, the boot control process of the sub CPU 302 ends, and the reset of the main CPU 301 is released by the reset release setting control of the main CPU 301 by the main system 101 in step S409.

ステップＳ４１７では、メインＣＰＵ３０１は、リセットベクタに設定されているサブシステムＤＲＡＭ１０６から、展開されているブートイメージを用いて処理を実行することで、ブートを開始する。   In step S417, the main CPU 301 starts booting by executing processing using the expanded boot image from the subsystem DRAM 106 set in the reset vector.

ステップＳ４１８では、メインシステム１０１とサブシステム１０２との間で初期化シーケンスを実行する。具体的には、メインシステム１０１のＣＰＵ２０１とメインＣＰＵ３０１との間でＣＰＵ間通信を行い、メインＣＰＵ３０１が画像処理部３０７へのレジスタ設定を行う。   In step S418, an initialization sequence is executed between the main system 101 and the subsystem 102. Specifically, inter-CPU communication is performed between the CPU 201 of the main system 101 and the main CPU 301, and the main CPU 301 performs register setting for the image processing unit 307.

以上説明した電源投入時の制御処理によって、電源投入時にメインシステム１０１によって、サブシステムＤＲＡＭ１０６にメインＣＰＵ３０１のブートイメージを展開し、メインＣＰＵ３０１のリセットを解除し、メインＣＰＵ３０１のブートタイミングを制御することができる。   With the above-described control process when the power is turned on, the main system 101 deploys the boot image of the main CPU 301 to the subsystem DRAM 106 when the power is turned on, releases the reset of the main CPU 301, and controls the boot timing of the main CPU 301. it can.

次に、図４のフローチャートに従った処理の後、即ち、電源がオンになった後で、処理システムをスリープモードに移行させる場合に、メインシステム１０１、サブシステム１０２、電源制御部１０３、のそれぞれが行う処理について、図５のフローチャートを用いて説明する。本フローチャートのステップＳ５０２、Ｓ５０９、Ｓ５１１における処理は電源制御部１０３によって実行若しくは制御される。また、ステップＳ５０１、Ｓ５０４、Ｓ５０５、Ｓ５０７、Ｓ５０８における処理は、メインシステム１０１のＣＰＵ２０１が、メインシステムＲＯＭ１０９に保存されているコンピュータプログラムやデータ、メインシステムＤＲＡＭ１０５に格納されているコンピュータプログラムやデータを用いて処理を実行することで実行若しくは制御される。また、ステップＳ５０３、Ｓ５１２〜Ｓ５１４における処理は、サブシステム１０２（メインＣＰＵ３０１、サブＣＰＵ３０２）が、サブシステムＲＯＭ１０４に保存されているコンピュータプログラムやデータ、サブシステムＤＲＡＭ１０６に格納されているコンピュータプログラムやデータを用いて処理を実行することで実行若しくは制御される。図５のフローチャートの場合、サブシステム１０２は、メインシステム１０１及び電源制御部１０３からの制御を受けるのみである。   Next, after the processing according to the flowchart of FIG. 4, that is, after the power is turned on, when the processing system is shifted to the sleep mode, the main system 101, the subsystem 102, and the power control unit 103 Each process will be described with reference to the flowchart of FIG. The processes in steps S502, S509, and S511 of this flowchart are executed or controlled by the power supply control unit 103. The processing in steps S501, S504, S505, S507, and S508 uses the computer program and data stored in the main system ROM 109 and the computer program and data stored in the main system DRAM 105 by the CPU 201 of the main system 101. Are executed or controlled by executing the process. The processing in steps S503 and S512 to S514 is performed by the subsystem 102 (main CPU 301, sub CPU 302) using the computer program and data stored in the subsystem ROM 104 and the computer program and data stored in the subsystem DRAM 106. It is executed or controlled by executing a process using this. In the flowchart of FIG. 5, the subsystem 102 only receives control from the main system 101 and the power supply control unit 103.

ステップＳ５０１では、メインシステム１０１のＣＰＵ２０１は、スリープモードに移行するための条件が満たされたか否かを判断する。例えば、ある一定時間ユーザからの操作が無い場合やデータ処理リクエストが無い場合に、この条件が満たされたと判断する。この条件が満たされた場合には、処理はステップＳ５０４に進み、満たされていない場合には、ステップＳ５０１で待機する。   In step S501, the CPU 201 of the main system 101 determines whether a condition for shifting to the sleep mode is satisfied. For example, it is determined that this condition is satisfied when there is no operation from the user for a certain period of time or when there is no data processing request. If this condition is satisfied, the process proceeds to step S504. If not satisfied, the process waits in step S501.

ステップＳ５０２では、電源制御部１０３は、メインシステム１０１のＣＰＵ２０１からのスリープモードへの移行指示を待機する。   In step S502, the power supply control unit 103 waits for an instruction to shift to the sleep mode from the CPU 201 of the main system 101.

ステップＳ５０３では、サブシステム１０２は、メインシステム１０１及び電源制御部１０３からの指示を待機する。   In step S503, the subsystem 102 waits for instructions from the main system 101 and the power supply control unit 103.

ステップＳ５０４では、メインシステム１０１のＣＰＵ２０１は、サブシステムＩＦ部２０６を介してサブシステム１０２のメインＣＰＵ３０１に対し、サブシステム１０２のレジスタ部３０３へアクセスしてメインＣＰＵ３０１にリセットをかけさせる。この処理は、サブシステムＤＲＡＭ１０６内のメインＣＰＵ３０１用のブートイメージをメインシステムＤＲＡＭ１０５に書き込んでいる間に、メインＣＰＵ３０１がサブシステムＤＲＡＭ１０６にアクセスしないようにするためである。   In step S504, the CPU 201 of the main system 101 causes the main CPU 301 of the subsystem 102 to access the register unit 303 of the subsystem 102 via the subsystem IF unit 206 and cause the main CPU 301 to reset. This process is to prevent the main CPU 301 from accessing the subsystem DRAM 106 while the boot image for the main CPU 301 in the subsystem DRAM 106 is being written to the main system DRAM 105.

ステップＳ５１２では、ステップＳ５０４における処理により、メインＣＰＵ３０１はリセット状態となる。   In step S512, the main CPU 301 is reset by the process in step S504.

ステップＳ５１３では、サブシステム１０２のサブＣＰＵ３０２は、メインシステム１０１のＣＰＵ２０１から、「サブシステムＤＲＡＭ１０６に格納されているメインＣＰＵ３０１用のブートイメージをメインシステムＤＲＡＭ１０５に書き込む」旨の指示を受けると、サブシステムＤＲＡＭ１０６に格納されているメインＣＰＵ３０１用のブートイメージを、メインシステムＩＦ部３０６を介してメインシステム１０１に転送し、該メインシステム１０１に対し、該ブートイメージをメインシステムＤＲＡＭ１０５に書き込むよう、指示する。具体的には、メインＣＰＵ３０１用のブートイメージやレジスタ部３０３の各種レジスタ設定値を書き込むよう、メインシステム１０１に指示する。この指示は、「サブシステムＤＲＡＭ１０６に格納されているメインＣＰＵ３０１用のブートイメージをメインシステムＤＲＡＭ１０５に書き込む」ことを直接的に示す指示であっても良いし、スリープモードに移行する旨を示すことで間接的に「サブシステムＤＲＡＭ１０６に格納されているメインＣＰＵ３０１用のブートイメージをメインシステムＤＲＡＭ１０５に書き込む」ことを指示するものであっても良い。   In step S513, when the sub CPU 302 of the sub system 102 receives an instruction from the CPU 201 of the main system 101 to "write the boot image for the main CPU 301 stored in the sub system DRAM 106 into the main system DRAM 105", the sub system 302 The boot image for the main CPU 301 stored in the DRAM 106 is transferred to the main system 101 via the main system IF unit 306, and the main system 101 is instructed to write the boot image in the main system DRAM 105. Specifically, the main system 101 is instructed to write a boot image for the main CPU 301 and various register setting values of the register unit 303. This instruction may be an instruction directly indicating that “the boot image for the main CPU 301 stored in the subsystem DRAM 106 is written in the main system DRAM 105”, or may indicate that the mode is shifted to the sleep mode. It may be instructed to indirectly “write the boot image for the main CPU 301 stored in the subsystem DRAM 106 to the main system DRAM 105”.

ステップＳ５０５では、メインシステム１０１のＣＰＵ２０１は、ステップＳ５１３においてサブシステム１０２から受けた指示に応じて、サブシステム１０２から受けたメインＣＰＵ３０１用のブートイメージをメインシステムＤＲＡＭ１０５に書き込む。 ステップＳ５０７では、メインシステム１０１のＣＰＵ２０１は、メインシステムＤＲＡＭ１０５をセルフリフレッシュ状態に移行させる。これにより、メインシステム１０１はスリープ状態となる。   In step S505, the CPU 201 of the main system 101 writes the boot image for the main CPU 301 received from the subsystem 102 in the main system DRAM 105 in response to the instruction received from the subsystem 102 in step S513. In step S507, the CPU 201 of the main system 101 shifts the main system DRAM 105 to the self-refresh state. As a result, the main system 101 enters a sleep state.

ステップＳ５０８では、メインシステム１０１のＣＰＵ２０１は、メインシステム１０１がスリープ状態になったことを電源制御部１０３に通知する。   In step S508, the CPU 201 of the main system 101 notifies the power supply control unit 103 that the main system 101 has entered the sleep state.

ステップＳ５０９では、電源制御部１０３は、メインシステム１０１のＣＰＵ２０１から、該メインシステム１０１がスリープ状態になった旨を受信したか否かを判断する。この判断の結果、受信した場合には、処理はステップＳ５１１に進み、受信していない場合には、ステップＳ５０９で待機する。   In step S509, the power supply control unit 103 determines whether or not the main system 101 has entered the sleep state from the CPU 201 of the main system 101. As a result of this determination, if it has been received, the process proceeds to step S511, and if it has not been received, the process waits in step S509.

ステップＳ５１１では、電源制御部１０３は、電源部１０７を制御して、スリープモード時の電源状態に設定する。   In step S511, the power control unit 103 controls the power unit 107 to set the power state in the sleep mode.

以上説明した、図５のフローチャートに従った処理を行うことで、処理システムをスリープモードに移行させることができると共に、処理システムの電源をオンにした時にサブシステムＤＲＡＭ１０６に展開したメインＣＰＵ３０１用のブートイメージを、該サブシステムＤＲＡＭ１０６からメインシステムＤＲＡＭ１０５に移動させることができる。   By performing the processing according to the flowchart of FIG. 5 described above, the processing system can be shifted to the sleep mode, and the boot for the main CPU 301 developed in the subsystem DRAM 106 when the processing system is powered on. Images can be moved from the subsystem DRAM 106 to the main system DRAM 105.

スリープモードに移行した状態における処理システムの各機能部における電源状態を図６に示す。スリープモードに移行した状態では、メインシステムＲＯＭ１０９、メインシステムＨＤＤ１０８、サブシステム１０２、サブシステムＲＯＭ１０４、サブシステムＤＲＡＭ１０６、プリンタ部１１１、スキャナ部１１２の電源がオフ（ＯＦＦ）となり、それ以外はオン（ＯＮ）となる。また、メインシステムＤＲＡＭ１０５はセルフリフレッシュ状態である。   FIG. 6 shows the power supply state in each functional unit of the processing system in the state of shifting to the sleep mode. In the state shifted to the sleep mode, the main system ROM 109, the main system HDD 108, the subsystem 102, the subsystem ROM 104, the subsystem DRAM 106, the printer unit 111, and the scanner unit 112 are turned off (OFF). ) The main system DRAM 105 is in a self-refresh state.

次に、スリープモードに移行した処理システムを、通常動作モードに移行させる（スリープ状態から復帰させる）場合に、メインシステム１０１、サブシステム１０２、電源制御部１０３、のそれぞれが行う処理について、図７のフローチャートを用いて説明する。本フローチャートのステップＳ７０１、Ｓ７０４、Ｓ７０６における処理は、電源制御部１０３によって実行若しくは制御される。また、ステップＳ７０２、Ｓ７０５、Ｓ７０７、Ｓ７０８、Ｓ７１７における処理は、メインシステム１０１のＣＰＵ２０１が、メインシステムＲＯＭ１０９に保存されているコンピュータプログラムやデータ、メインシステムＤＲＡＭ１０５に格納されているコンピュータプログラムやデータを用いて処理を実行することで実行若しくは制御される。また、ステップＳ７０９〜Ｓ７１１、Ｓ７１３，Ｓ７１６，Ｓ７１７における処理は、サブシステム１０２（メインＣＰＵ３０１、サブＣＰＵ３０２）が、サブシステムＲＯＭ１０４に保存されているコンピュータプログラムやデータ、サブシステムＤＲＡＭ１０６に格納されているコンピュータプログラムやデータを用いて処理を実行することで実行若しくは制御される。   Next, the processing performed by each of the main system 101, the subsystem 102, and the power supply control unit 103 when the processing system that has shifted to the sleep mode is shifted to the normal operation mode (returned from the sleep state) will be described with reference to FIG. It demonstrates using the flowchart of these. The processing in steps S701, S704, and S706 in this flowchart is executed or controlled by the power supply control unit 103. The processing in steps S702, S705, S707, S708, and S717 uses the computer program and data stored in the main system ROM 109 and the computer program and data stored in the main system DRAM 105 by the CPU 201 of the main system 101. Are executed or controlled by executing the process. The processing in steps S709 to S711, S713, S716, and S717 is performed by the subsystem 102 (main CPU 301, sub CPU 302) being stored in the computer program and data stored in the subsystem ROM 104, and in the computer stored in the subsystem DRAM 106. It is executed or controlled by executing processing using a program or data.

ステップＳ７０１では、電源制御部１０３は、スリープ状態からの復帰要因が発生したか否かを判断する。例えば、ユーザが操作部１１０を操作して何らかの操作入力を行うと、操作部１１０はスリープ復帰信号を電源制御部１０３に対して出力するので、電源制御部１０３は、該スリープ復帰信号を受信すると、スリープ状態からの復帰要因が発生したと判断する。スリープ状態からの復帰要因が発生したと判断した場合には、処理はステップＳ７０４に進み、発生していないと判断した場合には、ステップＳ７０１で待機する。   In step S701, the power supply control unit 103 determines whether a factor for returning from the sleep state has occurred. For example, when the user operates the operation unit 110 to perform some operation input, the operation unit 110 outputs a sleep return signal to the power supply control unit 103, so that the power supply control unit 103 receives the sleep return signal. It is determined that a factor for returning from the sleep state has occurred. If it is determined that the cause of return from the sleep state has occurred, the process proceeds to step S704. If it is determined that the cause has not occurred, the process waits in step S701.

ステップＳ７０４では、電源制御部１０３は、電源部１０７に対してメインシステム１０１への電源投入を指示すると共に、メインシステム１０１に対してスリープ復帰割り込み信号を出力する。これによりメインシステム１０１には電源が投入されることになる。   In step S <b> 704, the power supply control unit 103 instructs the power supply unit 107 to turn on the main system 101 and outputs a sleep return interrupt signal to the main system 101. As a result, the main system 101 is powered on.

ステップＳ７０２では、メインシステム１０１のＣＰＵ２０１は、電源制御部１０３からのスリープ復帰割り込み信号を受信する。   In step S <b> 702, the CPU 201 of the main system 101 receives a sleep return interrupt signal from the power control unit 103.

ステップＳ７０５では、メインシステム１０１のＣＰＵ２０１は、電源制御部１０３に対して、サブシステム１０２への電源投入を指示する。   In step S <b> 705, the CPU 201 of the main system 101 instructs the power supply control unit 103 to turn on the power to the subsystem 102.

ステップＳ７０６では、電源制御部１０３は、メインシステム１０１のＣＰＵ２０１からサブシステム１０２への電源投入の指示を受けると、サブシステム１０２などに電源投入を行うために、電源部１０７に電源投入を指示する。これによりサブシステム１０２には、電源が投入されることになる。   In step S706, when the power control unit 103 receives an instruction to turn on the power to the subsystem 102 from the CPU 201 of the main system 101, the power control unit 103 instructs the power supply unit 107 to turn on the power to turn on the subsystem 102 or the like. . As a result, the subsystem 102 is powered on.

ステップＳ７０７では、メインシステム１０１のＣＰＵ２０１は、スリープモードから通常動作モードに移行させるための処理として、まず、メインシステムＤＲＡＭ１０５のセルフリフレッシュを解除する。   In step S707, the CPU 201 of the main system 101 first cancels the self-refresh of the main system DRAM 105 as a process for shifting from the sleep mode to the normal operation mode.

ステップＳ７０８では、メインシステム１０１のＣＰＵ２０１は、メインシステム１０１全体の初期化処理を行う。   In step S708, the CPU 201 of the main system 101 performs initialization processing for the entire main system 101.

ステップＳ７０９〜Ｓ７１１、Ｓ７１７の各ステップにおける処理はそれぞれ、上記のステップＳ４１０〜Ｓ４１２、Ｓ４１８と同様であるため、これらのステップに係る説明は省略する。   The processes in steps S709 to S711 and S717 are the same as those in steps S410 to S412 and S418, respectively, and thus description of these steps is omitted.

ステップＳ７１３では、サブシステム１０２のサブＣＰＵ３０２は、上記のステップＳ５１３においてメインシステムＤＲＡＭ１０５に書き込んだメインＣＰＵ３０１用のブートイメージの転送要求を、メインシステムＩＦ部３０６を介してメインシステム１０１に送信する。メインシステム１０１は、この転送要求に応じて、上記のステップＳ５１３においてメインシステムＤＲＡＭ１０５に書き込んだメインＣＰＵ３０１用のブートイメージを読み出し、該読み出したブートイメージをサブシステムＩＦ部２０６を介してサブシステム１０２に対して送出する。サブシステム１０２のサブＣＰＵ３０２は、メインシステム１０１から送出されたブートイメージを、サブシステムＤＲＡＭ１０６に書き込む。   In step S713, the sub CPU 302 of the sub system 102 transmits the boot image transfer request for the main CPU 301 written in the main system DRAM 105 in step S513 to the main system 101 via the main system IF unit 306. In response to this transfer request, the main system 101 reads the boot image for the main CPU 301 written in the main system DRAM 105 in the above step S513, and sends the read boot image to the subsystem 102 via the subsystem IF unit 206. Send to The sub CPU 302 of the sub system 102 writes the boot image sent from the main system 101 to the sub system DRAM 106.

ステップＳ７１６では、メインＣＰＵ３０１は、ステップＳ７１３でサブシステムＤＲＡＭ１０６に書き込んだブートイメージを用いて処理を実行することで、ブートを開始する。   In step S716, the main CPU 301 starts booting by executing processing using the boot image written in the subsystem DRAM 106 in step S713.

このように、本実施形態によれば、処理システムがスリープ状態から復帰する場合に、メインシステム１０１の起動を待つことなく、サブシステム１０２を起動させることが可能となる。   Thus, according to this embodiment, when the processing system returns from the sleep state, the subsystem 102 can be activated without waiting for the main system 101 to be activated.

図８（ａ）に、処理システムの電源をオンにした時の簡易タイミングチャートを、図８（ｂ）に、スリープ状態から復帰させる時の簡易タイミングチャートを示す。図８（ａ）では、メインシステム１０１が起動し、メインＣＰＵ３０１のリセット解除によってサブシステム１０２が起動を始める。図８（ｂ）では、メインシステム１０１がスリープ状態からの復帰処理を開始するとほぼ同時に、サブシステム１０２も起動を始めることができる。また、図８（ｃ）に、本実施形態とは異なる従来の起動タイミングチャートを示す。従来の起動シーケンスでは、メインシステム１０１がスリープ状態からの復帰処理を行い、サブシステム１０２の初期化を実行してからメインＣＰＵ３０１のリセットを解除する。メインＣＰＵ３０１のリセットを解除した時点からサブシステム１０２はブートを開始するので、システム全体の起動時間が遅くなる。図８（ｂ）では、図８（ｃ）のようにメインシステム１０１の起動を待つ必要がないので、スリープ状態からの復帰時間を短縮することが可能となる。さらに、サブＣＰＵ３０２の処理がサブシステムＲＯＭ１０４を使用する前提であるならば、システムとしてのコスト増加なしで、スリープ状態からの復帰時間を短縮することが可能となる。   FIG. 8A shows a simplified timing chart when the processing system is turned on, and FIG. 8B shows a simplified timing chart when returning from the sleep state. In FIG. 8A, the main system 101 is activated, and the subsystem 102 starts to be activated when the main CPU 301 is reset. In FIG. 8B, the subsystem 102 can start to start almost simultaneously with the main system 101 starting the return processing from the sleep state. FIG. 8C shows a conventional start timing chart different from the present embodiment. In the conventional startup sequence, the main system 101 performs the process of returning from the sleep state, executes the initialization of the subsystem 102, and then releases the reset of the main CPU 301. Since the subsystem 102 starts booting from the time when the reset of the main CPU 301 is released, the startup time of the entire system is delayed. In FIG. 8B, it is not necessary to wait for the main system 101 to start as in FIG. 8C, so that the return time from the sleep state can be shortened. Furthermore, if the processing of the sub CPU 302 is based on the premise that the subsystem ROM 104 is used, the return time from the sleep state can be shortened without increasing the cost of the system.

［第２の実施形態］
第１の実施形態では、ＣＰＵ２０１による制御に応じて、サブＣＰＵ３０２がサブシステムＤＲＡＭ１０６内のメインＣＰＵ３０１用ブートイメージをメインシステムＤＲＡＭ１０５に書き込みするよう、ＣＰＵ２０１に指示する構成であった。これに対し、本実施形態では、サブシステムＤＲＡＭ１０６内のメインＣＰＵ３０１用ブートイメージをメインシステムＤＲＡＭ１０５に書き込むための専用ＤＭＡＣがサブシステム１０２に備わっている。以下では第１の実施形態との差分について重点的に説明し、以下で特に触れない限りは、第１の実施形態と同様であるものとする。 [Second Embodiment]
In the first embodiment, the sub CPU 302 instructs the CPU 201 to write the main CPU 301 boot image in the sub system DRAM 106 to the main system DRAM 105 in accordance with the control by the CPU 201. In contrast, in this embodiment, the subsystem 102 includes a dedicated DMAC for writing the boot image for the main CPU 301 in the subsystem DRAM 106 into the main system DRAM 105. In the following, differences from the first embodiment will be described mainly, and unless otherwise noted, the same as the first embodiment.

本実施形態に係るサブシステム１０２の構成例について、図９のブロック図を用いて説明する。図９において図２に示した機能部と同じ機能部には同じ参照番号を付しており、該機能部に係る説明は省略する。図９に示した構成は、図２に示した構成にＤＭＡＣ９００を追加したものとなる。   A configuration example of the subsystem 102 according to the present embodiment will be described with reference to the block diagram of FIG. 9, the same reference numerals are given to the same functional units as the functional units shown in FIG. 2, and the description relating to the functional units is omitted. The configuration shown in FIG. 9 is obtained by adding DMAC 900 to the configuration shown in FIG.

次に、図４のフローチャートに従った処理の後、即ち、電源がオンになった後で、処理システムをスリープモードに移行させる場合に、メインシステム１０１、サブシステム１０２、電源制御部１０３、のそれぞれが行う処理について、図１０のフローチャートを用いて説明する。図１０において、図５に示した処理ステップと同じ処理ステップには同じ参照番号を付しており、該処理ステップに係る説明は省略する。   Next, after the processing according to the flowchart of FIG. 4, that is, after the power is turned on, when the processing system is shifted to the sleep mode, the main system 101, the subsystem 102, and the power control unit 103 Each process will be described with reference to the flowchart of FIG. In FIG. 10, the same processing steps as those shown in FIG. 5 are denoted by the same reference numerals, and description thereof will be omitted.

ステップＳ５１３では、サブシステム１０２のサブＣＰＵ３０２が、サブシステムＤＲＡＭ１０６に格納されているメインＣＰＵ３０１用のブートイメージを、メインシステムＩＦ部３０６を介して、メインシステム１０１に転送していた。これに対し、ステップＳ１１１３では、ＤＭＡＣ９００が、サブシステムＤＲＡＭ１０６に格納されているメインＣＰＵ３０１用のブートイメージを、メインシステムＩＦ部３０６を介して、メインシステム１０１に転送する。   In step S 513, the sub CPU 302 of the sub system 102 transfers the boot image for the main CPU 301 stored in the sub system DRAM 106 to the main system 101 via the main system IF unit 306. In contrast, in step S 1113, the DMAC 900 transfers the boot image for the main CPU 301 stored in the subsystem DRAM 106 to the main system 101 via the main system IF unit 306.

次に、スリープモードに移行した処理システムを、通常動作モードに移行させる（スリープ状態から復帰させる）場合に、メインシステム１０１、サブシステム１０２、電源制御部１０３、のそれぞれが行う処理について、図１１のフローチャートを用いて説明する。図１１において、図７に示した処理ステップと同じ処理ステップには同じ参照番号を付しており、該処理ステップに係る説明は省略する。   Next, the processing performed by each of the main system 101, the subsystem 102, and the power supply control unit 103 when the processing system that has shifted to the sleep mode is shifted to the normal operation mode (returned from the sleep state) will be described with reference to FIG. It demonstrates using the flowchart of these. In FIG. 11, the same processing steps as those shown in FIG. 7 are denoted by the same reference numerals, and description thereof will be omitted.

ステップＳ７１３では、サブシステム１０２のサブＣＰＵ３０２が、上記のステップＳ５１３においてメインシステムＤＲＡＭ１０５に書き込んだメインＣＰＵ３０１用のブートイメージを、メインシステム１０１から受け取ってサブシステムＤＲＡＭ１０６に書き込んでいた。これに対し、ステップＳ１２１４では、ＤＭＡＣ９００が、上記のステップＳ１１１３においてメインシステムＤＲＡＭ１０５に書き込んだメインＣＰＵ３０１用のブートイメージを、メインシステム１０１から受け取ってサブシステムＤＲＡＭ１０６に書き込む。   In step S713, the sub CPU 302 of the sub system 102 receives the boot image for the main CPU 301 written in the main system DRAM 105 in the above step S513 from the main system 101 and writes it in the sub system DRAM 106. In contrast, in step S1214, the DMAC 900 receives from the main system 101 the boot image for the main CPU 301 written in the main system DRAM 105 in step S1113 and writes it in the subsystem DRAM 106.

このように、本実施形態によれば、ＤＭＡＣ９００でメインＣＰＵ３０１用のブートイメージを書き込み、展開することで、Ｓｌｅｅｐ起動時間、Ｓｌｅｅｐ復帰時間を短縮することが可能となる。   As described above, according to the present embodiment, the boot activation time and the sleep recovery time can be shortened by writing and developing the boot image for the main CPU 301 in the DMAC 900.

また、以上説明した各実施形態によれば、主従関係にあるメインシステムとサブシステムとを有する処理システムにおいて、スリープ状態から復帰する場合に、メインシステムの起動を待つことなくサブシステムの起動を可能にする。これにより、スリープ状態からの復帰時間を短くすることが可能となる。   Further, according to each of the embodiments described above, in a processing system having a main system and a subsystem that are in a master-slave relationship, the subsystem can be activated without waiting for the activation of the main system when returning from the sleep state. To. As a result, the return time from the sleep state can be shortened.

（その他の実施例）
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワーク又は記憶媒体を介してシステム又は装置に供給し、そのシステム又は装置のコンピュータにおける１つ以上のプロセッサーがプログラムを読出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。 (Other examples)
The present invention supplies a program that realizes one or more functions of the above-described embodiments to a system or apparatus via a network or a storage medium, and one or more processors in a computer of the system or apparatus read and execute the program This process can be realized. It can also be realized by a circuit (for example, ASIC) that realizes one or more functions.

１０１：メインシステム １０２：サブシステム １０５：メインシステムＤＲＡＭ １０６：サブシステムＤＲＡＭ   101: Main system 102: Subsystem 105: Main system DRAM 106: Subsystem DRAM

Claims (4)

サブシステムと、該サブシステムを制御するメインシステムと、を有する処理システムであって、
前記サブシステムは、スリープモードに移行する条件が満たされると、前記サブシステムが管理するサブシステムメモリに格納されているサブシステム用のブートイメージを、前記メインシステムが管理するメインシステムメモリに書き込むように制御し、
前記メインシステムは、前記スリープモードから通常動作のモードに移行する場合には、前記メインシステムメモリに書き込んだサブシステム用のブートイメージを、前記サブシステムメモリに書き込むよう制御し、
前記サブシステムは、該サブシステムメモリに書き込んだブートイメージを用いてブートを行うことを特徴とする処理システム。 A processing system having a subsystem and a main system that controls the subsystem,
When the condition for entering the sleep mode is satisfied, the subsystem writes the boot image for the subsystem stored in the subsystem memory managed by the subsystem into the main system memory managed by the main system. Control to
When the main system shifts from the sleep mode to the normal operation mode, the boot image for the subsystem written in the main system memory is controlled to be written in the subsystem memory,
The processing system, wherein the subsystem performs booting using a boot image written in the subsystem memory. 前記サブシステムが有するＣＰＵは、前記条件が満たされると、前記サブシステムメモリに格納されているサブシステム用のブートイメージを、前記メインシステムメモリに書き込むよう制御することを特徴とする請求項１に記載の処理システム。   The CPU of the subsystem controls the boot image for the subsystem stored in the subsystem memory to be written in the main system memory when the condition is satisfied. The processing system described. 前記サブシステムが有するＤＭＡＣは、前記条件が満たされると、前記サブシステムメモリに格納されているサブシステム用のブートイメージを、前記メインシステムメモリに書き込むよう制御することを特徴とする請求項１に記載の処理システム。   The DMAC included in the subsystem controls to write a boot image for the subsystem stored in the subsystem memory into the main system memory when the condition is satisfied. The processing system described. サブシステムと、該サブシステムを制御するメインシステムと、を有する処理システムの制御方法であって、
前記サブシステムは、スリープモードに移行する条件が満たされると、前記サブシステムが管理するサブシステムメモリに格納されているサブシステム用のブートイメージを、前記メインシステムが管理するメインシステムメモリに書き込むように制御し、
前記メインシステムは、前記スリープモードから通常動作のモードに移行する場合には、前記メインシステムメモリに書き込んだサブシステム用のブートイメージを、前記サブシステムメモリに書き込むよう制御し、
前記サブシステムは、該サブシステムメモリに書き込んだブートイメージを用いてブートを行う
ことを特徴とする処理システムの制御方法。 A processing system control method comprising: a subsystem; and a main system that controls the subsystem.
When the condition for entering the sleep mode is satisfied, the subsystem writes the boot image for the subsystem stored in the subsystem memory managed by the subsystem into the main system memory managed by the main system. Control to
When the main system shifts from the sleep mode to the normal operation mode, the boot image for the subsystem written in the main system memory is controlled to be written in the subsystem memory,
A processing system control method, wherein the subsystem performs booting using a boot image written in the subsystem memory.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019055511A (en) * 2017-09-20 2019-04-11 ブラザー工業株式会社 Electronic apparatus

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