JP2013055206A - Semiconductor device and method of manufacturing the same - Google Patents
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Abstract
Description
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造の半導体装置に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なＭＩＳ電界効果トランジスタからなるメモリーセルを構成したフラッシュメモリーに関する。 The present invention relates to a semiconductor device having an SOI (Silicon On Insulator) structure, and in particular, a low-cost SOI substrate is formed on a semiconductor substrate (bulk wafer) by an easy manufacturing process. The present invention relates to a flash memory having a memory cell composed of a MIS field effect transistor with high performance, high reliability and high integration.
図２５は従来の半導体装置（フラッシュメモリー）のビット線に沿う方向の模式側断面図で、ｐ型のシリコン基板を使用して形成した慣例的なフローティングゲート電極及びコントロールゲート電極を有するＮチャネルのＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＮＡＮＤゲートのフラッシュメモリーの一部を示しており、６１はｐ型のシリコン基板、６２はｎ＋型ソースドレイン領域、６２ａは共通ドレイン領域、６２ｂは共通ソース領域、６３は第１のゲート酸化膜（トンネル酸化膜）、６４はフローティングゲート電極、６５は第２のゲート酸化膜、６６はコントロールゲート電極、６７はＰＳＧ膜、６８は絶縁膜、６９はバリアメタル、７０は導電プラグ、７１はバリアメタル、７２は配線、７３はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に選択的に形成された第１のゲート酸化膜（トンネル酸化膜）６３を介してフローティングゲート電極６４が設けられ、フローティングゲート電極６４上には第２のゲート酸化膜６５を介して、自己整合してコントロールゲート電極６６が設けられており、ｐ型のシリコン基板６１にはコントロールゲート電極６６に自己整合してｎ＋型ソースドレイン領域６２が設けられている慣例的な２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。このＭＩＳ電界効果トランジスタは８個直列接続されてＮＡＮＤゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域６２ａを形成し、ビット線に接続され、隣接するソース領域は共通のｎ＋型ソース領域６２ｂを形成し、拡散層からなるソース配線をなしている。図示されてはいないが、ビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線を形成している。
慣例的なＮＡＮＤゲートのフラッシュメモリーと同様に、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら２状態を情報の二値に対応させたフラッシュメモリーを構成している。
それぞれの領域を微細化し、メモリーセルを直列接続するＮＡＮＤゲートのフラッシュメモリーを構成しているため、極めて高集積化が計られているが、半導体基板に直接ＭＩＳ電界効果トランジスタからなるメモリーセルを形成するため、セル間アイソレーションとしてシャロートレンチ（浅溝）による素子分離領域及びトレンチ直下のチャネルストッパー領域を設けている（図示はしていない）が、トレンチ側面の微小なリークを完全には抑制できないこと、あるいはトレンチ側面に這い上がるチャネルストッパー領域により、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域のトレンチ側面の影響により電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないことによるメモリーセルの閾値電圧のばらつきが大きかったこと、チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと等の問題があり、チャネル幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなりつつある。
FIG. 25 is a schematic side sectional view in the direction along the bit line of a conventional semiconductor device (flash memory), and shows an N channel having a conventional floating gate electrode and control gate electrode formed using a p-type silicon substrate. A part of a NAND gate flash memory in which eight memory cells made of MIS field effect transistors are connected in series is shown. 61 is a p-type silicon substrate, 62 is an n + -type source / drain region, 62a is a common drain region, 62b is a common source region, 63 is a first gate oxide film (tunnel oxide film), 64 is a floating gate electrode, 65 is a second gate oxide film, 66 is a control gate electrode, 67 is a PSG film, and 68 is an insulating film 69 is a barrier metal, 70 is a conductive plug, 71 is a barrier metal, 72 is a wiring, and 73 is a barrier. A shows an insulating film.
In the figure, a floating gate electrode 64 is provided via a first gate oxide film (tunnel oxide film) 63 selectively formed on a p-type silicon substrate 61. The control gate electrode 66 is provided in a self-aligned manner through the second gate oxide film 65, and the n + -type source / drain region 62 is provided in the p-type silicon substrate 61 in a self-aligned manner with the control gate electrode 66. A conventional memory cell comprising a MIS field effect transistor having a double self-aligned floating gate electrode and a control gate electrode is formed. Eight MIS field effect transistors are connected in series to constitute a NAND gate flash memory. Adjacent drain regions form a common n + -type drain region 62a and are connected to a bit line, and adjacent source regions form a common n + -type source region 62b and constitute a source wiring composed of a diffusion layer. . Although not shown, the control gate electrode adjacent to the bit line in the vertical direction is directly connected to form a word line.
Similar to a conventional NAND gate flash memory, the MIS field-effect transistor becomes an enhancement transistor in the state where electrons are injected into the floating gate electrode using Fowler-Nordheim tunnel injection / emission, and shows an OFF state. In a state where electrons are emitted from the floating gate electrode, the MIS field effect transistor becomes a depletion transistor, shows an on state, and constitutes a flash memory in which these two states correspond to binary values of information.
Since each area is miniaturized and a NAND gate flash memory in which memory cells are connected in series is configured, extremely high integration has been achieved, but a memory cell consisting of a MIS field effect transistor is directly formed on a semiconductor substrate. Therefore, although an element isolation region by a shallow trench (shallow groove) and a channel stopper region immediately below the trench are provided as isolation between cells (not shown), a minute leak on the side surface of the trench cannot be completely suppressed. In other words, the channel stopper region that rises to the side of the trench causes an effective reduction in channel width, the variation in threshold voltage of the memory cell is large, and the electric field strength is not constant due to the influence of the trench side of the channel region. Uniform electron injection into the floating gate electrode Since the threshold voltage variation of the memory cell due to the inability to do so was large and the channel region was formed only on the fine surface, sufficient electrons could not be injected into the floating gate electrode, and the amount of stored charge was not sufficient However, there is a problem that it is difficult to control the threshold voltage of the memory cell. When the channel width is further reduced, the contribution of side leakage increases, and it is becoming difficult to control the threshold voltage of the memory cell with high accuracy. .
本発明が解決しようとする課題は、従来例に示されるように、半導体基板に２重自己整合のフローティングゲート電極及びコントロールゲート電極を有するＭＩＳ電界効果トランジスタを形成しているため
（１）セル間アイソレーションとして使用するシャロートレンチ素子分離領域及びトレンチ直下のチャネルストッパー領域により、トレンチ側面の微小なリークを完全には抑制できなかったこと
（２）シャロートレンチ素子分離領域の側面にまでチャネルストッパー領域を形成した場合、実効的なチャネル幅の減少を生じさせ、メモリーセルの閾値電圧のばらつきが大きかったこと
（３）トレンチ素子分離により、チャネル領域端が生じるため、電界強度が一定でなく、フローティングゲート電極への均一な電子の注入ができないため、メモリーセルの閾値電圧のばらつきが大きかったこと
（４）チャネル領域が微細な表面のみにしか形成されないので、フローティングゲート電極への十分な電子の注入ができず、蓄積電荷量が十分でないため、メモリーセルの閾値電圧の制御が難しかったこと
（５）チャネル領域幅をさらに微細化した場合、側面リークの寄与が増大し、メモリーセルの閾値電圧の高精度な制御が難しくなってきたこと
従来例には示されていないが、
（６）従来例のＭＩＳ電界効果トランジスタをＳＯＩ化させた場合、半導体基板に印加された電圧あるいは絶縁膜中にトラップされたチャージ等により、ＳＯＩ基板の下面にバックチャネルリークが発生し、メモリー反転を引き起こすため、実用化されていないこと
等の問題が顕著になりつつあり、現状技術によるＭＩＳ電界効果トランジスタからなるメモリーセルの微細化だけでは、さらなる大規模記憶装置の製造が困難になってきたことである。
The problem to be solved by the present invention is that, as shown in the prior art, a MIS field effect transistor having a double self-aligned floating gate electrode and a control gate electrode is formed on a semiconductor substrate. The shallow trench element isolation region used for isolation and the channel stopper region directly under the trench could not completely suppress the minute leak on the side surface of the trench. (2) The channel stopper region was extended to the side surface of the shallow trench element isolation region. When formed, the effective channel width was reduced, and the threshold voltage variation of the memory cell was large. (3) Since the channel region end was generated by the trench element isolation, the electric field strength was not constant, and the floating gate Since uniform injection of electrons into the electrode is not possible, (4) Since the channel region is formed only on a fine surface, sufficient electrons cannot be injected into the floating gate electrode, and the amount of stored charge is not sufficient. It was difficult to control the threshold voltage of the memory cell. (5) When the channel region width was further reduced, the contribution of side leakage increased, making it difficult to control the threshold voltage of the memory cell with high accuracy. Not shown,
(6) When the conventional MIS field effect transistor is made SOI, a back channel leak occurs on the lower surface of the SOI substrate due to a voltage applied to the semiconductor substrate or a charge trapped in the insulating film, and the memory inversion Therefore, problems such as not being put into practical use are becoming prominent, and it has become difficult to manufacture further large-scale memory devices only by miniaturization of memory cells composed of MIS field effect transistors according to the state of the art. That is.
上記課題は、半導体層と、前記半導体層の一部の全周囲に第１のゲート絶縁膜を介して設けられた包囲構造のフローティングゲート電極と、前記フローティングゲート電極の全周囲に第２のゲート絶縁膜を介して設けられた包囲構造のコントロールゲート電極と、前記フローティングゲート電極及びコントロールゲート電極に包囲されていない、残りの前記半導体層に概略設けられたソースドレイン領域と、を備えてなるＭＩＳ電界効果トランジスタが、絶縁膜を介して半導体基板上に設けられ、且つ前記フローティングゲート電極における電子の有無を情報の二値に対応させて、配列、接続されてなる本発明の半導体装置（フラッシュメモリー）によって解決される。 The above-described problems include a semiconductor layer, a floating gate electrode having a surrounding structure provided around a part of the semiconductor layer via a first gate insulating film, and a second gate around the whole floating gate electrode. A MIS comprising: a control gate electrode having an enclosing structure provided through an insulating film; and a source / drain region roughly provided in the remaining semiconductor layer not surrounded by the floating gate electrode and the control gate electrode A semiconductor device (flash memory) of the present invention in which a field effect transistor is provided on a semiconductor substrate via an insulating film, and is arranged and connected in correspondence with the binary information of the presence or absence of electrons in the floating gate electrode ) Is solved.
以上説明のように本発明によれば、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部のＳｉ層の周囲に第１のゲート酸化膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第２のゲート酸化膜を介して包囲型コントロールゲート電極を設け、残りのＳｉ層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタからなるフラッシュメモリーを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、２段階形成するＳｉ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また第１及び第２のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面(上面)の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入（あるいは放出）ができるため、ＭＩＳ電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またチャネル領域を形成する微細なＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（高濃度のソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜及び包囲型フローティングゲート電極）を微細に形成することも可能である。
また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成することもできるため、左右のＳｉＧｅ層から歪みＳｉ層の格子定数を広げることが可能で、キャリアの移動度を増加させることができることによる、ＭＩＳ電界効果トランジスタの高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することも可能で、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またいわゆるダマシンプロセスにより、低抵抗なコントロールゲート電極を形成できるので、ワード線抵抗を低減でき、さらなる高速化が可能である。
またＳＯＩ構造の半導体層に形成したソースドレイン領域下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またＭＩＳ電界効果トランジスタのソースドレイン領域と半導体基板間の容量を、空孔を設けることにより低減できる（一般に、空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）ため、さらなる高速化が可能である。
即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタからなるＳＯＩ構造のフラッシュメモリーのメモリーセルを得ることができる。
本発明者は当該技術を、２段階横（水平）方向エピタキシャル成長を利用した、絶縁膜上の２重包囲型ゲート電極付きＭＩＳ電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ｗｉｔｈ Ｄｏｕｂｌｅ Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造と命名し、ＭＤＯＳＧＯＩＮ（エムドスゴーイン）と略称する。
As described above, according to the present invention, an ordinary inexpensive semiconductor substrate is used, and a fully depleted single crystal semiconductor layer (Si) is provided on the semiconductor substrate via an insulating film, and a part of the Si layer A surrounding floating gate electrode is provided around the surrounding gate via a first gate oxide film (tunnel oxide film), and a surrounding control gate electrode is provided around the surrounding floating gate electrode via a second gate oxide film. Since a flash memory composed of a MIS field effect transistor having an SOI structure in which a source / drain region is provided in the remaining Si layer can be formed, the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, and the source / drain region By improving the withstand voltage and the subthreshold characteristics, it is possible to reduce the power consumption by reducing the threshold voltage.
In addition, since the thickness of the Si layer to be formed in two steps can be determined by the thickness of the growing silicon nitride film (Si 3 N 4 ), the fully depleted (thin film) SOI structure can be used for manufacturing with a large-diameter wafer. It is possible to easily form a single crystal semiconductor layer.
Further, since the channel region can be formed only in the Si layer having good crystallinity without being affected by the underlying insulating film, it is possible to form an MIS field effect transistor having an SOI structure with stable characteristics.
Further, since the Si layer can be surrounded by the surrounding floating gate electrode and the surrounding control gate electrode provided via the first and second gate oxide films, the current path other than the channel can be cut off, and the surrounding control can be performed. Full channel control is possible with the gate electrode, not only can current leakage be prevented, but also channels can be formed on four sides (upper and lower sides and two side surfaces in the channel width direction), increasing the occupied area of the surface (upper surface). Since the channel width can be increased, the drive speed can be increased by increasing the drive current.
In addition, since the floating gate electrode and the control gate electrode that completely surround the channel region can be formed, uniform and sufficient injection (or emission) of electrons into the floating gate electrode can be performed, so that the threshold voltage of the MIS field effect transistor can be accurately set. Therefore, it is possible to form a high-performance flash memory free from memory errors.
The MIS field-effect transistor components (high concentration source / drain region, first gate oxide film, second gate oxide film, and surrounding floating gate electrode are self-aligned with the fine Si layer forming the channel region. ) Can be finely formed.
In addition, since a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right can be formed, the lattice constant of the strained Si layer can be increased from the left and right SiGe layers. The speed of the MIS field-effect transistor can be increased by increasing the carrier mobility.
Further, it can be formed in a so-called metal source / drain region (salicide layer) which is a compound of a semiconductor layer and a metal layer, and the speed can be increased by reducing the resistance of the source / drain region.
In addition, since a low-resistance control gate electrode can be formed by a so-called damascene process, the word line resistance can be reduced and the speed can be further increased.
In addition, by providing holes for heat dissipation under the source / drain regions formed in the semiconductor layer of the SOI structure, the temperature rise due to heat generated by the speedup of the MIS field effect transistor is suppressed, and the speed characteristics at high temperatures are deteriorated. It is also possible to improve.
Further, the capacitance between the source / drain region of the MIS field effect transistor and the semiconductor substrate can be reduced by providing a hole (generally, approximately 1/4 due to the difference in dielectric constant between air and silicon oxide film (SiO 2 )). Therefore, further speedup is possible.
That is, not only for mass storage systems, but also for manufacturing high-speed, high-capacity, high-reliability, and high-speed, high-capacity communications, portable information terminals, various electronic mechanical devices, and space-related devices. It is possible to obtain a memory cell of a flash memory having an SOI structure including a MIS field effect transistor having a double-enclosed gate electrode having high integration.
The present inventor has the art, two step lateral (horizontal) using direction epitaxial growth, a double-enclosed with a gate electrode MIS field effect transistor on the insulating film (M etal Insulator Semiconductor Field Effect Transistor with Do uble S urrounding G ate It is named “On In insulator” structure and abbreviated as MDOSGOIN.
本願発明は、
（１）Ｓｉ基板上に積層する複数の絶縁膜間に、コントロールゲート電極の下面ゲート電極部形成用のパターン層（導電膜）を選択的に形成しておく。
（２）Ｓｉ基板上に選択的にＳｉ層を縦（垂直）方向にエピタキシャル成長させる。
（３）縦（垂直）方向エピタキシャルＳｉ層の側面の一部から絶縁膜上に横（水平）方向エピタキシャルＳｉ層を成長させる。（第１段階の横（水平）方向エピタキシャル成長）
（４）コントロールゲート電極の下面ゲート電極部形成用のパターン層上に、チャネル部に相当する箇所のＳｉ層及びその周囲の絶縁膜を除去する開孔部を形成する。
（５）露出したＳｉ層の側面間にチャネル領域形成用のＳｉ層を成長する。（第２段階の横（水平）方向エピタキシャル成長）
（６）チャネル形成用のＳｉ層の周囲に第１のゲート絶縁膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を平坦に埋め込む。
（７）上層に絶縁膜を形成して後、フローティングゲート電極上の絶縁膜、フローティングゲート電極の周囲の下層絶縁膜及びフローティングゲート電極下のコントロールゲート電極の下面ゲート電極部形成用のパターン層を除去する開孔部を形成する。
（８）露出した包囲型フローティングゲート電極の周囲に第２のゲート絶縁膜を介して包囲型コントロールゲート電極を平坦に埋め込む。
（９）第１のエピタキシャルＳｉ層上の絶縁膜を除去し、包囲型コントロールゲート電極に自己整合してソースドレイン領域を形成する。
等により２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有するＭＩＳ電界効果トランジスタを形成する技術を使用して
シリコン基板上にシリコン窒化膜が設けられ、シリコン窒化膜上には、選択的にシリコン酸化膜が設けられ、シリコン酸化膜上には、選択的に第１段階の横（水平）方向エピタキシャルＳｉ層が設けられ、Ｓｉ層の両側面には、それぞれ側面を接して第２段階の横（水平）方向エピタキシャルＳｉ層が設けられた構造からなる半導体層が素子分離領域のシリコン窒化膜により絶縁分離されて設けられている。第２段階成長のＳｉ層の残りの周囲には第１のゲート酸化膜を介して包囲型フローティングゲート電極が設けられ、包囲型フローティングゲート電極の周囲には第２のゲート酸化膜を介して包囲型コントロールゲート電極（ワード線）が設けられ、第１段階成長のＳｉ層には概略ソースドレイン領域が設けられている２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有するＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。このＭＩＳ電界効果トランジスタは８個直列接続されてＮＡＮＤゲートのフラッシュメモリーを構成している。
The present invention is
(1) A pattern layer (conductive film) for forming the lower surface gate electrode portion of the control gate electrode is selectively formed between a plurality of insulating films stacked on the Si substrate.
(2) The Si layer is selectively epitaxially grown in the vertical (vertical) direction on the Si substrate.
(3) A lateral (horizontal) direction epitaxial Si layer is grown on a part of the side surface of the longitudinal (vertical) direction epitaxial Si layer on the insulating film. (First stage lateral (horizontal) epitaxial growth)
(4) On the pattern layer for forming the lower surface gate electrode portion of the control gate electrode, an opening portion for removing the Si layer at a portion corresponding to the channel portion and the surrounding insulating film is formed.
(5) A Si layer for forming a channel region is grown between the exposed side surfaces of the Si layer. (Second stage lateral (horizontal) epitaxial growth)
(6) A surrounding floating gate electrode is buried flatly around a Si layer for channel formation via a first gate insulating film (tunnel oxide film).
(7) After forming an insulating film on the upper layer, an insulating film on the floating gate electrode, a lower insulating film around the floating gate electrode, and a pattern layer for forming the lower surface gate electrode portion of the control gate electrode below the floating gate electrode An opening to be removed is formed.
(8) A surrounding control gate electrode is embedded flatly around the exposed surrounding floating gate electrode via a second gate insulating film.
(9) The insulating film on the first epitaxial Si layer is removed, and a source / drain region is formed in self-alignment with the surrounding control gate electrode.
Using a technique for forming a MIS field effect transistor having a double-enclosed gate electrode (enclosed floating gate electrode and enclosed control gate electrode), a silicon nitride film is provided on the silicon substrate, Is selectively provided with a silicon oxide film, and a first-stage lateral (horizontal) epitaxial Si layer is selectively provided on the silicon oxide film. A semiconductor layer having a structure in which a second-stage lateral (horizontal) epitaxial Si layer is provided in contact with the silicon nitride film in the element isolation region is provided. An encircling floating gate electrode is provided around the remainder of the second-stage grown Si layer via a first gate oxide film, and an encircling floating gate electrode is surrounded via a second gate oxide film. A double-enclosed gate electrode (enclosed floating gate electrode and enclosed control gate electrode) in which a first-stage growth Si layer is provided with a source / drain region. A memory cell made of a MIS field effect transistor is formed. Eight MIS field effect transistors are connected in series to constitute a NAND gate flash memory.
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１９は本発明の半導体装置の第１の実施例で、図１はフラッシュメモリーの模式平面図、図２はビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)、図３はワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)、図４〜図１９は製造方法の工程断面図である。
Hereinafter, the present invention will be described in detail with reference to the illustrated embodiments.
Throughout the drawings, the same object is denoted by the same reference numeral. However, the diagonal lines in the side sectional view are shown only on the main insulating film, and the wiring is drawn with a slight back-and-forth displacement, and the horizontal and vertical sizes are accurate to show the main part of the invention. The dimensions are not shown.
1 to 19 show a semiconductor device according to a first embodiment of the present invention. FIG. 1 is a schematic plan view of a flash memory, and FIG. 2 is a schematic side sectional view along a bit line (a cross-sectional view taken along a line pp). 3 is a schematic side sectional view (qq arrow sectional view) in the direction along the word line, and FIG. 4 to FIG. 19 are process sectional views of the manufacturing method.
図１〜図３はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーの一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は１０１７ｃｍ−３程度のｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層、６は１０１７ｃｍ−３程度のｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層、７は埋め込みシリコン酸化膜（ＳｉＯ２）（素子分離領域の一部）、８は共通ソース領域接続導電膜（ＷＳｉ）、９は１０２０ｃｍ−３程度のｎ＋型ソースドレイン領域、９ａは１０２０ｃｍ−３程度のｎ＋型共通ドレイン領域、９ｂは１０２０ｃｍ−３程度のｎ＋型共通ソース領域、１０は８ｎｍ程度の第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）、１１は長さ４０ｎｍ程度、厚さ５０ｎｍ程度の包囲型フローティングゲート電極（ｐｏｌｙＳｉ）、１２は４０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）、１３は長さ４５ｎｍ程度、厚さ１００ｎｍ程度の包囲型コントロールゲート電極（ＷＳｉ、ワード線）、１４は３５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１５は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１６は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１７は導電プラグ（Ｗ）、１８は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１９は１０ｎｍ程度のバリアメタル（ＴａＮ）、２０は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む、ビット線）、２１は２０ｎｍ程度のバリア絶縁膜、ＢＬはビット線、ＷＬはワード線を示している。 1 to 3 show eight memory cells comprising a N-channel MIS field effect transistor using a silicon (Si) substrate and having a double-enclosed gate electrode formed in a MDOSGOIN structure by two-stage lateral (horizontal) epitaxial growth. A part of a flash memory of a NAND gate having an SOI structure connected in series is shown, wherein 1 is a p-type silicon (Si) substrate of about 10 15 cm −3 , and 2 is a silicon nitride film (Si 3 N 4 of about 100 nm) ) 3 is a silicon oxide film (SiO 2 ) of about 200 nm, 4 is a silicon nitride film (Si 3 N 4 ) of an element isolation region of about 50 nm, and 5 is a p-type first stage of about 10 17 cm −3 . Lateral (horizontal) direction epitaxial Si layer, 6 is a p-type second stage lateral (horizontal) direction epitaxial Si layer of about 10 17 cm −3 , 7 is a buried silicon oxide film (SiO 2 ) (a part of the element isolation region), 8 is a common source region connection conductive film (WSi), 9 is an n + type source / drain region of about 10 20 cm −3 , and 9 a is 10 An n + type common drain region of about 20 cm −3 , 9b an n + type common source region of about 10 20 cm −3 , and 10 a first gate oxide film (tunnel oxide film, SiO 2 ) of about 8 nm, 11 Is a surrounding floating gate electrode (polySi) having a length of about 40 nm and a thickness of about 50 nm, 12 is a second gate oxide film (SiO 2 ) of about 40 nm, and 13 is a surrounding type having a length of about 45 nm and a thickness of about 100 nm. Control gate electrode (WSi, word line), 14 is a phosphosilicate glass (PSG) film of about 350 nm, 15 is a silicon nitride film (Si 3 N 4 ) of about 20 nm ), 16 is a barrier metal (TiN) of about 10 nm, 17 is a conductive plug (W), 18 is an interlayer insulating film (SiOC) of about 500 nm, 19 is a barrier metal (TaN) of about 10 nm, and 20 is a Cu of about 500 nm. Wiring (including a Cu seed layer, bit line), 21 is a barrier insulating film of about 20 nm, BL is a bit line, and WL is a word line.
図１はマトリックス状に形成されたフラッシュメモリーのメモリーセルの模式平面図で、一点鎖線で囲まれたものはメモリーセル１つ分を示し、一部の太線は、絶縁膜上に形成されたエピタキシャル半導体層を明確にするために誇張して示している。
図２及び図３においては、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、選択的にシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、選択的にｐ型の第１段階の横（水平）方向エピタキシャルＳｉ層５が設けられ、Ｓｉ層５の両側面には、それぞれ側面を接してｐ型の第２段階の横（水平）方向エピタキシャルＳｉ層６が設けられた構造からなる半導体層がシリコン窒化膜（Ｓｉ３Ｎ４）４により絶縁分離されて設けられている。Ｓｉ層６の残りの周囲には第１のゲート酸化膜（ＳｉＯ２）１０を介して包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１が設けられ、包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１の周囲には第２のゲート酸化膜（ＳｉＯ２）１２を介して包囲型コントロールゲート電極（ＷＳｉ、ワード線）１３が設けられ、Ｓｉ層５には概略ｎ＋型ソースドレイン領域（９、９ａ、９ｂ）が設けられている２重包囲型ゲート電極（包囲型フローティングゲート電極及び包囲型コントロールゲート電極）を有するＭＩＳ電界効果トランジスタからなるメモリーセルが形成されている。このＭＩＳ電界効果トランジスタは８個直列接続されてＮＡＮＤゲートのフラッシュメモリーを構成している。隣接するドレイン領域は共通のｎ＋型ドレイン領域９ａを形成し、この共通のｎ＋型ドレイン領域９ａにはバリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を介してバリアメタル（ＴａＮ）１９を有するＣｕ配線２０からなるビット線が接続されている。隣接するソース領域は共通のｎ＋型ソース領域９ｂを形成し、共通のｎ＋型ソース領域９ｂは共通ソース領域接続導電膜（ＷＳｉ）８からなるソース配線に接続されている。またビット線と垂直方向の隣りあうコントロールゲート電極は直接接続され、ワード線１３を形成している。従来例同様、Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネル注入／放出を利用し、フローティングゲート電極に電子が注入されている状態では、ＭＩＳ電界効果トランジスタはエンハンスメントトランジスタとなり、オフ状態を示し、フローティングゲート電極から電子が放出されている状態では、ＭＩＳ電界効果トランジスタはデプリーショントランジスタとなり、オン状態を示し、これら２状態を情報の二値に対応させたフラッシュメモリーを構成しており、メモリーセルへの情報の書き込み法、メモリーセルからの情報の読み出し法、メモリーセルからの情報の消去法は慣例的なＮＡＮＤゲートのフラッシュメモリーと同様である。
FIG. 1 is a schematic plan view of a memory cell of a flash memory formed in a matrix. The one surrounded by a one-dot chain line shows one memory cell, and a part of the thick line is an epitaxial formed on an insulating film. The semiconductor layer is exaggerated for clarity.
2 and 3, a silicon nitride film (Si 3 N 4 ) 2 is provided on a p-type silicon substrate 1, and a silicon oxide film is selectively formed on the silicon nitride film (Si 3 N 4 ) 2. (SiO 2 ) 3 is provided, and a p-type first-stage lateral (horizontal) epitaxial Si layer 5 is selectively provided on the silicon oxide film (SiO 2 ) 3. In FIG. 2, a semiconductor layer having a structure in which a p-type second-stage lateral (horizontal) epitaxial Si layer 6 is provided in contact with each side surface is provided by being insulated and separated by a silicon nitride film (Si 3 N 4 ) 4. It has been. A surrounding floating gate electrode (polySi) 11 is provided around the remainder of the Si layer 6 via a first gate oxide film (SiO 2 ) 10, and the surrounding floating gate electrode (polySi) 11 is surrounded by a first gate oxide film (polySi) 11. Surrounding control gate electrodes (WSi, word lines) 13 are provided via two gate oxide films (SiO 2 ) 12, and approximately n + -type source / drain regions (9, 9 a, 9 b) are provided in the Si layer 5. A memory cell made of a MIS field effect transistor having a double-enclosed gate electrode (enclosed floating gate electrode and enclosed control gate electrode) is formed. Eight MIS field effect transistors are connected in series to constitute a NAND gate flash memory. Adjacent drain regions form a common n + -type drain region 9a, and this common n + -type drain region 9a has a barrier metal (TaN) via a conductive plug (W) 17 having a barrier metal (TiN) 16. A bit line made of Cu wiring 20 having 19 is connected. Adjacent source regions form a common n + -type source region 9 b, and the common n + -type source region 9 b is connected to a source wiring made of a common source region connection conductive film (WSi) 8. In addition, the control gate electrode adjacent to the bit line in the vertical direction is directly connected to form a word line 13. As in the conventional example, when Fowler-Nordheim tunnel injection / emission is used and electrons are injected into the floating gate electrode, the MIS field effect transistor becomes an enhancement transistor, indicating an off state, and electrons are emitted from the floating gate electrode. In this state, the MIS field effect transistor becomes a depletion transistor, shows an ON state, and constitutes a flash memory in which these two states correspond to binary values of information, and a method of writing information to the memory cell, The method of reading information from the memory cell and the method of erasing information from the memory cell are the same as in a conventional NAND gate flash memory.
したがって、通常の安価な半導体基板を使用して、半導体基板上に絶縁膜を介して完全空乏型の単結晶半導体層（Ｓｉ）を設け、一部のＳｉ層の周囲に第１のゲート酸化膜（トンネル酸化膜）を介して包囲型フローティングゲート電極を設け、さらに包囲型フローティングゲート電極の周囲に第２のゲート酸化膜を介して包囲型コントロールゲート電極を設け、残りのＳｉ層にソースドレイン領域を設けたＳＯＩ構造のＭＩＳ電界効果トランジスタからなるフラッシュメモリーを形成できるため、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性の改善により、閾値電圧の低減化による低電力化等が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、２段階形成するＳｉ層の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型（薄膜）のＳＯＩ構造の単結晶半導体層を容易に形成することが可能である。
また下地の絶縁膜の影響のない結晶性が良好なＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また第１及び第２のゲート酸化膜を介して設けられた包囲型フローティングゲート電極及び包囲型コントロールゲート電極によりＳｉ層を包囲して形成できるため、チャネル以外の電流経路を遮断でき、包囲型コントロールゲート電極により完全なチャネル制御が可能で、電流リークを防止できるばかりでなく、４面（上下面及びチャネル幅方向の２側面）にチャネルを形成できるため、表面（上面）の占有面積を増やすことなくチャネル幅を増加できるため、駆動電流を増加させることによる高速化が可能である。
またチャネル領域を完全に包囲するフローティングゲート電極及びコントロールゲート電極を形成できるので、フローティングゲート電極への均一且つ十分な電子の注入（あるいは放出）ができるため、ＭＩＳ電界効果トランジスタの閾値電圧を高精度に制御することが可能で、記憶ミスのない高性能なフラッシュメモリーを形成することができる。
またチャネル領域を形成する微細なＳｉ層に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（高濃度のソースドレイン領域、第１のゲート酸化膜、第２のゲート酸化膜及び包囲型フローティングゲート電極）を微細に形成することも可能である。
即ち、マスストレージシステム用途ばかりでなく、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に搭載可能な半導体集積回路の製造を可能とする、高速、高性能、高信頼及び高集積を併せ持つ２重包囲型ゲート電極を有するＭＩＳ電界効果トランジスタからなるＳＯＩ構造のフラッシュメモリーのメモリーセルを得ることができる。
Therefore, using a normal inexpensive semiconductor substrate, a fully depleted single crystal semiconductor layer (Si) is provided on the semiconductor substrate via an insulating film, and the first gate oxide film is formed around a part of the Si layer. An enclosing type floating gate electrode is provided via a (tunnel oxide film), an enclosing type control gate electrode is provided around the enclosing type floating gate electrode via a second gate oxide film, and a source / drain region is provided in the remaining Si layer. A flash memory composed of a MIS field effect transistor with an SOI structure can be formed, so that the junction capacitance of the source / drain region is reduced (substantially zero), the depletion layer capacitance is reduced, the breakdown voltage of the source / drain region is improved, and the subthreshold characteristic is improved. Thus, it is possible to reduce power consumption by reducing the threshold voltage.
In addition, since the thickness of the Si layer to be formed in two steps can be determined by the thickness of the growing silicon nitride film (Si 3 N 4 ), the fully depleted (thin film) SOI structure can be used for manufacturing with a large-diameter wafer. It is possible to easily form a single crystal semiconductor layer.
Further, since the channel region can be formed only in the Si layer having good crystallinity without being affected by the underlying insulating film, it is possible to form an MIS field effect transistor having an SOI structure with stable characteristics.
Further, since the Si layer can be surrounded by the surrounding floating gate electrode and the surrounding control gate electrode provided via the first and second gate oxide films, the current path other than the channel can be cut off, and the surrounding control can be performed. Full channel control is possible with the gate electrode, and not only current leakage can be prevented, but also channels can be formed on four surfaces (upper and lower surfaces and two side surfaces in the channel width direction), so the area occupied by the surface (upper surface) is increased. Since the channel width can be increased, the drive speed can be increased by increasing the drive current.
In addition, since the floating gate electrode and the control gate electrode that completely surround the channel region can be formed, uniform and sufficient injection (or emission) of electrons into the floating gate electrode can be performed, so that the threshold voltage of the MIS field effect transistor can be accurately set. Therefore, it is possible to form a high-performance flash memory free from memory errors.
The MIS field-effect transistor components (high concentration source / drain region, first gate oxide film, second gate oxide film, and surrounding floating gate electrode are self-aligned with the fine Si layer forming the channel region. ) Can be finely formed.
That is, not only for mass storage systems, but also for manufacturing high-speed, high-capacity, high-reliability, and high-speed, high-capacity communications, portable information terminals, various electronic mechanical devices, and space-related devices. It is possible to obtain a memory cell of a flash memory having an SOI structure including a MIS field effect transistor having a double-enclosed gate electrode having high integration.
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１９を参照して説明する。ビット線に沿う方向の模式側断面図(ｐ−ｐ矢視断面図)を用いて説明するが、主要な工程においてはワード線に沿う方向の模式側断面図(ｑ−ｑ矢視断面図)も適宜追加して説明する。ただし、ここでは本発明の半導体装置（フラッシュメモリー）の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。 Next, a manufacturing method of the first embodiment of the semiconductor device according to the present invention will be described with reference to FIGS. A schematic side sectional view in the direction along the bit line (pp arrow sectional view) will be described, but in the main process, a schematic side sectional view in the direction along the word line (qq arrow sectional view). Are also described as appropriate. However, here, only the manufacturing method relating to the formation of the semiconductor device (flash memory) of the present invention is described, and the manufacturing method relating to the formation of various elements (other transistors, resistors, capacitors, etc.) mounted on a general semiconductor integrated circuit. The description of is omitted.
図４（ビット線に沿う方向、ｐ−ｐ矢視断面図)
化学気相成長により、ｐ型のシリコン基板１に１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２を成長する。次いで化学気相成長により、１２０ｎｍ程度のタングステン（Ｗ）膜２２を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、タングステン（Ｗ）膜２２を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。（ここで残されたタングステン（Ｗ）膜２２は包囲型コントロールゲート電極の下層部を形成する際、使用される。）
FIG. 4 (direction along the bit line, pp arrow cross-sectional view)
A silicon nitride film (Si 3 N 4 ) 2 of about 100 nm is grown on the p-type silicon substrate 1 by chemical vapor deposition. Next, a tungsten (W) film 22 of about 120 nm is grown by chemical vapor deposition. Next, the tungsten (W) film 22 is anisotropically dry-etched using a resist (not shown) as a mask layer by using a normal lithography technique using an exposure drawing apparatus. Next, the resist (not shown) is removed. (The remaining tungsten (W) film 22 is used when forming the lower layer portion of the surrounding control gate electrode.)
図５（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、シリコン酸化膜（ＳｉＯ２）３を２００ｎｍ程度成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ 以後ＣＭＰと略称）し、平坦化する。次いで化学気相成長により、５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
FIG. 5 (direction along the bit line, pp arrow cross-sectional view)
Next, a silicon oxide film (SiO 2 ) 3 is grown to about 200 nm by chemical vapor deposition. Then, chemical mechanical polishing (Chemical Mechanical Polishing, hereinafter abbreviated as CMP) is performed and planarized. Next, a silicon nitride film (Si 3 N 4 ) 4 of about 50 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon nitride film (Si 3 N 4 ) 4, a silicon oxide film (SiO 2 ) 3, and a silicon nitride film (Si 3 N 4 ) 2 is sequentially subjected to anisotropic dry etching to form an opening. Next, the resist (not shown) is removed.
図６（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を平坦化する。次いで選択化学気相成長により５０ｎｍ程度のタングステン膜２４を成長する。
FIG. 6 (direction along the bit line, pp arrow cross-sectional view)
Next, a p-type longitudinal (vertical) epitaxial Si layer 23 is grown on the exposed p-type silicon substrate 1. Next, chemical mechanical polishing (CMP) is performed to planarize the p-type vertical (vertical) epitaxial Si layer 23 protruding from the flat surface of the silicon nitride film (Si 3 N 4 ) 4. Next, a tungsten film 24 of about 50 nm is grown by selective chemical vapor deposition.
図７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２３の側面にｐ型の横（水平）方向エピタキシャルＳｉ層５（第１段階の横（水平）方向エピタキシャル成長）を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）４の開孔部を埋め込む。図示されていないが、残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。
FIG. 7 (direction along the bit line, pp arrow cross-sectional view)
Next, using an ordinary lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 4 is anisotropically dry etched using a resist (not shown) as a mask layer to form an opening. Next, the resist (not shown) is removed. Next, a p-type lateral (horizontal) epitaxial Si layer 5 (first-stage lateral (horizontal) epitaxial growth) is grown on the exposed side surface of the p-type longitudinal (vertical) epitaxial Si layer 23 to form a silicon nitride film ( The opening of Si 3 N 4 ) 4 is embedded. Although not shown, the remaining silicon nitride film (Si 3 N 4 ) 4 serves as an element isolation region.
図８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでｐ型の横（水平）方向エピタキシャルＳｉ層５の表面を９００℃程度で酸化し、２０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）（図示せず）を成長する。次いで熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）及びシリコン窒化膜（Ｓｉ３Ｎ４）４をマスク層として、タングステン膜２４及びｐ型の縦（垂直）方向エピタキシャルＳｉ層２３を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）７を成長する。次いでＳｉ層５の平坦面上のシリコン酸化膜（ＳｉＯ２）７及び熱酸化したシリコン酸化膜（ＳｉＯ２）（図示せず）を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）７を開孔部に平坦に埋め込む。（この領域も素子分離領域の一部となる。）次いでシリコン酸化膜（ＳｉＯ２）７を６０ｎｍ程度異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）８を成長する。次いで化学的機械研磨（ＣＭＰ）し、タングステンシリサイド膜（ＷＳｉ）８を開孔部に平坦に埋め込み隣接するソース領域（以後形成）を接続する。（図１及び図２参照）
FIG. 8 (direction along the bit line, pp arrow cross-sectional view)
Next, the surface of the p-type lateral (horizontal) epitaxial Si layer 5 is oxidized at about 900 ° C. to grow a silicon oxide film (SiO 2 ) (not shown) of about 20 nm. Next, using the thermally oxidized silicon oxide film (SiO 2 ) (not shown) and the silicon nitride film (Si 3 N 4 ) 4 as mask layers, the tungsten film 24 and the p-type longitudinal (vertical) direction epitaxial Si layer 23 are sequentially formed. Anisotropic dry etching is performed to form an opening. Next, a silicon oxide film (SiO 2 ) 7 of about 60 nm is grown by chemical vapor deposition. Next, the silicon oxide film (SiO 2 ) 7 and the thermally oxidized silicon oxide film (SiO 2 ) (not shown) on the flat surface of the Si layer 5 are subjected to chemical mechanical polishing (CMP) to obtain a silicon oxide film (SiO 2 ). 7 is embedded in the opening portion flatly. (This region also becomes a part of the element isolation region.) Next, the silicon oxide film (SiO 2 ) 7 is anisotropically etched by about 60 nm to form an opening. Next, a tungsten silicide film (WSi) 8 of about 60 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed, and a tungsten silicide film (WSi) 8 is filled flat in the opening to connect adjacent source regions (hereinafter formed). (See Fig. 1 and Fig. 2)
図９（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１０（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、８０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２５、Ｓｉ層５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、タングステン（Ｗ）膜２２の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。（図１０における破線は、紙面の奥のＳｉ層５を示している。）
9 (direction along the bit line, pp cross-sectional view) and FIG. 10 (direction along the word line, q-q cross-sectional view)
Next, a silicon oxide film (SiO 2 ) 25 of about 80 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 25, a Si layer 5, a silicon nitride film (Si 3 N 4 ) 4 and silicon oxide The film (SiO 2 ) 3 is selectively and sequentially anisotropically dry-etched to form an opening that exposes a part of the tungsten (W) film 22. Next, the resist (not shown) is removed. (The broken line in FIG. 10 shows the Si layer 5 at the back of the page.)
図１１（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１２（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで露出したＳｉ層５の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層６を成長し、下部に空孔を有するＳｉ層６（第２段階の横（水平）方向エピタキシャル成長）を形成する。（この際、空孔直上は下地の影響が全くない単結晶シリコン層となる。）次いで露出しているＳｉ層６の全周囲を酸化し、８ｎｍ程度の第１のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、第１のゲート酸化膜（ＳｉＯ２）１０の全周囲を含む全面に、開孔部を完全に埋め込むように７５ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２５上に成長した多結晶シリコン膜（ｐｏｌｙＳｉ）を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１が形成される。次いでＳｉ層６に閾値電圧制御用（デプリーション化用）の燐のイオン注入をおこなう。
11 (direction along the bit line, pp cross-sectional view) and FIG. 12 (direction along the word line, q-q cross-sectional view)
Next, a p-type lateral (horizontal) epitaxial Si layer 6 is grown between the exposed side surfaces of the Si layer 5, and an Si layer 6 (second-stage lateral (horizontal) epitaxial growth) having vacancies in the lower portion is formed. . (At this time, a single crystal silicon layer having no influence of the underlying layer is formed immediately above the vacancy.) Next, the entire periphery of the exposed Si layer 6 is oxidized to form a first gate oxide film (SiO 2 ) of about 8 nm. Grow 10 Next, a polycrystalline silicon film (polySi) of about 75 nm is grown on the entire surface including the entire periphery of the first gate oxide film (SiO 2 ) 10 by chemical vapor deposition so as to completely fill the opening. Next, chemical mechanical polishing (CMP) is performed to remove and planarize the polycrystalline silicon film (polySi) grown on the silicon oxide film (SiO 2 ) 25. Thus, a surrounding floating gate electrode (polySi) 11 that is flatly embedded in the opening is formed. Next, phosphorus ions for threshold voltage control (for depletion) are implanted into the Si layer 6.
図１３（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図１４（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、１２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ワード線に相当する箇所のシリコン窒化膜（Ｓｉ３Ｎ４）２６を異方性ドライエッチングする。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１の側壁のシリコン酸化膜（ＳｉＯ２）２５、シリコン窒化膜（Ｓｉ３Ｎ４）４及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、タングステン（Ｗ）膜２２の一部を露出する開孔部を形成する。次いで等方性ドライエッチングすることにより、露出したタングステン（Ｗ）膜２２及び包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１下部に存在するタングステン（Ｗ）膜２２すべてを除去し、トンネル状の開孔部を形成する。この際シリコン窒化膜（Ｓｉ３Ｎ４）２がエッチングのストッパー膜となる。次いでレジスト（図示せず）を除去する。
13 (direction along the bit line, cross-sectional view along arrow pp) and FIG. 14 (direction along the word line, cross-sectional view along arrow q-q)
Next, a silicon nitride film (Si 3 N 4 ) 26 of about 120 nm is grown by chemical vapor deposition. Next, using a normal lithography technique by an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 26 corresponding to the word line is anisotropically dry etched using a resist (not shown) as a mask layer. Next, the resist (not shown) is removed. Next, using a normal lithography technique by an exposure drawing apparatus, using a resist (not shown) as a mask layer, a silicon oxide film (SiO 2 ) 25 and a silicon nitride film (Si) on the side wall of the surrounding floating gate electrode (polySi) 11 are used. 3 N 4 ) 4 and the silicon oxide film (SiO 2 ) 3 are selectively and selectively subjected to anisotropic dry etching to form an opening that exposes part of the tungsten (W) film 22. Next, isotropic dry etching is performed to remove all the tungsten (W) film 22 existing under the exposed tungsten (W) film 22 and the surrounding floating gate electrode (polySi) 11, thereby forming a tunnel-shaped opening portion. Form. At this time, the silicon nitride film (Si 3 N 4 ) 2 becomes an etching stopper film. Next, the resist (not shown) is removed.
図１５（ビット線に沿う方向、ｐ−ｐ矢視断面図) 及び図１６（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで露出している包囲型フローティングゲート電極（ｐｏｌｙＳｉ）１１の全周囲を酸化し、４０ｎｍ程度の第２のゲート酸化膜（ＳｉＯ２）１２を成長する。（この熱処理により、デプリーション化用の燐がＳｉ層６全体にランニングされる。）次いで化学気相成長により、第２のゲート酸化膜（ＳｉＯ２）１２の全周囲を含む全面に、開孔部を完全に埋め込むように１００ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）２６上に成長したタングステンシリサイド膜（ＷＳｉ）１３を除去し、平坦化する。こうして開孔部に平坦に埋め込まれた包囲型コントロールゲート電極（ＷＳｉ、ワード線）１３が形成される。
FIG. 15 (direction along the bit line, cross-sectional view along arrow pp) and FIG. 16 (direction along the word line, cross-sectional view along arrow q-q)
Next, the entire surroundings of the exposed surrounding floating gate electrode (polySi) 11 are oxidized to grow a second gate oxide film (SiO 2 ) 12 of about 40 nm. (By this heat treatment, depletion phosphorus is run over the entire Si layer 6.) Next, by chemical vapor deposition, an opening portion is formed on the entire surface including the entire periphery of the second gate oxide film (SiO 2 ) 12. A tungsten silicide film (WSi) 13 having a thickness of about 100 nm is grown so as to be completely buried. Next, chemical mechanical polishing (CMP) is performed, and the tungsten silicide film (WSi) 13 grown on the silicon nitride film (Si 3 N 4 ) 26 is removed and planarized. In this way, a surrounding control gate electrode (WSi, word line) 13 buried flat in the opening is formed.
図１７（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでシリコン窒化膜（Ｓｉ３Ｎ４）２６及びシリコン酸化膜（ＳｉＯ２）２５を順次エッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで包囲型コントロールゲート電極（ＷＳｉ、ワード線）１３をマスク層として、ｎ＋型ソースドレイン領域９形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ＋型ソースドレイン領域９を形成する。
FIG. 17 (direction along the bit line, pp arrow cross-sectional view)
Next, the silicon nitride film (Si 3 N 4 ) 26 and the silicon oxide film (SiO 2 ) 25 are sequentially removed by etching. Next, a silicon oxide film (SiO 2 , not shown) for ion implantation of about 5 nm is grown by chemical vapor deposition. Next, arsenic ions for forming the n + -type source / drain region 9 are implanted using the surrounding control gate electrode (WSi, word line) 13 as a mask layer. Next, the silicon oxide film (SiO 2 , not shown) for ion implantation is removed by etching. Next, annealing is performed by an RTP (Rapid Thermal Processing) method to form an n + -type source / drain region 9.
図１８（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いで化学気相成長により、３５０ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜１４を成長する。次いで化学的機械研磨（ＣＭＰ）し、ＰＳＧ膜１４を平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１５を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１５及びＰＳＧ膜１４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。
FIG. 18 (direction along the bit line, pp arrow cross-sectional view)
Next, a phosphosilicate glass (PSG) film 14 of about 350 nm is grown by chemical vapor deposition. Next, chemical mechanical polishing (CMP) is performed to planarize the PSG film 14. Next, a silicon nitride film (Si 3 N 4 ) 15 of about 20 nm is grown by chemical vapor deposition. Next, using a normal lithography technique with an exposure drawing apparatus, the silicon nitride film (Si 3 N 4 ) 15 and the PSG film 14 are sequentially anisotropically dry-etched using a resist (not shown) as a mask layer to form a via. To do. Next, the resist (not shown) is removed.
図１９（ビット線に沿う方向、ｐ−ｐ矢視断面図)
次いでスパッタにより、バリアメタルとなるＴｉＮ１６を成長する。次いで化学気相成長により、タングステン（Ｗ）１７を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１６を有する導電プラグ（Ｗ）１７を形成する。
FIG. 19 (direction along bit line, pp arrow cross-sectional view)
Next, TiN 16 serving as a barrier metal is grown by sputtering. Next, tungsten (W) 17 is grown by chemical vapor deposition. Next, a conductive plug (W) 17 having a barrier metal (TiN) 16 embedded in the via is formed by chemical mechanical polishing (CMP).
図２（ビット線に沿う方向、ｐ−ｐ矢視断面図)及び図３（ワード線に沿う方向、ｑ−ｑ矢視断面図)
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１８を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１８を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１８がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１９を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１９を有するＣｕ配線２０を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２１を成長し、本願発明の２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタより構成したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路を完成する。
2 (direction along bit line, cross-sectional view along arrow pp) and FIG. 3 (direction along word line, cross-sectional view along arrow q-q)
Next, an interlayer insulating film (SiOC) 18 of about 500 nm is grown by chemical vapor deposition. Next, using an ordinary lithography technique using an exposure drawing apparatus, the interlayer insulating film (SiOC) 18 is anisotropically dry-etched using a resist (not shown) as a mask layer to form an opening. (At this time, the silicon nitride film (Si 3 N 4 ) 18 becomes an etching stopper film.) Next, the resist (not shown) is removed. Next, a barrier metal (TaN) 19 of about 10 nm is grown by chemical vapor deposition. Next, a Cu seed layer is grown by sputtering. Next, Cu of about 500 nm is grown by electrolytic plating. Next, chemical mechanical polishing (CMP) is performed, and Cu is flatly embedded in the opening to form a Cu wiring 20 having a barrier metal (TaN) 19. Next, a silicon nitride film (Si 3 N 4 ) 21 serving as a Cu barrier insulating film is grown by chemical vapor deposition, and a double-enclosed gate formed in the MDOSGOIN structure by the two-stage lateral (horizontal) epitaxial growth of the present invention. A semiconductor integrated circuit including a NAND gate flash memory having an SOI structure constituted by an N-channel MIS field effect transistor having electrodes is completed.
図２０はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５〜１７、１９〜２１は図２と同じ物を、２７はサイドウォール（ＳｉＯ２）、２８はサリサイド層（ＣｏＳｉ２）、２９はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）を示している。
同図においては、サイドウォール（ＳｉＯ２）が形成されていること、メタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること及び包囲型コントロールゲート電極（ＷＳｉ）の上面はサリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）が形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域及びコントロールゲート電極の抵抗を低減できるため、より高速化が可能である。
In FIG. 20, a silicon (Si) substrate is used, and eight memory cells composed of N-channel MIS field effect transistors having a double-enclosed gate electrode formed in a MDOSGOIN structure by two-stage lateral (horizontal) epitaxial growth are connected in series. 2 shows a part of a semiconductor integrated circuit including a NAND gate flash memory having an SOI structure, wherein 1-3, 5-17, and 19-21 are the same as in FIG. 2, 27 is a sidewall (SiO 2 ), 28 Indicates a salicide layer (CoSi 2 ), and 29 indicates a salicide gate electrode (CoSi 2 / WSi).
In the figure, a side wall (SiO 2 ) is formed, a salicide layer (CoSi 2 ) to be a metal source / drain is formed, and the upper surface of the surrounding control gate electrode (WSi) is a salicide gate electrode. A memory cell of a NAND gate flash memory having an SOI structure composed of an N-channel MIS field effect transistor having a double-enclosed gate electrode having substantially the same structure as that of FIG. 2 except that (CoSi 2 / WSi) is formed. Has been.
In this embodiment, substantially the same effect as that of the first embodiment can be obtained, and the number of manufacturing steps is increased. However, since the resistance of the source / drain region and the control gate electrode can be reduced, higher speed can be achieved.
図２１はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、７〜１７、１９〜２１は図２と同じ物を、３０はｎ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）、３１はｎ型の横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）を示している。
同図においては、Ｓｉ層５及びＳｉ層６がそれぞれＳｉＧｅ層３０及び歪みＳｉ層３１に置き換わって形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、また格子定数の小さなＳｉ層を、左右から格子定数の大きなＳｉＧｅ層により挟んだ構造の半導体層を形成できるため、左右のＳｉＧｅ層から歪みＳｉ層（チャネル領域）の格子定数を広げることが可能で、キャリアの移動度を増加させることができるので、より高速化が可能である。
In FIG. 21, a silicon (Si) substrate is used, and eight memory cells composed of N-channel MIS field effect transistors having double-enclosed gate electrodes formed in an MDOSGOIN structure by two-stage lateral (horizontal) epitaxial growth are connected in series. 2 shows a part of a semiconductor integrated circuit including a NAND gate flash memory having an SOI structure, wherein 1-3, 7-17, and 19-21 are the same as those in FIG. 2, and 30 is an n-type lateral (horizontal) direction. An epitaxial SiGe layer (first-stage grown semiconductor layer) 31 is an n-type lateral (horizontal) direction epitaxial strained Si layer (second-stage grown semiconductor layer).
In the figure, an N-channel MIS having a double-enclosed gate electrode having substantially the same structure as that shown in FIG. 2 except that the Si layer 5 and the Si layer 6 are formed by replacing the SiGe layer 30 and the strained Si layer 31, respectively. A memory cell of an NAND gate flash memory having an SOI structure made of a field effect transistor is formed.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and a semiconductor layer having a structure in which a Si layer having a small lattice constant is sandwiched between SiGe layers having a large lattice constant from the left and right can be formed. Since the lattice constant of the strained Si layer (channel region) can be increased from the SiGe layer, and the carrier mobility can be increased, higher speed can be achieved.
図２２はシリコン（Ｓｉ）基板を使用し、３段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５〜１７、１９〜２１は図２と同じ物を、３２は空孔、３３はｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階成長の半導体層）を示している。
同図においては、Ｓｉ層５が包囲型コントロールゲート電極（ＷＳｉ）直下のＳｉ層６の側壁のみに形成されており、大部分のＳｉ層５がＳｉ層３３に置き換わって形成されていること及びＳｉ層３３直下に空孔が形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソースドレイン領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜（ＳｉＯ２）に比較し、大幅に低減できる（空気とシリコン酸化膜（ＳｉＯ２）との誘電率の相違で約１／４になる）ため、より高速化が可能である。
In FIG. 22, a silicon (Si) substrate is used, and eight memory cells composed of N-channel MIS field effect transistors having double-enclosed gate electrodes formed in a MDOSGOIN structure by three-stage lateral (horizontal) epitaxial growth are connected in series. 2 shows a part of a semiconductor integrated circuit including an NAND gate flash memory having an SOI structure, wherein 1-3, 5-17, and 19-21 are the same as in FIG. 2, 32 is a hole, and 33 is a p-type. A lateral (horizontal) epitaxial Si layer (third-stage grown semiconductor layer) is shown.
In the figure, the Si layer 5 is formed only on the side wall of the Si layer 6 immediately below the surrounding control gate electrode (WSi), and most of the Si layer 5 is formed by replacing the Si layer 33. A memory cell of a NAND gate flash memory having an SOI structure composed of an N-channel MIS field effect transistor having a double-enclosed gate electrode having substantially the same structure as that shown in FIG. 2 except that a hole is formed immediately below the Si layer 33. Is formed.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and the number of manufacturing steps is increased. However, by providing a hole between the source / drain region and the semiconductor substrate, a normal silicon oxide film can be obtained. Compared with (SiO 2 ), it can be greatly reduced (becomes about ¼ due to the difference in dielectric constant between air and silicon oxide film (SiO 2 )), so that higher speed can be achieved.
図２３はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５〜１２、１４〜１７、１９〜２１は図２と同じ物を、３４は燐珪酸ガラス（ＰＳＧ）膜、３５は包囲型コントロールゲート電極（Ａｌ）を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及び包囲型コントロールゲート電極（ＷＳｉ）が低抵抗のＡｌ（いわゆるダマシンプロセスにより形成）に置き換わって形成されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、低抵抗のＡｌからなるワード線を形成できるため、より高速化が可能である。
FIG. 23 uses a silicon (Si) substrate and connected in series eight memory cells composed of N-channel MIS field effect transistors having a double-enclosed gate electrode formed in a MDOSGOIN structure by two-step lateral (horizontal) epitaxial growth. 2 shows a part of a semiconductor integrated circuit including an NAND gate flash memory having an SOI structure, in which 1-3, 5-12, 14-17, and 19-21 are the same as in FIG. 2, and 34 is a phosphosilicate glass ( PSG) film 35 indicates an enclosed control gate electrode (Al).
In the figure, the phosphosilicate glass (PSG) film is formed in two layers, and the surrounding control gate electrode (WSi) is formed by replacing low resistance Al (formed by a so-called damascene process). Except for the above, there is formed a memory cell of a NAND gate flash memory having an SOI structure and comprising an N-channel MIS field effect transistor having a double-enclosed gate electrode having substantially the same structure as FIG.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and the number of manufacturing steps is increased. However, since a word line made of low resistance Al can be formed, higher speed can be achieved.
図２４はシリコン（Ｓｉ）基板を使用し、２段階横（水平）方向エピタキシャル成長によるＭＤＯＳＧＯＩＮ構造に形成した２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるメモリーセルを８個直列接続したＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーを含む半導体集積回路の一部を示しており、１〜３、５、６、８〜１７、１９〜２１は図２と同じ物を、３６はｐ＋型不純物領域を示している。
同図においては、埋め込みシリコン酸化膜（ＳｉＯ２）７がすべて共通ソース接続領域８に置き換わって形成されていること及び共通ソース接続領域８直下にｐ＋型不純物領域３６を介して半導体基板１に接続されていること以外は図２とほぼ同じ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタからなるＳＯＩ構造のＮＡＮＤゲートのフラッシュメモリーのメモリーセルが形成されている。
本実施例においては第１の実施例とほぼ同じ効果を得ることができ、製造工程は増加するが、ソース配線（接地電圧配線）を省略できるため、高集積化が可能となる。
In FIG. 24, a silicon (Si) substrate is used, and eight memory cells composed of N-channel MIS field effect transistors having double-enclosed gate electrodes formed in an MDOSGOIN structure by two-stage lateral (horizontal) epitaxial growth are connected in series. 2 shows a part of a semiconductor integrated circuit including a NAND gate flash memory having an SOI structure, wherein 1-3, 5, 6, 8-17, 19-21 are the same as in FIG. 2, and 36 is ap + type impurity. Indicates the area.
In the figure, the embedded silicon oxide film (SiO 2 ) 7 is entirely formed by replacing the common source connection region 8, and the semiconductor substrate 1 is formed directly below the common source connection region 8 via the p + -type impurity region 36. A memory cell of an NAND gate flash memory having an SOI structure formed of an N-channel MIS field effect transistor having a double-enclosed gate electrode having substantially the same structure as that shown in FIG. 2 except that it is connected.
In this embodiment, substantially the same effect as in the first embodiment can be obtained, and the number of manufacturing steps is increased. However, since the source wiring (ground voltage wiring) can be omitted, high integration can be achieved.
上記実施例においては、半導体層を成長させる場合に化学気相成長を使用しているが、これに限定されず、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
上記実施例のすべては、ＮチャネルのＭＩＳ電界効果トランジスタを形成する場合について記載しているが、ＰチャネルのＭＩＳ電界効果トランジスタを形成してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例においては、フラッシュメモリーのメモリーセルパターン形状に関し、極めて単純な長方形及び直方体のパターンを使用しているが、これに限定されず、さらに高集積化が可能なパターン形状を使用してもよい。
また上記実施例においては、メモリーセルを８個直列接続しているＮＡＮＤゲートのフラッシュメモリーを形成する場合を説明しているが、ソースドレイン領域の抵抗及び容量を低減できれば、直列接続する個数を増加させることは可能である。
また上記実施例においては、メモリーセルを直列接続しているＮＡＮＤゲートのフラッシュメモリーを形成する場合を説明しているが、メモリーセルを並列接続するＮＯＲゲートのフラッシュメモリーを形成する場合に適用することも可能であるし、他の回路形式（ＡＮＤ方式，仮想接地方式等）に適用することも可能である。
In the above embodiment, chemical vapor deposition is used to grow the semiconductor layer, but the present invention is not limited to this, and the organic metal vapor deposition is performed by the ECR plasma CVD method or the molecular beam growth method (MBE). A phase growth method (MOCVD), an atomic layer crystal growth method (ALE), or any other crystal growth method may be used.
All of the above embodiments describe the case of forming an N-channel MIS field effect transistor, but a P-channel MIS field effect transistor may be formed.
The gate electrode, the gate oxide film, the barrier metal, the conductive plug, the wiring, the insulating film, the conductive film, and the like are not limited to the above embodiments, and any material may be used as long as it has similar characteristics. .
Further, in the above embodiment, regarding the memory cell pattern shape of the flash memory, an extremely simple rectangular and rectangular parallelepiped pattern is used. However, the present invention is not limited to this, and a pattern shape capable of further high integration is used. Also good.
In the above embodiment, the case of forming a NAND gate flash memory in which eight memory cells are connected in series has been described. However, if the resistance and capacity of the source / drain region can be reduced, the number of connected in series is increased. It is possible to make it.
In the above embodiment, the case of forming a NAND gate flash memory in which memory cells are connected in series is described. However, the present invention is applied to the case of forming a NOR gate flash memory in which memory cells are connected in parallel. It is also possible to apply to other circuit formats (AND system, virtual ground system, etc.).
本願発明のＳＯＩ基板に形成したＭＩＳ電界効果トランジスタのチャネル領域は、すべてＳｉ半導体層で形成しているが、化合物半導体層によるＳＯＩ（この場合は、広義のＳｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒを意味する）構造にＭＩＳ電界効果トランジスタのチャネル領域を形成することも可能である。
また本発明のＳＯＩ構造の２重包囲型ゲート電極を有するＮチャネルＭＩＳ電界効果トランジスタの構造は、ＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）及びＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）にも使用可能である。
また本発明の半導体装置はフラッシュメモリーとしてばかりでなく、システムＬＳＩに搭載される半導体記憶装置として使用することも可能である。
The channel region of the MIS field-effect transistor formed on the SOI substrate of the present invention is entirely formed of an Si semiconductor layer, but the SOI (compound semiconductor on insulator in this case means) MIS structure using a compound semiconductor layer. It is also possible to form a channel region of a field effect transistor.
The structure of the N-channel MIS field-effect transistor having a double-enclosed gate electrode having an SOI structure according to the present invention can also be used in EPROM (Electrically Programmable Read Only Memory) and EEPROM (Electrically Erasable and Programmable Read Only). .
The semiconductor device of the present invention can be used not only as a flash memory but also as a semiconductor memory device mounted on a system LSI.
１ ｐ型のシリコン（Ｓｉ）基板
２ シリコン窒化膜（Ｓｉ３Ｎ４）
３ シリコン酸化膜（ＳｉＯ２）
４ 素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５ ｐ型の横（水平）方向エピタキシャルＳｉ層（第１段階成長の半導体層）
６ ｎ型化された横（水平）方向エピタキシャルＳｉ層（第２段階成長の半導体層）
７ 埋め込みシリコン酸化膜（ＳｉＯ２）
８ 共通ソース領域接続導電膜（ＷＳｉ）
９ ｎ＋型ソースドレイン領域
９ａ ｎ＋型共通ドレイン領域
９ｂ ｎ＋型共通ソース領域
１０ 第１のゲート酸化膜（トンネル酸化膜、ＳｉＯ２）
１１ 包囲型フローティングゲート電極（ｐｏｌｙＳｉ）
１２ 第２のゲート酸化膜（ＳｉＯ２）
１３ 包囲型コントロールゲート電極（ＷＳｉ、ワード線）
１４ 燐珪酸ガラス（ＰＳＧ）膜
１５ シリコン窒化膜（Ｓｉ３Ｎ４）
１６ バリアメタル（ＴｉＮ）
１７ 導電プラグ（Ｗ）
１８ 層間絶縁膜（ＳｉＯＣ）
１９ バリアメタル（ＴａＮ）
２０ Ｃｕ配線（Ｃｕシード層含む）
２１ バリア絶縁膜（Ｓｉ３Ｎ４）
２２ タングステン（Ｗ）膜
２３ ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２４ 選択化学気相成長導電膜（Ｗ）
２５ シリコン酸化膜（ＳｉＯ２）
２６ シリコン窒化膜（Ｓｉ３Ｎ４）
２７ サイドウォール（ＳｉＯ２）
２８ サリサイド層（ＣｏＳｉ２）
２９ サリサイドゲート電極（ＣｏＳｉ２／ＷＳｉ）
３０ ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層（第１段階成長の半導体層）
３１ ｎ型化された横（水平）方向エピタキシャル歪みＳｉ層（第２段階成長の半導体層）
３２ 空孔
３３ ｐ型の横（水平）方向エピタキシャルＳｉ層（第３段階成長の半導体層）
３４ 燐珪酸ガラス（ＰＳＧ）膜
３５ 包囲型コントロールゲート電極（Ａｌ）
３６ ｐ＋型不純物領域
1 p-type silicon (Si) substrate 2 silicon nitride film (Si 3 N 4 )
3 Silicon oxide film (SiO 2 )
4 Silicon nitride film in element isolation region (Si 3 N 4 )
5 p-type lateral (horizontal) epitaxial Si layer (first-stage growth semiconductor layer)
6 n-type lateral (horizontal) direction epitaxial Si layer (second-stage growth semiconductor layer)
7 Embedded silicon oxide film (SiO 2 )
8 Common source region connection conductive film (WSi)
9 n + type source / drain region 9a n + type common drain region 9b n + type common source region 10 First gate oxide film (tunnel oxide film, SiO 2 )
11 Enclosed floating gate electrode (polySi)
12 Second gate oxide film (SiO 2 )
13 Surrounding control gate electrode (WSi, word line)
14 Phosphorsilicate glass (PSG) film 15 Silicon nitride film (Si 3 N 4 )
16 Barrier metal (TiN)
17 Conductive plug (W)
18 Interlayer insulation film (SiOC)
19 Barrier metal (TaN)
20 Cu wiring (including Cu seed layer)
21 Barrier insulating film (Si 3 N 4 )
22 Tungsten (W) film 23 P type vertical (vertical) epitaxial Si layer 24 Selective chemical vapor deposition conductive film (W)
25 Silicon oxide film (SiO 2 )
26 Silicon nitride film (Si 3 N 4 )
27 Side wall (SiO 2 )
28 Salicide layer (CoSi 2 )
29 Salicide gate electrode (CoSi 2 / WSi)
30 p-type lateral (horizontal) epitaxial SiGe layer (first-stage growth semiconductor layer)
31 n-type lateral (horizontal) epitaxial strained Si layer (second-stage grown semiconductor layer)
32 vacancies 33 p-type lateral (horizontal) epitaxial Si layer (third-stage growth semiconductor layer)
34 Phosphorsilicate glass (PSG) film 35 Enclosed control gate electrode (Al)
36 p + type impurity region
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