【０００１】
【発明の属する技術分野】
本発明は、例えばコンピュータの外部記憶装置等に適用し得るメモリ制御装置に関する。
【０００２】
【従来の技術】
従来のメモリ制御装置は、先読みアドレスを作るためのアドレスカウンタと、このアドレスカウンタによりカウントアップされたカウンタアドレスとリクエストアドレスとを比較するアドレスコンパレータと、前記アドレスカウンタと前記アドレスコンパレータを制御するカウンタコントローラと、前記カウンタアドレスと前記リクエストアドレスをセレクトして出力を行うアドレスセレクトドライバとを備え、一回目のＣＰＵからのメモリリードアクセス時に、アクセスアドレスを前記アドレスカウンタにロードし、メモリアドレスとすることによってＣＰＵが次のリクエストを発生するまでの間に、連続したメモリアドレスに格納されたデータを先読みすることができるので、無駄なアイドル状態を削減してメモリへのアクセス性能を向上することができた。（例えば、特許文献１参照）
また、他の方法として画像メモリアクセス制御方式は、画像メモリに対して、ＣＰＵがリードアクセスを行う場合には、ＣＰＵからメモリへのアドレスをあらかじめ設定しておき、リードアクセスの有無にかかわらず、ＣＰＵリードモード信号の切り替えにより、ＦＩＦＯコントローラがメモリコントローラに対してリードアクセス要求を出し、メモリコントローラの制御により先に設定しておいたアドレスを更新しながら画像メモリから読み込んだデータをＦＩＦＯに格納しておく。コンピュータがリードアクセスを行う際のデータの転送は、このＦＩＦＯから行う事により、処理の高速化をはかっていた。（例えば、特許文献２参照）さらに他の方法として、ＣＰＵからのリードアクセスを開始する際に、アクセスアドレスの下位桁の一部をカウンタにセットして、ＣＰＵがデータを読み込むタイミングで更新する。前記カウンタの出力をメモリへのアドレスとして用いて、メモリアクセスを行い、得たデータはラッチに記憶する。このようにすると、メモリからデータを先読みすることになり、高速なアクセスを実現できた。（例えば特許文献３参照）
【０００３】
【特許文献１】
特開平６−１６１８６８号公報（第２頁、第１図）
【特許文献２】
特開平７−４４６９７号公報（第１−２頁、第１図）
【特許文献３】
特開平９−３４８２７号公報（第１−２頁、第１図）
【０００４】
【発明が解決しようとする課題】
ＣＰＵからメモリへのライトアクセスの場合は、メモリ制御装置がライトデータをＣＰＵから受け取った時点で、ＣＰＵのバスを開放できるので、ある程度のＦＩＦＯをメモリ制御装置内に持つことによって、ＣＰＵから見れば高速にメモリにアクセスすることができる。しかし、メモリリードアクセスの場合、ＣＰＵからのメモリリードアドレスを受け取ってから、メモリ制御装置はメモリにリードアクセスし、メモリから出力されるリードデータをＣＰＵバスに出力するまで、ＣＰＵのバスを開放できないので、ＣＰＵからメモリへのリードアクセスには、ライトアクセスに比べ長いアクセス時間が必要であった。そこで、ＣＰＵからのメモリリード時、特許文献１〜３では、メモリからあらかじめリードデータをメモリ制御装置内のＦＩＦＯに先読みしておくことによって、ＣＰＵからのメモリリードアクセスを高速に行っていた。
【０００５】
しかし、特許文献１及び３におけるメモリリードデータの先読み方法では、ＣＰＵのメモリへのアクセスがバーストアクセス時には有効であるが、ランダムアクセス時はメモリへのアクセスアドレスが不連続となる為、ＣＰＵがメモリリードアクセスを開始してから、メモリ制御装置がメモリに対してＣＰＵから受け取ったアドレスを出力し、メモリが出力したリードデータをメモリ制御装置経由でＣＰＵに転送して、ＣＰＵのメモリリードアクセスが終了となるので、ＣＰＵからメモリへのリードアクセスには長い時間が必要であった。
【０００６】
また、特許文献２では、ＣＰＵからのリードモード信号の切り換えによってメモリからデータをリードする為、メモリリードを行う期間と、メモリライトの期間が明確に分離されている場合は有効であるが、メモリへのリードアクセスとライトが混在するようなシステムにおいては、適用することができなかった。
【０００７】
さらに近年、メモリの大容量化が進み、メモリのアドレスバスやデータバスのビット幅が、ＣＰＵのアドレスバスやデータバスのビット幅より広くなる為、ＣＰＵからメモリのアドレスやデータを直接出力できないという問題や、ＣＰＵからのメモリのアドレスやデータを直接メモリ制御装置経由でメモリと接続すると、メモリ制御装置の端子数が多くなり、メモリ制御装置のコストが高くなるという問題が生じている。
【０００８】
本発明は、前記従来の課題を解決するもので、ＣＰＵからのメモリリードアクセスを高速化し、ＣＰＵのアドレスバスのビット幅によるメモリ容量の制限を無くすとともに、メモリ制御装置の端子数を削減して低コストなメモリ制御装置を提供する。
【０００９】
【課題を解決するための手段】
前記従来の課題を解決する為に、本発明は、信号処理手段から書き込まれたメモリアドレスを格納するアドレス格納手段と、メモリから読み出されたデータを格納するリードデータ格納手段と、前記信号処理手段からのメモリアクセス要求信号の調停及び、メモリとのインタフェース信号を生成する前記メモリインタフェース手段と、前記メモリインタフェース手段に対して前記信号処理手段のメモリアクセス要求信号を生成するメモリアクセス要求手段を備え、前記信号処理手段が前記アドレス格納手段にアドレスを書き込むことにより、前記メモリアクセス要求手段が、前記メモリインタフェース手段に対してメモリリードアクセス要求を行うことを特徴としたものである。
【００１０】
本発明によれば、前記信号処理手段からのメモリリードアクセスの高速化をはかるとともに、前記信号処理手段とメモリ制御装置間のバス信号の本数を削減して、低コストのメモリ制御装置を提供できる。
【００１１】
【発明の実施の形態】
請求項１に記載の発明は、ＣＰＵとメモリとの間のアクセスを制御するメモリ制御装置において、前記ＣＰＵが所定のメモリアドレスを書き込むアドレス格納手段と、前記メモリから読み出されたデータを格納するリードデータ格納手段と、前記メモリとのアクセス信号を生成するメモリインタフェース手段と、前記ＣＰＵが前記メモリインタフェース手段に対するメモリアクセス要求信号を生成するメモリアクセス要求手段とを備え、前記メモリアクセス要求手段は、前記アドレス格納手段にメモリアドレスが書き込まれると、前記メモリインタフェース手段にメモリリードアクセス要求を行うことを特徴とするメモリ制御装置であり、ＣＰＵが前記メモリにアクセスする際に、ＣＰＵからのメモリリードアクセスの高速化をはかるとともに、ＣＰＵとメモリ制御装置間のバス信号の本数を削減して、低コストのメモリ制御装置を提供できる。
【００１２】
請求項２に記載の発明は、前記メモリアドレスの最下位バイトが前記ＣＰＵから前記アドレス格納手段に書き込まれた時、前記メモリアクセス要求手段が、前記メモリインタフェース手段にメモリリードアクセス要求を行うことを特徴とする請求項１記載のメモリ制御装置であり、無駄な先読みの為のメモリアクセスを減少させることができる。
【００１３】
請求項３に記載の発明は、前記ＣＰＵからの前記メモリへのアクセスの一つ前のアクセスがメモリリードアクセスである場合のみ、前記ＣＰＵが前記アドレス格納手段にアドレスを書き込むことにより、前記メモリアクセス要求手段は、前記メモリインタフェース手段にメモリリードアクセス要求を行うことを特徴とする、請求項１記載のメモリ制御装置であり、無駄な先読みの為のメモリアクセスを減少させることができる。
【００１４】
請求項４に記載の発明は、前記アドレス格納手段は、前記ＣＰＵにより前記メモリに対するアドレスが書き込まれ、前記メモリインタフェース手段が前記メモリからデータを読み出す毎に、前記アドレス格納手段のメモリアドレスに所定の値を加算することを特徴とする請求項１記載のメモリ制御装置であり、メモリアドレスが自動的に生成されるので、ＣＰＵは前記メモリの連続するアドレスにアクセスする際には、アクセスするメモリアドレスを毎回設定する必要がなくなり、ＣＰＵのメモリアクセスに要する時間を短縮することができる。
【００１５】
請求項５に記載の発明は、前記アドレス格納手段は、前記メモリに対するアドレスが前記ＣＰＵにより書き込まれ、前記メモリインタフェース手段が前記メモリからデータを読み出す毎に、前記アドレス格納手段のメモリアドレスに所定の値を減算することを特徴とする、請求項１記載のメモリ制御装置であり、ＣＰＵは前記メモリの連続するアドレスにアクセスする際には、アクセスするメモリアドレスを毎回設定する必要がなくなるので、ＣＰＵのメモリアクセスに要する時間を短縮することができる。
【００１６】
請求項６に記載の発明は、前記リードデータ格納手段は、１バイト以上のＦＩＦＯから構成され、前記ＣＰＵからのメモリリード後に前記ＦＩＦＯ内にリードデータを格納する為の空き領域が生じた時は、前記メモリアクセス要求手段が、前記メモリインタフェース手段にメモリリードアクセス要求を行うことを特徴とする請求項１記載のメモリ制御装置であり、ＣＰＵのメモリアクセスに要する時間を短縮することができる。
【００１７】
請求項７に記載の発明は、前記ＣＰＵが書き込んだデータを格納するライトデータ格納手段を備え、前記ＣＰＵが前記ライトデータ格納手段にライトデータを書き込み、ライトデータ格納手段に格納されたデータが、所定のライトアクセス条件を満たす時、前記メモリアクセス要求手段が、前記メモリインタフェース手段に対してメモリライトアクセス要求を行うことを特徴とする、請求項１記載のメモリ制御装置であり、複数バイトのライトデータを前記メモリに対してバーストライトできるので、メモリライトに要する時間を短縮できる。
【００１８】
請求項８に記載の発明は、前記リードデータ格納手段は、前記ライトデータ格納手段を兼用していることを特徴とする請求項７記載のメモリ制御装置であり、低コストでデータ格納手段を構成することができる。
【００１９】
請求項９に記載の発明は、前記ライトデータ格納手段は、バーストライトデータ格納手段とランダムライトデータ格納手段を備え、前記メモリアクセス要求手段は、前記ＣＰＵが前記バーストライトデータ格納手段にデータをライトした時、前記ライトアクセス条件を満たした場合にメモリライトアクセス要求を行い、前記ＣＰＵが前記ランダムライトデータ格納手段にデータをライトした場合は、即座にメモリライトアクセス要求を行なうことを特徴とする、請求項７記載のメモリ制御装置であり、データ格納手段に格納されたライトデータをすべて、前記メモリに書き込むことができる。
【００２０】
請求項１０に記載の発明は、前記バーストライトデータ格納手段は、前記ランダムライトデータ格納手段を兼用していることを特徴とする請求項９記載のメモリ制御装置であり、データ格納手段の回路規模を小さくすることができる。
【００２１】
請求項１１に記載の発明は、前記ライトアクセス条件は、所定のバイト数のライトデータを前記ライトデータ格納手段に格納完了時であることを特徴とする、請求項７、請求項９または請求項１０記載のメモリ制御装置であり、複数バイトのライトデータを前記メモリに対してバーストライトできるので、前記メモリを占有する時間を短縮できる。
【００２２】
請求項１２に記載の発明は、前記ライトアクセス条件は、２のＮ乗（Ｎは所定の値の自然数）から１を引いた値のメモリアドレスにライトすべきライトデータを前記ライトデータ格納手段に格納完了時でであることを特徴とする、請求項７、請求項９または請求項１０記載のメモリ制御装置であり、前記メモリを占有する時間を短縮でき、高速なメモリ制御装置を提供できる。
【００２３】
請求項１３に記載の発明は、前記ライトアクセス条件は、前記ＣＰＵのメモリライトアクセスとその一つ前のメモリライトアクセスとの経過時間を計測する経過時間計測手段を備え、所定の時間内に前記ＣＰＵからのメモリアクセスが発生しない場合とすることを特徴とする、請求項７、請求項９または請求項１０記載のメモリ制御装置であり、データ格納手段に格納されたライトデータはすべて、前記メモリに書き込むことができる。
【００２４】
請求項１４に記載の発明は、前記アドレス格納手段は、メモリアドレス発生手段と設定アドレス保持手段を備え、前記ＣＰＵから前記設定アドレス保持手段にメモリアドレスが設定された時、前記ライトデータ格納手段にライトデータが格納されている場合は、前記メモリアクセス要求手段が前記メモリインタフェース手段に対してメモリライトアクセス要求を行うことを特徴とする、請求項７、請求項９または請求項１０記載のメモリ制御装置であり、データ格納手段に格納されたライトデータはすべて、前記メモリに書き込むことができる。
【００２５】
請求項１５に記載の発明は、前記ＣＰＵに対して、ウェイト信号を出力するウェイト信号生成手段を備え、前記ＣＰＵからの前記アドレス格納手段に対するメモリアドレスを設定した時に前記メモリへのライトデータが前記ライトデータ格納手段に格納されている場合、または前記ＣＰＵからの前記ライトデータ格納手段に対するデータ書き込みを行なった時に前記ライトデータ格納手段にライトデータを格納する空間がない場合に前記ウェイト信号生成手段は前記ＣＰＵに対してウェイト信号を生成することを特徴とする、請求項７、請求項９または請求項１０記載のメモリ制御装置であり、データ格納手段にメモリデータを書き込むことができる時には、ＣＰＵに対するウェイト信号が有効にならないので、ＣＰＵは高速にメモリライトアクセスすることができる。
【００２６】
以下に本発明の実施の形態について、図面を参照しながら説明する。
【００２７】
（実施の形態１）
本発明の請求項１、請求項２、請求項４、請求項５、請求項６、請求項８、請求項１４に記載された発明の実施の形態について図１、図２および図３を用いて説明する。図１はメモリ、ＣＰＵ、メモリ制御装置の接続を示しており、１はＣＰＵ、２はデータを格納するメモリ、３はＣＰＵ１からメモリ２へのアクセスを制御するメモリ制御装置、３１はＣＰＵ１から入力される信号を内部のシステムクロックに同期化する同期化回路、３２はメモリ２に対する制御信号を生成するメモリインタフェースブロック、３３は同期化回路３１経由でＣＰＵ１によって設定されたアドレスをもとにメモリインタフェースブロック３２へのアドレスを生成するアドレス生成ブロック、３４はメモリインタフェースブロック３２に対するメモリアクセス要求信号を生成するリクエスト生成ブロック、３５はＣＰＵ１によって書き込まれたライトデータや、メモリ２から読み出されたメモリリードデータを格納する１２バイトのデータＦＩＦＯである。
【００２８】
図２は、アドレス生成ブロック３３のブロック図を示しており、３３１はＣＰＵ１から書き込まれたメモリ２への下位アドレスを一時的に格納する下位アドレスレジスタ、３３２はＣＰＵ１から書き込まれたメモリ２への上位アドレスを一時的に格納する上位アドレスレジスタ、３３３はメモリインタフェースブロック３２へ出力するメモリアクセスアドレスの下位アドレスを生成する下位アドレスカウンタ、３３４はメモリインタフェースブロック３２へ出力するメモリアクセスアドレスの上位アドレスを生成する上位アドレスカウンタであり、上位アドレスレジスタ３３２、下位アドレスレジスタ３３１およびデータＦＩＦＯ３５は、ＣＰＵ１のアドレス空間にマッピングされている。
【００２９】
図３は、下位アドレスレジスタ３３１に対してＣＰＵ１がメモリ２に対する下位アドレスを設定した時を起点とするメモリアクセスアドレス信号生成のフローチャートを示している。
【００３０】
ＣＰＵ１からメモリ２へのリードアクセスに関して説明する。ＣＰＵ１はメモリ２への上位アドレスを上位アドレスレジスタ３３２に設定後、メモリ２への下位アドレスを下位アドレスレジスタ３３１に設定する。図３の処理１に示すように、ＣＰＵ１から下位アドレスレジスタ３３１にアドレスが設定された時にメモリ２に書き込まれていないライトデータがデータＦＩＦＯ３５に例えば４バイト存在している場合、リクエスト生成ブロック３４はメモリインタフェースブロック３２に対してメモリライトの為にメモリアクセス要求信号を有効にし、メモリインタフェースブロック３２によってアクセス調停後、メモリアクセスが許可されると、メモリインタフェースブロック３２に対して下位アドレスカウンタ３３３および上位アドレスカウンタ３３４からメモリアドレス、データＦＩＦＯ３５から４バイトのメモリライトデータを転送後、上位アドレスレジスタ３３２、下位アドレスレジスタ３３１に格納されている値を上位アドレスカウンタ３３４、下位アドレスカウンタ３３３にそれぞれロードし、リクエスト生成ブロック３４はメモリリードの為にメモリアクセス要求信号を有効にする。
【００３１】
また、ＣＰＵ１から下位アドレスレジスタ３３１にアドレスが設定された時にデータＦＩＦＯ３５にメモリ２へのライトデータが格納されていない場合は、上位アドレスレジスタ３３２、下位アドレスレジスタ３３１に格納されている値を上位アドレスカウンタ３３４、下位アドレスカウンタ３３３にそれぞれロードし、リクエスト生成ブロック３４はメモリインタフェースブロック３２に対して、メモリリードの為にメモリアクセス要求信号を有効にする。メモリインタフェースブロック３２は、リクエスト生成ブロック３４からのメモリリード要求信号を優先順位に従って調停後、リクエスト生成ブロック３４に対してメモリリード許可信号を有効にする。メモリアクセスが許可されると、上位アドレスカウンタ３３４及び下位アドレスカウンタ３３３は、メモリリードアドレスをメモリインタフェースブロック３２に出力する。メモリインタフェースブロック３２は、受け取ったメモリリードアドレスをもとにメモリ２に対して８バイトのメモリリードアクセスを行う。メモリ２から読みだされた８バイトのリードデータは、メモリインタフェースブロック３２によって、データＦＩＦＯ３５に転送され、データＦＩＦＯ３５に格納される。ＣＰＵ１がメモリリードデータを読み出す際は、データＦＩＦＯ３５がＣＰＵ１のアドレス空間にマッピングされているので、データＦＩＦＯ３５に対応するＣＰＵ１のアドレス空間に対してリード命令を発行すれば、データＦＩＦＯ３５に格納されているメモリリードデータを２バイトずつメモリ制御装置３から読み出すことができる。ＣＰＵ１がデータＦＩＦＯ３５に格納されているデータを読み出すことによって、ＣＰＵ１のメモリアクセスがメモリリードであることが確定するので、上位アドレスカウンタ３３４及び、下位アドレスカウンタ３３３は、アクセスアドレスを８バイト分、カウントアップして、次のメモリリードアクセスの為のメモリリードアドレスを準備する。
【００３２】
また、図３において処理２として、処理１に続くＣＰＵ１からデータＦＩＦＯ３５へのリードアクセスを示す。ＣＰＵ１がメモリ制御装置３からデータを読み出すことにより、データＦＩＦＯ３５に格納されているリードデータが読み出された結果、データＦＩＦＯ３５に８バイト以上の空き領域が発生した場合には、リクエスト生成ブロック３４はメモリインタフェースブロック３２に対してメモリリードの為にメモリアクセス要求信号を有効にする。メモリインタフェースブロック３２によって、メモリアクセスが許可されると、上位アドレスカウンタ３３４及び、下位アドレスカウンタ３３３は、アドレスをメモリインタフェースブロック３２に転送後、８バイト分カウントアップして次のメモリリードアクセスの為のメモリリードアドレスを準備する。本実施例に示すとおり、メモリに格納されているデータを先読みすることによって、ＣＰＵ１からのメモリ２に対するリードアクセスを高速に行うことができる。
【００３３】
なお、本実施例においては、上位アドレスカウンタ３３４及び下位アドレスカウンタ３３３は、次のメモリリードアクセスの為に８バイト分インクリメントしているが、次のメモリリードアクセスの為に８バイト分デクリメントしてもよい。
【００３４】
また、ＣＰＵ１によってデータＦＩＦＯ３５から一度に読み出されるバイト数、データＦＩＦＯ３５のバイト数、メモリ２に対してメモリインタフェースブロック３２が一度にアクセスするバイト数などは、本実施例と異なっていてもよい。
【００３５】
（実施の形態２）
本発明の請求項１、請求項２、請求項３に記載された発明の実施の形態について図１、図２、図４を用いて説明する。図４はリクエスト生成ブロック３４のブロック図である。３４１は、ＣＰＵ１が最後にメモリにアクセスした方向がメモリリード方向であるか、ライト方向であるかを記憶するアクセス方向レジスタ、３４２はメモリインタフェースブロック３２に対して出力するメモリアクセス要求信号を生成する、ＲＥＱ生成回路である。
【００３６】
ＣＰＵ１がデータＦＩＦＯ３５に対してライトまたはリードした時、アクセス方向レジスタ３４１にＣＰＵ１がリードしたかライトしたかの情報が格納される。アクセス方向レジスタ３４１に格納されている情報が、メモリリード方向である時、実施の形態１と同様な動作を行うので説明は省略し、アクセス方向レジスタ３４１に格納される情報が、メモリライト方向である時、つまり前のＣＰＵ１からメモリ２に対するアクセスがメモリライトである場合の動作について、以下に説明する。
【００３７】
ＣＰＵ１からメモリ２へのメモリリードアクセス時、ＣＰＵ１はメモリ２への上位アドレスを上位アドレスレジスタ３３２に設定後、メモリ２への下位アドレスを下位アドレスレジスタ３３１に設定する。下位アドレスレジスタ３３１にアドレスが設定された時、メモリ２にまだ書き込まれていないライトデータがデータＦＩＦＯ３５に例えば２バイト存在している場合は、ＲＥＱ生成回路３４２はメモリインタフェースブロック３２に対してメモリライトの為にメモリアクセス要求信号を有効にし、メモリインタフェースブロック３２によってアクセス調停後、メモリアクセスが許可されると、メモリインタフェースブロック３２に対してデータＦＩＦＯ３５、上位アドレスカウンタ３３４及び下位アドレスカウンタ３３３から、２バイトのメモリライトデータおよびメモリリードアドレスをメモリインタフェースブロック３２に転送し、上位アドレスレジスタ３３２、下位アドレスレジスタ３３１に格納されている値を上位アドレスカウンタ３３４、下位アドレスカウンタ３３３にそれぞれロードする。
【００３８】
また、下位アドレスレジスタ３３１にアドレスが設定された時、データＦＩＦＯ３５にメモリ２へのライトデータが格納されていない場合は、上位アドレスレジスタ３３２、下位アドレスレジスタ３３１の値をそれぞれ上位アドレスカウンタ３３４、下位アドレスカウンタ３３３にロードする。次にＣＰＵ１からデータＦＩＦＯ３５へのリードアクセスが発生すると、ＲＥＱ生成回路３４２はメモリインタフェースブロック３２に対してメモリリードの為にメモリアクセス要求信号を有効にし、アクセスが許可されると、上位アドレスレジスタ３３２、下位アドレスレジスタ３３１からメモリインタフェースブロック３２に対してメモリアドレスが転送される。メモリインタフェースブロック３２は転送されたメモリアドレス及び連続するアドレスに格納されている計８バイトのデータをメモリ２から読み出して、データＦＩＦＯ３５に転送する。データＦＩＦＯ３５に格納されたメモリリードデータのうち、２バイトのメモリリードデータがＣＰＵ１によって読み出されると同時にアクセス方向レジスタ３４１にＣＰＵ１のアクセス方向としてリードアクセス方向が格納される。この後の動作は実施の形態１と同様にＣＰＵ１からのデータＦＩＦＯ３５のリードによって、データＦＩＦＯ３５に８バイト以上の空き領域が発生した場合には、ＲＥＱ生成回路３４２はメモリインタフェースブロック３２に対してメモリリードアクセスの為にメモリアクセス要求信号を有効にする。本実施例に示すとおり、ＣＰＵ１からのアクセス方向（リードもしくはライト）が連続するようなシステムにおいては、メモリライトアクセスの次のメモリアクセスは、ライトアクセスである可能性が高いので、アドレス設定時に、データを先読み機能を無効にすることでＣＰＵ１からの無駄なメモリリードアクセスを減らすことができる。
【００３９】
（実施の形態３）
本発明の請求項１、請求項７、請求項９、請求項１０、請求項１１に記載された発明の実施の形態について図１、図２を用いて説明する。
データＦＩＦＯ３５はＣＰＵ１の２個所のアドレス空間にマッピングされている。
片方のアドレスをバーストアクセス用アドレスとし、他方のアドレスをランダムアクセス用アドレスとする。ＣＰＵ１からメモリ２に対して連続するアドレスにデータを格納する場合、バーストアクセス用アドレスに対してＣＰＵ１がデータをライトすると、ライトデータはデータＦＩＦＯ３５に格納される。ＣＰＵ１からバーストアクセス用アドレスに対してライト命令を４回発行することによって、８バイトのデータがデータＦＩＦＯ３５に格納されると、リクエスト生成ブロック３４は、メモリインタフェースブロック３２に対してメモリライトの為にメモリアクセス要求信号を有効にする。メモリインタフェースブロック３２でメモリアクセスの調停が行われ、メモリアクセスが許可されると、データＦＩＦＯ３５は、格納された８バイトのデータを順次、メモリインタフェースブロック３２に対して出力する。メモリインタフェースブロック３２は、受け取ったライトデータをメモリ２に書き込む。また、連続するデータの最後のバイトをライトする時や、連続していないアドレスへライトする場合には、ランダムアクセス用アドレスに対してＣＰＵ１がライト命令を発行する。ＣＰＵ１がランダムアクセス用アドレスに対してライト命令を発行すると、リクエスト生成ブロック３４は、データＦＩＦＯ３５に格納されているバイト数に関係なく、メモリインタフェースブロック３２に対してメモリライトの為にメモリアクセス要求信号を有効にする。メモリインタフェースブロック３２でメモリアクセスの調停が行われ、メモリアクセスが許可されると、データＦＩＦＯ３５はランダムアクセス用アドレスに対してＣＰＵ１がライトしたデータを含むデータＦＩＦＯ３５に格納されているデータをメモリインタフェースブロック３２に転送する。メモリインタフェースブロック３２は、受け取ったライトデータを、メモリ２のアドレス生成ブロック３３から転送されたメモリアドレスが示す場所に書き込む。
【００４０】
（実施の形態４）
本発明の請求項１、請求項７、請求項９、請求項１０、請求項１２、請求項１３に記載された発明の実施の形態について図１、図５を用いて説明する。
【００４１】
図５はリクエスト生成ブロック３４のブロック図である。３４２はメモリインタフェースブロック３２に対して出力するメモリアクセス要求信号を生成するＲＥＱ生成回路、３４３はＣＰＵ１がデータＦＩＦＯ３５にデータをライトした際にクリアされ、一定時間毎にカウントアップされるライトアクセスタイマーである。
【００４２】
データＦＩＦＯ３５はＣＰＵ１のアドレス空間の２個所にマッピングされている。片方のアドレスをバーストアクセス用アドレスとし、他方のアドレスをランダムアクセス用アドレスとする。ＣＰＵ１からメモリ２に対して連続するアドレスにデータを格納する場合、バーストアクセス用アドレスに対してＣＰＵ１がデータをライトし、ライトデータはデータＦＩＦＯ３５に格納される。アドレスの下位の３ビット全てが１であるようなメモリアドレスに対応するライトデータがデータＦＩＦＯ３５に格納された時に、メモリインタフェースブロック３２に対してリクエスト生成ブロック３４はメモリライトアクセスの為にメモリアクセス要求信号を有効にする。メモリインタフェースブロック３２は調停後、アクセスを許可するとともに、アドレス生成ブロック３３からメモリアクセスアドレスを、データＦＩＦＯ３５からメモリライトデータを受け取り、メモリ２に対してアドレスの下位の３ビットが０であるメモリアドレスから８バイトのアクセスを開始する。この時、バーストアクセスの開始時にアクセス開始アドレスの下位の３ビットが０でない場合やランダムアクセス時にもアドレスの下位の３ビットが０であるアドレスからメモリ２にアクセスする。ただし、本来データをライトすべきアドレス以外は、メモリ２に対するライトコマンドをマスクすることによって、目的のデータのみメモリ２に格納する。
【００４３】
また、ＣＰＵ１がライトデータをデータＦＩＦＯ３５にライトすると、ライトアクセスタイマー３４３が０にクリアされ、カウントアップを開始する。ライトアクセスタイマー３４３が所定の値までカウントアップしたにもかかわらず、データＦＩＦＯ３５にライトされたデータが、メモリ２に書き込まれていない時、ＲＥＱ生成回路３４２はメモリインタフェースブロック３２に対するメモリアクセス要求信号を有効にして、データＦＩＦＯ３５に格納されたデータをメモリ２に書き込む。
【００４４】
なお、ＣＰＵ１によってデータＦＩＦＯ３５に一度に書き込まれるバイト数、データＦＩＦＯ３５のバイト数、メモリアクセス要求信号を有効する時の判断にもちいるアドレスのビット数などは、本実施例と異なっていてもよい。
【００４５】
（実施の形態５）
本発明の請求項１５に記載された発明の実施の形態について図６を用いて説明する。１はＣＰＵ、２はデータを格納するメモリ、３はＣＰＵ１からメモリへのアクセスを制御するメモリ制御装置、３１はＣＰＵ１から入力される信号を内部のシステムクロックに同期化する同期化回路、３２はメモリ２に対する制御信号を生成するメモリインタフェースブロック、３３は同期化回路３１経由でＣＰＵ１によって設定されたアドレスをもとにメモリインタフェースブロック３２へのアドレスを生成するアドレス生成ブロック、３４はメモリインタフェースブロック３２に対するメモリアクセス要求信号を生成するリクエスト生成ブロック、３５はＣＰＵ１によって書き込まれたライトデータや、メモリ２から読み出されたメモリリードデータを格納する１２バイトのデータＦＩＦＯであり、アドレス生成ブロック３３とデータＦＩＦＯ３５はＣＰＵ１のアドレス空間にマッピングされている。３６は、ＣＰＵ１に対するウェイト信号を生成するウェイト生成回路である。ＣＰＵ１からメモリ２へのライトアクセスに関して説明する。ＣＰＵ１はメモリ２へのアドレスをメモリ生成ブロック３３に設定する。
【００４６】
次にＣＰＵ１はメモリ２へのライトデータをデータＦＩＦＯ３５にライトする。
データＦＩＦＯ３５に８バイトのライトデータが格納されると、リクエスト生成ブロック３４はメモリインタフェースブロック３２に対するメモリライトアクセスの為にメモリアクセス要求信号を有効にする。メモリインタフェースブロック３２によって調停後、メモリアクセスが許可されると、アドレス生成ブロック３３、データＦＩＦＯ３５はメモリ２に対するアドレス、８バイトのライトデータをメモリインタフェースブロック３２に転送し、メモリインタフェースブロック３２はメモリ２に対してデータを８バイトライトする。リクエスト生成ブロック３４がメモリアクセス要求信号を有効にしてから、メモリアクセスが許可されるまでの間に、ＣＰＵ１からのデータＦＩＦＯ３５への連続するライト命令によって、データＦＩＦＯ３５にデータを格納する為の領域が無くなった場合、ＣＰＵ１がデータＦＩＦＯ３５に対するライト命令に対してウェイト生成回路３６は、ウェイト信号を有効にする。メモリインタフェースブロック３２によってメモリアクセスが許可されると、メモリ２へのライトデータをデータＦＩＦＯ３５からメモリインタフェースブロック３２に転送できるので、データＦＩＦＯ３５の格納領域に空きができる。データＦＩＦＯ３５の格納領域に空きができると、ウェイト生成回路３６はＣＰＵ１に対するウェイト信号を無効にする。ＣＰＵ１は、ウェイト信号が無効になると、データＦＩＦＯ３５へのライト動作を完了する。
【００４７】
【発明の効果】
以上のように本発明によれば、前記信号処理手段からのメモリリードアクセスの高速化をはかるとともに、前記信号処理手段とメモリ制御装置間のバス信号の本数を削減して、低コストのメモリ制御装置を提供できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１〜４におけるメモリ制御装置のブロック図
【図２】本発明の実施の形態１〜３におけるアドレス生成ブロックのブロック図
【図３】本発明の実施の形態１におけるメモリリード時のフローチャート
【図４】本発明の実施の形態２におけるリクエスト生成ブロックのブロック図
【図５】本発明の実施の形態４におけるリクエスト生成ブロックのブロック図
【図６】本発明の実施の形態５におけるメモリ制御装置のブロック図
【符号の説明】
１ ＣＰＵ
２ メモリ
３ メモリ制御装置
３１ 同期化回路
３２ メモリインタフェース
３３ アドレス生成ブロック
３４ リクエスト生成ブロック
３５ データＦＩＦＯ
３６ ウェイト生成回路
３３１ 下位アドレスレジスタ
３３２ 上位アドレスレジスタ
３３３ 下位アドレスカウンタ
３３４ 上位アドレスカウンタ
３４１ アクセス方向レジスタ
３４２ ＲＥＱ生成回路
３４３ ライトアクセスタイマー[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a memory control device applicable to, for example, an external storage device of a computer.
[0002]
[Prior art]
A conventional memory control device includes an address counter for generating a pre-read address, an address comparator for comparing a request address with a counter address counted up by the address counter, and a counter controller for controlling the address counter and the address comparator. And an address select driver that selects and outputs the counter address and the request address, and at the time of a first memory read access from the CPU, loads an access address into the address counter and sets it as a memory address. Until the CPU generates the next request, data stored in consecutive memory addresses can be read ahead, so that unnecessary idle states can be reduced and memory access performance can be improved. I was able to. (For example, see Patent Document 1)
As another method, the image memory access control method is such that when the CPU performs read access to the image memory, an address from the CPU to the memory is set in advance, and regardless of the presence or absence of the read access, When the CPU read mode signal is switched, the FIFO controller issues a read access request to the memory controller, and stores the data read from the image memory in the FIFO while updating the previously set address under the control of the memory controller. Keep it. Data transfer when the computer performs read access is performed from this FIFO, thereby speeding up the processing. (For example, refer to Patent Document 2) As still another method, when starting read access from the CPU, a part of lower-order digits of an access address is set in a counter and updated at a timing when the CPU reads data. A memory access is performed using the output of the counter as an address to the memory, and the obtained data is stored in a latch. In this case, data is read ahead from the memory, and high-speed access can be realized. (For example, see Patent Document 3)
[0003]
[Patent Document 1]
JP-A-6-161868 (page 2, FIG. 1)
[Patent Document 2]
JP-A-7-44697 (page 1-2, FIG. 1)
[Patent Document 3]
JP-A-9-34827 (page 1-2, FIG. 1)
[0004]
[Problems to be solved by the invention]
In the case of write access from the CPU to the memory, the bus of the CPU can be released when the memory control device receives the write data from the CPU. Therefore, by having a certain amount of FIFO in the memory control device, The memory can be accessed at high speed. However, in the case of a memory read access, the memory controller cannot read the memory read address from the CPU until the memory controller accesses the memory and outputs read data output from the memory to the CPU bus. Therefore, read access from the CPU to the memory requires a longer access time than write access. Therefore, at the time of memory reading from the CPU, in Patent Literatures 1 to 3, memory read access from the CPU is performed at high speed by pre-reading read data from a memory into a FIFO in a memory control device.
[0005]
However, in the prefetching method of the memory read data described in Patent Documents 1 and 3, the access to the memory of the CPU is effective at the time of the burst access, but at the time of the random access, the access address to the memory becomes discontinuous. After the read access is started, the memory control device outputs the address received from the CPU to the memory, transfers the read data output from the memory to the CPU via the memory control device, and completes the memory read access of the CPU. Therefore, the read access from the CPU to the memory requires a long time.
[0006]
In Patent Document 2, since data is read from the memory by switching the read mode signal from the CPU, it is effective when the memory read period and the memory write period are clearly separated, It cannot be applied to a system in which read access and write access to the memory are mixed.
[0007]
Furthermore, in recent years, the capacity of memories has been increased, and the bit width of address buses and data buses of memories has become wider than the bit widths of address buses and data buses of CPUs. When the address and data of the memory from the CPU are directly connected to the memory via the memory control device, the number of terminals of the memory control device increases and the cost of the memory control device increases.
[0008]
The present invention solves the above-mentioned conventional problems by speeding up memory read access from the CPU, eliminating the limitation of the memory capacity due to the bit width of the address bus of the CPU, and reducing the number of terminals of the memory control device. To provide a low-cost memory control device.
[0009]
[Means for Solving the Problems]
In order to solve the above-mentioned conventional problems, the present invention provides an address storage unit for storing a memory address written from a signal processing unit, a read data storage unit for storing data read from a memory, The memory interface means for arbitrating a memory access request signal from the means and generating an interface signal with the memory; and a memory access request means for generating a memory access request signal of the signal processing means to the memory interface means. The signal processing means writes an address in the address storage means, and the memory access request means makes a memory read access request to the memory interface means.
[0010]
According to the present invention, it is possible to provide a low-cost memory control device by increasing the speed of memory read access from the signal processing means and reducing the number of bus signals between the signal processing means and the memory control device. .
[0011]
BEST MODE FOR CARRYING OUT THE INVENTION
According to a first aspect of the present invention, there is provided a memory control device for controlling access between a CPU and a memory, wherein the CPU stores address read means for writing a predetermined memory address, and data read from the memory. Read data storage means, memory interface means for generating an access signal to the memory, and memory access request means for the CPU to generate a memory access request signal to the memory interface means, the memory access request means, When a memory address is written to the address storage means, a memory read access request is made to the memory interface means. When the CPU accesses the memory, a memory read access from the CPU is performed. Speeding up , To reduce the number of bus signals between the CPU and the memory controller can provide a low-cost memory controller.
[0012]
According to a second aspect of the present invention, when the least significant byte of the memory address is written from the CPU to the address storage unit, the memory access request unit issues a memory read access request to the memory interface unit. The memory control device according to claim 1, wherein a memory access for useless prefetching can be reduced.
[0013]
The invention according to claim 3, wherein the CPU writes the address in the address storage means only when the access immediately before the access from the CPU to the memory is a memory read access, thereby providing the memory access. 2. The memory control device according to claim 1, wherein the request unit issues a memory read access request to the memory interface unit, and can reduce unnecessary memory access for prefetching.
[0014]
According to a fourth aspect of the present invention, the address storage means writes an address to the memory by the CPU, and stores a predetermined address in the memory address of the address storage means every time the memory interface reads data from the memory. 2. The memory control device according to claim 1, wherein the memory address is automatically generated, so that when the CPU accesses successive addresses of the memory, the CPU accesses the memory address. Need not be set each time, and the time required for the CPU to access the memory can be reduced.
[0015]
According to a fifth aspect of the present invention, the address storage means writes a predetermined address to the memory address of the address storage means each time the address to the memory is written by the CPU and the memory interface means reads data from the memory. 2. The memory control device according to claim 1, wherein the CPU does not need to set a memory address to be accessed each time a continuous address of the memory is accessed. The time required for memory access can be shortened.
[0016]
According to a sixth aspect of the present invention, the read data storage means comprises a FIFO of 1 byte or more, and when there is a free area for storing read data in the FIFO after memory read from the CPU. 2. The memory control device according to claim 1, wherein the memory access request unit issues a memory read access request to the memory interface unit, and a time required for a memory access of the CPU can be reduced.
[0017]
The invention according to claim 7, further comprising: write data storage means for storing the data written by the CPU, wherein the CPU writes the write data to the write data storage means, and the data stored in the write data storage means is: 2. The memory control device according to claim 1, wherein when a predetermined write access condition is satisfied, the memory access request unit issues a memory write access request to the memory interface unit. Since data can be burst-written to the memory, the time required for memory write can be reduced.
[0018]
The invention according to claim 8 is the memory control device according to claim 7, wherein the read data storage means is also used as the write data storage means, and comprises the data storage means at low cost. can do.
[0019]
According to a ninth aspect of the present invention, the write data storage means includes a burst write data storage means and a random write data storage means, and the memory access request means is such that the CPU writes data to the burst write data storage means. A memory write access request is made when the write access condition is satisfied, and a memory write access request is made immediately when the CPU writes data to the random write data storage means. 8. The memory control device according to claim 7, wherein all the write data stored in the data storage means can be written to the memory.
[0020]
The invention according to claim 10 is the memory control device according to claim 9, wherein the burst write data storage means is also used as the random write data storage means. Can be reduced.
[0021]
The invention according to claim 11, wherein the write access condition is a time when storage of write data of a predetermined number of bytes in the write data storage means is completed. 11. The memory control device according to 10, wherein a plurality of bytes of write data can be burst-written to the memory, so that the time for occupying the memory can be reduced.
[0022]
13. The write data storage means according to claim 12, wherein the write access condition is such that write data to be written to a memory address of a value obtained by subtracting 1 from 2 N (N is a natural number of a predetermined value) is stored in the write data storage means. The memory control device according to any one of claims 7, 9 and 10, wherein storage is completed, and the time for occupying the memory can be reduced, and a high-speed memory control device can be provided.
[0023]
The invention according to claim 13, wherein the write access condition includes an elapsed time measuring means for measuring an elapsed time between a memory write access of the CPU and a memory write access immediately before the write access condition, and the write access condition is set within a predetermined time. 11. The memory control device according to claim 7, wherein a memory access from a CPU does not occur, wherein all the write data stored in the data storage means is stored in the memory. Can be written to.
[0024]
The invention according to claim 14, wherein the address storage means includes a memory address generation means and a setting address holding means, and when a memory address is set in the setting address holding means from the CPU, the write data storage means 11. The memory control according to claim 7, wherein when write data is stored, the memory access request unit issues a memory write access request to the memory interface unit. The write data stored in the data storage means can be written to the memory.
[0025]
The invention according to claim 15, further comprising wait signal generation means for outputting a wait signal to the CPU, wherein when a memory address for the address storage means from the CPU is set, the write data to the memory is If the write signal is stored in the write data storage means, or if there is no space for storing the write data in the write data storage means when data is written from the CPU to the write data storage means, the wait signal generation means 11. The memory control device according to claim 7, wherein the wait signal is generated for the CPU, wherein when the memory data can be written to the data storage unit, the wait signal is transmitted to the CPU. Since the wait signal does not become valid, the CPU It is possible to access.
[0026]
Hereinafter, embodiments of the present invention will be described with reference to the drawings.
[0027]
(Embodiment 1)
An embodiment of the invention described in claim 1, claim 2, claim 4, claim 5, claim 6, claim 8, or claim 14 of the present invention will be described with reference to FIG. 1, FIG. 2, and FIG. Will be explained. FIG. 1 shows a connection between a memory, a CPU, and a memory control device, where 1 is a CPU, 2 is a memory for storing data, 3 is a memory control device for controlling access from the CPU 1 to the memory 2, and 31 is an input from the CPU 1. A synchronizing circuit for synchronizing a signal to be synchronized with an internal system clock; 32, a memory interface block for generating a control signal for the memory 2; 33, a memory interface based on an address set by the CPU 1 via the synchronizing circuit 31 An address generation block for generating an address to the block 32, a request generation block for generating a memory access request signal for the memory interface block 32, and a write data 35 written by the CPU 1 and a memory read read from the memory 2 12 bytes for storing data A data FIFO.
[0028]
FIG. 2 is a block diagram of the address generation block 33. A lower address register 331 temporarily stores a lower address to the memory 2 written from the CPU 1, and a reference numeral 332 denotes a lower address register to the memory 2 written from the CPU 1. An upper address register for temporarily storing the upper address, a lower address counter 333 for generating a lower address of the memory access address output to the memory interface block 32, and a higher address of the memory access address output to the memory interface block 32 This is an upper address counter to be generated. The upper address register 332, the lower address register 331, and the data FIFO 35 are mapped in the address space of the CPU 1.
[0029]
FIG. 3 shows a flowchart of generating a memory access address signal starting from when the CPU 1 sets a lower address for the memory 2 in the lower address register 331.
[0030]
A read access from the CPU 1 to the memory 2 will be described. After setting the upper address to the memory 2 in the upper address register 332, the CPU 1 sets the lower address to the memory 2 in the lower address register 331. As shown in processing 1 of FIG. 3, when write data that has not been written to the memory 2 when an address is set in the lower address register 331 from the CPU 1 has, for example, 4 bytes in the data FIFO 35, the request generation block 34 When the memory access request signal is enabled for the memory write to the memory interface block 32 and the memory access is permitted after the access arbitration by the memory interface block 32, the lower address counter 333 and the upper After transferring the memory address from the address counter 334 and the 4-byte memory write data from the data FIFO 35, the values stored in the upper address register 332 and the lower address register 331 are transferred to the upper address counter 33. , Respectively loaded into the lower address counter 333, a request generation block 34 to enable the memory access request signal for memory read.
[0031]
If the write data to the memory 2 is not stored in the data FIFO 35 when the address is set from the CPU 1 to the lower address register 331, the value stored in the upper address register 332 and the lower address register 331 is changed to the upper address. The request generation block 34 loads the counter 334 and the lower address counter 333, respectively, and makes the memory access request signal valid for the memory interface block 32 for the memory read. The memory interface block 32 arbitrates the memory read request signal from the request generation block 34 according to the priority order, and then makes the memory read permission signal valid for the request generation block 34. When the memory access is permitted, the upper address counter 334 and the lower address counter 333 output the memory read address to the memory interface block 32. The memory interface block 32 performs 8-byte memory read access to the memory 2 based on the received memory read address. The 8-byte read data read from the memory 2 is transferred to the data FIFO 35 by the memory interface block 32 and stored in the data FIFO 35. When the CPU 1 reads the memory read data, the data FIFO 35 is mapped in the address space of the CPU 1. Therefore, if the CPU 1 issues a read command to the address space of the CPU 1 corresponding to the data FIFO 35, the data is stored in the data FIFO 35. The memory read data can be read from the memory control device 3 every two bytes. The CPU 1 reads out the data stored in the data FIFO 35 to determine that the memory access of the CPU 1 is a memory read. Therefore, the upper address counter 334 and the lower address counter 333 count the access address by 8 bytes. Up to prepare a memory read address for the next memory read access.
[0032]
Also, in FIG. 3, a read access from the CPU 1 to the data FIFO 35 following the process 1 is shown as a process 2. When the CPU 1 reads the data from the memory control device 3 and the read data stored in the data FIFO 35 is read, and the free space of 8 bytes or more is generated in the data FIFO 35, the request generation block 34 A memory access request signal is enabled for the memory interface block 32 for a memory read. When memory access is permitted by the memory interface block 32, the upper address counter 334 and the lower address counter 333 transfer the address to the memory interface block 32, count up by 8 bytes, and perform the next memory read access. Prepare a memory read address for As shown in the present embodiment, by pre-reading data stored in the memory, read access from the CPU 1 to the memory 2 can be performed at high speed.
[0033]
In the present embodiment, the upper address counter 334 and the lower address counter 333 are incremented by 8 bytes for the next memory read access, but decremented by 8 bytes for the next memory read access. Is also good.
[0034]
The number of bytes read from the data FIFO 35 by the CPU 1 at a time, the number of bytes of the data FIFO 35, the number of bytes that the memory interface block 32 accesses the memory 2 at a time, and the like may be different from those in the present embodiment.
[0035]
(Embodiment 2)
Embodiments of the present invention described in claims 1, 2, and 3 of the present invention will be described with reference to FIGS. 1, 2, and 4. FIG. FIG. 4 is a block diagram of the request generation block 34. Reference numeral 341 denotes an access direction register for storing whether the last access to the memory by the CPU 1 is the memory read direction or the write direction, and 342 generates a memory access request signal to be output to the memory interface block 32. , REQ generation circuit.
[0036]
When the CPU 1 writes or reads the data FIFO 35, information indicating whether the CPU 1 has read or written is stored in the access direction register 341. When the information stored in the access direction register 341 is in the memory read direction, the same operation as in the first embodiment is performed, and therefore the description is omitted. The information stored in the access direction register 341 is stored in the memory write direction. An operation at a certain time, that is, when the previous access to the memory 2 from the CPU 1 is a memory write will be described below.
[0037]
At the time of a memory read access from the CPU 1 to the memory 2, the CPU 1 sets an upper address to the memory 2 in the upper address register 332, and then sets a lower address to the memory 2 in the lower address register 331. When an address is set in the lower address register 331, if there are, for example, 2 bytes of write data not yet written in the memory 2 in the data FIFO 35, the REQ generation circuit 342 sends a memory write to the memory interface block 32. When the memory access request signal is enabled for the memory interface block 32 and the memory access is permitted after the access arbitration by the memory interface block 32, the data FIFO 35, the upper address counter 334, and the lower address counter The byte memory write data and the memory read address are transferred to the memory interface block 32, and the values stored in the upper address register 332 and the lower address register 331 are transferred to the upper address counter. 34, respectively loaded into the lower address counter 333.
[0038]
When the address is set in the lower address register 331 and the write data to the memory 2 is not stored in the data FIFO 35, the values of the upper address register 332 and the lower address register 331 are respectively stored in the upper address counter 334 and the lower address register 334. Load the address counter 333. Next, when a read access from the CPU 1 to the data FIFO 35 occurs, the REQ generation circuit 342 enables a memory access request signal for memory read to the memory interface block 32, and when the access is permitted, the upper address register 332. , The memory address is transferred from the lower address register 331 to the memory interface block 32. The memory interface block 32 reads out a total of 8 bytes of data stored in the transferred memory address and consecutive addresses from the memory 2 and transfers the data to the data FIFO 35. Of the memory read data stored in the data FIFO 35, the 2-byte memory read data is read out by the CPU 1, and at the same time, the access direction register 341 stores the read access direction as the access direction of the CPU 1. The subsequent operation is similar to that of the first embodiment. When an empty area of 8 bytes or more is generated in the data FIFO 35 by reading the data FIFO 35 from the CPU 1, the REQ generation circuit 342 sends the memory interface block 32 to the memory interface block 32. Enables a memory access request signal for read access. As shown in the present embodiment, in a system in which the access direction (read or write) from the CPU 1 is continuous, there is a high possibility that the next memory access following the memory write access is a write access. By disabling the data prefetch function, useless memory read access from the CPU 1 can be reduced.
[0039]
(Embodiment 3)
Embodiments of the present invention described in claims 1, 7, 9, 10, and 11 of the present invention will be described with reference to FIGS.
The data FIFO 35 is mapped to two address spaces of the CPU 1.
One address is a burst access address, and the other address is a random access address. When data is stored at consecutive addresses from the CPU 1 to the memory 2, when the CPU 1 writes data to the burst access address, the write data is stored in the data FIFO 35. When eight bytes of data are stored in the data FIFO 35 by issuing a write instruction four times from the CPU 1 to the burst access address, the request generation block 34 sends the memory interface block 32 a memory write request. Enable the memory access request signal. When the arbitration of the memory access is performed in the memory interface block 32 and the memory access is permitted, the data FIFO 35 sequentially outputs the stored 8-byte data to the memory interface block 32. The memory interface block 32 writes the received write data to the memory 2. When writing the last byte of continuous data or when writing to a non-consecutive address, the CPU 1 issues a write instruction to a random access address. When the CPU 1 issues a write command to a random access address, the request generation block 34 sends a memory access request signal to the memory interface block 32 for memory write, regardless of the number of bytes stored in the data FIFO 35. Enable. When the arbitration of the memory access is performed in the memory interface block 32 and the memory access is permitted, the data FIFO 35 transfers the data stored in the data FIFO 35 including the data written by the CPU 1 to the random access address. 32. The memory interface block 32 writes the received write data to a location indicated by the memory address transferred from the address generation block 33 of the memory 2.
[0040]
(Embodiment 4)
Embodiments of the present invention described in claims 1, 7, 9, 10, 12, and 13 of the present invention will be described with reference to FIGS.
[0041]
FIG. 5 is a block diagram of the request generation block 34. Reference numeral 342 denotes an REQ generation circuit that generates a memory access request signal to be output to the memory interface block 32. Reference numeral 343 denotes a write access timer that is cleared when the CPU 1 writes data to the data FIFO 35 and counts up at regular intervals. is there.
[0042]
The data FIFO 35 is mapped to two locations in the address space of the CPU 1. One address is a burst access address, and the other address is a random access address. When storing data at consecutive addresses from the CPU 1 to the memory 2, the CPU 1 writes data to the burst access address, and the write data is stored in the data FIFO 35. When write data corresponding to a memory address in which all lower 3 bits of the address are 1 is stored in the data FIFO 35, the request generation block 34 sends a memory access request to the memory interface block 32 for memory write access. Enable the signal. After arbitration, the memory interface block 32 permits access, receives a memory access address from the address generation block 33, receives a memory write data from the data FIFO 35, and gives the memory 2 a memory address whose lower 3 bits of the address are 0. Starts 8-byte access. At this time, when the lower 3 bits of the access start address are not 0 at the start of the burst access or at the time of random access, the memory 2 is accessed from the address where the lower 3 bits of the address are 0. It should be noted that only the target data is stored in the memory 2 by masking the write command to the memory 2 except for the address where the data should be written.
[0043]
When the CPU 1 writes the write data to the data FIFO 35, the write access timer 343 is cleared to 0, and starts counting up. When the data written to the data FIFO 35 is not written to the memory 2 even though the write access timer 343 has counted up to a predetermined value, the REQ generation circuit 342 sends a memory access request signal to the memory interface block 32. Validate and write the data stored in the data FIFO 35 to the memory 2.
[0044]
Note that the number of bytes written to the data FIFO 35 by the CPU 1 at a time, the number of bytes of the data FIFO 35, the number of bits of an address used to determine when the memory access request signal is valid, and the like may be different from those in the present embodiment.
[0045]
(Embodiment 5)
An embodiment of the invention described in claim 15 of the present invention will be described with reference to FIG. 1 is a CPU, 2 is a memory for storing data, 3 is a memory control device for controlling access from the CPU 1 to the memory, 31 is a synchronization circuit for synchronizing a signal input from the CPU 1 with an internal system clock, 32 is A memory interface block for generating a control signal for the memory 2; 33, an address generation block for generating an address to the memory interface block 32 based on an address set by the CPU 1 via the synchronization circuit 31; A request generation block 35 for generating a memory access request signal for the CPU. Reference numeral 35 denotes a 12-byte data FIFO for storing write data written by the CPU 1 and memory read data read from the memory 2. F FO35 has been mapped to the CPU1 of the address space. Reference numeral 36 denotes a wait generation circuit that generates a wait signal for the CPU 1. A write access from the CPU 1 to the memory 2 will be described. The CPU 1 sets an address to the memory 2 in the memory generation block 33.
[0046]
Next, the CPU 1 writes the write data to the memory 2 to the data FIFO 35.
When the 8-byte write data is stored in the data FIFO 35, the request generation block 34 validates a memory access request signal for a memory write access to the memory interface block 32. When the memory access is permitted after the arbitration by the memory interface block 32, the address generation block 33 and the data FIFO 35 transfer the address to the memory 2 and the 8-byte write data to the memory interface block 32, and the memory interface block 32 Write 8 bytes of data to Between the time when the request generation block 34 validates the memory access request signal and the time when the memory access is permitted, an area for storing data in the data FIFO 35 is generated by a continuous write instruction from the CPU 1 to the data FIFO 35. When the CPU 1 runs out, the wait generation circuit 36 validates the wait signal in response to the CPU 1 writing a command to the data FIFO 35. When the memory access is permitted by the memory interface block 32, the write data to the memory 2 can be transferred from the data FIFO 35 to the memory interface block 32, so that the storage area of the data FIFO 35 becomes free. When there is free space in the storage area of the data FIFO 35, the wait generation circuit 36 invalidates the wait signal for the CPU 1. When the wait signal becomes invalid, the CPU 1 completes the write operation to the data FIFO 35.
[0047]
【The invention's effect】
As described above, according to the present invention, the speed of memory read access from the signal processing means is increased, and the number of bus signals between the signal processing means and the memory control device is reduced, thereby achieving low-cost memory control. Equipment can be provided.
[Brief description of the drawings]
FIG. 1 is a block diagram of a memory control device according to Embodiments 1 to 4 of the present invention.
FIG. 2 is a block diagram of an address generation block according to the first to third embodiments of the present invention.
FIG. 3 is a flowchart at the time of memory reading according to the first embodiment of the present invention;
FIG. 4 is a block diagram of a request generation block according to Embodiment 2 of the present invention.
FIG. 5 is a block diagram of a request generation block according to a fourth embodiment of the present invention.
FIG. 6 is a block diagram of a memory control device according to a fifth embodiment of the present invention.
[Explanation of symbols]
1 CPU
2 memory
3 Memory controller
31 Synchronization circuit
32 memory interface
33 address generation block
34 Request generation block
35 Data FIFO
36 weight generation circuit
331 Lower address register
332 upper address register
333 Lower address counter
334 upper address counter
341 Access Direction Register
342 REQ generation circuit
343 Write Access Timer
