【０００１】
【発明の属する技術分野】
本発明はデジタル情報処理装置に関し、特に、磁気テープ、磁気ディスク、光磁気ディスク、光ディスク等のデジタル情報記録装置の情報を再生する装置において、再生信号のサンプリングタイミングを決めるクロックの周波数と位相とを制御するクロック制御を行うためのデジタル情報信号のデータ再生回路を用いた、デジタル情報処理装置に関する。
【０００２】
【従来の技術】
上記各種デジタル情報記録装置において、記録信号から読み出された読み出し信号はアナログ形態の信号となっているので、このアナログ形態の信号を、タイミング抽出手段によって抽出されるタイミングクロック信号に基づいてサンプリングし、デジタル形式の信号に変換する処理を行う必要がある。この信号処理の代表的なものとして、たとえば、磁気ディスク装置においてＰＲＭＬ（Ｐａｒｔｉａｌ Ｒｅｓｐｏｎｓｅ Ｍａｘｉｍｕｍ Ｌｉｋｅｌｉｈｏｏｄ）方式と呼ばれる信号処理方式が知られている。このＰＲＭＬ方式は、記録媒体から読み出された読み出し信号である、部分応答（ＰＲ）信号に基づき、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を含むタイミング抽出手段によってタイミングクロック信号を抽出し、上記部分応答信号をサンプリングしてディジタル信号に変換し、最尤（ＭＬ）信号処理するものである。
【０００３】
図７に、磁気ディスク装置等で用いられている信号再生を例とした従来のＰＲＭＬ方式の信号処理回路を示す。記憶媒体１０１から取り出される信号は、アンプ１０２で増幅され、イコライザ１０３でそれぞれのＰＲにあった波形等化が行われるとともに高周波ノイズ成分が除去される。そしてこの信号は、アナログ−デジタル（Ａ／Ｄ）変換器１０４において、クロック制御回路１１０が生成するクロックのタイミングに従ってサンプリングされ、デジタル信号に変換される。Ａ／Ｄ変換器１０４の出力信号は、ビタビ復号器１０５でビタビ復号アルゴリズムに基づく最尤復号が行われる。１１１は、得られたデジタル信号情報である。
【０００４】
クロック制御回路１１０では、まずデジタル位相比較器１０６においてＡ／Ｄ変換器１０４の出力信号の隣合った２点の振幅値の勾配が位相誤差として検出され、この位相誤差からデジタルループフィルタ１０７により高域信号成分の帯域制限が行われ、デジタル−アナログ（Ｄ／Ａ）変換器１０８でアナログの電圧信号に変換され、その電圧により電圧制御発振器（ＶＣＯ）１０９の周波数を制御してクロックの生成が行われる。
【０００５】
このようにクロック制御回路１１０は、Ａ／Ｄ変換器１０４、デジタル位相比較器１０６、デジタルループフィルタ１０７、Ｄ／Ａ変換器１０８、電圧制御発振器１０９でデジタル制御のループを構成しているので、デジタルＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）と呼ばれる。
【０００６】
【発明が解決しようとする課題】
図７に例示したような従来のデジタルＰＬＬを使ったクロック制御回路では、アナログ方式のＰＬＬに比べて演算が離散的に行われることから、高速引込みを実現しようとして特性周波数（以下「ゲイン」と称す）を高く設定すると、位相余裕が削減されて系が不安定になる問題がある。ゲインは、周波数引込み範囲と引込み時間を決めるものであり、クロック制御回路の性能に関わる重要な設定パラメータの一つである。
【０００７】
本発明は、上記のゲインを高く設定すると位相余裕が削減されて系が不安定になるという課題を解決して、デジタル方式のＰＬＬで発生する演算遅延時間を短縮するためにオーバーサンプリング方式を用いてゲインを高めるＰＬＬ構成において、周波数引込み範囲が広く、しかも引き込み時間が短いクロック制御回路により構成されたデジタル信号再生回路を備えたデジタル情報処理装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
上記目的を達成するために、本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有するようにしたものである。
【０００９】
したがって本発明によれば、オーバーサンプリング方式を用いたデジタルＰＬＬ回路構成において、周波数引き込み範囲の拡大及び引き込み時間の短縮を達成することができる。
【００１０】
【発明の実施の形態】
請求項１に記載の本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有するようにしたものであり、従来のオーバーサンプリング方式のデジタルＰＬＬと比較して、引き込み時間を短くすることができるという作用を有する。
【００１１】
請求項２に記載の本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、アナログ信号とＰＬＬクロック周波数とのずれ量に応じてあらかじめ閾値を設定しておく手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとするデジタルＰＬＬ回路とを有するようにしたものであり、従来のオーバーサンプリング方式のデジタルＰＬＬと比較して、引き込み時間を短くすることができるという作用を有する。
【００１２】
請求項３に記載の本発明は、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置が、非動作時におけるデジタルＰＬＬの位相比較器の誤差信号をモニターして、位相誤差の変化から周波数誤差量を導き出す手段と、前記周波数誤差量に応じてあらかじめ閾値を設定しておく手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとするデジタルＰＬＬ回路とを有するようにしたものであり、従来のオーバーサンプリングデジタルＰＬＬと比較して、引き込み時間を短くすることができるという作用を有する。
【００１３】
次に、本発明の実施の形態について詳細に説明する。
まず、デジタル情報信号再生回路の具体例を詳述する。図４はアナログ入力信号からデジタルサンプリングクロックを生成するデジタルＰＬＬ回路の例を示す。ここで、アナログ入力信号２１６は、ＡＤコンバータ２０１においてデジタル信号に変換される。このデジタル化された信号は、レベル比較器２０２と遅延器２０３、２０４と乗算器２０５、２０６と加算器２０８とによって構成されるデジタル位相比較器２２１により位相誤差信号２１９として計算される。続いて加算器２０９、遅延器２１０、乗算器２１１、２１２、加算器２１３で構成されるループフィルタ２２２で高域信号成分の帯域制限を行い、ＤＡＣ２１４によりＶＣＯ２１５をコントロールすることで、アナログ入力信号２１６に同期したサンプリングクロック２１７の生成が可能となる。図２では実際には入力のタイミングを合わせる回路も必要であるが、本説明には不要の為、図示を省略している。
【００１４】
図４に示したＡからＨまでの符号は、それぞれ並列に処理が不可能なタイミングを示し、ここではこのＡからＨまでのポイントを、それぞれ１クロック遅延が生じるポイントである回路として、動作原理を説明する。
【００１５】
図５（ａ）は、図４に示した回路構成における従来のデジタル信号情報と同一の周波数によるデジタルＰＬＬの、アナログ入力信号とデジタルＰＬＬクロックとのタイミングを示す。図４に示すように、最初のＡＤコンバータ２０１の入力Ａから周波数コントロールＤＡＣ２１４へ制御信号が返されるＨまで、それぞれ１クロックの遅延が生じるので、図５（ａ）に示されるアナログ入力情報３０１とサンプリングクロック３０２のタイミングチャートのように、８クロックのループ遅延が生じる。
【００１６】
図５（ｂ）は、２倍のオーバーサンプリングを用いてサンプリングを行った例を示す。４０１はアナログ入力情報、４０２はサンプリングクロックである。図２に示したＡからＨまでのクロックが図５（ｂ）に示すタイミングにおいてサンプリング可能となり、デジタルＰＬＬのループディレイを小さくすることができる。すなわち、図５（ａ）に示すようなデジタル信号情報と等倍のクロックでは８クロックの遅延が生じるが、図５（ｂ）に示すような２倍のオーバーサンプリングでは３．５クロックの遅延でフィードバックが可能となる。ただし、図４の回路構成では、２倍のオーバーサンプリングを用いたときに有効な位相誤差情報は１倍サンプリングと同じであり、中間ポイントでの誤差信号は計算させないような回路構成をとる必要がある。このようにオーバーサンプリングを用いてループディレイを小さくする回路構成により、周波数引込み範囲が広いデジタルＰＬＬの実現が可能となる。
【００１７】
また例えばＣＤ等のディスクメディア機器においては、再リードなどの処理により、ソフトウェアからの要求で、スピンドルモータの回転速度を標準速、２倍速と複数段変化をつけることが一般的であるが、このとき入力のアナログ信号の周期は図６（ａ）（ｂ）に示すようにＴからＴ／２になる。ここで、オーバーサンプリング形式のＰＬＬのオーバーサンプリング比を図６（ａ）（ｂ）においてそれぞれ２倍、標準と設定すると、図６に示すようにどちらもＴ／８の周波数になる。このようにオーバーサンプリングのＰＬＬを用いることでＶＣＯの帯域制限が可能となり、回路規模の削減を図ることができる。このＶＣＯの帯域制限は、複数フォーマットをサポートする情報機器において、その読み取り速度に応じてオーバーサンプリングのクロック比を変えることにより、ＶＣＯの帯域制限をかけることにも利用することができる。
【００１８】
次に、図１を用いて、読み出し情報に対して４倍オーバーサンプリングを用いた場合のデジタルＰＬＬの初期動作例について説明する。図中の目標サンプリングポイント６０３をＰＬＬがロックするターゲットとする場合に、ロックしていないときのオーバーサンプリングＰＬＬクロック６０２は、例えば図示のような位置となる。ここで本発明にもとづく４倍のオーバーサンプリング時におけるＰＬＬの動作原理であるが、目標サンプリングポイント６０３（４倍オーバーサンプリングの場合は４点ごと）においてのみ位相誤差の検出が行われ、その中間点では誤差演算を早めるために位相誤差の検出は行われない。したがって、この場合には、オーバーサンプリングＰＬＬクロック６０２のあるポイントを初期動作開始のポイントとして、そこから４ポイントおきに実際の誤差演算が行われていくことになる。
【００１９】
ＰＬＬの動作開始から位相引き込みを行いロックがかかるまでの時間は、目標サンプリングポイント６０３との位相差が小さいほど短くすることができる。図１においては、目標サンプリングポイント６０３に近いオーバーサンプリングＰＬＬクロック６０２が存在するＤやＬの位置を初期動作開始のポイントとすれば、ロックにかかる時間を短くすることができる。
【００２０】
この動作を実用する手段は、次のようになる。すなわち、オーバーサンプリングＰＬＬクロック６０２でアナログ入力６０４をサンプリングしたときの値をモニターし、そのサンプリングレベルが目標サンプリングポイント６０３に近い範囲に設定された任意の閾値６０１の範囲に入った時を、ＰＬＬの初期動作開始のポイントとすることで、ＰＬＬの引き込みを速くすることが可能となる。
【００２１】
次に、アナログ入力とＰＬＬのサンプリングクロックとに周波数差がある場合の例について、図２を参照して説明する。図２（ａ）のように、アナログ入力７０１と、図中において三角印で示すＰＬＬクロックとの周波数の差が大きい場合は、初期的に位相を合わせていても、周波数ずれにより位相誤差は大きく広がっていく。
【００２２】
この場合は、図２（ｂ）のように、アナログ入力７０２のサンプリング値に対して周波数誤差によるずれを相殺するようなオフセットを持った閾値のテーブルを、あらかじめ作成しておく。このテーブルは、ＰＬＬクロック周波数の方が高い場合は目標サンプリングポイント７０５に先行するような第１の閾値７０３、ＰＬＬクロック周波数の方が低い場合は目標サンプリングポイント７０５よりも遅くなるような第２の閾値７０４というように作成しておく。そして、このテーブルに基づいて周波数誤差量の補正をかけることで、引き込み時間の短いＰＬＬを実現できる。
【００２３】
ただしこの例の場合には、アナログ入力信号７０２に対して、現在が上り勾配であるか下り勾配であるかによって閾値７０３、７０４の極性が変わってくるため、これを考慮した回路構成によって、図示において７０６、７０７で示すように閾値を反転することが必要である。現在が上り勾配であるか下り勾配であるかの判定は、サンプリングされたデータ列より容易に行うことが可能である。
【００２４】
この図２の方式では、ＰＬＬ動作開始前の時点において周波数ずれの情報を得る必要があるが、一つの手法として、デジタルＶＩＤＥＯやＤＤＳといったヘリカルスキャン構造の機器では、メディアの前方サーチと後方サーチでそれぞれ周波数が速くなるか遅くなるかという条件が事前に分かっているので、これを用いて閾値を設定することができる。
【００２５】
またもう一つの周波数ずれの検出手法として、図３に示すようにＰＬＬが動作を開始する前の位相比較器（図７参照）におけるＰＬＬ誤差信号をモニターして、位相誤差８００の変化量から周波数変化を見ることも可能である。位相誤差８００は、アナログ入力信号とＰＬＬクロックとに周波数差が無ければ常に一定値である。しかし、周波数に差があれば図のＰＬＬ誤差信号に示すように変化が生じ、その変化の方向及び大きさをモニターすることで周波数のずれ量の情報を得ることが可能である。
【００２６】
すなわち図３において、８０１はアナログ入力信号に対して周波数ずれがない場合、８０２はアナログ入力信号に対してＰＬＬクロックの方が早くなる方向にずれが生じた場合、８０３はアナログ入力信号に対してＰＬＬクロックの方が遅くなる方向にずれが生じた場合をそれぞれ示す。８０４は、そのずれ、すなわち周波数誤差である。
【００２７】
図３におけるこれらの周波数情報と、図２における前記のオフセットを持った閾値判定のＰＬＬ動作開始方法とを組み合わせることにより、引き込み時間の短いＰＬＬを構成することが可能となる。
【００２８】
【発明の効果】
以上のように本発明によれば、アナログ信号のサンプリングレベル値に応じた任意の閾値を設定する手段と、前記アナログ信号のサンプリングレベル値が前記閾値に到達したことをＰＬＬ動作開始トリガーとして動作するデジタルＰＬＬ回路とを有するようにしたため、オーバーサンプリング方式を用いたデジタルＰＬＬ回路を搭載したデジタル情報処理装置において、周波数引き込み範囲の拡大及び引き込み時間の短縮を達成することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態のデジタル情報処理装置における、周波数誤差のない場合の動作を説明する図
【図２】本発明の実施の形態のデジタル情報処理装置における、周波数誤差のある場合の動作を説明する図
【図３】本発明の実施の形態のデジタル情報処理装置における、周波数誤差の判定手法を説明する図
【図４】本発明の実施の形態にもとづくＰＬＬ回路の構成例を示す図
【図５】オーバーサンプリングを行わない場合と行う場合とのクロックタイミング図
【図６】オーバーサンプリング方式を用いたＰＬＬの動作を説明する図
【図７】従来のＰＬＬ方式の信号処理装置を示す図
【符号の説明】
６０１ 閾値
６０２ オーバーサンプリングＰＬＬクロック
６０３ 目標サンプリングポイント
６０４ アナログ入力[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a digital information processing apparatus, and in particular, in an apparatus for reproducing information of a digital information recording apparatus such as a magnetic tape, a magnetic disk, a magneto-optical disk, and an optical disk, a clock frequency and a phase for determining a sampling timing of a reproduction signal are adjusted. The present invention relates to a digital information processing apparatus using a digital information signal data reproducing circuit for performing clock control.
[0002]
[Prior art]
In the various digital information recording devices described above, since the read signal read from the recording signal is an analog signal, the analog signal is sampled based on the timing clock signal extracted by the timing extracting means. In addition, it is necessary to perform a process of converting the signal into a digital signal. As a typical example of this signal processing, for example, a signal processing method called a PRML (Partial Response Maximum Likelihood) method in a magnetic disk device is known. In the PRML system, a timing clock signal is extracted by timing extraction means including a PLL (Phase Locked Loop) circuit based on a partial response (PR) signal which is a read signal read from a recording medium, and the partial response signal is extracted. Is sampled, converted into a digital signal, and subjected to maximum likelihood (ML) signal processing.
[0003]
FIG. 7 shows a conventional PRML-type signal processing circuit for signal reproduction used in a magnetic disk device or the like. The signal extracted from the storage medium 101 is amplified by the amplifier 102, the equalizer 103 performs waveform equalization corresponding to each PR, and removes high-frequency noise components. This signal is sampled in the analog-to-digital (A / D) converter 104 in accordance with the timing of the clock generated by the clock control circuit 110 and converted into a digital signal. The output signal of the A / D converter 104 is subjected to maximum likelihood decoding based on a Viterbi decoding algorithm in a Viterbi decoder 105. 111 is obtained digital signal information.
[0004]
In the clock control circuit 110, first, the digital phase comparator 106 detects the gradient of the amplitude value of two adjacent points of the output signal of the A / D converter 104 as a phase error. The band signal component is band-limited, converted into an analog voltage signal by a digital-analog (D / A) converter 108, and the voltage is used to control the frequency of a voltage controlled oscillator (VCO) 109 to generate a clock. Done.
[0005]
As described above, the clock control circuit 110 forms a digital control loop by the A / D converter 104, the digital phase comparator 106, the digital loop filter 107, the D / A converter 108, and the voltage control oscillator 109. It is called a digital PLL (Phase Locked Loop).
[0006]
[Problems to be solved by the invention]
In a conventional clock control circuit using a digital PLL as illustrated in FIG. 7, since the operation is performed discretely as compared with the analog PLL, the characteristic frequency (hereinafter referred to as “gain”) is intended to realize high-speed pull-in. Setting a higher value causes a problem that the phase margin is reduced and the system becomes unstable. The gain determines the frequency pull-in range and the pull-in time, and is one of the important setting parameters related to the performance of the clock control circuit.
[0007]
The present invention solves the problem that when the above-mentioned gain is set high, the phase margin is reduced and the system becomes unstable, and the oversampling method is used to reduce the operation delay time generated in the digital PLL. It is an object of the present invention to provide a digital information processing apparatus provided with a digital signal reproducing circuit configured by a clock control circuit having a wide frequency pull-in range and a short pull-in time in a PLL configuration for increasing a gain.
[0008]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a digital information processing apparatus equipped with a digital PLL circuit using an oversampling method, comprising: means for setting an arbitrary threshold according to a sampling level value of an analog signal; A digital PLL circuit that operates when the sampling level value of the signal reaches the threshold value as a PLL operation start trigger.
[0009]
Therefore, according to the present invention, in the digital PLL circuit configuration using the oversampling method, it is possible to achieve an increase in the frequency pull-in range and a reduction in the pull-in time.
[0010]
BEST MODE FOR CARRYING OUT THE INVENTION
According to a first aspect of the present invention, there is provided a digital information processing apparatus equipped with a digital PLL circuit using an oversampling method, comprising: means for setting an arbitrary threshold according to a sampling level value of an analog signal; A digital PLL circuit that operates when the sampling level value reaches the threshold value as a PLL operation start trigger, and shortens the pull-in time as compared with a conventional over-sampling digital PLL. It has the effect of being able to.
[0011]
According to a second aspect of the present invention, there is provided a digital information processing apparatus equipped with a digital PLL circuit using an oversampling method, wherein a threshold value is set in advance according to a deviation amount between an analog signal and a PLL clock frequency. And a digital PLL circuit that triggers the start of the PLL operation when the sampling level value of the analog signal reaches the threshold value. Can be shortened.
[0012]
According to a third aspect of the present invention, a digital information processing apparatus equipped with a digital PLL circuit using an oversampling method monitors an error signal of a phase comparator of the digital PLL when the digital information processing apparatus is not operating, and changes the phase error. Means for deriving a frequency error amount from the data, means for setting a threshold value in advance in accordance with the frequency error amount, and a digital PLL circuit having a PLL operation start trigger when the sampling level value of the analog signal reaches the threshold value This has the effect that the pull-in time can be shortened as compared with the conventional oversampling digital PLL.
[0013]
Next, embodiments of the present invention will be described in detail.
First, a specific example of the digital information signal reproducing circuit will be described in detail. FIG. 4 shows an example of a digital PLL circuit that generates a digital sampling clock from an analog input signal. Here, the analog input signal 216 is converted into a digital signal in the AD converter 201. The digitized signal is calculated as a phase error signal 219 by a digital phase comparator 221 including a level comparator 202, delay units 203 and 204, multipliers 205 and 206, and an adder 208. Subsequently, the high-frequency signal component is band-limited by a loop filter 222 including an adder 209, a delay unit 210, multipliers 211 and 212, and an adder 213, and a VCO 215 is controlled by a DAC 214, so that the analog input signal 216 is controlled. Can be generated in synchronization with the sampling clock 217. Although a circuit for adjusting the input timing is actually required in FIG. 2, it is not shown in the figure because it is unnecessary in this description.
[0014]
The symbols from A to H shown in FIG. 4 indicate timings at which processing cannot be performed in parallel. Here, the points from A to H are regarded as circuits each having a one-clock delay, and the operation principle is described. Will be described.
[0015]
FIG. 5A shows the timing between the analog input signal and the digital PLL clock of the digital PLL having the same frequency as the conventional digital signal information in the circuit configuration shown in FIG. As shown in FIG. 4, since a delay of one clock occurs from the first input A of the AD converter 201 to H at which the control signal is returned to the frequency control DAC 214, the analog input information 301 shown in FIG. As shown in the timing chart of the sampling clock 302, a loop delay of eight clocks occurs.
[0016]
FIG. 5B shows an example in which sampling is performed using double oversampling. Reference numeral 401 denotes analog input information, and 402 denotes a sampling clock. The clocks A to H shown in FIG. 2 can be sampled at the timing shown in FIG. 5B, and the loop delay of the digital PLL can be reduced. That is, the digital signal information as shown in FIG. 5A and the same-size clock have a delay of 8 clocks, but the double oversampling as shown in FIG. 5B has a delay of 3.5 clocks. Feedback is possible. However, in the circuit configuration of FIG. 4, the effective phase error information when the double oversampling is used is the same as that of the single sampling, and it is necessary to adopt a circuit configuration that does not calculate the error signal at the intermediate point. is there. With such a circuit configuration for reducing the loop delay by using oversampling, it is possible to realize a digital PLL having a wide frequency pull-in range.
[0017]
Also, for example, in a disk media device such as a CD, the rotation speed of the spindle motor is generally changed to a standard speed, a double speed and a plurality of stages by a request from software by processing such as re-reading. At this time, the period of the input analog signal changes from T to T / 2 as shown in FIGS. Here, if the oversampling ratio of the PLL of the oversampling type is set to twice and the standard in FIGS. 6A and 6B, both have a frequency of T / 8 as shown in FIG. By using the oversampling PLL as described above, the band of the VCO can be limited, and the circuit size can be reduced. This band limitation of the VCO can be used to limit the band of the VCO by changing the oversampling clock ratio according to the reading speed in an information device supporting a plurality of formats.
[0018]
Next, an example of an initial operation of the digital PLL in the case where 4 × oversampling is used for read information will be described with reference to FIG. When the target sampling point 603 in the figure is set as a target to be locked by the PLL, the oversampling PLL clock 602 when not locked is, for example, at a position as illustrated. Here, the operation principle of the PLL at the time of quadruple oversampling based on the present invention is as follows. Phase error is detected only at the target sampling point 603 (in the case of quadruple oversampling, every four points), In this case, the phase error is not detected to accelerate the error calculation. Therefore, in this case, a certain point of the oversampling PLL clock 602 is set as a start point of the initial operation, and actual error calculation is performed every four points from that point.
[0019]
The time from the start of the operation of the PLL until the phase is pulled in and locked is reduced as the phase difference from the target sampling point 603 becomes smaller. In FIG. 1, if the position of D or L where the oversampling PLL clock 602 close to the target sampling point 603 exists is set as the starting point of the initial operation, the time required for locking can be shortened.
[0020]
The means for practicing this operation is as follows. That is, a value obtained when the analog input 604 is sampled by the over-sampling PLL clock 602 is monitored, and when the sampling level falls within a range of an arbitrary threshold 601 set to a range close to the target sampling point 603, a value of the PLL is set. By setting the initial operation start point, it is possible to speed up the pull-in of the PLL.
[0021]
Next, an example in which there is a frequency difference between the analog input and the sampling clock of the PLL will be described with reference to FIG. As shown in FIG. 2A, when the frequency difference between the analog input 701 and the PLL clock indicated by a triangle in the figure is large, the phase error is large due to the frequency shift even if the phase is initially adjusted. It spreads.
[0022]
In this case, as shown in FIG. 2B, a table of threshold values having an offset that offsets a shift due to a frequency error with respect to the sampling value of the analog input 702 is created in advance. This table shows that the first threshold 703 precedes the target sampling point 705 when the PLL clock frequency is higher, and the second threshold 703 is lower than the target sampling point 705 when the PLL clock frequency is lower. A threshold 704 is created in advance. Then, by correcting the frequency error amount based on this table, a PLL with a short pull-in time can be realized.
[0023]
However, in the case of this example, the polarity of the thresholds 703 and 704 changes depending on whether the analog input signal 702 is currently an up slope or a down slope. , It is necessary to invert the threshold as shown by 706 and 707. Determination of whether the current time is an uphill slope or a downhill slope can be easily made from the sampled data sequence.
[0024]
In the method shown in FIG. 2, it is necessary to obtain information on the frequency shift at the time before the start of the PLL operation. However, as one method, in a device having a helical scan structure such as digital VIDEO or DDS, a forward search and a backward search of the media are performed. Since the condition that the frequency becomes faster or slower is known in advance, the threshold can be set using this.
[0025]
Another method of detecting a frequency shift is to monitor a PLL error signal in a phase comparator (see FIG. 7) before the PLL starts operating as shown in FIG. It is possible to see the changes. The phase error 800 is always constant if there is no frequency difference between the analog input signal and the PLL clock. However, if there is a difference in frequency, a change occurs as shown by the PLL error signal in the figure, and it is possible to obtain information on the amount of frequency shift by monitoring the direction and magnitude of the change.
[0026]
That is, in FIG. 3, reference numeral 801 denotes a case where there is no frequency shift with respect to the analog input signal; A case where a shift occurs in a direction in which the PLL clock is slower is shown. Reference numeral 804 denotes the shift, that is, the frequency error.
[0027]
By combining these pieces of frequency information in FIG. 3 with the above-described PLL operation start method for determining a threshold value having an offset in FIG. 2, a PLL with a short pull-in time can be configured.
[0028]
【The invention's effect】
As described above, according to the present invention, the means for setting an arbitrary threshold value according to the sampling level value of an analog signal and the fact that the sampling level value of the analog signal has reached the threshold value operate as a PLL operation start trigger. Since the digital PLL circuit is provided, the digital information processing apparatus equipped with the digital PLL circuit using the oversampling method can achieve the expansion of the frequency pull-in range and the shortening of the pull-in time.
[Brief description of the drawings]
FIG. 1 is a diagram illustrating an operation of a digital information processing apparatus according to an embodiment of the present invention when there is no frequency error. FIG. 2 is a diagram illustrating an operation of a digital information processing apparatus according to an embodiment of the present invention having a frequency error. FIG. 3 is a diagram illustrating a method of determining a frequency error in the digital information processing apparatus according to the embodiment of the present invention. FIG. 4 is a diagram illustrating a configuration example of a PLL circuit based on the embodiment of the present invention. FIG. 5 is a clock timing diagram when oversampling is not performed and when it is performed. FIG. 6 is a diagram illustrating an operation of a PLL using an oversampling method. FIG. 7 is a diagram illustrating a conventional PLL signal processing apparatus. Diagrams [Description of symbols]
601 Threshold value 602 Oversampling PLL clock 603 Target sampling point 604 Analog input
