JP2003124812A - Trellis type noise shaping modulator - Google Patents

Trellis type noise shaping modulator

Info

Publication number
JP2003124812A
JP2003124812A JP2001317384A JP2001317384A JP2003124812A JP 2003124812 A JP2003124812 A JP 2003124812A JP 2001317384 A JP2001317384 A JP 2001317384A JP 2001317384 A JP2001317384 A JP 2001317384A JP 2003124812 A JP2003124812 A JP 2003124812A
Authority
JP
Japan
Prior art keywords
output
noise shaping
modulator
input
trellis
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2001317384A
Other languages
Japanese (ja)
Other versions
JP3636130B2 (en
Inventor
Hiroshi Kato
寛 加藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ACCUPHASE LAB
ACCUPHASE LABORATORY Inc
Original Assignee
ACCUPHASE LAB
ACCUPHASE LABORATORY Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ACCUPHASE LAB, ACCUPHASE LABORATORY Inc filed Critical ACCUPHASE LAB
Priority to JP2001317384A priority Critical patent/JP3636130B2/en
Publication of JP2003124812A publication Critical patent/JP2003124812A/en
Application granted granted Critical
Publication of JP3636130B2 publication Critical patent/JP3636130B2/en
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Landscapes

  • Compression, Expansion, Code Conversion, And Decoders (AREA)

Abstract

PROBLEM TO BE SOLVED: To provide a modulator of which the performance such as stability, S/N in a signal band, the quality of generated noise or the like, is improved although a conventional noise shaping modulator has problems concerned with the above performance. SOLUTION: The trellis type noise shaping modulator is equipped with a recursive network for categories of outputtable states that has a means for selecting a set of several output candidates included in each element of a set of categories of outputtable states before each sampling time T recursively as to the sampling time T on the basis of the distance between an input and an output candidate and a means for generating final outputs one after another from the selected set of the output candidates.

Description

【発明の詳細な説明】 【0001】 【発明の属する技術分野】 本発明は、ノイズシェイ
ピング変調器の安定性、信号帯域内のS/N比等の性能
改善に係り、特にA/D変換器、マルチビットデジタル
信号のDSD (Direct Stream Digital)を始めとする
1−bitデジタル音声信号への変換器、デジタルパワ
ーアンプ等の性能向上に関する。 【0002】 【従来の技術】 従来のノイズシェイピング変調器の代
表としてデルタシグマ変調器がある。このデルタシグマ
変調器の構成はさまざまであるが、いずれも次に示すブ
ロック図と同値とみなすことができる。図8は、従来の
デジタルシグマ変調器の構成図である。図において、1
3は加算・減算器、14は量子化器、15はフィードバ
ックの関数を示す。図8のフィードバックループに示し
たフィードバック関数15における関数H(z)は、N
TF(noise transfer function)と呼ばれるもので、
このNTFを調節することにより量子化ノイズの周波数
分布を変化させることができる。このNTFである関数
H(z)はフィードバックが過去の情報に基づいてのみ
行われるということから自由には選べず、H(∞)=1
となる条件を満たさなければならない。 【0003】 【発明が解決しようとする課題】前記デルタシグマ変調
器には、実用上多くの問題点が指摘されているが、その
中の一つに「安定性」と「信号帯域におけるS/N比」
の問題がある。ここでの「安定性」とは、各種の入力信
号に対してデルタシグマ変調器がいかに「発振」しない
かという度合いで、「発振」状態となると出力ノイズが
大きくなって信号帯域における出力信号と入力信号との
相関が取れなくなり、変調器は正常に動作せず、このよ
うな状態になると、回路をリセットする等の処置が必要
になる。一般に、前記「信号帯域のS/N比」を向上さ
せようとすると、その分のノイズを信号帯域外に移送し
なければならず、そのためにはNTFの信号帯域外(ou
t of band)でのゲインを増加させなければならない。
その結果、量子化器への入力がその入力範囲を超え、
「オーバーロード」状態となりやすくなって、非線形性
が強まり、ひいてはデルタシグマ変調器の安定性、特に
振幅の大きな信号に対する安定性を損なう。従って、
「安定性」と「信号帯域でのS/N比」とは相反する関
係にある。 【0004】また、前記デルタシグマ変調器は、その出
力のビット数が少ない場合 、特に出力が1ビット幅の
場合に安定性の損なわれ方が顕著となるが、これは出力
ビット数が少ない量子化器の場合、信号帯域外でのNT
Fのゲインが比較的低くても容易にオーバーロードして
しまうため、発振状態を招きやすく、信号帯域のS/N
比を劣化させてしまうからである。 【0005】実際に、出力が1ビット幅で、かつ高次の
関数H(z)のデルタシグマ変調器を用いた場合、設計
上の指針として「3dBゲイン則」ということが提唱さ
れおり、信号帯域外でのNTFのゲインを「安定性」確
保のために3dBに抑える必要があるという経験則であ
る(例えばSTEVEN R. NORSWORTHY, RICHARD SCHREIERand
GABOR C. TEMES, "Delta-Sigma Data Converters, The
ory, Design, and Simulation, IEEE PRESS, 1997参
照)。実装の場合には信号帯域外でのNTFのゲインを
もう少し高めにとることができるが、発振しない入力レ
ベルを、例えばSACD (Super Audio CD) の0dBの
定義(エネルギーがΔ2/32 per sample)程度確保しよ
うとすれば、基本的にはこの3dBという値は現実的な
値である。しかし、このゲインを3dBに抑えることに
より、信号帯域の情報の伝達に使われるビット数は抑え
られてしまい、ビット使用効率が悪くなる。 【0006】前記低出力ビット時の安定性と信号帯域の
S/N比の相反する点を解決するための手法として、M
ASH(multi-stage noise-shaping)デルタシグマ変調
器をはじめとするカスケード型のデルタシグマ変調器が
あるが、この変調器によって安定性を保ちつつNTF信
号帯域外でのゲインを高くすることができる点では、デ
ルタシグマ変調器の持つ問題点の半分は解決できるが、
出力形式においてビット数の増加、又はオーバーサンプ
リングされた形式となり、ビット使用効率の向上という
点では改善されない。また前記SACDに使用されてい
るDSDフォーマット(1bit,64×44.1kHz)の中にデ
ータを落とし込む(再量子化)といったサンプリング周
波数が定まっており、記録可能な信号の振幅を確保しな
がら、1ビットストリーム化する等の用途には改善の効
果が見込めなかった。 【0007】さらに、前記デルタシグマ変調器の実用上
の別の問題点として、発生するノイズの質的な問題があ
る。例えば、特定の入力に対してある特定の周波数で強
いスペクトルを持つという現象(ここではトーンと呼
ぶ)が見られ、これが聴感上問題になると指摘されてい
る。この解決方法の一つとして、いわゆるディザ(di
ther)の注入が行われる。しかし、この効果を十分
上げるためには、ある程度のエネルギーを持つディザの
注入が必要となり、それによって生じる出力へのノイズ
混入、入力ダイナミックレンジの狭小等の副作用も、デ
ィザのエネルギー増加に伴って増大してしまう。 【0008】他方、畳み込み符号、ターボ符号の復号等
の情報通信分野では、情報伝送途中でノイズが混入した
符号を受信した場合にも、それと最も「形の近い」(以
後、距離が最も近いという)符号を最有力候補と見なし
て復元する有効な手法の一つとしてビタビアルゴリズム
(generalized Viterbi algorithm)を応用した復号器が
広く使われている。ノイズシェイピング変調器の機能
も、入力された信号とある意味でもっとも形の近い(元
と比較して差の少ない)出力を見つけてくるという点で
前記ビタビアルゴリズムを応用した復号器と類似してお
り、ノイズシェイピング変調器にビタビアルゴリズムを
応用することは理にかなっている。しかし、これまでビ
タビアルゴリズムをノイズシェイピング変調器に応用す
ることは行われていなかった。 【0009】上記によって、本発明は、ビタビアルゴリ
ズムをノイズシェイピング変調器に応用することによっ
て、ノイズシェイピング変調器の安定性を十分確保しつ
つ、出力フォーマットが低ビット、かつサンプリング周
波数が固定されている場合でも、使用ビットをほぼフル
に有効信号帯域の情報伝達に活用することができるよう
にし、結果的に信号帯域のS/N比を向上させ、かつ、
より少量のディザの注入で効果的にトーンを減少させ、
その結果としてディザの副作用も減少させられるノイズ
シェイピング変調器を提供する。 【0010】 【課題を解決するための手段】 上記に鑑み本発明者
は、次の手段によってこの課題を解決した。 (1)入力及び各サンプリング時間Tに対して出力を有
するノイズシェイピング変調器において、各サンプリン
グ時間Tに対して定義されるサンプリング時間T以前の
出力可能な状態の類別の各元に対して、それに含まれる
いくつかの出力候補の集合を、サンプリング時間Tに関
して帰納的に、入力と出力候補との距離に基づき、選択
する手段と、選択された出力候補の集合の中から最終出
力を順次生成する手段とを有してなる出力可能状態の類
別の帰納的ネットワーク(トレリス)を備えたことを特
徴とするトレリス型ノイズシェイピング変調器。 【0011】 【発明の実施の形態】以下、数式及び図面に基づいて実
施の形態を詳述する。本発明の実施の形態は、入力in
(例えば、各サンプリング時間Tに対して与えられる入
力in(T))及び、各サンプリング時間T(ただし、
Tは時間単位を正規化することにより自然数を値として
とる)に対して出力out(T)(例えば、△/2と−
△/2の2値を取りうる1bitストリーム)を有する
ノイズシェイピング変調器において、各サンプリング時
間Tに対して定義される前記サンプリング時間T以前の
出力可能状態の類別、 【0012】 【数1】 【0013】 【数2】【0014】しかし、例えば距離がほとんど変わらない
ような候補が複数存在する場合にそれらを同時に残すと
か、出力に含まれる不要なトーンを減らすために確率的
な挙動をさせたいためにそれら複数の候補のうちからラ
ンダムにひとつを残すとか、といった応用を効かせるこ
とが有効である場合がある。 【0015】 【数3】 【0016】このように出力候補を帰納的に生成してい
くならば、次のように出力を決定することができる。 【0017】 【数4】 【0018】 【数5】 【0019】 【数6】【0020】 【数7】 【0021】ここで用いられる距離dTは以上の性質を
満たす限りは、この技術を使用するユーザの目的に合わ
せて自由に選択することができる。標準的には、NTF
の逆関数で正規化されたノイズのエネルギーがなるべく
小さくなる(ノイズの2乗ノルムがなるべく小さくな
る)ような出力が求められることが多いので、2乗ノル
ムが一般的であろうと思われる。ただし、計算のしやす
さから言えば、1乗ノルムの方が有利であるので1乗ノ
ルムを採用することも可能である。その場合当然ながら
ノイズシェイピング変調器の発生するノイズのエネルギ
ーは増加する。また、距離dT の選択には必要とされる
メモリ量に対する考慮も必要である。 【0022】このことと計算量を減少させることからd
T としてはTに関して帰納的な計算ができるものを選択
すると都合がよい。上記のNTFの逆関数で正規化後の
2乗もしくは1乗ノルムは、帰納的な計算が可能であ
る。ただし、距離dTの選択は帰納的な計算が可能なも
のに限られるものではない。ビタビアルゴリズムにおい
て特徴的な、サンプリング時間T以前の出力可能状態の
類別 【0023】 【数8】 【0024】従って、この新型ノイズシェイピング変調
器をトレリス型と称することとした。上記記載事項を詳
述する。まず、トレリス型1ビット出力ノイズシェイピ
ング変調器の代表的な形式としての1倍オーバーサンプ
リング標準N次トレリス型1ビット出力ノイズシェイピ
ング変調器の定義を以下に行う。 【0025】 【数9】【0026】 【数10】 【0027】 【数11】 【0028】 【実施例】以下図面に基づき実施例について説明する。
図1は1倍オーバーサンプリング標準2次トレリス型1
ビット出力ノイズシェイピング変調器の実施例のブロッ
ク図、図2は演算回路のブロック図、図3はパスメトリ
ック アジャスタのブロック図、図4はパス選択、パス
メトリック加算、フィルタ変数加算、発信検出ブロック
のタイミングを示す図、図5はパスメモリとパスセレク
タとの一体型のブロック図、図6は図5に示したモジュ
ールAのブロック図、図7は図5に示したモジュールB
のブロック図、である。 【0029】まず、図1の1倍オーバーサンプリング標
準2次トレリス型1ビット出力ノイズシェイピング変調
器のブロック図に基づいて説明する。ここでは、LSI
内に実装する場合を想定し、かつ1倍オーバーサンプリ
ング標準2次トレリス型1ビット出力ノイズシェイピン
グ変調器の機能に加えて、現実の実装で重要となる発振
検出・リセット機能も具備されている。図において、1
は分配器、2は演算回路、2aは演算回路(00)、2
bは演算回路(01)、2cは演算回路(10)、2d
は演算回路(11)、3はパスメトリック アジャス
タ、4はパスメモリ、5はパスセレクタを示す。 【0030】 【数12】 【0031】他の3つの演算回路2b〜2dも相似の構
成である。パスメトリックアジャスタ3は、パスメトリ
ックが相対値に意味を持ち、絶対値には意味を持たない
ことに着目し、時間経過ともにパスメトリックが単調に
増加してオーバーフローする現象をさけるため、適宜パ
スメトリックの値を一律に減算する働きをするほか、発
振時のリセット機能も兼備している。パスメモリ4は上
記各演算回路2a〜2dの演算結果の履歴を記憶し、結
果的に 【0032】 【数13】 【0033】次に各部についてさらに詳しく動作を解説
する。まず演算回路2でのフィルタ計算に用いられるフ
ィルタ変数について説明する。 【0034】 【数14】 【0035】 【数15】 【0036】説明を簡単にするために以下nが4である
として説明を行う。図2に、図1の演算回路2の代表と
して、演算回路(00)2aのブロック図を示す。また、図
4に図2の前記演算回路(00)2aの各部の入出力信号の
タイミング図を示す。上記図2の演算回路(00)2a
のブロック図において、6はパス選択・パスメトリック
加算・フィルタ変数加算・発振検出、7はデジタルフィ
ルタ、8はバッファ、9は切り替えスイッチを示す。演
算回路(00)2aには、2つのパスメトリック・フィルタ
変数PFIN 0, PFIN 1の入力と信号SIN入力がある。パス
メトリック・フィルタ変数入力1PFIN 0, には、各サン
プリング時間Tに対応して、パスメトリックP0(T)
と、フィルタ出力U0(T)、フィルタ変数V01(T)〜V
04(T)が入力されるとする。パスメトリック・フィル
タ変数入力2PFIN 1も同様である。 【0037】 【数16】【0038】 【数17】 【0039】 【数18】 【0040】 【数19】 【0041】 【数20】【0042】前記「パス選択、パスメトリック加算、フ
ィルタ変数加算、発振検出」ブロックは次に、図4のタ
イミングでFOUTとしてv1(T+1), v2(T+1), v3(T+1), v4
(T+1), u(T+1)の順で出力する。 【0043】 【数21】 【0044】少し遅れてPOUTには、発振状態OV(T+1)と
パスメトリックp(T+1)が出力される。 発振状態OV(T+
1)としては次の3種を区別して出力する(発振検出)。 【0045】 【数22】 【0046】次に、「デジタルフィルタ」ブロックの説
明を行う。図3における「デジタルフィルタ」7のブロ
ックは、図4にあるようなタイミングで、v1 (T+1), v2
(T+1), v3(T+1), v4(T+1), u(T+1)の順でFOUT入力を受
け、V1(T+1), V2(T+1), V3(T+1), V4(T+1), U(T+1)の順
にDFOUTを出力する。このデジタルフィルタブロック
は、 【0047】 【数23】 【0048】図4では例として入力と出力のタイミング
の差(レイテンシ)が1の場合を示しているが、フィル
タの構成によってレイテンシは変化する。次に「バッフ
ァ」ブロックの説明を行う。図2の「バッファ」8のブ
ロックでは単にDFOUTから入力されたものを、単に並べ
替えてBFOUTとして出力する。タイミングは図4に示し
たとおりである。そして、図3の「切り替えスイッチ」
9のブロックでは、図4のタイミングでPOUTとBFOUTを
マルチプレクスして、PFMID(パスメトリックフィルタ
変数出力)として出力をする。 【0049】次にパスメトリックアジャスタの機能、動
作を説明する。図3に「パスメトリックアジャスタ」3
のブロック図を示す。図において、10a〜10dは前
記演算回路(00)〜(11)からのPFMIDの「パ
スメトリック抽出」ブロック、9a〜9dは切り替えス
イッチを示す。パスメトリックアジャスタは、 【0050】 【数24】 【0051】(2)全ての演算回路の出力が発振してい
る場合に、フィルタ変数、フィルタ出力、パスメトリッ
ク値をリセットして、復帰を行う機能、の2つの機能を
有している。(1)の機能は、例えば、次のように実現
できる。 【0052】 【数25】 【0053】ただし、p(T+1)がオーバーフローしている
場合は、P(T+1)もそのままオーバーフローのままとす
る。(注意すべきは、この機能により「全ての」演算回
路からの出力がオーバーフローから免れることが保証さ
れるわけではないことである。また、そのようにする必
要がそもそもない。) 【0054】(2)の機能は、全ての演算回路からのOV
(T+1)がケース1.またはケース2.である時、ノイズシェ
ーパ全体として発振状態にあると認め、リセットを行
う。この発振状態を検知しない場合、パスメトリック
アジャスタは全ての演算回路からの出力に対して、図
4のタイミングでP(T+1), U(T+1), V1(T+1), V2(T+1),V
3(T+1), V4(T+1)をそのまま出力する。この発振状態を
検知した場合は、ケース1.の演算回路からの出力はその
まま、ケース2.の演算回路からの出力に対しては、P(T+
1), U(T+1), V1(T+1), V2(T+1), V3(T+1), V4(T+1)全て
0として出力を行う。 【0055】次にパスメモリ4(図1)、及びパスセレ
クタ5(図1)の機能、動作を説明する。パスメモリ4
は、各演算回路(演算回路(00〜11)からSOUTに出
力されるS(T)を記憶する機能を持つ。前記各演算回路か
らの出力を区別するために、例えば、 【0056】 【数26】【0057】 【数27】 【0058】一例として、次のようにパスメモリ4とパ
スセレクタ5を構成すると効率よく行うことができる。
図5にパスメモリとパスセレクタとの一体型のブロック
図を示す。図において、11はモジュールA、11aは
モジュールA#1、11bはモジュールA#2、11c
はモジュールA#1buffer/2−1、11dはモジュー
ルA#1buffer/2、12はモジュールB、12aはモ
ジュールB#Tbuffer、12bはモジュールB#T
buffer−1、12cはモジュールB#Tbuffer/2+
2、12dはモジュールA#Tbuffer/2+1を示す。
図において、太い矢印は一本で4系統の接続を含み、こ
こでのクロックは、S(T)の入力に合わせたものとする。
すなわち1サンプリングとクロックの1周期が対応す
る。 【0059】 【数28】 【0060】モジュールには2種類あり、それぞれモジ
ュールA11、モジュールB12と呼ぶ。以下に、上記
モジュール単体のブロック図を示す。図6は、モジュー
ルA単体のブロック図で、図において、Dは入力端、Q
は出力端、CKはクロック入力端を示す。図7は、モジ
ュールB単体のブロック図で、図において、A、B、は
前段からの入力端、Yは出力端、A/B#はモジュール
Aからの入力端を示す。 【0061】 【数29】 【0062】次に、本発明のトレリス型ノイズシェイピ
ング変調器による、従来型との比較データを図に記載す
る。図9は、NTFとして、信号帯域ゲインGm=1.
75の5次Butterworthハイパスフィルタを
用いた場合の0次、1次、2次、3次、4次、6次、8
次、12次、の各トレリス次数に対する入力DCレベル
と発振状態に到達するまでの時間のグラフ図を示す。た
だし、サンプリングレートはSACDと同じ2.822
4MHzとする。この図からトレリス次数が高いほど、
高いレベルのDC入力に対して発振しにくくなることが
わかる。発振現象はカオス的であるから、横軸に対して
グラフは連続関数とはならないので、このグラフはかな
り凸凹したものとなっている。実際、現状では0.12
5dB刻みで描画しているが、この間隔を狭くすればす
るほど激しく上下する。しかし傾向を読み取ることは充
分行うことができる。 【0063】次に、NTFとして、信号帯域ゲインGm
=1.5の5次Butterworthハイパスフィル
タを用いた場合の0次、2次、8次の各トレリス次数に
おける、DSD基準での−57dBのDC信号(DSD
基準での0dBはフルレンジ基準での−9dBに相当す
る)を入力した時の出力ノイズの周波数分布のグラフを
以下に示す。なお、周波数分布は、Blackman窓
の64k点のDFFTを用い、10秒にわたってパワー
平均をとったものである。 【0064】図10は、0次トレリス次数における出力
ノイズの周波数分布のグラフ図、図11は、2次トレリ
ス次数における出力ノイズの周波数分布のグラフ図、図
12は、8次トレリス次数における出力ノイズの周波数
分布のグラフ図、を示す。 【0065】以上の0次、2次、8次の各トレリス次数
におけるグラフを比較すると、トレリス次数が高くなる
につれ、1.4kHz、2.8kHz、1.4MHz付
近などにみられるトーンが減少してゆく様子がよく分か
る。 【0066】 【発明の効果】 本発明によれば次のような優れた効果
が発揮される。本発明の請求項1の発明によれば、ビタ
ビアルゴリズムにおいて特徴的なサンプリング時間T以
前の出力可能状態の類別の帰納的ネットワークを有する
トレリス型ノイズシェイビング変調器であるため、従来
型のデルタシグマ型1ビット出力ノイズシェイピング変
調器(本発明の1倍オーバーサンプリング0次標準トレ
リス型1ビット出力ノイズシェイピング変調器と等価で
ある。)に比し、本発明の1倍オーバーサンプリングN
次標準トレリス型1ビット出力ノイズシェイピング変調
器は、 【0067】1、同一のNTFを採用した場合に、上記
次数Nが増加する程、計算量は指数的に増大するが、よ
り大きな入力に対しても発振を行わず安定となり、また
トーンの発生自体が抑制され、ディザによる除去効果も
高くなる。 2、結果的に、より信号帯域外でのゲインを高くしたN
TFを採用しても安定性を維持することができ、S/N
比を改善することができる。 従って、次数Nを必要に応じて増加させることで、その
理論限界まで近づけることが可能となる。事実、 【0068】 【数30】 【0069】次数Nを増加させることにより安定度を十
分確保することができる程に、この効果は著しい。
Description: BACKGROUND OF THE INVENTION [0001] 1. Field of the Invention [0002] The present invention relates to improvements in the performance of a noise shaping modulator such as the stability and the S / N ratio in a signal band, and more particularly to an A / D converter. And a converter for converting a multi-bit digital signal into a 1-bit digital audio signal such as DSD (Direct Stream Digital), a digital power amplifier, and the like. 2. Description of the Related Art A delta-sigma modulator is a typical noise shaping modulator. Although the configuration of the delta-sigma modulator is various, all of them can be regarded as having the same value as the block diagram shown below. FIG. 8 is a configuration diagram of a conventional digital sigma modulator. In the figure, 1
3 is an adder / subtracter, 14 is a quantizer, and 15 is a feedback function. The function H (z) in the feedback function 15 shown in the feedback loop of FIG.
This is called TF (noise transfer function)
By adjusting the NTF, the frequency distribution of the quantization noise can be changed. The function H (z), which is an NTF, cannot be freely selected because feedback is performed only based on past information, and H (∞) = 1
Must be satisfied. [0003] The delta-sigma modulator has many problems in practical use. One of the problems is "stability" and "S / S in a signal band." N ratio "
Problem. Here, "stability" refers to the degree to which the delta-sigma modulator does not "oscillate" with respect to various input signals.In the "oscillation" state, the output noise increases and the output signal in the signal band is increased. The correlation with the input signal is lost, and the modulator does not operate normally. In such a state, it is necessary to take measures such as resetting the circuit. Generally, in order to improve the “S / N ratio of the signal band”, it is necessary to transfer the noise to the outside of the signal band.
The gain at t of band) must be increased.
As a result, the input to the quantizer exceeds its input range,
This tends to lead to an "overload" condition, which increases the non-linearity and thus the stability of the delta-sigma modulator, especially for large amplitude signals. Therefore,
“Stability” and “S / N ratio in a signal band” are in a conflicting relationship. In the delta-sigma modulator, when the number of output bits is small, particularly when the output has a one-bit width, the stability is remarkably impaired. In the case of the converter, NT outside the signal band
Even if the gain of F is relatively low, it easily overloads, so that an oscillation state is likely to occur and the S / N of the signal band is increased.
This is because the ratio is deteriorated. In practice, when a delta-sigma modulator having a 1-bit width output and a high-order function H (z) is used, a "3 dB gain rule" has been proposed as a design guide. It is an empirical rule that the gain of the NTF outside the band must be suppressed to 3 dB in order to secure “stability” (for example, STEVEN R. NORSWORTHY, RICHARD SCHREIERand
GABOR C. TEMES, "Delta-Sigma Data Converters, The
ory, Design, and Simulation, IEEE PRESS, 1997). While in the case of the implementation can take the gain of the NTF outside the signal band a little more to increase the input level does not oscillate, for example, SACD definition of 0dB of (Super Audio CD) (energy Δ 2/32 per sample) Basically, the value of 3 dB is a realistic value if it is desired to secure the degree. However, if the gain is suppressed to 3 dB, the number of bits used for transmitting information of the signal band is suppressed, and the bit use efficiency deteriorates. As a method for solving the conflict between the stability at the time of the low output bit and the S / N ratio of the signal band, M
There are cascaded delta-sigma modulators such as an ASH (multi-stage noise-shaping) delta-sigma modulator, and this modulator can increase the gain outside the NTF signal band while maintaining stability. In that respect, half of the problems with delta-sigma modulators can be solved,
The output format is an increase in the number of bits or an oversampled format, which is not improved in terms of improving bit usage efficiency. The sampling frequency for dropping (requantizing) data into the DSD format (1 bit, 64 × 44.1 kHz) used for the SACD is fixed. No improvement effect was expected for applications such as streaming. Another practical problem of the delta-sigma modulator is the quality of generated noise. For example, a phenomenon that a specific input has a strong spectrum at a specific frequency (herein referred to as a tone) is observed, and it is pointed out that this causes a problem in hearing. One solution to this is a so-called dither (di)
injection) is performed. However, in order to improve this effect sufficiently, it is necessary to inject dither with a certain amount of energy, and the resulting side effects such as noise mixing in the output and narrowing of the input dynamic range increase with the increase in dither energy. Resulting in. On the other hand, in the information communication field such as decoding of convolutional codes and turbo codes, even when a code containing noise mixed in the middle of information transmission is received, the code is “closest in shape” (hereinafter referred to as the closest distance). ) Viterbi algorithm is one of the effective methods to consider and reconstruct a code as the most probable candidate.
Decoders applying (generalized Viterbi algorithm) are widely used. The function of the noise shaping modulator is also similar to the decoder to which the Viterbi algorithm is applied, in that the input signal and the input signal in a sense are found to have an output that is the closest in shape (the difference is smaller than the original). Thus, it makes sense to apply the Viterbi algorithm to a noise shaping modulator. However, the Viterbi algorithm has not been applied to a noise shaping modulator. As described above, according to the present invention, by applying the Viterbi algorithm to the noise shaping modulator, the output format is low and the sampling frequency is fixed while sufficiently securing the stability of the noise shaping modulator. Even in this case, the used bits can be used almost completely for transmitting information of the effective signal band, and as a result, the S / N ratio of the signal band is improved, and
Injecting a smaller amount of dither effectively reduces tone,
As a result, a noise shaping modulator is provided that also reduces the side effects of dither. Means for Solving the Problems In view of the above, the present inventor has solved the problem by the following means. (1) In a noise-shaping modulator having an input and an output for each sampling time T, for each element of the possible output state before the sampling time T defined for each sampling time T, Means for selecting a set of several included output candidates recursively with respect to the sampling time T based on the distance between the input and output candidates, and sequentially generating a final output from the selected set of output candidates A trellis type noise shaping modulator, characterized in that the trellis is of an output enable type. Embodiments of the present invention will be described below in detail with reference to mathematical formulas and drawings. An embodiment of the present invention provides an input in
(For example, input in (T) given for each sampling time T) and each sampling time T (where
T takes a natural number as a value by normalizing the time unit, and outputs out (T) (for example, △ / 2 and −
In a noise shaping modulator having a 1-bit stream that can take a binary value of Δ / 2), the types of output possible states before the sampling time T defined for each sampling time T are as follows: [0013] However, for example, when there are a plurality of candidates whose distances hardly change, these candidates are left at the same time, or the stochastic behavior is required to reduce unnecessary tones included in the output. In some cases, it is effective to apply an application such as leaving one at random from among them. [Equation 3] If output candidates are generated recursively in this way, the output can be determined as follows. [Equation 4] [Equation 5] [Equation 6] [Equation 7] As long as the distance d T used here satisfies the above properties, it can be freely selected according to the purpose of the user using this technique. Normally, NTF
In many cases, an output is required such that the energy of the noise normalized by the inverse function of (i) becomes as small as possible (the square norm of the noise becomes as small as possible), so the square norm seems to be general. However, in terms of easiness of calculation, the first-norm is more advantageous, so the first-norm can be employed. In that case, the energy of the noise generated by the noise shaping modulator naturally increases. Further, in selecting the distance d T , it is necessary to consider the required amount of memory. From this and to reduce the amount of calculation, d
It is convenient to select T that can perform recursive calculation on T. The square or norm norm after normalization with the above inverse function of NTF can be calculated recursively. However, the selection of the distance d T is not limited to the one that allows recursive calculation. Classification of possible output states before sampling time T, characteristic of the Viterbi algorithm Therefore, the new noise shaping modulator is called a trellis type. The above items will be described in detail. First, the definition of a 1 × oversampling standard Nth-order trellis type 1-bit output noise shaping modulator as a typical format of the trellis type 1-bit output noise shaping modulator will be described below. (Equation 9) [Mathematical formula-see original document] [Equation 11] An embodiment will be described below with reference to the drawings.
Figure 1 shows a 1x oversampling standard second-order trellis type 1
FIG. 2 is a block diagram of an arithmetic circuit, FIG. 3 is a block diagram of a path metric adjuster, and FIG. 4 is a block diagram of a path selection, path metric addition, filter variable addition, and transmission detection block. FIG. 5 is a block diagram of an integrated type of path memory and path selector, FIG. 6 is a block diagram of module A shown in FIG. 5, and FIG. 7 is a module B shown in FIG.
FIG. First, a description will be given based on a block diagram of the 1 × oversampling standard second-order trellis type 1-bit output noise shaping modulator shown in FIG. Here, LSI
In addition to the function of the 1 × oversampling standard second-order trellis type 1-bit output noise shaping modulator, an oscillation detection / reset function which is important in actual mounting is provided. In the figure, 1
Is a distributor, 2 is an arithmetic circuit, 2a is an arithmetic circuit (00), 2
b is an arithmetic circuit (01), 2c is an arithmetic circuit (10), 2d
Denotes an arithmetic circuit (11), 3 denotes a path metric adjuster, 4 denotes a path memory, and 5 denotes a path selector. [Mathematical formula-see original document] The other three arithmetic circuits 2b to 2d have similar structures. The path metric adjuster 3 focuses on the fact that the path metric has a meaning in the relative value and has no meaning in the absolute value. The path metric adjuster 3 appropriately avoids a phenomenon in which the path metric monotonically increases with time and overflows. In addition to the function of uniformly subtracting the value of, it also has a reset function at the time of oscillation. The path memory 4 stores the history of the operation results of each of the operation circuits 2a to 2d. Next, the operation of each part will be described in more detail. First, filter variables used in the filter calculation in the arithmetic circuit 2 will be described. Equation 14 [Equation 15] For the sake of simplicity, the following description is based on the assumption that n is 4. FIG. 2 shows a block diagram of the arithmetic circuit (00) 2a as a representative of the arithmetic circuit 2 in FIG. FIG. 4 is a timing chart of input / output signals of each part of the arithmetic circuit (00) 2a of FIG. The arithmetic circuit (00) 2a shown in FIG.
In the block diagram, reference numeral 6 denotes a path selection / path metric addition / filter variable addition / oscillation detection, 7 a digital filter, 8 a buffer, and 9 a changeover switch. The arithmetic circuit (00) 2a has inputs of two path metric / filter variables PFIN 0 and PFIN 1 and a signal SIN input. The path metric filter variable input 1 PFIN 0, has a path metric P0 (T) corresponding to each sampling time T.
, Filter output U0 (T), filter variables V01 (T) to V
04 (T) is input. The same applies to the path metric / filter variable input 2 PFIN 1. [Equation 16] [Mathematical formula-see original document] (Equation 18) [Equation 19] [Mathematical formula-see original document] Next, the "path selection, path metric addition, filter variable addition, oscillation detection" block outputs v1 (T + 1), v2 (T + 1), v3 (T + 1 ), v4
Output in the order of (T + 1), u (T + 1). [Equation 21] After a short delay, the oscillation state OV (T + 1) and the path metric p (T + 1) are output to POUT. Oscillation state OV (T +
As 1), the following three types are distinguished and output (oscillation detection). [Mathematical formula-see original document] Next, the "digital filter" block will be described. The block of the “digital filter” 7 in FIG. 3 has v1 (T + 1), v2
(T + 1), v3 (T + 1), v4 (T + 1), u (T + 1) in order of FOUT input, V1 (T + 1), V2 (T + 1), V3 ( DFOUT is output in the order of T + 1), V4 (T + 1), U (T + 1). This digital filter block is given by: FIG. 4 shows a case where the difference (latency) between the timings of input and output is 1, for example, but the latency varies depending on the configuration of the filter. Next, the "buffer" block will be described. In the block of the “buffer” 8 in FIG. 2, the data input from DFOUT is simply rearranged and output as BFOUT. The timing is as shown in FIG. And the "changeover switch" of FIG.
In the block 9, POUT and BFOUT are multiplexed at the timing shown in FIG. 4 and output as PFMID (path metric filter variable output). Next, the function and operation of the path metric adjuster will be described. Fig. 3 "Path metric adjuster" 3
FIG. In the figure, reference numerals 10a to 10d denote "path metric extraction" blocks of PFMID from the arithmetic circuits (00) to (11), and reference numerals 9a to 9d denote changeover switches. The path metric adjuster is given by: (2) A function of resetting a filter variable, a filter output, and a path metric value when the outputs of all the arithmetic circuits are oscillating, and performing a return operation. The function (1) can be realized, for example, as follows. [Formula 25] However, when p (T + 1) overflows, P (T + 1) also remains overflowing. (It should be noted that this feature does not guarantee that outputs from "all" arithmetic circuits are immune from overflow, and that it is not necessary to do so.) 2) The function of OV from all arithmetic circuits
When (T + 1) is case 1 or case 2, it is recognized that the entire noise shaper is in an oscillation state, and reset is performed. If this oscillation state is not detected, the path metric
The adjuster controls the output from all arithmetic circuits.
At timing 4, P (T + 1), U (T + 1), V 1 (T + 1), V 2 (T + 1), V
3 (T + 1), V 4 (T + 1) are output as they are. When this oscillation state is detected, the output from the arithmetic circuit in Case 1 is left as it is, and the output from the arithmetic circuit in Case 2 is P (T +
1), U (T + 1), V 1 (T + 1), V 2 (T + 1), V 3 (T + 1) and V 4 (T + 1) are all output as 0. Next, the functions and operations of the path memory 4 (FIG. 1) and the path selector 5 (FIG. 1) will be described. Path memory 4
Has a function of storing S (T) output from each operation circuit (operation circuits (00 to 11) to SOUT. In order to distinguish the output from each operation circuit, for example, 26] [Equation 27] As an example, when the path memory 4 and the path selector 5 are configured as follows, the operation can be performed efficiently.
FIG. 5 shows an integrated block diagram of the path memory and the path selector. In the figure, 11 is module A, 11a is module A # 1, 11b is module A # 2, 11c
Is module A # 1 buffer / 2-1, 11d is module A # 1 buffer / 2, 12 is module B, 12a is module B # T buffer , and 12b is module B # T buffer .
buffer-1, 12c is module B # T buffer / 2 +
Reference numerals 2 and 12d indicate module A # T buffer / 2 + 1.
In the figure, a single thick arrow includes four connections, and the clock here is in accordance with the input of S (T).
That is, one sampling corresponds to one cycle of the clock. [Formula 28] There are two types of modules, called module A11 and module B12, respectively. The block diagram of the module alone is shown below. FIG. 6 is a block diagram of the module A alone. In FIG.
Indicates an output terminal, and CK indicates a clock input terminal. FIG. 7 is a block diagram of the module B alone. In the figure, A and B indicate input terminals from the preceding stage, Y indicates an output terminal, and A / B # indicates an input terminal from the module A. [Mathematical formula-see original document] Next, comparison data with the conventional type using the trellis type noise shaping modulator of the present invention are shown in the figure. FIG. 9 shows a signal band gain Gm = 1.
0th order, 1st order, 2nd order, 3rd order, 4th order, 6th order, 8th order when 75 fifth-order Butterworth high-pass filters are used
FIG. 6 is a graph showing input DC levels and time until the oscillation state is reached for each of the next, twelfth, and trellis orders. However, the sampling rate is 2.822 which is the same as SACD.
4 MHz. From this figure, the higher the trellis order,
It can be seen that oscillation becomes difficult for a high level DC input. Since the oscillation phenomenon is chaotic, the graph is not a continuous function with respect to the abscissa, so that this graph is considerably uneven. In fact, 0.12 at present
Although the drawing is performed in steps of 5 dB, the narrower this interval is, the more violently it goes up and down. However, reading trends can be done satisfactorily. Next, as NTF, the signal band gain Gm
= 57 dB DC signal (DSD) at the 0th, 2nd, and 8th trellis orders when a 5th-order Butterworth high-pass filter of 1.5 is used.
A graph of the frequency distribution of output noise when a reference of 0 dB is equivalent to -9 dB on a full-range basis is shown below. The frequency distribution is obtained by averaging the power over 10 seconds using a DFFT at 64 k points in the Blackman window. FIG. 10 is a graph showing the frequency distribution of the output noise at the zeroth trellis order, FIG. 11 is a graph showing the frequency distribution of the output noise at the second trellis order, and FIG. 12 is the output noise at the eighth trellis order. FIG. Comparing the above graphs for the 0th, 2nd, and 8th trellis orders, as the trellis order increases, the tones seen near 1.4 kHz, 2.8 kHz, and 1.4 MHz decrease. You can see how it goes. According to the present invention, the following excellent effects are exhibited. According to the invention of claim 1 of the present invention, since it is a trellis-type noise shaving modulator having a recursive network of various types in which output is possible before a characteristic sampling time T in the Viterbi algorithm, a conventional delta-sigma type Compared to the 1-bit output noise shaping modulator (equivalent to the 1-time oversampling zero-order standard trellis type 1-bit output noise shaping modulator of the present invention), the 1-time oversampling N of the present invention
The following standard trellis type 1-bit output noise shaping modulator: 1. When the same NTF is adopted, the calculation amount exponentially increases as the order N increases, but for a larger input, However, oscillation is not performed, the operation becomes stable, the generation of tone itself is suppressed, and the removal effect by dither is enhanced. 2. As a result, N with a higher gain outside the signal band
Even if TF is adopted, stability can be maintained, and S / N
The ratio can be improved. Therefore, it is possible to approach the theoretical limit by increasing the order N as needed. In fact, This effect is so remarkable that the stability can be sufficiently ensured by increasing the order N.

【図面の簡単な説明】 【図1】 1倍オーバーサンプリング標準2次トレリス
型1ビット出力ノイズシェイピング変調器の実施例のブ
ロック図。 【図2】 演算回路のブロック図。 【図3】 パスメトリック アジャスタのブロック図。 【図4】 パス選択、パスメトリック加算、フィルタ変
数加算、発振検出ブロックのタイミングを示す図。 【図5】 パスメモリとパスセレクタとの一体型のブロ
ック図。 【図6】 モジュールA単体のブロック図。 【図7】 モジュールB単体のブロック図 【図8】 デルタシグマ変調器の構成図。 【図9】 NTFとして、信号帯域ゲインGm=1.7
5の5次Butterworthハイパスフィルタを用
いた場合の0次、1次、2次、3次、4次、6次、8
次、12次、の各トレリス次数に対する入力DCレベル
と発振状態に到達するまでの時間のグラフ図。 【図10】0次トレリス次数における出力ノイズの周波
数分布のグラフ図。 【図11】2次トレリス次数における出力ノイズの周波
数分布のグラフ図。 【図12】8次トレリス次数における出力ノイズの周波
数分布のグラフ図。 【符号の説明】 1:分配器 2(2a〜2
d):演算回路 3:パスメトリックアジャスタ 4(4a〜4
d):パスメモリ 5:パスセレクタ 6:パス選択・パスメトリック加算・フィルタ変数加算
・発振検出 7:デジタルフィルタ 8:バッファ 9、9a〜9d:切り替えスイッチ 10a〜10d:演算回路からの「パスメトリック抽
出」ブロック 11:モジュールA 11a:モジュ
ールA#1 11b:モジュールA#2 11c:モジュールA#1buffer/2−1 11d:モジュールA#1buffer/2 12:モジュールB 12a:モジュールB#Tbuffer 12b:モジュールB#Tbuffer−1 12c:モジュールB#Tbuffer/2+2 12d:モジュールA#Tbuffer/2+1 13:加算・減算器 14:
量子化器 15:フィードバックの関数 D:入力端 Q:出力端 A、B、:前段からの入力端 Y:出力端 A/B#:モジュールAからの入力端 CK:クロッ
ク入力端
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram of an embodiment of a 1 × oversampling standard second-order trellis type 1-bit output noise shaping modulator. FIG. 2 is a block diagram of an arithmetic circuit. FIG. 3 is a block diagram of a path metric adjuster. FIG. 4 is a diagram showing timings of path selection, path metric addition, filter variable addition, and an oscillation detection block. FIG. 5 is an integrated block diagram of a path memory and a path selector. FIG. 6 is a block diagram of a module A alone. FIG. 7 is a block diagram of module B alone. FIG. 8 is a configuration diagram of a delta-sigma modulator. FIG. 9 shows a signal band gain Gm = 1.7 as NTF.
0th, 1st, 2nd, 3rd, 4th, 6th, 8th using a 5th Butterworth high-pass filter of 5th
FIG. 7 is a graph showing input DC levels and time until an oscillation state is reached for each of the next, twelfth, and trellis orders. FIG. 10 is a graph showing the frequency distribution of output noise in the 0th-order trellis order. FIG. 11 is a graph showing the frequency distribution of output noise in the second trellis order. FIG. 12 is a graph showing a frequency distribution of output noise at an eighth trellis order. [Explanation of Symbols] 1: Distributor 2 (2a to 2
d): arithmetic circuit 3: path metric adjuster 4 (4a-4)
d): path memory 5: path selector 6: path selection / path metric addition / filter variable addition / oscillation detection 7: digital filter 8: buffers 9, 9a to 9d: changeover switches 10a to 10d: "path metric" from the arithmetic circuit Extraction "block 11: module A 11a: module A # 1 11b: module A # 2 11c: module A # 1 buffer / 2-1 11d: module A # 1 buffer / 2 12: module B 12a: module B # T buffer 12b: module B # T buffer +1 12c: module B # T buffer / 2 + 2 12d: module A # T buffer / 2 + 1 13: adder / subtractor 14:
Quantizer 15: Feedback function D: Input terminal Q: Output terminal A, B ,: Input terminal from previous stage Y: Output terminal A / B #: Input terminal from module A CK: Clock input terminal

Claims (1)

【特許請求の範囲】 【請求項1】入力及び各サンプリング時間Tに対して出
力を有するノイズシェイピング変調器において、各サン
プリング時間Tに対して定義されるサンプリング時間T
以前の出力可能な状態の類別の各元に対して、それに含
まれるいくつかの出力候補の集合を、サンプリング時間
Tに関して帰納的に、入力と出力候補との距離に基づ
き、選択する手段と、選択された出力候補の集合の中か
ら最終出力を順次生成する手段とを有してなる出力可能
状態の類別の帰納的ネットワーク(トレリス)を備えた
ことを特徴とするトレリス型ノイズシェイピング変調
器。
Claims: 1. A noise shaping modulator having an input and an output for each sampling time T, a sampling time T defined for each sampling time T.
Means for selecting, for each element of the previous class of possible output states, a set of several output candidates contained therein, recursively with respect to the sampling time T, based on the distance between the input and output candidates; Means for sequentially generating a final output from a set of selected output candidates. A trellis type noise shaping modulator characterized by comprising a recursive network (trellis) of an output enabled type.
JP2001317384A 2001-10-15 2001-10-15 Trellis type noise shaping modulator Expired - Fee Related JP3636130B2 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001317384A JP3636130B2 (en) 2001-10-15 2001-10-15 Trellis type noise shaping modulator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001317384A JP3636130B2 (en) 2001-10-15 2001-10-15 Trellis type noise shaping modulator

Publications (2)

Publication Number Publication Date
JP2003124812A true JP2003124812A (en) 2003-04-25
JP3636130B2 JP3636130B2 (en) 2005-04-06

Family

ID=19135264

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001317384A Expired - Fee Related JP3636130B2 (en) 2001-10-15 2001-10-15 Trellis type noise shaping modulator

Country Status (1)

Country Link
JP (1) JP3636130B2 (en)

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6879275B1 (en) 2004-01-16 2005-04-12 Cirrus Logic, Inc. Signal processing with a look-ahead modulator having time weighted error values
US7009543B2 (en) 2004-01-16 2006-03-07 Cirrus Logic, Inc. Multiple non-monotonic quantizer regions for noise shaping
US7081843B2 (en) 2004-07-19 2006-07-25 Cirrus Logic, Inc. Overload protection for look-ahead delta sigma modulators
US7084798B2 (en) 2004-01-16 2006-08-01 Cirrus Logic, Inc. Look-ahead delta sigma modulators with quantizer input approximations
US7138934B2 (en) 2004-01-26 2006-11-21 Cirrus Logic, Inc. Pattern biasing for look-ahead delta sigma modulators
US7148830B2 (en) 2004-01-26 2006-12-12 Cirrus Logic, Inc. Look-ahead delta sigma modulator with pruning of output candidate vectors using quantization error minimization pruning techniques
US7170434B2 (en) 2004-01-16 2007-01-30 Cirrus Logic, Inc. Look-ahead delta sigma modulator with quantization using natural and pattern loop filter responses
US7187312B2 (en) 2004-01-16 2007-03-06 Cirrus Logic, Inc. Look-ahead delta sigma modulator having an infinite impulse response filter with multiple look-ahead outputs
US7196647B2 (en) 2004-01-16 2007-03-27 Cirrus Logic, Inc. Signal processing with look-ahead modulator noise quantization minimization
JP2007518376A (en) * 2004-01-16 2007-07-05 シーラス ロジック,インコーポレイテッド Signal processing using noise quantization minimization of look-ahead modulators.
WO2008044725A1 (en) * 2006-10-13 2008-04-17 Panasonic Corporation Semiconductor device having δς-type modulator, and semiconductor system
WO2014097959A1 (en) 2012-12-22 2014-06-26 株式会社Schaft Motor drive voltage control device and method for controlling motor drive voltage
WO2020039506A1 (en) * 2018-08-21 2020-02-27 Nec Corporation Communication apparatus and decoding method

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007518374A (en) * 2004-01-16 2007-07-05 シーラス ロジック,インコーポレイテッド Signal processing using look-ahead modulators with time-weighted error values
US7009543B2 (en) 2004-01-16 2006-03-07 Cirrus Logic, Inc. Multiple non-monotonic quantizer regions for noise shaping
JP2007518376A (en) * 2004-01-16 2007-07-05 シーラス ロジック,インコーポレイテッド Signal processing using noise quantization minimization of look-ahead modulators.
US7084798B2 (en) 2004-01-16 2006-08-01 Cirrus Logic, Inc. Look-ahead delta sigma modulators with quantizer input approximations
JP2007518377A (en) * 2004-01-16 2007-07-05 シーラス ロジック,インコーポレイテッド Look-ahead delta-sigma modulator with quantization using natural and pattern loop filter responses
US6879275B1 (en) 2004-01-16 2005-04-12 Cirrus Logic, Inc. Signal processing with a look-ahead modulator having time weighted error values
US7170434B2 (en) 2004-01-16 2007-01-30 Cirrus Logic, Inc. Look-ahead delta sigma modulator with quantization using natural and pattern loop filter responses
US7187312B2 (en) 2004-01-16 2007-03-06 Cirrus Logic, Inc. Look-ahead delta sigma modulator having an infinite impulse response filter with multiple look-ahead outputs
US7190294B2 (en) 2004-01-16 2007-03-13 Cirrus Logic, Inc. Jointly nonlinear delta sigma modulators
US7196647B2 (en) 2004-01-16 2007-03-27 Cirrus Logic, Inc. Signal processing with look-ahead modulator noise quantization minimization
US7148830B2 (en) 2004-01-26 2006-12-12 Cirrus Logic, Inc. Look-ahead delta sigma modulator with pruning of output candidate vectors using quantization error minimization pruning techniques
US7138934B2 (en) 2004-01-26 2006-11-21 Cirrus Logic, Inc. Pattern biasing for look-ahead delta sigma modulators
US7081843B2 (en) 2004-07-19 2006-07-25 Cirrus Logic, Inc. Overload protection for look-ahead delta sigma modulators
WO2008044725A1 (en) * 2006-10-13 2008-04-17 Panasonic Corporation Semiconductor device having δς-type modulator, and semiconductor system
US7868803B2 (en) 2006-10-13 2011-01-11 Panasonic Corporation Semiconductor device having ΔΣ modulator, and semiconductor system
WO2014097959A1 (en) 2012-12-22 2014-06-26 株式会社Schaft Motor drive voltage control device and method for controlling motor drive voltage
US9503013B2 (en) 2012-12-22 2016-11-22 Schaft Inc. Motor drive voltage control device and method for controlling motor drive voltage
US9882523B2 (en) 2012-12-22 2018-01-30 Schaft Inc. Motor drive voltage control device and method for controlling motor drive voltage
WO2020039506A1 (en) * 2018-08-21 2020-02-27 Nec Corporation Communication apparatus and decoding method
JP2021529452A (en) * 2018-08-21 2021-10-28 日本電気株式会社 Communication device and decryption method

Also Published As

Publication number Publication date
JP3636130B2 (en) 2005-04-06

Similar Documents

Publication Publication Date Title
US7009543B2 (en) Multiple non-monotonic quantizer regions for noise shaping
US6384761B1 (en) Second and higher order dynamic element matching in multibit digital to analog and analog to digital data converters
US20070018866A1 (en) Quantizer overload prevention for feed-back type delta-sigma modulators
EP1466412A1 (en) Method and apparatus for generating a pulse width modulated signal
JP3636130B2 (en) Trellis type noise shaping modulator
US7084798B2 (en) Look-ahead delta sigma modulators with quantizer input approximations
US9094033B1 (en) Quantization noise-shaping device
Swaminathan et al. A digital requantizer with shaped requantization noise that remains well behaved after nonlinear distortion
JP4649777B2 (en) Delta-sigma modulation apparatus and method, and digital signal processing apparatus and method
US6369733B1 (en) Method and system for operating two or more dynamic element matching (DEM) components with different power supplies for a delta-sigma modulator of an analog-to-digital converter
US7525455B2 (en) Coder apparatus for resonant power conversion and method
Yu et al. Adaptive quantisation for one-bit sigma-delta modulation
JPH073953B2 (en) Code converter
KR19980080475A (en) Signal processor
Friedman et al. A bit-slice architecture for sigma-delta analog-to-digital converters
JP2006528858A (en) Noise shaping apparatus and method with improved lossless compression and high audio quality for hi-fi audio
Abeysekera et al. Performance evaluation of 3rd order sigma-delta (/spl Sigma/-/spl utri/) modulators via FPGA implementation
JP3420134B2 (en) D / A conversion system and D / A conversion method
KR100878250B1 (en) Sigma-Delta Pulse Width Modulator and Sigma-Delta Modulator
Norsworthy Dynamic dithering of delta-sigma modulators
US10848176B1 (en) Digital delta-sigma modulator with non-recursive computation of residues
Sonika et al. Design and implementation of sigma–delta digital to analog converter
Zrilic et al. Simplified realisation of delta-sigma decoder
JP3154857B2 (en) Interpolated noise shaping quantizer and oversampling DA converter
JP2000078022A (en) Delta sigma modulation device and its method and digital signal processor

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041118

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041214

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041227

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080114

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110114

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120114

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130114

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140114

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees