JP2002100589A - Production method for semiconductor device - Google Patents

Production method for semiconductor device

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JP2002100589A
JP2002100589A JP2000287094A JP2000287094A JP2002100589A JP 2002100589 A JP2002100589 A JP 2002100589A JP 2000287094 A JP2000287094 A JP 2000287094A JP 2000287094 A JP2000287094 A JP 2000287094A JP 2002100589 A JP2002100589 A JP 2002100589A
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JP
Japan
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wafer
semiconductor wafer
semiconductor
reinforcing frame
adhesive tape
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Application number
JP2000287094A
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Japanese (ja)
Inventor
Haruo Amada
春男 天田
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Hitachi Ltd
Original Assignee
Hitachi Ltd
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Abstract

PROBLEM TO BE SOLVED: To enable thin finish working of a semiconductor wafer without cracking or chipping the semiconductor wafer and to form a metal electrode film on the back side of the semiconductor wafer without cracking or chipping the thinned semiconductor wafer, with which a semiconductor device is formed on the principal surface of the semiconductor wafer. SOLUTION: After the semiconductor device is formed on the principal surface of the semiconductor wafer, a wafer surface protecting adhesive tape with reinforcing frame is stuck onto the principal surface of the semiconductor wafer. In such a state, the back side of the semiconductor wafer is worked and the semiconductor wafer is finished to be thin.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、半導体ウエハの第1の主面(表面)
に半導体素子を形成し、前記表面に半導体素子を形成し
た半導体ウエハの第2の主面(裏面)を薄仕上げ加工す
る技術に適用して有効な技術に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device manufacturing technique, and more particularly, to a first principal surface (front surface) of a semiconductor wafer.
The present invention relates to a technique which is effective when applied to a technique of forming a semiconductor element on a surface of a semiconductor wafer and forming a second main surface (back side) of the semiconductor wafer having the semiconductor element formed on the front surface into a thin finish.

【0002】[0002]

【従来の技術】半導体装置を製造方法として、半導体ウ
エハ主面に半導体素子を形成した後、半導体ウエハ裏面
薄仕上げ加工し、半導体ウエハ裏面に半導体装置裏面電
極を形成する処理方法がある。更に、半導体装置として
機能させる半導体チップサイズに切断加工する方法があ
る。
2. Description of the Related Art As a method of manufacturing a semiconductor device, there is a processing method in which a semiconductor element is formed on a main surface of a semiconductor wafer, and then a semiconductor wafer rear surface is thin-finished to form a semiconductor device rear surface electrode on the semiconductor wafer rear surface. Further, there is a method of cutting into a semiconductor chip size to function as a semiconductor device.

【0003】最近、ICカードに代表されるように、薄
型パッケーシ゛に半導体装置(半導体チップ)を実装す
る要求が高まり、裏面電極なしメモリ系IC、LSIで
は、半導体チップ厚さ50μm厚が要求されている。
Recently, there has been an increasing demand for mounting a semiconductor device (semiconductor chip) on a thin package, as represented by an IC card, and a semiconductor chip having a thickness of 50 μm is required for a memory IC or LSI without a back electrode. I have.

【0004】一方、電気伝導キャリアを半導体チップの
厚さ方向に移動することで、半導体素子動作をするトラ
ンジスタ構造有する裏面電極を有する半導体装置におい
ても、半導体チップ厚さ100μm以下が要求されてい
る。例えば、特開平10−92778号公報(文献1)
がある。
On the other hand, a semiconductor device having a back electrode having a transistor structure that operates as a semiconductor element by moving an electrically conductive carrier in a thickness direction of a semiconductor chip is required to have a semiconductor chip thickness of 100 μm or less. For example, Japanese Patent Application Laid-Open No. 10-92778 (Document 1)
There is.

【0005】この文献1は、半導体ウエハ主面に半導体
素子を形成した半導体ウエハ裏面を薄仕上げ加工後に、
半導体ウエハ基板裏面から、電極を引き出す必要のある
半導体装置製造方法に関する。
[0005] This document 1 discloses a method of thinning a back surface of a semiconductor wafer in which semiconductor elements are formed on a main surface of the semiconductor wafer,
The present invention relates to a method for manufacturing a semiconductor device in which electrodes need to be drawn from the back surface of a semiconductor wafer substrate.

【0006】特に、半導体ウエハ径が大口径化し、半導
体ウエハ仕上げ厚さが100μm以下に薄型化した際に
発生する半導体ウエハ割れや、欠けの課題を解決する方
法に関する。
In particular, the present invention relates to a method for solving the problem of cracking or chipping of a semiconductor wafer which occurs when the diameter of the semiconductor wafer is increased and the finished thickness of the semiconductor wafer is reduced to 100 μm or less.

【0007】具体的には、半導体ウエハ裏面に金属電極
膜を蒸着後、その裏面電極膜に電気導電性粘着テープを
貼り付け、この電気導電性テープを貼り付けた状態で、
半導体チップサイズにダイシングする。
More specifically, after depositing a metal electrode film on the back surface of a semiconductor wafer, an electrically conductive adhesive tape is attached to the back electrode film, and in a state where the electrically conductive tape is attached,
Dicing to semiconductor chip size.

【0008】更に、この電気導電性テープを貼り付けた
状態で、半導体チップをダイボンディングすることを特
徴とする。
Further, the semiconductor chip is die-bonded in a state where the electric conductive tape is stuck.

【0009】半導体ウエハ裏面に金属電極膜を蒸着後
に、電気導電性テープを貼り付けた状態で、100μm
以下に薄型化した半導体ウエハをハンドリングできるこ
とから、薄型化した半導体ウエハの割れ欠けを防止でき
る。
After depositing a metal electrode film on the back surface of the semiconductor wafer, a 100 μm
Since the thinned semiconductor wafer can be handled as described below, cracking of the thinned semiconductor wafer can be prevented.

【0010】[0010]

【発明が解決しようとする課題】前記、文献1に記載さ
れた半導体装置製造方法は、薄型化された半導体ウエハ
裏面に金属電極膜を蒸着する処理工程から、ダイシン
グ、ダイボンディングする間の工程で、発生する半導体
ウエハ割れや欠けを防止できるが、半導体ウエハ裏面薄
仕上げ加工処理工程後から、半導体ウエハ裏面電極形成
処理工程までの半導体ウエハ割れや欠けの発生を防止す
ることはできない。
The method of manufacturing a semiconductor device described in Document 1 is a process from a process of depositing a metal electrode film on the back surface of a thinned semiconductor wafer to a process between dicing and die bonding. However, it is possible to prevent the semiconductor wafer from cracking or chipping, but it is impossible to prevent the semiconductor wafer from cracking or chipping after the semiconductor wafer back surface thinning processing step to the semiconductor wafer back surface electrode forming step.

【0011】本発明の目的は、半導体ウエハ割れや欠け
を発生させることなく、半導体ウエハを薄仕上げ加工す
る半導体装置製造方法を提供することにある。
An object of the present invention is to provide a method of manufacturing a semiconductor device for thinly processing a semiconductor wafer without cracking or chipping of the semiconductor wafer.

【0012】本発明の他の目的は、半導体ウエハ主面に
半導体素子を形成した薄型化された半導体ウエハに、割
れや欠けを発生させることなく、半導体ウエハ裏面に、
金属電極膜を形成する半導体装置製造方法を提供するこ
とにある。
Another object of the present invention is to provide a thin semiconductor wafer having semiconductor elements formed on the main surface of the semiconductor wafer without causing cracks or chipping on the back surface of the semiconductor wafer.
An object of the present invention is to provide a semiconductor device manufacturing method for forming a metal electrode film.

【0013】本発明の前記ならびに、その他の目的と新
規な特徴は、本明細書の記述及び添付図面により明らか
にする。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

【0014】[0014]

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次の通りである。
SUMMARY OF THE INVENTION Among the inventions disclosed in the present application, the outline of a representative one will be briefly described.
It is as follows.

【0015】第1の手段としては、半導体ウエハ主面に
半導体素子を形成した後、半導体ウエハ主面に補強枠
(補強フレーム)付きウエハ表面保護粘着テープ(補強
枠付きウエハ表面保護部材)を貼り付ける。この状態
で、半導体ウエハ裏面を加工し、半導体ウエハを薄仕上
げする。
As a first means, after a semiconductor element is formed on a main surface of a semiconductor wafer, an adhesive tape for protecting a wafer surface with a reinforcing frame (a reinforcing frame) (a wafer surface protecting member with a reinforcing frame) is attached to the main surface of the semiconductor wafer. wear. In this state, the back surface of the semiconductor wafer is processed, and the semiconductor wafer is thinly finished.

【0016】第2の手段としては、半導体ウエハ主面に
半導体素子を形成した後、半導体ウエハ主面に補強枠
(補強フレーム)付きウエハ表面保護粘着テープ(補強
枠付きウエハ表面保護部材)を貼り付ける。この状態
で、半導体ウエハ裏面を加工し、半導体ウエハを薄仕上
げする。
As a second means, after a semiconductor element is formed on a main surface of a semiconductor wafer, an adhesive tape for protecting a wafer surface with a reinforcing frame (a reinforcing frame) (a wafer surface protecting member with a reinforcing frame) is attached to the main surface of the semiconductor wafer. wear. In this state, the back surface of the semiconductor wafer is processed, and the semiconductor wafer is thinly finished.

【0017】さらに、補強枠(補強フレーム)付きウエ
ハ表面保護粘着テープ(補強枠付きウエハ表面保護部
材)を貼り付けた薄仕上げ半導体ウエハ裏面に、金属膜
を形成する。
Further, a metal film is formed on the back surface of the thin-finished semiconductor wafer to which the adhesive tape for protecting the wafer surface with a reinforcing frame (a reinforcing frame) (a wafer surface protecting member with a reinforcing frame) is attached.

【0018】第3の手段としては、半導体ウエハ主面に
半導体素子を形成した後、半導体ウエハ主面に補強枠
(補強フレーム)付きウエハ表面保護粘着テープ(補強
枠付きウエハ表面保護部材)を貼り付ける。この状態
で、半導体ウエハ裏面を加工し、半導体ウエハを薄仕上
げし、補強枠(補強フレーム)付きウエハ表面保護粘着
テープ(補強枠付きウエハ表面保護部材)を貼り付けた
薄仕上げ半導体ウエハ裏面に、金属膜を形成する。
As a third means, after semiconductor elements are formed on the main surface of the semiconductor wafer, an adhesive tape for protecting the wafer surface with a reinforcing frame (a reinforcing frame) (a wafer surface protecting member with a reinforcing frame) is attached to the main surface of the semiconductor wafer. wear. In this state, the back surface of the semiconductor wafer is processed, the semiconductor wafer is thinly finished, and the wafer surface protection adhesive tape with the reinforcing frame (reinforcement frame) (the wafer surface protection member with the reinforcement frame) is attached to the thinly finished semiconductor wafer back surface. A metal film is formed.

【0019】さらに、薄仕上げ半導体ウエハ主面に補強
枠付きウエハ表面保護粘着テープ(補強枠付きウエハ表
面保護部材)を貼り付けた状態で、薄仕上げ半導体ウエ
ハ裏面に補強枠付きチップ分離粘着テープを貼り付け
る。
Further, with a wafer surface protective adhesive tape with a reinforcing frame (a wafer surface protective member with a reinforcing frame) attached to the main surface of the thin-finished semiconductor wafer, a chip separating adhesive tape with a reinforcing frame is attached to the back surface of the thin-finished semiconductor wafer. paste.

【0020】薄仕上げ半導体ウエハ裏面に貼り付けた補
強枠付きチップ分離粘着テープの粘着力を、薄仕上げ半
導体ウエハ主面に貼り付けた補強枠付き表面保護粘着テ
ープ(補強枠付きウエハ表面保護部材)の粘着力より、
強い粘着力で構成する。
The adhesive strength of the chip-separating adhesive tape with a reinforcing frame attached to the back surface of the thin-finished semiconductor wafer is compared with the surface protective adhesive tape with a reinforcing frame attached to the main surface of the thin-finished semiconductor wafer (wafer surface protecting member with reinforcing frame) Than the adhesive strength of
Construct with strong adhesive strength.

【0021】この状態で、薄仕上げ半導体ウエハ裏面に
補強枠付きチップ分離粘着テープを粘着させ、補強枠付
き表面保護粘着テープ(補強枠付きウエハ表面保護部
材)を、薄仕上げ半導体ウエハ主面から剥離する。
In this state, a chip separation adhesive tape with a reinforcing frame is adhered to the back surface of the thin-finished semiconductor wafer, and the surface protective adhesive tape with a reinforcing frame (wafer surface protecting member with a reinforcing frame) is peeled off from the main surface of the thin-finished semiconductor wafer. I do.

【0022】第4の手段としては、前記第3の手段の補
強枠付き表面保護粘着テープ(補強枠付きウエハ表面保
護部材)を、薄仕上げ半導体ウエハ主面から剥離後、薄
仕上げ半導体ウエハ裏面に補強枠付きチップ分離粘着テ
ープ貼り付けた状態で、半導体ウエハ表面の半導体チッ
プ分離エリアを分離加工する。
As a fourth means, the surface protective adhesive tape with a reinforcing frame of the third means (wafer surface protecting member with a reinforcing frame) is peeled off from the main surface of the thin-finished semiconductor wafer and then applied to the back surface of the thin-finished semiconductor wafer. The semiconductor chip separation area on the surface of the semiconductor wafer is separated and processed with the chip separation adhesive tape with the reinforcing frame attached.

【0023】前述した第1の手段によれば、半導体素子
を形成した半導体ウエハ主面に、補強枠(補強フレー
ム)付きウエハ表面保護粘着テープ(補強枠付き表面保
護部材)を貼り付けた状態で、半導体ウエハ裏面を薄仕
上げ加工できる。
According to the above-described first means, a wafer surface protection adhesive tape (a surface protection member with a reinforcement frame) with a reinforcement frame (reinforcement frame) is adhered to the main surface of the semiconductor wafer on which the semiconductor elements are formed. In addition, the semiconductor wafer back surface can be thin-finished.

【0024】この結果、半導体ウエハ薄仕上げ加工後
に、半導体ウエハの反り量や、撓み量を補強枠付き表面
保護粘着テープ(補強枠付き表面保護部材)で補正でき
ると共に、半導体ウエハの剛性を高めることができる。
As a result, after the semiconductor wafer is thin-finished, the amount of warpage and the amount of bending of the semiconductor wafer can be corrected by the surface protection adhesive tape with the reinforcement frame (the surface protection member with the reinforcement frame), and the rigidity of the semiconductor wafer can be increased. Can be.

【0025】さらに、薄仕上げ加工した半導体ウエハを
ハンドリングする方法は、補強枠付きウエハ表面保護粘
着テープ(補強枠付き表面保護部材)を介した、半導体
ウエハハンドリング方法となり、半導体ウエハに割れや
欠けを発生させることなく、半導体ウエハを薄仕上げ加
工することができる。
Further, a method of handling a thin-finished semiconductor wafer is a semiconductor wafer handling method via a wafer surface protective adhesive tape with a reinforcing frame (a surface protective member with a reinforcing frame). The semiconductor wafer can be thin-finished without generation.

【0026】前述した第2の手段によれば、半導体素子
を形成した半導体ウエハ主面に、補強枠付きウエハ表面
保護粘着テープ(補強枠付き表面保護部材)を貼り付け
た状態で、半導体ウエハ裏面を薄仕上げ加工し、半導体
ウエハ裏面に金属膜を形成することができる。
According to the above-described second means, the semiconductor wafer back surface is adhered to the semiconductor wafer main surface on which the semiconductor elements are formed, and the wafer surface protection adhesive tape with the reinforcement frame (surface protection member with the reinforcement frame) is adhered to the back surface. Can be thinned to form a metal film on the back surface of the semiconductor wafer.

【0027】この結果、半導体ウエハ薄仕上げ加工後、
薄仕上げ半導体ウエハ裏面に金属膜を形成後に、半導体
ウエハの反り量や、撓み量を、補強枠付きウエハ表面保
護粘着テープ(補強枠表面保護部材)で補正できると共
に、半導体ウエハの剛性を高めることができる。
As a result, after the semiconductor wafer thin finishing,
After forming a metal film on the back surface of a thin-finished semiconductor wafer, the amount of warpage or bending of the semiconductor wafer can be corrected with a wafer surface protection adhesive tape with a reinforcement frame (reinforcement frame surface protection member) and the rigidity of the semiconductor wafer is increased. Can be.

【0028】さらに、薄仕上げ加工した半導体ウエハ、
若しくは、薄仕上げ加工し、裏面に金属膜を形成した半
導体ウエハをハンドリングする方法は、補強枠付きウエ
ハ表面保護粘着テープ(補強枠付き表面保護部材)を介
した、半導体ウエハハンドリング方法となり、半導体ウ
エハ割れや欠けを発生させることなく、半導体ウエハを
薄仕上げ加工することができる。
Further, a semiconductor wafer which has been thin-finished,
Alternatively, a method of handling a semiconductor wafer having a thin finish and a metal film formed on the back surface is a semiconductor wafer handling method via a wafer surface protective adhesive tape with a reinforcing frame (a surface protective member with a reinforcing frame). The semiconductor wafer can be thin-finished without cracking or chipping.

【0029】前述した第3の手段によれば、薄仕上げ加
工後の半導体ウエハ、若しくは、薄仕上げ加工し、裏面
に金属膜を形成した半導体ウエハの半導体素子面に、補
強枠付きウエハ表面保護粘着テープ(補強枠付き表面保
護部材)を貼り付けた状態で、補強枠付きウエハ表面保
護粘着テープの粘着力より、粘着力の強い、補強枠付き
チップ分離粘着テープを半導体ウエハ裏面に貼り付け
る。
According to the above-described third means, the wafer surface protective adhesive with a reinforcing frame is applied to the semiconductor element surface of the semiconductor wafer after the thin finish processing or the semiconductor wafer having the thin finish processing and the metal film formed on the back surface. With the tape (surface protection member with reinforcing frame) attached, a chip-separating adhesive tape with a reinforcing frame, which has a stronger adhesive strength than the adhesive force of the wafer surface protective adhesive tape with a reinforcing frame, is attached to the back surface of the semiconductor wafer.

【0030】この補強枠付きチップ分離粘着テープを半
導体ウエハ裏面に貼り付けた状態で、半導体ウエハ素子
面に貼り付けた補強枠付きウエハ表面保護粘着テープを
剥離する。
With the chip-separating pressure-sensitive adhesive tape with a reinforcing frame attached to the back surface of the semiconductor wafer, the wafer surface protective adhesive tape with the reinforcing frame attached to the semiconductor wafer element surface is peeled off.

【0031】この結果、薄仕上げ加工後の半導体ウエ
ハ、若しくは、薄仕上げ加工し、裏面に金属膜を形成し
た半導体ウエハの素子面から、補強枠付きウエハ表面保
護粘着テープ(補強枠付き表面保護部材)を剥離する際
に、補強枠付きチップ分離粘着テープが、補強材とな
り、半導体ウエハに割れや欠けを発生させることなく、
補強枠付きウエハ表面保護粘着テープを剥離することが
できる。
As a result, a wafer surface protective adhesive tape with a reinforcing frame (a surface protecting member with a reinforcing frame) is applied from the element surface of the semiconductor wafer after the thin finishing or the semiconductor wafer having the thin finishing and the metal film formed on the back surface. ) Is peeled off, the chip-separating adhesive tape with a reinforcing frame becomes a reinforcing material, and does not cause cracking or chipping of the semiconductor wafer.
The wafer surface protection adhesive tape with a reinforcing frame can be peeled off.

【0032】前述した第4の手段によれば、割れ、欠け
のない状態で、薄仕上げ加工後の半導体ウエハ、若しく
は、薄仕上げ加工し、裏面に金属膜を形成した半導体ウ
エハ裏面に、補強枠付きチップ分離粘着テープが貼り付
けられ、半導体ウエハ表面の半導体チップ分離エリアを
分離加工することから、割れ、欠けのない、品質のよい
半導体チップが分離できる。
According to the above-described fourth means, the semiconductor wafer after the thin finishing or the semiconductor wafer on which the thin finishing is performed and the metal film is formed on the back surface in a state where there is no crack or chip is provided with the reinforcing frame. Since the chip-separating adhesive tape is attached and the semiconductor chip separation area on the surface of the semiconductor wafer is separated and processed, high-quality semiconductor chips having no cracks or chips can be separated.

【0033】以下、本発明について、図面を参照して実
施の形態(実施例)とともに詳細に説明する。なお、実
施の形態(実施例)を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。
Hereinafter, the present invention will be described in detail together with embodiments (examples) with reference to the drawings. In all the drawings for describing the embodiments (examples), those having the same functions are denoted by the same reference numerals, and their repeated description will be omitted.

【0034】[0034]

【発明の実施の形態】(実施例1)本実施例1において
は、特に限定されないが、例えば半導体装置裏面にAu
電極膜を有する半導体素子を内蔵した半導体ウエハの製
造方法に本発明を適用した場合について説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS (Embodiment 1) In this embodiment 1, although not particularly limited, for example, Au
A case in which the present invention is applied to a method for manufacturing a semiconductor wafer incorporating a semiconductor element having an electrode film will be described.

【0035】図1は、その工程の処理フロー図を示し、
図2は、半導体ウエハ素子面保護形態要部断面図〔枠付
きウエハ表面保護テープ貼り付け工程(図1の工程10
2)〕、図3は、枠付きウエハ表面保護テープ貼り付け
状態のウエハ裏面研削加工概要図〔ウエハ裏面研削加工
工程(図1の工程103)〕、図4は、枠付きウエハ表
面保護テープ貼り付け状態での、枚葉スピンウエットエ
ッチング方法によるウエハ裏面研削加工歪除去概要図
〔ウエハ裏面研削加工歪除去工程(図1の工程10
4)〕、図5は、枠付きウエハ表面保護テープ貼り付け
状態での、ウエハ裏面電極膜の形成概略図〔ウエハ裏面
電極膜形成工程(図1の工程105)〕を示す。
FIG. 1 shows a processing flow chart of the process.
FIG. 2 is a cross-sectional view of a main part of a semiconductor wafer element surface protection form [step of attaching a framed wafer surface protection tape (step 10 in FIG. 1).
2)], FIG. 3 is a schematic view of a wafer back surface grinding process in a state where a framed wafer surface protection tape is attached [Wafer back surface grinding process step (step 103 in FIG. 1)], and FIG. Schematic diagram of wafer back surface grinding process distortion removal by a single wafer spin wet etching method in the attached state [wafer back surface grinding process distortion removal process (step 10 in FIG. 1).
4)], FIG. 5 shows a schematic view of the formation of the wafer back surface electrode film in a state where the framed wafer surface protection tape is stuck [wafer back surface electrode film formation step (step 105 in FIG. 1)].

【0036】図1を参照して、半導体装置の製造工程の
フロー概要を説明すると、以下の通りである。
The outline of the flow of the manufacturing process of the semiconductor device will be described below with reference to FIG.

【0037】前記半導体ウエハ表面半導体素子形成工程
101は、半導体ウエハ主面から内部に不純物を拡散さ
せ、その主面上に絶縁膜や導電膜を形成することによっ
て、半導体ウエハ主面に半導体素子を形成する。
In the step 101 for forming semiconductor elements on the surface of the semiconductor wafer, the semiconductor elements are formed on the main surface of the semiconductor wafer by diffusing impurities from the main surface of the semiconductor wafer and forming an insulating film or a conductive film on the main surface. Form.

【0038】前記枠付きウエハ表面保護テープ貼り付け
工程102は、半導体素子を形成した半導体ウエハ主面
に、補強枠付きウエハ表面保護テープを貼り付ける。
In the step of attaching a wafer surface protective tape with frame 102, a wafer surface protective tape with a reinforcing frame is attached to the main surface of the semiconductor wafer on which the semiconductor elements are formed.

【0039】前記ウエハ裏面研削加工工程103は、補
強枠付きウエハ表面保護テープを貼り付けた状態で、半
導体ウエハ裏面を研削加工し、半導体ウエハを薄仕上げ
加工する。
In the wafer back surface grinding step 103, the semiconductor wafer back surface is ground in a state where the wafer surface protection tape with the reinforcing frame is stuck, and the semiconductor wafer is thinned.

【0040】前記ウエハ裏面研削加工歪除去工程104
は、補強枠付きウエハ表面保護テープ貼り付けた状態
で、半導体ウエハ裏面研削加工歪み層を除去する。
The wafer back surface grinding distortion removal step 104
Removes the strained layer on the back side of the semiconductor wafer grinding process with the wafer surface protection tape with the reinforcing frame attached.

【0041】前記ウエハ裏面電極膜形成工程105は、
補強枠付きウエハ表面保護テープ貼り付け状態で、研削
加工歪み層除去した半導体ウエハ裏面に裏面電極膜を形
成する。
The wafer back side electrode film forming step 105 includes:
A back surface electrode film is formed on the back surface of the semiconductor wafer from which the grinding processing distortion layer has been removed while the wafer surface protection tape with the reinforcing frame is attached.

【0042】前述した半導体ウエハ素子面に、補強枠付
きウエハ表面保護テープを貼り付けた状態で、一連の処
理により、半導体素子を形成した半導体ウエハを薄仕上
げ加工し、半導体裏面に電極を形成できる。
In a state where the wafer surface protection tape with the reinforcing frame is adhered to the above-described semiconductor wafer element surface, the semiconductor wafer on which the semiconductor elements are formed is thin-finished by a series of processes, whereby electrodes can be formed on the back surface of the semiconductor. .

【0043】図2を参照して、本実施例1の半導体ウエ
ハ素子面の保護形態(図1の工程101)について説明
する。
With reference to FIG. 2, a description will be given of a mode of protecting the semiconductor wafer element surface (step 101 in FIG. 1) according to the first embodiment.

【0044】半導体素子形成ウエハ201の半導体素子
形成面202に、例えばセラミックス材で構成したセラ
ミック製補強枠203に貼り付けられた耐熱性保護粘着
テープ204を貼り付ける。
A heat-resistant protective adhesive tape 204 attached to a ceramic reinforcing frame 203 made of, for example, a ceramic material is attached to the semiconductor element forming surface 202 of the semiconductor element forming wafer 201.

【0045】耐熱性保護粘着テープ204としては、例
えば、三井化学株式会社製イクロステープ型式SB-6
0P-CN-PT2〔基材;ポリエステル系樹脂、粘着
剤;アクリル系粘着剤〕を用いる。このイクロステープ
型式SB-60P-CN-PT2テープは耐熱温度200
℃ある。但し、この耐熱性保護粘着テープ204は、イ
クロステープ型式SB-60P-CN-PT2に限定され
ることはない。
Examples of the heat-resistant protective adhesive tape 204 include, for example, Icross tape model SB-6 manufactured by Mitsui Chemicals, Inc.
0P-CN-PT2 [base material: polyester resin, adhesive; acrylic adhesive] is used. This cross tape type SB-60P-CN-PT2 tape has a heat resistance temperature of 200
° C. However, the heat-resistant protective adhesive tape 204 is not limited to the cloth tape type SB-60P-CN-PT2.

【0046】図3を参照して、補強枠付きウエハ表面保
護テープ貼り付け状態のウエハ裏面研削加工概要(図1
の工程103)について説明する。
Referring to FIG. 3, an outline of the wafer back surface grinding process (FIG.
Step 103) will be described.

【0047】構成から説明すると、補強枠203付き保
護粘着テープ204ごと裏面研削前の半導体素子形成ウ
エハ201を真空吸着し、回転するウエハ真空吸着回転
テーブル301と半導体素子形成ウエハ201の裏面を
研削加工する回転研削砥石302から構成されている。
To explain the structure, the semiconductor device forming wafer 201 before grinding the back surface together with the protective adhesive tape 204 with the reinforcing frame 203 is vacuum-sucked, and the rotating wafer vacuum suction rotary table 301 and the back surface of the semiconductor device forming wafer 201 are ground. The rotating grinding wheel 302 is formed.

【0048】次に、半導体素子形成ウエハ201の裏面
を研削する方法について説明する。図2に示す半導体ウ
エハ素子面保護形態で、補強枠203付き保護粘着テー
プ204に貼り付けた半導体素子形成ウエハ201を、
補強枠203付き保護粘着テープ204ごと、ウエハ真
空吸着テーブル301に真空吸着する。この状態で、ウ
エハ真空吸着テーブル301を低速回転(毎分20〜6
00回転)させながら、研削砥石302を高速回転(毎
分3000〜6000回転)させて、半導体素子形成ウ
エハ201の裏面を研削加工する。
Next, a method of grinding the back surface of the semiconductor element forming wafer 201 will be described. In the semiconductor wafer element surface protection mode shown in FIG. 2, the semiconductor element formation wafer 201 attached to the protective adhesive tape 204 with the reinforcing frame 203 is
The entire protective adhesive tape 204 with the reinforcing frame 203 is vacuum-sucked to the wafer vacuum suction table 301. In this state, the wafer vacuum suction table 301 is rotated at a low speed (20 to 6 per minute).
Then, the grinding wheel 302 is rotated at a high speed (3000 to 6000 revolutions per minute) to grind the back surface of the semiconductor element forming wafer 201.

【0049】開示していないが、半導体素子形成ウエハ
201の裏面研削加工時に発生する研削加工熱は、純水
を半導体素子形成ウエハ201に作用させて除去しなが
ら研削加工を行う。
Although not disclosed, the grinding heat generated at the time of grinding the back surface of the semiconductor element forming wafer 201 is removed while the pure water acts on the semiconductor element forming wafer 201 to remove the same.

【0050】図4を参照して、枠付きウエハ表面保護テ
ープ貼り付け状態での、枚葉スピンウエットエッチング
方法によるウエハ裏面研削加工歪除去概要(図1の工程
104)について説明する。
Referring to FIG. 4, a description will be given of an outline (step 104 of FIG. 1) of grinding distortion removal on the back surface of the wafer by the single wafer spin wet etching method in a state where the wafer surface protection tape with a frame is attached.

【0051】構成から説明すると、補強枠203付き保
護粘着テープ204ごと裏面研削後の半導体素子形成ウ
エハ201を真空吸着し、回転するウエハ真空吸着スピ
ンチャック401と、半導体素子形成ウエハ201の裏
面研削面をウエットエッチング加工するエッチング液4
03を滴下するエッチング液滴下ノズル402より構成
される。
The structure of the protective adhesive tape 204 with the reinforcing frame 203 is vacuum-sucked on the back side of the semiconductor device-formed wafer 201 after grinding, and the rotating wafer vacuum suction spin chuck 401 is rotated. Liquid 4 for wet etching
It is composed of an etching liquid drop nozzle 402 for dropping the liquid crystal 03.

【0052】次に、スピンウエットエッチング方法によ
るウエハ裏面研削加工歪除去方法について説明する。
Next, a description will be given of a method of removing distortion from grinding the back surface of a wafer by a spin wet etching method.

【0053】図3で説明した、補助枠付きウエハ表面保
護テープ貼り付け状態で研削薄仕上げ加工した半導体素
子形成ウエハ201を、補強枠203付き保護粘着テー
プ204ごと、ウエハ真空吸着スピンチャック401に
真空吸着する。この状態で、ウエハ真空吸着スピンチャ
ック401を毎分200〜500回転程に回転させなが
ら、エッチング液滴下ノズル402より、半導体素子形
成ウエハ201の裏面研削面にエッチング液403を滴
下し、研削歪み層をエッチング加工除去する。エッチン
グ液としては、例えば、半導体素子形成ウエハ201が
Si系では、フッ酸と硝酸の混合薬液を用い、GaAs
系では、アンモニアと過酸化水素水の混合薬液を用い
る。
The semiconductor element-formed wafer 201, which has been subjected to the grinding and thin finish processing with the wafer surface protection tape with the auxiliary frame described in FIG. 3 attached, is vacuum-adhered to the wafer vacuum suction spin chuck 401 together with the protective adhesive tape 204 with the reinforcement frame 203. Adsorb. In this state, while rotating the wafer vacuum suction spin chuck 401 at about 200 to 500 revolutions per minute, the etching liquid 403 is dropped from the etching liquid drop nozzle 402 onto the ground surface of the back surface of the semiconductor element forming wafer 201 to form a grinding strain layer. Is removed by etching. As the etching solution, for example, when the semiconductor element forming wafer 201 is Si-based, a mixed chemical solution of hydrofluoric acid and nitric acid is used,
In the system, a mixed chemical solution of ammonia and hydrogen peroxide solution is used.

【0054】半導体素子形成ウエハ201の研削加工歪
み層エッチング加工除去後、開示していない、エッチ液
滴下ノズル402相当の純水供給ノズルより、純水を半
導体素子形成ウエハ201のエッチング加工面に供給
し、半導体素子形成ウエハ201を水洗する。水洗完了
後、ウエハ真空吸着スピンチャック401を毎分200
0〜3000回転に回転し、回転乾燥する。
After the grinding process of the semiconductor element forming wafer 201 and the removal of the strained layer by etching, pure water is supplied to the etching processing surface of the semiconductor element forming wafer 201 from a not-shown pure water supply nozzle corresponding to the etch liquid drop nozzle 402. Then, the semiconductor element forming wafer 201 is washed with water. After the completion of the water washing, the wafer vacuum suction spin chuck 401 is moved to 200 / min.
Spin at 0-3000 rpm and spin dry.

【0055】図5を参照して、枠付きウエハ表面保護テ
ープ貼り付け状態での、ウエハ裏面電極膜形成概要(図
5の工程105)について説明する。
With reference to FIG. 5, the outline of the formation of the electrode film on the back surface of the wafer (step 105 in FIG. 5) in the state where the wafer surface protection tape with the frame is stuck will be described.

【0056】構成から説明すると、補強枠203付き保
護粘着テープ204ごと裏面研削歪み層除去後の半導体
素子形成ウエハ201を冷却し、正電位を印加する冷却
機能付きアノード電極501、補強枠203付き保護粘
着テープ204ごと裏面研削歪み層除去後の半導体素子
形成ウエハ201を冷却機能付きアノード電極501に
押えつける、ウエハ押え502が構成されている。
The structure will be described. The protective adhesive tape 204 with the reinforcing frame 203 and the semiconductor element forming wafer 201 after the removal of the back grinding strain layer are cooled and the anode electrode 501 with a cooling function for applying a positive potential and the protective frame with the reinforcing frame 203 are applied. A wafer holder 502 is configured to hold the semiconductor element-formed wafer 201 together with the adhesive tape 204 after removal of the back grinding strain layer against the anode electrode 501 having a cooling function.

【0057】さらに、負電位を印加するカソード電極5
03には、裏面研削歪み層除去後の半導体素子形成ウエ
ハ201裏面に裏面電極膜を形成するAUターゲット5
04が設けられている。冷却機能付きアノード電極50
1とカソード電極503間には直流電源505が接続さ
れ、高電圧が印加される。
Further, a cathode electrode 5 for applying a negative potential
03, an AU target 5 for forming a back electrode film on the back surface of the semiconductor element forming wafer 201 after the removal of the back grinding strain layer.
04 is provided. Anode electrode 50 with cooling function
1 and a cathode electrode 503, a DC power supply 505 is connected, and a high voltage is applied.

【0058】一方、スパッタ室507は、開示していな
い真空ポンプにより、真空排気508され、10-5〜1
-6Pa台の高真空状態に保たれ、開示していないガス
供給装置より、スパッタ室507にArガス509が供
給される。
On the other hand, the sputtering chamber 507 is evacuated 508 by a vacuum pump (not shown), and 10 -5 to 1 -5.
An Ar gas 509 is supplied to the sputtering chamber 507 from a gas supply device (not shown) while maintaining a high vacuum of about 0 −6 Pa.

【0059】次に、枠付きウエハ表面保護テープ貼り付
け状態での、ウエハ裏面電極膜形成方法について説明す
る。
Next, a description will be given of a method of forming an electrode film on the back surface of a wafer in a state where the wafer surface protection tape with a frame is attached.

【0060】図4で説明した、研削歪み層除去後の半導
体素子形成ウエハ201を、補強枠203付き保護粘着
テープ204ごと、冷却機能付きアノード電極501
に、ウエハ押え502により、押え付け固定する。
The semiconductor element-formed wafer 201 after the removal of the grinding strain layer described with reference to FIG. 4 is placed on the protective adhesive tape 204 with the reinforcing frame 203 together with the anode electrode 501 with a cooling function.
Then, the wafer is pressed and fixed by the wafer press 502.

【0061】尚、補強枠203、保護テープ204は、
冷却機能付きアノード電極501により、常に、保護テ
ープ204の耐熱温度以下に常に制御される。例えば、
保護テープ204として、三井化学株式会社製イクロス
テープ型式SB-60P-CN-PT2〔基材;ポリエス
テル系樹脂、粘着剤;アクリル系粘着剤〕を用いる場合
は、このイクロステープ型式SB-60P-CN-PT2
テープの耐熱温度200℃以下に制御する。
The reinforcing frame 203 and the protective tape 204 are
By the anode electrode 501 with the cooling function, the temperature is always controlled to be equal to or lower than the heat resistant temperature of the protective tape 204. For example,
When using a cross tape type SB-60P-CN-PT2 manufactured by Mitsui Chemicals, Inc. (base material: polyester resin, adhesive; acrylic adhesive) as the protective tape 204, use this tape type SB-60P -CN-PT2
The heat resistance temperature of the tape is controlled to 200 ° C. or less.

【0062】この状態で、スパッタ室507を真空排気
508し、高真空(10-5〜10-6Pa)状態でガス出
しを行う、ガス出し後、Arガス509を供給し、直流
電源505より、冷却機能付きアノード電極501、カ
ソード電極503に高電圧を印加し、プラズマ放電さ
せ、正イオン化したArガス509が、負電位Auター
ゲット504に衝突し、Au原子がスパッタリングさ
れ、正電位研削歪み層除去後の半導体素子形成ウエハ2
01の裏面に吸着され、Au膜が成膜される。
In this state, the sputtering chamber 507 is evacuated 508 and gas is discharged under a high vacuum (10 −5 to 10 −6 Pa). After the gas is discharged, an Ar gas 509 is supplied. A high voltage is applied to the anode electrode 501 and the cathode electrode 503 having a cooling function to cause plasma discharge, and the positively ionized Ar gas 509 collides with the negative potential Au target 504, and Au atoms are sputtered, and the positive potential grinding strain layer is formed. Semiconductor element formation wafer 2 after removal
01, and an Au film is formed.

【0063】(実施例2)本実施例2においては、特に
限定されないが、例えば縦型パワーMOSFET(Meta
l Oxide Semiconductor Field Effect Transistor)の
製造方法に本発明を適用した場合について説明する。
Embodiment 2 In this embodiment 2, although not particularly limited, for example, a vertical power MOSFET (Meta
l A case where the present invention is applied to a method of manufacturing an Oxide Semiconductor Field Effect Transistor) will be described.

【0064】図6は、図1の半導体装置製造工程中にお
ける半導体ウエハ要部断面図(図1の工程101)を示
し、図7は、図6に続く図1の半導体装置製造工程中に
おける半導体ウエハ要部断面図(図1の工程103)、
図8は、図7に続く図1の半導体装置製造工程中におけ
る半導体ウエハ要部断面図(図1の工程105)を示
す。
FIG. 6 is a cross-sectional view of a main part of the semiconductor wafer (step 101 in FIG. 1) during the semiconductor device manufacturing process of FIG. 1. FIG. Sectional view of a main part of the wafer (step 103 in FIG. 1);
8 shows a cross-sectional view of a main part of the semiconductor wafer (process 105 in FIG. 1) in the manufacturing process of the semiconductor device in FIG. 1 subsequent to FIG.

【0065】図6に示すように、半導体ウエハ1は、例
えばn-型のシリコン単結晶からなり、その半導体素子
形成面には、複数の半導体チップ形成領域が規則的に配
置され、各半導体チップには、例えば、縦型のnチャン
ネル・パワーMOSFETQVが形成されている。
As shown in FIG. 6, the semiconductor wafer 1 is made of, for example, n-type silicon single crystal, and a plurality of semiconductor chip formation regions are regularly arranged on the semiconductor element formation surface. For example, a vertical n-channel power MOSFET QV is formed.

【0066】このパワーMOSFETQVは、キャリア
が半導体ウエハ1の厚さ方向に移動することで動作する
素子であり、この段階では、p型の半導体領域18、1
9、n+型の半導体領域20、ゲート絶縁膜3及びゲー
ト電極4を有している。最も深い位置まで不純物が分布
するp型の半導体領域18とそれよりも浅く、かつ、平
面的にゲート電極4の一部に重なるように形成されたp
型の半導体領域19とは、パワーMOSFETQVのチ
ャンネル領域となる領域である。
The power MOSFET QV is an element that operates by moving carriers in the thickness direction of the semiconductor wafer 1. At this stage, the p-type semiconductor regions 18, 1
9, an n + -type semiconductor region 20, a gate insulating film 3, and a gate electrode 4. A p-type semiconductor region 18 in which impurities are distributed to the deepest position, and a p-type semiconductor region 18 formed so as to be shallower than it and to partially overlap gate electrode 4 in a plane.
The type semiconductor region 19 is a region that becomes a channel region of the power MOSFET QV.

【0067】このp型の半導体領域18、19には、例
えばホウ素が含有され、互いに電気的に接続されてい
る。p型の半導体領域19の領域内において、ゲート電
極4の端部下方の近傍には、n+型の半導体領域20が
形成されている。このn+型の半導体領域20は、パワ
ーMOSFETQVのソース領域を形成する。このn+
型の半導体領域20には、例えば、リンまたはヒ素が含
有されている。
The p-type semiconductor regions 18 and 19 contain, for example, boron and are electrically connected to each other. In the region of the p-type semiconductor region 19, an n + -type semiconductor region 20 is formed near the lower portion of the end of the gate electrode 4. This n + type semiconductor region 20 forms the source region of the power MOSFET QV. This n +
The type semiconductor region 20 contains, for example, phosphorus or arsenic.

【0068】なお、パワーMOSFETQVのドレイン
領域は、半導体ウエハ1自体のn-型領域とそれよりも
下層(半導体ウエハ1の裏面側)に、後ほど形成される
n+型の半導体領域とにより形成される。ゲート絶縁膜
3及びゲート電極4は、前記実施例1の形態と同じであ
り省略する。
The drain region of the power MOSFET QV is formed by an n − type region of the semiconductor wafer 1 itself and an n + type semiconductor region to be formed below it (on the back side of the semiconductor wafer 1). You. The gate insulating film 3 and the gate electrode 4 are the same as those in the first embodiment and will not be described.

【0069】半導体ウエハ1の主面上には、例えば、酸
化シリコン膜からなる層間絶縁膜8aが形成されてお
り、これにより、ゲート電極4が被覆されている。層間
絶縁膜8a上には、第1層配線9aが形成されている。
この第1層配線9aは層間絶縁膜8aに穿孔された接続
孔10aを通じてp型の半導体領域19及びn+型の半
導体領域20と電気的に接続されている。層間絶縁膜8
a上には、前延した表面保護膜11が被覆され、第1層
配線9aが覆われている。
On the main surface of the semiconductor wafer 1, an interlayer insulating film 8a made of, for example, a silicon oxide film is formed, thereby covering the gate electrode 4. The first layer wiring 9a is formed on the interlayer insulating film 8a.
The first layer wiring 9a is electrically connected to a p-type semiconductor region 19 and an n + -type semiconductor region 20 through a connection hole 10a formed in the interlayer insulating film 8a. Interlayer insulating film 8
On a, a surface protection film 11 extending forward is covered, and a first layer wiring 9a is covered.

【0070】表面保護膜11の一部には開口部が形成さ
れており、その開口部から露出される第1層配線9aの
領域がボンディングパッドBPとなっている(図1の工
程101)。
An opening is formed in a part of the surface protection film 11, and a region of the first layer wiring 9a exposed from the opening serves as a bonding pad BP (Step 101 in FIG. 1).

【0071】続いて、図7に示すように、半導体ウエハ
1の半導体素子形成面に補強フレーム付きウエハ表面保
護粘着テープ13を貼り付ける(図1の工程102)。
Subsequently, as shown in FIG. 7, a wafer surface protective adhesive tape 13 with a reinforcing frame is attached to the semiconductor element forming surface of the semiconductor wafer 1 (step 102 in FIG. 1).

【0072】この補強枠(補強フレーム)付きウエハ表
面保護粘着テープ13を貼付ける方法の一例としては、
図2と同様に、半導体ウエハ1の半導体素子形成面に、
ウエハ表面粘着剤(A)13a,耐熱テープ基材(A)
13bと、開示していない補強フレームで構成された補
強枠付きウエハ表面保護粘着テープ13を貼付ける。
An example of a method of attaching the wafer surface protective adhesive tape 13 with the reinforcing frame (reinforcing frame) is as follows.
As in FIG. 2, the semiconductor element forming surface of the semiconductor wafer 1
Wafer surface adhesive (A) 13a, heat-resistant tape substrate (A)
13b and a wafer surface protective adhesive tape 13 with a reinforcing frame constituted by a reinforcing frame not disclosed.

【0073】この状態で、半導体素子が形成されていな
い半導体ウエハ1の裏面を研削薄仕上げ加工する(図1
の工程103)。この処理により、半導体ウエハ1は、
例えば、厚さ100μm厚さ以下に薄仕上げ加工する。
In this state, the back surface of the semiconductor wafer 1 on which no semiconductor elements are formed is ground and thin-finished (FIG. 1).
Step 103). By this processing, the semiconductor wafer 1
For example, it is thinned to a thickness of 100 μm or less.

【0074】さらに、半導体ウエハ1の裏面をウエット
エッチング加工処理し、例えば80μm厚さに薄仕上げ
加工する(図1の工程104)。
Further, the back surface of the semiconductor wafer 1 is subjected to a wet etching process, for example, a thin finishing process to a thickness of 80 μm (step 104 in FIG. 1).

【0075】その後、図8に示すように、半導体ウエハ
1の裏面に、例えば、チタン/ニッケル/金からなるウ
エハ裏面導体膜16をスパッタリング処理により、形成
して裏面電極を形成する(図1の工程105)。
Thereafter, as shown in FIG. 8, a back surface conductive film 16 made of, for example, titanium / nickel / gold is formed on the back surface of the semiconductor wafer 1 by a sputtering process to form a back surface electrode (FIG. 1). Step 105).

【0076】なお、半導体ウエハ裏面電極膜材料は前述
したチタン/ニッケル/金に限定されることなく、チタ
ン/ニッケル/銀若しくは、金のみでもよい。
The material of the electrode film on the back surface of the semiconductor wafer is not limited to titanium / nickel / gold, but may be titanium / nickel / silver or gold alone.

【0077】また、裏面電極膜形成方法も、スパッタリ
ング処理方法に限定されることなく、真空蒸着処理方
法、CVD処理方法、メッキ処理方法でも良い。
The method for forming the back electrode film is not limited to the sputtering method, but may be a vacuum deposition method, a CVD method, or a plating method.

【0078】(実施例3)図9に示す工程901〜90
5は、前記実施例1に開示した図1に示す工程101〜
105と同等な処理工程であり、詳細説明は省略する。
以下、枠付きチップ分離粘着テープ貼付け工程906、
枠付きウエハ表面保護テープ剥離工程907、半導体ウ
エハダイシング加工(チップ化)工程908について説
明する。
(Embodiment 3) Steps 901 to 90 shown in FIG.
5 is a process 101 to 101 shown in FIG.
This is a processing step equivalent to step 105, and a detailed description is omitted.
Hereinafter, a chip separation adhesive tape attaching step 906 with a frame,
The framed wafer surface protection tape peeling step 907 and the semiconductor wafer dicing (chip formation) step 908 will be described.

【0079】図10を参照して、枠付きチップ分離粘着
テープ貼付け工程906の処理方法について説明する。
Referring to FIG. 10, the processing method of the step 906 of attaching the framed chip separating adhesive tape will be described.

【0080】ウエハ裏面電極膜形成工程905後、半導
体素子形成ウエハ201の半導体素子形成面202に補
強枠203付き保護テープ204を貼付けた状態で、半
導体素子形成ウエハ201のウエハ裏面導体膜16面
に、ステンレス製のチップ分離補強枠1001付き、チ
ップ分離粘着テープ(ダイシングテープ)1002を貼
付ける。
After the wafer back surface electrode film forming step 905, the protective tape 204 with the reinforcing frame 203 is adhered to the semiconductor device formation surface 202 of the semiconductor device formation wafer 201, and the semiconductor device formation wafer 201 Then, with a chip separation reinforcing frame 1001 made of stainless steel, a chip separation adhesive tape (dicing tape) 1002 is attached.

【0081】チップ分離テープとしては、例えば、リン
テック株式会社製UV硬化型ダイシングテープ型式D-
650〔基材フィルム;ポリオレフィン、粘着剤;アク
リル系UV硬化タイプ〕を用いる。
As a chip separation tape, for example, a UV-curable dicing tape type D-manufactured by Lintec Co., Ltd.
650 [base film; polyolefin, adhesive; acrylic UV curing type] is used.

【0082】図11を参照して、枠付きウエハ表面保護
テープ剥離工程907の処理方法について説明する。
Referring to FIG. 11, a description will be given of a processing method in the frame-faced wafer surface protection tape peeling step 907.

【0083】半導体素子形成半導体ウエハ201のウエ
ハ裏面導体膜16面にチップ分離補強枠1001付き、
チップ分離粘着テープ1002を貼付けた状態で、補強
枠203付き保護テープ204を半導体素子形成ウエハ
201の半導体素子形成面202から剥離する。
A chip separation reinforcing frame 1001 is provided on the conductor film 16 on the back surface of the semiconductor element forming semiconductor wafer 201.
With the chip separation adhesive tape 1002 adhered, the protective tape 204 with the reinforcing frame 203 is peeled off from the semiconductor element forming surface 202 of the semiconductor element forming wafer 201.

【0084】例えば、保護粘着テープ204として、三
井化学株式会社製イクロステープ型式SB−60P−C
N−PT2〔基材;ポリエステル系樹脂、粘着剤;アク
リル系粘着剤〕を用い、チップ分離粘着テープ1002
として、リンテック株式会社製UV硬化型ダイシングテー
プ型式D−650〔基材フィルム;ポリオレフィン、粘
着剤;アクリル系UV硬化タイプ〕を用いて、保護粘着
テープ204を約55℃に加熱する。
For example, as the protective adhesive tape 204, an Icross tape model SB-60P-C manufactured by Mitsui Chemicals, Inc.
Chip separation adhesive tape 1002 using N-PT2 [base material; polyester resin, adhesive; acrylic adhesive]
The protective adhesive tape 204 is heated to about 55 ° C. using a UV-curable dicing tape model D-650 (base film; polyolefin, adhesive; acrylic UV-curable type) manufactured by Lintec Corporation.

【0085】この55℃の加熱状態で、保護粘着テープ
204の半導体素子形成面に対する粘着力は約180g
/25mmであり、チップ分離粘着テープ1002のウ
エハ裏面導体膜16面に対する粘着力は約300g/2
5mmである。
In this heated state at 55 ° C., the adhesive force of the protective adhesive tape 204 to the semiconductor element forming surface is about 180 g.
/ 25 mm, and the adhesive force of the chip-separating adhesive tape 1002 to the conductor film 16 on the back surface of the wafer is about 300 g / 2.
5 mm.

【0086】この保護粘着テープ204とチップ分離粘
着テープ1002の粘着力差を利用し、補強枠203付
き保護テープ204を半導体素子形成ウエハ201の半
導体素子形成面202から剥離する。
The protective tape 204 with the reinforcing frame 203 is peeled off from the semiconductor element forming surface 202 of the semiconductor element forming wafer 201 by utilizing the difference in adhesive strength between the protective adhesive tape 204 and the chip separating adhesive tape 1002.

【0087】図12を参照して、半導体ウエハダイシン
グ加工(チップ化)工程908の処理方法について説明
する。
Referring to FIG. 12, the processing method of the semiconductor wafer dicing (chip forming) step 908 will be described.

【0088】半導体素子形成半導体ウエハ201のウエ
ハ裏面導体膜16面にチップ分離補強枠1001付き、
チップ分離粘着テープ1002を貼付けた状態で、開示
していないダイシング装置のXYステージにセットし、
半導体素子形成面202のチップ分離エリアを、高速回
転(毎分3万〜5万回転)されたダイシング砥石ブレー
ド1201により、チップ分離溝1202入れ加工を行
い、半導体チップ化を行う。
A chip separation reinforcing frame 1001 is provided on the conductor film 16 on the back surface of the semiconductor element forming semiconductor wafer 201.
With the chip-separating adhesive tape 1002 stuck, set it on an XY stage of a dicing apparatus not disclosed,
The chip separation area of the semiconductor element forming surface 202 is cut into a chip separation groove 1202 by a dicing grindstone blade 1201 rotated at a high speed (30,000 to 50,000 rotations per minute) to form a semiconductor chip.

【0089】前述した実施例1〜実施例3においては、
補強枠付きウエハ表面保護テープは、ウエハ裏面加工工
程、ウエハ裏面研削加工工程、ウエハ裏面電極膜形成工
程の全工程を一種類の補強枠付き表面保護テープを用い
た例を説明したが、これに限定されることはない。
In the first to third embodiments described above,
For the wafer surface protection tape with a reinforcing frame, all the processes of the wafer back surface processing step, the wafer back surface grinding processing step, and the wafer back surface electrode film forming step were described using an example of using one type of surface protection tape with a reinforcing frame. It is not limited.

【0090】例えば、各工程毎、若しくは2つ以上の工
程間毎に、補強枠付きウエハ表面保護テープを貼付け直
してもよい。
For example, a wafer surface protection tape with a reinforcing frame may be re-attached for each step or between two or more steps.

【0091】(実施例4)図13に示す半導体装置の製
造工程フロー図は、半導体チップ裏面に金属膜等の裏面
電極膜を有しない半導体装置の製造工程に、本発明を適
用した実施例である。
(Embodiment 4) FIG. 13 is a flow chart showing a manufacturing process of a semiconductor device, in which the present invention is applied to a manufacturing process of a semiconductor device having no back electrode film such as a metal film on the back surface of a semiconductor chip. is there.

【0092】具体的には、前記実施例3(図9、図1
0、図11、図12)で説明した半導体装置の製造工程
フロー図において、ウエハ裏面研削加工歪除去工程90
4、ウエハ裏面電極膜形成工程905を省いた処理工程
である。
Specifically, the third embodiment (FIG. 9, FIG. 1)
0, 11 and 12), the wafer back surface grinding processing distortion removal step 90
4. This is a processing step in which the wafer back surface electrode film forming step 905 is omitted.

【0093】簡単に半導体装置の製造工程フローを説明
すると、半導体ウエハ表面半導体素子形成工程130
1、半導体ウエハ素子面に枠付きウエハ表面保護テープ
貼付け工程1302、ウエハ裏面研削工程1303、枠
付きチップ分離粘着テープ貼付け工程1304、枠付き
ウエハ表面保護テープ剥離工程1305、半導体ウエハ
ダイシング加工(チップ化)工程1306により、半導
体ウエハ主面に半導体素子を形成し、半導体ウエハ裏面
を薄仕上げ研削し、さらに、薄型半導体チップとして分
離する。
The process flow of manufacturing a semiconductor device will be briefly described.
1. Attaching a wafer surface protection tape with a frame 1302 to the semiconductor wafer element surface, a grinding step 1303 for the back surface of the wafer, a chip separating adhesive tape attaching step 1304, a wafer surface protection tape removing step 1305 with a frame, a semiconductor wafer dicing process (chip formation) In step 1306, semiconductor elements are formed on the main surface of the semiconductor wafer, and the back surface of the semiconductor wafer is thinly ground and further separated into thin semiconductor chips.

【0094】(実施例5)図14、図15、図16は、
ウエハ表面保護粘着テープ用補強枠の実施例を示す。チ
ップ分離粘着チープ用補強枠に関しても、ウエハ表面保
啓粘着テーデ用補強枠と同種の補強枠を用いる。ウエハ
表面保護粘着テープ用補強枠、チップ分離粘着テープ用
補強枠に関しては、特に、この実施例5の補強枠に限定
されることなく、種々な材質と形状の応用が可能であ
る。
(Embodiment 5) FIGS. 14, 15 and 16 show
An embodiment of a reinforcing frame for a wafer surface protection adhesive tape is shown. Regarding the reinforcing frame for the chip separation adhesive chip, the same type of reinforcing frame as the reinforcing surface for the wafer surface protection adhesive tape is used. Regarding the reinforcing frame for the wafer surface protecting adhesive tape and the reinforcing frame for the chip separating adhesive tape, various materials and shapes can be applied without being limited to the reinforcing frame of the fifth embodiment.

【0095】好ましくは、補強枠の形状面では半導体ウ
エハ位置決め機能を付与し、補強枠の材質面では、半導
体ウエハハンドリング中、半導体ウエハ処理中に、半導
体ウエハを変形させない剛性ある材質であると共に、半
導体ウエハを不要不純物等で汚染させない材質を選定す
ることが好ましい。
Preferably, the reinforcing frame is provided with a semiconductor wafer positioning function on the shape side, and the reinforcing frame is made of a rigid material which does not deform the semiconductor wafer during semiconductor wafer handling and semiconductor wafer processing. It is preferable to select a material that does not contaminate the semiconductor wafer with unnecessary impurities and the like.

【0096】さらに、補強枠付きウエハ表面保護粘着テ
ープは、半導体ウエハ処理工程別に貼り替えて半導体ウ
エハを処理することも可能である。
Further, the wafer surface protective adhesive tape with a reinforcing frame can be replaced for each semiconductor wafer processing step to process the semiconductor wafer.

【0097】図14は、オリフラ付き円形補強枠の実施
例を示し、ステンレス製オリフラ付き円形補強枠140
に位置決め用オリフラ部141が設けてある。
FIG. 14 shows an embodiment of a circular reinforcing frame with an orientation flat, and a circular reinforcing frame 140 with a stainless steel orientation flat.
Is provided with a positioning orientation flat 141.

【0098】このオリフラ付き円形補強枠は、ステンレ
ス製であり、ウエハ表面保護粘着テープ用補強枠として
用いる場合には、半導体ウエハ裏面研削加工工程、ドラ
イエッチング処理による半導体ウエハ裏面歪み除去工程
や半導体ウエハ裏面電極膜形成工程で用いることが好ま
しい。
The circular reinforcing frame with the orientation flat is made of stainless steel. When used as a reinforcing frame for an adhesive tape for protecting the surface of a wafer, the step of grinding the backside of the semiconductor wafer, the step of removing the distortion of the backside of the semiconductor wafer by dry etching, the step of removing the semiconductor wafer, and the like. It is preferably used in the back electrode film forming step.

【0099】さらに、このオリフラ付き円形補強枠は、
チップ分離粘着テープ用補強枠として用い、半導体ウエ
ハダイシング加工工程や半導体チップダイレクトピック
アップダイボンディング工程に用いることが可能であ
る。
Further, the circular reinforcing frame with orientation flat is
It can be used as a reinforcing frame for a chip separation adhesive tape, and can be used in a semiconductor wafer dicing process and a semiconductor chip direct pickup die bonding process.

【0100】図15は、ノッチ付き円形補強枠の実施例
を示し、フッ素樹脂(例えば、テトラフルオロエチレン
・バーフルオロアルキルビニルエーテル共重合体)製ノ
ッチ付き円形補強枠150に位置決め用ノッチ部151
が設けられている。
FIG. 15 shows an embodiment of a circular reinforcing frame with a notch. A notch 151 for positioning is provided on a circular reinforcing frame 150 with a notch made of fluororesin (for example, tetrafluoroethylene / verfluoroalkylvinyl ether copolymer).
Is provided.

【0101】ウエハ表面保護粘着テープ152を貼り付
けるフツ素材脂製ノッチ付き円形補強枠150の接着面
153は、プラズマ処理等により疎面処理が施され、ウ
エハ表面保護粘着テープ152の粘着強度が高められて
いる。
The adhesive surface 153 of the circular reinforcing frame 150 with a notch made of a grease material, to which the adhesive tape 152 for wafer surface protection is adhered, is subjected to surface roughening treatment by plasma treatment or the like, so that the adhesive strength of the adhesive tape 152 for wafer surface protection is increased. Have been.

【0102】このノッチ付き円形補強枠150は、耐薬
品性のフツ素樹脂製であり、ウェットエッチングによる
半導体ウエハ裏面歪み除去工程に用いることが好まし
い。
The notched circular reinforcing frame 150 is made of a fluorine resin having chemical resistance, and is preferably used in the step of removing the back surface distortion of the semiconductor wafer by wet etching.

【0103】図14、図15で示す補強枠形状を、半導
体ウエハ形状(オリフラ付き、ノッチ付き半導体ウエ
ハ、平面円形状)の相似形状(例えば、ψ150mm半
導体ウエハを粘着するウエハ表面保護粘着テープ用補強
枠外径寸法としてψ200mmを選定する)とすること
により、用いる各半導体ウエハ処理設備のウエハ表面保
護粘着テープ用補強枠ハンドリング手段を、半導体ウエ
ハハンドリング手段と共用化できる。
The reinforcing frame shape shown in FIGS. 14 and 15 is similar to the shape of a semiconductor wafer (a semiconductor wafer with an orientation flat, a notch, a flat circular shape) (for example, reinforcement for a wafer surface protective adhesive tape for adhering a ψ150 mm semiconductor wafer). By setting the outer diameter of the frame to $ 200 mm), the reinforcing frame handling means for the wafer surface protection adhesive tape of each semiconductor wafer processing equipment to be used can be shared with the semiconductor wafer handling means.

【0104】図16は、方形補強枠の実施例を示し、ア
ルミ合金製方形補強枠160と位置決め用切り欠け部1
61から構成されている。
FIG. 16 shows an embodiment of a rectangular reinforcing frame, in which a rectangular reinforcing frame 160 made of aluminum alloy and a notch 1 for positioning are used.
61.

【0105】この方形補強枠は、アルミ合金製であり、
ウエハ表面保護粘着テープ用補強枠として用いる場合に
は、半導体ウエハ裏面研削加工工程、ドライエッチング
処理による半導体ウエハ裏面歪み除去工程や半導体ウエ
ハ裏面電極膜形成工程で用いることが好ましい。
This square reinforcing frame is made of an aluminum alloy.
When used as a reinforcing frame for a wafer surface protection adhesive tape, it is preferably used in a semiconductor wafer back surface grinding process, a semiconductor wafer back surface distortion removing process by dry etching, and a semiconductor wafer back surface electrode film forming process.

【0106】さらに、この方形補強枠160は、チップ
分離粘着テープ用補強枠として用い、半導体ウエハダイ
シング加工工程や半導体チップダイレクトピックアップ
ダイボンデイング工程に用いることが可能である。
Further, the rectangular reinforcing frame 160 is used as a reinforcing frame for a chip separation adhesive tape, and can be used in a semiconductor wafer dicing process and a semiconductor chip direct pickup die bonding process.

【0107】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるパワ
ーMOSFETを有する半導体装置の製造技術に適用し
た場合について説明したが、それに限定されるものでは
なく、例えば、通常のMOSFETやバイポーラトラン
ジスタ等のような、他の素子を有する半導体装置の製造
技術等に適用できる。
In the above description, the case where the invention made mainly by the present inventor is applied to the manufacturing technique of a semiconductor device having a power MOSFET, which is the background of the application, has been described. However, the present invention is not limited to this. For example, the present invention can be applied to a technique for manufacturing a semiconductor device having another element such as a normal MOSFET or a bipolar transistor.

【0108】さらに、DRAM(Dynamaic Random Acces
s Memory)、SRAM(Static Random Access Memory)
または、フラッシュメモリのEEPROM(Electrical
ly Erasable Programmable ROM))等のような半導体メ
モリ製品やマイクロプロセッサ等のような論理回路製品
の製造技術にも適用できる。
Furthermore, a DRAM (Dynamaic Random Acces
s Memory), SRAM (Static Random Access Memory)
Alternatively, a flash memory EEPROM (Electrical
The present invention can also be applied to the manufacturing technology of semiconductor memory products such as ly Erasable Programmable ROM)) and logic circuit products such as microprocessors.

【0109】特に、半導体装置を薄型化できることか
ら、ICカード、メモリカード等のような薄型化が要求
される製品用の半導体装置の製造方法に適用して効果が
ある。
In particular, since the semiconductor device can be reduced in thickness, the present invention is effective when applied to a method for manufacturing a semiconductor device for a product such as an IC card or a memory card which requires a reduction in thickness.

【0110】[0110]

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。 (1)本発明によれば、半導体ウエハを補強枠付き保護
粘着テープで補強しながら、半導体ウエハを薄仕上げ加
工できることから、半導体ウエハ薄仕上げ加工工程で、
半導体ウエハに反りや撓みを生じさせることなく、半導
体ウエハのハンドリングをはじめ、加工処理することが
できる。この結果、半導体ウエハ薄型化時に生じる半導
体ウエハ反りや撓みによる半導体ウエハハンドリング時
に発生する、半導体ウエハチッピングや半導体ウエハ割
れを防止できる。
Advantageous effects obtained by typical ones of the inventions disclosed by the present application will be briefly described as follows.
It is as follows. (1) According to the present invention, a semiconductor wafer can be thin-finished while reinforcing the semiconductor wafer with a protective adhesive tape with a reinforcing frame.
Processing such as handling of the semiconductor wafer can be performed without causing the semiconductor wafer to warp or bend. As a result, it is possible to prevent semiconductor wafer chipping and semiconductor wafer cracking that occur during semiconductor wafer handling due to semiconductor wafer warpage or bending that occurs when the semiconductor wafer is thinned.

【0111】(2)本発明によれば、薄仕上げ加工した
半導体ウエハを補強枠付き保護粘着テープで補強しなが
ら、薄仕上げ加工された半導体ウエハ裏面に裏面電極膜
を形成できる。この結果、裏面電極膜残留内部応力に伴
う半導体ウエハ反り発生が防止できる。その上、裏面電
極膜形成前後の半導体ウエハハンドリング時も、半導体
ウエハを補強枠付き保護粘着テープで補強しながら、ハ
ンドリングできることから、半導体ウエハにチッピング
や割れを生じさせることなく、高品質な薄型半導体ウエ
ハの裏面電極形成ができる。
(2) According to the present invention, a back electrode film can be formed on the back surface of a thin-finished semiconductor wafer while reinforcing the thin-finished semiconductor wafer with a protective adhesive tape with a reinforcing frame. As a result, warpage of the semiconductor wafer due to the residual internal stress of the back electrode film can be prevented. In addition, even during semiconductor wafer handling before and after the formation of the backside electrode film, the semiconductor wafer can be handled while being reinforced with a protective adhesive tape with a reinforcing frame, so that the semiconductor wafer does not chip or crack, and is made of a high-quality thin semiconductor. The back electrode of the wafer can be formed.

【0112】(3)本発明によれば、薄仕上げ加工した
半導体ウエハ及び、薄仕上げ加工し、裏面電極を形成し
た半導体ウエハを補強枠付き保護粘着テープで補強しな
がら、補強枠付きチップ分離粘着テープ(ダイシングテ
ープ)に貼付け、半導体ウエハを補強枠付きチップ分離
粘着テープ(ダイシングテープ)に貼付けた後に、補強
枠付き保護粘着テープを半導体ウエハから剥離する。
(3) According to the present invention, a semiconductor wafer having a thin finish and a semiconductor wafer having a thin finish and a back electrode formed thereon are reinforced with a protective adhesive tape having a reinforcing frame, and a chip separating adhesive having a reinforcing frame is provided. After sticking to a tape (dicing tape) and attaching the semiconductor wafer to a chip separation adhesive tape with a reinforcing frame (dicing tape), the protective adhesive tape with a reinforcing frame is peeled from the semiconductor wafer.

【0113】この結果、薄仕上げ加工した半導体ウエハ
及び、薄仕上げ加工し、裏面電極を形成した半導体ウエ
ハにチッピングや、割れを生じさせることなく、補強枠
付きチップ分離粘着テープ(ダイシングテープ)に貼付
けることができる。さらに、枠付きチップ分離粘着テー
プ(ダイシングテープ)に貼付けた状態で、半導体チッ
プ状にダイシング加工できることから、薄型化した半導
体チップを割れ欠けなく、高品質に得ることができる。
As a result, the thin-finished semiconductor wafer and the thin-finished semiconductor wafer having the back electrode formed thereon are bonded to a chip-separating adhesive tape with a reinforcing frame (dicing tape) without causing chipping or cracking. Can be Furthermore, since it can be diced into a semiconductor chip in a state of being attached to the chip-separating adhesive tape with frame (dicing tape), a thin semiconductor chip can be obtained with high quality without cracking.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明による実施例1の半導体装置の製造工程
フロー図である。
FIG. 1 is a flowchart of a manufacturing process of a semiconductor device according to a first embodiment of the present invention.

【図2】本実施例1の半導体ウエハ表面保護形態の要部
断面図である。
FIG. 2 is a cross-sectional view of a main part of the semiconductor wafer surface protection mode according to the first embodiment.

【図3】ウエハ裏面の研削加工の概念図である。FIG. 3 is a conceptual diagram of a grinding process on the back surface of a wafer.

【図4】ウエハ裏面の研削加工の歪除去の概念図であ
る。
FIG. 4 is a conceptual diagram of distortion removal in grinding of the back surface of a wafer.

【図5】ウエハ裏面電極の形成の概念図である。FIG. 5 is a conceptual diagram of formation of a wafer back surface electrode.

【図6】本発明による実施例2の半導体装置(図1の半
導体装置)の製造工程中における半導体ウエハの要部断
面図である。
6 is a fragmentary cross-sectional view of a semiconductor wafer during a manufacturing step of a semiconductor device (semiconductor device of FIG. 1) according to Embodiment 2 of the present invention;

【図7】図6に続く図1の半導体装置の製造工程中にお
ける半導体ウエハの要部断面図である。
7 is a fragmentary cross-sectional view of the semiconductor wafer during a manufacturing step of the semiconductor device of FIG. 1 following FIG. 6;

【図8】図7に続く図1の半導体装置の製造工程中にお
ける半導体ウエハの要部断面図である。
8 is a fragmentary cross-sectional view of the semiconductor wafer during a manufacturing step of the semiconductor device of FIG. 1 following FIG. 7;

【図9】本発明による実施例3の半導体装置の製造工程
のフロー図である。
FIG. 9 is a flowchart of a manufacturing process of a semiconductor device according to a third embodiment of the present invention.

【図10】枠付きチップ分離粘着テープの貼付けの概念
図である。
FIG. 10 is a conceptual diagram of attaching a chip-separated adhesive tape with a frame.

【図11】枠付き表面保護粘着テープの剥離の概念図で
ある。
FIG. 11 is a conceptual diagram of peeling of a surface-protected pressure-sensitive adhesive tape with a frame.

【図12】半導体ウエハのダイシング加工の概念図であ
る。
FIG. 12 is a conceptual diagram of a dicing process of a semiconductor wafer.

【図13】本発明による実施例4の半導体装置の製造工
程のフロー図である。
FIG. 13 is a flowchart of a manufacturing process of a semiconductor device according to a fourth embodiment of the present invention.

【図14】本発明による実施例5の半導体装置の製造方
法に用いるウエハ表面保護粘着テープ用補強枠の実施例
を示す図である。
FIG. 14 is a view showing an example of a reinforcing frame for a wafer surface protection adhesive tape used in a method of manufacturing a semiconductor device according to Example 5 of the present invention.

【図15】本実施例5の半導体装置の製造方法に用いる
ウエハ表面保護粘着テープ用補強枠の別の実施例を示す
図である。
FIG. 15 is a view showing another embodiment of a reinforcing frame for a wafer surface protection adhesive tape used in the method for manufacturing a semiconductor device of the fifth embodiment.

【図16】本実施例5の半導体装置の製造方法に用いる
ウエハ表面保護粘着テープ用補強枠の別の実施例を示す
図である。
FIG. 16 is a view showing another embodiment of a reinforcing frame for a wafer surface protective adhesive tape used in the method for manufacturing a semiconductor device of the fifth embodiment.

【符号の説明】 101…半導体ウエハ表面半導体素子形成工程、102
…補強枠付きウエハ表面保護テープ貼付け工程、103
…ウエハ裏面研削加工工程、104…ウエハ裏面研削加
工歪除去工程、105…ウエハ裏面電極膜形成工程、2
01…半導体素子形成ウエハ、202…半導体素子形成
面、203…補強枠、204…保護粘着テープ、301
…ウエハ真空吸着回転テーブル、302…回転研削砥
石、401…ウエハ真空吸着スピンチャック、402…
エッチング液滴下ノズル、403…エッチング液、50
1…冷却機構付きアノード電極、502…ウエハ押え、
503…カソード電極、504…Auターゲット、50
5…直流電源、506…絶縁材、507…スパッタ室、
508…真空排気、509…Arガス、1…半導体ウエ
ハ、2a…半導体領域、2b…半導体領域、3…ゲート
絶縁膜、4…ゲート電極、5…nウエル、6…半導体領
域、7…半導体領域、8a…層間絶縁膜、8b…層間絶
縁膜、9a…第1層配線、9b…第2層配線、10a…
接続孔、11…表面保護膜、11a…保護膜、11b…
保護膜、11c…保護膜、12…開口部、13…補強枠
付ウエハ表面保護粘着テープ、13a…ウエハ表面粘着
剤(A)、13b…耐熱テープ基材、16…ウエハ裏面
導体膜、901…半導体ウエハ表面半導体素子形成工
程、902…半導体ウエハ素子面に補強枠付きウエハ表
面保護テープ貼付け工程、903…ウエハ裏面研削工
程、904…ウエハ裏面研削加工歪除去工程、905…
ウエハ裏面電極膜形成工程、906…補強枠付きチップ
分離粘着テープ貼付け工程、907…補強枠付きウエハ
表面保護テープ剥離工程、908…半導体ウエハダイシ
ング加工(チップ化)工程、1001…チップ分離補強
枠、1002…チップ分離粘着テープ、1201…ダイ
シング砥石ブレード、1202…チップ分離ミゾ、13
01…半導体ウエハ表面半導体素子形成、1302…半
導体ウエハ素子面に枠付きウエハ表面保護テープ貼付け
工程、1303…ウエハ裏面研削加工工程、1304…
枠付きチップ分離粘着テープ貼付け工程、1305…枠
付きウエハ表面保護テープ剥離工程、1306…半導体
ウエハダイシング加工(チップ化)工程、20…半導体
領域、QL…パワーMOSFET、QV…パワーMOS
FET、BP…ボンディングパッド、140…ステンレ
ス製オリフラ付き円形補強枠、141…位置決め用オリ
フラ部、150…フツ素材脂製ノッチ付き円形補強枠、
152…ウエハ表面保護粘着テープ、153…接着面、
160…アルミ合金製方形補強枠、161…位置決め用
切り欠け部。
[Description of Reference Numerals] 101: semiconductor element surface semiconductor element forming step, 102
... Attaching process of wafer surface protection tape with reinforcing frame, 103
... wafer back surface grinding process, 104 ... wafer back surface grinding process distortion removal process, 105 ... wafer back surface electrode film forming process, 2
01: semiconductor element forming wafer, 202: semiconductor element forming surface, 203: reinforcing frame, 204: protective adhesive tape, 301
… Wafer vacuum suction rotary table, 302… rotary grinding wheel, 401… wafer vacuum suction spin chuck, 402…
Nozzle under etching droplet, 403 ... Etching liquid, 50
1 .... Anode electrode with cooling mechanism, 502 ... Wafer holder,
503: cathode electrode, 504: Au target, 50
5 ... DC power supply, 506 ... Insulation material, 507 ... Sputter chamber,
508: vacuum evacuation, 509: Ar gas, 1: semiconductor wafer, 2a: semiconductor region, 2b: semiconductor region, 3: gate insulating film, 4: gate electrode, 5: n-well, 6: semiconductor region, 7: semiconductor region .., 8a ... interlayer insulating film, 8b ... interlayer insulating film, 9a ... first layer wiring, 9b ... second layer wiring, 10a ...
Connection hole, 11: surface protective film, 11a: protective film, 11b ...
Protective film, 11c: Protective film, 12: Opening, 13: Wafer surface protective adhesive tape with reinforcing frame, 13a: Wafer surface adhesive (A), 13b: Heat-resistant tape base, 16: Wafer back surface conductive film, 901 Semiconductor wafer surface semiconductor element forming step, 902: Affixing wafer surface protection tape with reinforcing frame to semiconductor wafer element surface, 903: Wafer back side grinding step, 904: Wafer back side grinding processing distortion removal step, 905 ...
Wafer back surface electrode film forming step; 906: chip separating adhesive tape attaching step with reinforcing frame; 907: wafer surface protection tape removing step with reinforcing frame; 908: semiconductor wafer dicing (chip forming) step; 1002: chip separation adhesive tape, 1201: dicing grindstone blade, 1202: chip separation groove, 13
01: formation of semiconductor elements on the surface of the semiconductor wafer; 1302: affixing step of a wafer surface protection tape with a frame to the semiconductor wafer element surface; 1303: grinding step of the back surface of the wafer;
Step of attaching chip-separated adhesive tape with frame, 1305: Peeling step of wafer surface protection tape with frame, 1306: Semiconductor wafer dicing (chip formation) step, 20: Semiconductor area, QL: Power MOSFET, QV: Power MOS
FET, BP: bonding pad, 140: circular reinforcing frame with stainless steel orientation flat, 141: positioning orientation flat, 150: circular reinforcing frame with notch made of fu material,
152: Wafer surface protection adhesive tape, 153: Adhesive surface,
160 ... a square reinforcing frame made of aluminum alloy, 161 ... notch for positioning.

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/41 H01L 21/78 Q 29/44 B ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 29/41 H01L 21/78 Q 29/44 B

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 半導体ウエハの第1の主面(表面)に半
導体素子を形成する第1の工程と、前記第1の工程後、
前記半導体ウエハの第1の主面に、補強枠付き保護粘着
テープを貼り付ける第2の工程と、前記第2の工程後、
前記半導体ウエハの第2の主面(裏面)を加工処理する
第3の工程を具備する半導体装置製造方法であって、前
記半導体ウエハの第1の主面に貼り付けられる保護粘着
テープに、それを補強するための補強枠を設けることを
特徴とする半導体装置製造方法。
1. A first step of forming a semiconductor element on a first main surface (front surface) of a semiconductor wafer, and after the first step,
A second step of attaching a protective adhesive tape with a reinforcing frame to a first main surface of the semiconductor wafer, and after the second step,
A method for manufacturing a semiconductor device, comprising a third step of processing a second main surface (back surface) of the semiconductor wafer, wherein a protective adhesive tape attached to the first main surface of the semiconductor wafer is provided. A method for manufacturing a semiconductor device, comprising: providing a reinforcing frame for reinforcing a semiconductor device.
【請求項2】 半導体ウエハの第1の主面(表面)に半
導体素子を形成する第1の工程と、前記半導体ウエハの
第1の主面に貼り付けられる保護粘着テープに、それを
補強するための補強枠を設ける第2の工程と、前記第2
の工程後、前記半導体ウエハの第1の主面に、補強枠付
き保護粘着テープを貼り付ける第3の工程と、前記第3
の工程後、前記半導体ウエハの第2の主面(裏面)を加
工処理する第4の工程と、前記第4の工程後、前記補強
枠付きウエハ表面保護粘着テープで保護された半導体ウ
エハの裏面に、金属膜を形成する第5の工程を具備する
ことを特徴とする半導体装置製造方法。
2. A first step of forming a semiconductor element on a first main surface (front surface) of a semiconductor wafer, and a protective adhesive tape attached to the first main surface of the semiconductor wafer for reinforcing the semiconductor device. A second step of providing a reinforcing frame for
After the step, a third step of attaching a protective adhesive tape with a reinforcing frame to the first main surface of the semiconductor wafer;
After the step, a fourth step of processing the second main surface (back surface) of the semiconductor wafer, and after the fourth step, the back surface of the semiconductor wafer protected by the wafer surface protection adhesive tape with a reinforcing frame And a fifth step of forming a metal film.
【請求項3】 半導体ウエハの第1の主面(表面)に半
導体素子を形成する第1の工程と、前記半導体ウエハの
第1の主面に貼り付けられる保護粘着テープに、それを
補強するための補強枠を設ける第2の工程と、第2の工
程後、前記半導体ウエハの第1の主面に、補強枠付き保
護粘着テープを貼り付ける第3の工程と、前記第3の工
程後、前記半導体ウエハの第2の主面(裏面)を加工処
理する第4の工程と、前記第4の工程後、前記補強枠付
きウエハ表面保護粘着テープに貼り付けた半導体ウエハ
の裏面に、補強枠付きチップ分離粘着テープを貼り付け
る第5の工程と、前記第5の工程後、補強枠付きチップ
分離粘着テープに半導体ウエハの裏面を貼り付けた状態
で、前記補強枠付きウエハ表面保護粘着テープを剥離す
る第6の工程を具備することを特徴とする請求項1又は
2に記載の半導体装置製造方法。
3. A first step of forming a semiconductor element on a first main surface (front surface) of a semiconductor wafer, and a protective adhesive tape attached to the first main surface of the semiconductor wafer is reinforced. A second step of providing a reinforcing frame for the semiconductor device, after the second step, a third step of attaching a protective adhesive tape with a reinforcing frame to the first main surface of the semiconductor wafer, and after the third step A fourth step of processing a second main surface (back surface) of the semiconductor wafer, and after the fourth step, reinforcing the back surface of the semiconductor wafer attached to the wafer surface protection adhesive tape with a reinforcing frame. A fifth step of attaching a chip-separating adhesive tape with a frame, and after the fifth step, with the back surface of the semiconductor wafer adhered to the chip-separating adhesive tape with a reinforcing frame, the wafer surface protective adhesive tape with a reinforcing frame A sixth step of peeling off 3. The method of manufacturing a semiconductor device according to claim 1, wherein:
【請求項4】 前記第6の工程後に、前記補強枠付きチ
ップ分離粘着テープに半導体ウエハの裏面を貼り付けた
状態で、半導体ウエハ表面の半導体チップ分離エリアを
分離加工する第7の工程を具備することを特徴とする請
求項3に記載の半導体装置製造方法。
4. A seventh step of separating the semiconductor chip separation area on the surface of the semiconductor wafer with the back surface of the semiconductor wafer adhered to the chip separation adhesive tape with a reinforcing frame after the sixth step. 4. The method of manufacturing a semiconductor device according to claim 3, wherein:
【請求項5】 半導体ウエハ裏面を加工する工程は、研
削加工方法、研磨加工方法、化学的エッチング加工方
法、物理化学的エッチング方法若しくは、これらの方法
を2つ以上組み合わせた方法であることを特徴とする請
求項1乃至4のうちいずれか1項に記載の半導体装置製
造方法。
5. The step of processing the back surface of the semiconductor wafer is a grinding method, a polishing method, a chemical etching method, a physicochemical etching method, or a method combining two or more of these methods. The method of manufacturing a semiconductor device according to claim 1, wherein:
【請求項6】 前記半導体ウエハ裏面に金属膜を形成す
る工程は、真空蒸着方法、スパッタリング方法、CVD
(Chemical Vapor Deposition)方法、メッキ方法で
あることを特徴とする請求項1乃至5のうちいずれか1
項に記載の半導体装置製造方法。
6. The step of forming a metal film on the back surface of the semiconductor wafer includes a vacuum deposition method, a sputtering method, and a CVD method.
6. A method according to claim 1, wherein the method is a (Chemical Vapor Deposition) method or a plating method.
13. The method for manufacturing a semiconductor device according to item 13.
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Cited By (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134441A (en) * 2000-10-30 2002-05-10 Fuji Electric Co Ltd Method of manufacturing power semiconductor element
JP2002270560A (en) * 2001-03-07 2002-09-20 Lintec Corp Method for working wafer
WO2004001819A1 (en) * 2002-06-25 2003-12-31 Sanken Electric Co., Ltd. Semiconductor device manufacturing method and ring-shaped reinforcing member
WO2004030053A1 (en) * 2002-09-26 2004-04-08 Shinko Electric Industries Co., Ltd. Thin semiconductor chip manufacturing method
JP2005026428A (en) * 2003-07-01 2005-01-27 Fuji Electric Holdings Co Ltd Method for manufacturing semiconductor device
WO2005022609A1 (en) * 2003-09-01 2005-03-10 Mitsui Chemicals, Inc. Adhesive film and method for forming metal film using same
JP2005317846A (en) * 2004-04-30 2005-11-10 Disco Abrasive Syst Ltd Semiconductor device and processing method thereof
JP2008047695A (en) * 2006-08-16 2008-02-28 Disco Abrasive Syst Ltd Wafer etching method
JP2008120014A (en) * 2006-11-14 2008-05-29 Toshiba Corp Surface protective tape and method of manufacturing semiconductor device using it
JP2008120947A (en) * 2006-11-14 2008-05-29 Toshiba Corp Transcription tape and method for producing semiconductor device using the transcription tape
CN100392811C (en) * 2003-09-01 2008-06-04 三井化学株式会社 Adhesive film and method for forming metal film using same
US7488993B2 (en) 2004-03-17 2009-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2009054679A (en) * 2007-08-24 2009-03-12 Lintec Corp Sheet for wafer processing
JPWO2007060837A1 (en) * 2005-11-22 2009-05-07 サクセスインターナショナル株式会社 Manufacturing method of semiconductor device
WO2010140666A1 (en) * 2009-06-04 2010-12-09 ミツミ電機株式会社 Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and method for manufacturing semiconductor device
JP2011061144A (en) * 2009-09-14 2011-03-24 Disco Abrasive Syst Ltd Supporting sheet for object to be processed
WO2015146714A1 (en) * 2014-03-28 2015-10-01 リンテック株式会社 Protective-film-forming film and protective-film-equipped semiconductor chip production method
DE102004044945B4 (en) * 2003-09-26 2016-12-08 Disco Corp. Method for processing a wafer

Cited By (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002134441A (en) * 2000-10-30 2002-05-10 Fuji Electric Co Ltd Method of manufacturing power semiconductor element
JP4617559B2 (en) * 2000-10-30 2011-01-26 富士電機システムズ株式会社 Method for manufacturing power semiconductor device
JP2002270560A (en) * 2001-03-07 2002-09-20 Lintec Corp Method for working wafer
US7148126B2 (en) 2002-06-25 2006-12-12 Sanken Electric Co., Ltd. Semiconductor device manufacturing method and ring-shaped reinforcing member
WO2004001819A1 (en) * 2002-06-25 2003-12-31 Sanken Electric Co., Ltd. Semiconductor device manufacturing method and ring-shaped reinforcing member
WO2004030053A1 (en) * 2002-09-26 2004-04-08 Shinko Electric Industries Co., Ltd. Thin semiconductor chip manufacturing method
US6974721B2 (en) 2002-09-26 2005-12-13 Shinko Electric Industries Co., Ltd. Method for manufacturing thin semiconductor chip
JP2005026428A (en) * 2003-07-01 2005-01-27 Fuji Electric Holdings Co Ltd Method for manufacturing semiconductor device
JPWO2005022609A1 (en) * 2003-09-01 2006-10-26 三井化学株式会社 Adhesive film and metal film forming method using the same
WO2005022609A1 (en) * 2003-09-01 2005-03-10 Mitsui Chemicals, Inc. Adhesive film and method for forming metal film using same
JP4502955B2 (en) * 2003-09-01 2010-07-14 三井化学株式会社 Adhesive film and metal film forming method using the same
CN100392811C (en) * 2003-09-01 2008-06-04 三井化学株式会社 Adhesive film and method for forming metal film using same
DE102004044945B4 (en) * 2003-09-26 2016-12-08 Disco Corp. Method for processing a wafer
US7488993B2 (en) 2004-03-17 2009-02-10 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
JP2005317846A (en) * 2004-04-30 2005-11-10 Disco Abrasive Syst Ltd Semiconductor device and processing method thereof
JPWO2007060837A1 (en) * 2005-11-22 2009-05-07 サクセスインターナショナル株式会社 Manufacturing method of semiconductor device
JP2008047695A (en) * 2006-08-16 2008-02-28 Disco Abrasive Syst Ltd Wafer etching method
JP2008120014A (en) * 2006-11-14 2008-05-29 Toshiba Corp Surface protective tape and method of manufacturing semiconductor device using it
JP4528758B2 (en) * 2006-11-14 2010-08-18 株式会社東芝 Transfer tape and semiconductor device manufacturing method using the transfer tape
JP2008120947A (en) * 2006-11-14 2008-05-29 Toshiba Corp Transcription tape and method for producing semiconductor device using the transcription tape
JP2009054679A (en) * 2007-08-24 2009-03-12 Lintec Corp Sheet for wafer processing
WO2010140666A1 (en) * 2009-06-04 2010-12-09 ミツミ電機株式会社 Semiconductor substrate, method for manufacturing semiconductor substrate, semiconductor device, and method for manufacturing semiconductor device
JPWO2010140666A1 (en) * 2009-06-04 2012-11-22 ミツミ電機株式会社 Semiconductor substrate and manufacturing method thereof, and semiconductor device and manufacturing method thereof
US8624358B2 (en) 2009-06-04 2014-01-07 Mitsumi Electric Co., Ltd. Semiconductor substrate and semiconductor device
JP2011061144A (en) * 2009-09-14 2011-03-24 Disco Abrasive Syst Ltd Supporting sheet for object to be processed
WO2015146714A1 (en) * 2014-03-28 2015-10-01 リンテック株式会社 Protective-film-forming film and protective-film-equipped semiconductor chip production method
JPWO2015146714A1 (en) * 2014-03-28 2017-04-13 リンテック株式会社 Protective film forming film and method of manufacturing semiconductor chip with protective film
US10190017B2 (en) 2014-03-28 2019-01-29 Lintec Corporation Protective film-forming film and method of manufacturing semiconductor chip with protective film

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