JP2001345739A

JP2001345739A - Ｒａｋｅ受信装置

Info

Publication number: JP2001345739A
Application number: JP2000169485A
Authority: JP
Inventors: Kenichiro Chiba; 健一郎千葉
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-06-06
Filing date: 2000-06-06
Publication date: 2001-12-14
Also published as: US20020018519A1; EP1162756A3; EP1162756A2

Abstract

(57)【要約】【課題】マルチパス伝搬路の位相ジッタの追従機能を保
ちつつ、受回路規模の縮減、及び消費電力を低減する装
置の提供。【解決手段】拡散符号によりスペクトラム拡散された信
号を受信し、マルチパスとなっている受信信号から個々
のパスを検索するサーチャで検索されたそれぞれの受信
信号を逆拡散して信号を復調する複数のフィンガー回路
と、複数のフィンガー回路の出力を合成するＲＡＫＥ合
成器と、を備えたＲＡＫＥ受信装置において、複数のフ
ィンガー回路はいずれもその内部にＤＬＬ回路を設けず
に、前記複数のフィンガー回路に対して一つのＤＬＬ回
路を備え、前記ＤＬＬ回路による同期追跡対象のフィン
ガーは切替回路により切替えられ、ＲＡＫＥ合成器が求
める各フィンガー毎の重み情報に基づき切替回路を制御
しＤＬＬ回路が追従するべきフィンガーを逐次選択する
制御回路と、を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトラム拡散
通信システムの受信装置に関し、特に、ＣＤＭＡ方式の
セルラ電話システム等に用いて好適な受信装置に関す
る。

【０００２】

【従来の技術】スペクトラム拡散通信方式においては、
送信側では、搬送波が送信データにより変調されるとと
もに、搬送波に対してＰＮ（Pseudorandom Noise）符
号が乗じられ、搬送波がＰＮ符号により変調され周波数
スペクトラムが広げられた状態で送信される。受信側で
は、送信側と同一のＰＮ符号が乗じられ、送信時と同一
のＰＮ符号でその位相が合致している場合、逆拡散が行
われて変調出力が得られ、これを復調することで受信デ
ータが得られる。このように、スペクトラム拡散通信方
式では、受信時に信号を逆拡散するために、パターンの
みならず、位相についても、送信側と同一のＰＮ系列が
必要とされる。そして、ＣＤＭＡ（CodeDivison Multi
ple Access；符号分割多元接続）方式は、パターンや
位相を変えることによって、多元接続を可能としたもの
であり、耐干渉性、耐妨害性に優れ、マルチパス環境に
も良好な受信特性が実現できるものとして、近時、移動
体通信等にも用いられている。

【０００３】ＣＤＭＡ方式に基づく移動体通信システム
において、マルチパス伝搬路によるフェージングの影響
を軽減するとともに、信号対雑音比（Ｓ／Ｎ比）を向上
するために、複数の受信機で複数のパスの信号がそれぞ
れ別々に逆拡散復調され、これらの信号出力を合成回路
（ＲＡＫＥ合成器）で合成出力するパスダイバーシチ
（ＲＡＫＥ）方式が用いられている。

【０００４】複雑なマルチパス伝搬条件の中で、同期確
立・保持・復調する手段としては、サーチャによって、
各パス毎の遅延特性を求め、複数のフィンガー回路に対
して初期位相を設定し、各フィンガー回路の出力を、受
信信号強度（ＲＳＳＩ）や信号対雑音比（Ｓ／Ｎ）に応
じて、合成回路で合成する構成が一般的に用いられる。

【０００５】そして、初期位相による同期確立後、同期
保持（tracking）のためには、各フィンガー回路毎に、
遅延ロックループ(Delay Lock Loop；「ＤＬＬ」と略
記される)回路を用意してパス毎のジッタに追従する、
という構成が広く用いられている。

【０００６】このＤＬＬ回路は、よく知られているよう
に、典型的には、ＰＮ系列を生成するＰＮ系列発生器
と、最適な位相に対してそれぞれ所定チップ先行、遅延
させた信号で受信信号との相関を検出するための二つの
乗算器を備え、これら二つの乗算器の出力をフィルタを
通したものを検波器で検波し、それぞれの検波出力（相
関出力）の差をとると、この差は、符号位相が最適とな
る最適追跡点でゼロクロスする。この相関値の差を、ル
ープフィルタを介して平滑化した制御信号で電圧制御発
振器の発振周波数を制御し、電圧制御発振器からの出力
クロックがＰＮ系列発生器に供給される構成とされ、Ｄ
ＬＬ回路から符号位相が最適となるＰＮ系列（参照信
号）を取り出してフィンガー回路における逆拡散復調が
行われる。

【０００７】

【発明が解決しようとする課題】ところで、追従しよう
とするマルチパス受信信号の位相ジッタには、端末自身
の移動などによって生ずる、複数のパス間で連動して変
化する成分も含まれる。

【０００８】また、近時提案されている移動体通信シス
テムにおいては、端末側において、送信タイミングの制
御を行う方式も用いられている。このようなシステムに
おいては、受信側から見て、各パスで、一斉に変化する
位相ジッタ成分が支配的となる状況も生じることにな
る。

【０００９】かかるマルチパスの位相ジッタに対応する
ためには、各フィンガー回路毎に、ＤＬＬ回路を設ける
ことが必要とされている。さらに、各ＤＬＬ回路の位相
制御を連動させて制御する必要があり、その結果、受信
装置の回路規模、消費電力が増大することになる。

【００１０】なお、例えば特開平１０−２０９９１８号
公報においては、複数フィンガー回路が同期追跡のため
ＤＬＬを有し、各ＤＬＬはそれぞれループフィルタを有
しており、回路規模が増大するという問題を解消するた
めに、各フィンガー回路は、同期追跡のためＤＬＬを有
し、ＤＬＬの一部をなすループフィルタ（完全積分型２
次ループフィルタ）を複数のフィンガー回路で共有す
る、ようにした受信装置の構成が開示されている。

【００１１】したがって、本発明は、上記課題、及び問
題点の認識に基づき、創案されたものであって、その目
的は、マルチパス伝搬路の位相ジッタの追従機能を保ち
つつ、回路規模の縮減を図り消費電力を低減する装置を
提供することにある。

【００１２】

【課題を解決するための手段】前記目的を達成する本発
明は、拡散符号によりスペクトラム拡散された信号を受
信し、マルチパスとなっている受信信号から個々のパス
を検索するサーチャで検索されたそれぞれの受信信号を
逆拡散して信号を復調する複数のフィンガー回路と、前
記複数のフィンガー回路の出力を合成するＲＡＫＥ合成
器と、を備えたＲＡＫＥ受信装置において、前記複数の
フィンガー回路はその内部にＤＬＬ（遅延同期ループ）
回路を具備せず、前記フィンガー回路の外部に、前記複
数のフィンガー回路に対して、一つのＤＬＬ回路を備
え、前記ＤＬＬ回路による同期追跡対象のフィンガー回
路は切り替え回路により切り替えられ、前記ＲＡＫＥ合
成器で求められるフィンガー回路毎の重み情報に基づ
き、前記切り替え回路の切り替えを制御し、前記ＤＬＬ
回路が追従するべきフィンガー回路を逐次選択する制御
回路を備えている。

【００１３】

【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
ＲＡＫＥ受信器に対して、同期保持制御のための遅延ロ
ックループ(Delay Lock Loop)回路（「ＤＬＬ回路」
という）を各フィンガー回路毎に設けることなく、複数
のフィンガー回路に対して、共通に一つのＤＬＬ回路を
備え、切り替え回路により、ＤＬＬ回路を逐次、最適の
フィンガー回路に追従させ、ＤＬＬ回路からクロック出
力により、残りのフィンガー回路も制御する構成とした
ものである。

【００１４】より詳細には、ＲＡＫＥ合成器（２）にお
いて、各フィンガー回路の復調出力信号の合成時に求め
られる各フィンガー毎の情報（例えば重み情報）に基づ
き、制御回路（３）は、切り替え回路（４）を制御し
て、ＤＬＬ回路（５）が追従するべきフィンガー回路を
逐次選択する。

【００１５】ＤＬＬ回路（５）が制御するクロックＣＫ
は、各フィンガー回路のＰＮ系列生成器（図３の１３）
に供給されて、同期保持動作を行う。

【００１６】本発明においては、切り替え回路（４）で
選択された一のフィンガー回路からの出力信号を、ＤＬ
Ｌ回路（５）が受け取り、前記信号に基づき、ＤＬＬ回
路（５）で逆拡散に用いられるＰＮ符号の位相を、選択
された一のフィンガー回路内のＰＮ系列発生器の位相に
合わせる構成とされる。

【００１７】より詳細には、選択された一のフィンガー
回路のＰＮ系列発生器を構成するシフトレジスタの値
を、切り替え回路（４）を介して、ＤＬＬ回路（５）が
受け取り、ＤＬＬ回路（５）内部のＰＮ系列発生器（６
０）を構成するシフトレジスタの値を、入力されたシフ
トレジスタの値に設定することで、ＤＬＬ回路（５）内
部のＰＮ系列発生器の位相を、前記選択された一のフィ
ンガー回路内のＰＮ系列発生器の位相に合わせる構成と
される。

【００１８】あるいは、本発明の別の実施の形態におい
て、図４を参照すると、選択された一のフィンガー回路
のＰＮ系列発生器から出力されるＰＮ符号系列を切り替
え回路（４）を介してＤＬＬ回路（５′）が受け取り、
ＤＬＬ回路（５′）において、前記選択されたフィンガ
ー回路のＰＮ系列発生器から出力されるＰＮ符号系列を
用いて逆拡散することで、切り替え回路（４）で選択さ
れたフィンガー回路内のＰＮ系列発生器の位相に合わせ
る構成とされる。

【００１９】かかる構成とした本発明の実施の形態によ
れば、マルチパス伝搬路の位相ジッタの追従機能を保ち
つつ、ＲＡＫＥ受信器の回路規模を削減することができ
る。

【００２０】本発明の一実施の形態において、ＤＬＬ回
路（５）は、フィンガー回路から入力された受信同相
（Ｉ）／直交データ（Ｑ）が分岐され、前記フィンガー
回路で用いられるタイミング（同相成分PNI、直交成分P
NQ）よりも早い分周器タイミングのＰＮ符号PNEI、PNEQ
を生成出力するとともに、前記フィンガー回路で用いら
れるタイミング（PNI、PNQ）よりも遅い分周器タイミン
グのＰＮ符号（同相成分PNLI、直交成分PNLQ）を生成出
力するＰＮ系列発生器（６０）と、前記Ｉ／Ｑデータ
を、前記ＰＮ系列発生器で生成されるＰＮ符号（同相成
分PNEI、直交成分PNEQ）と乗算する第１の複素乗算器
（５１）と、前記Ｉ／Ｑデータを、前記ＰＮ系列発生器
で生成されるＰＮ符号（PNLI、PNLQ）と乗算する第２の
複素乗算器（５４）と、第１の複素乗算器（５１）の出
力を平滑化する第１のローパスフィルタ（５２）と、第
２の複素乗算器（５４）の出力を平滑化する第２のロー
パスフィルタ（５５）と、第１のローパスフィルタの出
力電圧の振幅を検波する第１の振幅検波器（５３）と、
前記第２のローパスフィルタの出力電圧の振幅を検波す
る第２の振幅検波器（５６）と、第１の振幅検波器（５
３）の出力から第２の振幅検波器（５４）の出力を減算
する減算器（５７）と、前記減算器（５７）の出力を平
滑化するループフィルタ（５８）と、ループフィルタ
（５８）の出力を制御電圧として入力する電圧制御発振
器（５９）と、を備え、電圧制御発振器（５９）の出力
クロック（ＣＫ）が、ＰＮ系列発生器（６０）に供給さ
れるとともに、各フィンガー回路（１、６、７、８）に
供給される。

【００２１】本発明の一実施の形態において、各フィン
ガー回路は、サーチャから初期位相設定が行われ、ＰＮ
系列（PNI、PNQ）を発生するＰＮ系列発生器（１３）
と、入力された受信Ｉ／Ｑデータを、ＰＮ系列発生器
（１３）からのＰＮ系列PNI、PNQと乗算する複素乗算器
（１１）と、複素乗算器（１１）の出力を平滑化するロ
ーパスフィルタ（１２）と、を備え、ローパスフィルタ
（１２）の出力が復調信号としてＲＡＫＥ合成器（２）
に出力される。

【００２２】本発明の一実施の形態においては、ＤＬＬ
回路（５）内のＰＮ系列発生器（６０）の位相を、切り
替え回路（４）で選択されたフィンガー回路内のＰＮ系
列発生器（１３）の位相に合わせる構成とされる。この
場合、ＤＬＬ回路（５）内のＰＮ系列発生器（６０）の
シフトレジスタに、選択された一のフィンガー回路内の
ＰＮ系列発生器（１３）の状態（シフトレジスタ値）が
ロードされる。

【００２３】本発明の別の実施の形態において、フィン
ガー回路内のＰＮ系列発生器（１３′）が、前記フィン
ガー回路で用いられるＰＮ符号（同相成分PNI、直交成
分PNQ）のタイミングよりも早いタイミングのＰＮ符号
（PNEI、PNEQ）と、前記フィンガー回路で用いられるＰ
Ｎ符号（同相成分PNI、直交成分PNQ）のタイミングより
も遅いタイミングのＰＮ符号（PNLI、PNLQ）を出力し、
切り替え回路（４）によって選択されたフィンガー回路
から出力されるＰＮ系列（PNEI、PNEQ、PNLI、PNLQ）が
前記ＤＬＬ回路（５′）に供給される。

【００２４】ＤＬＬ回路（５′）は、図５を参照する
と、切り替え回路（４）によって選択された、アーリー
ＰＮ符号（PNEI、PNEQ）とレイトＰＮ符号（PNLI、PNL
Q）とを入力し、受信同相（Ｉ）／直交（Ｑ）データ
を、アーリーＰＮ符号（PNEI、PNEQ）と乗算する第１の
複素乗算器（５１）と、受信同相（Ｉ）／直交（Ｑ）デ
ータを、前記レイトＰＮ符号（PNLI、PNLQ）と乗算する
第２の複素乗算器（５４）と、第１の複素乗算器（５
１）の出力を平滑化する第１のローパスフィルタ（５
２）と、第２の複素乗算器（５２）の出力を平滑化する
第２のローパスフィルタ（５５）と、第１のローパスフ
ィルタ（５２）の出力振幅を検波する第１の振幅検波器
（５３）と、第２のローパスフィルタの出力振幅を検波
する第２の振幅検波器（５６）と、第１の振幅検波器
（５３）の出力から第２の振幅検波器（５６）の出力を
減算する減算器（５７）と、減算器（５７）の出力を平
滑化するループフィルタ（５８）と、ループフィルタ
（５８）の出力を制御電圧として入力する電圧制御発振
器（６０）と、を備え、電圧制御発振器（６０）の出力
クロックが各フィンガー回路に供給され、ＤＬＬ回路
（５′）内にＰＮ系列発生器を設けることを不要として
いる。

【００２５】

【実施例】上記した本発明の実施の形態について、さら
に詳細且つ具体的に説明すべく、本発明の実施例につい
て図面を参照して説明する。図１は、本発明の一実施例
のＲＡＫＥ受信器の構成を示す図である。準同期検波後
の受信Ｉ（同相）／Ｑ（直交）データは、複数（ｎ個）
のフィンガー回路１、６、７、８に供給され、フィンガ
ー回路では、サーチャ回路（不図示）で求められたパス
遅延情報に基づいて、マルチパス伝送路毎の位相が調整
される。

【００２６】各フィンガー回路１、６、７、８からの復
調信号（復調データ）は、ＲＡＫＥ合成器２に供給さ
れ、ＲＡＫＥ合成器２では、パス毎の重み付けアルゴリ
ズムに基づいて合成されて、復調が行われる。ＲＡＫＥ
合成器２では、逆拡散を行う相関器（フィンガー回路）
の出力を同相化し、信号レベルに比例した重み付けを行
い加算することで、各パスの電力の最大比合成（maxima
l ratio combining）が可能とされ、パスダイバーシ
チ効果を得ている。すなわち最大比合成は、マルチパス
の各ブランチ信号（各フィンガー回路の復調出力信号）
を同相化し、信号レベル検出器で検出される信号レベル
に比例した重みを、各ブランチ信号に付けて、加算する
ものであり、ＣＮ（搬送波対雑音）比が高く、信号レベ
ルの大きなブランチほど出力に寄与する割合が大きくな
る。

【００２７】初期アクイジション（initial acquisiti
on：初期接続）確立後の同期保持には、ＤＬＬ回路５が
用いられる。

【００２８】本発明の一実施例においては、各フィンガ
ー回路毎に、ＤＬＬ回路を設けずに、１つのＤＬＬ回路
５によって、ＲＡＫＥ受信機内の全てのフィンガー回路
１、６、７、８のクロックＣＫを制御している。

【００２９】あるいはＲＡＫＥ受信機が、例えばｍ×ｎ
（ｍ、ｎは所定の正数）個のフィンガー回路を有する場
合、ｎ個のフィンガー回路に対して共通に１個のＤＬＬ
回路を備える構成とし、ＲＡＫＥ受信機内に計ｍ個のＤ
ＬＬ回路を備えるというように、フィンガー回路群に対
して共通に１個のＤＬＬ回路を設ける単位（ユニット）
を、複数組備えた構成としてもよいことは勿論である。

【００３０】クロックＣＫの制御は、ＤＬＬ回路５に供
給される受信Ｉ（同相）／Ｑ（直交）データ、及び追従
対象のフィンガー回路に設定されたパス遅延情報に基づ
いて行われ、ＤＬＬ回路５の制御に用いる追従対象フィ
ンガー回路の選択は、切り替え回路４によって行われ
る。

【００３１】切り替え回路４は、ＲＡＫＥ合成器２にて
求められたフィンガー毎の重み情報を入力とする制御回
路３によって、その切り替えが制御される。制御回路３
は、ＲＡＫＥ合成器２より入力された、フィンガー回路
に付与される重み情報の最大値を検出する最大値検出回
路（不図示）を備えており、重み情報が最大のフィンガ
ー回路を選択して、該選択されたフィンガー回路に切り
替えるように、切り替え回路４に対して、切り替え指示
信号を出力する。あるいは、制御回路３は、ＲＡＫＥ合
成器２にて求められたフィンガー回路毎の重み情報の時
系列データを不図示のメモリに蓄積格納し、該時系列デ
ータを分析することで、フィンガー重み情報が最大とな
るフィンガー回路を選択するようにしてもよい。

【００３２】図２は、本発明の一実施例におけるＤＬＬ
回路５の構成の一例を示す図である。図２を参照する
と、ＤＬＬ回路５は、一般的な、Early（アーリー）、L
ate（レイト）ゲート回路によって構成され、入力され
た受信Ｉ／Ｑデータは分岐された後、複素乗算器５１
で、ＰＮ系列発生器６０で生成された（フィンガー回路
のＰＮ系列発生器で用いられるＰＮ符号のタイミングよ
りも）早いタイミングのＰＮ符号PNEI、PNEQと乗算され
る。また複素乗算器５４では受信Ｉ／ＱデータがＰＮ系
列発生器６０で生成された遅い分周器タイミングのＰＮ
符号PNLI、PNLQと乗算される。

【００３３】ＰＮ符号を生成出力するＰＮ系列発生器６
０は、シフトレジスタ６０１とパリティジェネレータ
（排他的論理和回路）６０２よりなる線形帰還シフトレ
ジスタ（Linear Feedback Shift Register）から構
成されており、排他的論理和回路６０２は、シフトレジ
スタ６０１の一端（右端）の出力と、シフトレジスタ６
０１の所定の段数（タップ数）の出力とを入力とし、排
他的論理和回路６０２の出力信号は、シフトレジスタ６
０１の他端（左端）の入力に供給されている。なお、よ
く知られているように、ＰＮ系列発生器６０から生成さ
れるＰＮ符号は、シフトレジスタ６０１のレジスタ長、
排他的論理和回路６０２に入力されるタップの数や位
置、シフトレジスタ６０１の初期値によって、その特性
が規定される。アーリＰＮ符号PNEI、PNEQ、レイトＰＮ
符号PNLI、PNLQは、それぞれ、ＰＮ系列発生器６０のシ
フトレジスタにおいて、フィンガー回路に対応するタイ
ミングのＰＮ符号PNI、PNQの取り出し位置を間に挟んだ
位置から出力される。

【００３４】複素乗算器５１、５４の出力は、それぞれ
ＬＰＦ（ローパスフィルタ）５２、５５、振幅検波器５
３、５６を経て、減算器５７にて合成された後、ループ
フィルタ５８に入力されて平滑化され、このループフィ
ルタ５８の出力を制御信号として（電圧制御発振器（Ｖ
ＣＯ））５９の発振周波数を可変制御し、ＶＣＯ５９か
ら出力されるクロックＣＫは、ＰＮ系列発生器６０の制
御クロックＣＫとして入力される。またＶＣＯ５９から
出力されるクロックＣＫは、選択されたフィンガー回路
のほか、各フィンガー回路に供給される。

【００３５】図３は、図１に示した本発明の一実施例に
おけるフィンガー回路１、６、７、８の構成の一例を示
す図である。各フィンガー回路は、サーチャから初期位
相設定が行われるＰＮ系列発生器１３を用いて、ＰＮ符
号系列PNI、PNQを発生する。ＰＮ系列発生器１３は、Ｄ
ＬＬ回路５のＰＮ系列発生器６０と同一長さのシフトレ
ジスタと、パリティジェネレータに入力されるタップ
数、位置が同一とされている。

【００３６】フィンガー回路に入力された受信Ｉ／Ｑデ
ータは、複素乗算器１１にて、ＰＮ符号系列PNI、PNQと
乗算された後、ローパスフィルタ（ＬＰＦ）１２を経
て、ＲＡＫＥ合成器２に出力される。

【００３７】ＰＮ系列発生器１３における同期保持は、
ＰＮ系列発生器１３に供給されるシフトレジスタのシフ
トクロックＣＫを、ＤＬＬ回路５によって制御すること
で行われる。

【００３８】ＤＬＬ回路５は、制御回路３、切り替え回
路４の働きによって、複数のフィンガー回路１、６、
７、８のうち、ＲＡＫＥ合成器の合成アルゴリズムに基
づいて、最も重みが置かれたフィンガー回路の位相ジッ
ターに追従し、各フィンガー回路に供給されるクロック
ＣＫを制御する。

【００３９】ＤＬＬ回路５内部のＰＮ系列発生器６０の
位相を、切り替え回路４によって選ばれた、追従対象の
フィンガー回路内のＰＮ系列発生器１３の位相に合わせ
る構成としては、いくつかの構成が適用可能である。

【００４０】本発明の一実施例においては、図１に示す
ように、切り替え回路４によって、追従対象のフィンガ
ー回路を選択し、選択された一つのフィンガー回路内の
ＰＮ系列発生器のシフトレジスタの状態（シフトレジス
タ値）が、切り替え回路４を介して、ＤＬＬ回路５のＰ
Ｎ系列発生器６０のシフトレジスタ６０１（図２参照）
にロードされる。

【００４１】本発明の一実施例においては、各フィンガ
ー回路（１、６、７、８）のＰＮ系列発生器１３（図３
参照）は、シフトレジスタのレジスタ値が切り替え回路
４に出力される構成とされており、切り替え回路４によ
りフィンガー回路を切り替える時に、選択された一つの
フィンガー回路のＰＮ系列発生器のシフトレジスタの値
が、ＤＬＬ回路５のＰＮ系列発生器のシフトレジスタ６
０１にロードされる。

【００４２】そして制御回路３により、切り替え回路４
を、逐次制御することにより、ＤＬＬ回路５は、信号状
態の良いフィンガー回路の位相に追従し、またＤＬＬ回
路５から出力されるクロックＣＫにより、各フィンガー
回路の位相制御が行われる。

【００４３】次に本発明の第２の実施例について説明す
る。図４は、本発明の第２の実施例の構成を示す図であ
る。図４を参照すると、本発明の第２の実施例において
は、ｎ個の各フィンガー回路１′、６′、７′、８′内
のＰＮ系列発生器から、Ｅarly（アーリー）及びＬate
（レイト）のタイミングにおけるＰＮ符号（PNEI、PNE
Q、PNLI、PNLQ）を切り替え回路４に出力し、切り替え
回路４では、制御回路３からの切替指示によって選択さ
れたフィンガー回路から出力される、Ｅarly（アーリ
ー）及びＬate（レイト）ＰＮ符号を選択して、ＤＬＬ
回路５′に供給する。

【００４４】図５は、本発明の第２の実施例のＤＬＬ回
路５′の構成を示す図である。図５を参照すると、本発
明の第２の実施例のＤＬＬ回路５′は、図２に示したＤ
ＬＬ回路と相違して、ＰＮ系列発生器は不要とされてい
る。図５を参照すると、ＤＬＬ回路５′において、複素
乗算器５１、５４に入力されるアーリ、レートＰＮ符号
としては、切り替え回路４で選択されたフィンガー回路
から出力されるＰＮ符号系列（PNEI、PNEQ、PNLI、PNL
Q）が、供給される。

【００４５】電圧制御発振器（ＶＣＯ）５９の出力クロ
ックＣＫは、各フィンガー回路に供給される。

【００４６】図６は、本発明の第２の実施例におけるフ
ィンガー回路の構成を示す図である。図６を参照する
と、本発明の第２の実施例におけるフィンガー回路は、
図３に示した前記実施例におけるフィンガー回路と基本
的に同一の構成とされれているが、ＰＮ系列発生器１
３′からアーリー及びレイトＰＮ符号系列（PNEI、PNE
Q、PNLI、PNLQ）が出力されており、信号線を介して、
切り替え回路４に供給される構成とされている。

【００４７】このように、本発明の第２の実施例におい
ては、ＤＬＬ回路５′内にＰＮ系列発生器を具備せず、
前記実施例と比べ回路規模のさらなる縮減を図ることが
できる。

【００４８】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記実施例の構成にのみ限定されるも
のでなく、特許請求の範囲の各請求項に記載される発明
の範囲内で当業者であればなし得るであろう、各種変
形、修正を含むものであることは勿論である。

【００４９】

【発明の効果】以上説明したように、本発明によれば、
各フィンガー回路毎にＤＬＬ回路を設けることなく同期
保持動作を行うことを可能としており、回路規模を縮減
して受信機の小型化を図り、低消費電力化を達成するこ
とができる、という顕著な効果を奏する。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示す図である。

【図２】本発明の一実施例におけるＤＬＬ回路の構成を
示す図である。

【図３】本発明の一実施例におけるフィンガー回路の構
成を示す図である。

【図４】本発明の他の実施例の構成を示す図である。

【図５】本発明の一実施例におけるＤＬＬ回路の構成を
示す図である。

【図６】本発明の一実施例におけるフィンガー回路の構
成を示す図である。

【符号の説明】

１、１′、６、６′、７、７′、８、８′ フィンガー
回路２ＲＡＫＥ合成器３制御回路４切り替え回路５、５′ ＤＬＬ回路１１乗算器１２ＬＰＦ（ローパスフィルタ）１３、１３′ ＰＮ系列発生器５１、５４複素乗算器５２、５５ＬＰＦ５３、５６振幅検波器５７減算器５８ループフィルタ５９ＶＣＯ（電圧制御発信器）６０ＰＮ系列発生器６０１シフトレジスタ６０２排他的論理和（ＥＸＯＲ）回路

Claims

【特許請求の範囲】

【請求項１】マルチパスのそれぞれのパスを通った受信
信号を個別に逆拡散して復調する複数のフィンガー回路
に対して、同期保持制御のための遅延ロックループ（De
layLock Loop）回路（「ＤＬＬ回路」という）を一つ
備え、前記複数のフィンガー回路の出力を合成して復調信号を
出力するＲＡＫＥ合成器における出力合成時の情報に基
づき、前記複数のフィンガー回路の中から前記ＤＬＬ回
路で同期追跡対象とする一のフィンガー回路を選択する
手段と、前記ＤＬＬ回路の位相を前記選択された一のフィンガー
回路の位相に一致させる手段と、を備えたことを特徴とするＲＡＫＥ受信装置。
【請求項２】前記ＲＡＫＥ合成器において最大比合成
（maximal ratio combining）時に前記フィンガー回
路の出力に付与される重み情報に基づき、最も重みが置
かれたフィンガー回路が選択される、ことを特徴とする
請求項１記載のＲＡＫＥ受信装置。
【請求項３】前記ＤＬＬ回路が、最適位相に対してそれ
ぞれ所定タイミング先行、及び遅延する参照信号と受信
信号との相関を検出し、これらの相関値出力の差分情報
に基づき、クロックの発振周波数を可変させる手段を備
え、前記クロックが、前記先行、及び遅延する参照信号
を生成する前記ＤＬＬ回路内のＰＮ（PseudorandomNois
e；疑似雑音）系列発生器に供給されるとともに、前記
複数のフィンガー回路にも供給され、前記選択された一のフィンガー回路のＰＮ系列発生器の
シフトレジスタ値を前記ＤＬＬ回路内のＰＮ系列発生器
のシフトレジスタにロードすることで、前記ＤＬＬ回路
の符号位相を、前記選択された一のフィンガー回路の符
号位相に一致させる、ことを特徴とする請求項１又は２
記載のＲＡＫＥ受信装置。
【請求項４】前記ＤＬＬ回路が、最適位相に対してそれ
ぞれ所定タイミング先行、及び遅延する参照信号と受信
信号との相関を検出し、これらの相関値出力の差分情報
に基づき、クロックの発振周波数を可変させる手段を備
え、前記クロックが、前記複数のフィンガー回路に供給
され、前記ＤＬＬ回路はＰＮ系列発生器を具備せず、前記ＤＬＬ回路が、前記選択された一のフィンガー回路
のＰＮ系列発生器から出力される、最適位相に対して所
定タイミング先行、及び遅延する参照信号を入力しこれ
らの参照信号を受信信号との相関検出に用いることで、
前記ＤＬＬ回路の符号位相を、前記選択された一のフィ
ンガー回路の符号位相に一致させる、ことを特徴とする
請求項１又は２記載のＲＡＫＥ受信装置。
【請求項５】拡散符号によりスペクトラム拡散された信
号を受信し、マルチパスとなっている受信信号から個々
のパスを検索するサーチャで検索されたそれぞれの受信
信号を逆拡散して信号を復調するフィンガー回路を複数
備えるとともに、複数の前記フィンガー回路からの復調
出力を合成するＲＡＫＥ合成器を備えたＲＡＫＥ受信装
置において、複数の前記フィンガー回路は、その内部に、同期保持制
御用の遅延ロックループ（Delay Lock Loop）回路
（「ＤＬＬ回路」という）を具備せずに、複数の前記フ
ィンガー回路に対して、共通に、一つのＤＬＬ回路を備
え、複数の前記フィンガー回路の中から前記ＤＬＬ回路で同
期追跡対象とする一のフィンガー回路の切り替えを行う
切り替え回路と、前記ＲＡＫＥ合成器において前記フィンガー回路の出力
を合成するときに用いられる各フィンガー回路毎の情報
を受け取り、前記情報に基づき、前記ＤＬＬ回路が追従
すべき一のフィンガー回路を選択し、前記切り替え回路
に対して切り替えを指示する制御回路と、を備えたことを特徴とするＲＡＫＥ受信装置。
【請求項６】前記制御回路が、前記ＲＡＫＥ合成器から
出力される、各フィンガー回路毎の重み情報に基づき、
最も重みが置かれたフィンガー回路を選択し、前記切り
替え回路に対して切り替えを指示することで、前記ＤＬ
Ｌ回路を、最適のフィンガー回路に追従させる、ように
構成されている、ことを特徴とする請求項５記載のＲＡ
ＫＥ受信装置。
【請求項７】前記ＲＡＫＥ合成器が、前記各フィンガー
回路から出力される復調信号を、最大比合成（maximal
ratio combining）法で合成する、ことを特徴とする
請求項６記載のＲＡＫＥ受信装置。
【請求項８】前記ＤＬＬ回路から出力されるクロック
が、複数の前記フィンガー回路のうち、前記切り替え回
路で選択されたフィンガー回路のほかに、残りのフィン
ガー回路にも供給される、ことを特徴とする請求項５乃
至７のいずれか一に記載のＲＡＫＥ受信装置。
【請求項９】前記ＤＬＬ回路から出力される前記クロッ
クが、前記各フィンガー回路のＰＮ系列生成器に供給さ
れ、同期保持動作を行う、ことを特徴とする請求項８記
載のＲＡＫＥ受信装置。
【請求項１０】前記切り替え回路で選択された一のフィ
ンガー回路からの出力信号を、前記ＤＬＬ回路が受け取
り、前記受け取った信号に基づき、前記ＤＬＬ回路にお
いて受信データの逆拡散に用いられるＰＮ（Pseudorand
om Noise；疑似雑音）符号の位相を、前記切り替え回
路で選択された一のフィンガー回路内のＰＮ系列発生器
の位相に合わせる構成とされている、ことを特徴とする
請求項５乃至９のいずれか一に記載のＲＡＫＥ受信装
置。
【請求項１１】前記ＤＬＬ回路内のＰＮ系列発生器の位
相を、前記切り替え回路で選択された一のフィンガー回
路内のＰＮ系列発生器の位相に合わせる構成とされてい
る、ことを特徴とする請求項５乃至９のいずれか一に記
載のＲＡＫＥ受信装置。
【請求項１２】複数の前記フィンガー回路のうちから選
択された一のフィンガー回路のＰＮ系列発生器を構成す
るシフトレジスタの値が、前記切り替え回路を介して、
前記ＤＬＬ回路に供給され、前記ＤＬＬ回路内のＰＮ系列発生器を構成するシフトレ
ジスタの値を、前記切り替え回路を介して入力されたシ
フトレジスタの値に設定することで、前記ＤＬＬ回路内
のＰＮ系列発生器の位相を、前記選択された一のフィン
ガー回路内のＰＮ系列発生器の位相に合わせる、構成と
されている、ことを特徴とする請求項５乃至９のいずれ
か一に記載のＲＡＫＥ受信装置。
【請求項１３】複数の前記フィンガー回路のうちから選
択された一のフィンガー回路のＰＮ系列発生器から出力
されるＰＮ符号系列が、前記切り替え回路を介して、前
記ＤＬＬ回路に供給され、前記ＤＬＬ回路において、前記選択された一のフィンガ
ー回路のＰＮ系列発生器から出力されるＰＮ符号系列を
用いて受信データを逆拡散することで、前記選択された
一のフィンガー回路内のＰＮ系列発生器の位相に合わせ
る、構成とされている、ことを特徴とする請求項５乃至
９のいずれか一に記載のＲＡＫＥ受信装置。
【請求項１４】前記ＤＬＬ回路が、前記フィンガー回路
で用いられるＰＮ符号のタイミングよりも先行するタイ
ミングのアーリＰＮ符号と、前記フィンガー回路で用い
られるＰＮ符号のタイミングよりも遅延したタイミング
のレイトＰＮ符号を生成出力するＰＮ系列発生器を備
え、受信データを、前記アーリーＰＮ符号、及びレイトＰＮ
符号とそれぞれ乗算する第１、及び第２の乗算器と、前記第１、及び第２の乗算器の出力を入力とする第１、
及び第２のフィルタと、前記第１、及び第２のフィルタの出力を検波する第１、
及び第２の検波器と、前記第１の検波器の出力から前記第２の検波器の出力を
減算する減算器と、前記減算器の出力を平滑化するループフィルタと、前記ループフィルタの出力を制御電圧として入力する電
圧制御発振器と、を備え、前記ＰＮ系列発生器のシフトレジスタには、前記切り替
え回路を介して、選択された一のフィンガー回路のＰＮ
系列発生器のシフトレジスタの値がロードされ、前記電圧制御発振器の出力クロックが、前記ＤＬＬ回路
内の前記ＰＮ系列発生器に供給されるとともに、前記各
フィンガー回路に対して制御クロックとして供給され
る、ことを特徴とする請求項５乃至１０のいずれか一に
記載のＲＡＫＥ受信装置。
【請求項１５】前記フィンガー回路が、前記サーチャか
ら、初期位相の設定が行われ、ＰＮ符号を生成するＰＮ
系列発生器と、入力された受信データを、前記ＰＮ系列発生器からのＰ
Ｎ系列と乗算する乗算器と、前記乗算器の出力を平滑化して復調信号を出力するロー
パスフィルタと、を備え、前記選択された前記フィンガー回路のＰＮ系列発生器を
構成するシフトレジスタの値が、前記切り替え回路を介
して、前記ＤＬＬ回路に供給される、ことを特徴とする
請求項５乃至１０、１４のいずれか一に記載のＲＡＫＥ
受信装置。
【請求項１６】前記ＤＬＬ回路が、前記切り替え回路に
よって選択された一のフィンガー回路から出力される、
アーリーＰＮ符号とレイトＰＮ符号とを入力し、受信データを、前記アーリーＰＮ符号、及び前記レイト
ＰＮ符号とそれぞれ乗算する第１、及び第２の乗算器
と、前記第１、及び第２の乗算器の出力を入力とする第１、
及び第２のフィルタと、前記第１、及び第２のフィルタの出力を検波する第１、
及び第２の検波器と、前記第１の検波器の出力から前記第２の検波器の出力を
減算する減算器と、前記減算器の出力を平滑化するループフィルタと、前記ループフィルタの出力を制御電圧として入力する電
圧制御発振器と、を備え、前記電圧制御発振器の出力クロックが、前記各フィンガ
ー回路に供給される、ことを特徴とする請求項５乃至１
０のいずれか一に記載のＲＡＫＥ受信装置。
【請求項１７】前記フィンガー回路が、前記サーチャか
ら、初期位相の設定が行われ、ＰＮ符号を生成するＰＮ
系列発生器と、入力された受信データを、前記ＰＮ系列発生器からのＰ
Ｎ系列と乗算する乗算器と、前記乗算器の出力を平滑化して復調信号を出力するロー
パスフィルタと、を備え、前記ＰＮ系列発生器が、ＰＮ符号のタイミングよりも先
行するタイミングのアーリＰＮ符号と、前記フィンガー
回路で用いられるＰＮ符号のタイミングよりも遅延した
タイミングのレイトＰＮ符号を生成して前記切り替え回
路に出力する、構成とされている、ことを特徴とする請
求項５乃至１０、１６のいずれか一に記載のＲＡＫＥ受
信装置。
【請求項１８】前記フィンガー回路が、前記サーチャか
ら、初期位相の設定が行われ、ＰＮ符号（同相成分PN
I、直交成分PNQ）を生成するＰＮ系列発生器と、入力された受信同相（Ｉ）／直交（Ｑ）データを、前記
ＰＮ系列発生器からのＰＮ系列（PNI、PNQ）と乗算する
複素乗算器と、前記複素乗算器の出力を平滑化して復調信号を出力する
ローパスフィルタと、を備えたことを特徴とする請求項５乃至１０のいずれか
一に記載のＲＡＫＥ受信装置。
【請求項１９】前記ＤＬＬ回路が、前記フィンガー回路
で用いられるＰＮ符号（同相成分PNI、直交成分PNQ）の
タイミングよりも早いタイミングのアーリーＰＮ符号
（同相成分PNEI、直交成分PNEQ）を生成出力するととも
に、前記フィンガー回路で用いられるＰＮ符号（同相成
分PNI、直交成分PNQ）のタイミングよりも遅いタイミン
グのレイトＰＮ符号（同相成分PNLI、直交成分PNLQ）を
生成出力するＰＮ系列発生器を備え、受信同相（Ｉ）、直交（Ｑ）データを、前記ＰＮ系列発
生器で生成されるＰＮ符号（PNEI、PNEQ）と乗算する第
１の複素乗算器と、受信同相（Ｉ）、直交（Ｑ）データを、前記ＰＮ系列発
生器で生成されるＰＮ符号（PNLI、PNLQ）と乗算する第
２の複素乗算器と、前記第１の複素乗算器の出力を平滑化する第１のローパ
スフィルタと、前記第２の複素乗算器の出力を平滑化する第２のローパ
スフィルタと、前記第１のローパスフィルタの出力振幅を検波する第１
の振幅検波器と、前記第２のローパスフィルタの出力振幅を検波する第２
の振幅検波器と、前記第１の振幅検波器の出力から前記第２の振幅検波器
の出力を減算する減算器と、前記減算器の出力を平滑化するループフィルタと、前記ループフィルタの出力を制御電圧として入力する電
圧制御発振器と、を備え、前記ＰＮ系列発生器のシフトレジスタには、前記切り替
え回路を介して、選択された一の前記フィンガー回路の
ＰＮ系列発生器のシフトレジスタの値がロードされ、前記電圧制御発振器の出力クロックが、前記ＰＮ系列発
生器に供給されるとともに、前記各フィンガー回路に供
給される、ことを特徴とする請求項５乃至１０のいずれ
か一に記載のＲＡＫＥ受信装置。
【請求項２０】前記ＤＬＬ回路が、選択された一のフィ
ンガー回路のＰＮ系列発生器から出力される、アーリー
ＰＮ符号（PNEI、PNEQ）とレイトＰＮ符号（PNLI、PNL
Q）とを、前記切り替え回路を介して入力し、受信同相（Ｉ）／直交（Ｑ）データを、前記アーリーＰ
Ｎ符号（PNEI、PNEQ）と乗算する第１の複素乗算器と、受信同相（Ｉ）／直交（Ｑ）データを、前記レイトＰＮ
符号（PNLI、PNLQ）と乗算する第２の複素乗算器と、前記第１の複素乗算器の出力を平滑化する第１のローパ
スフィルタと、前記第２の複素乗算器の出力を平滑化する第２のローパ
スフィルタと、前記第１のローパスフィルタの出力振幅を検波する第１
の振幅検波器と、前記第２のローパスフィルタの出力振幅を検波する第２
の振幅検波器と、前記第１の振幅検波器の出力から前記第２の振幅検波器
減算器の出力を減算する減算器と、前記減算器の出力を平滑化するループフィルタと、前記ループフィルタの出力を制御電圧として入力する電
圧制御発振器と、を備え、前記電圧制御発振器の出力クロックが、前記各フィンガ
ー回路に供給される、ことを特徴とする請求項５乃至１
０のいずれか一に記載のＲＡＫＥ受信装置。
【請求項２１】請求項１乃至２０のいずれか一に記載の
ＲＡＫＥ受信装置において、前記ＤＬＬ回路を装置内に
一つ備えるか、もしくは、複数のフィンガー回路群毎に
一つ設けられる前記ＤＬＬ回路を複数備えている、こと
を特徴とするＲＡＫＥ受信装置。