JP2000298536A - Information processor - Google Patents

Information processor

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JP2000298536A
JP2000298536A JP11108547A JP10854799A JP2000298536A JP 2000298536 A JP2000298536 A JP 2000298536A JP 11108547 A JP11108547 A JP 11108547A JP 10854799 A JP10854799 A JP 10854799A JP 2000298536 A JP2000298536 A JP 2000298536A
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JP
Japan
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display
memory
clock
vram
controller
Prior art date
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Withdrawn
Application number
JP11108547A
Other languages
Japanese (ja)
Inventor
Teruhisa Fujimoto
曜久 藤本
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Abstract

PROBLEM TO BE SOLVED: To save power by properly reducing the frequency of a VRAM controlling clock without exerting visual influence upon the quality of display reproduction. SOLUTION: The information processor is provided with a clock control function for reducing the frequency of a VRAM control clock to a value capable of executing a display access when an access to a VRAM 24 is continued for fixed time and only a display access is executed or switching to a power down mode is generated by a power management function included in an operating system. Thus the control of the VRAM controlling clock can reduce the power consumption of the whole device while securing display quality for video reproduction or the like at a fixed level.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、パーソナルコンピ
ュータ等の情報処理装置に係り、特にバッテリ駆動が可
能なため省電力が求められる携帯性をもった情報処理装
置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing apparatus such as a personal computer, and more particularly to a portable information processing apparatus which can be driven by a battery and requires power saving.

【0002】[0002]

【従来の技術】パーソナルコンピュータなどの情報処理
装置では、オペレーティングシステムによって省電力化
のための電力管理が行われている。このオペレーティン
グシステムによる電力管理では、たとえば、イベントが
一定時間発生しない場合に、たとえばCPUの動作クロ
ックの周波数を低下させたりハードディスクの回転を停
止させて省電力化が実現される。
2. Description of the Related Art In an information processing apparatus such as a personal computer, power management for power saving is performed by an operating system. In the power management by the operating system, for example, when no event occurs for a certain period of time, for example, the frequency of the operation clock of the CPU is reduced or the rotation of the hard disk is stopped, thereby realizing power saving.

【0003】しかしながら、ビデオRAM等の表示処理
系は、オペレーティングシステムによる電力管理の対象
になく、表示処理系が動作するしないに拘らず常に一定
のクロック信号の供給を受けている。したがって、ここ
に非常に無駄な電力消費が発生していることが分かる。
特にバッテリ動作時間の長さが重要なスペックの一つと
なっているPDA(Personal Digital Assistant)等の
個人情報機器等における電力利用効率の改善は強い要望
の一つとなっている。
However, a display processing system such as a video RAM is not subject to power management by an operating system, and is always supplied with a constant clock signal regardless of whether the display processing system operates. Therefore, it can be seen that very wasteful power consumption occurs here.
In particular, there is a strong demand for improving the power use efficiency of personal information devices such as PDA (Personal Digital Assistant) in which the length of battery operation time is one of the important specifications.

【0004】[0004]

【発明が解決しようとする課題】上述したように、従来
におけるパーソナルコンピュータ等の情報処理装置おけ
るオペレーティングシステムによる省電力化のための電
力管理だけでは、消費電力の低減は十分ではなく、ビデ
オRAM等の表示処理系はその対象外で、常に一定のク
ロック信号を受け大きな消費電力が生じていた。
As described above, reduction of power consumption is not sufficient only by conventional power management for power saving by an operating system in an information processing apparatus such as a personal computer. The display processing system is not a target, and always receives a constant clock signal and generates large power consumption.

【0005】本発明は、このような課題を解決するため
のもので、VRAMを含む表示制御系の最適な電力管理
を実現してより一層の省電力化を図ることのできる情報
処理装置の提供を目的とする。
The present invention has been made to solve such a problem, and provides an information processing apparatus capable of realizing optimal power management of a display control system including a VRAM and achieving further power saving. With the goal.

【0006】また、本発明は、表示再生の品位に視覚的
な影響を及ぼすことなくVRAM制御クロックの周波数
を適宜減じて省電力化を図ることのできる情報処理装置
の提供を目的とする。
Another object of the present invention is to provide an information processing apparatus capable of appropriately reducing the frequency of a VRAM control clock without visually affecting the quality of display reproduction, thereby saving power.

【0007】[0007]

【課題を解決するための手段】上記目的を達成するため
に、請求項1の発明は、表示データを格納するメモリ
と、システムの状態に基づいて前記メモリの制御用クロ
ックの周波数を制御するクロック制御手段とを有するこ
とを特徴とする。
According to one aspect of the present invention, there is provided a memory for storing display data, and a clock for controlling a frequency of a control clock for the memory based on a state of a system. And control means.

【0008】請求項2の発明は、表示データを格納する
メモリと、前記メモリへのアクセス状況を監視する監視
手段と、前記監視手段により得られた監視結果に基づい
て前記メモリの制御用クロックの周波数を切り替えるク
ロック制御手段とを有することを特徴とする。
According to a second aspect of the present invention, there is provided a memory for storing display data, monitoring means for monitoring an access state to the memory, and a control clock for the memory based on a monitoring result obtained by the monitoring means. Clock control means for switching the frequency.

【0009】請求項1及び請求項2の発明によれば、シ
ステムの状態や表示用メモリへのアクセス状況として、
高速なメモリ制御用クロックが要求されない状況が発生
したときに、メモリの制御用クロックの周波数を通常動
作時の値よりも低い値に切り替えるように制御すること
によって、表示品位を劣化させることなくクロック周波
数低減分の省電力化を実現することができる。
According to the first and second aspects of the present invention, the status of the system and the status of access to the display memory include:
When a situation where a high-speed memory control clock is not required occurs, by controlling the frequency of the memory control clock to a value lower than the value in normal operation, the clock can be controlled without deteriorating the display quality. It is possible to realize power saving by the frequency reduction.

【0010】また、請求項3の発明は、表示データを格
納するメモリと、画面走査の帰線期間に前記メモリの制
御用クロックの供給を停止させる手段とを有することを
特徴とする情報処理装置である。
According to a third aspect of the present invention, there is provided an information processing apparatus comprising: a memory for storing display data; and means for stopping supply of a control clock for the memory during a blanking period of screen scanning. It is.

【0011】この発明は、表示用のメモリへのアクセス
が中断される画面走査帰線期間にメモリ制御用クロック
の供給を停止させることによって、そのクロック供給停
止時間分の省電力化を実現することができる。
According to the present invention, the supply of the memory control clock is stopped during the screen retrace period during which the access to the display memory is interrupted, thereby realizing power saving for the clock supply stop time. Can be.

【0012】さらに、請求項4の発明は、表示データを
格納するメモリと、前記メモリに格納された表示データ
を表示する際のフレームレートをシステムの状態に基づ
いて変更する手段とを有することを特徴とする。
Further, the invention of claim 4 includes a memory for storing display data, and means for changing a frame rate for displaying the display data stored in the memory based on a state of the system. Features.

【0013】この発明では、システムの状態として、ハ
イフレームレートが要求されない状況が発生したとき
に、表示のフレームレートを通常動作時の値よりも低い
値に切り替えるように制御することによって省電力化を
実現することができる。
According to the present invention, when a situation where a high frame rate is not required occurs as a system state, power is saved by controlling the display frame rate to be switched to a value lower than a value in a normal operation. Can be realized.

【0014】請求項5の発明は、表示データを格納する
メモリと、前記メモリに格納された表示データを表示す
る際のフレームレートを起動されたアプリケーションの
種類に応じて変更する手段とを有することを特徴とする
ものである。
According to a fifth aspect of the present invention, there is provided a memory for storing display data, and means for changing a frame rate for displaying the display data stored in the memory in accordance with the type of the started application. It is characterized by the following.

【0015】この発明では、ハイフレームレートが要求
されないアプリケーションが起動されたときに、表示の
フレームレートを通常動作時の値よりも低い値に切り替
えるように制御することによって省電力化を実現するこ
とができる。
According to the present invention, when an application that does not require a high frame rate is started, power saving is realized by controlling the display frame rate to be switched to a value lower than a value in a normal operation. Can be.

【0016】請求項6の発明は、表示データを格納する
メモリと、前記メモリに格納された表示データを表示す
る際のフレームレートの変更指示を任意に入力する入力
手段と、この入力手段より与えられた指示により前記フ
レームレートを変更する手段とを有することを特徴とす
るものである。
According to a sixth aspect of the present invention, there is provided a memory for storing display data, input means for arbitrarily inputting an instruction to change a frame rate when displaying the display data stored in the memory, and input means for providing the instruction. Means for changing the frame rate in accordance with a given instruction.

【0017】この発明では、ユーザからの選択によっ
て、ハイフレームレートによる高精細な表示を選択する
か、ローフレームレートによる省電力化を考慮した表示
を選択するかを切り替えることができる。したがって、
たとえばバッテリの残り容量が少なくなって時などにロ
ーフレームレートによる省電力化を考慮した表示を選択
することで、バッテリ動作可能時間を引き伸ばすことが
できる。
According to the present invention, it is possible to switch between selection of a high-definition display at a high frame rate and selection of a display in consideration of power saving at a low frame rate, depending on selection from a user. Therefore,
For example, when the remaining capacity of the battery is low and the display considering power saving by the low frame rate is selected, the operable time of the battery can be extended.

【0018】[0018]

【発明の実施の形態】以下、図面を参照しながら、本発
明の実施の形態について詳細に説明する。
Embodiments of the present invention will be described below in detail with reference to the drawings.

【0019】図1に、本発明の実施形態であるPDA
(Personal Digital Assistant)等の情報処理装置の全
体構成を示す。
FIG. 1 shows a PDA according to an embodiment of the present invention.
1 shows an overall configuration of an information processing apparatus such as (Personal Digital Assistant).

【0020】同図に示すように、この情報処理装置は、
システムメモリ(DRAM)20、プロセッサ(Proces
sor )21、電源制御回路(Power Control )22、M
ROM23、VRAM24、キーボードコントローラ
(KBC)25、デバイスコントローラ26で構成され
ている。
As shown in FIG.
System memory (DRAM) 20, Processor (Proces)
sor) 21, power control circuit (Power Control) 22, M
It comprises a ROM 23, a VRAM 24, a keyboard controller (KBC) 25, and a device controller 26.

【0021】システムメモリ20はプログラムやデータ
を記憶してプロセッサ21のワークエリアとして用いら
れるメモリである。プロセッサ21はプログラム命令を
解釈し実行する装置である。電源制御回路22はシステ
ム電源を制御する回路である。MROM23はシステム
の基本ソフトウェアが格納されたメモリである。VRA
M24は表示装置に表示するデータを記憶するメモリで
ある。キーボードコントローラ25は接続されたキーボ
ードを制御する装置である。
The system memory 20 is a memory that stores programs and data and is used as a work area of the processor 21. The processor 21 is a device that interprets and executes program instructions. The power supply control circuit 22 is a circuit for controlling a system power supply. The MROM 23 is a memory in which basic software of the system is stored. VRA
M24 is a memory for storing data to be displayed on the display device. The keyboard controller 25 is a device that controls a connected keyboard.

【0022】デバイスコントローラ26は、バスコント
ローラ(Bus Controller)1、表示コントローラ(LC
D/CRT Controller)2、グラフィックスアクセラレ
ータ(Accelerator)3、USB(Universal Serial Bu
s)ホストコントローラ4、VRAMコントローラ(V
RAM Controller)5、PCMCIAコントローラ(P
CMCIA Controller )6、スマートメディア(登録
商標)コントローラ(Smart Media(登録商
標) Controller)7、I/Oバスコントロ
ーラ(I/O Bus Controller )8、レジスタインタフ
ェースバス9、VRAMインタフェースバス10、クロ
ックコントローラ(Clock Controller)11、割り込み
コントローラ(Interrupt Controller)12で構成され
ている。
The device controller 26 includes a bus controller (Bus Controller) 1 and a display controller (LC).
D / CRT Controller 2, Graphics Accelerator 3, USB (Universal Serial Bu
s) Host controller 4, VRAM controller (V
RAM Controller) 5, PCMCIA Controller (P
CMCIA Controller 6, SmartMedia® controller 7, I / O bus controller 8, register interface bus 9, VRAM interface bus 10, clock controller A clock controller 11 and an interrupt controller 12 are provided.

【0023】バスコントローラ1はデバイスコントロー
ラ26の内部バスを制御する装置である。表示コントロ
ーラ2はLCDパネルやCRT等の表示装置の表示を制
御する装置である。グラフィックスアクセラレータ3は
描画処理を高速化するための補助演算を行う装置であ
る。USBホストコントローラ4は接続されたUSBデ
バイスを制御する装置である。VRAMコントローラ5
はVRAM24を制御する装置である。PCMClAコ
ントローラ6はPCMClA(Personal Computer Memo
ry Card Inernational Association)準拠のPCカード
とのインタフェースを受け持つコントローラである。ス
マートメディアコントローラ7は接続されたフラッシュ
メモリの制御を行うコントローラである。I/Oバスコ
ントローラ8はキーボードコントローラ25や接続され
た拡張デバイスの制御を行うコントローラである。レジ
スタインタフェースバス9は内部レジスタのアクセス等
に用いられる内部バスである。VRAMインタフェース
バス10はVRAM24をアクセスするデバイスを接続
するバスである。クロックコントローラ11はクロック
ソースの選択やクロックゲートを行うコントローラであ
る。割り込みコントローラ12は割り込み要因を識別し
てその有効/無効の制御を行うコントローラである。
The bus controller 1 is a device for controlling the internal bus of the device controller 26. The display controller 2 is a device that controls display on a display device such as an LCD panel or a CRT. The graphics accelerator 3 is a device that performs an auxiliary operation for speeding up a drawing process. The USB host controller 4 is a device that controls a connected USB device. VRAM controller 5
Is a device for controlling the VRAM 24. The PCMCLA controller 6 is a PCMCLA (Personal Computer Memo).
This is a controller that handles an interface with a PC card conforming to the ry Card International Association (ry Card). The smart media controller 7 is a controller that controls a connected flash memory. The I / O bus controller 8 is a controller that controls the keyboard controller 25 and connected expansion devices. The register interface bus 9 is an internal bus used for accessing internal registers. The VRAM interface bus 10 connects devices that access the VRAM 24. The clock controller 11 is a controller that selects a clock source and performs clock gating. The interrupt controller 12 is a controller that identifies an interrupt factor and controls its enable / disable.

【0024】図2に、図1に示された表示コントローラ
2の構成を示す。
FIG. 2 shows the configuration of the display controller 2 shown in FIG.

【0025】同図に示すように、表示コントローラ2
は、LCD(Liquid Crystal Display)コントローラ2
−1、DSTN(Dual Scan STN )コントローラ2−
2、CRTコントローラ2−3、LCDインタフェース
回路2−4、そしてCRTインタフェース回路2−5と
から構成される。LCDコントローラ2−1はLCDパ
ネルへの表示を制御する装置である。DSTNコントロ
ーラ2−2はDSTNパネルへの表示を制御する装置で
ある。CRTコントローラ2−3はCRTへの表示を制
御する装置である。LCDインタフェース回路2−4は
LCDの種類により出力フォーマットを変更する装置で
ある。CRTインタフェース回路2−5はデジタルの画
像信号をアナログの画像信号に変換する装置である。
As shown in FIG.
Is an LCD (Liquid Crystal Display) controller 2
-1, DSTN (Dual Scan STN) controller 2-
2, a CRT controller 2-3, an LCD interface circuit 2-4, and a CRT interface circuit 2-5. The LCD controller 2-1 is a device that controls display on an LCD panel. The DSTN controller 2-2 is a device that controls display on a DSTN panel. The CRT controller 2-3 is a device that controls display on the CRT. The LCD interface circuit 2-4 is a device that changes the output format according to the type of LCD. The CRT interface circuit 2-5 is a device for converting a digital image signal into an analog image signal.

【0026】続いて、図3を参照してLCDコントロー
ラ2−1の構成を説明する。
Next, the configuration of the LCD controller 2-1 will be described with reference to FIG.

【0027】同図に示すように、LCDコントローラ2
−1は、表示バッファ2−1−1、FIFOバッファメ
モリ2−1−2、カラーパレット2−1−3、表示アド
レス生成回路2−1−4、表示タイミング生成回路2−
1−5、そして表示データ数計数回路2−1−6とから
構成される。
As shown in FIG.
-1, display buffer 2-1-1, FIFO buffer memory 2-1-2, color palette 2-1-3, display address generation circuit 2-1-4, display timing generation circuit 2-
1-5, and a display data number counting circuit 2-1-6.

【0028】表示バッファ2−1−1はVRAM24か
ら読み出された表示データを一時的に格納するためのバ
ッファである。FIFOバッファメモリ2−1−2は表
示データをVRAM24で使用されているクロック信号
から表示用のクロック信号に同期化するためのメモリで
ある。
The display buffer 2-1-1 is a buffer for temporarily storing display data read from the VRAM 24. The FIFO buffer memory 2-1-2 is a memory for synchronizing display data from a clock signal used in the VRAM 24 to a clock signal for display.

【0029】カラーパレット2−1−3はインデックス
カラーをRGB信号に変換する回路である。表示アドレ
ス生成回路2−1−4は表示データをVRAM24から
読出すアドレスを生成する回路である。表示タイミング
生成回路2−1−5は表示用タイミング信号や水平同期
信号を生成する回路である。表示データ数計数回路2−
1−6は水平スキャニング単位で表示データ数を計数す
る回路である。
The color palette 2-1-3 is a circuit for converting an index color into an RGB signal. The display address generation circuit 2-1-4 is a circuit for generating an address for reading display data from the VRAM 24. The display timing generation circuit 2-1-5 is a circuit that generates a display timing signal and a horizontal synchronization signal. Display data number counting circuit 2-
Reference numeral 1-6 denotes a circuit for counting the number of display data in units of horizontal scanning.

【0030】なお、CRTコントローラ2−3の構成は
図3と同じである。
The configuration of the CRT controller 2-3 is the same as that of FIG.

【0031】次に、本実施形態の動作を表示処理系へ導
入されるクロック信号の制御を中心に説明する。
Next, the operation of this embodiment will be described focusing on the control of the clock signal introduced to the display processing system.

【0032】本実施形態は、システムの状態を監視して
VRAM24へのアクセスが一定時間継続して表示アク
セスのみになったときにVRAM制御クロックの周波数
を表示アクセスが可能な程度の値に落すクロック制御機
能を備えるものである。このクロック制御機能は、例え
ば、MROM23内の基本ソフトウェアにより提供する
ことが可能である。VRAM24へのアクセスが表示ア
クセスのみになるとは、換言するとVRAM24へのラ
イトアクセスが発生しない状況をいう。ビデオ再生時な
どのVRAM24へのライトアクセス時はクロックの速
度が再生品位に直接影響するが、VRAM24へのアク
セスが表示アクセスのみの場合はビデオ再生時ほどクロ
ックの速度が要求されない。
In the present embodiment, the clock of monitoring the state of the system and lowering the frequency of the VRAM control clock to a value at which display access is possible when access to the VRAM 24 continues only for display for a certain period of time. It has a control function. This clock control function can be provided by, for example, basic software in the MROM 23. That the access to the VRAM 24 is only the display access means that the write access to the VRAM 24 does not occur. At the time of write access to the VRAM 24, such as during video playback, the clock speed directly affects the playback quality. However, when the access to the VRAM 24 is only display access, the clock speed is not required as much as during video playback.

【0033】なお、かかるクロック制御機能はオペレー
ティングシステムの機能として持たせてもよく、あるい
は、MROM23以外の記憶装置に格納された専用ソフ
トウェアとしてシステムに組み込んでもよい。また、オ
ペレーティングシステムのもつパワーマネージメント機
能によってパワーダウンモードへの切り替えが発生した
ことを上記基本ソフトウェアや専用ソフトウェアが確認
することによってVRAM制御クロックの周波数を表示
アクセスが可能な程度の値に落すといったルーチンを採
用してもよい。さらに、上記クロック制御機能は専用の
ハードウェアとして提供されるものであってもよい。
The clock control function may be provided as a function of the operating system, or may be incorporated in the system as dedicated software stored in a storage device other than the MROM 23. A routine for lowering the frequency of the VRAM control clock to a value at which display access is possible by confirming by the basic software or the dedicated software that switching to the power down mode has occurred by the power management function of the operating system. May be adopted. Further, the clock control function may be provided as dedicated hardware.

【0034】本クロック制御機能は、VRAM24への
アクセスが一定時間継続して表示アクセスのみになった
ことを判断すると、表示コントローラ2およびVRAM
コントローラ5に供給されるVRAM制御クロックを通
常時の値より低いあらかじめ設定された省電力用の値に
変更するように制御する。
When the clock control function determines that the access to the VRAM 24 has been a display access only for a certain period of time, the display controller 2 and the VRAM
The control is performed so that the VRAM control clock supplied to the controller 5 is changed to a preset power saving value lower than the normal value.

【0035】このVRAM制御クロックは、例えばデバ
イスコントローラ26内部のクロックコントローラ11
で生成される。この場合、本クロック制御機能からクロ
ックコントローラ11にVRAM制御クロックの変更指
令を与えることでVRAM制御クロックの周波数の切り
替えが行われる。クロックコントローラ11内部でのク
ロック周波数の調整方法の詳述はここでは避けるが、P
LLやディバイダ等を用いた様々な公知の方式がある。
The VRAM control clock is supplied to the clock controller 11 inside the device controller 26, for example.
Generated by In this case, the frequency of the VRAM control clock is switched by giving a change command of the VRAM control clock to the clock controller 11 from the clock control function. Although a detailed description of the method of adjusting the clock frequency inside the clock controller 11 is omitted here,
There are various known systems using LL, dividers, and the like.

【0036】本クロック制御機能は、VRAM制御クロ
ックダウン中に、VRAM24へのライトアクセス等、
表示アクセス以外のアクセスが発生した場合(オペレー
ティングシステムのパワーマネージメント機能と連動し
ている場合はパワーダウンモードが解除されて通常モー
ドに復帰したとき)、VRAM制御クロックのダウンモ
ードを解除して通常のクロック周波数に戻す。
The present clock control function performs write access to the VRAM 24 while the VRAM control clock is down.
When an access other than the display access occurs (when the power down mode is released and the mode returns to the normal mode when linked with the power management function of the operating system), the down mode of the VRAM control clock is released and the normal mode is released. Return to clock frequency.

【0037】このようなVRAM制御クロックの制御に
よって、ビデオ再生時等における表示品位を一定に確保
しつつ装置全体としての消費電力を低減することができ
る。
By controlling the VRAM control clock as described above, it is possible to reduce the power consumption of the entire apparatus while maintaining a constant display quality during video reproduction or the like.

【0038】なお、以上の実施形態のクロック制御機能
を有効にするかどうかは、情報処理装置の電源供給の状
態すなわちバッテリによる電源供給か商用電源からの供
給かによって選択するようにしてもよい。すなわち、バ
ッテリによる電源供給時はバッテリ駆動時間を長くする
ために上記のクロック制御機能を有効にするものとす
る。
Whether to enable the clock control function of the above embodiment may be selected depending on the state of the power supply of the information processing apparatus, that is, whether the power is supplied from a battery or supplied from a commercial power supply. That is, when power is supplied from the battery, the clock control function described above is made effective in order to extend the battery drive time.

【0039】次に、本発明の第2の実施形態を説明す
る。
Next, a second embodiment of the present invention will be described.

【0040】画面走査の水平帰線期間はVRAM24へ
のアクセスは実質中断されていることが普通である。そ
こで、水平帰線期間はLCDコントローラ2−1の表示
バッファ2−1−1と表示アドレス生成回路2−1−4
へのVRAM制御クロックを停止しても構わない。
Usually, access to the VRAM 24 is substantially suspended during the horizontal retrace period of the screen scanning. Therefore, during the horizontal retrace period, the display buffer 2-1-1 of the LCD controller 2-1 and the display address generation circuit 2-1-4 are used.
May be stopped.

【0041】このようなクロック制御を実現するため
に、図3に示したように、LCDコントローラ2−1内
に水平スキャニング単位で表示データ数を計数する計数
回路2−1−6を付加し、この計数回路2−1−6によ
って、表示バッファ2−1−1から読出されてFIFO
バッファメモリ2−1−2に書込まれた一水平走査期間
の表示データを計数し、この計数値が0となった時点す
なわち一水平走査の最後の表示データがFIFOバッフ
ァメモリ2−1−2に書込まれた時点で、表示バッファ
2−1−1と表示アドレス生成回路2−1−4で使用さ
れているVRAM制御クロックを停止するようにする。
このようにすることで、LCDコントローラ2−1への
水平帰線期間のVRAM制御クロック供給分の消費電力
を減らすことができる。ここでは水平帰線期間につき説
明したが垂直帰線期間にLCDコントローラ2−1への
VRAM制御クロックの供給を停止するようにしてもよ
い。
In order to realize such clock control, as shown in FIG. 3, a counting circuit 2-1-6 for counting the number of display data in units of horizontal scanning is added to the LCD controller 2-1. The counting circuit 2-1-6 reads out the data from the display buffer 2-1-1, and
The display data written in the buffer memory 2-1-2 during one horizontal scanning period is counted, and when the counted value becomes 0, that is, the last display data of one horizontal scanning is stored in the FIFO buffer memory 2-1-2. Is written, the VRAM control clock used in the display buffer 2-1-1 and the display address generation circuit 2-1-4 is stopped.
In this way, it is possible to reduce the power consumption of the VRAM control clock supplied to the LCD controller 2-1 during the horizontal retrace period. Here, the horizontal flyback period has been described, but the supply of the VRAM control clock to the LCD controller 2-1 may be stopped during the vertical flyback period.

【0042】次に、本発明の第3の実施形態として、パ
ワーダウン状態をダイナミックに切り替えることのでき
るVRAMを使用した場合につき図4を参照して説明す
る。
Next, as a third embodiment of the present invention, a case in which a VRAM capable of dynamically switching a power-down state is used will be described with reference to FIG.

【0043】図4は、このようなVRAM24を制御す
るVRAMコントローラ5の構成を示す図である。同図
に示すように、VRAMコントローラ5はVRAMアー
ビタ5−1とVRAM制御回路5−2とで構成される。
ここでVRAMアービタ5−1にはVRAM24へのア
クセス状況を監視して結果をVRAM制御回路5−2に
通知する機能が組み込まれている。VRAM制御回路5
−2はVRAMアービタ5−1からの監視結果を受けて
その監視結果が一定の時要件を満足するとき、例えば、
一定時間継続して表示アクセスのみになったとき、VR
AM24の動作状態をパワーダウンモードに切り替える
よう制御する。このときVRAM制御回路5−2はVR
AM24へ供給しているVRAM制御クロックも停止さ
せるようにすることで、ビデオ再生時等における表示品
位を一定に確保しつつ装置全体としての消費電力を低減
することができる。
FIG. 4 is a diagram showing the configuration of the VRAM controller 5 for controlling such a VRAM 24. As shown in FIG. 1, the VRAM controller 5 includes a VRAM arbiter 5-1 and a VRAM control circuit 5-2.
Here, the VRAM arbiter 5-1 has a function of monitoring the access status to the VRAM 24 and notifying the result to the VRAM control circuit 5-2. VRAM control circuit 5
-2, when a monitoring result from the VRAM arbiter 5-1 is received and the monitoring result satisfies a certain condition, for example,
When only display access continues for a certain period of time, VR
The operation state of the AM 24 is controlled to be switched to the power down mode. At this time, the VRAM control circuit 5-2 outputs VR
By stopping the VRAM control clock supplied to the AM 24, it is possible to reduce the power consumption of the entire apparatus while maintaining a constant display quality during video reproduction or the like.

【0044】次に、本発明の第4の実施形態を図5を用
いて説明する。
Next, a fourth embodiment of the present invention will be described with reference to FIG.

【0045】図5は、図2の、DSTNコントローラ2
−2の構成を示したものである。同図に示すように、D
STNコントローラ2−2は、オフスクリーンデータを
VRAM24から読み出すためのオフスクリーンリード
バッファ2−2−1と、次のフレームのオフスクリーン
データをVRAM24にライトするためのオフスクリー
ンライトバッファ2−2−2と、ディザパターンをVR
AM24から読み出すためのディザパターンバッファ2
−2−3と、オフスクリーンリードバッファ2−2−1
に保持されたオフスクリーンデータとディザパターンバ
ッファ2−2−3に保持されたディザパターンとからD
STN用のデータを作成するDSTNインタフェース2
−2−4と、図2のLCDコントローラ2−1あるいは
CRTコントローラ2−3より入力された表示データ2
−10、2−11ディザリング処理するディザパターン
コントローラ2−2−5とで構成される。
FIG. 5 shows the DSTN controller 2 of FIG.
2 illustrates the configuration of the -2. As shown in FIG.
The STN controller 2-2 includes an off-screen read buffer 2-2-1 for reading off-screen data from the VRAM 24 and an off-screen write buffer 2-2-2 for writing off-screen data of the next frame to the VRAM 24. And the dither pattern is VR
Dither pattern buffer 2 for reading from AM24
-2-3 and off-screen read buffer 2-2-1
From the off-screen data stored in the dither pattern buffer 2-2-3 and the dither pattern stored in the dither pattern buffer 2-2-3.
DSTN interface 2 for creating STN data
-2-4 and display data 2 input from the LCD controller 2-1 or the CRT controller 2-3 in FIG.
-10, 2-11 and a dither pattern controller 2-2-5 for performing dithering processing.

【0046】ここで、フレームレートの変更により消費
電力を低減させる方法について説明する。ディザパター
ンは1ピクセルでは表現できない色(輝度)の階調を数
ピクセルの組み合わせによって表現したパターンであ
る。このディザパターンの表示の品質は1秒当たりのフ
レーム数に依存する。すなわち、高精細でディザパター
ンを表示する場合は1秒当たりのフレーム数(フレーム
レート)を多くすることが必要であり、逆に粗く表示す
る場合はフレームレートを低くする。一般的に、フレー
ムレートが上がると表示品質は良くなるが、表示に要す
る消費電力が大きくなる。
Here, a method for reducing power consumption by changing the frame rate will be described. The dither pattern is a pattern in which the gradation of a color (luminance) that cannot be expressed by one pixel is expressed by a combination of several pixels. The display quality of the dither pattern depends on the number of frames per second. That is, when displaying a dither pattern with high definition, it is necessary to increase the number of frames per second (frame rate). Conversely, when displaying coarsely, the frame rate is reduced. Generally, as the frame rate increases, the display quality improves, but the power consumption required for display increases.

【0047】そこで、幾つかの選択可能なフレームレー
トを用意する。例えば、2つのフレームレートを用意
し、これら高いフレームレートと低いフレームレートと
をシステムの状況に応じて切り替える。高いフレームレ
ートを通常動作時に使用し、この高いフレームレートか
ら低いフレームレートに変更する時のシステムの状況と
しては、VRAM24へのアクセスが一定時間継続して
表示アクセスのみになったとき、オペレーティングシス
テムのパワーマネージメント機能によりパワーダウンモ
ードに入ったとき、バッテリによる電源供給時等が挙げ
られる。
Therefore, several selectable frame rates are prepared. For example, two frame rates are prepared, and the high frame rate and the low frame rate are switched according to the state of the system. When a high frame rate is used during a normal operation and the high frame rate is changed to a low frame rate, the state of the system may be such that when the access to the VRAM 24 is only a display access for a certain period of time and only the display access is performed, For example, when a power down mode is entered by the power management function, or when power is supplied from a battery.

【0048】LCDコントローラ2−1においてフレー
ムレートを設定する方法としては、表示パネルに表示さ
せるために同期信号を生成する表示タイミング生成回路
2−1−5において、映像信号の水平帰線期間の長さを
指定する図示しないレジスタの設定値を変更する方法、
インデックスカラーをRGB信号に変換するカラーパレ
ット2−1−3で使用されている表示用のクロック信号
の周波数を変更する方法がある。このカラーパレット2
−1−3で使用されている表示用のクロック信号の周波
数は、前述した図1のクロックコントローラ11の内部
の図示しないPLL回路や分周回路等で変更される。ま
た、これら2つの方法を組み合わせて使うことも可能で
ある。
As a method of setting the frame rate in the LCD controller 2-1, a display timing generation circuit 2-1-5 for generating a synchronizing signal for displaying on a display panel has a length of the horizontal retrace period of the video signal. How to change the setting value of a register (not shown)
There is a method of changing the frequency of the display clock signal used in the color pallet 2-1-3 for converting the index color into the RGB signal. This color palette 2
The frequency of the clock signal for display used in -1-3 is changed by a PLL circuit, a frequency dividing circuit and the like (not shown) inside the clock controller 11 of FIG. It is also possible to use these two methods in combination.

【0049】さらに、フレームレートの切替方法として
は、表示品質にかかわる特定のアプリケーションソフト
ウェア、例えば画像ビューワ等をユーザーが起動した
り、終了させたりすることで切替える方法がある。ま
た、ユーザーがキーボードの特定のキーを操作すること
でフレームレートを切替える方法もある。
Further, as a method of switching the frame rate, there is a method of switching by activating or terminating a specific application software related to display quality, for example, an image viewer. There is also a method of switching a frame rate by operating a specific key on a keyboard by a user.

【0050】低いフレームレートが選択された場合は画
面の品質は劣化するが、情報処理装置の消費電力を低減
することができる。
When a low frame rate is selected, the quality of the screen deteriorates, but the power consumption of the information processing apparatus can be reduced.

【0051】[0051]

【発明の効果】以上説明したように本発明によれば、シ
ステムの状態や表示用メモリへのアクセス状況として、
高速なメモリ制御用クロックが要求されない状況が発生
したときに、メモリの制御用クロックの周波数を通常動
作時の値よりも低い値に切り替えるように制御すること
によって、表示品位を劣化させることなくクロック周波
数低減分の省電力化を実現することができる。
As described above, according to the present invention, the status of the system and the status of access to the display memory are described as follows.
When a situation where a high-speed memory control clock is not required occurs, by controlling the frequency of the memory control clock to a value lower than the value in normal operation, the clock can be controlled without deteriorating the display quality. It is possible to realize power saving by the frequency reduction.

【0052】また、本発明によれば、表示用のメモリへ
のアクセスが中断される画面走査帰線期間にメモリ制御
用クロックの供給を停止させることによって、そのクロ
ック供給停止時間分の省電力化を実現することができ
る。
Further, according to the present invention, the supply of the memory control clock is stopped during the blanking period of the screen scanning in which the access to the display memory is interrupted, thereby saving power by the clock supply stop time. Can be realized.

【0053】さらに、本発明によれば、システムの状態
として、ハイフレームレートが要求されない状況が発生
したときに、表示のフレームレートを通常動作時の値よ
りも低い値に切り替えるように制御することによって省
電力化を実現することができる。
Further, according to the present invention, when a situation in which a high frame rate is not required occurs as a system state, control is performed so that the display frame rate is switched to a value lower than the value in the normal operation. As a result, power saving can be realized.

【0054】さらに、本発明によれば、ハイフレームレ
ートが要求されないアプリケーションが起動されたとき
に、表示のフレームレートを通常動作時の値よりも低い
値に切り替えるように制御することによって省電力化を
実現することができる。
Further, according to the present invention, when an application that does not require a high frame rate is activated, the display frame rate is controlled to be switched to a value lower than the value in the normal operation, thereby saving power. Can be realized.

【0055】加えて本発明によれば、ユーザからの選択
によって、ハイフレームレートによる高精細な表示を選
択するか、ローフレームレートによる省電力化を考慮し
た表示を選択するかを切り替えることができる。したが
って、たとえばバッテリの残り容量が少なくなって時な
どにローフレームレートによる省電力化を考慮した表示
を選択することで、バッテリ動作可能時間を引き伸ばす
ことができる。
In addition, according to the present invention, it is possible to switch between a high-definition display with a high frame rate and a display with consideration for power saving with a low frame rate, depending on the selection from the user. . Therefore, for example, when the remaining capacity of the battery becomes low, by selecting a display in consideration of power saving by the low frame rate, the operable time of the battery can be extended.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施形態である情報処理装置全体の構
成を示す図である。
FIG. 1 is a diagram illustrating a configuration of an entire information processing apparatus according to an embodiment of the present invention.

【図2】図1の表示コントローラの構成を示す図であ
る。
FIG. 2 is a diagram illustrating a configuration of a display controller of FIG. 1;

【図3】図2のLCDコントローラの構成を示す図であ
る。
FIG. 3 is a diagram showing a configuration of the LCD controller of FIG. 2;

【図4】図1のVRAMコントローラの構成を示す図で
ある。
FIG. 4 is a diagram illustrating a configuration of a VRAM controller in FIG. 1;

【図5】図2のDSTNコントローラの構成を示す図で
ある。
FIG. 5 is a diagram illustrating a configuration of a DSTN controller of FIG. 2;

【符号の説明】[Explanation of symbols]

2 表示コントローラ 5 VRAMコントローラ 11 クロックコントローラ 20 システムメモリ 21 マイクロプロセッサ 24 ビデオRAM(VRAM) 2−1 LCDコントローラ 2−3 CRTコントローラ 2−4 LCDインタフェース回路 2−6 ビデオRAMインタフェース 2−1−1 表示バッファ 2−1−2 FIFOバッファメモリ 2−1−3 カラーパレット回路 2−1−6 水平スキャニング計数回路 5−1 ビデオRAMアービタ回路 5−2 ビデオRAM制御回路 2 Display Controller 5 VRAM Controller 11 Clock Controller 20 System Memory 21 Microprocessor 24 Video RAM (VRAM) 2-1 LCD Controller 2-3 CRT Controller 2-4 LCD Interface Circuit 2-6 Video RAM Interface 2-1-1 Display Buffer 2-1-2 FIFO buffer memory 2-1-3 Color pallet circuit 2-1-6 Horizontal scanning counting circuit 5-1 Video RAM arbiter circuit 5-2 Video RAM control circuit

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 表示データを格納するメモリと、 システムの状態に基づいて前記メモリの制御用クロック
の周波数を制御するクロック制御手段とを有することを
特徴とする情報処理装置。
1. An information processing apparatus comprising: a memory for storing display data; and clock control means for controlling a frequency of a control clock of the memory based on a system state.
【請求項2】 表示データを格納するメモリと、 前記メモリへのアクセス状況を監視する監視手段と、 前記監視手段により得られた監視結果に基づいて前記メ
モリの制御用クロックの周波数を切り替えるクロック制
御手段とを有することを特徴とする情報処理装置。
2. A memory for storing display data, a monitoring unit for monitoring an access status to the memory, and a clock control for switching a frequency of a control clock of the memory based on a monitoring result obtained by the monitoring unit. And an information processing apparatus.
【請求項3】 表示データを格納するメモリと、 画面走査の帰線期間に前記メモリの制御用クロックの供
給を停止させる手段とを有することを特徴とする情報処
理装置。
3. An information processing apparatus comprising: a memory for storing display data; and means for stopping supply of a control clock to the memory during a blanking period of screen scanning.
【請求項4】 表示データを格納するメモリと、 前記メモリに格納された表示データを表示する際のフレ
ームレートをシステムの状態に基づいて変更する手段と
を有することを特徴とする情報処理装置。
4. An information processing apparatus comprising: a memory for storing display data; and means for changing a frame rate for displaying the display data stored in the memory based on a system state.
【請求項5】 表示データを格納するメモリと、 前記メモリに格納された表示データを表示する際のフレ
ームレートを起動されたアプリケーションの種類に応じ
て変更する手段とを有することを特徴とする情報処理装
置。
5. An information comprising: a memory for storing display data; and means for changing a frame rate for displaying the display data stored in the memory in accordance with a type of an activated application. Processing equipment.
【請求項6】 表示データを格納するメモリと、 前記メモリに格納された表示データを表示する際のフレ
ームレートの変更指示を任意に入力する入力手段と、 この入力手段より与えられた指示により前記フレームレ
ートを変更する手段とを有することを特徴とする情報処
理装置。
6. A memory for storing display data, input means for arbitrarily inputting an instruction for changing a frame rate when displaying the display data stored in the memory, and an instruction given by the input means. Means for changing a frame rate.
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