JP2000206951A - Scan converter and scan conversion method - Google Patents
Scan converter and scan conversion methodInfo
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は、任意の入力側画
像表示方式の画像データが入力されて所定の出力側画像
表示方式の表示装置に出力する際に、入力に係る画像デ
ータの前記入力側画像表示方式の水平同期周波数を前記
出力側画像表示方式の画像データの同期周波数に適合す
るよう変換するスキャンコンバータ及びスキャンコンバ
ート方法に関する。BACKGROUND OF THE INVENTION The present invention relates to an input side of image data relating to an input when image data of an arbitrary input side image display system is input and output to a display device of a predetermined output side image display system. The present invention relates to a scan converter and a scan conversion method for converting a horizontal synchronization frequency of an image display system to a synchronization frequency of image data of the output image display system.
【０００２】[0002]
【従来の技術】一般的なコンピューティングシステムの
ディスプレー機器においては、用途や設置スペースの問
題から、様々なサイズ及び様々な解像度のものが要求さ
れる。例えば、大きな画像でマルチメディアソフトを楽
しみたいような場合には６４０×４８０ドットの解像度
を使用する一方、仕事のためにできるだけたくさんの情
報を１画面で見通しよく表示したい場合や、肉眼での視
認による疲れを軽減するためには、できるだけ高い解像
度で表示を行うことが望ましい。また、近年のコンピュ
ーティングシステムにおけるマルチメディア技術の発展
や、デジタルテレビジョン放送サービスの開始に関連し
て、近い将来には家庭等でのコンピューティングシステ
ムとテレビジョン放送との棲み分けがなくなる事態も予
想されており、異なった複数種類の同期周波数の画像信
号を相互に変換して、コンピューティングシステムとテ
レビジョン放送受像機との間など、異なる同期周波数の
画像表示の整合を図ることが益々重要になりつつある。2. Description of the Related Art Display devices of general computing systems are required to have various sizes and various resolutions from the viewpoints of use and installation space. For example, if you want to enjoy multimedia software with a large image, use a resolution of 640 x 480 dots. On the other hand, if you want to display as much information as possible for a job with good visibility on one screen, In order to reduce fatigue, it is desirable to display at the highest possible resolution. Also, with the development of multimedia technology in computing systems in recent years and the start of digital television broadcasting services, in the near future there will be situations where the separation of computing systems from homes and television broadcasting will no longer be separated. It is anticipated that it is increasingly important to convert image signals of different synchronization frequencies to each other to match the display of images of different synchronization frequencies, such as between a computing system and a television broadcast receiver. It is becoming.
【０００３】このように、異なった複数種類の同期周波
数の画像信号を相互に変換する際のインターフェースと
しては、通常はスキャンコンバータが使用される。As described above, a scan converter is usually used as an interface for mutually converting image signals of a plurality of different kinds of synchronous frequencies.
【０００４】一般に、スキャンコンバータは、図６の如
く、入力元の機器から入力された画像データＳｉｎに応
じて、水平同期周波数を変換した後に液晶表示ディスプ
レーまたはプラズマディスプレーといったフラットパネ
ルディスプレー等の表示装置１に出力画像データＳｏｕ
ｔを出力するようになっている。この際、例えば入力元
の信号の表示方式としては、図７の如く、ＸＧＡ、ＳＶ
ＧＡ、ＶＧＡ及びＶＴＸＴなど様々なものがあり、これ
らの方式における水平同期周波数（Ｈ）及び垂直同期周
波数（Ｖ）は、これらの方式が開発された時点の技術水
準等の要因によって図７のようにまちまちに設定されて
いる。したがって、この様々な周波数の信号をディプレ
イ装置に同期させるべく調整するのがスキャンコンバー
タの主な機能である。Generally, as shown in FIG. 6, a scan converter converts a horizontal synchronizing frequency in accordance with image data Sin input from an input source device, and then converts the horizontal synchronization frequency into a display device such as a liquid crystal display or a flat panel display such as a plasma display. Output image data Sou to 1
t is output. At this time, for example, as a display method of the input source signal, as shown in FIG.
There are various types such as GA, VGA, and VTXT. The horizontal synchronization frequency (H) and the vertical synchronization frequency (V) in these systems are shown in FIG. 7 depending on factors such as the technical level at the time these systems were developed. Are set differently. Therefore, the main function of the scan converter is to adjust the signals of various frequencies to be synchronized with the display device.
【０００５】このスキャンコンバータにおいては、図６
の如く、ＲＧＢ（赤、緑、青）信号、ＹＵＶ（輝度成
分、Ｒ−Ｙ色差成分、Ｂ−Ｙ色差成分）信号、またはＹ
ＣｒＣｂ（ガンマ変換された輝度／色差分離表色系）信
号といった所定の画像データが入力元の機器から入力さ
れると、必要に応じて第１の画素処理部１１で画素の間
引き処理を行い、メモリコントローラ１２を通じて１画
面（フレーム）分の画像データをフレームメモリ１３に
蓄える。そして、再びメモリコントローラ１２で画像デ
ータを読み出した後、必要に応じて第２の画素処理部１
４で画素の水増しを行い、ＹＵＶ信号またはＹＣｒＣｂ
信号として色形式変換部１５に入力してＲＧＢ信号に変
換する。そして、輝度及びコントラストを輝度・コント
ラスト調整部１６で調整した後、表示装置毎に異なる色
の調整変化の直線性をガンマ補正部１７により補正し、
表示色が少ない場合に色の近似補正をディザリング部１
８で行う。そして、所定のディスプレー調整表示をオン
スクリーンディスプレー合成部１９で画像合成して制御
する。しかる後、出力調整部２０により、表示装置１の
表示デバイスのポート形式に対応して奇数番目の画素に
対応する奇数ポートと偶数番目の画素に対応する偶数ポ
ートのそれぞれに、２４ビットのＲＧＢ信号を交互に出
力する。これらの画像処理動作は、全てＣＰＵ２１が所
定のソフトウェアプログラム（ドライバデバイス）に従
って実行される。In this scan converter, FIG.
, RGB (red, green, blue) signal, YUV (luminance component, RY color difference component, BY color difference component) signal, or Y
When predetermined image data such as a CrCb (gamma-converted luminance / color difference separation color system) signal is input from an input source device, the first pixel processing unit 11 performs pixel thinning processing as necessary, Image data for one screen (frame) is stored in the frame memory 13 through the memory controller 12. After the image data is read out again by the memory controller 12, the second pixel processing unit 1
4 to inflate the pixel, and then output the YUV signal or YCrCb
The signal is input to the color format converter 15 and converted into an RGB signal. Then, after adjusting the brightness and the contrast by the brightness / contrast adjustment unit 16, the gamma correction unit 17 corrects the linearity of the adjustment change of the color different for each display device,
Dithering unit 1 performs color approximation correction when display colors are small.
Step 8 Then, the on-screen display synthesizing unit 19 synthesizes and controls a predetermined display adjustment display. Thereafter, the output adjusting unit 20 applies a 24-bit RGB signal to each of the odd-numbered port corresponding to the odd-numbered pixel and the even-numbered port corresponding to the even-numbered pixel according to the port format of the display device of the display device 1. Are output alternately. All of these image processing operations are executed by the CPU 21 according to a predetermined software program (driver device).
【０００６】ここで、スキャンコンバータには、少なく
とも２個のＰＬＬ回路２２，２３が組み込まれている。
一方のＰＬＬ回路（第１のＰＬＬ回路）２２は、第１の
画素処理部１１で画像データを読み込んだ後メモリコン
トローラ１２でフレームメモリ１３に画像データを書き
込むまでの同期をとることに使用される。また、他方の
ＰＬＬ回路（第２のＰＬＬ回路）２３は、フレームメモ
リ１３から画像データを読み出して表示装置１に出力す
るまでの動作同期をとることに使用される。即ち、メモ
リコントローラ１２によりフレームメモリ１３への画像
データの書き込み動作は、第１のＰＬＬ回路２２の発信
周波数に対応して、入力元の機器からの信号に同期して
行われる。一方、メモリコントローラ１２がフレームメ
モリ１３内の画像データを読み出す動作は、第２のＰＬ
Ｌ回路２３の発信周波数に対応して、出力先の表示装置
１の動作クロックに対応するように実行される。このよ
うに、ＣＰＵ２１での制御に基づいて別々の２個のＰＬ
Ｌ回路２２，２３が互いに異なる周波数の動作クロック
を発信し、これに基づいてフレームメモリ１３に対する
画像データの読み書きを別々のクロック周波数で実行す
ることで、入出力画像信号の水平同期周波数を容易に変
更できるようになっている。尚、図６中の符号ＲＧＢ２
４は、２４ビットのＲＧＢ信号を示している。Here, at least two PLL circuits 22 and 23 are incorporated in the scan converter.
One PLL circuit (first PLL circuit) 22 is used to synchronize the image data read by the first pixel processing unit 11 until the memory controller 12 writes the image data to the frame memory 13. . The other PLL circuit (second PLL circuit) 23 is used for synchronizing operations until image data is read from the frame memory 13 and output to the display device 1. That is, the operation of writing the image data into the frame memory 13 by the memory controller 12 is performed in synchronization with the signal from the input source device in accordance with the oscillation frequency of the first PLL circuit 22. On the other hand, the operation in which the memory controller 12 reads the image data in the frame memory 13 is performed by the second PL
The processing is executed so as to correspond to the operation clock of the display device 1 at the output destination in accordance with the transmission frequency of the L circuit 23. Thus, two separate PLs are controlled based on the control by the CPU 21.
The L circuits 22 and 23 transmit operation clocks having different frequencies from each other, and read and write image data to and from the frame memory 13 at different clock frequencies based on the clocks. It can be changed. Note that reference characters RGB2 in FIG.
Reference numeral 4 denotes a 24-bit RGB signal.
【０００７】[0007]
【発明が解決しようとする課題】図８は、従来のスキャ
ンコンバータにおける入力用垂直同期周波数（ｉｎｐｕ
ｔ）と出力用垂直同期周波数（ｏｕｔｐｕｔ）とが非同
期の状態を示す図である。２個のＰＬＬ回路２２，２３
を用いてメモリコントローラ１２及びフレームメモリ１
３への信号入出力を行う場合、これら両ＰＬＬ回路２
２，２３の同期がとれていないと（図８）、１フレーム
内の画像が乱れてしまうことになる。例えば、出力側の
第２のＰＬＬ回路２４の垂直同期周波数（出力側垂直同
期周波数信号Ｖｓｙｎｃ１の周波数）が入力側の第１の
ＰＬＬ回路２３の垂直同期周波数（入力側垂直同期周波
数信号Ｖｓｙｎｃ０の周波数）より高い場合、図９のよ
うに、フレームメモリ１３中の入力ポイント（Ｗｒｉｔ
ｅ Ｐｏｉｎｔ：ｉｎｐｕｔ）に対して出力ポイント
（Ｒｅａｄ Ｐｏｉｎｔ：ｏｕｔｐｕｔ）が追いつかな
くなり、画像の一部が不自然に写ってしまう。図１０は
このような場合の入力画像と出力画像の変化を示す図で
あって、図１０（ａ）〜（ｅ）は入力画像、同図（ｆ）
〜（ｉ）は出力画像の変化を示している。図６のように
フレームメモリ１３の容量が１フレーム分しかない場
合、各フレームについての画像データはそのうちの１ラ
インずつ入力されて１個のフレームメモリ１３内のデー
タを繰り返し更新することになる。この際に、画像デー
タを出力する出力側垂直同期周波数が入力側の第１のＰ
ＬＬ回路２３の垂直同期周波数より高い場合、出力にか
かるデータラインが入力に係るデータラインを追い越し
てしまい、図１０（ｇ）の出力画像のように、上部の画
像はその時点で最新の入力に係る画像データ（図１０
（ｃ））のものであるにもかかわらず、あるラインより
下側はそれより１フレーム分過去の画像データ（図１０
（ｂ））のものを読み出してしまう。また、図１０
（ｈ）の出力画像も同様に、上部の画像はその時点で最
新の入力に係る画像データ（図１０（ｄ））のものであ
るにもかかわらず、あるラインより下側はそれより１フ
レーム分過去の画像データ（図１０（ｃ））のものを読
み出してしまった状態を示している。このような場合
は、１フレーム中に不自然に不連続なラインが生じるこ
とになり、特に図１０（ａ）〜（ｅ）のように画像の変
化が激しい映像については、これが画像の乱れとして顕
著に視認者の目に映り、表示品質としては好ましい状態
ではない。FIG. 8 shows an input vertical synchronizing frequency (inpu) in a conventional scan converter.
FIG. 6 is a diagram showing a state in which the output vertical synchronization frequency (output) is asynchronous with the output vertical synchronization frequency (output). Two PLL circuits 22, 23
Memory controller 12 and frame memory 1 using
When inputting / outputting a signal to / from the PLL circuit 2, the two PLL circuits 2
If the two and 23 are not synchronized (FIG. 8), the image in one frame will be disturbed. For example, the vertical synchronization frequency of the output-side second PLL circuit 24 (the frequency of the output-side vertical synchronization frequency signal Vsync1) is changed to the vertical synchronization frequency of the input-side first PLL circuit 23 (the frequency of the input-side vertical synchronization frequency signal Vsync0). ), The input point (Writ) in the frame memory 13 as shown in FIG.
The output point (Read Point: output) cannot catch up with e Point: input, and a part of the image is unnaturally captured. FIGS. 10A to 10E are diagrams showing changes in the input image and the output image in such a case. FIGS. 10A to 10E show the input image and FIG.
(I) show changes in the output image. As shown in FIG. 6, when the capacity of the frame memory 13 is only one frame, the image data for each frame is input one line at a time, and the data in one frame memory 13 is repeatedly updated. At this time, the output-side vertical synchronization frequency for outputting the image data is changed to the first P on the input side.
If the frequency is higher than the vertical synchronizing frequency of the LL circuit 23, the data line relating to the output will pass the data line relating to the input, and the upper image will be the latest input at that time, as in the output image of FIG. Such image data (FIG. 10)
(C)), the lower side of a certain line is one frame past image data (FIG. 10).
(B)) is read. FIG.
Similarly, in the output image of (h), although the upper image is the image data (FIG. 10D) relating to the latest input at that time, the lower side of a certain line is one frame below it. This shows a state in which the image data of the past minute (FIG. 10C) has been read. In such a case, discontinuous lines are generated unnaturally in one frame. Particularly, in the case of an image in which the image changes drastically as shown in FIGS. It is noticeably seen by the viewer, and is not in a favorable state as display quality.
【０００８】このように出力画像の同期周波数が入力画
像の同期周波数より早い場合とは逆に、出力画像の同期
周波数が入力画像の同期周波数より遅い場合には、逆に
入力画像データが出力画像データを追い越すことになる
が、結果としてこのような場合も同様に画像の乱れが生
じる点で変わりがない。When the synchronization frequency of the output image is lower than the synchronization frequency of the input image, contrary to the case where the synchronization frequency of the output image is higher than the synchronization frequency of the input image, the input image data is conversely output. Although the data is overtaken, the result is that the image is similarly disturbed in such a case.
【０００９】このように、両ＰＬＬ回路２２，２３同士
が非同期である場合は画像に乱れが生じるので、これら
の両ＰＬＬ回路２２，２３に同期をとらせるようにする
方法があった。この方法は、第１の画素処理部１１から
第２の画素処理部１４に垂直同期周波数信号Ｖｓｙｎｃ
を渡してやり、この垂直同期周波数信号Ｖｓｙｎｃから
所定の分周回路（図示しない）で分周して図１１のよう
な水平同期周波数信号Ｈｓｙｎｃを生成し、さらにこの
水平同期周波数信号Ｈｓｙｎｃ所定の分周回路（図示し
ない）で分周して画素の読み出しタイミングを規律する
ドットクロック（ＤｏｔＣｌｏｃｋ）を生成し、このド
ットクロック（ＤｏｔＣｌｏｃｋ）、水平同期周波数信
号Ｈｓｙｎｃ及び垂直同期周波数信号Ｖｓｙｎｃに従っ
て、フレームメモリ１３内の画像データを読み出すよう
にするものである。この方法を採用する場合、画像デー
タの入出力についての同期がとれるため、上記のような
画像の乱れを防止することができる。しかしながら、フ
レームメモリ１３に対する入出力について各画素（ドッ
トクロック信号）単位で完全に同期させなければ不安定
な画像になるため、分周回路は高精度に正確なものを使
用せざるを得ず、また回路構成が複雑で大規模になる
分、装置として高価なものとなり、また回路面積を多く
必要とする等の不利があった。さらに、分周に要する所
定の処理を必要とするため、高速な画像を処理すること
が困難であるという不利もあった。As described above, when the two PLL circuits 22 and 23 are asynchronous with each other, an image is disturbed. Therefore, there has been a method of synchronizing the two PLL circuits 22 and 23 with each other. In this method, the first pixel processing unit 11 transmits the vertical synchronization frequency signal Vsync to the second pixel processing unit 14.
The horizontal synchronization frequency signal Hsync is divided by a predetermined frequency dividing circuit (not shown) from the vertical synchronization frequency signal Vsync to generate a horizontal synchronization frequency signal Hsync as shown in FIG. A circuit (not shown) divides the frequency to generate a dot clock (DotClock) that regulates the pixel read timing, and generates the dot clock (DotClock) in the frame memory 13 according to the dot clock (DotClock), the horizontal synchronization frequency signal Hsync, and the vertical synchronization frequency signal Vsync. Is read out. When this method is employed, the input and output of image data can be synchronized, so that the above-described image disturbance can be prevented. However, if the input and output to and from the frame memory 13 are not completely synchronized on a pixel-by-pixel (dot clock signal) basis, an unstable image will result. For this reason, a frequency dividing circuit must be used with high precision and accuracy. In addition, since the circuit configuration is complicated and large, the apparatus becomes expensive, and there is a disadvantage that a large circuit area is required. Furthermore, there is a disadvantage that it is difficult to process a high-speed image because a predetermined process required for frequency division is required.
【００１０】尚、上記の課題については、フレームメモ
リ１３として１フレーム分の容量しか持たないものにつ
いて説明したが、このことは、フレームメモリ１３とし
て２フレーム分の容量を持つものについても同様に言え
ることであり、２フレームの画像データを交互に入出力
する際にも、書き込みタイミングと読み出しタイミング
とが同期を正確にとれないと、いつかはラインデータの
書き込みまたは読み出が他方の動作に対して追い越すこ
とに変わりがない。ただし、３フレーム分のフレームメ
モリを容易すれば、書き込みと読み出しの処理手順を工
夫することで、書き込みフレームに読み出しをかけない
ようにできる点で、不自然に不連続なラインの発生を防
止できる。しかしながら、３フレーム分のフレームメモ
リは高価であり、そのための制御回路も複雑となってし
まうという欠点がある。The above problem has been described with respect to the case where the frame memory 13 has a capacity of only one frame, but the same can be said for the frame memory 13 having a capacity of two frames. That is, even when two frames of image data are alternately input and output, if the write timing and the read timing cannot be accurately synchronized, the writing or reading of the line data may be performed one time with respect to the other operation. There is no change in overtaking. However, if the frame memory for three frames is facilitated, it is possible to prevent reading from being performed on the written frame by devising the processing procedure of writing and reading, so that generation of unnaturally discontinuous lines can be prevented. . However, there is a disadvantage that the frame memory for three frames is expensive, and the control circuit therefor is complicated.
【００１１】そこで、この発明の課題は、安価で回路構
成が簡素であり、且つ入出力の非同期に起因する画像の
乱れの生じないスキャンコンバータ及びスキャンコンバ
ート方法を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide a scan converter and a scan conversion method which are inexpensive, have a simple circuit configuration, and do not cause image disturbance due to asynchronous input / output.
【００１２】[0012]
【課題を解決するための手段】上記課題を解決すべく、
請求項１に記載の発明は、任意の入力側画像表示方式の
画像データが入力されて所定の出力側画像表示方式の表
示装置に出力する際に、入力に係る画像データの前記入
力側画像表示方式の水平同期周波数を前記出力側画像表
示方式の画像データの同期周波数に適合するよう変換す
るスキャンコンバータであって、入力元の機器から与え
られた画像データを入力側垂直同期周波数信号に従って
一旦バッファメモリに格納した後、当該画像データを出
力する際のタイミングを規律する出力側垂直同期周波数
信号を、前記入力側垂直同期周波数信号に対して同期を
とらずに発生させる第１の手段と、前記入力側垂直同期
周波数信号と前記出力側垂直同期周波数信号とのタイミ
ングのずれを検出して、当該タイミングのずれが所定の
最大基準比較値より大きいときに当該ずれが小さくなる
ように前記出力側垂直同期周波数を調整するとともに、
前記タイミングのずれが所定の最小基準比較値より小さ
いときに当該ずれが大きくなるように出力側垂直同期周
波数を調整する第２の手段とを備え、前記バッファメモ
リに対する入出力いずれか一方の他方に対する追い越し
を防止するようにしたものである。In order to solve the above problems,
According to the first aspect of the present invention, when image data of an arbitrary input-side image display method is input and output to a display device of a predetermined output-side image display method, the input-side image display of the input image data is performed. Is a scan converter that converts the horizontal synchronization frequency of the system to match the synchronization frequency of the image data of the output side image display system, and temporarily buffers the image data provided from the input source device in accordance with the input side vertical synchronization frequency signal. A first means for generating an output-side vertical synchronization frequency signal that regulates the timing of outputting the image data after storing the image data in a memory without synchronizing with the input-side vertical synchronization frequency signal; A timing deviation between the input-side vertical synchronization frequency signal and the output-side vertical synchronization frequency signal is detected, and the timing deviation is determined based on a predetermined maximum reference comparison value. Together with the shift to adjust the output side vertical synchronization frequency to be smaller when large,
A second means for adjusting the output-side vertical synchronization frequency so that the deviation becomes larger when the timing deviation is smaller than a predetermined minimum reference comparison value, and This is to prevent overtaking.
【００１３】請求項２に記載の発明は、入出力の垂直同
期周波数のタイミングのずれを検出し、このずれに基づ
いて１周期分の出力側垂直同期周波数に対応して出力す
べき水平同期周波数のパルス数の増減決定を行う制御部
と、一定のドットクロックパルス信号を基準に一定周期
の出力側水平同期周波数信号を発生する水平同期周波数
信号設定器と、前記水平同期周波数信号設定器で発生さ
れた実際の出力側水平同期周波数信号のパルス数をカウ
ントし、前記制御部で増減決定されたパルス数と比較し
て一致した場合にのみ信号出力を行うカウンタと、前記
カウンタからの出力信号に応じて出力側垂直同期周波数
信号を発生する前記第１の手段としての垂直同期周波数
信号設定器とを備え、前記第２の手段は、前記制御部及
び前記カウンタを備えてなるものである。According to a second aspect of the present invention, a timing shift of an input / output vertical sync frequency is detected, and based on the shift, a horizontal sync frequency to be output corresponding to an output side vertical sync frequency for one cycle. A control unit for determining increase / decrease of the number of pulses, a horizontal synchronization frequency signal setting unit for generating an output side horizontal synchronization frequency signal of a fixed cycle based on a fixed dot clock pulse signal, and a horizontal synchronization frequency signal setting unit. A counter that counts the number of pulses of the actual output-side horizontal synchronization frequency signal that has been output, and outputs a signal only when the number of pulses matches the number of pulses determined by the control unit. A vertical synchronizing frequency signal setting device as the first means for generating an output side vertical synchronizing frequency signal in response to the control signal. Is Ete become one.
【００１４】請求項３に記載の発明は、前記カウンタ
は、１フレーム中のライン数に対応して１周期分の出力
側垂直同期周波数に対応して出力すべき水平同期周波数
のパルス数としての比較パルス数を格納するとともに、
前記水平同期周波数信号設定器から出力された水平同期
周波数信号のパルス数をカウントし、そのカウント結果
を前記比較パルス数と比較し、一致したときに所定の出
力信号を出力してリセットするようにされ、前記制御部
は、前記入力側垂直同期周波数信号が外部から与えられ
た際に、当該入力側垂直同期周波数信号の入力時刻と、
前記垂直同期周波数信号設定器から出力された出力側垂
直同期周波数信号の入力時刻とを比較し、両時刻の差を
検出する遅れ検出機能と、当該時刻の差が所定の最大基
準比較値より大きい場合に前記カウンタの前記比較パル
ス数を増大または減少させて前記時刻の差が所定の最大
基準比較値より小さくなるよう調整するとともに、前記
時刻の差が所定の最小基準比較値より小さい場合に前記
カウンタの前記比較パルス数を減少または増大させて前
記時刻の差が所定の最小基準比較値より大きくなるよう
調整する周波数調整機能とを有するものである。According to a third aspect of the present invention, the counter sets the number of horizontal synchronization frequency pulses to be output corresponding to one period of the output side vertical synchronization frequency corresponding to the number of lines in one frame. While storing the number of comparison pulses,
The number of pulses of the horizontal synchronization frequency signal output from the horizontal synchronization frequency signal setting device is counted, and the count result is compared with the comparison pulse number. The control unit, when the input-side vertical synchronization frequency signal is externally supplied, the input time of the input-side vertical synchronization frequency signal,
A delay detection function for comparing the input time of the output side vertical synchronization frequency signal output from the vertical synchronization frequency signal setting device to detect a difference between the two times, and the difference between the times is larger than a predetermined maximum reference comparison value In the case, the number of comparison pulses of the counter is increased or decreased to adjust the time difference to be smaller than a predetermined maximum reference comparison value, and when the time difference is smaller than a predetermined minimum reference comparison value, A frequency adjusting function of adjusting the number of comparison pulses of the counter so as to reduce or increase the number of comparison pulses so that the time difference becomes larger than a predetermined minimum reference comparison value.
【００１５】請求項４に記載の発明は、任意の入力側画
像表示方式の画像データが入力されて所定の出力側画像
表示方式の表示装置に出力する際に、入力に係る画像デ
ータの前記入力側画像表示方式の水平同期周波数を前記
出力側画像表示方式の画像データの同期周波数に適合す
るよう変換するスキャンコンバート方法であって、入力
元の機器から与えられた画像データを入力側垂直同期周
波数信号に従って一旦バッファメモリに格納した後、当
該画像データを出力する際のタイミングを規律する出力
側垂直同期周波数信号を、前記入力側垂直同期周波数信
号に対して同期をとらずに発生させ、この際の両周波数
のタイミングのずれを検出して、当該タイミングのずれ
が所定の最大基準比較値より大きいときに当該ずれが小
さくなるように出力側垂直同期周波数を調整するととも
に、前記タイミングのずれが所定の最小基準比較値より
小さいときに当該ずれが大きくなるように出力側垂直同
期周波数を調整するようにして、前記バッファメモリに
対する入出力いずれか一方の他方に対する追い越しを防
止するようにしたものである。According to a fourth aspect of the present invention, when image data of an arbitrary input-side image display system is input and output to a display device of a predetermined output-side image display system, the input of the image data relating to the input is performed. A scan conversion method for converting a horizontal synchronization frequency of a side image display system to be compatible with a synchronization frequency of image data of the output side image display system, wherein image data provided from an input source device is converted to an input side vertical synchronization frequency. After temporarily storing the image data in the buffer memory according to the signal, an output-side vertical synchronization frequency signal that regulates the timing of outputting the image data is generated without synchronizing with the input-side vertical synchronization frequency signal. The difference between the timings of the two frequencies is detected, and when the difference between the timings is larger than a predetermined maximum reference comparison value, the deviation is reduced. Side vertical synchronization frequency, and when the timing deviation is smaller than a predetermined minimum reference comparison value, the output side vertical synchronization frequency is adjusted so that the deviation becomes larger, so that the input / output to / from the buffer memory can be adjusted. It is intended to prevent overtaking of one of the other.
【００１６】請求項５に記載の発明は、入出力の垂直同
期周波数のタイミングのずれを検出し、このずれに基づ
いて１周期分の出力側垂直同期周波数に対応して出力す
べき水平同期周波数のパルス数の増減決定を行う第１の
工程と、一定のドットクロックパルス信号を基準に一定
周期の出力側水平同期周波数信号を発生する第２の工程
と、前記第１の工程で発生された実際の出力側水平同期
周波数信号のパルス数をカウントし、前記第１の工程で
増減決定されたパルス数と比較して一致した場合にのみ
信号出力を行う第３の工程と、前記第３の工程により出
力された出力信号に応じて出力側垂直同期周波数信号を
発生する工程とを備えるものである。According to a fifth aspect of the present invention, a shift in the timing of the input / output vertical synchronization frequency is detected, and based on the shift, the horizontal synchronization frequency to be output corresponding to one period of the output side vertical synchronization frequency. A first step of determining the increase or decrease of the number of pulses, a second step of generating an output-side horizontal synchronizing frequency signal having a fixed period based on a fixed dot clock pulse signal, and a step of generating the first step. A third step of counting the number of pulses of the actual output-side horizontal synchronization frequency signal, comparing the number of pulses determined in the first step with the number of pulses determined to increase or decrease, and outputting a signal only when they match; Generating an output-side vertical synchronization frequency signal in accordance with the output signal output in the step.
【００１７】請求項６に記載の発明は、前記第３の工程
は、１フレーム中のライン数に対応して１周期分の出力
側垂直同期周波数に対応して出力すべき水平同期周波数
のパルス数としての比較パルス数を格納するとともに、
前記第２の工程で出力された水平同期周波数信号のパル
ス数をカウントし、そのカウント結果を前記比較パルス
数と比較し、一致したときに所定の出力信号を出力して
リセットするようにされ、前記第１の工程は、前記入力
側垂直同期周波数信号が外部から与えられた際に、当該
入力側垂直同期周波数信号の入力時刻と、前記第３の工
程で出力された出力側垂直同期周波数信号の入力時刻と
を比較し、両時刻の差を検出する遅れ検出工程と、当該
時刻の差が所定の最大基準比較値より大きい場合に前記
第３の工程で前記比較パルス数を増大または減少させて
前記時刻の差が所定の最大基準比較値より小さくなるよ
う調整するとともに、前記時刻の差が所定の最小基準比
較値より小さい場合に前記比較パルス数を減少または増
大させて前記時刻の差が所定の最小基準比較値より大き
くなるよう調整する周波数調整工程とを有するものであ
る。According to a sixth aspect of the present invention, in the third step, the pulse of the horizontal synchronizing frequency to be output corresponding to one period of the output side vertical synchronizing frequency corresponding to the number of lines in one frame. While storing the number of comparison pulses as a number,
Counting the number of pulses of the horizontal synchronization frequency signal output in the second step, comparing the count result with the number of comparison pulses, outputting a predetermined output signal when they match, and resetting; The first step includes, when the input-side vertical synchronization frequency signal is externally supplied, an input time of the input-side vertical synchronization frequency signal, and an output-side vertical synchronization frequency signal output in the third step. A delay detection step of comparing the input times with each other and detecting a difference between the two times, and increasing or decreasing the number of comparison pulses in the third step when the difference between the times is greater than a predetermined maximum reference comparison value. The time difference is adjusted so as to be smaller than a predetermined maximum reference comparison value, and when the time difference is smaller than a predetermined minimum reference comparison value, the number of comparison pulses is decreased or increased to increase the time difference. The difference is one having a frequency adjustment step of adjusting to be larger than a predetermined minimum reference comparison value.
【００１８】[0018]
【発明の実施の形態】図１はこの発明の一の実施の形態
のスキャンコンバータ３０を示すブロック図である。
尚、フレームメモリ及びそれに対する画像データの入出
力回路は図示を省略しているが、従来のものと同様のも
のが使用される。そして、このスキャンコンバータは、
例えばコンピューティングシステムやテレビジョン受像
機等からの画像情報を表示するためのマルチディスプレ
イ等に予め組み込まれて設置されるものであって、図１
の如く、入力元の機器から与えられた画像データを一旦
バッファメモリに格納した後に出力する際に、入出力の
垂直同期周波数をある程度だけ不完全に同調させ、この
際の両周波数のタイミングのずれを検出して、水平走査
の追い越しが生じるような場合にのみ、出力側垂直同期
周波数自体を増減変化させてタイミング修正を図るよう
にしたものである。FIG. 1 is a block diagram showing a scan converter 30 according to one embodiment of the present invention.
Although a frame memory and an image data input / output circuit for the frame memory are not shown, the same one as a conventional one is used. And this scan converter
For example, it is installed in advance in a multi-display or the like for displaying image information from a computing system, a television receiver, or the like.
When the image data provided from the input source device is temporarily stored in the buffer memory and then output, the input / output vertical synchronization frequency is incompletely tuned to some extent, and the timing difference between the two frequencies at this time. Is detected, and only when the overtaking of the horizontal scanning occurs, the output side vertical synchronization frequency itself is increased or decreased to correct the timing.
【００１９】具体的に、このスキャンコンバータ３０
は、ＲＯＭ、ＲＡＭ及びＣＰＵ等が内蔵されて上記した
入出力の垂直同期周波数のタイミングのずれを検出し、
このずれに基づいて１周期分の出力側垂直同期周波数信
号Ｖｓｙｎｃ１に対応する出力側水平同期周波数信号Ｈ
ｓｙｎｃ１のパルス数の増減決定を行う制御部３１と、
一定のドットクロックパルス信号を基準に一定周期の出
力側水平同期周波数信号Ｈｓｙｎｃ１を発生する水平同
期周波数信号設定器３２と、水平同期周波数信号設定器
３２で発生された実際の出力側水平同期周波数信号Ｈｓ
ｙｎｃ１のパルス数をカウントし、制御部３１で増減決
定されたパルス数と比較して一致した場合に信号出力を
行うカウンタ３３と、カウンタ３３からの出力信号に応
じて出力側垂直同期周波数信号Ｖｓｙｎｃ１を発生する
垂直同期周波数信号設定器３４とを備えてなるものであ
る。More specifically, the scan converter 30
The ROM, RAM, CPU and the like are built-in to detect the above-mentioned timing shift of the input / output vertical synchronization frequency,
Based on this shift, the output horizontal synchronization frequency signal H corresponding to the output vertical synchronization frequency signal Vsync1 for one cycle.
a control unit 31 for determining increase / decrease of the number of pulses of sync1;
A horizontal synchronizing frequency signal setting unit 32 for generating an output horizontal synchronizing frequency signal Hsync1 having a constant cycle based on a constant dot clock pulse signal, and an actual output horizontal synchronizing frequency signal generated by the horizontal synchronizing frequency signal setting unit 32 Hs
The counter 33 counts the number of pulses of the sync. 1 and outputs a signal when the numbers match with the number of pulses determined by the control unit 31. The output-side vertical synchronizing frequency signal Vsync 1 corresponds to the output signal from the counter 33. And a vertical synchronizing frequency signal setting unit 34 for generating
【００２０】制御部３１は、ＲＯＭ等の所定の記憶部に
予め格納されたソフトウェアプログラムに従って動作す
る機能部品であって、入力側垂直同期周波数信号Ｖｓｙ
ｎｃ０が外部から与えられた際に、垂直同期周波数信号
設定器３４から出力された出力側垂直同期周波数信号Ｖ
ｓｙｎｃ１に対する入力側垂直同期周波数信号Ｖｓｙｎ
ｃ０の入力の遅れ時間（時刻の差）を検出する遅れ検出
機能と、当該遅れ時間が所定の最大基準比較値より大き
い場合には（図３）出力側垂直同期周波数信号Ｖｓｙｎ
ｃ１の周波数を増加させる（即ちその周期を減少させ
る：具体的には、後述のカウンタ３３の比較パルス数を
減少させる）一方、当該遅れ時間が所定の最小基準比較
値より小さい場合には（図２）出力側垂直同期周波数信
号Ｖｓｙｎｃ１の周波数を減少させる（即ちその周期を
増加させる：具体的には、後述のカウンタ３３の比較パ
ルス数を増加させる）機能（周波数調整機能）とを有し
ている。The control unit 31 is a functional component that operates according to a software program stored in advance in a predetermined storage unit such as a ROM, and includes an input-side vertical synchronization frequency signal Vsy.
When nc0 is externally supplied, the output-side vertical synchronization frequency signal V output from the vertical synchronization frequency signal setting unit 34
Input side vertical synchronization frequency signal Vsync for sync1
a delay detection function for detecting a delay time (difference in time) of the input of c0, and an output-side vertical synchronization frequency signal Vsyn when the delay time is larger than a predetermined maximum reference comparison value (FIG. 3).
While the frequency of c1 is increased (that is, its cycle is decreased: specifically, the number of comparison pulses of the counter 33 described later is decreased), if the delay time is smaller than a predetermined minimum reference comparison value (see FIG. 2) a function (frequency adjustment function) of decreasing the frequency of the output side vertical synchronization frequency signal Vsync1 (that is, increasing the period thereof; specifically, increasing the number of comparison pulses of the counter 33 described later). I have.
【００２１】水平同期周波数信号設定器３２は、ＰＬＬ
発振器等と所定のドットクロック発生器３２ａから与え
られるドットクロックパルス信号をカウントし、一定の
カウント数が得られた時点で一定周期の出力側水平同期
周波数信号Ｈｓｙｎｃ１を発生するものである。尚、こ
の１周期の出力側水平同期周波数信号Ｈｓｙｎｃ１当た
りのドットクロックパルス数は、１ライン中の描画ドッ
ト数に対応して設定されるものであり、ＶＧＡ、ＳＶＧ
Ａ及びＸＧＡ等の解像度モードの切り換え等に従って一
定のパルス数が一意に設定されるものである。ここで、
ドットクロック発生器３２ａで発生されるドットクロッ
クパルス信号は、入力側垂直同期周波数信号Ｖｓｙｎｃ
０等の入力画像データに関する信号には殆ど影響を受け
ずに自発的に生成され、正確には入力データ等に同期を
とっていないものの、概算的には、入力画像データに係
る信号の１倍前後に設定される。このように正確な同期
を行わないことで、処理効率が向上するが、最終的な同
期周波数が入出力で異なると、そのままではデータの読
み書きに追い越しを生じることになってしまうため、上
述のように制御部３１での調整が必要とされるものであ
る。The horizontal synchronizing frequency signal setting unit 32 includes a PLL
A dot clock pulse signal supplied from an oscillator or the like and a predetermined dot clock generator 32a is counted, and when a predetermined count is obtained, an output-side horizontal synchronization frequency signal Hsync1 having a predetermined cycle is generated. The number of dot clock pulses per one cycle of the output-side horizontal synchronization frequency signal Hsync1 is set in accordance with the number of drawing dots in one line, and VGA, SVG
A fixed number of pulses is uniquely set according to switching of resolution modes such as A and XGA. here,
The dot clock pulse signal generated by the dot clock generator 32a is an input-side vertical synchronization frequency signal Vsync.
0, etc., is spontaneously generated without being affected by a signal relating to input image data, and is not accurately synchronized with the input data, etc., but is approximately one time as large as a signal relating to the input image data. Set before and after. The processing efficiency is improved by not performing such accurate synchronization, but if the final synchronization frequency is different between the input and output, the data read / write will be overtaken as it is. Needs to be adjusted by the control unit 31.
【００２２】カウンタ３３は、上記各解像度モードに応
じた１フレーム中のライン数に対応して内蔵メモリ等に
比較パルス数を格納するとともに、水平同期周波数信号
設定器３２から出力された水平同期周波数信号Ｈｓｙｎ
ｃ１をカウントし、そのカウント結果を比較パルス数と
比較し、一致したときに所定の出力信号を出力するとと
もに自律的にリセットするカウント／コンペア回路であ
り、一般的なシフトレジスタ等が使用されている。The counter 33 stores the number of comparison pulses in a built-in memory or the like corresponding to the number of lines in one frame corresponding to each of the resolution modes, and outputs the horizontal synchronization frequency output from the horizontal synchronization frequency signal setter 32. Signal Hsyn
This is a count / compare circuit that counts c1, compares the count result with the number of comparison pulses, and outputs a predetermined output signal when the values match, and resets autonomously. A general shift register or the like is used. I have.
【００２３】垂直同期周波数信号設定器３４は、カウン
タ３３からの出力信号が与えられたときに、これに応じ
た周期で垂直同期周波数信号Ｖｓｙｎｃ１を発生するも
のである。尚、垂直同期周波数信号設定器３４で発生さ
れる垂直同期周波数信号Ｖｓｙｎｃ１は、画像データ中
の画面の上下方向にはみ出て画像表示が無効となる垂直
帰線期間内に現れるように生成される。The vertical synchronizing frequency signal setter 34 generates a vertical synchronizing frequency signal Vsync1 at a period corresponding to the output signal from the counter 33 when it is supplied. The vertical synchronizing frequency signal Vsync1 generated by the vertical synchronizing frequency signal setting unit 34 is generated so as to protrude in the vertical direction of the screen in the image data and appear in a vertical blanking period in which image display becomes invalid.
【００２４】上記構成のスキャンコンバータの動作を図
４のフローチャートを用いて説明する。尚、カウンタ３
３における比較パルス数は、ＶＧＡ、ＳＶＧＡ及びＸＧ
Ａ等の各解像度モードに応じた１フレーム中のライン数
に対応して設定されたデフォルト値がＲＯＭ等に予め格
納されているものとする。The operation of the scan converter having the above configuration will be described with reference to the flowchart of FIG. In addition, the counter 3
3, the number of comparison pulses is VGA, SVGA and XG
It is assumed that a default value set corresponding to the number of lines in one frame corresponding to each resolution mode such as A is stored in a ROM or the like in advance.
【００２５】まず、水平同期周波数信号設定器３２は、
所定のＰＬＬ発振器等（図示しない）から与えられるド
ットクロックパルス信号をカウントし、一定のカウント
数が得られた時点で一定周期の出力側水平同期周波数信
号Ｈｓｙｎｃ１を発生する。尚、この１周期の出力側水
平同期周波数信号Ｈｓｙｎｃ１当たりのドットクロック
パルス数は、１ライン中の描画ドット数に対応して設定
されるものであり、ＶＧＡ、ＳＶＧＡ及びＸＧＡ等の解
像度モードの切り換え等に従って一定のパルス数が一意
に設定される。First, the horizontal synchronizing frequency signal setting unit 32
A dot clock pulse signal supplied from a predetermined PLL oscillator or the like (not shown) is counted, and when a certain count is obtained, an output-side horizontal synchronization frequency signal Hsync1 having a certain cycle is generated. The number of dot clock pulses per one output horizontal synchronization frequency signal Hsync in one cycle is set in accordance with the number of drawing dots in one line, and switching of resolution modes such as VGA, SVGA and XGA is performed. The fixed number of pulses is uniquely set according to the above.
【００２６】カウンタ３３は、水平同期周波数信号設定
器３２から出力された水平同期周波数信号Ｈｓｙｎｃ１
をカウントし、そのカウント結果を比較パルス数として
のデフォルト値と比較する。そして、カウント結果が比
較パルス数に一致したときに、所定の出力信号を垂直同
期周波数信号設定器３４に出力するとともに、内部レジ
スタの自律的なリセットを行う。そして、垂直同期周波
数信号設定器３４は、カウンタ３３からの出力信号が与
えられると、これに応じた周期で各画像データフレーム
中の垂直帰線期間内で垂直同期周波数信号Ｖｓｙｎｃ１
を発生する。また同時に、垂直同期周波数信号設定器３
４は垂直同期周波数信号Ｖｓｙｎｃ１を制御部３１にも
送信する。The counter 33 outputs the horizontal synchronization frequency signal Hsync1 output from the horizontal synchronization frequency signal setting unit 32.
Is counted, and the count result is compared with a default value as the number of comparison pulses. Then, when the count result matches the number of comparison pulses, a predetermined output signal is output to the vertical synchronization frequency signal setting unit 34, and the internal register is autonomously reset. Then, when the output signal from the counter 33 is given, the vertical synchronization frequency signal setter 34 sets the vertical synchronization frequency signal Vsync1 in the vertical blanking period in each image data frame at a cycle corresponding to the output signal.
Occurs. At the same time, the vertical synchronization frequency signal setting device 3
4 also transmits the vertical synchronization frequency signal Vsync1 to the control unit 31.
【００２７】ここで、図４中のステップＳ０１の如く、
外部から制御部３１に入力側垂直同期周波数信号Ｖｓｙ
ｎｃ０が与えられると、この制御部３１は、図２及び図
３の如く、入力側垂直同期周波数信号Ｖｓｙｎｃ０（ｉ
ｎｐｕｔ）の立ち上がり時刻ＩＶを検出する（ステップ
Ｓ０２）。また、垂直同期周波数信号設定器３４から出
力側垂直同期周波数信号Ｖｓｙｎｃ１（ｏｕｔｐｕｔ）
が与えられると（ステップＳ０３）、その立ち上がり時
刻ＯＶを検出する（ステップＳ０４）。尚、図２中の符
号３６は入力された１フレーム分の画像データであり、
斜線ハッチ部分３７は垂直帰線期間を示している。Here, as in step S01 in FIG.
The input side vertical synchronizing frequency signal Vsy is externally supplied to the control unit 31.
When nc0 is given, as shown in FIGS. 2 and 3, the control unit 31 controls the input-side vertical synchronization frequency signal Vsync0 (i
(nput) rise time IV is detected (step S02). Also, the vertical synchronization frequency signal setting unit 34 outputs the output-side vertical synchronization frequency signal Vsync1 (output).
Is given (step S03), the rising time OV is detected (step S04). Note that reference numeral 36 in FIG. 2 denotes the input image data for one frame.
A hatched portion 37 indicates a vertical blanking period.
【００２８】次に、出力側垂直同期周波数信号Ｖｓｙｎ
ｃ１に対する入力側垂直同期周波数信号Ｖｓｙｎｃ０の
入力の遅れ時間（時刻の差＝ＯＶ−ＩＶ）を検出する
（遅れ検出機能：ステップＳ０５，Ｓ０７）。Next, the output side vertical synchronizing frequency signal Vsyn
A delay time (time difference = OV-IV) of input of the input side vertical synchronization frequency signal Vsync0 to c1 is detected (delay detection function: steps S05 and S07).
【００２９】そして、ステップＳ０５の如く、遅れ時間
（ＯＶ−ＩＶ）が所定の最大基準比較値より大きい場合
には（図３）、出力側垂直同期周波数信号Ｖｓｙｎｃ１
の周波数を増加（即ちその周期を減少）させる。具体的
には、カウンタ３３の比較パルス数を減少させて、１周
期の垂直同期周波数信号Ｖｓｙｎｃ１当たりの水平同期
周波数信号Ｈｓｙｎｃ１のパルス数を減少させる（ステ
ップＳ０６）。If the delay time (OV-IV) is larger than the predetermined maximum reference comparison value (FIG. 3) as in step S05, the output side vertical synchronization frequency signal Vsync1 is output.
(Ie, decrease its period). Specifically, the number of comparison pulses of the counter 33 is reduced to reduce the number of pulses of the horizontal synchronization frequency signal Hsync1 per one period of the vertical synchronization frequency signal Vsync1 (step S06).
【００３０】カウンタ３３では、制御部３１により増大
された比較パルス数を内蔵メモリ等に更新格納し、水平
同期周波数信号設定器３２から出力された水平同期周波
数信号Ｈｓｙｎｃ１をカウントしたカウント結果につい
て、新たに更新格納された比較パルス数と比較する。そ
して、一致したときに所定の出力信号を出力するととも
に自律的にリセットする。即ち、制御部３１により比較
パルス数が減少されたとき（この場合は図３のように出
力に係る垂直同期周波数信号Ｖｓｙｎｃ１に対して入力
側垂直同期周波数信号Ｖｓｙｎｃ０の遅れ時間（ＯＶ−
ＩＶ）が大きくなっている状態である）には、この増大
された比較パルス数とカウント結果とを比較し、一致し
たときに垂直同期周波数信号設定器３４に出力信号を出
力する。その結果、これ以前に比べて、一周期の垂直同
期周波数信号Ｖｓｙｎｃ１に対応する水平同期周波数信
号Ｈｓｙｎｃ１のパルス数が減少し、水平同期周波数信
号Ｈｓｙｎｃ１の周期自体は何ら変化していないことか
ら、全体として垂直同期周波数信号Ｖｓｙｎｃ１の周期
が減少する。このようにカウンタ３３からの出力信号の
出力周期を遅くすることで、出力側垂直同期周波数信号
Ｖｓｙｎｃ１の周波数を増加させる。これにより、図３
に示した出力側垂直同期周波数信号Ｖｓｙｎｃ１（ｏｕ
ｔｐｕｔ）の周波数は増加し、垂直同期周波数信号Ｖｓ
ｙｎｃ１が図中の矢示方向に徐々にずれていき、遅れ時
間（ＯＶ−ＩＶ）が徐々に小さくなるため、読み出し速
度が速すぎることによるバッファデータの追い越しを防
止できる。In the counter 33, the number of comparison pulses increased by the control unit 31 is updated and stored in a built-in memory or the like, and the count result obtained by counting the horizontal synchronization frequency signal Hsync1 output from the horizontal synchronization frequency signal setting unit 32 is newly added. Is compared with the number of comparison pulses stored and updated. Then, when they match, a predetermined output signal is output and the signal is reset autonomously. That is, when the number of comparison pulses is reduced by the control unit 31 (in this case, as shown in FIG. 3, the delay time (OV−O−V) of the input-side vertical synchronization frequency signal Vsync0 with respect to the output vertical synchronization frequency signal Vsync1.
IV) is increased), the increased number of comparison pulses is compared with the count result, and an output signal is output to the vertical synchronization frequency signal setter 34 when they match. As a result, the number of pulses of the horizontal synchronizing frequency signal Hsync1 corresponding to one cycle of the vertical synchronizing frequency signal Vsync1 is reduced as compared to before, and the cycle itself of the horizontal synchronizing frequency signal Hsync1 has not changed at all. As a result, the period of the vertical synchronization frequency signal Vsync1 decreases. In this way, by delaying the output cycle of the output signal from the counter 33, the frequency of the output side vertical synchronization frequency signal Vsync1 is increased. As a result, FIG.
The output side vertical synchronization frequency signal Vsync1 (ou
put) increases and the vertical synchronization frequency signal Vs
Since ync1 gradually shifts in the direction indicated by the arrow in the figure, and the delay time (OV-IV) gradually decreases, it is possible to prevent overtaking of buffer data due to too high a reading speed.
【００３１】逆に、ステップＳ０７の如く、遅れ時間
（ＯＶ−ＩＶ）が所定の最小基準比較値より小さい場合
には（図３）、カウンタ３３の比較パルス数を増加させ
て、１周期の垂直同期周波数信号Ｖｓｙｎｃ１当たりの
水平同期周波数信号Ｈｓｙｎｃ１のパルス数を増大させ
（ステップＳ０８）、これによりカウンタ３３からの出
力信号の出力周期を遅くすることで、出力側垂直同期周
波数信号Ｖｓｙｎｃ１の周波数を減少（即ちその周期を
増加）させる。これにより、図３に示した出力側垂直同
期周波数信号Ｖｓｙｎｃ１（ｏｕｔｐｕｔ）の周波数は
低下し、垂直同期周波数信号Ｖｓｙｎｃ１が図中の矢示
方向に徐々にずれていき、遅れ時間（ＯＶ−ＩＶ）が徐
々に大きくなるため、読み出し速度が速すぎることによ
るバッファデータの追い越し（図８及び図９参照）を防
止できる。Conversely, when the delay time (OV-IV) is smaller than the predetermined minimum reference comparison value (FIG. 3), as in step S07, the number of comparison pulses of the counter 33 is increased and one cycle of vertical The number of pulses of the horizontal synchronization frequency signal Hsync1 per synchronization frequency signal Vsync1 is increased (step S08), whereby the output cycle of the output signal from the counter 33 is delayed, thereby reducing the frequency of the output side vertical synchronization frequency signal Vsync1. (Ie, increase its period). As a result, the frequency of the output side vertical synchronization frequency signal Vsync1 (output) shown in FIG. 3 decreases, the vertical synchronization frequency signal Vsync1 gradually shifts in the direction indicated by the arrow in the figure, and the delay time (OV-IV) Gradually increases, so that overtaking of buffer data due to too high a reading speed (see FIGS. 8 and 9) can be prevented.
【００３２】このように、この実施の形態のスキャンコ
ンバータでは、フレームメモリに対する入出力について
各画素（ドットクロック信号）単位で完全に同期させな
くても、データラインの追い越しが生じそうになる以前
に垂直同期周波数信号Ｖｓｙｎｃ１の周波数を増減調整
してこの追い越しを防止するようにしているので、フレ
ーム中の不自然に不連続なラインの発生を防止するに当
たって、高精度な分周回路等を使用する必要がなくな
り、回路構成が簡素化し、装置として安価なものを使用
できる。また回路面積が小さくて済むため、省スペース
化に寄与する。さらに、高精度な分周を要しないことか
ら、高速な画像処理が可能となる。As described above, in the scan converter according to this embodiment, even if the input / output to / from the frame memory is not completely synchronized for each pixel (dot clock signal), it is possible to prevent the data line from being overtaken before passing. Since the overtaking is prevented by increasing or decreasing the frequency of the vertical synchronization frequency signal Vsync1, a high-precision frequency dividing circuit or the like is used to prevent the generation of unnaturally discontinuous lines in the frame. This eliminates the need, simplifies the circuit configuration, and allows the use of inexpensive devices. Further, since the circuit area can be small, it contributes to space saving. Further, since high-precision frequency division is not required, high-speed image processing can be performed.
【００３３】特に、図２のように、一般に、垂直同期周
波数信号Ｖｓｙｎｃ０は入力された画像データにかかる
フレーム中の垂直帰線期間内に含められて生成される
が、通常は、この垂直帰線期間中の垂直同期周波数信号
Ｖｓｙｎｃ０を基準にバッファメモリに対する読み書き
が行われるため、従来において入力と出力の同期周波数
がそれぞれ一定である場合は、この垂直同期周波数信号
Ｖｓｙｎｃ０から一定時間の経過後に不自然に不連続な
ラインが発生するため、常に一定のラインの表示品質が
劣化することになり、画像品質の劣化がはっきりと目に
付いていたのに対して、この実施の形態に係るスキャン
コンバータでは、不自然に不連続なラインが一切発生し
ないと言う点で、表示品質を大幅に向上できる。In particular, as shown in FIG. 2, the vertical synchronizing frequency signal Vsync0 is generally generated by being included in a vertical blanking period in a frame concerning input image data. Since reading and writing to and from the buffer memory is performed based on the vertical synchronization frequency signal Vsync0 during the period, conventionally, when the input and output synchronization frequencies are respectively constant, unnaturalness occurs after a lapse of a predetermined time from the vertical synchronization frequency signal Vsync0. Since discontinuous lines are generated, the display quality of a certain line always deteriorates, and the deterioration of image quality is clearly noticeable, whereas the scan converter according to this embodiment The display quality can be greatly improved in that no unnaturally discontinuous lines are generated.
【００３４】この実施の形態のスキャンコンバータで
は、１フレーム中の水平同期周波数信号Ｈｓｙｎｃ１の
数（画像ライン数）が増減することになるが、実際の増
減調整では画像ライン数の増減は１〜２ライン程度であ
るため、これをディスプレイ等の表示装置で表示した場
合でも、さほど気にならない程度に視認できるものであ
る。In the scan converter of this embodiment, the number (the number of image lines) of the horizontal synchronization frequency signal Hsync1 in one frame is increased or decreased. Since it is about a line, even if this is displayed on a display device such as a display, it can be visually recognized so as not to be noticeable.
【００３５】尚、上記実施の形態のスキャンコンバータ
では、制御部３１内で所定のソフトウェアプログラムに
基づいて上記動作を行うようにしていたが、これらをハ
ードウェア構成の回路で動作するようにしてもよいこと
は勿論である。例えば、図５はハードウェアにより回路
構成したスキャンコンバータを示したブロック図である
が、かかる回路構成でも同様の利点を得ることができ
る。尚、図５において上記の実施の形態と同様の機能を
有する要素については同一符号を付している。このスキ
ャンコンバータは、上記の実施の形態と同様の水平同期
周波数信号設定器３２、カウンタ３３及び出力側垂直同
期周波数設定器３４の他、外部からの入力側垂直同期周
波数信号Ｖｓｙｎｃ０の入力によりクロック信号ｃｋの
カウント（以下クロックカウントという）を開始し、ま
た垂直同期周波数信号設定器３４から出力される出力側
水平同期周波数信号Ｈｓｙｎｃ１によりクロックカウン
トを停止するクロックカウンタ４１と、このカウント停
止時のカウント結果が所定の第一記憶部４２に予め格納
された最大基準比較値より大きいか否かを比較する第一
比較器４３と、クロックカウンタ４１のカウント停止時
のカウント結果が所定の第二記憶部４４に予め格納され
た最小基準比較値より小さいか否かを比較する第二比較
器４５とを備えている。In the scan converter according to the above-described embodiment, the above operation is performed in the control unit 31 based on a predetermined software program. However, the operation may be performed by a circuit having a hardware configuration. Of course it is good. For example, FIG. 5 is a block diagram showing a scan converter configured by hardware, but similar advantages can be obtained with such a circuit configuration. In FIG. 5, elements having the same functions as those in the above embodiment are denoted by the same reference numerals. This scan converter receives a clock signal in response to an input of an input-side vertical synchronization frequency signal Vsync0 from outside, in addition to the horizontal synchronization frequency signal setting unit 32, the counter 33, and the output-side vertical synchronization frequency setting unit 34, which are the same as those in the above-described embodiment. A clock counter 41 that starts counting ck (hereinafter referred to as a clock count) and stops the clock count by an output-side horizontal synchronization frequency signal Hsync1 output from the vertical synchronization frequency signal setting unit 34, and a count result when the count is stopped. Is larger than a maximum reference comparison value stored in advance in a predetermined first storage unit 42, and a count result when the clock counter 41 stops counting is stored in a predetermined second storage unit 44. A second comparator 45 for comparing whether or not smaller than a minimum reference comparison value stored in advance It is provided.
【００３６】即ち、このスキャンコンバータでは、入力
側垂直同期周波数信号Ｖｓｙｎｃ０が入力されてから出
力側垂直同期周波数信号Ｖｓｙｎｃ１が入力されるまで
の遅延クロック（遅れ時間）をクロックカウンタ４１に
て検出し、遅延クロックが最大基準比較値より大きい場
合と最小基準比較値より小さい場合を両比較器４３，４
５でそれぞれ比較判断し、遅延クロックが最大基準比較
値より大きい場合には、上記の実施の形態と同様にして
出力側垂直同期周波数信号Ｖｓｙｎｃ１の周波数を高め
る一方、遅延クロックが最小基準比較値より小さい場合
には、出力側垂直同期周波数信号Ｖｓｙｎｃ１の周波数
を低下させればよい。That is, in this scan converter, the clock counter 41 detects a delayed clock (delay time) from when the input-side vertical synchronization frequency signal Vsync0 is input to when the output-side vertical synchronization frequency signal Vsync1 is input. The two comparators 43 and 4 determine whether the delay clock is larger than the maximum reference comparison value or smaller than the minimum reference comparison value.
5, and if the delay clock is larger than the maximum reference comparison value, the frequency of the output side vertical synchronization frequency signal Vsync1 is increased in the same manner as in the above embodiment, while the delay clock is higher than the minimum reference comparison value. If it is smaller, the frequency of the output side vertical synchronization frequency signal Vsync1 may be reduced.
【００３７】この例においても、１フレーム中の水平同
期周波数信号Ｈｓｙｎｃ１の数（画像ライン数）が増減
することになるが、実際の増減調整では画像ライン数の
増減は１〜２ライン程度であるため、これをディスプレ
イ等の表示装置で表示した場合でも、さほど気にならな
い程度に視認できるものである。In this example as well, the number (the number of image lines) of the horizontal synchronizing frequency signal Hsync1 in one frame is increased or decreased, but the actual increase / decrease adjustment increases or decreases the number of image lines by about 1 to 2 lines. Therefore, even when this is displayed on a display device such as a display, it can be visually recognized to a lesser degree.
【００３８】尚、上記実施の形態では、１周期の垂直同
期周波数信号Ｖｓｙｎｃ１当たりの水平同期周波数信号
Ｈｓｙｎｃ１のパルス数を増減することで垂直同期周波
数信号Ｖｓｙｎｃ１の周波数を調整していたが、この
他、１周期の水平同期周波数信号Ｈｓｙｎｃ１当たりの
ドットクロックのパルス数を増減することで最終的に垂
直同期周波数信号Ｖｓｙｎｃ１の周波数を調整しても良
く、あるいはドットクロックのパルス幅を増減するよう
にしてもよい。ただし、このような細かな増減調整を行
うよりも、上記の実施の形態のように、１周期の垂直同
期周波数信号Ｖｓｙｎｃ１当たりの水平同期周波数信号
Ｈｓｙｎｃ１のパルス数を増減する方が処理手順が簡単
であり、装置構成が安価で処理効率が高いものである。In the above embodiment, the frequency of the vertical synchronization frequency signal Vsync1 is adjusted by increasing or decreasing the number of pulses of the horizontal synchronization frequency signal Hsync1 per one period of the vertical synchronization frequency signal Vsync1. The frequency of the vertical synchronization frequency signal Vsync1 may be finally adjusted by increasing or decreasing the number of dot clock pulses per one period of the horizontal synchronization frequency signal Hsync1, or the pulse width of the dot clock may be increased or decreased. Is also good. However, the processing procedure is simpler than increasing or decreasing the number of pulses of the horizontal synchronization frequency signal Hsync1 per one cycle of the vertical synchronization frequency signal Vsync1 as in the above embodiment, rather than performing such fine increase / decrease adjustment. The apparatus configuration is inexpensive and the processing efficiency is high.
【００３９】[0039]
【発明の効果】請求項１、請求項３、請求項４及び請求
項６に記載の発明によれば、フレームメモリに対する入
出力について各画素（ドットクロック信号）単位で完全
に同期させなくても、データラインの追い越しが生じそ
うになる以前に垂直同期周波数信号の周波数を増減調整
してこの追い越しを防止できるので、フレーム中の不自
然に不連続なラインの発生を防止するに当たって、高精
度な分周回路等を使用する必要がなくなり、回路構成が
簡素化し、装置として安価なものを使用できる。また回
路面積が小さくて済むため、省スペース化に寄与する。
さらに、高精度な分周を要しないことから、高速な画像
処理が可能となる。According to the first, third, fourth and sixth aspects of the present invention, it is not necessary to completely synchronize the input / output with respect to the frame memory for each pixel (dot clock signal). Before the overtaking of the data line is likely to occur, the frequency of the vertical synchronization frequency signal can be increased or decreased to prevent this overtaking, so that in order to prevent the generation of unnaturally discontinuous lines in the frame, a highly accurate It is not necessary to use a frequency dividing circuit or the like, the circuit configuration is simplified, and an inexpensive device can be used. Further, since the circuit area can be small, it contributes to space saving.
Further, since high-precision frequency division is not required, high-speed image processing can be performed.
【００４０】請求項２及び請求項５に記載の発明によれ
ば、１周期の垂直同期周波数信号当たりの水平同期周波
数信号のパルス数を増減することで垂直同期周波数信号
の周波数を調整しているので、１周期の水平同期周波数
信号当たりのドットクロックのパルス数を増減したりあ
るいはドットクロックのパルス幅自体を増減する場合よ
うな細かな増減調整を行う場合に比べて、処理手順が簡
単であり、安価な装置構成で処理効率を高くすることが
できる。According to the second and fifth aspects of the present invention, the frequency of the vertical synchronizing frequency signal is adjusted by increasing or decreasing the number of pulses of the horizontal synchronizing frequency signal per one cycle of the vertical synchronizing frequency signal. Therefore, the processing procedure is simpler than in the case where the number of dot clock pulses per one cycle of the horizontal synchronizing frequency signal is increased or decreased or the pulse width of the dot clock itself is increased or decreased. The processing efficiency can be increased with an inexpensive device configuration.
【図１】この発明の一の実施の形態に係るスキャンコン
バータを示すブロック図である。FIG. 1 is a block diagram showing a scan converter according to one embodiment of the present invention.
【図２】入力側垂直同期周波数信号と出力側垂直同期周
波数信号の時刻の差に基づいて出力側垂直同期周波数信
号の周波数の調整を行う様子を示す図である。FIG. 2 is a diagram showing how the frequency of an output-side vertical synchronization frequency signal is adjusted based on the time difference between the input-side vertical synchronization frequency signal and the output-side vertical synchronization frequency signal.
【図３】入力側垂直同期周波数信号と出力側垂直同期周
波数信号の時刻の差に基づいて出力側垂直同期周波数信
号の周波数の調整を行う様子を示す図である。FIG. 3 is a diagram showing how the frequency of an output-side vertical synchronization frequency signal is adjusted based on the time difference between the input-side vertical synchronization frequency signal and the output-side vertical synchronization frequency signal.
【図４】この発明の一の実施の形態に係るスキャンコン
バータの動作を示すフローチャートである。FIG. 4 is a flowchart showing an operation of the scan converter according to one embodiment of the present invention.
【図５】この発明の他の実施例に係るスキャンコンバー
タを示すブロック図である。FIG. 5 is a block diagram showing a scan converter according to another embodiment of the present invention.
【図６】従来のスキャンコンバータを示すブロック図で
ある。FIG. 6 is a block diagram showing a conventional scan converter.
【図７】一般的な各画面表示方式の水平同期周波数と垂
直同期周波数との対応関係を示す図である。FIG. 7 is a diagram showing a correspondence relationship between a horizontal synchronization frequency and a vertical synchronization frequency of each general screen display method.
【図８】従来のスキャンコンバータにおける入力用垂直
同期周波数（ｉｎｐｕｔ）と出力用垂直同期周波数（ｏ
ｕｔｐｕｔ）とが非同期の状態を示す図である。FIG. 8 shows an input vertical synchronizing frequency (input) and an output vertical synchronizing frequency (o) in a conventional scan converter.
(output) is asynchronous.
【図９】従来において入力画像に対して出力画像が追い
越す様子を示す図である。一般的な各画面表示方式の水
平同期周波数と垂直同期周波数との対応関係を示す図で
ある。FIG. 9 is a diagram showing how an output image passes an input image in the related art. It is a figure which shows the correspondence of the horizontal synchronous frequency and vertical synchronous frequency of each general screen display system.
【図１０】従来における入力画像と出力画像の変化を示
す図である。FIG. 10 is a diagram showing changes in an input image and an output image in the related art.
【図１１】従来における入力画像と出力画像の変化を示
す図である。FIG. 11 is a diagram showing changes in an input image and an output image in the related art.
３０ スキャンコンバータ ３１ 制御部 ３２ 水平同期周波数信号設定器 ３３ カウンタ ３４ 出力垂直同期周波数設定器 ３４ 垂直同期周波数信号設定器 ３６ 符号 ３７ 斜線ハッチ部分 ４１ クロックカウンタ ４２ 第一記憶部 ４３ 第一比較器 ４３，４５ 両比較器 ４４ 第二記憶部 ４５ 第二比較器 REFERENCE SIGNS LIST 30 scan converter 31 control unit 32 horizontal synchronization frequency signal setting unit 33 counter 34 output vertical synchronization frequency setting unit 34 vertical synchronization frequency signal setting unit 36 code 37 hatched hatched part 41 clock counter 42 first storage unit 43 first comparator 43, 45 Both comparators 44 Second storage unit 45 Second comparator
───────────────────────────────────────────────────── フロントページの続き (72)発明者 丸毛 靖久 大阪市淀川区宮原４丁目５番36号 株式会 社メガチップス内 Ｆターム(参考） 5C080 AA05 AA10 BB05 CC03 DD06 DD09 EE17 FF09 GG08 JJ02 JJ04 JJ05 JJ07 5C082 AA01 BA34 BB15 BC03 BC19 CA12 DA53 MM04 MM07 MM10 ────────────────────────────────────────────────── ─── Continued on the front page (72) Inventor Yasuhisa Marge 4-5-36 Miyahara, Yodogawa-ku, Osaka F-term in Megachips Co., Ltd. (Reference) 5C080 AA05 AA10 BB05 CC03 DD06 DD09 EE17 FF09 GG08 JJ02 JJ04 JJ05 JJ07 5C082 AA01 BA34 BB15 BC03 BC19 CA12 DA53 MM04 MM07 MM10
Claims (6)
が入力されて所定の出力側画像表示方式の表示装置に出
力する際に、入力に係る画像データの前記入力側画像表
示方式の水平同期周波数を前記出力側画像表示方式の画
像データの同期周波数に適合するよう変換するスキャン
コンバータであって、 入力元の機器から与えられた画像データを入力側垂直同
期周波数信号に従って一旦バッファメモリに格納した
後、当該画像データを出力する際のタイミングを規律す
る出力側垂直同期周波数信号を、前記入力側垂直同期周
波数信号に対して同期をとらずに発生させる第１の手段
と、 前記入力側垂直同期周波数信号と前記出力側垂直同期周
波数信号とのタイミングのずれを検出して、当該タイミ
ングのずれが所定の最大基準比較値より大きいときに当
該ずれが小さくなるように前記出力側垂直同期周波数を
調整するとともに、前記タイミングのずれが所定の最小
基準比較値より小さいときに当該ずれが大きくなるよう
に出力側垂直同期周波数を調整する第２の手段とを備
え、 前記バッファメモリに対する入出力いずれか一方の他方
に対する追い越しを防止するようにしたスキャンコンバ
ータ。When image data of an arbitrary input-side image display method is input and output to a display device of a predetermined output-side image display method, horizontal synchronization of input-related image data of the input-side image display method is performed. A scan converter for converting a frequency to a synchronization frequency of image data of the output side image display system, wherein image data given from an input source device is temporarily stored in a buffer memory according to an input side vertical synchronization frequency signal. A first means for generating an output-side vertical synchronization frequency signal that regulates a timing when the image data is output without synchronizing with the input-side vertical synchronization frequency signal; Detecting a timing difference between the frequency signal and the output side vertical synchronization frequency signal, and determining that the timing difference is larger than a predetermined maximum reference comparison value. Adjusting the output-side vertical synchronization frequency so that the difference becomes smaller, and adjusting the output-side vertical synchronization frequency so that the difference becomes larger when the timing difference is smaller than a predetermined minimum reference comparison value. 2. A scan converter comprising: (2) a means for preventing overtaking of one of the input and output of the buffer memory.
あって、 入出力の垂直同期周波数のタイミングのずれを検出し、
このずれに基づいて１周期分の出力側垂直同期周波数に
対応して出力すべき水平同期周波数のパルス数の増減決
定を行う制御部と、 一定のドットクロックパルス信号を基準に一定周期の出
力側水平同期周波数信号を発生する水平同期周波数信号
設定器と、 前記水平同期周波数信号設定器で発生された実際の出力
側水平同期周波数信号のパルス数をカウントし、前記制
御部で増減決定されたパルス数と比較して一致した場合
にのみ信号出力を行うカウンタと、 前記カウンタからの出力信号に応じて出力側垂直同期周
波数信号を発生する前記第１の手段としての垂直同期周
波数信号設定器とを備え、 前記第２の手段は、前記制御部及び前記カウンタを備え
てなるスキャンコンバータ。2. The scan converter according to claim 1, wherein a timing difference between input and output vertical synchronization frequencies is detected.
A control unit for determining an increase or decrease in the number of horizontal synchronization frequency pulses to be output in accordance with the output vertical synchronization frequency for one cycle based on the shift; and an output side having a fixed cycle based on a fixed dot clock pulse signal. A horizontal synchronization frequency signal setting device that generates a horizontal synchronization frequency signal, and counts the number of pulses of the actual output side horizontal synchronization frequency signal generated by the horizontal synchronization frequency signal setting device, and the pulse determined by the control unit to increase or decrease. A counter that outputs a signal only when the numbers match with each other, and a vertical synchronization frequency signal setting device as the first unit that generates an output-side vertical synchronization frequency signal in accordance with an output signal from the counter. A scan converter comprising the control unit and the counter.
あって、 前記カウンタは、１フレーム中のライン数に対応して１
周期分の出力側垂直同期周波数に対応して出力すべき水
平同期周波数のパルス数としての比較パルス数を格納す
るとともに、前記水平同期周波数信号設定器から出力さ
れた水平同期周波数信号のパルス数をカウントし、その
カウント結果を前記比較パルス数と比較し、一致したと
きに所定の出力信号を出力してリセットするようにさ
れ、 前記制御部は、 前記入力側垂直同期周波数信号が外部から与えられた際
に、当該入力側垂直同期周波数信号の入力時刻と、前記
垂直同期周波数信号設定器から出力された出力側垂直同
期周波数信号の入力時刻とを比較し、両時刻の差を検出
する遅れ検出機能と、 当該時刻の差が所定の最大基準比較値より大きい場合に
前記カウンタの前記比較パルス数を増大または減少させ
て前記時刻の差が所定の最大基準比較値より小さくなる
よう調整するとともに、前記時刻の差が所定の最小基準
比較値より小さい場合に前記カウンタの前記比較パルス
数を減少または増大させて前記時刻の差が所定の最小基
準比較値より大きくなるよう調整する周波数調整機能と
を有するスキャンコンバータ。3. The scan converter according to claim 2, wherein the counter is set to one corresponding to the number of lines in one frame.
In addition to storing the number of comparison pulses as the number of pulses of the horizontal synchronization frequency to be output corresponding to the output side vertical synchronization frequency for the period, the number of pulses of the horizontal synchronization frequency signal output from the horizontal synchronization frequency signal setting device is stored. Counting, comparing the count result with the number of comparison pulses, outputting a predetermined output signal when they match, resetting the control unit, the control unit is provided with the input side vertical synchronization frequency signal from outside. In this case, the input time of the input-side vertical synchronization frequency signal is compared with the input time of the output-side vertical synchronization frequency signal output from the vertical synchronization frequency signal setting device, and delay detection for detecting a difference between the two times is performed. A function and, when the time difference is larger than a predetermined maximum reference comparison value, increasing or decreasing the number of comparison pulses of the counter so that the time difference becomes a predetermined maximum reference value. While adjusting so as to be smaller than the comparison value, when the time difference is smaller than a predetermined minimum reference comparison value, the comparison pulse number of the counter is decreased or increased so that the time difference is larger than a predetermined minimum reference comparison value. A scan converter having a frequency adjustment function of adjusting the size to be larger.
が入力されて所定の出力側画像表示方式の表示装置に出
力する際に、入力に係る画像データの前記入力側画像表
示方式の水平同期周波数を前記出力側画像表示方式の画
像データの同期周波数に適合するよう変換するスキャン
コンバート方法であって、 入力元の機器から与えられた画像データを入力側垂直同
期周波数信号に従って一旦バッファメモリに格納した
後、当該画像データを出力する際のタイミングを規律す
る出力側垂直同期周波数信号を、前記入力側垂直同期周
波数信号に対して同期をとらずに発生させ、この際の両
周波数のタイミングのずれを検出して、当該タイミング
のずれが所定の最大基準比較値より大きいときに当該ず
れが小さくなるように出力側垂直同期周波数を調整する
とともに、前記タイミングのずれが所定の最小基準比較
値より小さいときに当該ずれが大きくなるように出力側
垂直同期周波数を調整するようにして、前記バッファメ
モリに対する入出力いずれか一方の他方に対する追い越
しを防止するようにしたスキャンコンバート方法。4. When image data of an arbitrary input-side image display method is input and output to a display device of a predetermined output-side image display method, horizontal synchronization of input-related image data with the input-side image display method is performed. A scan conversion method for converting a frequency to match a synchronization frequency of image data of the output-side image display method, wherein image data provided from an input source device is temporarily stored in a buffer memory according to an input-side vertical synchronization frequency signal. After that, an output-side vertical synchronization frequency signal that regulates the timing at which the image data is output is generated without synchronization with the input-side vertical synchronization frequency signal. Is detected, and the output-side vertical synchronization frequency is adjusted so that the deviation becomes smaller when the timing deviation is larger than a predetermined maximum reference comparison value. In addition, when the timing deviation is smaller than a predetermined minimum reference comparison value, the output-side vertical synchronization frequency is adjusted so as to increase the deviation, and the input / output to / from the buffer memory is overtaken by the other. Scan conversion method that prevents
法であって、 入出力の垂直同期周波数のタイミングのずれを検出し、
このずれに基づいて１周期分の出力側垂直同期周波数に
対応して出力すべき水平同期周波数のパルス数の増減決
定を行う第１の工程と、 一定のドットクロックパルス信号を基準に一定周期の出
力側水平同期周波数信号を発生する第２の工程と、 前記第１の工程で発生された実際の出力側水平同期周波
数信号のパルス数をカウントし、前記第１の工程で増減
決定されたパルス数と比較して一致した場合にのみ信号
出力を行う第３の工程と、 前記第３の工程により出力された出力信号に応じて出力
側垂直同期周波数信号を発生する工程とを備えるスキャ
ンコンバート方法。5. The scan conversion method according to claim 4, wherein a shift in the timing of the input / output vertical synchronization frequency is detected,
A first step of determining an increase or decrease in the number of horizontal synchronization frequency pulses to be output in accordance with one cycle of the output side vertical synchronization frequency based on this shift; A second step of generating an output-side horizontal synchronization frequency signal, and counting the number of pulses of the actual output-side horizontal synchronization frequency signal generated in the first step, and increasing or decreasing the pulses determined in the first step. A third step of outputting a signal only when the numbers match with each other, and a step of generating an output side vertical synchronization frequency signal in accordance with the output signal output in the third step .
法であって、 前記第３の工程は、１フレーム中のライン数に対応して
１周期分の出力側垂直同期周波数に対応して出力すべき
水平同期周波数のパルス数としての比較パルス数を格納
するとともに、前記第２の工程で出力された水平同期周
波数信号のパルス数をカウントし、そのカウント結果を
前記比較パルス数と比較し、一致したときに所定の出力
信号を出力してリセットするようにされ、 前記第１の工程は、 前記入力側垂直同期周波数信号が外部から与えられた際
に、当該入力側垂直同期周波数信号の入力時刻と、前記
第３の工程で出力された出力側垂直同期周波数信号の入
力時刻とを比較し、両時刻の差を検出する遅れ検出工程
と、 当該時刻の差が所定の最大基準比較値より大きい場合に
前記第３の工程で前記比較パルス数を増大または減少さ
せて前記時刻の差が所定の最大基準比較値より小さくな
るよう調整するとともに、前記時刻の差が所定の最小基
準比較値より小さい場合に前記比較パルス数を減少また
は増大させて前記時刻の差が所定の最小基準比較値より
大きくなるよう調整する周波数調整工程とを有するスキ
ャンコンバート方法。6. The scan conversion method according to claim 5, wherein in the third step, output is performed in accordance with an output-side vertical synchronization frequency for one cycle corresponding to the number of lines in one frame. In addition to storing the number of comparison pulses as the number of pulses of the power horizontal synchronization frequency, the number of pulses of the horizontal synchronization frequency signal output in the second step is counted, and the count result is compared with the number of comparison pulses. When the input side vertical synchronization frequency signal is externally given, the first step includes an input time of the input side vertical synchronization frequency signal. And a delay detection step of comparing the input time of the output side vertical synchronization frequency signal output in the third step to detect a difference between the two times, and the time difference is larger than a predetermined maximum reference comparison value. In the third step, the number of comparison pulses is increased or decreased in the third step to adjust the time difference to be smaller than a predetermined maximum reference comparison value, and the time difference is smaller than a predetermined minimum reference comparison value. Adjusting the number of comparison pulses to increase or decrease the time difference so as to be greater than a predetermined minimum reference comparison value.
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