FR2848334A1 - Multi-layer structure production of semiconductor materials with different mesh parameters comprises epitaxy of thin film on support substrate and adhesion on target substrate - Google Patents

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FR2848334A1 FR0215499A FR0215499A FR2848334A1 FR 2848334 A1 FR2848334 A1 FR 2848334A1 FR 0215499 A FR0215499 A FR 0215499A FR 0215499 A FR0215499 A FR 0215499A FR 2848334 A1 FR2848334 A1 FR 2848334A1
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Abstract

The production of a multi-layer structure of semiconductor materials comprises: (a) the production of a layer (110) incorporating a superficial thin film on a support substrate (100); (b) the creation of a fragilisation (sic) zone in the assembly (10) formed by the support substrate and the thin film deposited; (c) the adhesion of the assembly with a target substrate (20); (d) the detachment at the level of the fragilisation zone; and (e) the treatment of the surface of the structure thus obtained.

Description

ii

La présente invention concerne un procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux 5 matériaux semiconducteurs présentant des paramètres de maille sensiblement différents.  The present invention relates to a method for manufacturing a multilayer structure made of semiconductor materials, said structure comprising a substrate made of a first semiconductor material and a thin surface layer made of a second semiconductor material, the two semiconductor materials having substantially different mesh parameters. .

On connaît déjà des procédés de ce type.  Methods of this type are already known.

Il est ainsi connu de réaliser des structures comportant un substrat en un matériau tel que le silicium, et une couche mince superficielle en un 10 matériau tel que le silicium - germanium (SiGe), ou même le Germanium (Ge).  It is thus known to produce structures comprising a substrate made of a material such as silicon, and a thin surface layer made of a material such as silicon-germanium (SiGe) or even Germanium (Ge).

La demande de brevet FR 0208600 au nom de la Demanderesse concerne ainsi un procédé de réalisation d'une structure comprenant une couche mince de matériau semiconducteur à partir d'une plaquette comprenant une couche d'adaptation de paramètre de maille comprenant une couche 15 supérieure en matériau semiconducteur ayant un premier paramètre de maille, caractérisé en ce qu'il comprend les étapes suivantes: (a) croissance sur la couche supérieure de la couche d'adaptation d'un film en matériau semiconducteur ayant un second paramètre de maille nominal sensiblement différent du premier paramètre de maille, avec une 20 épaisseur suffisamment faible pour garder le premier paramètre de maille de la couche supérieure de la couche d'adaptation sous-jacente et être ainsi contraint, (b) croissance sur le film d'une couche relaxée en matériau semiconducteur ayant un paramètre de maille nominal sensiblement identique au premier 25 paramètre de maille, (c) enlèvement d'au moins une partie de la plaquette du côté de la couche d'adaptation par rapport à la couche relaxée comprenant les opérations suivantes: * formation d'une zone de fragilisation du côté de la couche 30 d'adaptation par rapport à la couche relaxée, apport d'énergie au niveau de la zone de fragilisation pour détacher de la plaquette une structure comprenant la couche relaxée.  The patent application FR 0208600 in the name of the Applicant thus relates to a method for producing a structure comprising a thin layer of semiconductor material from a wafer comprising a mesh parameter adaptation layer comprising a top layer 15 semiconductor material having a first mesh parameter, characterized in that it comprises the following steps: (a) growing on the upper layer of the matching layer of a semiconductor material film having a second parameter of substantially different nominal mesh size of the first mesh parameter, with a thickness sufficiently small to keep the first mesh parameter of the upper layer of the underlying adaptation layer and thus be constrained, (b) growth on the film of a relaxed layer by semiconductor material having a nominal mesh parameter substantially the same as the first mesh parameter, (c) removing from at least a part of the wafer on the adaptation layer side with respect to the relaxed layer comprising the following operations: formation of an embrittlement zone on the adaptation layer side with respect to the relaxed layer; of energy at the zone of weakening to detach from the wafer a structure comprising the relaxed layer.

Le procédé de cette demande de brevet utilise ainsi une technique de transfert de couche (en particulier de type SMARTCUTO ou encore de type ELTRANO) pour constituer la tranche désirée.  The method of this patent application thus uses a layer transfer technique (in particular SMARTCUTO or ELTRANO type) to form the desired slice.

Et un élément de départ de ce procédé est une plaquette comprenant une couche d'adaptation de paramètre de maille, qui correspond à une région de la plaquette présentant en surface une couche de matériau sensiblement relaxé et sans un nombre notable de défauts structurels, telles que des 10 dislocations.  And a starting element of this method is a wafer comprising a mesh parameter matching layer, which corresponds to a wafer region having on the surface a substantially relaxed material layer and without a significant number of structural defects, such as dislocations.

On précise qu'on entend par " couche relaxée " toute couche d'un matériau semiconducteur qui a une structure cristallographique non contrainte, c'est à dire qui présente un paramètre de maille sensiblement identique au paramètre de maille nominal du matériau de la couche.  It is specified that the term "relaxed layer" any layer of a semiconductor material which has a non-stressed crystallographic structure, that is to say which has a mesh parameter substantially identical to the nominal mesh parameter of the material of the layer.

A l'inverse, on appelle " couche contrainte " toute couche d'un matériau semiconducteur dont la structure cristallographique est contrainte en traction ou en compression lors d'une croissance cristalline, telle qu'une épitaxie, obligeant au moins un paramètre de maille à être sensiblement différent du paramètre de maille nominal de ce matériau.  Conversely, the term "stress layer" refers to any layer of a semiconductor material whose crystallographic structure is constrained in tension or in compression during a crystalline growth, such as an epitaxy, requiring at least one parameter of mesh to be significantly different from the nominal mesh parameter of this material.

Le procédé de la demande de brevet FR 0208600 constitue une solution avantageuse pour constituer des structures telles que mentionnées au début de ce texte.  The process of the patent application FR 0208600 constitutes an advantageous solution for constituting structures as mentioned at the beginning of this text.

La présente invention a pour objet d'apporter certains compléments à l'enseignement de cette demande de brevet.  The object of the present invention is to provide certain additions to the teaching of this patent application.

Afin d'atteindre ce but, l'invention propose un procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux matériaux semiconducteurs présentant des paramètres de maille sensiblement 30 différents, caractérisé en ce que le procédé comprend les étapes suivantes: * réalisation d'une couche comprenant ladite couche mince superficielle sur un substrat support, * création d'une zone de fragilisation dans l'ensemble formé par ledit substrat support et ladite couche déposée, * collage dudit ensemble avec un substrat cible, * détachement au niveau de cette zone de fragilisation, * traitement de surface de la structure ainsi obtenue.  In order to achieve this object, the invention proposes a method of manufacturing a multilayer structure made of semiconductor materials, said structure comprising a substrate made of a first semiconductor material and a thin surface layer made of a second semiconductor material, the two semiconductor materials having substantially different mesh parameters, characterized in that the method comprises the following steps: * producing a layer comprising said thin surface layer on a support substrate, * creating an embrittlement zone in the assembly formed by said support substrate and said deposited layer, * bonding said assembly with a target substrate, * detachment at this embrittlement zone, * surface treatment of the structure thus obtained.

Des aspcets préférés, mais non limitatifs de ce procédé sont les suivants: a ladite réalisation de couche est faite par épitaxie, * ladite épitaxie est réalisée avec les étapes suivantes: > stabilisation en température du substrat support à une première température stabilisée prédéterminée, > dépôt chimique en phase vapeur à ladite première température 15 déterminée jusqu'à l'obtention d'une couche de base sur le substrat support d'une épaisseur prédéterminée inférieure à une épaisseur finale voulue pour ladite couche comprenant la couche mince superficielle, > accroissement de la température de dépôt chimique en phase vapeur depuis la première température prédéterminée jusqu'à une seconde 20 température prédéterminée, et > poursuite du dépôt chimique en phase vapeur à ladite seconde température prédéterminée jusqu'à obtention de l'épaisseur finale voulue pour la couche, * la première température prédéterminée est de l'ordre de 400'C à 500QC, 25 et la deuxième température prédéterminée est de l'ordre de 7500C à 8500C, * la première température prédéterminée est de l'ordre de 430'C à 460'C, et la deuxième température prédéterminée est de l'ordre de 8000C à 8500C, * ladite réalisation de couche est faite par création d'une couche contrainte et relaxation de cette couche, * ladite création de zone fragilisée est réalisée par implantation, * ladite implantation est effectuée entre l'étape de réalisation et celle de collage, * l'implantation est réalisée de manière à définir la zone de fragilisation dans l'épaisseur du substrat support, * l'implantation est réalisée de manière à définir la zone de fragilisation dans une région de la couche créée correspondant à une couche 10 d'adaptation de paramètre de maille, * le substrat de la structure multicouche est en silicium, le substrat support est en silicium, * la couche créée est en SiGe ou en Ge, * lors de la réalisation de la couche on constitue un niveau correspondant 15 à une couche d'arrêt pour une attaque chimique lors de l'étape de traitement de surface, * lors de la réalisation de la couche on constitue trois niveaux correspondant respectivement à: > Niveau 1: couche d'adaptation de paramètre de maille, 20 > Niveau 2: couche d'arrêt > Niveau 3: couche active de la structure qui sera obtenue, * les matériaux desdites couches sont choisis parmi les suivants: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) SiGe ou Ge SiGe Si contraint SiGe ou Ge * les matériaux desdites couches sont choisis parmi les suivants: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) Ge SiGe Si contraint SiGe * la couche d'arrêt est conservée dans la structure finale, * lors de la réalisation de la couche on constitue deux niveaux correspondant respectivement à: > Niveau 1: couche d'adaptation de paramètre de maille, > Niveau 2: couche active de la structure qui sera obtenue, * les matériaux desdites couches sont choisis parmi les suivants: Matériau niveau 1 Matériau niveau 2 Ge SiGe (50150) SiGe Si contraint D'autres aspects, buts et avantages de l'invention apparaîtront mieux à 10 la lecture de la description suivante de l'invention, faite en référence aux dessins annexés sur lesquels les figures la à le illustrent les principales étapes de mise en oeuvre d'une forme de réalisation de l'invention.  Preferred but nonlimiting aspcets of this process are as follows: a said layer production is made by epitaxy, said epitaxy is carried out with the following steps: stabilization in temperature of the support substrate at a first predetermined stabilized temperature, chemical vapor phase at said first predetermined temperature until a base layer is obtained on the support substrate of a predetermined thickness less than a desired final thickness for said layer comprising the superficial thin layer,> increase of the chemical vapor deposition temperature from the first predetermined temperature to a second predetermined temperature, and> continuing the chemical vapor deposition at said second predetermined temperature until the desired final thickness for the layer is obtained. the first predetermined temperature is of the order from 400 ° C to 500 ° C, and the second predetermined temperature is in the range of 7500C to 8500C, the first predetermined temperature is in the range of 430 ° C to 460 ° C, and the second predetermined temperature is 8000C to 8500C, * said layer embodiment is made by creating a stress and relaxation layer of this layer, * said fragilized zone creation is performed by implantation, * said implantation is performed between the embodiment step and that of bonding, the implantation is carried out so as to define the zone of weakness in the thickness of the support substrate, the implantation is carried out so as to define the zone of weakness in a region of the layer created corresponding to a mesh parameter adaptation layer 10, * the substrate of the multilayer structure is silicon, the support substrate is silicon, * the layer created is SiGe or Ge, * when realized When the layer is formed, a level corresponding to a stop layer for a chemical etching during the surface treatment step is produced. During the production of the layer, three levels are formed corresponding to:> Level 1: mesh parameter adaptation layer, 20> Level 2: stop layer> Level 3: active layer of the structure to be obtained, * the materials of said layers are selected from the following: Material level 1 Material level 2 Material level 3 Ge SiGe (50/50) SiGe or Ge SiGe If SiGe or Ge * are constrained, the materials of these layers are chosen from the following: Material Level 1 Material Level 2 Material Level 3 Ge SiGe (50/50) Ge SiGe If forced SiGe * the stop layer is preserved in the final structure, * when the layer is made, two levels corresponding respectively to:> Level 1: mesh parameter adaptation layer,> Level 2: active layer of the structure e which will be obtained, the materials of said layers are selected from the following: Material Level 1 Material Level 2 Ge SiGe (50150) SiGe Si Constrained Other aspects, objects and advantages of the invention will become more apparent upon reading the present invention. following description of the invention, with reference to the accompanying drawings in which Figures la to illustrate the main steps of implementation of an embodiment of the invention.

En référence tout d'abord à la figure la, on a représenté un substrat support 100, sur lequel on a déposé une couche 105 (représentée en traits 15 hachurés).  Referring firstly to Figure la, there is shown a support substrate 100, on which a layer 105 (shown in hatched lines) has been deposited.

Le substrat support 100 est en un matériau semiconducteur présentant une premier paramètre de maille. Il peut par exemple être en silicium.  The support substrate 100 is made of a semiconductor material having a first mesh parameter. It may for example be silicon.

La couche 105 est une couche d'un matériau présentant un deuxième paramètre de maille différente du premier paramètre de maille mentionné ci20 dessus.  Layer 105 is a layer of a material having a second mesh parameter different from the first mesh parameter mentioned above.

La couche 105 peut ainsi être réalisée en SiGe, ou même en Ge.  The layer 105 can thus be made of SiGe, or even Ge.

On précise que la couche 105 est déposée par une technique permettant de: * déposer une épaisseur désirée d'un matériau dont le paramètre de maille est sensiblement différent du paramètre de maille du substrat support sur lequel on effectue le dépôt, * tout en constituant une couche superficielle d'un tel dépôt qui est pratiquement exempte de défauts du type dislocations.  It is specified that the layer 105 is deposited by a technique making it possible to: deposit a desired thickness of a material whose mesh parameter is substantially different from the mesh parameter of the support substrate on which the deposit is made, while constituting a superficial layer of such a deposit which is substantially free from defects of the dislocation type.

Le document WO 00/15885 enseigne par exemple un procédé permettant de réaliser de la sorte un dépôt de SiGe ou de Ge sur du silicium.  WO 00/15885 teaches for example a method for producing in this way a deposit of SiGe or Ge on silicon.

Un tel procédé de dépôt peut ainsi être par exemple réalisé selon un premier mode dans lequel on effectue un dépôt de Ge monocristallin sur un 10 substrat support de silicium monocristallin, en mettant en oeuvre les étapes suivantes: * stabilisation en température du substrat de silicium monocristallin à une première température stabilisée prédéterminée de 400'C à 5000C, de préférence 4300C à 4600C, * dépôt chimique en phase vapeur (CVD) de Ge à ladite première température déterminée jusqu'à l'obtention d'une couche de base de Ge sur le substrat support d'une épaisseur prédéterminée inférieure à une épaisseur finale voulue, * accroissement de la température de dépôt chimique en phase vapeur du Ge 20 depuis la première température prédéterminée jusqu'à une seconde température prédéterminée allant de 750'C à 8500C, de préférence de 8000C à 8500C, et * poursuite du dépôt chimique en phase vapeur du Ge à ladite seconde température prédéterminée jusqu'à obtention de l'épaisseur finale voulue 25 pour la couche de Ge monocristallin.  Such a deposition method may thus be carried out, for example, according to a first mode in which a monocrystalline Ge deposition is carried out on a monocrystalline silicon support substrate, by implementing the following steps: * stabilization in temperature of the monocrystalline silicon substrate at a first predetermined stabilized temperature of 400 ° C to 5000 ° C, preferably 4300 ° C to 46 ° C, * Ge chemical vapor deposition (CVD) of Ge at said first determined temperature until a basecoat of Ge is obtained at the carrier substrate of a predetermined thickness smaller than a desired final thickness, * increasing the chemical vapor deposition temperature of Ge 20 from the first predetermined temperature to a second predetermined temperature ranging from 750 ° C to 8500 ° C, preferably 8000C to 8500C, and * further chemical vapor deposition of Ge at said second temperature p redetermined until the desired final thickness for the monocrystalline Ge layer is obtained.

Un tel procédé de dépôt peut également être effectué selon des variantes par exemple celles divulguées par le document WO 00/15885.  Such a deposition process may also be performed according to variants, for example those disclosed by WO 00/15885.

D'autres méthodes d'obtention d'une couche mince de SiGe relaxé ou de Ge relaxé, directement sur un substrat support pouvant être en silicium, sont envisageables. On pourra par exemple également se référer à la publication " Strain 5 relaxation of pseudomorphic Si1-xGex/Si(100) heterostructures after hydrogen or helium ion implantation for virtual substrate fabrication ", B. Hollânder et ai, Nuclear Instrument and Metods in Physics Research B175-177 (2001) 357-367.  Other methods for obtaining a thin layer of relaxed SiGe or of relaxed Ge, directly on a support substrate that may be made of silicon, are conceivable. For example, reference can also be made to the publication "Strain 5 relaxation of pseudomorphic Si1-xGex / Si (100) heterostructures after hydrogen or helium ion implantation for virtual substrate manufacture", B. Hollander et al., Nuclear Instrument and Metods in Physics Research B175-177 (2001) 357-367.

Dans un tel procédé, la couche 110 est réalisée par création d'une couche contrainte, et relaxation de cette couche.  In such a method, the layer 110 is made by creating a stress layer, and relaxation of this layer.

Dans tous les cas, on a réalisé sur le substrat support 100 une couche qui comprend la couche mince superficielle de la structure de la structure que l'on veut fabriquer.  In all cases, a layer has been made on the support substrate 100 which comprises the superficial thin layer of the structure of the structure that it is desired to manufacture.

On a de la sorte constitué une plaquette intermédiaire 10, comprenant sur le substrat support 100 une couche 110 de SiGe (avec tout rapport Si/Ge 15 désiré) ou de Ge.  In this way, an intermediate wafer 10 is formed comprising on the support substrate 100 a SiGe layer 110 (with any desired Si / Ge ratio) or Ge.

Une interface 105 est ainsi définie entre la couche 110 et le support 100. On précise qu'en mettant en oeuvre ce type de procédé de dépôt, on a confiné les défauts du type dislocation dans la région de la couche 110 qui est 20 adjacente à l'interface 105.  An interface 105 is thus defined between the layer 110 and the support 100. It is specified that by implementing this type of deposition process, the dislocation-type defects have been confined in the region of the layer 110 which is adjacent to the interface 105.

Par " confinement ", on signifie que la grande majorité des défauts du type dislocation se trouvent dans ladite région. Le reste de la couche 110 n'est pas absolument exempt de défauts, mais leur concentration est compatible avec les applications microélectroniques.  By "confinement" is meant that the vast majority of dislocation type defects are in said region. The remainder of layer 110 is not absolutely free of defects, but their concentration is compatible with microelectronic applications.

Ainsi, cette région de la couche 110 dans laquelle les défauts du type dislocation sont confinés constitue une couche d'adaptation de paramètre de maille, entre le substrat support 100 en silicium et la région superficielle de la couche 110, qui constitue en elle-même une couche de la plaquette 10 qui est en Ge ou en SiGe relaxé.  Thus, this region of the layer 110 in which the dislocation-type defects are confined constitutes a mesh parameter adaptation layer, between the silicon support substrate 100 and the surface region of the layer 110, which constitutes in itself a layer of the wafer 10 which is Ge or SiGe relaxed.

Et cette couche de Ge ou de SiGe relaxé a une épaisseur désirée suite au dépôt effectué au début du procédé. Cette épaisseur désirée peut en particulier être de l'ordre de 0.5 à 1 micron.  And this layer of Ge or SiGe relaxed has a desired thickness following the deposit made at the beginning of the process. This desired thickness may in particular be of the order of 0.5 to 1 micron.

En référence maintenant à la figure 1lb, on constitue dans l'épaisseur de la plaquette 10 une zone de fragilisation 120.  Referring now to FIG. 11b, a weakening zone 120 is formed in the thickness of the wafer 10.

Cette zone de fragilisation peut en particulier être réalisée par implantation (par exemple d'ions H+) au travers de la couche 110.  This zone of weakness can in particular be achieved by implantation (for example of H + ions) through the layer 110.

Dans ce cas, les paramètres de l'implantation peuvent être définir pour que la zone de fragilisation soit située dans le substrat support 100, comme 10 représenté sur la figure 1lb.  In this case, the implantation parameters can be defined so that the weakening zone is located in the support substrate 100, as shown in FIG. 11b.

Il est également possible de définir ces paramètres pour que la zone de fragilisation soit située dans la couche 110 elle-même (de préférence dans la région de cette couche qui est adjacente à l'interface 105).  It is also possible to define these parameters so that the weakening zone is located in the layer 110 itself (preferably in the region of this layer which is adjacent to the interface 105).

On précise que la zone de fragilisation peut également avoir été réalisée 15 par création d'une région poreuse dans le substrat support 100, avant d'effectuer le dépôt de la couche 110.  It is pointed out that the zone of weakness may also have been achieved by creating a porous region in the support substrate 100 before depositing the layer 110.

On procède ensuite au retournement de la plaquette comprenant sa zone de fragilisation, et on colle cette plaquette avec un substrat cible 20.  The wafer comprising its embrittlement zone is then turned over and this wafer is glued with a target substrate 20.

Le substrat cible 20 peut être en silicium.  The target substrate 20 may be silicon.

La face de la plaquette 10 qui est collée sur le substrat cible est celle qui correspond à la surface " relaxée " de la couche 110.  The face of the wafer 10 which is bonded to the target substrate is that which corresponds to the "relaxed" surface of the layer 110.

Pour effectuer ce collage, on a nettoyé les surface devant être mises en contact et on a éventuellement inséré entre ces surfaces une couche d'adhésion. On peut aussi avoir inséré entre la plaquette et le substrat cible une couche d'isolant électrique, par exemple un oxyde.  To effect this bonding, the surfaces to be contacted have been cleaned and an adhesion layer has optionally been inserted between these surfaces. It may also be inserted between the wafer and the target substrate a layer of electrical insulation, for example an oxide.

Un tel oxyde peut provenir de l'oxydation de la surface du substrat cible 20. Il peut également provenir de l'oxydation de la surface de la couche 30 i1 0, si celle-ci est en SiGe.  Such an oxide may result from the oxidation of the surface of the target substrate 20. It may also result from the oxidation of the surface of the layer 10, if it is made of SiGe.

Si la couche 110 est en Ge, il est également possible de lui associer avant collage une couche d'oxyde, par dépôt d'oxyde.  If the layer 110 is Ge, it is also possible to associate before bonding an oxide layer, by oxide deposition.

La plaquette et/ou le substrat cible peuvent ainsi être associés à une couche isolante, avant le collage.  The wafer and / or the target substrate can thus be associated with an insulating layer before bonding.

Après ce collage, il est possible de procéder à des traitements thermiques classiques de consolidation d'interface de collage.  After this bonding, it is possible to carry out conventional heat treatments for bonding interface consolidation.

On procède ensuite à un détachement au niveau de l'interface de fragilisation, par un apport d'énergie thermique et/ou mécanique.  It is then proceeded to a detachment at the embrittlement interface, by a supply of thermal energy and / or mechanical.

Il en résulte une structure 30 comprenant comme illustré sur la figure 10 Id: * le substrat cible 20, * la couche 110, * éventuellement un résidu du substrat support 100.  This results in a structure 30 comprising, as illustrated in FIG. 10 Id: the target substrate 20, the layer 110, optionally a residue of the support substrate 100.

Dans cette structure, la couche 110 comprend elle-même: * une couche d'adaptation de paramètre de maille (partie de la couche 110 qui est adjacente au résidu du substrat support 100), et * une couche relaxée d'épaisseur désirée.  In this structure, the layer 110 itself comprises: a mesh parameter adaptation layer (part of the layer 110 which is adjacent to the residue of the support substrate 100), and a relaxed layer of desired thickness.

Dans le cas o la zone de fragilisation a été constituée par implantation dans l'épaisseur de la couche 110, la structure 30 obtenue ne comprend pas de 20 résidu du substrat support, et une partie de la couche d'adaptation de paramètre de maille a été séparée de cette structure 30 lors du détachement.  In the case where the zone of weakness has been formed by implantation in the thickness of the layer 110, the resulting structure 30 does not comprise a residue of the support substrate, and a part of the parameter adaptation layer of the separated from this structure 30 during the detachment.

Dans ce cas, on traite ensuite la surface de la structure obtenue (figure 1 e) pour améliorer l'état de surface de la couche 110.  In this case, the surface of the resulting structure is then treated (FIG. 1 e) to improve the surface state of the layer 110.

Ce traitement de surface peut comprendre un polissage, et d'autres 25 traitements.  This surface treatment may include polishing, and other treatments.

Dans le cas maintenant o la zone de fragilisation a été constituée dans l'épaisseur du substrat support 100 (par implantation ou par création a priori d'une région poreuse), on procède à une attaque sélective du résidu de ce substrat support.  In the case now that the weakening zone has been formed in the thickness of the support substrate 100 (by implantation or by a priori creation of a porous region), the residue of this support substrate is selectively etched.

Cette attaque sélective peut être une gravure chimique sélective, qui n'attaque que le matériau du substrat support.  This selective attack may be a selective chemical etching, which only attacks the substrate substrate material.

Une telle gravure peut être réalisée par voie humide (choix d'une solution de gravure adaptée), ou par voie sèche (gravure par plasma d'énergie choisie, ou pulvérisation).  Such etching can be carried out wet (choice of a suitable etching solution), or by dry method (selected energy plasma etching, or sputtering).

Une telle gravure peut être précédée d'un polissage.  Such an etching may be preceded by polishing.

A l'issue de cette attaque sélective, on traite la surface libre de la couche 110 pour supprimer la couche d'adaptation de paramètre de maille, qui correspond comme on l'a dit à la partie de cette couche 110 dans laquelle sont 10 confinés le défauts du type dislocation.  At the end of this selective attack, the free surface of the layer 110 is treated to suppress the mesh parameter adaptation layer, which corresponds, as said, to the part of this layer 110 in which are confined the defects of the dislocation type.

On a décrit ci-dessus deux variantes principales de mise en oeuvre de l'invention (création d'une zone de fragilisation dans le substrat support, et dans la couche 110 respectivement).  Two main variants of implementation of the invention have been described above (creation of an embrittlement zone in the support substrate, and in the layer 110 respectively).

Dans ces deux cas, la couche active de la structure finale correspond à 15 la partie relaxée de la couche 110.  In both cases, the active layer of the final structure corresponds to the relaxed portion of the layer 110.

Selon une troisième variante principale, la couche 110 est en réalité constituée de différents niveaux (ou strates), et on a constitué cette couche 110 de la manière suivante: * dépôt d'un premier niveau, par exemple par une technique telle que celle 20 divulguée par le document WO 00/15885 ou encore par la référence B. Hollânder et aI mentionnée plus haut, ou de manière générale par tout autre technique connue de réalisation d'une couche mince relaxée, * dépôt d'un deuxième niveau, constituant une couche d'arrêt pour une attaque chimique, * dépôt d'un troisième niveau correspondant à une couche relaxée qui constituera la couche active de la structure finale. Ce dépôt est effectué avec une épaisseur désirée pour la couche active.  According to a third main variant, the layer 110 is actually made up of different levels (or strata), and this layer 110 is constituted as follows: * deposition of a first level, for example by a technique such as that 20 disclosed by WO 00/15885 or by reference B. Hollander and aI mentioned above, or generally by any other known technique for producing a relaxed thin layer, * deposition of a second level, constituting a stop layer for a chemical attack, * deposition of a third level corresponding to a relaxed layer which will constitute the active layer of the final structure. This deposit is made with a desired thickness for the active layer.

Le premier niveau correspond à la couche d'adaptation de paramètre de maille. Il peut être en SiGe, voire en Ge. il  The first level corresponds to the mesh parameter adaptation layer. It can be in SiGe, even in Ge. he

Le deuxième niveau doit à la fois: * présenter une bonne sélectivité par rapport au troisième niveau, vis-à-vis d'une attaque chimique (à cet égard, des matériaux différents doivent être employés pour les niveaux 2 et 3), et * ne pas induire de différence trop importante en termes de paramètre de maille avec les deux niveaux qui l'entourent (à cet égard, les matériaux des niveaux 1, 2 et 3 ne doivent pas être trop différents).  The second level must both: * have good selectivity from the third level, with respect to a chemical attack (in this respect, different materials must be used for levels 2 and 3), and * do not induce too much difference in terms of mesh parameter with the two levels surrounding it (in this respect, the materials of levels 1, 2 and 3 must not be too different).

On pourra par exemple réaliser les combinaisons suivantes: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) SiGe ou Ge SiGe Si contraint SiGe ou Ge On précise qu'il est préférable que les couche de niveau 1 et 3 soient 15 réalisées dans des matériaux de même nature, pour que la couche de niveau 2, intercalée entre ces deux couches, reçoive des contraintes homogène sur ses deux faces.  For example, the following combinations can be made: Material level 1 Material level 2 Material level 3 Ge SiGe (50/50) SiGe or Ge SiGe If constrained SiGe or Ge It is specified that it is preferable that layers of level 1 and 3 are Made in materials of the same nature, so that the level layer 2, interposed between these two layers, receives homogeneous stresses on both sides.

Dans ce cas, on utilisera de préférence les matériaux suivants: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) Ge SiGe Si contraint SiGe Dans cette troisième variante, on procède aux mêmes étapes de création de zone de fragilisation, de collage et de détachement de la structure 30. La zone de fragilisation peut ainsi ici encore être située dans la couche 110. Dans ce cas, elle se trouve de préférence dans l'épaisseur du premier niveau (dans lequel elle a alors été réalisée par implantation).  In this case, the following materials will preferably be used: Material level 1 Material level 2 Material level 3 Ge SiGe (50/50) Ge SiGe If constrained SiGe In this third variant, the same steps of creation of embrittlement zone are carried out, The embrittlement zone can thus again be located in the layer 110. In this case, it is preferably in the thickness of the first level (in which it was then made by implantation).

Pour obtenir la structure finale, on procède à deux attaques sélectives: e une première attaque sélective pour éliminer le résidu du premier niveau.  To obtain the final structure, two selective attacks are carried out: a first selective attack to eliminate the residue of the first level.

Cette attaque peut en particulier être une attaque chimique, ce qui justifie l'insertion d'un niveau correspondant à une couche d'arrêt, a une deuxième attaque sélective, pour éliminer la couche d'arrêt elle-même.  This attack can in particular be a chemical attack, which justifies the insertion of a level corresponding to a stop layer, a second selective attack, to eliminate the stop layer itself.

On précise qu'il est également possible de ne constituer la couche 110 10 qu'avec deux niveaux, dont un premier niveau tel que décrit ci-dessus et un deuxième niveau " rassemblant " les niveaux 2 et 3 évoqués ci-dessus.  It is specified that it is also possible to form layer 110 only with two levels, including a first level as described above and a second level "gathering" levels 2 and 3 mentioned above.

Dans ce cas, le deuxième niveau peut être par exemple en silicium contraint, alors que le premier niveau est en SiGe ou en Ge.  In this case, the second level may for example be of constrained silicon, while the first level is SiGe or Ge.

Et le deuxième niveau constitue alors lui-même la couche active de la 15 structure finale, alors que le premier niveau constitue toujours une couche d'adaptation de paramètre de maille.  And the second level then itself constitutes the active layer of the final structure, while the first level still constitutes a mesh parameter adaptation layer.

Toujours dans ce cas, les matériaux suivants pourront être mis en oeuvre (ce tableau, comme les précédents, est donné à titre d'exemple non limitatif) Matériau niveau 1 Matériau niveau 2 Ge SiGe (50/50) SiGe Si contraint Dans tous les cas, on pourra procéder à des opérations classiques de traitement de surface après avoir obtenu la structure de la figure 1 e.  Still in this case, the following materials can be implemented (this table, like the previous ones, is given by way of non-limiting example) Material level 1 Material level 2 Ge SiGe (50/50) SiGe If forced In all In this case, it will be possible to carry out conventional surface treatment operations after having obtained the structure of FIG.

L'invention permet ainsi de constituer des structures multicouches 25 comprenant par exemple une couche de Ge ou de SiGe sur un substrat de silicium. On remarquera que les structures obtenues par l'invention sont exemptes de défauts du type dislocation, même dans une région enterrée.  The invention thus makes it possible to form multilayer structures 25 comprising, for example, a layer of Ge or SiGe on a silicon substrate. It will be noted that the structures obtained by the invention are free of defects of the dislocation type, even in a buried region.

Et les structures obtenues de la sorte peuvent ensuite être utilisées pour faire croître par épitaxie sur la couche de SiGe ou de Ge des couches supplémentaires, par exemple en silicium contraint.  And the structures obtained in this way can then be used to epitaxially grow on the SiGe or Ge layer additional layers, for example in constrained silicon.

Dans le cas o la couche de niveau 2 est en Si contraint, il peut être avantageux de ne réaliser qu'une seule attaque sélective afin de conserver une structure finale consistant en une bi-couche de silicium contraint SiGe sur un substrat de silicium.  In the case where the layer of level 2 is constrained Si, it may be advantageous to realize only one selective attack in order to maintain a final structure consisting of a SiGe constrained silicon bi-layer on a silicon substrate.

Dans ce cas, la structure finale conserve la couche d'arrêt.  In this case, the final structure retains the barrier layer.

Finalement, il est également possible de déposer une couche de silicium contraint sur la couche de niveau 3 avant l'étape de collage de cette structure sur le substrat cible, afin de réaliser au final une structure comprenant une couche de silicium contraint sur un substrat de silicium.  Finally, it is also possible to deposit a layer of constrained silicon on the level 3 layer before the bonding step of this structure on the target substrate, in order to finally produce a structure comprising a layer of silicon constrained to a substrate of silicon.

Claims (24)

REVENDICATIONS 1. Procédé de fabrication d'une structure multicouche en matériaux semiconducteurs, ladite structure comportant un substrat (20) en un premier matériau semiconducteur et une couche mince superficielle en un deuxième matériau semiconducteur, les deux matériaux semiconducteurs présentant des paramètres de maille sensiblement différents, caractérisé 10 en ce que le procédé comprend les étapes suivantes: réalisation d'une couche (110) comprenant ladite couche mince superficielle sur un substrat support (100), * création d'une zone de fragilisation dans l'ensemble (10) formé par ledit substrat support et ladite couche déposée, 15. collage dudit ensemble avec un substrat cible (20), * détachement au niveau de cette zone de fragilisation, * traitement de surface de la structure ainsi obtenue.  A method of manufacturing a multilayer structure of semiconductor materials, said structure comprising a substrate (20) of a first semiconductor material and a surface thin layer of a second semiconductor material, the two semiconductor materials having substantially different mesh parameters, characterized in that the method comprises the steps of: providing a layer (110) comprising said surface thin layer on a support substrate (100), * creating an embrittlement zone in the assembly (10) formed by said support substrate and said deposited layer, 15. bonding said assembly with a target substrate (20), * detachment at this weakening zone, * surface treatment of the structure thus obtained. 2. Procédé selon la revendication précédente, caractérisé en ce que ladite 20 réalisation de couche est faite par épitaxie.  2. Method according to the preceding claim, characterized in that said layer making is made by epitaxy. 3. Procédé selon la revendication précédente, caractérisé en ce que ladite épitaxie est réalisée avec les étapes suivantes: * stabilisation en température du substrat support à une première 25 température stabilisée prédéterminée, dépôt chimique en phase vapeur à ladite première température déterminée jusqu'à l'obtention d'une couche de base sur le substrat support d'une épaisseur prédéterminée inférieure à une épaisseur finale voulue pour ladite couche (110) comprenant la couche mince superficielle, * accroissement de la température de dépôt chimique en phase vapeur depuis la première température prédéterminée jusqu'à une seconde température prédéterminée, et * poursuite du dépôt chimique en phase vapeur à ladite seconde température prédéterminée jusqu'à obtention de l'épaisseur finale voulue pour la couche.  3. Method according to the preceding claim, characterized in that said epitaxy is carried out with the following steps: stabilization in temperature of the support substrate at a first predetermined stabilized temperature, chemical vapor deposition at said first predetermined temperature obtaining a base layer on the support substrate of a predetermined thickness smaller than a desired final thickness for said layer (110) comprising the superficial thin layer, increasing the chemical vapor deposition temperature from the first temperature predetermined to a second predetermined temperature, and * continuing the chemical vapor deposition at said second predetermined temperature until the desired final thickness for the layer is obtained. 4. Procédé selon la revendication précédente, caractérisé en ce que la première température prédéterminée est de l'ordre de 4000C à 5000C, et la deuxième température prédéterminée est de l'ordre de 7500C à 8500C.  4. Method according to the preceding claim, characterized in that the first predetermined temperature is of the order of 4000C to 5000C, and the second predetermined temperature is of the order of 7500C to 8500C. 5. Procédé selon la revendication précédente, caractérisé en ce que la 15 première température prédéterminée est de l'ordre de 430'C à 4600C, et la deuxième température prédéterminée est de l'ordre de 8000C à 8500C.  5. Method according to the preceding claim, characterized in that the first predetermined temperature is of the order of 430'C to 4600C, and the second predetermined temperature is of the order of 8000C to 8500C. 6. Procédé selon la revendication 1, caractérisé en ce que ladite réalisation de couche est faite par création d'une couche contrainte et relaxation de 20 cette couche.  6. Method according to claim 1, characterized in that said layer realization is made by creating a stress and relaxation layer of this layer. 7. Procédé selon l'une des revendications précédentes, caractérisé en ce que ladite création de zone fragilisée est réalisée par implantation.  7. Method according to one of the preceding claims, characterized in that said weakened zone creation is performed by implantation. 8. Procédé selon la revendication précédente, caractérisé en ce que ladite implantation est effectuée entre l'étape de réalisation et celle de collage.  8. Method according to the preceding claim, characterized in that said implantation is performed between the step of producing and that of bonding. 9. Procédé selon la revendication précédente, caractérisé en ce que l'implantation est réalisée de manière à définir la zone de fragilisation dans l'épaisseur du substrat support.  9. Method according to the preceding claim, characterized in that the implantation is performed so as to define the weakening zone in the thickness of the support substrate. 10. Procédé selon la revendication 8, caractérisé en ce que l'implantation est réalisée de manière à définir la zone de fragilisation dans une région de la couche (110) créée correspondant à une couche d'adaptation de paramètre de maille.  10. The method of claim 8, characterized in that the implantation is performed so as to define the weakening zone in a region of the layer (110) created corresponding to a mesh parameter adaptation layer. 11. Procédé selon l'une des revendications précédentes, caractérisé en ce que préalablement au collage on a inséré entre ledit ensemble (10) formé par le substrat support et la couche déposée, et le substrat cible (20), une couche d'isolant électrique.  11. Method according to one of the preceding claims, characterized in that prior to bonding is inserted between said assembly (10) formed by the support substrate and the deposited layer, and the target substrate (20), a layer of insulation electric. 12. Procédé selon la revendication précédente, caractérisé en ce que préalablement au collage on a constitué à la surface dudit ensemble (10) formé par le substrat support et la couche déposée une couche électriquement isolante.  12. Method according to the preceding claim, characterized in that prior to bonding has formed on the surface of said assembly (10) formed by the support substrate and the deposited layer an electrically insulating layer. 13. Procédé selon l'une des deux revendications précédentes, caractérisé en ce que préalablement au collage on a constitué sur le substrat cible une couche électriquement isolante.  13. Method according to one of the two preceding claims, characterized in that prior to bonding was formed on the target substrate an electrically insulating layer. 14. Procédé selon l'une des trois revendications précédentes, caractérisé en 25 ce que ladite couche électriquement isolante est une couche d'oxyde.  14. Method according to one of the three preceding claims, characterized in that said electrically insulating layer is an oxide layer. 15. Procédé selon l'une des revendications précédentes, caractérisé en ce que le substrat (20) de la structure multicouche est en silicium.  15. Method according to one of the preceding claims, characterized in that the substrate (20) of the multilayer structure is silicon. 16. Procédé selon l'une des revendications précédentes, caractérisé en ce que le substrat support (100) est en silicium.  16. Method according to one of the preceding claims, characterized in that the support substrate (100) is silicon. 17. Procédé selon l'une des revendications précédentes, caractérisé en ce que la couche (110) créée est en SiGe ou en Ge.  17. Method according to one of the preceding claims, characterized in that the layer (110) created is SiGe or Ge. 18. Procédé selon l'une des revendications précédentes, caractérisé en ce que lors de la réalisation de la couche on constitue un niveau correspondant à une couche d'arrêt pour une attaque chimique lors de l'étape de traitement 10 de surface.  18. Method according to one of the preceding claims, characterized in that during the production of the layer constitutes a level corresponding to a stop layer for etching during the surface treatment step. 19. Procédé selon la revendication précédente, caractérisé en ce que lors du de la réalisation de la couche on constitue trois niveaux correspondant respectivement à: 15. Niveau 1: couche d'adaptation de paramètre de maille, * Niveau 2: couche d'arrêt, ò Niveau 3: couche active de la structure qui sera obtenue.  19. Method according to the preceding claim, characterized in that during the production of the layer there are three levels corresponding respectively to: 15. Level 1: mesh parameter adaptation layer, * Level 2: stop layer , ò Level 3: active layer of the structure that will be obtained. 20. Procédé selon la revendication précédente, caractérisé en ce que les 20 matériaux des couches correspondant auxdits trois niveaux constituent une des combinaisons suivantes: Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) SiGe ou Ge SiGe Si contraint SiGe ou Ge  20. Process according to the preceding claim, characterized in that the materials of the layers corresponding to said three levels constitute one of the following combinations: Material level 1 Material level 2 Material level 3 Ge SiGe (50/50) SiGe or Ge SiGe Si constrained SiGe or Ge 21. Procédé selon la revendication précédente, caractérisé en ce que les matériaux des couches correspondant auxdits trois niveaux constituent une 25 des combinaisons suivantes: ls Matériau niveau 1 Matériau niveau 2 Matériau niveau 3 Ge SiGe (50/50) Ge SiGe Si contraint SiGe21. Method according to the preceding claim, characterized in that the materials of the layers corresponding to said three levels constitute one of the following combinations: ls Material level 1 Material level 2 Material level 3 Ge SiGe (50/50) Ge SiGe If constrained SiGe 22. Procédé selon l'une des quatre revendications précédentes, caractérisée en ce que la couche d'arrêt est conservée dans la structure finale.22. Method according to one of the four preceding claims, characterized in that the barrier layer is retained in the final structure. 23. Procédé selon la revendication 18, caractérisé en ce que lors de la réalisation de la couche on constitue deux niveaux correspondant respectivement à: a Niveau 1: couche d'adaptation de paramètre de maille, 10 * Niveau 2 couche active de la structure qui sera obtenue.  23. A method according to claim 18, characterized in that during the production of the layer there are two levels respectively corresponding to: a Level 1: mesh parameter adaptation layer, 10 * Level 2 active layer of the structure which will be obtained. 24. Procédé selon la revendication précédente, caractérisé en ce que les matériaux des couches correspondant auxdits trois niveaux constituent une des combinaisons suivantes: Matériau niveau 1 Matériau niveau 2 Ge SiGe (50/50) SiGe Si contraint  24. Method according to the preceding claim, characterized in that the materials of the layers corresponding to said three levels constitute one of the following combinations: Material level 1 Material level 2 Ge SiGe (50/50) SiGe If forced
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CNA2003801052499A CN1720605A (en) 2002-12-06 2003-12-05 Manufacturing process for a multilayer structure
AU2003294170A AU2003294170A1 (en) 2002-12-06 2003-12-05 Manufacturing process for a multilayer structure
KR1020057010109A KR100797210B1 (en) 2002-12-06 2003-12-05 Manufacturing process for a multilayer structure
TW092134368A TWI289880B (en) 2002-12-06 2003-12-05 Manufacturing process for a multilayer structure
US11/106,135 US7510949B2 (en) 2002-07-09 2005-04-13 Methods for producing a multilayer semiconductor structure

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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7110081B2 (en) 2002-11-12 2006-09-19 Asml Netherlands B.V. Lithographic apparatus and device manufacturing method
US7247545B2 (en) * 2004-11-10 2007-07-24 Sharp Laboratories Of America, Inc. Fabrication of a low defect germanium film by direct wafer bonding
CN101960604B (en) * 2008-03-13 2013-07-10 S.O.I.Tec绝缘体上硅技术公司 Substrate having a charged zone in an insulating buried layer
CN105023991B (en) * 2014-04-30 2018-02-23 环视先进数字显示无锡有限公司 A kind of manufacture method of the LED laminated circuit boards based on inorganic matter
CN108231695A (en) * 2016-12-15 2018-06-29 上海新微技术研发中心有限公司 Composite substrate and method for manufacturing the same
CN107195534B (en) * 2017-05-24 2021-04-13 中国科学院上海微系统与信息技术研究所 Ge composite substrate, substrate epitaxial structure and preparation method thereof

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
WO2000015885A1 (en) * 1998-09-10 2000-03-23 France Telecom Method for obtaining a monocrystalline germanium layer on a monocrystalline silicon substrate, and resulting products
EP1050901A2 (en) * 1999-04-30 2000-11-08 Canon Kabushiki Kaisha Method of separating composite member and process for producing thin film
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
WO2002071491A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US20020168864A1 (en) * 2001-04-04 2002-11-14 Zhiyuan Cheng Method for semiconductor device fabrication

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3607194B2 (en) * 1999-11-26 2005-01-05 株式会社東芝 Semiconductor device, semiconductor device manufacturing method, and semiconductor substrate
FR2809867B1 (en) * 2000-05-30 2003-10-24 Commissariat Energie Atomique FRAGILE SUBSTRATE AND METHOD FOR MANUFACTURING SUCH SUBSTRATE
US6566158B2 (en) * 2001-08-17 2003-05-20 Rosemount Aerospace Inc. Method of preparing a semiconductor using ion implantation in a SiC layer
JP2003249641A (en) * 2002-02-22 2003-09-05 Sharp Corp Semiconductor substrate, manufacturing method therefor and semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5882987A (en) * 1997-08-26 1999-03-16 International Business Machines Corporation Smart-cut process for the production of thin semiconductor material films
WO2000015885A1 (en) * 1998-09-10 2000-03-23 France Telecom Method for obtaining a monocrystalline germanium layer on a monocrystalline silicon substrate, and resulting products
EP1050901A2 (en) * 1999-04-30 2000-11-08 Canon Kabushiki Kaisha Method of separating composite member and process for producing thin film
US6323108B1 (en) * 1999-07-27 2001-11-27 The United States Of America As Represented By The Secretary Of The Navy Fabrication ultra-thin bonded semiconductor layers
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
WO2002071491A1 (en) * 2001-03-02 2002-09-12 Amberwave Systems Corporation Relaxed silicon germanium platform for high speed cmos electronics and high speed analog circuits
US20020168864A1 (en) * 2001-04-04 2002-11-14 Zhiyuan Cheng Method for semiconductor device fabrication

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
TARASCHI GIANNI, LANGDO THOMAS A. ET AL.: "Relaxed SiGe-on-insulator fabricated via wafer bonding and etch back", JOURNAL OF VACUUM SCIENCE AND TECHNOLOGY - B, vol. 20, no. 2, March 2002 (2002-03-01), pages 725 - 727, XP002259419 *

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