DE4131065A1 - Verfahren zur herstellung von leiterplatten - Google Patents
Verfahren zur herstellung von leiterplattenInfo
- Publication number
- DE4131065A1 DE4131065A1 DE19914131065 DE4131065A DE4131065A1 DE 4131065 A1 DE4131065 A1 DE 4131065A1 DE 19914131065 DE19914131065 DE 19914131065 DE 4131065 A DE4131065 A DE 4131065A DE 4131065 A1 DE4131065 A1 DE 4131065A1
- Authority
- DE
- Germany
- Prior art keywords
- resist layer
- metal layer
- etching resist
- layer
- etching
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/03—Conductive materials
- H05K2201/0302—Properties and characteristics in general
- H05K2201/0305—Solder used for other purposes than connections between PCB or components, e.g. for filling vias or for programmable patterns
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09009—Substrate related
- H05K2201/09118—Moulded substrate
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
- H05K2201/09—Shape and layout
- H05K2201/09209—Shape and layout details of conductors
- H05K2201/0929—Conductive planes
- H05K2201/09363—Conductive planes wherein only contours around conductors are removed for insulation
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
- H05K2203/13—Moulding and encapsulation; Deposition techniques; Protective layers
- H05K2203/1333—Deposition techniques, e.g. coating
- H05K2203/135—Electrophoretic deposition of insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/0011—Working of insulating substrates or insulating layers
- H05K3/0017—Etching of the substrate by chemical or physical means
- H05K3/0026—Etching of the substrate by chemical or physical means by laser ablation
- H05K3/0032—Etching of the substrate by chemical or physical means by laser ablation of organic insulating material
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/027—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed by irradiation, e.g. by photons, alpha or beta particles
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/02—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
- H05K3/06—Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding the conductive material being removed chemically or electrolytically, e.g. by photo-etch process
- H05K3/061—Etching masks
- H05K3/062—Etching masks consisting of metals or alloys or metallic inorganic compounds
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing Of Printed Circuit Boards (AREA)
Description
Die Erfindung betrifft ein Verfahren zur Herstellung von
Leiterplatten, bei welchem eine ganzflächig auf eine Metall
schicht aufgebrachte Ätzresistschicht mittels elektromagne
tischer Strahlung selektiv wieder entfernt wird und das Lei
terbahnmuster durch Abätzen der derart freigelegten Metall
schicht strukturiert werden kann.
Ein derartiges Verfahren geht beispielsweise aus der
EP-A-00 62 300 oder der DE-A-37 32 249 hervor. Um bei diesem bekannten
Verfahren die Metallschicht zwischen den Leiterbahnen durch
Ätzen vollständig entfernen zu können, muß zuvor die darüber
liegende Ätzresistschicht ebenfalls vollständig entfernt
werden. Diese Entfernung der metallischen Ätzresistschicht, die
vorzugsweise in einem Scanverfahren mit dem Laser vorgenommen
werden soll, ist jedoch aufwendig und zeitraubend. Dies trifft
insbesondere dann zu, wenn die Leiterbahnen relativ weit aus
einander liegen und die Flächen der mit dem Laser abzutragenden
Ätzresistschicht somit relativ groß sind.
Der Erfindung liegt die Aufgabe zugrunde, das bekannte
Verfahren zur Herstellung von Leiterplatten so zu verbessern,
daß die selektive Entfernung der metallischen Ätzresistschicht
mittels elektromagnetischer Strahlung rasch und mit geringem
Aufwand vorgenommen werden kann.
Die Lösung dieser Aufgabe erfolgt durch folgende Verfahrens
schritte:
- a) auf ein elektrisch isolierendes Substrat werden nacheinander eine Metallschicht und eine Ätzresistschicht aufgebracht;
- b) die Ätzresistschicht wird in den unmittelbar an das spätere Leiterbahnmuster angrenzenden Bereichen mittels elektromag netischer Strahlung wieder entfernt;
- c) die im Schritt b) freigelegten Bereiche der Metallschicht werden bis zur Oberfläche des Substrats derart weggeätzt, daß das Leiterbahnmuster und durch Ätzgräben elektrisch davon isolierte Inselbereiche der Metallschicht auf dem Substrat verbleiben.
Bei dem erfindungsgemäßen Verfahren werden also im Unterschied
zu der bisherigen Vorgehensweise nur die unmittelbar an das
spätere Leiterbahnmuster angrenzenden Bereiche der Ätzresist
schicht mittels elektromagnetischer Strahlung entfernt. Die
Konturbeschreibung mittels der elektromagnetischen Strahlung
ist also als eine enge Umfahrung des Leiterbahnmusters an zu
sehen, die im Hinblick auf die geringe Flächenausdehnung der
abzutragenden Ätzresistschicht rasch vorgenommen werden kann.
Da die beim anschließenden Ätzen entstehenden Ätzgräben das
Leiterbahnmuster, d. h. die Leiterbahnen, die Durch
kontaktierungen und ggf. auch Anschlußflächen von den da
zwischenliegenden Inselbereichen mechanisch und elektrisch
trennen, können diese Inselbereiche stehen bleiben, ohne die
Funktion der Leiterplatte zu beeinträchtigen. Ggf. können die
Inselbereiche auch an Masse oder ein einheitliches Potential
gelegt werden und die Funktion von Abschirmungen übernehmen.
Gemäß einer bevorzugten Ausgestaltung des erfindungsgemäßen
Verfahrens ist vorgesehen, daß nach dem im Schritt c) vorge
nommenen Wegätzen die Ätzresistschicht vollständig entfernt
wird.
Gemäß einer weiteren bevorzugten Ausgestaltung des erfindungs
gemäßen Verfahrens ist vorgesehen, daß die Metallschicht durch
stromlose und galvanische Abscheidung von Kupfer auf das Sub
strat aufgebracht wird. Diese Vorgehensweise ist insbesondere
dann von Vorteil, wenn Leiterplatten mit Durchkontaktierungen
hergestellt werden sollen und durch die stromlose und galva
nische Abscheidung von Kupfer auch eine Metallisierung der
entsprechenden Durchkontaktierungslöcher erzielt wird.
Bei Verwendung von metallischen Ätzresistschichten führt deren
Strukturierung mittels elektromagnetischer Strahlung zu sehr
guten Ergebnissen.
Dabei hat es sich als besonders günstig erwiesen, wenn für
die Ätzresistschicht Zinn oder eine Zinn-Blei-Legierung ver
wendet wird. Derartige Ätzresistschichten lassen sich einer
seits beispielsweise mit einem Laser leicht strukturieren,
während sie andererseits beim Ätzen einen sicheren Schutz der
darunterliegenden Metallschicht gewährleisten.
Die metallische Ätzresistschicht wird vorzugsweise durch strom
lose Metallabscheidung aufgebracht, da dies auf besonders wirt
schaftliche Weise durchgeführt werden kann und dabei auch ein
sicherer Schutz der Metallschicht innerhalb der Durchkontaktie
rungen erzielt wird.
Für die Ätzresistschicht kann aber auch ein organisches Mate
rial verwendet werden. Das Aufbringen derartiger organischer
Ätzresistschichten kann dann auf besonders einfache Weise durch
Elektrotauchlackierung oder durch elektrostatische Beschichtung
vorgenommen werden.
Die elektromagnetische Strahlung wird vorzugsweise durch einen
Laser erzeugt, da Laserstrahlen für ein Abtragen bzw. Verdamp
fen der Ätzresistschicht in den erwünschten Bereichen besonders
geeignet sind. Die Bewegung des Laserstrahls relativ zum Sub
strat sollte dann vorzugsweise frei programmierbar sein, d. h.,
daß eine Konturbeschreibung des Leiterbahnmusters mit dem La
serstrahl rasch durchgeführt und insbesondere auch leicht
variiert werden kann.
Die im Schritt b) vorgenommene Entfernung der an das Leiter
bahnmuster angrenzenden Bereiche der Ätzresistschicht kann be
sonders rasch und einfach bereits durch eine ein- oder zwei
malige Umfahrung des späteren Leiterbahnmusters mit einem Laser
strahl bewirkt werden.
Im Hinblick auf eine weitere Steigerung der Wirtschaftlichkeit
des erfindungsgemäßen Verfahrens ist es auch besonders günstig,
wenn ein dreidimensionales, spritzgegossenes Substrat mit ein
gespritzten Durchkontaktierungslöchern verwendet wird. Derar
tige Substrate können dann durch Spritzgießen in großer Anzahl
wirtschaftlich gefertigt werden, während die dreidimensionale
Ausgestaltung der Substrate bzw. Leiterplatten bei einer
Strukturerzeugung mittels elektromagnetischer Strahlung kein
Problem darstellt.
Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dar
gestellt und wird im folgenden näher beschrieben.
Die Fig. 1 bis 7 zeigen in stark vereinfachter schematischer
Darstellung die verschiedenen Verfahrensstadien bei der Her
stellung von Leiterplatten nach der Erfindung.
Bei dem in Fig. 1 dargestellten Substrat 1 handelt es sich um
einen Ausschnitt eines Basismaterials mit eingespritzten Durch
kontaktierungslöchern 2. Als Materialien für die Substrate der
artiger Leiterplatten sind insbesondere hochtemperaturbestän
dige Thermoplaste geeignet, wobei im geschilderten Ausfüh
rungsbeispiel glasfaserverstärktes Polyetherimid verwendet
wurde.
Das in Fig. 1 dargestellte Substrat 1 wurde zunächst zur Er
höhung der Haftfestigkeit der später aufzubringenden Leiter
bahnen und Durchkontaktierungen gebeizt und anschließlich ge
reinigt. Dabei wurden sowohl für das Beizen als auch für die
Reinigung des Substrats 1 handelsübliche Bäder verwendet, wobei
das Beizbad speziell auf den Werkstoff Polyetherimid abgestimmt
war.
Nach dem Beizen und Reinigen des Substrats 1 erfolgte dessen
Bekeimung, die in Fig. 2 als dünne Schicht 3 aufgezeigt ist.
Es ist ersichtlich, daß die Bekeimung 3 auf die Oberfläche des
Substrats 1 und auf die Wandungen der Durchkontaktierungslöcher 2
aufgebracht wurde. Das Aufbringen der Bekeimung 3 erfolgte
durch Eintauchen des Substrates 1 in ein PdCl2-SnCl2-Bad. Für
das Aufbringen der Bekeimung 3 haben sich aber auch handels
übliche Bäder auf der Basis palladiumorganischer Verbindungen
als geeignet erwiesen.
Nach dem Aufbringen der Bekeimung 3 wird diese aktiviert, wobei
es sich hier um ein in der Additivtechnik übliches Reduzieren
bzw. Beschleunigen handelt. Anschließend wurde gemäß Fig. 3
durch außenstromlose chemische Metallabscheidung eine äußerst
dünne Schicht aufgebracht. Es ist ersichtlich, daß auch diese
in einem handelsüblichen stromlosen Kupferbad aufgebrachte
Grundschicht die Oberfläche des Substrats 1 und die Wandungen
der Durchkontaktierungslöcher 2 überzieht.
Anschließend wird vollflächig stromlos verkupfert und gal
vanisch mit Kupfer verstärkt wodurch insgesamt eine Metall
schicht 4 entsteht, die beispielsweise eine Stärke von 30
Mikrometern aufweist.
Gemäß Fig. 4 wird dann auf die Metallschicht 4 durch stromlose
Metallabscheidung eine Ätzresistschicht 5 aufgebracht, die im
beschriebenen Ausführungsbeispiel aus Zinn besteht.
Gemäß Fig. 5 wird die Ätzresistschicht 5 dann mit Hilfe eines
Nd-YAG-Lasers in einem Scanverfahren strukturiert, wobei die
Strahlung durch Pfeile S lediglich angedeutet ist. Es ist zu
erkennen, daß die Entfernung der Ätzresistschicht 5 auf die
ummittelbar an das spätere Leiterbahnmuster angrenzenden Be
reich 6 begrenzt ist. Im Falle einer einfachen Laserspur be
trägt die Breite b der Bereiche 6 beispielsweise 80 Mikrometer,
während bei einer doppelten Laserspur die Breite b beispiels
weise 140 Mikrometer betragen kann.
Nach der geschilderten selektiven Entfernung der Ätzresist
schicht 5 werden die hierbei freigelegten Bereiche der Metall
schicht 4 durch Ätzen entfernt, wobei hierfür in der Subtrakiv
technik übliche Ätzlösungen eingesetzt werden können. Aus Fig.
6 ist ersichtlich, daß bei diesem Ätzschritt Ätzgräben 7 ent
stehen, welche einerseits das Leiterbahnmuster aus der Metall
schicht 4 herausbilden und von dem stehenbleibenden Inselbe
reichen 8 der Metallschicht 4 elektrisch und mechanisch trennen.
Durch Unterätzungen von jeweils 35 Mikrometern ergibt sich bei
einer einfachen Laserspur eine Breite B der Ätzgräben 7 von
150 Mikrometern, während bei einer zweifachen Laserspur die
Breite B 210 Mikrometer beträgt.
Die Ätzresistschicht 5 kann auf der Leiterplatte verbleiben und
beispielsweise umgeschmolzen werden. Gemäß Fig. 7 kann die Ätz
resistschicht 5 aber auch durch Strippen entfernt werden. Nach
dem Aufbringen und Strukturieren eines Lötstoplacks können dann
die Durchkontaktierungslöcher 2 und deren Lötaugen verzinnt
werden.
Gemäß einer Variante des vorstehend beschriebenen Verfahrens
wird auf die Metallschicht 4 durch Elektrotauchlackierung
oder durch elektrostatische Beschichtung eine organische Ätz
resistschicht 5 aufgebracht. Im Falle des Aufbringens dieser
organischen Ätzresistschicht 5 durch Elektrotauchlackierung
kann beispielsweise eine von der Firma Shipley unter dem Han
delsnamen "Eagle TM" vertriebenes Resistmaterial verwendet
werden. Die Strukturierung dieser organischen Ätzresistschicht
erfolgt dann hier wieder mit einem Nd-YAG-Laser in einem
Scanverfahren, so wie es in Fig. 5 durch die Pfeile S ange
deutet ist. Die Entfernung der organischen Ätzresistschicht
5 gemäß Fig. 7 erfolgt mit diesem Resistmaterial zugeordneten
handelsüblichen Strippern.
Bei den nach dem erfindungsgemäßen Verfahren hergestellten Lei
terplatten handelt es sich um dreidimensionale Leiterplatten,
die beispielsweise die Form einer offenen Schachtel aufweisen
können. Die nach der Strukturierung des Leiterbahnmusters ver
bliebenen Inselbereiche 8 der Metallschicht 4 können dann als
sogenannte Potentialflächen an ein einheitliches Potential
gelegt werden.
Claims (12)
1. Verfahren zur Herstellung von Leiterplatten, mit folgenden
Verfahrensschritten:
- a) auf ein elektrisch isolierendes Substrat (1) werden nachein ander eine Metallschicht (4) und eine Ätzresistschicht (5) aufgebracht;
- b) die Ätzresistschicht (5) wird in den unmittelbar an das spätere Leiterbahnmuster angrenzenden Bereichen (6) mit tels elektromagnetischer Strahlung (S) wieder entfernt;
- c) die im Schritt b) freigelegten Bereiche der Metallschicht (4) werden bis zur Oberfläche des Substrats (1) derart weg geätzt, daß das Leiterbahnmuster und durch Ätzgräben (7) elektrisch davon isolierte Inselbereiche (8) der Metall schicht (4) auf dem Substrat (1) verbleiben.
2. Verfahren nach Anspruch 1,
dadurch gekennzeichnet,
daß nach dem im Schritt c) vorgenommenen Ätzen die Ätzresist
schicht (5) vollständig entfernt wird.
3. Verfahren nach Anspruch 1 oder 2,
dadurch gekennzeichnet,
daß die Metallschicht (4) durch stromlose und galvanische Ab
scheidung von Kupfer auf das Substrat (1) aufgebracht wird.
4. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß eine metallische Ätzresistschicht (5) verwendet wird.
5. Verfahren nach Anspruch 4,
dadurch gekennzeichnet,
daß für die Ätzresistschicht (5) Zinn oder eine Zinn-Blei-
Legierung verwendet wird.
6. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die Ätzresistschicht (5) durch stromlose Metallabscheidung
aufgebracht wird.
7. Verfahren nach einem der Ansprüche 1 bis 3,
dadurch gekennzeichnet,
daß für die Ätzresistschicht (5) ein organisches Material ver
wendet wird.
8. Verfahren nach Anspruch 7,
dadurch gekennzeichnet,
daß die Ätzresistschicht (5) durch Elektrotauchlackierung oder
durch elektrostatische Beschichtung aufgebracht wird.
9. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß die elektromagnetische Strahlung (S) durch einen Laser er
zeugt wird.
10. Verfahren nach Anspruch 9,
dadurch gekennzeichnet,
daß die Bewegung des Laserstrahls relativ zum Substrat (1) frei
programmierbar ist.
11. Verfahren nach Anspruch 9 oder 10,
dadurch gekennzeichnet,
daß die im Schritt b) vorgenommene Entfernung der an das
Leiterbahnmuster angrenzenden Bereiche (6) der Ätzresist
schicht (5) durch eine ein- oder zweimalige Umfahrung des
späteren Leiterbahnmusters mit einem Laserstrahl bewirkt wird.
12. Verfahren nach einem der vorhergehenden Ansprüche,
dadurch gekennzeichnet,
daß ein dreidimensionales, spritzgegossenes Substrat (1) mit
eingespritzten Durchkontaktierungslöchern (2) verwendet wird.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE19914131065 DE4131065A1 (de) | 1991-08-27 | 1991-09-18 | Verfahren zur herstellung von leiterplatten |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4128418 | 1991-08-27 | ||
DE19914131065 DE4131065A1 (de) | 1991-08-27 | 1991-09-18 | Verfahren zur herstellung von leiterplatten |
Publications (1)
Publication Number | Publication Date |
---|---|
DE4131065A1 true DE4131065A1 (de) | 1993-03-04 |
Family
ID=25906744
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19914131065 Ceased DE4131065A1 (de) | 1991-08-27 | 1991-09-18 | Verfahren zur herstellung von leiterplatten |
Country Status (1)
Country | Link |
---|---|
DE (1) | DE4131065A1 (de) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4429522A1 (de) * | 1993-08-26 | 1995-03-02 | Matsushita Electric Works Ltd | Verfahren zur Herstellung von Leiterplatten |
WO2000004750A1 (de) * | 1998-07-13 | 2000-01-27 | Siemens S.A. | Verfahren zur herstellung von leiterplatten mit groben leiterstrukturen und mindestens einem bereich mit feinen leiterstrukturen |
WO2001005200A2 (en) * | 1999-07-08 | 2001-01-18 | Isis Innovation Limited | Printed circuit fabrication |
DE19944908A1 (de) * | 1999-09-10 | 2001-04-12 | Atotech Deutschland Gmbh | Verfahren zum Bilden eines Leitermusters auf dielektrischen Substraten |
DE10105190A1 (de) * | 2001-02-06 | 2002-08-29 | Bosch Gmbh Robert | Verfahren zur Herstellung einer Feinstrukturierung eines Materials und Vorrichtung |
DE10127357C1 (de) * | 2001-06-06 | 2002-09-26 | Siemens Dematic Ag | Verfahren und Einrichtung zur Strukturierung von Leiterplatten |
DE10112023A1 (de) * | 2001-03-07 | 2002-10-02 | Atotech Deutschland Gmbh | Verfahren zum Bilden eines Metallmusters auf einen dielektrischen Substrat |
US6610960B2 (en) | 2001-05-23 | 2003-08-26 | Siemens Aktiengesellschaft | Method for drilling micro-holes with a laser beam |
US6696665B2 (en) | 1999-03-16 | 2004-02-24 | Siemens Aktiengesellschaft | Method for introducing plated-through holes into an electrically insulating base material having a metal layer on each side |
CN107846783A (zh) * | 2017-11-13 | 2018-03-27 | 上海安费诺永亿通讯电子有限公司 | 一种分布在绝缘体不同方位表面的金属线路制造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1076212B (de) * | 1956-11-09 | 1960-02-25 | Int Standard Electric Corp | Verfahren zur Herstellung von elektrisch leitenden Schaltverbindungen |
EP0062300A2 (de) * | 1981-04-06 | 1982-10-13 | FRITZ WITTIG Herstellung gedruckter Schaltungen | Verfahren und Herstellung von Leiterplatten |
DE3245272A1 (de) * | 1982-12-07 | 1984-06-07 | Ernst Roederstein Spezialfabrik für Kondensatoren GmbH, 8300 Landshut | Verfahren zur herstellung miniaturisierter dick- und duennschichtschaltungen |
DE3732249A1 (de) * | 1987-09-24 | 1989-04-13 | Siemens Ag | Verfahren zur herstellung von dreidimensionalen leiterplatten |
EP0361192A2 (de) * | 1988-09-29 | 1990-04-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von Leiterplatten |
-
1991
- 1991-09-18 DE DE19914131065 patent/DE4131065A1/de not_active Ceased
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE1076212B (de) * | 1956-11-09 | 1960-02-25 | Int Standard Electric Corp | Verfahren zur Herstellung von elektrisch leitenden Schaltverbindungen |
EP0062300A2 (de) * | 1981-04-06 | 1982-10-13 | FRITZ WITTIG Herstellung gedruckter Schaltungen | Verfahren und Herstellung von Leiterplatten |
DE3245272A1 (de) * | 1982-12-07 | 1984-06-07 | Ernst Roederstein Spezialfabrik für Kondensatoren GmbH, 8300 Landshut | Verfahren zur herstellung miniaturisierter dick- und duennschichtschaltungen |
DE3732249A1 (de) * | 1987-09-24 | 1989-04-13 | Siemens Ag | Verfahren zur herstellung von dreidimensionalen leiterplatten |
EP0361192A2 (de) * | 1988-09-29 | 1990-04-04 | Siemens Aktiengesellschaft | Verfahren zur Herstellung von Leiterplatten |
Cited By (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE4429522A1 (de) * | 1993-08-26 | 1995-03-02 | Matsushita Electric Works Ltd | Verfahren zur Herstellung von Leiterplatten |
US6627091B1 (en) | 1998-07-13 | 2003-09-30 | Siemens Aktiengesellschaft | Method for producing printed circuit boards with rough conducting structures and at least one area with fine conducting structures |
WO2000004750A1 (de) * | 1998-07-13 | 2000-01-27 | Siemens S.A. | Verfahren zur herstellung von leiterplatten mit groben leiterstrukturen und mindestens einem bereich mit feinen leiterstrukturen |
US6696665B2 (en) | 1999-03-16 | 2004-02-24 | Siemens Aktiengesellschaft | Method for introducing plated-through holes into an electrically insulating base material having a metal layer on each side |
WO2001005200A2 (en) * | 1999-07-08 | 2001-01-18 | Isis Innovation Limited | Printed circuit fabrication |
WO2001005200A3 (en) * | 1999-07-08 | 2001-07-12 | Isis Innovation | Printed circuit fabrication |
US6858352B1 (en) | 1999-07-08 | 2005-02-22 | Isis Innovation Limited | Printed circuit fabrication |
DE19944908A1 (de) * | 1999-09-10 | 2001-04-12 | Atotech Deutschland Gmbh | Verfahren zum Bilden eines Leitermusters auf dielektrischen Substraten |
US6806034B1 (en) | 1999-09-10 | 2004-10-19 | Atotech Deutschland Gmbh | Method of forming a conductive pattern on dielectric substrates |
DE10105190A1 (de) * | 2001-02-06 | 2002-08-29 | Bosch Gmbh Robert | Verfahren zur Herstellung einer Feinstrukturierung eines Materials und Vorrichtung |
US6593249B2 (en) | 2001-03-07 | 2003-07-15 | Atotech Deutschland Gmbh | Method for forming a metal pattern on a dielectric substrate |
DE10112023A1 (de) * | 2001-03-07 | 2002-10-02 | Atotech Deutschland Gmbh | Verfahren zum Bilden eines Metallmusters auf einen dielektrischen Substrat |
US6610960B2 (en) | 2001-05-23 | 2003-08-26 | Siemens Aktiengesellschaft | Method for drilling micro-holes with a laser beam |
US6783688B2 (en) | 2001-06-06 | 2004-08-31 | Siemens Aktiengesellschaft | Method and apparatus for structuring printed circuit boards |
DE10127357C1 (de) * | 2001-06-06 | 2002-09-26 | Siemens Dematic Ag | Verfahren und Einrichtung zur Strukturierung von Leiterplatten |
CN107846783A (zh) * | 2017-11-13 | 2018-03-27 | 上海安费诺永亿通讯电子有限公司 | 一种分布在绝缘体不同方位表面的金属线路制造方法 |
CN107846783B (zh) * | 2017-11-13 | 2020-05-12 | 上海安费诺永亿通讯电子有限公司 | 一种分布在绝缘体不同方位表面的金属线路制造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0361192B1 (de) | Verfahren zur Herstellung von Leiterplatten | |
EP0361193B1 (de) | Leiterplatte mit einem spritzgegossenen Substrat | |
EP0361195B1 (de) | Leiterplatte mit einem spritzgegossenen Substrat | |
DE19645854A1 (de) | Verfahren zur Herstellung von Leiterplatten | |
DE4447897B4 (de) | Verfahren zur Herstellung von Leiterplatten | |
EP0679052B1 (de) | Verfahren zur strukturierten Metallisierung der Oberfläche von Substraten | |
DE3538652C2 (de) | ||
DE3341431A1 (de) | Verfahren zum reinigen von loechern in gedruckten schaltungsplatten mit permanganathaltigen und basischen loesungen | |
DE3732249A1 (de) | Verfahren zur herstellung von dreidimensionalen leiterplatten | |
DE112012004940T5 (de) | Herstellung einer Leiterbahnstruktur und Substrat mit solcher Struktur | |
EP1169893B1 (de) | Verfahren zum einbringen von durchkontaktierungslöchern in ein beidseitig mit metallschichten versehenes, elektrisch isolierendes basismaterial | |
DE3502744C2 (de) | ||
DE4131065A1 (de) | Verfahren zur herstellung von leiterplatten | |
DE2147573C2 (de) | Verfahren zur Herstellung von mikroelektronischen Schaltungen | |
EP0185303B1 (de) | Elektrisch leitende Kupferschichten und Verfahren zur Herstellung derselben | |
WO1998041070A1 (de) | Verfahren zur bildung metallischer leitermuster auf elektrisch isolierenden unterlagen | |
EP0757885B1 (de) | Verfahren zur bildung metallischer leitermuster auf elektrisch isolierenden unterlagen | |
EP0692178B1 (de) | Strukturieren von leiterplatten | |
DE1665374B1 (de) | Basismaterial aus isolierstoff zum herstellen gedruckter leiterplatten | |
EP0543045B1 (de) | Verfahren zur Herstellung von Leiterplatten | |
EP0530564A1 (de) | Verfahren zur Herstellung von Leiterplatten | |
DE1665395B1 (de) | Verfahren zur herstellung gedruckter leiterplatten | |
DE1615853A1 (de) | Verfahren zum Herstellen von gedruckten Schaltungen | |
DE1937508A1 (de) | Verfahren zur Herstellung eines mit elektrischen Leitungsbahnen und/oder elektrischen Durchkontaktierungen versehenen Isolierstofftraegers | |
DE19540122C2 (de) | Verfahren zur stromlosen Metallisierung und seine Anwendung |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
8110 | Request for examination paragraph 44 | ||
8131 | Rejection |