DE4027050C2 - - Google Patents
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Description
Die Erfindung bezieht sich allgemein auf Halbleiterspeicherein
richtungen mit einer Fehlererfassung- und -korrekturfunktion (ECC)
nach dem Oberbegriff des Patentanspruchs 1.
Sie ist insbesondere auf einen elektrisch löschbaren programmierbaren
Nur-Lese-Speicher anwendbar.
Mittlerweile ist die Speicherkapazität von Halbleiterspeichern
aufgrund eines höheren Integrationsgrades erheblich angestiegen.
Mit der höheren Integration der Speicher sind auch Defekte in
Speicherzellen wahrscheinlicher geworden. Zwei Verfahren sind als
Maßnahme gegen die in den Speicherzellen auftretenden Defekte
bekannt: Das erste benutzt einen Redundanzschaltkreis und das
zweite einen Fehlererfassungs- und -korrekturschaltkreis (im
weiteren als "ECC" bezeichnet). Beim Verfahren mit Redundanz
schaltkreis werden in einem Halbleiterspeicher vorher Zeilen oder
Spalten von Ersatzspeicherzellen gebildet, um Zeilen oder Spalten
von Speicherzellen elektrisch zu ersetzen, in denen defekte
Speicherzellen existieren. Genauer gesagt werden die defekten
Zeilen oder Spalten von Speicherzellen durch die Ersatzzeilen
oder Ersatzspalten mit Speicherzellen ersetzt. Beim ECC-Schalt
kreisverfahren werden die Fehler, die in Daten auftreten, die aus
den Speicherzellen gelesen worden sind, erfaßt. Wenn Fehler
auftreten, werden diese automatisch korrigiert. Es erfolgt nun
eine kurze Beschreibung des ECC.
Der ECC ist geschaffen, um hohe Zuverlässigkeit bezüglich der
gespeicherten Daten in einem Halbleiterspeicher, wie z.B. einem
elektrisch löschbaren programmierbaren Nur-Lese-Speicher (im
weiteren als "EEPROM" bezeichnet) zu erreichen. Das EEPROM, auf das
der ECC angewandt wird, umfaßt eine Speicherzelle für den ECC sowie
eine Speicherzelle zum Datenspeichern. Ein Beispiel für den ECC
stellt die Einzelbit-Fehlerkorrektur (im weiteren als "SEC" bezeich
net) dar. Für den Fall, daß fehlerhafte Bits mit jeweils einem Bit
in den Datenbits und ECC-Bits existieren, die jeweils eine vorbe
stimmte Datenlänge aufweisen, ist der SEC-Schaltkreis geschaffen,
um die fehlerhaften Bits zu erfassen und zu korrigieren. Eine
Beschreibung des ECC-Schaltkreises findet sich z.B. in einer
Druckschrift von Harold L. Davis mit dem Titel "A 70ns Word-Wide 1-MBit ROM With
On-Chip Error-Correction Circuits" (IEEE Journal of Solid-State
Circuits, Vol. SC-20, Nr. 5, Oktober 1985, S. 958-963). Zusätzlich zu diesem
SEC sind auch ECC-Schaltkreise bekannt, die Daten mit 2 oder 3
fehlerhaften Bits erfassen und korrigieren können, um so Daten
signale mit höherer Sicherheit zu erhalten. Für den Fall der
Einzelbit-Fehlerkorrektur (SEC), bei der z.B. die Bitlänge eines
Datenwortes durch m und diejenige des ECC-Wortes durch k angegeben
wird, müssen m und k die folgende Ungleichung erfüllen.
2k - 1 m + k
Ein Vergleich der Datenbitlänge m mit der ECC-Bitlänge k als Ganz
zahlwerte ist auf der Basis der obigen Ungleichung in Tabelle 1
dargestellt.
Fig. 4A zeigt ein Schaltkreis-Blockdiagramm eines herkömmlichen
EEPROM. Eine Beschreibung des in Fig. 4A dargestellten EEPROM
findet sich z.B., in der DE 38 33 713 A1 sowie in der US 48 11 294. Ferner ist z.B. in der
US 48 05 151 ein detaillierterer Schaltkreis für die Speicherzelle
beschrieben. Bezüglich der Fig. 4A umfaßt dieses EEPROM ein
Speicherzellenfeld 1, das aus einem Speicherfeld 1a zum Speichern
von Daten und einem Speicherfeld 1b zum Speichern von ECC-Daten
besteht, einen Y-Gatterschaltkreis 6 zum Auswählen einer Bitleitung
BL, einen Leseverstärker 8 zum Verstärken von Datensignalen, die
in den Speicherfeldern 1a und 1b gespeichert sind, einen Erzeu
gungsschaltkreis 9 zum Erzeugen von ECC-Daten in Abhängigkeit von
Eingangsdaten, die über einen Ein/Ausgangspuffer 107 zugeführt
werden, und einen ECC-Schaltkreis 7 zum Prüfen und Korrigieren der
im Speicherfeld 1a gespeicherten Daten auf der Basis der im Spei
cherfeld 1b gespeicherten Daten. Der X-Dekoder 3 wählt eine Wort
leitung WL in Abhängigkeit von X-Adreßsignalen X0-Xn aus, die
über einen X-Adreßpuffer 2 angelegt werden. Ein Y-Dekoder 5
steuert den Y-Gatterschaltkreis 6 in Abhängigkeit von Y-Adreß
signalen Y0-Ym, die über einen Y-Adreßpuffer 4 angelegt werden.
Der Y-Gatterschaltkreis 6 wählt eine Bitleitung BL aus.
Ein Lese/Schreibsteuerschaltkreis 114, ein Löschungs/Program
mierungssteuerschaltkreis 115 und ein Lesesteuerschaltkreis 117
sind gebildet, um dieses EEPROM zu steuern. Diese Steuerschaltkreise
114, 115 und 117 steuern das Datenlesen/schreiben/ausgeben und
den Betrieb des EEPROM in Abhängigkeit von einem Chip-Auswahlsignal
, einem Ausgabeaktivierungssignal , einem Schreibaktivierungs
signal und ähnlichen Signalen, die extern an einen Steuersignal
puffer 113 angelegt werden.
Ein Spaltenverriegelungs/Hochspannungs-Umschalterschaltkreis 118
und ein Wortleitungs-Hochspannungs-Umschalterschaltkreis 119 sind
am Rande der Speicherfelder 1a und 1b gebildet. Der Spaltenverrie
gelungs/Hochspannungs-Umschalterschaltkreis 118 verriegelt die im
Speicherzellenfeld 1a zu speichernden Daten D0-D7 und die im
Speicherfeld 1b zu speichernden ECC-Daten P1-P4. Eine höhere
Spannung, die sich entsprechend den verriegelten Daten einstellt,
wird bei der Programmierungsoperation an eine Bitleitung und bei
der Löschoperation an eine Steuergateleitung angelegt. Der Wort
leitungs-Hochspannungs-Umschalterschaltkreis 119 legt sowohl im
Programmierungsbetrieb als auch im Löschungsbetrieb eine hohe
Spannung an die Wortleitung an.
Eine Speicherzelle 101 umfaßt einen Auswahltransistor 102 und einen
Speichertransistor 103. Der Transistor 103 umfaßt ein Floating-Gate
105 zum Speichern der Daten. Die Source des Transistors 102 ist mit
der Bitleitung BL und sein Gate mit der Wortleitung WL verbunden.
Der Transistor 103 besitzt ein Steuer-Gate, das mit der Steuergate
leitung CGL verbunden ist. Die Speicherfelder 1a und 1b werden
jeweils von einer großen Zahl von Speicherzellen 101 gebildet.
Beim Datenschreiben werden Eingangsdaten D0-D7 extern dem Ein/Aus
gangspuffer 107 zugeführt und über den Y-Gatterschaltkreis 6 an
den Spaltenverriegelungs/Hochspannungs-Umschalterschaltkreis 118
angelegt. Die im Spaltenverriegelungs/Hochspannungs-Umschalter
schaltkreis 118 verriegelten Daten werden als Daten D0-D7 im
Speicherfeld 1a gespeichert. In der Zwischenzeit erzeugt der später
unter Bezugnahme auf die Fig. 6 zu beschreibende ECC-Daten-Erzeu
gungsschaltkreis 9 die ECC-Daten P1-P4 in Abhängigkeit von den
Eingangsdaten D0-D7. Die Daten P1-P4 werden über den Y-Gatterschalt
kreis 6 dem Spaltenverriegelungs/Hochspannungs-Umschalterschalt
kreis 118 zugeführt und die verriegelten Daten als ECC-Daten P1-P4
im Speicherfeld 1b gespeichert.
Beim Datenlesen werden die in den jeweiligen Speicherfeldern 1a
und 1b gespeicherten Daten über den Y-Gatterschaltkreis 6 dem
Leseverstärker 8 zugeführt. Die vom Leseverstärker 8 verstärkten
Daten D0-D7 und ECC-Daten P1-P4 werden dem ECC-Schaltkreis 7 zuge
führt und in diesem einer Fehlerprüfung und -korrektur unterworfen.
Die verarbeiteten Daten werden über den Ein/Ausgangspuffer 107
nach außen abgegeben.
Wie sich aus der obigen Beschreibung ergibt, ist zu bemerken, daß
die ECC-Daten P1-P4 intern im EEPROM erzeugt und verarbeitet
werden. Man kann daher sagen, daß ein Datenbyte aus Datenbits D0-D7
und ECC-Bits P1-P4 besteht. In Fig. 4B ist eine 1-Byte-Datenkonfi
guration dargestellt.
Fig. 5 zeigt einen Querschnitt des Aufbaues einer Speicherzelle für
ein EEPROM, das auf einem Halbleitersubstrat gebildet ist. Bezüglich
der Fig. 5 umfaßt die Speicherzelle 101 den Transistor 103 zum
Datenspeichern und den Auswahltransistor 102. Der Transistor 103
umfaßt das Floating-Gate 105, ein Steuer-Gate 106 und Source- und
Drain-Bereiche 108 und 104, die in einem p-Siliziumsubstrat 111
gebildet sind. Der Transistor 102 umfaßt ein Gate 110 und Source-
und Drain-Bereiche 104 und 109, die auf dem Substrat 111 geschaffen
sind. Die Gates 105, 106 und 110 sind durch eine auf dem Substrat
111 gebildete (nicht gezeigte) Isolierschicht voneinander getrennt.
Das Datenschreiben wird ausgeführt, indem eine positive oder negative
Ladung im Floating-Gate 105 gespeichert wird. Das heißt, die
Speicherung einer Ladung bewirkt eine Änderung der Schwellen
spannung des Transistors 103 und damit eine Speicherung des Datums
"0" oder "1". Da der Bereich der Isolierschicht, der zwischen dem
n⁺-Bereich 104 und dem Floating-Gate 105 liegt, aus einem sehr
dünnen Oxidfilm besteht, können durch diesen Oxidfilmbereich
hindurch Elektronen durch einen Tunneleffekt im Floating-Gate 105
gespeichert oder aus diesem abgezogen werden.
Bei der Löschungsoperation werden Elektronen in das Floating-Gate
105 eingebracht, um die Schwellenspannung des Transistors 103 zu
erhöhen. Diese der Speicherung des Datums "1" entsprechende
Operation zieht die Bitleitung BL auf das Massepotential und das
Anlegen einer höheren Spannung an die Wortleitung WL und die
Steuergateleitung CGL ermöglicht das Löschen der Daten. Bei der
Programmierungsoperation werden Elektronen aus dem Floating-Gate
105 abgezogen, um die Schwellenspannung des Transistors 103 zu
erniedrigen. Diese der Speicherung des Datums "0" entsprechende
Operation hält die Steuergateleitung CGL auf dem Massepotential
und wird durch Anlegen einer höheren Spannung an die Wortleitung
WL und die Bitleitung BL ausgeführt.
Fig. 6 zeigt ein Beispiel für den in Fig. 4A dargestellten ECC-
Daten-Erzeugungsschaltkreis 9. Bezüglich der Fig. 6 umfaßt der
ECC-Daten-Erzeugungsschaltkreis 9 XOR-Gatter 91 bis 94, die zum
selektiven Empfangen der Eingangsdaten D0 bis D7 beschaltet sind.
Die XOR-Gatter 91 bis 94 geben die entsprechenden ECC-Daten P1
bis P4 in Abhängigkeit von den Eingangsdaten D0 bis D7 aus.
Wenn z.B. die Daten (0, 1, 0, 1, 0, 1, 0, 1) als Eingangsdaten D0
bis D7 eingegeben werden, werden die Daten (0, 1, 1, 1) als
ECC-Daten P1 bis P4 erhalten. Die ECC-Daten P1 bis P4 werden
zusammen mit den Eingangsdaten D0 bis D7 in den gewünschten Spei
cherzellen, die in den Speicherfeldern 1a und 1b gebildet sind,
wie oben beschrieben gespeichert.
Ein XOR-Gatter mit einer Mehrzahl von Eingängen erzeugt Ausgangs
signale, die eine logische "1" angeben, nur dann, wenn eine
ungerade Anzahl von Eingangssignalen zugeführt wird, die nur einen
der Logikpegel "1" oder "0" aufweisen, während es eine logische
"0" erzeugt, falls eine gerade Anzahl von Eingangssignalen angelegt
wird, die nur einen der Logikpegel "1" oder "0" aufweisen.
Fig. 7 zeigt ein Schaltbild eines Beispieles für den in Fig. 4A
dargestellten ECC-Schaltkreis 7. Bezüglich der Fig. 7 umfaßt der
ECC-Schaltkreis 7 XOR-Gatter 121-124, die zum selektiven Empfangen
der aus den Speicherfeldern 1a und 1b gelesenen Daten D0′-D7′ und
P1′-P4′ beschaltet sind, Inverter 131-134 zum Invertieren der
Ausgangssignale der XOR-Gatter 121-124, AND-Gatter 141-148, die
zum selektiven Empfangen der Ausgangssignale der XOR-Gatter 121-124
und der Inverter 131-134 geschaltet sind, und XOR-Gatter 151-158,
die zum aufeinanderfolgenden Empfangen der Ausgangssignale der
Lesedaten D0′-D7′ und der AND-Gatter 141-148 geschaltet sind. Über
die XOR-Gatter 151-158 werden fehlerkorrigierte Daten D0-D7 erhalten.
Nun wird der Betrieb des in Fig. 7 gezeigten ECC-Schaltkreises 7
für die Fälle beschrieben, daß in einer der Speicherzellen, die
die Daten D0′-D7′ und P1′-P4′ speichern, ein Defekt auftritt/nicht
auftritt. Für den ersten Fall, daß kein Defekt in den Speicherzellen
auftritt, werden die Lesedaten D0′-D7′und P1′-P4′, die mit den
eingeschriebenen Daten D0-D7 und P1-P4 übereinstimmen, von den
Speicherfeldern 1a und 1b ausgegeben. Die den XOR-Gattern 91-94 im
ECC-Daten-Erzeugungsschaltkreis 9 der Fig. 6 entsprechenden XOR-
Gatter 121-124 sind zum selektiven Empfangen der Daten D0′-D7′
geschaltet. Das in Fig. 6 gezeigte XOR-Gatter 61 ist z.B. zum
Empfangen der Daten D0-D3 geschaltet, während das in Fig. 7 darge
stellte XOR-Gatter 121 die Daten D0′-D3′ empfängt.
Ferner ist das XOR-Gatter 121 zum Empfangen des Lesedatums P1′
geschaltet, das dem vom XOR-Gatter 91 ausgegebenen ECC-Datum P1
entspricht. Daher wird dem XOR-Gatter 121 für den Fall, daß kein
Defekt in den Speicherzellen existiert, eine gerade Zahl von Daten
"1" zugeführt. Die anderen XOR-Gatter 122-124 sind in derselben
Weise geschaltet wie das XOR-Gatter 121. Daher geben die XOR-
Gatter 121-124 als Reaktion auf die gerade Anzahl derselben Daten
"1" Ausgangssignale M1-M4 mit niedrigem Pegel ab. Folglich geben
die Inverter 131-134 Ausgangssignale mit hohem Pegel aus. Die
AND-Gatter 141-148 geben in Abhängigkeit von diesen Signalen M1-M4
und Signale mit niedrigem Pegel ab. Entsprechend geben die
XOR-Gatter 151-158 die gelesenen Daten D0′-D7′ als korrigierte
Daten D0-D7 ohne Invertierung aus.
Die nächste Beschreibung erfolgt für den Fall einer Operation, bei
der ein Defekt in einer der Speicherzellen existiert, die die Lese
daten D0′-D7′ und P1′-P4′ speichern. Ein derartiger Fall wird als
Beispiel beschrieben, bei dem das Datum "0" als Datum D3′ ausge
lesen wird, das korrekterweise gleich "1" sein sollte. In diesem
Fall werden dem XOR-Gatter 121 die Daten (0, 1, 0, 0, 0) als Ein
gangsdaten zugeführt, während an das XOR-Gatter 124 die Daten (1,
0, 0, 1, 1) als Eingangsdaten angelegt werden. Daher geben die
XOR-Gatter 121 und 124 die Signale M1 und M4 mit hohem Pegel aus.
Demgegenüber geben die XOR-Gatter 122 und 123 die Signale M2 und
M3 mit niedrigem Pegel aus, da diesen das Datum D3′ nicht zugeführt
wird. Daher gibt nur das AND-Gatter 144 als Reaktion auf die zuge
führten Eingangdaten (1, 1, 1, 1) ein Signal mit hohem Pegel aus,
während die anderen AND-Gatter 141-143 und 145-148 alle Signale mit
niedrigem Pegel abgeben. Ein Eingang des XOR-Gatters 154 empfängt
ein Signal mit hohem Pegel, das vom XOR-Gatter 144 abgegeben wird.
Daher gibt das XOR-Gatter 154 ein Datum als Datum D3 aus, das
gegenüber dem gelesenen Datum D3′ invertiert ist. Da einem Eingang
der anderen XOR-Gatter 151-153 und 155-158 jeweils ein Signal mit
niedrigem Pegel zugeführt wird, geben diese Gatter die gelesenen
Daten D0′-D2′ und D4′-D7′ ohne Invertierung unverändert aus.
Wie beschrieben worden ist, erlaubt die Arbeitsweise des in Fig. 7
gezeigten ECC-Schaltkreises 7 eine Fehlerprüfung und -korrektur
selbst wenn ein gelesenes Datum aufgrund eines Defektes in einer
Speicherzelle invertiert ist. Damit wird das korrekte Datum aus
gegeben.
Es erfolgt nun eine Beschreibung, wieso eine Prüfung des Schreibens
und Lesens von Testmusterdaten mit alternierenden Bits in einem
Test, der vor der Auslieferung durchgeführt wird, erforderlich ist,
bevor der Halbleiterspeicher auf den Markt gebracht wird. Dieses
Testmuster mit alternierenden Bits wird häufig auch als "Checker-
Muster" bezeichnet (vgl. Hölscher H., Rader J., Mikrocomputer in der Sicherheitstechnik,
Verlag TÜV-Rheinland, 1984, S. 7-43 und 7-44). Ein Beispiel für die Checker-Musterdaten ist
in Fig. 9A dargestellt. In einem EEPROM werden Defekte der
Speicherzellen z.B. durch einen Kurzschluß des Floating-Gates
bewirkt. In einem EEPROM sind die benachbart zueinander liegenden
Speicherzellen eines Bytes auf dem Halbleitersubstrat gebildet.
Der Defekt, der durch einen Kurzschluß der Floating-Gates, die
jeweils in zwei benachbarten Speicherzellen gebildet sind, bewirkt
wird, wird auch Floating-Kurzschluß genannt. Falls ein derartiger
Kurzschluß auftritt, werden die in eine der Speicherzellen einge
schriebenen Daten auch in die andere Speicherzelle geschrieben.
Um einen derartigen Defekt zu erfassen, muß das Datenschreiben/lesen
geprüft werden, indem Daten mit entgegengesetzten Signalpegeln in
benachbarte Speicherzellen eingeschrieben und die geschriebenen
Daten ausgelesen werden. Daher werden beim Test des in Fig. 4A
gezeigten EEPROM Daten (0, 1, 0, 1, 0, 1) als Checker-Musterdaten
D0-D7 benutzt.
Fig. 8A zeigt ein Schaltbild, das die Verbindung zwischen den her
kömmlichen Bitleitungen 30-41 und den Datenleitungen 10-21 eines
EEPROM darstellt. Das EEPROM umfaßt im allgemeinen zwei oder mehr
Speicherzellenabschnitte. Ein EEPROM mit 64kBit Speicherkapazität
weist z.B. 32 Speicherfeldabschnitte auf. Zur Vereinfachung erfolgt
eine Beschreibung von Schaltkreisen, die zu zwei im EEPROM gebil
deten Speicherfeldabschnitten 201 und 202 gehören. Bezüglich der
Fig. 8A sind die mit dem Speicherfeld 201 verbundenen Bitleitungen
30-41 über einen Y-Gatterschaltkreis 6a jeweils mit den Daten
leitungen 10-21 verbunden. Die Gates aller den Y-Gatterschaltkreis
6a bildenden Transistoren sind derart geschaltet, daß sie ein
Ausgangssignal Y1 vom Y-Dekoder empfangen. Über die entsprechenden
Bitleitungen 30-41 werden Daten D0-D7 und P1-P4 in das Speicherfeld
201 eingeschrieben und dann vom Speicherfeld 201 ausgelesen. Ein
weiterer Schaltkreis, der ein anderes Wort verarbeitet, das mit
dem Y-Gatterschaltkreis 6b verbunden und ebenfalls in Fig. 8A
dargestellt ist, ist in derselben Weise wie der Y-Gatterschaltkreis
6a beschaltet. Die Datenleitungen 10-21 sind mit dem in Fig. 6
gezeigten ECC-Daten-Erzeugungsschaltkreis 9 verbunden. Daher werden
den Datenleitungen 10-17 die zu schreibenden Daten D0-D7 zugeführt,
während an die Datenleitungen 18-21 die zu schreibenden ECC-Daten
P1-P4 angelegt werden.
Ein Verdrahtungsdiagramm (Draufsicht) für die in Fig. 8A gezeigten
Verbindungen ist in Fig. 8B dargestellt. Fig. 8B zeigt die Verbin
dungen des Speicherfeldabschnittes 201 und des Leseverstärkers 8
mit den Verdrahtungen 10-21. Die Daten D0-D7 und P1-P4 werden über
die entsprechenden Leitungen 10-21 übertragen. Die Verbindungen
M0-M11 sind zwischen dem Speicherfeldabschnitt 201 und den Ver
drahtungen 10-21 gebildet. Die Verdrahtungen 10-21 sind jeweils
über Durchlaßlöcher TH mit den Verbindungen M0-M11 verbunden. Die
Verbindungen S0-S11 sind zwischen dem Leseverstärker 8 und den
Verbindungen 10-21 gebildet. Die Verdrahtungen 10-21 sind jeweils
über Durchlaßlöcher mit den Verbindungen S0-S11 verbunden.
Da wie oben beschrieben die Bitleitungen 30-41 und die Daten
leitungen 10-21 über den Y-Gatterschaltkreis 6a nacheinander
verbunden sind, tritt die folgende Unannehmlichkeit auf, daß bei
einem Test mit Checker-Mustern die Daten nicht in allen Zellen
eines jeden Bytes gespeichert werden können. Eine Abspeicherung
des Testmusters mit alternierenden Bits ist erforderlich, um
eine Kopplung zwischen Zellen oder Kurzschlüsse zwischen den
Signalleitungen zu ermitteln. Eine derartige Kopplung bzw. ein
derartiger Kurzschluß zeigt sich, wenn die bei einem Test in den
Speicherzellen gespeicherten Testmuster mit alternierenden Bits
ausgelesen werden.
Für den Fall, daß z.B. die oben beschriebenen Daten D0-D7 als
Checker-Musterdaten zugeführt werden, werden die Daten (0, 1, 1, 1)
als ECC-Daten P1-P4 vom ECC-Daten-Erzeugungsschaltkreis 9 der
Fig. 6 abgegeben. Obwohl z.B. das in Fig. 9A gezeigte Bitmuster
als Checker-Musterdaten benutzt werden sollte, wird jedoch das
in Fig. 9B dargestellte Bitmuster in der Praxis erhalten. Dies
bedeutet, daß Daten mit entgegengesetzten Signalpegeln nicht in
die benachbarten Speicherzellen, die die ECC-Daten P2-P4 speichern,
eingeschrieben werden können. Damit ergibt sich das Problem, daß
die Daten mit entgegengesetzten Signalpegeln nicht in alle benach
barten Speicherzellen eingeschrieben werden können, selbst wenn
Checker-Musterdaten benutzt werden, und somit kann kein voll
ständiger Test ausgeführt werden. In diesem Fall ist ein zusätz
licher Schreibzyklus erforderlich, um die Checker-Musterdaten in
die verbleibenden Speicherzellen für die Speicherung der ECC-Daten
einzuschreiben. Daher sind zusätzliche Operationen erforderlich
und die Testprozedur wird kompliziert.
Aufgabe der Erfindung ist es, eine Anordnung anzugeben, mit der die An-
oder Abwesenheit von unerwünschten Kurzschlüssen oder Beeinflussungen
zwischen benachbarten Speicherzellen in der Halbleiterspeicher
einrichtung mit Fehlererfassungs- und -korrekturfunktion festzu
stellen ist. Weiterhin ist es Aufgabe der Erfindung, ein einfaches Verfahren
zum Erfassen der An- oder Abwesenheit eines unerwünschten
Kurzschlusses oder einer unerwünschten Beeinflussung zwischen
benachbarten Speicherzellen in der Halbleiterspeichereinrichtung
mit Fehlererfassungs- und -korrekturfunktion bereitzustellen.
Die erfindungsgemäße Halbleiterspeichereinrichtung weist die Merkmale
des Patentanspruchs 1 auf.
Zweckmäßige Ausgestaltungen ergeben sich aus den Unteransprüchen 2-7,
ein entsprechendes Testverfahren aus den Ansprüchen 8-10.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren.
Von den Figuren zeigen:
Fig. 1A ein Schaltbild der Verbindung zwischen Bit- und Daten
leitungen gemäß einer ersten Aus
führungsform;
Fig. 1B ein Verdrahtungsdiagramm, das eine Verdrahtung zur
Implementierung eines in Fig. 1A gezeigten Äquivalent
schaltkreises darstellt;
Fig. 2 eine Draufsicht zur Darstellung der Entsprechung zwischen
benachbarten Speicherzellen, die auf einem Halbleiter
substrat gebildet sind, und Testdaten;
Fig. 3 ein Schaltbild der Verbindung zwischen Bit- und Daten
leitungen gemäß einer zweiten Aus
führungsform;
Fig. 4A ein Blockschaltbild eines herkömmlichen EEPROM;
Fig. 4B ein Datenkonfigurationsdiagramm, das die Konfiguration
der 1-Byte-Daten darstellt;
Fig. 5 einen Querschnitt einer Speicherzelle für ein EEPROM;
Fig. 6 ein Schaltbild eines Beispieles für den in Fig. 4 dar
gestellten ECC-Daten-Erzeugungsschaltkreis;
Fig. 7 ein Schaltbild eines Beispieles für den in Fig. 4 darge
stellten ECC-Schaltkreis;
Fig. 8A ein Schaltbild der Verbindungen zwischen herkömmlichen
Bit- und Datenleitungen;
Fig. 8B ein Verdrahtungsdiagramm, das die Verbindungen der
Fig. 8A darstellt;
Fig. 9A ein Bitmusterdiagramm normaler Checker-Musterdaten; und
Fig. 9B ein Bitmusterdiagramm abnormaler Checker-Musterdaten.
In Fig. 1A unterscheiden sich die durch gestrichelte Linien einge
schlossenen Verdrahtungsbereiche 51 und 52 von der Schaltkreisver
drahtung der Fig. 8. Das heißt, die Bitleitungen 32 und 33 sind
mit den Datenleitungen 13 bzw. 12 im Verdrahtungsbereich 51 ver
bunden. Ferner sind die Bitleitungen 34 und 35 mit den Daten
leitungen 15 bzw. 14 im Verdrahtungsbereich 52 verbunden. Eine
derartige Veränderung der Verbindung ermöglicht es benachbarten
Speicherzellen, die im Speicherfeld 1 gebildet sind, die Daten
in der Reihenfolge D0, D1, D3, D2, D4, D6, D7, P1, P2, P3, P4 zu
speichern.
Darüber hinaus werden die in der folgenden Gleichung dargestellten
vorbestimmten Testdaten zugeführt, um Checker-Musterdaten zu
schreiben.
(D0, D1, . . ., D7) = (0, 1, 1, 0, 1, 0, 0, 1) (1)
Da die durch die obige Gleichung (1) ausgedrückten Testdaten D0-D7
auch an den in Fig. 6 dargestellten ECC-Daten-Erzeugungsschalt
kreis 9 angelegt werden, werden ECC-Daten nach der folgenden
Gleichung erhalten.
(P1, P2, P3, P4) = (0, 1, 0, 1) (2)
Die durch die Gleichungen (1) und (2) ausgedrückten Daten werden
den Bitleitungen 30-41 über die Datenleitungen 10-21 der Fig. 1
zugeführt. Damit werden die Daten (0, 1, 0, . . ., 0, 1) in die
benachbarten Speicherzellen eingeschrieben. Das bedeutet, daß
alternierende Signalpegel in benachbarte Speicherzellen von sowohl
Daten- als auch ECC-Daten-Bereich eingeschrieben werden können.
Fig. 1B zeigt ein Verdrahtungsdiagramm für die in Fig. 1A gezeigte
Verbindung. Im Vergleich mit der in Fig. 8B gezeigten herkömmlichen
Verdrahtung ist eine Verbindungsleitung M2 von einem Speicherfeld
abschnitt 201 mit einer Verbindungsleitung 13 verbunden, während
eine Verbindungsleitung M3 mit einer Verdrahtungsleitung 12 ver
bunden ist. Ferner sind die Verdrahtungsleitungen M4 und M5 mit
Verbindungsleitungen 15 bzw. 14 verbunden. Die anderen Verdrahtungen
stimmen mit denjenigen der Fig. 8B überein. Daher wird das in
Fig. 1A gezeigte Ersatzschaltbild realisiert.
Bezüglich der Fig. 2 sind Speicherzellen MC0-MC11, die im Speicher
feld 1 der Fig. 1 gebildet sind, benachbart zueinander auf einem
Halbleitersubstrat geschaffen. Die Ausführung der Fig. 1 ist in
Fig. 2 mit "Bsp. 1" bezeichnet, d.h., die Entsprechung zwischen
den Speicherzellen MC0-MC11 und den Daten P1-P4 wird präzise
angegeben. Ferner zeigt die Fig. 2 zum Vergleich die herkömmliche
Verdrahtung in Fig. 8.
Darüber hinaus zeigt die Fig. 2 weitere Entsprechungen zwischen den
Speicherzellen MC0-MC11 und den Daten D0-D7 und P1-P4 als "Bsp. 2",
"Bsp. 3" oder "Bsp. 4" entsprechend weiterer Ausführungsformen.
Es wird z.B. die in Fig. 3 dargestellte Verdrahtung benutzt, um
die in Bsp. 2 gezeigte Entsprechung zu realisieren. Bezüglich der
Fig. 3 sind die Bitleitungen 31 und 32 mit den Datenleitungen 12
bzw. 11 in einem Verdrahtungsbereich 53 verbunden. Demgegenüber
sind die Bitleitungen 35 und 36 mit den Datenleitungen 16 bzw. 15
im anderen Verbindungsbereich 54 verbunden. Für den Fall der
Verwendung der in Fig. 3 dargestellten Verbindung werden vorbe
stimmte Testdaten zugeführt, die in der folgenden Gleichung
gegeben sind.
(D0, D1, . . ., D7) = (0, 0, 1, 1, 0, 0, 1, 1) (3)
Auch in diesem Fall können komplette Checker-Musterdaten in der
gleichen Weise wie bei der Verdrahtung der Fig. 1 in die benach
barten Speicherzellen MC0-MC11 der Fig. 2 geschrieben werden, da
die in Gleichung (2) dargestellten ECC-Daten erzeugt werden.
In ähnlicher Weise werden die folgenden in Gleichung (4) darge
stellten Testdaten im Falle des Beispieles 3 der Fig. 2 zugeführt.
(D0, D1, . . ., D7) = (1, 0, 1, 0, 0, 1, 1, 0) (4)
Ferner werden Testdaten, die durch die folgende Gleichung darge
stellt werden im Falle des Beispieles 4 der Fig. 2 zugeführt.
(D0, D1, . . ., D7) = (1, 1, 0, 0, 1, 0, 1, 0) (5)
Im Falle der Verwendung der durch die Gleichung (4) oder (5) ausge
drückten Testdaten ist eine Verdrahtung erforderlich, die ähnlich
derjenigen der Fig. 1 und 3 ist. Die Beschreibung wird jedoch nicht
wiederholt, da es ohne weiteres möglich ist, die detaillierten
Beispiele für diese Verdrahtungen abzuleiten.
Die Beschreibung erfolgte im obigen Beispiel für Modifikationen
der Verbindungen bezüglich der Speicherzellen MC0-MC7 zum Speichern
der Daten D0-D7. Es kann jedoch auch derselbe Effekt wie beim oben
beschriebenen Beispiel erreicht werden, indem die Verdrahtung
bezüglich der Speicherzellen MC8-MC11 zum Speichern der ECC-Daten
P1-P4 modifiziert wird.
Ferner erfolgte im obigen Beispiel die Beschreibung anhand einer
Datenbitlänge von 8 Bits und einer ECC-Bitlänge von 4 Bits.
Modifizierungen der Verdrahtung, die ähnlich den oben beschriebenen
Ausführungen sind, erlauben jedoch ein komplettes Schreiben von
Checker-Musterdaten auch für die anderen in Tabelle 1 gezeigten
Kombinationen.
Es wurde ein Fall beschrieben, bei dem die vorliegende Erfindung
in der obigen Ausführungsform auf ein EEPROM angewandt wurde. Es
ist jedoch selbstverständlich, daß die Erfindung auch auf einen
DRAM oder SRAM anwendbar ist. Da es erforderlich ist, in einem Test
die An- oder Abwesenheit von Beeinflussungen zwischen Speicher
zellen oder von Kurzschlüssen zwischen den Signalleitungen sowohl
im DRAM als auch im SRAM zu erfassen, muß ein Schreiben der
gesamten Checker-Musterdaten ausgeführt werden. Daher sind die in
den Fig. 1 und 3 gezeigten Verdrahtungen effizient.
Wie beschrieben worden ist, werden unter Verwendung der in den
Fig. 1 und 3 dargestellten selektiven Verbindungen z.B. die Daten
(0, 1, 0, . . ., 0, 1) in die Speicherzellen MC0-MC11 der Fig. 2
in einem Betriebszyklus eingeschrieben. Da die Checker-Musterdaten,
d.h., die Signale mit alternierenden Spannungspegeln, in den
benachbarten Speicherzellen M; C0-MC11 gespeichert worden sind,
bedeutet dies, daß die Anwesenheit unerwünschter Kontakte oder
Beeinflussungen zwischen den Speicherzellen erfaßt werden kann,
indem die gespeicherten Daten ausgelesen werden. Dies bedeutet mit
anderen Worten, daß eine Schreiboperation das Einschreiben der
gesamten einzuschreibenden Checker-Musterdaten ermöglicht, da ein
Verbindungsänderungsschaltkreis gebildet ist, um Testdaten und
Fehlerkorrekturdaten derart zu verteilen, daß die alternierenden
Signalpegel in den jeweils benachbarten Speicherzellen gespeichert
werden können. Folglich kann ein unerwünschter Kontakt oder eine
unerwünschte Beeinflussung zwischen den Speicherzellen und zwischen
den Signalleitungen einfach erfaßt werden. Dies führt zu einer
vereinfachten Prüfprozedur für die Speicherzellen.
Claims (10)
1. Halbleiterspeichereinrichtung mit einer Fehlererfassungs- und -korrekturfunktion
mit einem ersten Satz von Speicherzellen (1a) zum Speichern
von Speicherdaten, einem zweiten Satz von Speicherzellen (1b) zum
Speichern von Fehlerkorrekturdaten,
einer Testdaten-
Erzeugungseinrichtung (107) zum Erzeugen von vorbestimmten Testdaten,
einer von den Testdaten abhängigen Korrekturdaten-Erzeugungsein
richtung (9) zum Erzeugen von Fehlerkorrekturdaten und einer Regulär
verbindungseinrichtung zum regulären Verbinden des ersten Satzes
von Speicherzellen mit der Testdaten-Erzeugungseinrichtung und des
zweiten Satzes von Speicherzellen mit der Korrekturdaten-
Erzeugungseinrichtung, gekennzeichnet durch eine Verbindungsänderungseinrichtung
(51-54) zum dauerhaften Ändern der Verbindung durch die Regulärverbindungs
einrichtung derart, daß Datensignale mit alternierenden Signalpegeln
in benachbarte Speicherzellen des ersten und zweiten Satzes von Speicherzellen gespeichert
werden können.
2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekenn
zeichnet, daß die Testdaten-Erzeugungseinrichtung eine Eingangs
puffereinrichtung (107) umfaßt, die zum externen Empfangen der
Testdaten geschaltet ist.
3. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekenn
zeichnet, daß die Regulärverbindungseinrichtung Datenleitungen
(10-21), die mit den jeweiligen Ausgängen der Eingangspufferein
richtung und der Korrekturdaten-Erzeugungseinrichtung verbunden
sind, Bitleitungen (30-41), die mit den Speicherzellen des ersten
und zweiten Satzes von Speicherzellen verbunden sind, und eine
Einrichtung zum Verbinden der Bitleitungen und der Datenleitungen
mit einer vorbestimmten Regularität umfaßt.
4. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekenn
zeichnet, daß die Verbindungsänderungseinrichtung eine Einrichtung
zum Ändern der vorbestimmten Regularität der Einrichtung zum Ver
binden der Bit- und Datenleitungen umfaßt.
5. Halbleiterspeichereinrichtung nach einem der Ansprüche 2 bis 4,
dadurch gekennzeichnet, daß die Korrekturdaten-Erzeugungsein
richtung eine Mehrzahl von Übereinstimmungserfassungsein
richtungen (91-94) zum Erfassen der Übereinstimmung in einer Mehrzahl von
vorbestimmten Kombinationen der Ausgangssignale der Eingangs
puffereinrichtung aufweist.
6. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 5,
dadurch gekennzeichnet, daß die Speichereinrichtung einen elektrisch
löschbaren programmierbaren Nur-Lese-Speicher umfaßt.
7. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 6,
dadurch gekennzeichnet, daß das Halbleitersubstrat ein einzelnes
Halbleitersubstrat umfaßt.
8. Testverfahren für eine Halbleiterspeichereinrichtung mit
Fehlerkorrekturfunktion nach Anspruch 1,
gekennzeichnet durch die
Schritte: Speichern eines vorbestimmten Musters von Testdaten im
ersten Satz von Speicherzellen, Speichern desselben vorbestimmten
Musters von Testdaten im zweiten Satz von Speicherzellen in demselben
einzelnen Schreibzyklus, Auslesen der in den ersten und
zweiten Sätzen von Speicherzellen gespeicherten Daten und Vergleich
der ausgelesenen mit den eingeschriebenen Daten.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, daß dem
Schritt des Speicherns das dauerhafte Modifizieren der Verbindungen
des ersten Satzes von Speicherzellen mit der Testdaten-
Zuführungseinrichtung und des zweiten Satzes von Speicherzellen
mit der Korrekturdaten-Erzeugungseinrichtung
derart, daß Datensignale mit dem vorbestimmten Muster
von Testdaten sowohl im ersten als auch im zweiten Satz von
Speicherzellen gespeichert werden, vorangeht.
10. Verfahren nach Anspruch 8 oder 9, dadurch gekennzeichnet, daß das
vorbestimmte Muster von Testdaten ein alternierendes Bitmuster
umfaßt.
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