DE3444741A1 - PROTECTIVE CIRCUIT ARRANGEMENT FOR A SEMICONDUCTOR DEVICE - Google Patents

PROTECTIVE CIRCUIT ARRANGEMENT FOR A SEMICONDUCTOR DEVICE

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DE3444741A1
DE3444741A1 DE19843444741 DE3444741A DE3444741A1 DE 3444741 A1 DE3444741 A1 DE 3444741A1 DE 19843444741 DE19843444741 DE 19843444741 DE 3444741 A DE3444741 A DE 3444741A DE 3444741 A1 DE3444741 A1 DE 3444741A1
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Description

344Λ741344Λ741

Die vorliegende Erfindung betrifft eine Halbleitervorrichtung mit einer Schutzschaltung/ beispielsweise einer Gate-Schutzschaltung, und insbesondere eine Halbleitervorrichtung mit verringertem Flächenbedarf für einen in einer derartigen Schutzschaltung verwendeten Eingangswiderstand.The present invention relates to a semiconductor device having a protection circuit / e.g. a gate protection circuit, and in particular, a semiconductor device with a reduced footprint for one in such a device Protection circuit used input resistance.

In vielen integrierten Halbleiterschaltungen ist in der Nähe des Eingabebereichs, insbesondere in der Nähe eines Eingabe-Anschlußbereichs (Bondefläche) , eine Gate-Schutzsch'altung vorgesehen, um die internen Schaltungselemente vor zu hohen, von externen Einheiten kommenden Eingangssignalen zu schützen. Fig. 1 zeigt den grundlegenden Aufbau einer derartigen Schaltung, wobei die Gate-Schutzschaltung 1 aus einem Eingangswiderstand 2 und einer Clamp-Diode 3 besteht und zwischen einem Eingabe-Anschlußbereich 4 und einem internen Schaltkreis 5 mit den zu schützenden Bauelementen eingefügt ist.In many semiconductor integrated circuits, it is in the vicinity of the input area, particularly in the vicinity of an input terminal area (Bonding surface), a gate protection circuit provided to protect the internal circuit elements from excessive input signals coming from external units. Fig. 1 shows the basic structure of such a circuit, the gate protection circuit 1 consisting of an input resistor 2 and a clamp diode 3 and between an input terminal area 4 and an internal circuit 5 is inserted with the components to be protected.

In einer derartigen Gate-Schutzschaltung ist der Eingangswiderstand oftmals aus einer diffundierten Halbleiterschicht (Halbleiterbereich) aufgebaut, die man durch Dotieren der Hauptoberfläche eines Halbleitersubstrats mit Fremdstoffen erhält. Alternativ kann der Eingangswiderstand auch aus einer polykristallinen Siliziumschicht aufgebaut sein, die auf der Hauptoberfläche des Halbleitersubstrats gebildet ist. Fig. 2 zeigt den ersten Fall, in dem zum Aufbau des Widerstands die Hauptoberfläche eines Halbleitersubstrats 6 mit Fremdstoffen dotiert ist, um zwischen Feldoxidfilmen 7 eine flache diffundierte Halbleiterschicht 8 zu bilden. Nach Fig. 2 ist mit dem einen Ende der Halbleiterschicht 8 ein Eingabe-Anschlußbereich 9 aus einer Aluminiumschicht und mit dem anderen Ende der Halbleiterschicht 8 eine Leiterbahn 10 der internen Schaltkreisanordnung verbunden. Fig. 3 zeigt den zweiten oben angesprochenen Fall, in dem zum Aufbau desIn such a gate protection circuit is the input resistance often made up of a diffused semiconductor layer (semiconductor area), which can be obtained by doping the Main surface of a semiconductor substrate with foreign matter receives. Alternatively, the input resistor can also be constructed from a polycrystalline silicon layer, which is formed on the main surface of the semiconductor substrate. Fig. 2 shows the first case in which to build the Resistance the main surface of a semiconductor substrate 6 is doped with impurities to between field oxide films 7 to form a shallow diffused semiconductor layer 8. According to FIG. 2, one end of the semiconductor layer 8 an input connection region 9 made of an aluminum layer and with the other end of the semiconductor layer 8 a conductor track 10 of the internal circuitry. Fig. 3 shows the second case mentioned above, in which to build the

34U74134U741

Widerstands eine polykristalline Siliziumschicht 13 (mit hohem Widerstand, aber geringer Fremdstoff-Konzentration) durch ein CVD-Verfahren oder ähnliches auf einem Feldoxidfilm 12 eines Halbleitersubstrats 11 gebildet ist. Nach Fig. 3 ist über einen Isolierfilm 16 mit dem einen Ende der polykristallinen Siliziumschicht 13 ein Eingabebereich 14 und mit ihrem anderen Ende eine Leiterbahn 15 der internen Schaltungsanordnung (z.B. 5 nach Fig. 1) verbunden (vgl. "Nikkei Electronics", 31. Januar 1983, S. 138 ff.).Resistance a polycrystalline silicon layer 13 (with high resistance, but low concentration of foreign matter) is formed on a field oxide film 12 of a semiconductor substrate 11 by a CVD method or the like. According to Fig. 3 is an input portion 14 and 13 through an insulating film 16 to one end of the polycrystalline silicon layer 13 at its other end a conductor track 15 of the internal circuit arrangement (e.g. 5 according to FIG. 1) is connected (cf. "Nikkei Electronics ", January 31, 1983, pp. 138 ff.).

Nach den oben beschriebenen beiden Aufbaumöglichkeiten liegen der Eingangswiderstand und der Eingabe-Anschlußbereich voneinander getrennt auf der Hauptoberfläche des Halbleitersubstrats, so daß sich die durch die Gate-Schutzschaltung belegte Fläche erhöht, wodurch die Erzielung eines hohen Integrationsgrades erschwert wird. Weiterhin wurden bei mit hoher Geschwindigkeit arbeitenden Halbleiter-Baugruppen die Widerstandswerte "der Halbleiterschicht 8 und der polykristallinen Siliziumschicht 13 durch eine Silizidtechnik bei gleichbleibender Zahl der Herstellungsschritte verringert. Um für die Halbleiterschicht und die polykristalline Siliziumschicht einen vorgegebenen Widerstandswert zu erzielen, ist es deshalb erforderlich, deren Flächen zu erhöhen, wodurch der Aufbau der Baugruppe in hochintegrierter Form weiter erschwert wird.According to the two construction options described above, the input resistance and the input connection area are mutually exclusive separated on the main surface of the semiconductor substrate so that the occupied by the gate protection circuit Increased area, which makes it difficult to achieve a high degree of integration. Furthermore, were at with high Speed working semiconductor assemblies the resistance values "of the semiconductor layer 8 and the polycrystalline Silicon layer 13 is reduced by a silicide technique while the number of manufacturing steps remains the same. To for the Semiconductor layer and the polycrystalline silicon layer to achieve a predetermined resistance value, it is therefore required to increase their areas, which makes the construction of the assembly in a highly integrated form even more difficult will.

Die generelle Aufgabe der vorliegenden Erfindung ist darin zu sehen, eine Halbleitervorrichtung anzugeben, mit der die dem Stand der Technik anhaftenden Nachteile zumindest teilweise verringert werden.The general object of the present invention is to be seen in specifying a semiconductor device with which the The disadvantages inherent in the prior art are at least partially reduced.

Eine spezielle Aufgabe der Erfindung liegt darin, eine HaIbleitervorrichtung mit gesteigertem Integrationsgrad zu schaffen und dazu die für eine Gate-Schutzschaltung und einen Anschlußbereich erforderlichen Flächen zu verringern.A particular object of the invention is to provide a semiconductor device to create with an increased degree of integration and also for a gate protection circuit and a connection area to reduce the required areas.

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Die Lösung dieser Aufgaben erfolgt erfindungsgemäß durch eine Halbleitervorrichtung, in der der Eingangswiderstand einer Gate-Schutzschaltung aus einer diffundierten Halbleiterschicht aufgebaut, und ein Eingabe-Anschlußbereich über dieser diffundierten Halbleiterschicht gebildet ist, so daß der Eingangswiderstand und der Anschlußbereich dreidimensional angeordnet sind. Dadurch wird die gesamte belegte Fläche verringert und der Aufbau einer Halbleitervorrichtung mit hohem Integrationsgrad ermöglicht.According to the invention, these objects are achieved by a semiconductor device in which the input resistance a gate protection circuit made of a diffused semiconductor layer and an input terminal region is formed over this diffused semiconductor layer so that the input resistance and the connection area are arranged three-dimensionally. This will make the entire occupied area and enables the construction of a semiconductor device with a high degree of integration.

Die genannten und weitere Aufgaben und Merkmale der vorliegenden Erfindung werden aus der Beschreibung bevorzugter Ausführungsbeispiele deutlich, die unter Bezugnahme auf die anliegenden Zeichnungen erfolgt. In den Zeichnungen zeigenThe above and other objects and features of the present invention will become apparent from the description of preferred exemplary embodiments clearly made with reference to the accompanying drawings. Show in the drawings

Fig. 1 die Anordnung einer Gate-Schutzschaltung; Fig. 2Fig. 1 shows the arrangement of a gate protection circuit; Fig. 2

und 3 Schnittansichten von herkömmlich aufgebauten Widerständen für eine Gate-Schutzschaltung;and 3 sectional views of conventionally constructed resistors for a gate protection circuit;

Fig. 4 eine Draufsicht auf wesentliche Bereiche einer Ausführungsform der vorliegenden Erfindung; Fig. 5 eine Schnittansicht entlang der Linie X-X in Fig. 4; Fig. 6A4 shows a plan view of essential areas of an embodiment of the present invention; Fig. 5 is a sectional view taken along the line X-X in Fig. 4; Figure 6A

bis 6F Schnittansichten zur Verdeutlichung der Herstellungsschritte des in den Fig. 4 und 5 dargestellten Ausführungsbeispiels; und6F to 6F are sectional views to illustrate the manufacturing steps of the exemplary embodiment shown in FIGS. 4 and 5; and

Fig. 7 eine Schnittansicht eines weiteren Ausführungsbeispiels der Erfindung.Fig. 7 is a sectional view of a further embodiment of the invention.

In den Fig. 4 und 5 ist ein Ausführungsbeispiel der Erfindung dargestellt, wobei Fig. 4 eine Draufsicht und Fig. 5 eine Schnittansicht entlang der Linie X-X in Fig. 4 zeigt. Danach ist in einem Bereich der Oberfläche eines η-dotierten Siliziumsubstrats 20, das als Dotierstoff beispielsweise Phosphor-Ionen enthält, in einer länglichen Form eine beispielsweise mit Bor-Ionen p-dotierte Halbleiter-Diffusionsschicht 21 aus-An exemplary embodiment of the invention is shown in FIGS. 4 and 5, FIG. 4 being a plan view and FIG Shows a sectional view along the line X-X in fig. Thereafter, there is an area of the surface of an η-doped silicon substrate 20, which contains, for example, phosphorus ions as a dopant, in an elongated shape, for example with boron ions p-doped semiconductor diffusion layer 21 made of

gebildet. Die Halbleiterschicht 21 hat eine Tiefe zwischen 0,5 und 10 μπι und einen Schicht-Widerstand von 1 bis 50 kfi/D. In einem getrennten Substratbereich ist ein Halbleiterbereich 21A als ein p-dotierter Trog ausgebildet, in dem, wie später beschrieben, ein NMOS-Transistor QN eines CMOS-Schaltkreises gebildet wird. Die Tiefen- und Schicht-Widerstandswerte des Trogbereichs 21A stimmen in etwa mit denen der Diffusionsschicht 21 überein. educated. The semiconductor layer 21 has a depth between 0.5 and 10 μm and a layer resistance of 1 to 50 kfi / D. In a separate substrate region, a semiconductor region 21A is formed as a p-doped trough, in which, as later described an NMOS transistor QN of a CMOS circuit is formed. The depth and layer resistance values of the trough region 21A approximately match those of the diffusion layer 21.

Auf der Oberseite der Halbleiterschicht 21 ist ein Oxidfilm mit einer Dicke zwischen 0,5 und 2,0 μπι ausgebildet, der als ein Feldoxidfilm 22 dient. In diesem Oxidfilm 22 sind an jedem Ende der Halbleiterschicht 21 gepaarte Kontaktbereiche 23, 24 gebildet. Darüberhinaus ist es möglich, unter dem Oxidfilm 22 eine als Kanalstopper dienende p-dotierte Halbleiterschicht 25 oder η-dotierte Halbleiterschicht 26 und unter den Kontaktbereichen 23, 24 hoch p-dotierte HalbleiterschichtenOn the top of the semiconductor layer 21, an oxide film with a thickness between 0.5 and 2.0 μπι is formed as a field oxide film 22 serves. In this oxide film 22, there are paired contact areas at each end of the semiconductor layer 21 23, 24 formed. In addition, it is possible to place a p-doped semiconductor layer serving as a channel stopper under the oxide film 22 25 or η-doped semiconductor layer 26 and under the contact regions 23, 24 highly p-doped semiconductor layers

20 -320 -3

27, 28 (1 χ 10 cm ) mit einer Tiefe von etwa 0,35 μιη auszubilden. Die mit einer Dicke von etwa 1 μιη über der Halbleiterschicht 21 gebildete Halbleiterschicht 25, die mit etwa27, 28 (1 χ 10 cm) with a depth of about 0.35 μm. The one with a thickness of about 1 μm over the semiconductor layer 21 formed semiconductor layer 25, which with about

16 —3
5 χ 10 cm eine höhere Dotierstoff-Konzentration als der Bereich 21 aufweist, dient auch als ein Teil des Eingangswiderstands, so daß der Wert dieses Widerstands durch die Bereiche 21 und 25 festgelegt ist. Es ist anzumerken, daß die Schichten 25 und 26 nicht zwingend erforderlich sind, zur Erzielung der optimalen Leistung jedoch nützlich sein können. Darüberhinaus sind ein SiO3-FiIm 29 als eine Zwischen-Isolierschicht und darin in den Kontaktbereichen 23, 24 Kontaktöffnungen ausgebildet.16-3
5 × 10 cm has a higher dopant concentration than the area 21, also serves as part of the input resistance, so that the value of this resistance is determined by the areas 21 and 25. It should be noted that layers 25 and 26 are not required but can be useful for optimal performance. In addition, an SiO 3 film 29 is formed as an intermediate insulating layer and contact openings therein in the contact regions 23, 24.

Ein aus einer Gate-Elektrode 30 und etwa 0,35 μιη tiefen, p-A gate electrode 30 and about 0.35 μm deep, p-

20 —320-3

dotierten Halbleiterschichten 31 (1 χ 10 cm ) bestehender PMOS-Transistor QP ist in einem Oberflächenbereich des Siliziumsubstrats 20, ein aus einer Gate-Elektrode 32 und n-do-doped semiconductor layers 31 (1 χ 10 cm) existing PMOS transistor QP is in a surface area of the silicon substrate 20, one of a gate electrode 32 and n-do

20 —3 tierten Halbleiterschichten 33 (1 χ 10 cm ) bestehender NMOS-Transistor QN ist in dem Halbleiter-Trogbereich 21A20-3 oriented semiconductor layers 33 (1 × 10 cm) existing NMOS transistor QN is in the semiconductor well region 21A

-Ίο- 3U4741-Ίο- 3U4741

ausgebildet. Diese Transistoren QP und QN sind ein Teil des zu schützenden, internen MOS-Schaltkreises.educated. These transistors QP and QN are part of the internal MOS circuit to be protected.

Zur Verbindung der Transistoren QP, QN sind über dem SiO3-FiIm 29 Aluminiumschichten 34, 35 und 36 ausgebildet. Mit den hoch dotierten Halbleiterschichten 27, 28 sind über Kontaktöffnungen Aluminiumschichten 37, 38 verbunden. Dabei stellt die Aluminiumschicht 37 eine Verbindung zum internen Schaltkreis (z.B. dem CMOS-Schaltkreis) her, während die in annähernd quadratischer Form auf dem Oxidfilm 22, d.h. über der Halbleiterschicht 21 gebildete Aluminiumschicht 38 als ein Eingabe-Anschlußbereich dient.To connect the transistors QP, QN, 29 aluminum layers 34, 35 and 36 are formed over the SiO 3 -FiIm. Aluminum layers 37, 38 are connected to the highly doped semiconductor layers 27, 28 via contact openings. The aluminum layer 37 establishes a connection to the internal circuit (eg the CMOS circuit), while the aluminum layer 38 formed in an approximately square shape on the oxide film 22, ie over the semiconductor layer 21, serves as an input connection area.

Im folgenden werden unter Bezugnahme auf die Fig. 6A bis 6F die Herstellungsschritte für diese Halbleitervorrichtung beschrieben. The manufacturing steps for this semiconductor device will now be described with reference to Figs. 6A to 6F.

Zuerst wird die Hauptoberfläche eines η-dotierten Siliziumsubstrats 20 vollständig oxidiert, um, wie in Fig. 6A gezeigt, einen Oxidfilm 40 zu bilden. Anschließend wird dieser Oscidfilm 40, wie in Fig\ 6B gezeigt, mittels einer fotolithografischen Technik mit Fenstern 41 versehen. Unter Verwendung des Oxidfilms als einer Maske werden Bor-Ionen implantiert und durch eine Hochtemperatur-Behandlung eindiffundiert, um die p-dotierten Halbleiter-Diffusionsschichten 21 und 21A zu bilden, wie in Fig. 6C gezeigt. Der Oxidfilm 40 wird anschließend durch einen Ätzvorgang entfernt.First becomes the main surface of an η-doped silicon substrate 20 is completely oxidized to form an oxide film 40 as shown in Fig. 6A. Then this Oscid film 40, as shown in FIG. 6B, by means of a photolithographic Technology provided with windows 41. Boron ions are implanted using the oxide film as a mask and diffused by high-temperature treatment to form the p-doped semiconductor diffusion layers 21 and 21A as shown in Fig. 6C. The oxide film 40 is then removed by an etching process.

über der gesamten sich ergebenden Oberfläche wird, wie in Fig. 6D gezeigt, ein SiO3-FiIm 42 und darauf ein Si3Ng-FiIm 43 mit einer gewünschten Struktur ausgebildet. Diese Anordnung mit dem Si3N3-FiIm 43 wird anschließend selektiv oxidiert, um als Feldoxidfilme 22 dienende, dicke Oxidfilme herzustellen (vgl. Fig. 6E). Sollen auch die als Kanalstopper oder als Teil des Eingangswiderstands dienenden Bereiche 25 bzw. 26 hergestellt werden, können folgende (nichtAs shown in FIG. 6D, an SiO 3 film 42 and a Si 3 Ng film 43 having a desired structure are formed over the entire resulting surface. This arrangement with the Si 3 N 3 film 43 is then selectively oxidized in order to produce thick oxide films serving as field oxide films 22 (cf. FIG. 6E). If the areas 25 and 26 serving as channel stoppers or as part of the input resistance are also to be produced, the following (not

gezeigte) Verfahrensschritte durchgeführt werden: Nach dem in Fig. 6D gezeigten Schritt werden erste und zweite Ionen-Implantationsprozesse durch den SiO^-Film 42 hindurch ausgeführt, wobei der Si_N.-Film 43 und zwei (nicht gezeigte) Fotoresistfilme als Masken dienen. Einer der Fotoresistfilme deckt die Oberfläche des η-dotierten Substrats für die Implantation der p-Dotierstoffe ab, die zum Aufbau des Bereiches 25 verwendet werden, der andere Fotoresistfilm deckt die Oberfläche des p-dotierten Troges für die Implantation der n-Dotierstoffe ab, die zum Aufbau des Bereichs 26 verwendet werden. Im Verfahrensschritt nach Fig. 6E können anschließend die Kanalstopper 25 und 26 und der Feldoxidfilm 22 gleichzeitig mit einem herkömmlichen Wärmebehandlungsverfahren hergestellt werden.Method steps shown) are carried out: After the step shown in Fig. 6D, first and second ion implantation processes is carried out through the SiO ^ film 42, the Si_N. film 43 and two photoresist films (not shown) serve as masks. One of the photoresist films covers the surface of the η-doped substrate for implantation of the p-type dopants used to build up area 25, the other photoresist film covers them Surface of the p-doped trough for the implantation of the n-dopants which are used to build up the area 26. In the method step according to FIG. 6E can then the channel stoppers 25 and 26 and the field oxide film 22 are formed simultaneously by a conventional heat treatment process will.

Anschließend werden der NMOS-Transistor QN und der PMOS-Transistor QP, gleichzeitig mit den Halbleiterschichten 31 des PMOS-Transistors QP die hoch dotierten Schichten 27, 28 und zusammen mit den Aluminium-Kontaktschichten 34, 35, 36 die Leiterbahnschicht 37 und der Anschlußbereich 38 gebildet und miteinander verbunden. Damit ist die in Fig. 6F und in Fig. 4 gezeigte Halbleitervorrichtung fertiggestellt. In Fig. 6F sind dieselben Bezugszeichen verwendet wie in Fig. 4.Subsequently, the NMOS transistor QN and the PMOS transistor QP, simultaneously with the semiconductor layers 31 of the PMOS transistor QP, the highly doped layers 27, 28 and formed together with the aluminum contact layers 34, 35, 36, the conductor track layer 37 and the connection area 38 and connected with each other. Thus, the semiconductor device shown in FIG. 6F and FIG. 4 is completed. In Figure 6F The same reference numerals are used as in FIG. 4.

Bei der derart aufgebauten Halbleitervorrichtung ist der Eingabe-Anschlußbereich 38 auf der Halbleiterschicht 21 ausgebildet, die als ein Eingangswiderstand dient. Damit kann die Gesamtfläche des Anschlußbereichs 38 und der Halbleiterschicht 21 um den Betrag verringert werden, in dem sich die beiden Bereiche überlagern, wodurch eine wirkungsvolle Integration der Vorrichtung möglich ist. Der Anschlußbereich 38 ist flach auf dem Feldoxidfilm 22 ausgebildet, so daß ein einwandfreies Bonden durchgeführt werden kann.In the semiconductor device thus constructed, the input terminal area is 38 is formed on the semiconductor layer 21 which serves as an input resistor. With that, the The total area of the connection region 38 and the semiconductor layer 21 can be reduced by the amount in which the two regions superimpose, whereby an effective integration of the device is possible. The connection area 38 is flat the field oxide film 22 so that proper bonding can be performed.

Im folgenden sind einige Vorteile der dargestellten Ausführungsform beschrieben:The following are some advantages of the illustrated embodiment described:

(1) Der Eingangswiderstand einer Gate-Schutzschaltung ist aus einer mittels Diffusion dotierten Halbleiterschicht aufgebaut. Auf diesem Eingangswiderstand ist der Anschlußbereich ausgebildet. Damit kann die gesamte Layout-Fläche stärker verringert werden/ als wenn der Eingangswiderstand und der Anschlußbereich getrennt angeordnet sind. Die Halbleitervorrichtung kann daher in extrem hoch integrierter Form ausgeführt werden.(1) The input resistance of a gate protection circuit is off a semiconductor layer doped by means of diffusion. The connection area is on this input resistance educated. This means that the entire layout area can be reduced more than if the input resistance and the connection area are arranged separately. The semiconductor device can therefore be extremely highly integrated Form to be executed.

(2) Der Anschlußbereich ist auf einem dicken Feldoxidfilm auf der dotierten Halbleiter-Diffusionsschicht ausgebildet, so daß der Anschlußbereich eben ist, wodurch ein gutes Bonden für einen Draht oder ähnliches ermöglicht wird.(2) The connection area is formed on a thick field oxide film on the doped semiconductor diffusion layer, so that the connection area is flat, thereby enabling good bonding for a wire or the like.

(3) Die Bildung der diffusionsdotierten Halbleiterschicht und des Anschlußbereichs kann unter Anwendung der Standardschritte für die Herstellung von MOS-Transistoren erfolgen, womit eine Komplizierung des Herstellungsprozesses vermieden und eine einfache Herstellung ermöglicht wird.(3) The formation of the diffusion-doped semiconductor layer and the connection region can be carried out using the standard steps for the manufacture of MOS transistors, thus complicating the manufacturing process avoided and simple manufacture is made possible.

Im vorhergehenden wurde die Erfindung im einzelnen unter Bezugnahme auf ein erstes Ausführungsbeispiel beschrieben. Sie ist jedoch in keiner Weise auf dieses Ausführungsbeispiel beschränkt, sondern kann im Rahmen des ihr zugrunde liegenden Erfindungsgedankens vielfältig modifiziert werden. Beispielsweise kann die Vorrichtung einen Aufbau aufweisen, in dem ein η-dotierter Trog in einem p-dotierten Siliziumsubstrat ausgebildet ist. Die Halbleitervorrichtung kann auch einen SOS (Silizium auf Saphir)- oder einen SOI (Silizium auf Isolierfilm) -Aufbau haben. Neben Bor- und Phosphor-Ionen können beliebige Elemente der Gruppen III oder V des Periodensystems als Dotierstoffe verwendet werden, wie z.B. Arsen- oder Antimon-Ionen. Darüberhinaus kann eine elektrisch leitfähige Schicht aus einem Metall mit einem hohen Schmelzpunkt, wie z.B. Platin, Molybdän oder ähnliches, oder aus einem SilizidIn the foregoing, the invention has been described in detail with reference described on a first embodiment. However, it is in no way limited to this exemplary embodiment, but can be modified in many ways within the scope of the underlying inventive concept. For example For example, the device can have a structure in which an η-doped trough is formed in a p-doped silicon substrate is. The semiconductor device can also be an SOS (silicon on sapphire) or an SOI (silicon on insulating film) - Have construction. In addition to boron and phosphorus ions, any elements of groups III or V of the periodic table can be used used as dopants, such as arsenic or antimony ions. In addition, an electrically conductive layer made of a metal with a high melting point, such as e.g. platinum, molybdenum or the like, or from a silicide

— IJ —- IJ -

eines dieser Metalle auf der diffundierten Halbleiterschicht, die einen Source- oder Drain-Bereich eines MOS-Transistors darstellt, oder auf der Oberfläche (obere Oberfläche) der polykristallinen Siliziumschicht vorgesehen werden, die als eine Gate-Elektrode dient, um den Widerstand dieser Bereiche zu verringern. In diesem Fall ist es mit vorliegender Erfindung möglich, einen Eingangs-Schutzwiderstand mit einem gewünschten Widerstandswert innerhalb einer kleinen Fläche auszubilden. one of these metals on the diffused semiconductor layer, which is a source or drain region of a MOS transistor represents, or on the surface (upper surface) of the polycrystalline Silicon layer can be provided which serves as a gate electrode to increase the resistance of these areas to reduce. In this case, the present invention makes it possible to provide an input protective resistor with a desired one Form resistance value within a small area.

In Fig. 7 ist eine alternative Ausführungsform der Erfindung gezeigt, in der Platin-Silizidschichten 50, die auf den Widerstands-Kontaktschichten 27, 28 gebildet sind, Platin-Silizidschichten 52, die auf den Source- und Drain-Bereichen 31 des Transistors QP gebildet sind, und Platin-Silizidschichten 54 Verwendung finden, die auf den Source- und Drain-Bereichen 33 des Transistors QN gebildet sind. Übereinstimmende Elemente sind in Fig» 7 und in Fig. 5 mit denselben Bezugsziffern gekennzeichnet. Die Silizidschichten 50, 52 und 54 mit einem Schicht-Widerstand von 4Ω/Π und einer Dicke von 50 nm können nach einem Selbstjustierungsverfahren hergestellt werden, wie es beispielsweise auf den Seiten 164 und 165 des Artikels "An Optimally Designed Process for Submicrometer MOSFET's" von T. Shibata et al. im IEEE Journal of Solidstate Circuits, Band SC-17, Nr. 2, April 1982, Seiten 161-165, dargestellt ist. Wie in diesem Artikel ausgeführt, erlaubt eine derartige Silizidtechnik vorteilhaft die Verringerung des Widerstands der Source- und Drain-Bereiche, so daß flach diffundierte Source- und Drain-Bereiche verwendet werden können, ohne deren Widerstand so weit zu erhöhen, daß die Leistung des Schaltkreises verschlechtert wird. Neben Pt können auch verschiedene andere Metalle, wie z.B. Mo, W, Ta oder Ti, für die Silizidbildung verwendet werden.Referring to Figure 7, there is an alternative embodiment of the invention shown in the platinum silicide layers 50 that are on top of the resistor contact layers 27, 28 are formed, platinum silicide layers 52, which are on the source and drain regions 31 of the transistor QP are formed, and platinum silicide layers 54 are used on the source and drain regions 33 of the transistor QN are formed. Corresponding elements are identified in FIG. 7 and in FIG. 5 with the same reference numerals. The silicide layers 50, 52 and 54 with a sheet resistance of 4Ω / Π and a thickness of 50 nm can be manufactured using a self-alignment process, as described, for example, on pages 164 and 165 of Article "An Optimally Designed Process for Submicrometer MOSFET's" by T. Shibata et al. in the IEEE Journal of Solidstate Circuits, Vol. SC-17, No. 2, Apr. 1982, pp. 161-165, is shown. As pointed out in this article, such a silicide technique advantageously allows for reduction the resistance of the source and drain regions, so that shallowly diffused source and drain regions are used without increasing their resistance to such an extent that the performance of the circuit is degraded. Besides Pt can various other metals such as Mo, W, Ta or Ti can also be used for the silicide formation.

In der Struktur nach Fig. 7 ist das Silizid nur an den gezeigten Stellen abgeschieden, ohne den Widerstand 21 zu über-In the structure according to FIG. 7, the silicide is deposited only at the points shown without exceeding the resistor 21.

ziehen. Das verhindert die unerwünschte Reduzierung des Widerstandswertes des Widerstands 21 durch das Silizid (wodurch eine entsprechende Erhöhung der Fläche des Widerstands bedingt würde). Gleichzeitig wird jedoch der Wert des Wider-Stands der Source- und Drain-Bereiche sowie der Widerstandskontakte verringert, um die Geschwindigkeit zu maxixnieren.draw. This prevents the undesired reduction in the resistance value of resistor 21 by the silicide (which causes a corresponding increase in the area of the resistor would). At the same time, however, the value of the resistance of the source and drain regions as well as of the resistance contacts becomes decreased to maximize speed.

Ein weiteres wesentliches Merkmal der Anordnung nach Fig. 7 ist die Ausbildung eines SiO2-FiImS 56 über den Gate-Elektroden der jeweiligen Widerstände QP und QN, der als ein seitlieher Wall für den Silizidschritt dient. Dieser SiO2 -FiIm kann entsprechend Fig. 2 des Artikels "Fabrication of High-Performance LDDFET's With Oxide Sidewall-Spacer Technology" von J. Tsang et al. (IEEE Transactions on Electronic Devices, Band ED-29, Nr. 4, April 1982, Seiten 590-596) hergestellt werden. Es ist anzumerken, daß das Silizid auch über der Gate-Elektrode ausgebildet werden kann, indem der SiO2-FiIm geätzt wird, um vor der Silizidbildung die Gate-Elektrode freizulegen.A further essential feature of the arrangement according to FIG. 7 is the formation of a SiO 2 film 56 over the gate electrodes of the respective resistors QP and QN, which serves as a lateral wall for the silicide step. This SiO 2 - FiIm can according to Figure 2 of the article "Fabrication of High-Performance LDDFET's With Oxide sidewall spacers Technology" by J. Tsang et al.. (IEEE Transactions on Electronic Devices, Volume ED-29, No. 4, April 1982, pages 590-596). It should be noted that the silicide can also be formed over the gate electrode by etching the SiO 2 film to expose the gate electrode prior to the silicide formation.

Die vorhergehende Beschreibung bezog sich auf Fälle, in denen die Erfindung auf eine Halbleitervorrichtung mit einem CMOS-Schaltkreis als dem zu schützenden internen Schaltkreis Anwendung findet. Die Erfindung ist jedoch nicht darauf beschränkt, sondern kann auch auf andere Halbleitervorrichtungen mit unterschiedlichen internen Schaltkreisanordnungen An-Wendung finden.The foregoing description has related to cases in which the invention is applied to a semiconductor device having a CMOS circuit as the internal circuit to be protected. However, the invention is not limited to but can also apply to other semiconductor devices having different internal circuit arrangements Find.

Die oben beschriebenen Anordnungen sind Anwendungsbeispiele zur Verdeutlichung des Erfindungsprinzips. Für den Fachmann ist jedoch auf Grundlage des Erfindungsgedankens der Entwurf vielfältiger anderer Anordnungen ohne weiteres möglich.The arrangements described above are application examples to illustrate the principle of the invention. For the professional however, a wide variety of other arrangements can readily be designed based on the concept of the invention.

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Claims (15)

paten.takwa^te . - -.-·.:.;. STREHL SCHÜBEL-HOFF' S'CHULZ 34 447 4 WIDENMAYERSTRASSE 17. D-8000 MÜNCHEN 22 HITACHI, LTD. DEA-26925 7. Dezember 1984 Schutzschaltungsanordnung für eine Halbleitervorrichtunggodparents.takwa ^ te. - -.- ·.:.;. STREHL SCHÜBEL-HOFF 'S'CHULZ 34 447 4 WIDENMAYERSTRASSE 17. D-8000 MUNICH 22 HITACHI, LTD. DEA-26925 December 7, 1984 Protection circuitry for a semiconductor device 1. Halbleitervorrichtung mit einer Schutzschaltung (2, 3), die zwischen einem Eingabe-Anschlußbereich (4; 38) und internen Schaltungselementen (5) eingefügt ist, dadurch gekennz eichnet, daß ein Eingangswiderstand (2) der Schutzschaltung aus einem in einem Halbleitersubstrat (20) eines ersten Leitfähigkeitstyps ausgebildeten, diffundierten Halbleiter-Trogbereich (21) eines zweiten Leitfähigkeitstyps aufgebaut ist, und1. A semiconductor device with a protection circuit (2, 3) between an input terminal area (4; 38) and internal Circuit elements (5) is inserted, thereby marked eichnet that an input resistance (2) of the protective circuit one in a semiconductor substrate (20) of a first conductivity type formed, diffused semiconductor trough region (21) constructed of a second conductivity type is and daß der Eingabe-Anschlußbereich (38) über dem diffundierten Halbleiter-Trogbereich (21) angeordnet ist.that the input terminal area (38) is arranged above the diffused semiconductor trough area (21). 2. Halbleitervorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der diffundierte Halbleiter-Trogbereich (21) zwischen2. The semiconductor device according to claim 1, characterized in that the diffused semiconductor trough region (21) is between 0,5 und 10 μΐη tief ist.0.5 and 10 μΐη deep. 3. Halbleitervorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß über dem diffundierten Halbleiter-Trogbereich (21) ein Feldoxidfilm (22) gebildet ist.3. Semiconductor device according to claim 1 or 2, characterized in that that a field oxide film (22) is formed over the diffused semiconductor trough region (21). 4. Halbleitervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Feldoxidfilm (22) zwischen 0,5 und 2,0 μπι dick ist.4. semiconductor device according to claim 3, characterized in that the field oxide film (22) is between 0.5 and 2.0 μm thick. 5. Halbleitervorrichtung nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß der Eingabe-Anschlußbereich (38) einen auf dem Feldoxidfilm (22) ausgebildeten Metallfilm aufweist.5. Semiconductor device according to claim 3 or 4, characterized in that that the input terminal region (38) has a metal film formed on the field oxide film (22). 6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die internen Schaltungselemente (5) einen im Halbleitersubstrat (20) gebildeten MOS-Schaltkreis mit MOS-Transistoren aufweisen.6. Semiconductor device according to one of claims 1 to 5, characterized in that that the internal circuit elements (5) a MOS circuit formed in the semiconductor substrate (20) with MOS transistors exhibit. 7. Halbleitervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß der MOS-Schaltkreis einen CMOS-Schaltkreis mit einem NMOS-Transistor (QN) und einem PMOS-Transistor (QP) aufweist, deren Gate-Elektroden (30, 32) mit dem Eingangswi-7. The semiconductor device according to claim 6, characterized in that the MOS circuit is a CMOS circuit with a NMOS transistor (QN) and a PMOS transistor (QP), the gate electrodes (30, 32) with the input wi- derstand (21) gekoppelt sind.the stand (21) are coupled. 8. Halbleitervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß einer der PMOS- oder NMOS-Transistoren (QN, QP) in einem zweiten diffundierten Halbleiter-Trogbereich (21A) des zweiten Leitfähigkeitstyps gebildet ist, der gleichzeitig mit dem ersten diffundierten Halbleiter-Trogbereich (21) gebildet wird.8. A semiconductor device according to claim 7, characterized in that one of the PMOS or NMOS transistors (QN, QP) in a second diffused semiconductor trough region (21A) of the second conductivity type being formed simultaneously is formed with the first diffused semiconductor trough region (21). 9. Halbleitervorrichtung nach einem der Ansprüche 6 bis 8,9. Semiconductor device according to one of claims 6 to 8, dadurch gekennzeichnet, daß die Source- und Drain-Bereiche (31, 33) der MOS-Transistoren mit einer Silizidschicht (52, 54) bedeckt sind.characterized in that the source and drain regions (31, 33) of the MOS transistors are covered with a silicide layer (52, 54). 10. Halbleitervorrichtung nach einem der Ansprüche 6 bis 9,10. Semiconductor device according to one of claims 6 till 9, gekennzeichnet durch einen ersten Bereich (27) hoher Dotierstoff-Konzentration vom zweiten Leitfähigkeitstyp, der in dem diffundierten Halbleiter-Trogbereich (21) gebildet ist, um den Eingabe-Anschlußbereich (38) mit dem diffundierten Halbleiter-Trogbereich (21) zu koppeln, und einen zweiten Bereich (28) mit einer hohen Dotierstoff-Konzentration, der in einem anderen Teil des diffundierten Halbleiter-Trogbereichs (21) gebildetcharacterized by a first region (27) of high dopant concentration of the second conductivity type that diffused in the Semiconductor trough region (21) is formed around the input terminal region (38) with the diffused semiconductor trough region (21) to couple, and a second region (28) with a high dopant concentration in another Part of the diffused semiconductor trough region (21) is formed 34U74134U741 ist, um die Gate-Anschlüsse (30, 32) der MOS-Transistoren (QN, QP) mit dem diffundierten Halbleiter-Trogbereich (21) zu koppeln.is to the gate terminals (30, 32) of the MOS transistors (QN, QP) to be coupled to the diffused semiconductor trough region (21). 11. Halbleitervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß die ersten und zweiten Bereiche hoher Dotierstoff-Konzentration (27, 28) mit einem Silizidfilm (50) bedeckt sind.11. The semiconductor device according to claim 10, characterized in that the first and second regions of high dopant concentration (27, 28) are covered with a silicide film (50). 12. Halbleitervorrichtung nach Anspruch 9 oder 11, ο dadurch gekennzeichnet, daß die Silizidfilme (50; 52, 54) in Selbstjustierung mit dem Eeldoxidfilm (22) über dem diffundierten Halbleiter-Trogbereich (21) und/oder einem Feldoxidfilm gebildet sind, der jeden der MOS-Transistoren (QN, QP) umgibt.12. The semiconductor device according to claim 9 or 11, ο characterized in that the silicide films (50; 52, 54) in self-adjustment with the field oxide film (22) are formed over the diffused semiconductor trough region (21) and / or a field oxide film which surrounds each of the MOS transistors (QN, QP). 13. Halbleitervorrichtung nach Anspruch 9» 11 oder 12, dadurch gekennzeichnet, daß die Silizidfilme (50; 52, 54) gleichzeitig auf den Source- und Drain-Bereichen (31, 33) der MOS-Transistoren und/oder auf den ersten und zweiten Bereichen hoher Dotierstoff-Konzentration (27, 28) gebildet werden.13. Semiconductor device according to claim 9 »11 or 12, characterized in that the silicide films (50; 52, 54) are simultaneously on the source and drain regions (31, 33) of the MOS transistors and / or are formed on the first and second regions of high dopant concentration (27, 28). 14. Halbleitervorrichtung nach einem der Ansprüche 3 bis 13, dadurch gekennzeichnet,14. Semiconductor device according to one of claims 3 to 13, characterized, daß der Eingangswiderstand (2) weiterhin einen Halbleiterbereich (25) des zweiten Leitfähigkeitstyps aufweist, der in der Oberfläche des diffundierten Halbleiter-Trogbereichs (21) zwischen diesem Bereich und dem Feldoxidfilm (22) gebildet ist, wobei die Dotierstoff-Konzentration dieses Halbleiterbereichs (25) größer als die des diffundierten Halbleiter-Trogbereichs (21) ist.that the input resistor (2) continues to be a semiconductor area (25) of the second conductivity type found in the surface of the diffused semiconductor trough region (21) is formed between this region and the field oxide film (22), the dopant concentration of this Semiconductor region (25) is larger than that of the diffused semiconductor trough region (21). 15. Halbleitervorrichtung nach einem der Ansprüche 6 bis 14,15. The semiconductor device according to claim 6 up to 14, gekennzeichnet durch Kanalstopperbereiche (26) , die im Halbleitersubstrat (20) angrenzend an die Source- und Drain-Bereiche (31, 33) eines jeden der MOS-Transistoren (QN, QP) gebildet sind und die einen Leitfähigkeitstyp entgegengesetzt dem der angrenzenden Source- und Drain-Bereiche aufweisen.characterized by channel stopper regions (26) which are formed in the semiconductor substrate (20) adjacent to the source and drain regions (31, 33) of each of the MOS transistors (QN, QP) are formed and the a conductivity type opposite to that of the adjacent Have source and drain regions. 1 6. Halbleitervorrichtung nach Anspruch 14 und 15 , dadurch gekennzeichnet, daß die Kanalstopperbereiche (26) gleichzeitig mit dem in der Oberfläche des diffundierten Halbleiter-Trogbereichs (21) gebildeten Halbleiterbereich (25) des zweiten Leitfähigkeitstyps ausgebildet werden.1 6. Semiconductor device according to claim 14 and 15, characterized in that the channel stopper regions (26) simultaneously with the in the second conductivity type semiconductor region (25) formed on the surface of the diffused semiconductor trough region (21) be formed.
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