DE2407195C3

DE2407195C3 - Circuit arrangement for the detection of unipolar direct current characters, in particular for telecommunications systems

Info

Publication number: DE2407195C3
Application number: DE19742407195
Authority: DE
Inventors: Detlev 7000 Stuttgart; Nemecsek Ferenc Dipl.-Ing 7032 Sindelfingen Miericke
Original assignee: Standard Elektrik Lorenz AG
Current assignee: Alcatel Lucent Deutschland AG
Filing date: 1974-02-15
Publication date: 1977-12-01

Description

gewählt ist, worin <x dem Arcus-Sinas des Verhältnisses der Schwellwertamplitude (U_sw) zur Maximalamplitude (Us!) der Störfrequenz und T₅, der Periodendauer der höchsten, zu erwartenden Störfrequenz (z. B. 50 Hz) entspricht, und daß das Zählvolumen jedes Zählers nach der Beziehungis chosen where <x corresponds to the arc sine of the ratio of the threshold amplitude (U _sw ) to the maximum amplitude (Us!) of the interference frequency and T ₅ , the period of the highest expected interference frequency (z. B. 50 Hz), and that the counting volume of each counter according to the relationship

T'T '

gewählt ist, worin T_s,' die Periodendauer der kleinsten zu erwartenden Störfrequenz ist.is chosen, where T _s , 'is the period of the smallest interference frequency to be expected.

3. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß eine Sperrschaltung (F2, 02) vorgesehen ist, die die Zählung der Zähler nur dann freigibt, wenn nach dem Erreichen der Endstellung eines Zählers ein Wechsel des Eingangssignals in bezug auf den SchweLwert erfolgt. 3. Circuit arrangement according to claim 1 or 2, characterized in that a blocking circuit (F2, 02) is provided which only enables the counting of the counters when, after reaching the end position of a counter, there is a change in the input signal with respect to the threshold value .

4. Schaltungsanordnung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Ausgang einer mit dem Leitungssignal gesteuerten Schwellwertschaltung (S) mit dem einen Eingang einer dem ersten Zähler (ZX) vorgeschalteten UND-Schaltung (UX) und dem Sperreingang eines dem zweiten Zähler (Z 2) vorgeschalteten Sperrgatters (U 2) verbunden ist, daß die anderen zwei Eingänge der UND-Schal- (>₀ tung und des Sperrgatters an die Tastquelle (TQ) angeschlossen sind, daß als bistabile Schaltung eine Flip-Flop-Schaltung (FX) verwendet ist, deren dem Einstelleingang entsprechender Ausgang der Zeichenausgang ist, und daß die Ausgänge der Zähler mit den zwei Ausgängen einer ODER-Schaltung (O X) verbunden sind, über deren Ausgang die Zähler rückstellbar sind.4. Circuit arrangement according to claim 1 or 2, characterized in that the output of a threshold value circuit (S) controlled by the line signal with one input of an AND circuit (UX) connected upstream of the first counter (ZX ) and the blocking input of one of the second counter ( Z 2) upstream locking gate (U 2) is connected, that the other two inputs of the AND _{circuit (> 0} device and the locking gate to the touch source (TQ) are connected, that a flip-flop circuit (FX ) is used, whose output corresponding to the setting input is the character output, and that the outputs of the counters are connected to the two outputs of an OR circuit (OX) , via the output of which the counters can be reset.

5. Schaltungsanordnung nach den Ansprüchen 3 und 4, dadurch gekennzeichnet, daß die Sperrschaltung eine zweite Flip-Flop-Schaltung (F2) und eine exklusive ODER-Schaltung (O2) aufweist, deren erster Eingang mit dem Ausgang der Schwellwertschaltung (S), deren zweiter Eingang mit dem Zeichenausgang (A) und deren Ausgang mit dem Einstelleingang der zweiten Flip-Flop-Schaltung (F2) verbunden ist, und daß diese Flip-Flop-Schaltung mit ihrem dem Einstelleingang entsprechenden Ausgang an jeweils einen weiteren Eingang der UND-Schaltung (UX) und des Sperrgatters (U2), mit ihrem Rückstelleingang an den Ausgang der ersten ODfiR-Schaltung (OX) und mit ihrem dem Rückstelleingang entsprechenden Ausgang an die Rückstelleingänge ^ der Zähler angeschlossen ist.5. Circuit arrangement according to claims 3 and 4, characterized in that the blocking circuit has a second flip-flop circuit (F2) and an exclusive OR circuit (O2) , the first input of which with the output of the threshold value circuit (S), whose second input is connected to the character output (A) and the output of which is connected to the setting input of the second flip-flop circuit (F2) , and that this flip-flop circuit with its output corresponding to the setting input is connected to a further input of the AND circuit (UX) and the blocking gate (U2), with their reset input to the output of the first ODfiR circuit (OX) and with their output corresponding to the reset input to the reset inputs ^ of the counter.

Die Erfindung betrifft eine Schaltungsanordnung zur Erkennung von unipolaren Gleichstromzeichen, die auf störspannungsbeeinflußten Leitungen übertragen werden und deren Frequenz kleiner als die kleinste, zu erwartende Störfrequenz ist, insbesondere für Fernmeldeanlagen. The invention relates to a circuit arrangement for the detection of unipolar DC characters which are based on Interference voltage-affected lines are transmitted and their frequency is lower than the smallest, too expected interference frequency, especially for telecommunications systems.

Die zur Übertragung von Gleichstromzeichen verwendeten Leitungen, insbesondere Fernmeldeleitungen, können durch Störspannungen beeinflußt sein. Solche Störspannungen rühren beispielsweise von den Starkstromanlagen der Bahn oder des öffentlichen Netzes her und besitzen dementsprechend eine Frequenz von 16²/3 Hz bzw. 50 Hz. Die Amplitude der Störspannung auf der Übertragungsleitung kann dabei die Amplitude des Gleichstromzeichens weit übersteigen, so daß es möglich ist, daß die Störspannungshalbwellen als Zeichen ausgewertet werden. Damit die Zeichen unabhängig von der Störspannung und der Phasenlage des Zeichens und der Störspannung auswertbar sind, muß die Frequenz der Zeichen kleiner als die kleinste, zu erwartende Störfrequenz sein.The lines used for the transmission of direct current signals, in particular telecommunication lines, can be influenced by interference voltages. Such interference voltages come, for example, from the high-voltage systems of the railway or the public network and accordingly have a frequency of 16 ^2/3 Hz or 50 Hz. The amplitude of the interference voltage on the transmission line can far exceed the amplitude of the DC symbol, so that it is possible is that the interference voltage half-waves are evaluated as characters. So that the characters can be evaluated independently of the interference voltage and the phase position of the character and the interference voltage, the frequency of the characters must be less than the lowest expected interference frequency.

Die Aufgabe der Erfindung ist es, eine Schaltungsanordnung der eingangs genannten Art zu schaffen, die Störspannungen nicht als Zeichen erkennt, die aber die Zeichenerkennung trotz überlagerter Störspannungen zuläßt und die in voll integrierter Technik herstellbar ist und somit nur wenig Platz benötigt. Diese Aufgabe wird gemäß der Erfindung durch die in Anspruch 1 gekennzeichneten Merkmale gelöst.The object of the invention is to provide a circuit arrangement of the type mentioned above, which Interference voltages are not recognized as characters, but the character recognition recognizes it despite superimposed interference voltages and which can be produced in fully integrated technology and thus requires little space. This task will solved according to the invention by the features characterized in claim 1.

Um mit einer möglichst geringen Anzahl von Zählstufen auskommen zu können, schlägt die Erfindung die im Anspruch 2 gekennzeichnete Bemessungsregel vor. In order to be able to manage with the smallest possible number of counting stages, the invention proposes the design rule characterized in claim 2.

Gemäß der im Anspruch 3 gekennzeichneten Weiterbildung der Erfindung wird das Problem gelöst, die Fehler nur in Zeiträumen arbeiten zu lassen, die für die Funktion der Zeichenerkennung notwendig sind, um so die Lebensdauer der Zähler zu erhöhen.According to the further development of the invention characterized in claim 3, the problem is solved to let the errors work only in periods of time that are necessary for the function of the character recognition thus increasing the service life of the counter.

Die Erfindung wird nun anhand zweier Ausführungsbeispiele näher erläutert. Es zeigl; The invention will now be explained in more detail using two exemplary embodiments. It shows;

F i g. 1 eine vereinfachte Schaltungsanordnung zui Erkennung von unipolaren Gleichstromzeichen gernät der Erfindung,F i g. 1 shows a simplified circuit arrangement for the recognition of unipolar DC characters the invention,

F i g. 2 die Schaltungsanordnung nach F i g. 1, die un eine Sperrschaltung erweitert ist und die Schwellwert schaltung im einzelnen wiedergibt,F i g. 2 shows the circuit arrangement according to FIG. 1, which is expanded un a blocking circuit and the threshold value circuit reproduces in detail,

Fie 3a bis f den Ablauf der Zeichenerkennung an jestimmten Schaltungspunkten in F ig. 2 ohne Störspannungen,FIGS. 3a to f show the character recognition process certain circuit points in Fig. 2 without interference voltages,

Fig 4a bis f den Ablauf der Zeichenerkennung an bestimmten Schaltungspunkten in F i g. 2 mit Störspannungen und4a to f show the sequence of character recognition certain circuit points in FIG. 2 with interference voltages and

ρ ig. 5 eine Störspannungswelle zur Ableitung derρ ig. 5 an interference voltage wave for deriving the

Bemessungsregel.Design rule.

Die Schaltungsanordnung in Fig. 1 weist einen Sienaleingang E auf, der an die nicht dargestellte Übertragungsleitung und an eine Schwellwertschaltung 5 angeschlossen ist Der Ausgang dieser Schwellwertschaltung ist mit dem einen Eingang einer einem ersten Zähler Zl vorgeschalteten UND-Schaltung Ui und dem Sperreingang eines einem zweiten Zähler Z 2 vorgeschalteten Sperrgatters öl verbunden. Die anderen zwei Eingänge der UND-Schaltung und des Sperrgatters sind an eine Taktquelle 7TQ angeschlossen. Der Ausgang des Zählers Zl ist an den Einstelleingang einer Flip-Flop-Schaltung Fl und an den einen Eingang einer ODER-Schaltung O1 angeschlossen, während der Ausgang des Zählers Z 2 mit dem Rückstelleingang der Flip-Flop-Schaltung Fl und dem anderen Eingang der ODER-Schaltung O1 verbunden ist Der Ausgang der ODER-Schaltung Oi ist mit den Rückstelleingängen der Zähler Zl und Z 2 gekoppelt. Der dem Einstelleingang entsprechende Ausgang der Flip-Flop-Schaltung Fi bildet den Zeichenausgang A der Schaltungsanordnung. The circuit arrangement in Fig. 1 has a Sienaleingang E, which is connected to the unillustrated transmission line and to a threshold circuit 5, the output of this threshold circuit is connected to one input of a first counter Zl upstream AND circuit Ui and the blocking input of a second Counter Z 2 upstream locking gate oil connected. The other two inputs of the AND circuit and the locking gate are connected to a clock source 7TQ. The output of the counter Zl is connected to the setting input of a flip-flop circuit Fl and to one input of an OR circuit O1, while the output of the counter Z 2 is connected to the reset input of the flip-flop circuit Fl and the other input of the OR circuit O1 is connected. The output of OR circuit Oi is coupled to the reset inputs of counters Zl and Z 2. The output of the flip-flop circuit Fi corresponding to the setting input forms the character output A of the circuit arrangement.

Die Schwellwertschaltung 5 ist mit einer elektrischen Schwelle versehen. Während des Vorhandenseins von über dem Schwellwert liegenden Eingangssignalteilen der einen Polarität erscheint am Ausgang der Schwellwertschaltung 5 eine logische 1, während dort beim Vorhandensein von unter dem Schwellwert liegenden Eingangssignalteilen der einen Polarität und gegebenenfalls der anderen Polarität eine logische 0 auftritt. Im folgenden sei angenommen, daß die zu übertragenden Zeichen positive Spannungswerte haben und daß die Schwellwertschaltung 5 eine positive Schwelle hat, die zwischen dem Wert 0 und der Zeichenspannung liegt. Die mit den Zählern Z1, Z2 und der Taktquelle TQ gebildete Zeitmeßeinrichtung ist so ausgebildet, daß die Dauer der Signalteile jeweils bis zu einer Dauer abgemessen werden kann, die der Dauer der Halbwelle der kleinsten, zu erwartenden Störfrequenz entspricht oder ihr zumindestens angenähert ist. Beträgt beispielsweise die kleinste, zu erwartende Störfrequenz I6V3 Hz, so beträgt die mit jedem Zähler abzumessende Dauer 30 ms (oder etwa 30 ms). Diese Dauer kann beispielsweise dadurch erfaßt werden, daß jedem Zähler das Zählvolumen 30 und der Taktquelle eine derartige Ausbildung gegeben wird, daß sie jede Millisekunde einen Taktimpuls liefertThe threshold value circuit 5 is provided with an electrical threshold. During the presence of input signal parts of one polarity that are above the threshold value, a logic 1 appears at the output of the threshold circuit 5, while there, when input signal parts of one polarity and possibly the other polarity are present that are below the threshold value, a logic 0 occurs. In the following it is assumed that the characters to be transmitted have positive voltage values and that the threshold value circuit 5 has a positive threshold which lies between the value 0 and the character voltage. The time measuring device formed by counters Z1, Z2 and clock source TQ is designed so that the duration of the signal parts can be measured up to a duration which corresponds to the duration of the half-wave of the lowest expected interference frequency or is at least approximate. For example, if the lowest interference frequency to be expected is I6V3 Hz, the duration to be measured with each counter is 30 ms (or approx. 30 ms). This duration can be recorded, for example, in that each counter is given the counting volume 30 and the clock source is given such a design that it supplies a clock pulse every millisecond

Liegt nun am Eingang E ein Zeichen vor, so wird durch das 1-Ausgangssignal der Schwellwertschaltung die UND-Schaltung U1 so vorbereitet, daß die Taktimpulse sie durchlaufen und vom Zähler Z1 gezählt werden können. Erreicht der Zähler Zl seine Endstellung 30, so gibt er ein 1-Signal ab, das die Flip-Flop-Schaltung Fl so einstellt, daß am Ausgang A ebenfalls ein 1-Signal erscheint. Über die ODER-Schaltung Oi bewirkt das 1 -Signa! des Zählers Zi die Rückstellung des Zählers Zl. Der Zähler Zl beginnt dann von neuem zu zählen. Diese Vorgänge setzen sich fort, solange das Zeichen am Eingang E vorhanden ist, wobei der Zustand der Flip-Flop-Schaltung Fl nicht geändert wird.If there is a character at the input E , the AND circuit U1 is prepared by the 1 output signal of the threshold value circuit so that the clock pulses pass through it and can be counted by the counter Z1. When the counter Zl reaches its end position 30, it emits a 1-signal which sets the flip-flop circuit Fl so that a 1-signal also appears at the output A. The 1 signal via the OR circuit Oi! of the counter Zi the resetting of the counter Zl. The counter Zl then starts counting again. These processes continue as long as the character is present at the input E , the state of the flip-flop circuit Fl is not changed.

Liegt am Eingang E eine Zeichenpause vor, so wird durch das 0-Ausgangssigna! dei Schwellwertschaltung S die UND-Schaltung Ui gesperrt und das Sperrgatter U 2 so vorbereitet, daß die Taktimpulse sie durchlaufen und vom Zähler Z 2 gezählt werden können. Erreicht der Zähler Z 2 seine Endstellung 30, so gibt er ein 1-Signal ab, das die Flip-Flop-Schaltung Fl zurückstellt, so daß am Ausgang A ein 0-Signal erscheint Über die ODER-Schaltung Ol bewirkt das 1-Signal des Zählers Z 2 die Rückstellung des Zählers Z 2. Der Zähler Z 2 beginnt dann von neuem zu zählen. Diese Vorgänge setzen sich fort, solange am Eingang feine Zeichenpause vorhanden ist, wobei der Zustand der Flip-Flop-Schaltung Fl nicht geändert wird.If there is a pause at input E , the 0 output signal! dei threshold circuit S, the AND circuit Ui is blocked and the blocking gate U 2 is prepared so that the clock pulses pass through them and can be counted by the counter Z 2. When the counter Z 2 reaches its end position 30, it emits a 1-signal which resets the flip-flop circuit Fl so that a 0-signal appears at the output A Counter Z 2 resets the counter Z 2. The counter Z 2 then starts counting again. These processes continue as long as there is a fine pause between characters at the input, the state of the flip-flop circuit F1 not being changed.

Liegt am Eingang £ allein eine Störwechselspannung vor, so kann der Zähler Z1 nie bis zu seinem Endwert zählen, weil aufgrund der Schwelle die über dem Schwellwert liegenden Signalteile in ihrer Dauer immer kleiner als die unter dem Schwellwert liegenden Signalteile sind. Daher wird immer zuerst der Zähler Z 2 seine Endstellung erreichen, der dabei jeweils die Rückstellung beider Zähler Zi, ZT. bewirkt und die Flip-Flop-Schaltung Fl im Ruhezustand hältIf there is only an interfering alternating voltage at the input £, the counter Z1 can never count up to its final value because, due to the threshold, the signal parts above the threshold value are always shorter in duration than the signal parts below the threshold value. Therefore, the counter Z 2 will always reach its end position first, which resets both counters Zi, ZT. causes and the flip-flop circuit Fl holds in the idle state

Eine Erkennung eines Zeichens gelingt ebenfalls, wenn die Zeichenspannung durch eine Störwechselspannung überlagert ist. Dieser Fall wird jedoch erst in Verbindung mit F i g. 2 näher erläutert.A character can also be recognized if the character voltage is caused by an interfering alternating voltage is superimposed. However, this case will only be discussed in connection with FIG. 2 explained in more detail.

Die Schaltungsanordnung in F i g. 2 stellt eine Erweiterung der Schaltungsanordnung nach F i g. 1 dar. Hinzu kommt eine Sperrschaltung, die aus einer zweiten Flip-Flop-Schaltung F2, einer exklusiven ODER-Schaltung 02 und jeweils einem weiteren Eingang der UND-Schaltung Ui und des Sperrgatters 1/2 besteht.The circuit arrangement in FIG. 2 represents an extension of the circuit arrangement according to FIG. 1. In addition, there is a blocking circuit which consists of a second flip-flop circuit F2, an exclusive OR circuit 02 and a further input of the AND circuit Ui and the blocking gate 1/2.

Die aus zwei Sperrgattern und einer ODER-Schaltung zusammengesetzte exklusive ODER-Schaltung O2 ist mit ihrem einen Eingang an den Ausgang C der Schwellwertschaltung 5, mit ihrem zweiten Eingang an den Zeichenausgang A und mit ihrem Ausgang an den Einstelleingang der Flip-Flop-Schaltung F2 angeschlossen. Der diesem Einstelleingang entsprechender Ausgang D der Flip-Flop-Schaltung F2 ist mit den zusätzlichen Eingängen der UND-Schaltung Ui und des Sperrgatters U 2 verbunden. Die Flip-Flop-Schaltung F2 ist ferner mit ihrem Rückstelleingang an den Ausgang der ODER-Schaltung Ol und mit ihrem diesem Rückstelleingang entsprechenden Ausgang an die Rückstelleingänge R der Zähler Zl, Z2 angeschlossen. The exclusive OR circuit O2, which is composed of two blocking gates and an OR circuit, has one input at the output C of the threshold value circuit 5, with its second input at the character output A and with its output at the setting input of the flip-flop circuit F2 connected. The output D of the flip-flop circuit F2 corresponding to this setting input is connected to the additional inputs of the AND circuit Ui and the blocking gate U 2 . The reset input of the flip-flop circuit F2 is also connected to the output of the OR circuit O1 and with its output corresponding to this reset input to the reset inputs R of the counters Z1, Z2.

Die F i g. 2 zeigt auch ein Ausführungsbeispiel für die Schwellwertschaltung S. Zwischen der Masse- oder Erdklemme und dem Eingang E ist ein aus zwei Widerständen Wi, W2 bestehender Spannungsteiler angeordnet, dessen Abgriff über eine Zenerdiode Z mit der Basis eines npn-Transistors T verbunden ist. Dieser Transistor ist mit seinem Emitter an die Masseklemme und mit seinem Kollektor über einen Arbeitswiderstand W 3 an eine positives Betriebspotentiai U führende Klemme angeschlossen. Die Zenerdiode Z möge beispielsweise eine Zenerspannung von 5 V haben; die Zeichenamplitude kann 10 V betragen, während die Spitzenamplitude der Störspannung zu 20 V angenommen sei. Hat die Spannung am Eingang Eeinen solchen Wert, daß der Schwellwert von 5 V überschritten wird, so wird der Transistor T leitend. Am Ausgang C tritt dabei (etwa) Massepotential auf, das hier den logischen 1-Zustand darstellen soll. Beim Unterschreiten des Schwellwertes wird der Transistor T gesperrt. Am Ausgang Ctritt dabei (etwa) das positive Betriebspoten-The F i g. 2 also shows an exemplary embodiment for the threshold value circuit S. A voltage divider consisting of two resistors Wi, W2 is arranged between the ground or earth terminal and the input E , the tap of which is connected to the base of an npn transistor T via a Zener diode Z. This transistor has its emitter connected to the ground terminal and its collector connected to a terminal carrying positive operating potential U via a load resistor W 3. The Zener diode Z may, for example, have a Zener voltage of 5 V; the character amplitude can be 10 V, while the peak amplitude of the interference voltage is assumed to be 20 V. If the voltage at the input E has such a value that the threshold value of 5 V is exceeded, the transistor T becomes conductive. At output C (approximately) ground potential occurs, which is supposed to represent the logical 1 state here. If the value falls below the threshold, the transistor T is blocked. At the output C there is (roughly) the positive operating potential

tial U auf, das hier als logischer O-Zustand gelten soll. In analoger Weise können selbstverständlich auch negative Zeichen über eine dementsprechend ausgebildete Schwellwertschaltung geleitet werden.tial U , which should apply here as a logical O-state. In an analogous manner, negative characters can of course also be passed through a correspondingly designed threshold value circuit.

Zum besseren Verständnis der Arbeitsweise der Schaltungsanordnung in F i g. 2 dienen die F i g. 4 und 5. In Fig.3a sind am Eingang Eeintreffende Zeichenimpulse ohne Störspannungen gezeigt, wobei die gestrichelte Linie den Schwellwert U_sw darstellt. In den Fig.3b, 3c und 3f sind die Zustände an den Schaltungspunkten C, D, A gezeigt, während die F i g. 3d, 3e die Taktimpulse an den Eingängen der Zähler Z1, Z2 zeigen. Die senkrechten Pfeile in F i g. 3Γ kennzeichnen die Zeitpunkte der Zählerrückstellungen.For a better understanding of the operation of the circuit arrangement in FIG. 2 serve the F i g. 4 and 5. In FIG. 3a, character pulses arriving at input E are shown without interference voltages, the dashed line representing the threshold value U _sw . In FIGS. 3b, 3c and 3f the states at the circuit points C, D, A are shown, while the FIG. 3d, 3e show the clock pulses at the inputs of the counters Z1, Z2. The vertical arrows in FIG. 3Γ indicate the times when the meter is reset.

Zu Beginn des ersten Zeichens tritt am Ausgang Cder 1 -Zustand auf, der über die exklusive ODER-SchaltungAt the beginning of the first character, the 1 state occurs at output C, which is generated via the exclusive OR circuit

0 2 die Einstellung der Flip-Flop-Schaltung F2 nach sich zieht, so daß am Ausgang D ebenfalls der 1-Zustand auftritt. Die von Taktquelle TQ kommenden Taktimpulse können somit vom Zähler Z1 gezählt werden. Es sei wieder angenommen, daß die niedrigste, zu erwartende Störfrequenz 16²/3 Hz ist, die Dauer der Störspannungshalbwelle damit 30 ms beträgt, das Zählvolumen der Zähler Zl, Z2 jeweils 30 Zählschritte umfaßt und die Taktquelle TQ jede Millisekunde einen Impuls abgibt. Der Zähler Zl erreicht daher beim 30ten Taktimpuls seine Endstellung und stellt die Flip-Flop-Schaltung Fl ein, so daß am Ausgang A der 1-Zustand erscheint. Da beide Eingänge der exklusiven ODER-Schaltung O 2 nun den 1-Zustand aufweisen, tritt am Ausgang dieser ODER-Schaltung der O-Zustand auf. Gleichzeitig stellt der Zähler Zl über die ODER-Schaltung Ol die Flip-Flop-Schaltung F2 zurück, so daß einerseits der Zähler Zl zurückgestellt wird und andererseits die UND-Schaltung LM und das Sperrgatter U2 gesperrt werden. Beide Zähler bleiben für die weitere Dauer des Zeichens im Ruhezustand. 0 2 entails the setting of the flip-flop circuit F2, so that the 1 state also occurs at output D. The clock pulses coming from the clock source TQ can thus be counted by the counter Z1. It is again assumed that the lowest expected interference frequency is 16 ^2/3 Hz, the duration of the interference voltage half-wave is 30 ms, the counting volume of the counters Z1, Z2 comprises 30 counting steps and the clock source TQ emits a pulse every millisecond. The counter Zl therefore reaches its end position at the 30th clock pulse and sets the flip-flop circuit Fl so that the 1 state appears at the output A. Since both inputs of the exclusive OR circuit O 2 now have the 1 state, the 0 state occurs at the output of this OR circuit. At the same time, the counter Zl resets the flip-flop circuit F2 via the OR circuit Ol, so that on the one hand the counter Zl is reset and on the other hand the AND circuit LM and the blocking gate U2 are blocked. Both counters remain in the idle state for the further duration of the character.

Am Ende des ersten Zeichens wird wieder über die exklusive ODER-Schaltung O 2 die Flip-Flop-Schaltung F2 eingestellt, so daß am Ausgang D wieder der 1-Zustand erscheint. Nun werden die Taktimpulse vom Zähler Z2 gezählt, der nach Zählung des 30ten Taktimpulses die Flip-Flop-Schaltung Fl zurückstellt, so daß am Ausgang A der O-Zustand auftritt und damit das Einstellpotential am Einstelleingang der Flip-Flop-Schaltung F2 fortgenommen wird. Gleichzeitig stellt der Zähler Z2 über die ODER-Schaltung Ol die Flip-Flop-Schaltung F2 zurück, so daß der Zähler Z2 zurückgestellt wird und infolge des O-Zustands am Ausgang D weitere Zählvorgängc für die weitere Dauer der Zeächenpausen unterbleiben.At the end of the first character, the flip-flop circuit F2 is set again via the exclusive OR circuit O 2 , so that the 1 state appears again at the output D. The clock pulses are now counted by the counter Z2, which resets the flip-flop circuit Fl after counting the 30th clock pulse, so that the 0 state occurs at output A and the setting potential at the setting input of the flip-flop circuit F2 is removed. At the same time, the counter Z2 resets the flip-flop circuit F2 via the OR circuit O1, so that the counter Z2 is reset and, as a result of the 0 state at the output D, further counting processes are omitted for the further duration of the time pauses.

Weitere Zeichen und -pausen werden in entsprechender Weise erkannt.Further characters and pauses are recognized in a corresponding manner.

Die Fig.4 zeigt die Zustände an denselben Punkten wie in Fig. 3 für den Fall, daß dem Zeichen eine Störspannung überlagert ist. Es ist nur ein Zeichen in F i g. 4a angedeutet, um auch zu zeigen, daß in der dem Zeichen folgenden längeren Pause die Störspannung nicht als Zeichen erkannt wird.Figure 4 shows the states at the same points as in Fig. 3 for the case that a noise voltage is superimposed on the character. It's just a sign in F i g. 4a indicated to also show that in the longer pause following the character, the interference voltage is not recognized as a character.

Ebenso wie im Falle der F i g. 3 beginnt der Zähler Z 1 beim Überschreiten des Schwellwerles i./,«. zu zählen. Dieser Zähler erreicht seine Endstellung, stellt die Flip-Flop-Schaltung Fl ein und sich selbst über die Schaltungen 01, F2 zurück. Unterschreitet die Spannung am Eingang Eden Schwellwerk so wird dieAs in the case of FIG. 3, the counter Z 1 begins when the threshold i. /, «Is exceeded. to count. This counter reaches its end position, sets the flip-flop circuit Fl and resets itself via the circuits 0 1, F2. If the voltage at the Eden Schwellwerk input falls below the

1 -lip-Mop-Schaltung F2 über die exklusive ODER-Schaltung O 2 wieder eingestellt, so daß nun der Zähler /2 die Taktimpulse zählt. Dieser zählt jedoch nur bis zum 24ten Zählschritt, da dann die Spannung am Eingang E den Schwellwert wieder übersteigt und die Sperrschaltung U2 gesperrt wird. Von diesem Zeitpunkt an werden die Taktimpulse wieder vom Zähler Zl gezählt, der im folgenden seine Endstellung erreichen möge und damit die Rückstellung beider Zähler veranlaßt.1 -lip-mop circuit F2 is set again via the exclusive OR circuit O 2, so that the counter / 2 now counts the clock pulses. However, this only counts up to the 24th counting step, since the voltage at input E then exceeds the threshold value again and the blocking circuit U 2 is blocked. From this point in time on, the clock pulses are counted again by the counter Zl, which should subsequently reach its end position and thus cause both counters to be reset.

Bei der nun folgenden Erkennung der Zeichenpause, in der nur noch die Störspannung vorhanden ist, zähltIn the following recognition of the pause between characters, in which only the interference voltage is present, counts

ίο der Zähler Z2 die Taktimpulse innerhalb derjenigen Signalteile, die unterhalb des Schwellwertes liegen. Der Zähler Z 2 erreicht seine Endstellung und stellt die Flip-Flop-Schaltung F1 zurück, so daß am Ausgang A der O-Zustand auftritt. Beim folgenden Überschreitenίο the counter Z2 the clock pulses within those signal parts that are below the threshold value. The counter Z 2 reaches its end position and resets the flip-flop circuit F1, so that the 0 state occurs at output A. At the next exceeding

is des Schwellwertes beginnt wieder der Zähler Zl zu zählen. Aufgrund des Schwellwertes gelingt die Zählung nur bis vom Wert 24, worauf der Zähler Z2 wieder bis 30 zählt, usw. Es ist erkennbar, daß in solchen Zeiten, in denen nur die Störspannung vorhanden ist, immer nur der Zähler Z2 seine Endstellung erreicht und dann beide Zähler zurückstellt, so daß am Ausgang A der O-Zustand erhalten bleibt.When the threshold value is reached, the counter Zl begins to count again. Due to the threshold value, the counting succeeds only up to the value 24, whereupon the counter Z2 counts again to 30, etc. It can be seen that in times when only the interference voltage is present, only the counter Z2 ever reaches its end position and then resets both counters so that output A remains in the 0 state.

Das Zählvolumen des Zählers Z1, Z 2 ist jeweils zu 30 angenommen worden. Zweckmäßigerweise wird man jedoch einen Binärzähler mit fünf Stufen einsetzen, so daß die Endstellung jedes Zählers den Dezimaiwert 32 hat. Auch mit diesem Wert und einem 1-ms-Takt gelingt eine richtige Zeichenerkennung unter den sonstigen Bedingungen der Ausführungsbeispiele.The counting volume of the counter Z 1, Z 2 has been assumed to be 30 in each case. However, it is expedient to use a binary counter with five stages, so that the end position of each counter has the decimal value 32. Correct character recognition under the other conditions of the exemplary embodiments is also possible with this value and a 1 ms cycle.

Es ist möglich, eine niedrigere Taktfrequenz und eine kleinere Anzahl von Zählerstufen zu verwenden. Mit Hilfe der Fig.5 soll die Bemessungsregel für die notwendige Taktfrequenz und die notwendige Anzah! der Zählerstufen abgeleitet werden. Es ist eine Sinuswelle der Störwechselspannung mit der Spitzen amplitude U_s! und der Periodendauer T₁. dargestellt Eingetragen ist auch der Schwellwert U_sw der Schwell wertschaltung 5. Der erste Schnittpunkt der Sinuswelk mit dem Schwellwert U_su- tritt beim Winkel α auf. Die Periode T₁ der Taktfrequenz soll beim Winkel 2« beendet sein. Aus F i g. 5 ist zu erkennen, daß sichIt is possible to use a lower clock frequency and a smaller number of counter stages. With the help of Fig. 5, the dimensioning rule for the necessary clock frequency and the necessary number! of the counter levels can be derived. It is a sine wave of the interfering alternating voltage with the peak amplitude U _s! and the period T ₁ . Also shown is the threshold value U _sw of the threshold value circuit 5. The first point of intersection of the sinusoid with the threshold value U _su - occurs at the angle α. The period T _{1 of} the clock frequency should end at angle 2 «. From Fig. 5 can be seen that

verhält, d. h..behaves, d. H..

= -⁷^-: 180= - ⁷ ^ -: 180

180180

wobei für T₁, die Periodendauer der höchsten, ζ erwartenden Störfrequenz einzusetzen ist. Aus Fig. ist ebenfalls erkennbar, daß sich U_SK ·. l/_M = sin« : sin 90 verhält. Demnach istwhere for T ₁ , the period of the highest, ζ expected interference frequency is to be used. From Fig. It can also be seen that U _SK ·. l / _M = sin «: sin 90 behaves. So is

λ — ;irc sin "''
cn Das Zählvolumen η ergibt sich zuλ -; irc sin "''
cn The counting volume η results from

wobei für Γ,,' die niedrigste, zu erwartende Störfr qucnz zugrunde zu legen ist. Für die vorher angcnor mcncn Werte von U,».= 5V, L/.,, = 20 V, und eil höchste Störfrequenz von 50 Hz mit einer I'eriodemkiwhere for Γ ,, 'the lowest expected interference frequency qucnz is to be taken as a basis. For the previously mentioned mcncn values of U, ». = 5V, L /. ,, = 20 V, and eil highest interference frequency of 50 Hz with a periodemki

er von 7₅, = 20 ms ergibt sich eine Taktfrequenz von Frequenz von 16-/3 Hz besteht, dann ergibt sich für diehe of 7 ₅ = 20 ms results in a clock frequency of 16- / 3 Hz, then results for the

/■, = 621 Hz; das Zählvolumen eines Zählers beträgt, Taktfrequenz analog zum obigen Beispiel Z¹, = 200 Hz./ ■, = 621 Hz; the counting volume of a counter is, clock frequency analogous to the above example Z ¹ , = 200 Hz.

wenn die niedrigste Störfrequenz zu 16²/3 Hz angenom- Das Zählvolumen beträgt dann, wie in F i g. 5 angedeu-if the lowest interference frequency is ^{assumed to be 16 2/3} Hz, the counting volume is then, as in FIG. 5 indicated

men wird, π-18,6. tet ist.n = ^W = 6.men becomes, π-18.6. tet is. n = ^W = 6.

Wenn die Störung nur aus einer Störspannung mit der ^ ■>If the disturbance consists only of an interference voltage with the ^ ■>

Hierzu 3 BIaU ZeidiiniimenFor this 3 BIaU Zeidiiniimen

Claims

Patent claims:

1. Circuit arrangement for the detection of unipolar direct current characters which are transmitted on lines affected by interference and whose frequency is less than the smallest, expected interference frequency, in particular for telecommunications systems, characterized in that by means of a clock source (TQ) ι ο controlled first counter ( ZX) the signal parts of one polarity lying above a specified threshold value (Usw) and, by means of a second counter (Z 2) controlled by the clock source, the signal parts of one polarity lying below the threshold value and, if necessary, the signal parts of the other polarity in their duration up to one Value can be measured which corresponds to or at least approximates the duration (30 ms) of the half-wave of the lowest interference frequency (I6V3 Hz), and that when one or the other counter reaches the end position corresponding to this value, both counters are reset on the one hand and by the first counter (ZX) a bi stable circuit (FX) is set or this circuit (FX) is reset by the second counter (Z 2).

2. Circuit arrangement according to claim 1, characterized in that the clock frequency of the clock source (TQ) according to the relationship

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