CN108922888B - 一种功率器件的终端结构及其制作方法 - Google Patents
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Abstract
本发明公开了一种功率器件的终端结构及其制作方法，涉及半导体技术领域，制作得到的功率器件的终端结构在外延层中形成有环区，在环区右侧，也即芯片外侧的表面形成有浅结，使得主结加高压时，其耗尽区将向芯片外侧扩展，当扩展到浅结时，指向表面的电力线会被浅结向芯片外侧扩展，这就分摊了原本集中于芯片表面的电力线，环区相比于常规的场限环耐压能力大幅增强，可以实现在较小的终端面积的情况下达到较高的耐压，从而最大化分压环的作用，减少分压环面积，从而降低芯片面积，提高器件性能，同时，浅结的形成不需要单独的工艺，可与有源区的制作同步工艺完成，大幅降低工艺难度，降低器件成本。
Description
技术领域
本发明涉及半导体技术领域，尤其是一种功率器件的终端结构及其制作方法。
背景技术
功率器件最重要的性能就是阻断高压，器件经过设计可以在PN结、金属-半导体接触、MOS界面的耗尽层上承受高压，随着外加电压的增大，耗尽层电场强度也会增大，最终超过材料极限出现雪崩击穿。在器件边缘耗尽区电场曲率增大，会导致电场强度比管芯内部大，在电压升高的过程中管芯边缘会早于管芯内部出现雪崩击穿。请参考图1示出的器件各区域位置的示意图，其中：11-划片槽，12-截止环，13-分压区域，14-有源区(元胞区)。如图1所示，为了最大化器件的性能，需要在器件边缘设计分压区域13，减少有源区14边缘PN结的曲率，使耗尽层横向延伸，增强水平方向的耐压能力，使器件的边缘和内部同时发生击穿。截止环12在分压区域13和划片槽11之间，分布在芯片的最外围，在高可靠性要求和模块封装的器件上是不可缺少的。
场限环技术是目前功率器件中最为普遍采用的分压结构之一，请参考图2示出的采用场限环结构的功率器件的有源区和分压区域的结构示意图，其中：21-N型外延层，22-P+主结，23-P+场限环，24-栅极层，25-多晶栅极，26-介质层，27-环区表面厚氧，28-环区表面金属场板。P+主结与P+场限环的间距、结深、环的宽度及环的个数都会影响到击穿电压的大小，如果间距选取的合适，使得P+主结与P+场限环的电场强度同时达到临界击穿场强，则可以获得最高的击穿电压。一般情况下，击穿电压随着P+场限环的个数的增加而增大，但并非线性增加。同时，P+场限环的个数越多，占用芯片面积越大，为了保证器件良好的耐压表现，通常需要设置较多个数的P+场限环，并且P+场限环之间的间距需要越来越大。以600V产品为例，整个终端区的长度约大于200μm，浪费大量的芯片面积。另外，为了保证单个P+场限环不受表面电荷的影响，还需要设置多晶或金属场板28，工艺难度大。
在场限环技术的基础上，发展了结终端扩展技术，请参考图3示出的采用结终端扩展结构的功率器件的有源区和分压区域的结构示意图，其中，31-P-结终端扩展结，32-P-主结区域，33-器件体区，34-栅极氧化层，35-多晶栅极走线，36-多晶栅极，37-介质层，38-结终端扩展表面厚氧，39-N型外延层。相比于场限环技术，结终端扩展技术可以将终端尺寸大幅降低，同样以600V产品为例，其采用结终端扩展技术时整个终端区的长度约为120μm。但由于P-结终端扩展结31的浓度较低，通常为12次方的注入剂量，因此极易受到表面电荷以及工艺波动的影响，器件可靠性表现极不稳定。
如上所述，无论是采用目前常规的场限环技术还是结终端扩展技术来构成分压结构，都会在一定程度上影响器件性能。
发明内容
本发明人针对上述问题及技术需求，提出了一种功率器件的终端结构及其制作方法，使用本申请公开的制作方法制作得到的功率器件的终端结构在环区的右侧(芯片外侧)增加了浅结，增加了环区的耐压能力，可以在保证耐压能力的同时减小占用面积。
本发明的技术方案如下：
一种功率器件的制作方法，该功率器件包括有源结构和终端结构，该方法包括：
提供第一导电类型离子的衬底，在衬底上生长第一导电类型离子的外延层；
在外延层上制作具有环区注入窗口的氧化层；
进行第二导电类型离子的注入和驱入，通过环区注入窗口在外延层中形成环区；
在终端区制作块状分立的光刻胶层，相邻两个光刻胶层之间的间隙形成为光刻胶打开区，每个光刻胶打开区分别位于一个环区的右侧表面；终端区中的氧化层包括被光刻胶层覆盖的部分以及处于光刻胶打开区中未被光刻胶层覆盖的部分；
在光刻胶层的阻挡下刻蚀去除有源区的所有氧化层以及终端区中处于光刻胶打开区中未被光刻胶层覆盖的氧化层，并去除光刻胶层；
制作第二导电类型离子的多晶硅层并对多晶硅层进行刻蚀，在有源区形成多晶硅栅、在终端区形成分立的多晶硅场板，多晶硅场板呈阶梯型，每个多晶硅场板部分覆盖环区注入窗口并且部分覆盖终端区的氧化层；
进行第二导电类型离子的注入并在有源区的外延层中形成体区注入区；
进行热驱入，体区注入区通过离子驱入形成体区，多晶硅场板内的第二导电类型离子向覆盖的环区的右侧表面扩散并在环区右侧的表面形成第二导电类型离子的浅结；
形成源区、介质层、接触孔和金属层；
其中，第一导电类型离子和第二导电类型离子中一个为N型离子、另一个为P型离子。
其进一步的技术方案为，进行第二导电类型离子的注入和驱入，包括：
以3E15-5E15的剂量、80-120KeV的能量进行离子的注入；
在1100-1200℃范围内进行离子的驱入。
其进一步的技术方案为，相邻两个光刻胶层之间形成的光刻胶打开区的宽度为0.5-1μm。
其进一步的技术方案为，制作第二导电类型离子的多晶硅层，包括：
制作栅极氧化层，并刻蚀去除终端区表面的栅极氧化层；
制作本征多晶硅层，并对本征多晶硅层进行第二导电类型离子的重掺杂注入，形成第二导电类型离子的多晶硅层。
其进一步的技术方案为，对本征多晶硅层进行第二导电类型离子的重掺杂注入，包括：
以1E16-3E16的剂量、50-60KeV的能量进行离子的注入。
其进一步的技术方案为，进行第二导电类型离子的注入并在有源区的外延层中形成体区注入区，包括：
以3E13-6E13的剂量、80-120KeV的能量进行离子的注入。
一种功率器件的终端结构，使用上述制作方法制作而成，该终端结构包括：
第一导电类型离子的衬底；
第一导电类型离子的外延层，外延层设置在衬底上；
第二导电类型离子的环区，环区位于外延层内；
第二导电类型离子的浅结，浅结位于外延层内，且浅结位于环区的右侧的表面；
氧化层，氧化层位于外延层的表面且处于环区右侧的外部，氧化层的左侧与环区的右侧间隔预定距离；
第二导电类型离子的多晶硅场板，多晶硅场板呈阶梯型，多晶硅场板部分覆盖环区注入窗口并且部分覆盖氧化层。
本发明的有益技术效果是：
常规的终端结构沿着器件的表面分布，因此只能在横向上降低主结边缘的电场，这也是场限环技术效率较低的原因，而采用本申请公开的制作方法制作得到的功率器件使用的是一种混合的结终端扩展结构，其在主结及场限环的右侧(芯片外侧)增加了P+浅结，当主结加高压时，其耗尽区将向芯片外侧扩展，当扩展到P+浅结时，指向表面的电力线会被P+浅结向芯片外侧扩展，这就分摊了原本集中于芯片表面的电力线。场限环相比于常规的场限环，耐压能力大幅增强，可以实现在较小的终端面积的情况下达到较高的耐压。这种结构已能够消除表面积累的电场对分压结构的影响，最大化分压环的作用，减少分压环面积，从而降低芯片面积，提高器件性能，降低芯片成本。同时，本申请巧妙的利用了芯片的传统制作流程和工艺，形成的P+浅结不需要单独的工艺形成，可与有源区的制作同步工艺完成，大幅降低工艺难度，降低器件成本。
附图说明
图1是常规的功率器件的结构分区示意图。
图2是常规的采用场限环结构的功率器件的结构示意图。
图3是常规的采用结终端扩展结构的功率器件的结构示意图。
图4是本申请公开的功率器件的制作方法的方法流程图。
图5是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图6是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图7是采用目前常规的制作方法制作功率器件时的工艺示意图。
图8是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图9是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图10是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图11是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图12是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图13是采用本申请公开的制作方法制作功率器件时的工艺示意图。
图14是采用本申请公开的制作方法制作功率器件时的工艺示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种功率器件的终端结构及其制作方法，该功率器件可以划分为有源区和终端区，终端区也即背景技术部分的分压区，从而形成有源结构和终端结构，本申请中功率器件的终端结构采用的是一种混合的结终端扩展结构，请参考图4示出的流程图，制作方法包括如下步骤：
步骤S01，提供第一导电类型离子的衬底40，在衬底40上生长第一导电类型离子的外延层41，第一导电类型离子为N型离子或P型离子，本申请以N型离子为例。
步骤S02，制作氧化层42。在该步骤中，先在外延层41表面淀积一层氧化层，然后再进行光刻刻蚀形成环区注入窗口，从而制作得到具有环区注入窗口的氧化层42，请参考图5。
步骤S03，制作环区43。本步骤进行第二导电类型离子的注入和驱入，当第一导电类型离子为N型离子时，第二导电类型离子为P型离子；当第一导电类型离子为P型离子时，第二导电类型离子为N型离子，在本申请的举例中，为P型离子。本申请中注入的离子为硼(B)离子，以3E15-5E15的剂量、80-120KeV的能量进行离子的注入，然后在1100-1200℃范围内进行离子的驱入，驱入时间根据实际情况而定，离子通过环区注入窗口进行外延层从而在外延层中形成环区43，请参考图6，这里的环区43包括常规场限环结构中的主结和场限环。
步骤S04，制作光刻胶层44，若按照常规工艺制作，则制作得到的光刻胶层会将整个终端区都覆盖，如图7所示，但本申请采用的做法不同，本步骤在终端区制作块状分立的光刻胶层44，如图8所示，每两个相连的光刻胶层44之间存在间隙，该间隙形成为光刻胶打开区，该光刻胶打开区的宽度为0.5-1μm，如图8所示，每个光刻胶打开区分别位于一个环区43的右侧表面，终端区中的氧化层42包括被光刻胶层44覆盖的部分以及处于光刻胶打开区中未被光刻胶层44覆盖的部分。需要说明的是，本申请所指的“右侧”指的是功率器件的芯片的外侧。
步骤S05，做氧化层的刻蚀。本步骤中，在光刻胶层44的阻挡下进行湿法刻蚀，整个有源区都未被光刻胶层44覆盖，因此刻蚀过程中会刻蚀去除有源区的所有氧化层42，终端区中的氧化层42部分被光刻胶层44覆盖、部分未被覆盖，因此终端区中处于光刻胶打开区中未被光刻胶层44覆盖的氧化层42会被刻蚀去除。刻蚀完成后去除光刻胶层44，如图9所示，终端区中的被光刻胶层44覆盖的氧化层42保留，留下的氧化层42位于环区43的右侧的外部，且氧化层42的左侧与环区43的右侧间隔预定距离，该预定距离根据需要设定。
步骤S06，制作栅极氧化层45，并刻蚀去除终端区表面的栅极氧化层45，包括刻蚀去除环区43表面的栅极氧化层45以及环区43与氧化层42之间的预定距离表面的栅极氧化层，请参考图10，栅极氧化层45的厚度800-1200埃之间。
步骤S07，淀积制作一层本征多晶硅层，厚度通常为5000-8000埃之间。对本征多晶硅层进行第二导电类型离子的重掺杂注入，在第二导电类型离子为P型离子时，该步骤通常是以1E16-3E16的剂量、50-60KeV的能量注入硼(B)离子，从而形成第二导电类型离子的多晶硅层46，如图11所示。然后对多晶硅层46进行刻蚀，在有源区形成多晶硅栅、在终端区形成分立的多晶硅场板，请参考图12，多晶硅场板呈阶梯型，每个多晶硅场板部分覆盖环区注入窗口(也即部分覆盖环区43的表面)，并且部分覆盖终端区的氧化层42。
步骤S08，进行第二导电类型离子的注入，在第二导电类型离子为P型离子的例子中，本步骤通常是以3E13-6E13的剂量、80-120KeV的能量注入硼离子。通过离子注入会在有源区的外延层41中形成体区注入区47，请参考图13。由于该步骤中注入的离子的浓度远小于环区43中的离子浓度，因此环区43表面实际上显示不出体区的位置。
步骤S09，做热驱入，驱入温度通常为1100-1150℃之间，驱入时间根据实际情况确定。在驱入时，有源区内的体区注入区47会扩散形成体区。在终端区，环区43表面的多晶硅场板46，由于经过了第二导电类型离子的重掺杂，同时由于环区43与氧化层42之间间隔预定距离，因此，第二导电类型离子也会透过该预定距离向环区43右侧表面扩散，在每一个环区43右侧的表面形成第二导电类型离子的浅结48，也即形成P+浅结，如图14所示。而在有源区，多晶硅栅46下方有栅极氧化层45阻挡，因此在有源区内，多晶硅栅46内的第二导电类型离子无法向下扩散。
步骤S10，按常规工艺制作形成源区、介质层、接触孔和金属层，本申请对此不作赘述。
通过本申请公开的制作方法制作得到的功率器件的部分结构示意图请参考图14，图中未示出有源区的全部结构，本申请重点对该功率的终端结构进行介绍，由图14可以看出，其终端结构包括：
第一导电类型离子的衬底40；
第一导电类型离子的外延层41，外延层41设置在衬底40上；
第二导电类型离子的环区43，环区43位于外延层41内；
第二导电类型离子的浅结48，浅结48位于外延层41内，且浅结48位于环区43的右侧的表面；
氧化层42，氧化层42位于外延层41的表面且处于环区43右侧的外部，氧化层42的左侧与环区43的右侧间隔预定距离，从而得以通过多晶硅场板内的离子扩散形成浅结48；
第二导电类型离子的多晶硅场板46，多晶硅场板46呈阶梯型，多晶硅场板46部分覆盖环区注入窗口并且部分覆盖氧化层42。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。
Claims (7)
1.一种功率器件的制作方法，所述功率器件包括有源结构和终端结构，其特征在于，所述方法包括：
提供第一导电类型离子的衬底，在所述衬底上生长第一导电类型离子的外延层；
在所述外延层上制作具有环区注入窗口的氧化层；
进行第二导电类型离子的注入和驱入，通过所述环区注入窗口在所述外延层中形成环区；
在终端区制作块状分立的光刻胶层，相邻两个光刻胶层之间的间隙形成为光刻胶打开区，每个所述光刻胶打开区分别位于一个环区的右侧表面；终端区中的氧化层包括被所述光刻胶层覆盖的部分以及处于所述光刻胶打开区中未被所述光刻胶层覆盖的部分；
在所述光刻胶层的阻挡下刻蚀去除有源区的所有氧化层以及终端区中处于所述光刻胶打开区中未被所述光刻胶层覆盖的氧化层，并去除所述光刻胶层；
制作第二导电类型离子的多晶硅层并对所述多晶硅层进行刻蚀，在有源区形成多晶硅栅、在终端区形成分立的多晶硅场板，所述多晶硅场板呈阶梯型，每个所述多晶硅场板部分覆盖所述环区注入窗口并且部分覆盖终端区的氧化层；
进行第二导电类型离子的注入并在有源区的外延层中形成体区注入区；
进行热驱入，所述体区注入区通过离子驱入形成体区，所述多晶硅场板内的第二导电类型离子向覆盖的环区的右侧表面扩散并在所述环区右侧的表面形成第二导电类型离子的浅结；
形成源区、介质层、接触孔和金属层；
其中，第一导电类型离子和第二导电类型离子中一个为N型离子、另一个为P型离子。
2.根据权利要求1所述的方法，其特征在于，所述进行第二导电类型离子的注入和驱入，包括：
以3E15-5E15的剂量、80-120KeV的能量进行离子的注入；
在1100-1200℃范围内进行离子的驱入。
3.根据权利要求1所述的方法，其特征在于，相邻两个光刻胶层之间形成的光刻胶打开区的宽度为0.5-1μm。
4.根据权利要求1所述的方法，其特征在于，所述制作第二导电类型离子的多晶硅层，包括：
制作栅极氧化层，并刻蚀去除终端区表面的栅极氧化层；
制作本征多晶硅层，并对所述本征多晶硅层进行第二导电类型离子的重掺杂注入，形成第二导电类型离子的多晶硅层。
5.根据权利要求4所述的方法，其特征在于，所述对所述本征多晶硅层进行第二导电类型离子的重掺杂注入，包括：
以1E16-3E16的剂量、50-60KeV的能量进行离子的注入。
6.根据权利要求1所述的方法，其特征在于，所述进行第二导电类型离子的注入并在有源区的外延层中形成体区注入区，包括：
以3E13-6E13的剂量、80-120KeV的能量进行离子的注入。
7.一种功率器件的终端结构，使用如权利要求1-6任一所述的方法制作而成，其特征在于，所述终端结构包括：
第一导电类型离子的衬底；
第一导电类型离子的外延层，所述外延层设置在所述衬底上；
第二导电类型离子的环区，所述环区位于所述外延层内；
第二导电类型离子的浅结，所述浅结位于所述外延层内，且所述浅结位于所述环区的右侧的表面；
氧化层，所述氧化层位于所述外延层的表面且处于所述环区右侧的外部，所述氧化层的左侧与所述环区的右侧间隔预定距离；
第二导电类型离子的多晶硅场板，所述多晶硅场板呈阶梯型，所述多晶硅场板部分覆盖所述环区注入窗口并且部分覆盖所述氧化层。
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| CN101969069A (zh) * | 2010-08-06 | 2011-02-09 | 浙江大学 | 一种高压功率半导体器件的边缘终端结构 |
| CN103035694A (zh) * | 2012-12-04 | 2013-04-10 | 国网智能电网研究院 | 一种具有终端保护结构的igbt芯片及其制造方法 |
| WO2015062411A1 (zh) * | 2013-10-30 | 2015-05-07 | 无锡华润上华半导体有限公司 | 高压半导体器件、高压半导体器件终端及其制造方法 |
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