WO2026023398A1 - 磁気記憶素子及び磁気記憶装置の書き込み方法 - Google Patents

磁気記憶素子及び磁気記憶装置の書き込み方法

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magnetic
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voltage
magnetic field
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裕康 中山
俊樹 山路
隆行 野▲崎▼
裕志 今村
政功 細見
塁 阪井
豊 肥後
和博 大場
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Sony Semiconductor Solutions Corp
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Sony Semiconductor Solutions Corp
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/20—Spin-polarised current-controlled devices

Definitions

  • This disclosure relates to a magnetic memory element and a method for writing to a magnetic memory device.
  • Magnetoresistive Random Access Memory which uses magnetic memory elements (magnetoresistive elements), has a magnetic tunnel junction structure in which a tunnel barrier layer is sandwiched between two magnetic layers (a memory layer and a reference layer). Magnetic tunnel junction structures are used for data storage because their resistance varies depending on the relative magnetization angle between the memory layer, whose magnetization direction is variable, and the reference layer, whose magnetization direction is invariable. Therefore, the resistance varies depending on whether the relative magnetization direction is parallel or anti-parallel.
  • perpendicular magnetic anisotropy makes magnetic energy most stable in two directions, up and down, and because there is an energy barrier at the angle between them, non-volatile data retention is possible even when the voltage is turned off.
  • V-MRAM Voltage Controlled Magnetic Random Access Memory
  • VCMA Voltage Controlled Magnetic Anisotropy
  • VCMA Voltage Controlled Magnetic Anisotropy
  • This disclosure therefore proposes a new and improved magnetic memory element and magnetic memory device writing method that does not require highly accurate control of the voltage pulse width.
  • a magnetic memory element comprising a first stack including a memory layer formed from a ferromagnetic material, a first fixed layer formed from a ferromagnetic material, a first spacer layer sandwiched between the memory layer and the first fixed layer and antiferromagnetically exchange coupling the memory layer and the first fixed layer, and a tunnel barrier layer formed from a nonmagnetic material and provided on the surface of the memory layer opposite the first spacer layer, wherein the first stack is sandwiched between a first electrode and a second electrode.
  • a writing method for a magnetic memory device including a plurality of magnetic memory elements and a control circuit unit that writes data to the plurality of magnetic memory elements
  • each of the plurality of magnetic memory elements includes a first stack including a memory layer formed from a ferromagnetic material, a first fixed layer formed from a ferromagnetic material, a first spacer layer sandwiched between the memory layer and the first fixed layer and antiferromagnetically exchange coupling the memory layer and the first fixed layer, and a tunnel barrier layer formed from a nonmagnetic material and provided on the surface of the memory layer opposite the first spacer layer, the first stack being sandwiched between a first electrode and a second electrode, and the control circuit unit applying a write voltage to the first electrode and the second electrode of the magnetic memory element of interest.
  • FIG. 1 is a diagram for explaining an example of a write operation of a VC-MRAM according to a conventional technique.
  • FIG. 10 is a diagram showing a formula for the precession period of a VC-MRAM according to the prior art and a graph showing the relationship between the in-plane magnetic field and the precession period. 1 is a graph showing the relationship between the in-plane magnetic field and the precession period of a VC-MRAM according to the prior art.
  • FIG. 10 is a diagram showing the pulse width dependency of the write error rate under various in-plane magnetic field application conditions of a VC-MRAM according to the conventional technology.
  • FIG. 1 is a diagram (part 1) for explaining an overview of a magnetic memory element according to an embodiment of the present disclosure.
  • FIG. 1 is a diagram (part 1) for explaining an overview of a magnetic memory element according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram (part 2) for explaining the outline of a magnetic memory element according to an embodiment of the present disclosure.
  • FIG. 10 is a diagram (part 3) for explaining an overview of a magnetic memory element according to an embodiment of the present disclosure.
  • FIG. 4 is a diagram (part 4) for explaining an overview of a magnetic memory element according to an embodiment of the present disclosure.
  • 1 is a diagram illustrating a configuration example of a magnetic memory element according to an embodiment of the present disclosure.
  • 1A and 1B are diagrams showing the configuration of an SAF-coupled structure made up of two SAF-coupled ferromagnetic layers according to an embodiment;
  • FIG. 10 is a diagram showing a hysteresis loop of an SAF bonded structure according to an example.
  • FIG. 10 is a diagram showing hysteresis loops of SAF bonding structures under various perpendicular magnetic anisotropy conditions obtained by theoretical calculation.
  • FIG. 10 is a diagram showing the shift of the hysteresis loop at each applied voltage in the SAF bonded structure according to the example.
  • FIG. 10 is a diagram illustrating a configuration example of a magnetic memory element according to a first modified example of the embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a magnetic memory element according to a second modification of the embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a magnetic memory element 100 according to a third modification of the embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a magnetic memory element 100 according to a fourth modified example of the embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of a magnetic memory element 100 according to a fifth modified example of the embodiment of the present disclosure.
  • FIG. 1 is a diagram illustrating an example of the configuration of a storage device according to an embodiment of the present disclosure.
  • FIG. 2 is a diagram illustrating an example of the configuration of a memory cell and its periphery according to an embodiment of the present disclosure.
  • 10 is a flowchart illustrating an example of a process (without verification) executed when writing data according to an embodiment of the present disclosure.
  • 10 is a timing chart for a data write process (without verification) according to an embodiment of the present disclosure.
  • FIG. 10 is a flowchart illustrating an example of a process (with verification) executed when writing data according to an embodiment of the present disclosure.
  • 10 is a timing chart during a data write process (with verification) according to an embodiment of the present disclosure.
  • FIG. 1 illustrates an example application using a storage device according to an embodiment of the present disclosure.
  • FIG. 10 is a diagram illustrating a configuration example of an imaging device according to Application Example 1.
  • FIG. 10 is a diagram illustrating a configuration example of a distance measuring device according to Application Example 2.
  • FIG. 10 is a diagram illustrating an example of the configuration of an AI chip according to Application Example 3.
  • 10 is a flowchart (part 1) showing an example of processing executed in an AI chip according to application example 3.
  • FIG. 10 is a flowchart (part 2) showing an example of processing executed in an AI chip according to application example 3.
  • FIG. 10 is a diagram illustrating an example of the configuration of an AI chip according to a modified example of application example 3.
  • 10 is a flowchart (part 1) showing an example of processing executed in an AI chip relating to a modified example of application example 3.
  • 10 is a flowchart (part 2) showing an example of processing executed in an AI chip relating to a modified example of application example 3.
  • 10 is a flowchart (part 3) showing an example of processing executed in an AI chip relating to a modified example of application example 3.
  • FIG. 10 is a diagram illustrating a configuration example of an imaging device according to Application Example 4.
  • FIG. 13 is a flowchart (part 1) illustrating an example of processing executed in an imaging device according to Application Example 4.
  • 13 is a flowchart (part 2) illustrating an example of processing executed in the imaging device according to Application Example 4.
  • 13 is a flowchart (part 3) illustrating an example of processing executed in the imaging device according to Application Example 4.
  • FIG. 10 is a diagram illustrating a configuration example of an imaging device according to Application Example 5.
  • FIG. 13 is a diagram illustrating an example of the configuration of an imaging device according to a modified example of application example 5.
  • FIG. 13 is a diagram illustrating an example of a schematic configuration of a CPU according to Application Example 6.
  • FIG. 13 is a diagram illustrating an example of a schematic configuration of a CPU according to a modified example of application example 6.
  • references to specific numerical values in the following explanation do not necessarily mean the same values as mathematically defined numerical values.
  • the references to specific numerical values in the following explanation also include cases where there are permissible differences (errors and distortions) in magnetic memory elements, memory devices, their manufacturing processes, and their use and operation.
  • terms such as “perpendicular direction” (the direction perpendicular to the film surface, or the stacking direction of the laminated structure) and "in-plane direction” (the direction parallel to the film surface, or the direction perpendicular to the stacking direction of the laminated structure) may be used for convenience. However, these terms do not necessarily refer to the strict direction of magnetization.
  • phrases such as “the magnetization direction is perpendicular” or “has perpendicular magnetic anisotropy” mean that the perpendicular magnetization is dominant over the in-plane magnetization.
  • phrases such as “the magnetization direction is in-plane” or “has in-plane magnetic anisotropy” mean that the in-plane magnetization is dominant over the perpendicular magnetization.
  • circuits electrical connections
  • connection means connecting multiple elements so that electricity (signals) is conducted between them.
  • electrically connected or “connection” includes not only cases where multiple elements are directly and electrically connected, but also cases where elements are indirectly and electrically connected via other elements.
  • Figure 1 is a diagram for explaining an example of a write operation of a VC-MRAM according to the prior art
  • Figure 2 is a diagram showing a mathematical expression for the precession period of a VC-MRAM according to the prior art and a graph showing the relationship between the in-plane magnetic field and the precession period.
  • Figure 3 is a graph showing the relationship between the in-plane magnetic field and the precession period of a VC-MRAM according to the prior art
  • Figure 4 is a diagram showing the pulse width dependency of the write error rate under various in-plane magnetic field application conditions of a VC-MRAM according to the prior art.
  • MRAM which uses magnetic memory elements, has a magnetic tunnel junction structure in which a tunnel barrier layer made of magnesium oxide (MgO) or the like is sandwiched between a memory layer and a reference layer made of a material containing at least one element selected from the group consisting of iron (Fe), cobalt (Co), nickel (Ni), and manganese (Mn).
  • MgO magnesium oxide
  • Reference layer made of a material containing at least one element selected from the group consisting of iron (Fe), cobalt (Co), nickel (Ni), and manganese (Mn).
  • Fe iron
  • Co cobalt
  • Ni nickel
  • Mn manganese
  • VC-MRAM voltage-driven magnetic memory device
  • an in-plane magnetic field is applied and voltage modulation of the magnetic anisotropy removes energy barriers, causing the magnetization of the storage layer to begin precessing with the magnetic field direction as the precession axis.
  • Data writing is then completed by cutting off the voltage when the magnetization of the storage layer reverses direction.
  • this VC-MRAM writing method allows for high-speed writing on the order of sub-nanoseconds, and its advantages include low power consumption due to voltage driving.
  • the VC-MRAM writing method requires the application of an external magnetic field during writing, and due to constraints on the precession period, precise control of the write voltage pulse width on the order of less than a nanosecond is required.
  • FIG. 1 we will explain an example of the write operation of a conventional VC-MRAM.
  • the memory layer of a conventional VC-MRAM has perpendicular magnetic anisotropy.
  • FIG. 1 (a) in the standby state, magnetic energy A1 is most stable in two directions: up and down, and because there is an energy barrier A2 at the angle between these two directions, nonvolatile data retention is possible even when the voltage is turned off.
  • an XYZ coordinate system (with the Y axis perpendicular to the plane of the paper) is shown.
  • the X-axis direction and Y-axis direction correspond to the plane directions of the layers of the magnetoresistive element having the aforementioned stacked structure.
  • the X-axis direction, Y-axis direction, and XY plane direction may also be referred to as the horizontal direction.
  • the Z-axis direction corresponds to the direction perpendicular to the plane direction of the layers of the magnetoresistive element (stacking direction).
  • the Z-axis direction may also be referred to as the vertical direction.
  • the reversal time required for writing is determined by the precession period of the magnetization. Therefore, the precession period ⁇ is expressed by the following equation (1).
  • ⁇ , ⁇ , and ⁇ 0 are the damping constant, gyromagnetic ratio, and magnetic permeability, respectively.
  • the relationship between the in-plane magnetic field H ext and the precession period ⁇ using equation (1) is shown in FIG. 2.
  • the precession period ⁇ is almost independent of the damping constant ⁇ and overlaps under all conditions. Therefore, it can be said that the reversal time is determined only by the magnitude of the in-plane magnetic field H ext .
  • FIG. 3 shows the relationship between the in-plane magnetic field H ext and the precession period ⁇ when the damping constant ⁇ is 0.01, and several parameter sets in this relationship.
  • Fig. 4 shows the pulse width dependency of the write error rate (WER) under each application condition of the in-plane magnetic field H ext obtained by simulation.
  • WER write error rate
  • conventional VC-MRAM is attracting attention as a next-generation memory because it allows for high-speed writing and consumes low power.
  • conventional VC-MRAM requires the application of a relatively small external magnetic field uniformly and precisely when writing, and requires precise control of the write voltage pulse width on the order of less than a nanosecond. This makes it difficult to achieve due to the narrow control margin, posing a hurdle to its practical application as a next-generation memory.
  • the inventors have created a novel magnetic memory element having two magnetic layers (a storage layer and a fixed layer) that are SAF (Synthetic Antiferromagnetic) exchange-coupled (antiferromagnetic exchange-coupled), as described below, and a tunnel barrier layer for modulating the perpendicular magnetic anisotropy of the storage layer with an applied voltage.
  • the magnetic memory element of this embodiment can perform writing by applying a write voltage to change (modulate) the value of the exchange coupling magnetic field Hex, which transitions the magnetization directions of the two SAF-coupled magnetic layers (a storage layer and a fixed layer) from an antiparallel state to a parallel state.
  • the magnetic memory element of this embodiment can reverse the magnetization direction of the storage layer by simply changing the polarity of the applied voltage during writing, without the need to apply a uniform and precise magnetic field from an external source, thereby enabling binary writing.
  • the magnetic memory element according to this embodiment is capable of high-speed writing and consumes low power due to voltage driving. Furthermore, unlike conventional VC-MRAM, the magnetic memory element according to this embodiment does not depend on the pulse width of the write voltage for reversing the magnetization direction of the memory layer, so there is no need for precise control of the pulse width of the write voltage on the order of less than a nanosecond, and the write error rate (WER) can be kept low. Furthermore, the magnetic memory element according to this embodiment does not require initial reading because the data written to the memory layer 106 depends on the write voltage and is non-toggle, independent of the state before writing. Below, the details of the embodiments of the present disclosure created by the present inventors will be explained in order.
  • Fig. 5 to Fig. 8 are diagrams for explaining an overview of the magnetic memory element 100 according to this embodiment of the present disclosure, and in detail, the structure of the magnetic memory element 100 according to this embodiment is shown on the right side of the diagram, and the hysteresis loop is shown on the left side of the diagram.
  • the magnetic memory element 100 has a laminated structure stacked on a substrate 130 and sandwiched between a lower electrode 122 and an upper electrode 120.
  • the laminated structure is made up of a fixed layer 102 made of a ferromagnetic material, a memory layer 106 also made of a ferromagnetic material, a spacer layer 104 made of a non-magnetic metal sandwiched between the fixed layer 102 and memory layer 106, and a tunnel barrier layer 108 made of a non-magnetic material.
  • the word "layer” may be interpreted as meaning a film, and "layer” and “film” may be interpreted appropriately as long as there is no contradiction.
  • the fixed layer 102 is a layer that has magnetic anisotropy and an invariable magnetization direction
  • the memory layer 106 is a layer that has magnetic anisotropy and an invariable magnetization direction.
  • the states in which the magnetization direction of the memory layer 106 is the same as that of the fixed layer 102 and the states in which it is different are called the parallel state and the anti-parallel state, respectively, and data is written when these two states are reached.
  • a spacer layer 104 is provided sandwiched between the fixed layer 102 and the memory layer 106.
  • the RKKY interaction of the spacer layer 104 causes the fixed layer 102 and the memory layer 106 to be SAF-coupled, and the magnetization directions of the fixed layer 102 and the memory layer 106 become opposite (anti-parallel), thereby stabilizing them.
  • the perpendicular magnetic anisotropy of the storage layer 106 can be modulated by an applied voltage at the interface between the ferromagnet (storage layer 106) and the insulator (tunnel barrier layer 108) (VCMA effect).
  • FIG. 5 A schematic diagram of a hysteresis loop showing the dependence of the magnetization direction of such a magnetic memory element 100 on an external perpendicular magnetic field is shown on the left side of Figure 5.
  • the horizontal axis represents the external perpendicular applied magnetic field
  • the vertical axis represents the perpendicular magnetization component
  • the magnetization directions of the memory layer 106 and fixed layer 102 in each region of the hysteresis loop are indicated by arrows. Note that in Figure 5, the applied voltage V applied to the magnetic memory element 100 is assumed to be 0 V.
  • the fixed layer 102 and the memory layer 106 are SAF coupled due to the RKKY interaction of the spacer layer 104, and the magnetization directions of the fixed layer 102 and the memory layer 106 are opposite (anti-parallel state).
  • the external perpendicularly applied magnetic field exceeds the threshold, a step appears in the hysteresis loop. This step indicates that the SAF coupling is overcome by the external perpendicularly applied magnetic field, and the magnetization directions of the fixed layer 102 and the memory layer 106 become the same (parallel state).
  • the magnitude of the magnetic field when transitioning from the anti-parallel state to the parallel state is referred to as the exchange coupling magnetic field Hex.
  • the exchange coupling magnetic field Hex is a value that reflects the magnitude of the coupling energy Jex of the SAF coupling between the fixed layer 102 and the memory layer 106. Furthermore, magnetization reversal, in which the SAF coupling between the fixed layer 102 and the storage layer 106 is overcome by an external perpendicularly applied magnetic field and the two layers become parallel, occurs in both positive and negative magnetic fields, resulting in a hysteresis loop as shown in Figure 5.
  • the magnetization direction of the memory layer 106 is in two different states, so the memory layer 106 is capable of storing two values.
  • the magnetization direction of the fixed layer 102 must also be reversed, but this reversal control using voltage is difficult.
  • the right side of Figure 6 shows a magnetic memory element 100 to which a reference layer 112 and an exchange bias layer 110, which are necessary for generating a magnetoresistance change in the magnetic memory element 100 and reading that magnetoresistance change, have been further added.
  • a schematic diagram of a hysteresis loop showing the dependence of the magnetization direction of such a magnetic memory element 100 on an external perpendicular magnetic field is shown on the left side of Figure 6.
  • the horizontal axis represents the external perpendicular applied magnetic field
  • the vertical axis represents the perpendicular magnetization component
  • the magnetization directions of the memory layer 106 and fixed layer 102 in each region of the hysteresis loop are indicated by arrows.
  • the applied voltage V applied to the magnetic memory element 100 is assumed to be 0 V.
  • the magnetization curve of the reference layer 112 is omitted here, and the effect of the leakage magnetic field of the reference layer 112 and the effective magnetic field of the exchange bias layer 110 (described later in FIG. 6) on shifting the hysteresis loop of the magnetic memory element 100 is shown.
  • the exchange bias layer 110 can apply an effective magnetic field called exchange bias to the adjacent ferromagnetic material. Therefore, as shown on the left side of Figure 6, the hysteresis loop appears to shift in one direction due to the leakage magnetic field from the reference layer 112 and the effective magnetic field of the exchange bias layer 110 (in other words, due to the additional magnetic field layer). Therefore, if the leakage magnetic field from the reference layer 112 and/or the effective magnetic field of the exchange bias layer 110 are set to be approximately the same as the exchange coupling magnetic field Hex, the loop indicating magnetization reversal will cross a zero magnetic field, as shown on the left side of Figure 6.
  • the magnetization direction of the storage layer 106 can be made the same (parallel state) or different (antiparallel state) from the magnetization direction of the fixed layer 102, making it possible to write binary data to the storage layer 106.
  • the left side of Figure 7 shows a schematic diagram of a hysteresis loop showing the dependence of the magnetization direction on the external perpendicular magnetic field when a voltage is applied to such a magnetic memory element 100.
  • the horizontal axis represents the external perpendicular applied magnetic field
  • the vertical axis represents the perpendicular magnetization component
  • the magnetization direction of the storage layer 106 and fixed layer 102 in each region of the hysteresis loop is indicated by arrows.
  • a thick solid line indicates when the applied voltage V is 0
  • a dashed line indicates when the applied voltage V is a positive finite value (+V)
  • a dashed-dotted line indicates when the applied voltage V is a negative finite value (-V).
  • the magnitude of the exchange coupling magnetic field Hex is modulated by the applied voltage.
  • the magnetization direction of the memory layer 106 is reversed by modulating the magnitude of the exchange coupling magnetic field Hex by the applied voltage.
  • Figure 8 shows a minor loop that focuses only on the reversal of the magnetization direction of the memory layer 106.
  • the horizontal axis represents the external perpendicularly applied magnetic field
  • the vertical axis represents the perpendicular magnetization component
  • the arrows indicate the magnetization direction of the memory layer 106 in each region of the hysteresis loop.
  • a thick solid line indicates when the applied voltage V is 0
  • a dashed line indicates when the applied voltage V is a positive finite value (+V)
  • a dashed-dotted line indicates when the applied voltage V is a negative finite value (-V).
  • the minor loop crosses the zero magnetic field, and the magnetization direction of the memory layer 106 differs at two points indicated by black triangles at zero magnetic field (no magnetic field).
  • the magnetization direction of the memory layer 106 points upward, and at the point indicated by the lower black triangle, the magnetization direction of the memory layer 106 points downward. Therefore, it can be seen that the memory layer 106 achieves a binary state in no magnetic field (zero magnetic field).
  • the magnetic memory element 100 functions as a non-volatile memory element that stores binary information.
  • the magnetization direction of the memory layer 106 can be controlled solely by the polarity of the applied voltage, and furthermore, the magnetization direction at that time is maintained when the applied voltage (when the voltage is 0) is turned off. Therefore, the magnetic memory element 100 according to this embodiment can be used as a non-volatile memory element.
  • the magnetic memory element 100 is capable of reversing the magnetization direction of the memory layer 106 simply by changing the polarity of the applied voltage during writing, without the need to apply a uniform and precise magnetic field from the outside, thereby enabling binary writing. Furthermore, the magnetic memory element according to this embodiment does not require initial reading, since the data written to the memory layer 106 is non-toggle dependent, meaning that it depends on the write voltage and is not dependent on the state before writing.
  • the magnetic memory element 100 according to this embodiment does not depend on precession for the reversal of the magnetization direction of the memory layer 106.
  • the reversal of the magnetization direction of the memory layer 106 depends on the write voltage, not the pulse width of the write voltage, and therefore there is no need for precise control of the pulse width of the write voltage on the order of less than a nanosecond. Therefore, according to this embodiment, the write error rate (WER) can be kept low.
  • the magnetic memory element 100 according to this embodiment performs writing by applying a voltage, allowing for high-speed writing and low power consumption due to being voltage-driven.
  • Fig. 9 is a diagram showing an example of the configuration of the magnetic memory element 100 according to an embodiment of the present disclosure, and specifically corresponds to a cross-sectional view of the magnetic memory element 100 cut along the stacking direction of the magnetic memory element 100.
  • the magnetic memory element 100 is stacked on a substrate 130 and has a stacked structure (first stacked layer) sandwiched between a lower electrode (first electrode) 122 and an upper electrode (second electrode) 120.
  • the stacked structure is composed of a fixed layer (first fixed layer) 102 made of a ferromagnetic material, a memory layer 106 also made of a ferromagnetic material, a spacer layer (first spacer layer) 104 made of a nonmagnetic metal sandwiched between the fixed layer 102 and the memory layer 106, and a tunnel barrier layer 108 made of a nonmagnetic material.
  • the spacer layer 104 sandwiched between the fixed layer 102 and the memory layer 106 provides SAF coupling between the fixed layer 102 and the memory layer 106 through RKKY interaction. Therefore, in this embodiment, the magnetization directions of the fixed layer 102 and the memory layer 106 are stable in an antiparallel state.
  • the tunnel barrier layer 108 is provided on the surface of the memory layer 106 opposite the spacer layer 104.
  • a write voltage is applied to the upper electrode 120 and the lower electrode 122 to modulate the value of the exchange coupling magnetic field Hex, which transitions the magnetization directions of the SAF-coupled memory layer 106 and fixed layer 102 from an antiparallel state to a parallel state.
  • the stacked structure may include, as an example of an additional magnetic field layer, a layer that applies an additional magnetic field in a direction perpendicular to the film surface of the magnetic memory element 100, shifting the hysteresis loop of the above-mentioned memory layer 106.
  • the additional magnetic field has, for example, the same absolute value as the exchange coupling magnetic field value Hex when the write voltage is 0 V, and has a magnetization direction opposite to that of the exchange coupling magnetic field Hex.
  • the hysteresis loop of the memory layer 106 is shifted so that the loop indicating magnetization reversal crosses over a zero magnetic field (no magnetic field).
  • the stacked structure may have, as at least a part of the additional magnetic field layer, a reference layer (first reference layer) 112 made of a ferromagnetic material provided on the surface of the tunnel barrier 108 opposite the storage layer 106.
  • the stacked structure may have, as at least a part of the additional magnetic field layer, an exchange bias layer 110 made of an antiferromagnetic material provided on the surface of the fixed layer 102 opposite the spacer layer 104.
  • the reference layer 112 can apply a fringing magnetic field to the storage layer 106
  • the exchange bias layer 110 can apply an effective magnetic field to the storage layer 106. In this embodiment, by doing so, the hysteresis loop can be shifted in one direction by the effective magnetic field and/or the fringing magnetic field.
  • a hard bias layer that generates a leakage magnetic field may be added to the stacked structure, or an external magnetic field may be applied from outside the stacked structure.
  • the hysteresis loop may be shifted by the iDMI (interlayer Dzyaloshinskii-Moriya Interaction) effect by introducing a structural symmetry break between the SAF-coupled storage layer 106 and fixed layer 102.
  • the magnetic memory element 100 may have an external magnetic field application unit that applies an additional magnetic field that shifts the hysteresis loop of the memory layer 106 described above.
  • the upper electrode 120 and the lower electrode 122 are made of conductors, and a write voltage is applied to the stacked structure of the magnetic memory element 100.
  • the write voltage is a voltage that modulates the value of the exchange coupling magnetic field Hex, which transitions the magnetization direction of the SAF-coupled memory layer 106 and fixed layer 102 from an antiparallel state to a parallel state.
  • the value written to the memory layer 106 can be switched between two values by switching the polarity of the write voltage to positive or negative.
  • the stack may further include a voltage modulation enhancement layer 114 sandwiched between the tunnel barrier layer 108 and the memory layer 106.
  • the voltage modulation enhancement layer 114 can enhance the VCMA effect, which modulates the value of the exchange coupling magnetic field Hex due to the write voltage applied to the upper electrode 120 and the lower electrode 122, and this layer enables low-voltage operation.
  • the cross-sectional structure of the magnetic memory element 100 when cut along the stacking direction is not particularly limited, and may be, for example, rectangular, trapezoidal (tapered/reverse tapered), stepped, etc. Furthermore, in this embodiment, the cross-sectional structure of the magnetic memory element 100 when cut perpendicular to the stacking direction is also not particularly limited, and may be, for example, circular, elliptical, polygonal, etc.
  • the fixed layer 102 is a ferromagnetic layer with a fixed magnetization direction.
  • the magnetization direction of the fixed layer 102 is controlled to be perpendicular to the film surface by magnetic anisotropy, and the magnetization direction of the fixed layer 102 is antiparallel to the magnetization direction of the reference layer 112. Therefore, the fixed layer 102 has the function of canceling out the leakage magnetic field applied from the reference layer 112 to the memory layer 106.
  • the fixed layer 102 contains one or more elements selected from the group consisting of, for example, iron (Fe), cobalt (Co), nickel (Ni), manganese (Mn), platinum (Pt), and palladium (Pd), and at least a portion of it is alloyed or composed of an artificial lattice of Co/Pt, Co/Ni, or Co/Pd.
  • the spacer layer 104 contains, for example, one or more elements selected from the group consisting of ruthenium (Ru), iridium (Ir), rhodium (Rh), rhenium (Re), vanadium (V), chromium (Cr), copper (Cu), niobium (Nb), molybdenum (Mo), tantalum (Ta), tungsten (W), iron (Fe), cobalt (Co), nickel (Ni), manganese (Mn), and magnesium (Mg).
  • the spacer layer 104 may also be formed from an oxide containing at least one element selected from the group consisting of Cr, Fe, Co, Ni, Mn, and Mg. As described above, the spacer layer 104 provides SAF coupling between the fixed layer 102 and the memory layer 106 through RKKY interaction. Therefore, in this embodiment, the magnetization directions of the fixed layer 102 and the memory layer 106 are opposite (antiparallel).
  • the magnetization direction of at least a portion of the memory layer 106 changes, for example, when a voltage is applied.
  • the memory layer 106 has a thickness of 0.26 nm or more and 3 nm or less. With this thickness, the magnetization direction becomes perpendicular to the film surface due to interfacial magnetic anisotropy when the magnetic memory element 100 is in standby mode.
  • the thickness of the memory layer 106 is preferably 1.5 nm or less to increase the VCMA effect due to voltage and improve controllability during writing.
  • the memory layer 106 is made of a ferromagnetic material and contains, for example, one or more elements selected from the group consisting of Fe, Co, Ni, and Mn. Furthermore, one or more elements selected from the group consisting of hafnium (Hf), zirconium (Zr), titanium (Ti), tantalum (Ta), tungsten (W), gold (Au), molybdenum (Mo), ruthenium (Ru), palladium (Pd), yttrium (Y), vanadium (V), scandium (Sc), gadolinium (Gd), terbium (Tb), lanthanum (La), magnesium (Mg), aluminum (Al), silver (Ag), copper (Cu), chromium (Cr), boron (B), carbon (C), silicon (Si), gallium (Ga), and germanium (Ge) may be added to the storage layer 106 to increase VCMA efficiency, control interface magnetic anisotropy energy, adjust saturation magnetization, control magnetocrystalline anis
  • the perpendicular magnetic anisotropy of the storage layer 106 can be modulated by an applied voltage at the interface between the storage layer 106 and the tunnel barrier layer 108 (VCMA effect).
  • the tunnel barrier layer 108 may contain at least one of an oxide, a nitride, and a fluoride containing one or more elements selected from the group consisting of magnesium oxide (MgO), calcium (Ca), lithium (Li), silicon (Si), aluminum (Al), strontium (Sr), zirconium (Zr), hafnium (Hf), titanium (Ti), zinc (Zn), scandium (Sc), lanthanum (La), tantalum (Ta), europium (Eu), copper (Cu), barium (Ba), molybdenum (Mo), tungsten (W), vanadium (V), yttrium (Y), nickel (Ni), cobalt (Co), manganese (Mn), chromium (Cr), iron (Fe), boron (B), and carbon (C), or may be formed using a stacked structure of these.
  • the area resistance of the tunnel barrier layer 108 is preferably 10
  • the magnetization direction of the reference layer 112 is controlled to be perpendicular to the film surface and does not substantially change, for example, when a voltage is applied.
  • the electrical resistance of the stacked structure of the magnetic memory element 100 according to this embodiment changes before and after the voltage is applied. This change in electrical resistance is due, for example, to a change in the relative relationship between the magnetization direction of the reference layer 112 and the magnetization direction of at least a portion of the memory layer 106.
  • the data stored in the memory layer 106 can be read by reading the resistance state of the magnetic memory element 100 (high resistance state (high resistance value), low resistance state (low resistance value)).
  • the reference layer 112 can apply a fringing magnetic field Hstray to the storage layer 106, shifting the hysteresis loop in one direction.
  • the reference layer 112 is made of a ferromagnetic material and contains, for example, one or more elements selected from the group consisting of iron (Fe), cobalt (Co), nickel (Ni), and manganese (Mn). Furthermore, the reference layer 112 may contain, for example, one or more elements selected from the group consisting of boron (B), carbon (C), magnesium (Mg), yttrium (Y), silicon (Si), aluminum (Al), tantalum (Ta), zirconium (Zr), hafnium (Hf), platinum (Pt), palladium (Pd), and rare earth elements to adjust the saturation magnetization, control the magnetocrystalline anisotropy energy, and adjust the crystal grain size and inter-crystal grain bonding.
  • the exchange bias layer 110 is preferably an antiferromagnetic alloy, with the magnetization direction controlled perpendicular to the film surface.
  • the exchange bias layer 110 is made of an alloy containing, for example, one or more elements selected from the group consisting of chromium (Cr), manganese (Mn), iron (Fe), cobalt (Co), and nickel (Ni), and one or more elements selected from the group consisting of ruthenium (Ru), rhodium (Rh), palladium (Pd), silver (Ag), osmium (Os), iridium (Ir), platinum (Pt), and gold (Au).
  • the exchange bias layer 110 may be made of, for example, a Pt-Mn alloy, an Ir-Mn alloy, or an Fe-Mn alloy. Furthermore, Co-O, Ir-Mn, Fe-Mn, or Cr-O may also be used as an antiferromagnetic layer to generate perpendicular exchange bias.
  • the exchange bias layer 110 can apply an effective magnetic field HEB to the memory layer 106, shifting the hysteresis loop in one direction. Therefore, in this embodiment, the exchange bias layer 110 is designed to have an effective magnetic field HEB such that the center of the hysteresis loop (minor loop) of the memory layer 106 is near zero magnetic field. In other words, the exchange bias layer 110 is designed so that the effective magnetic field HEB of the exchange bias layer 110 is approximately equal to the exchange coupling magnetic field Hex. In this way, the magnetic memory element 100 can store binary values in a non-volatile manner, and the magnetization direction of the memory layer 106 can be controlled solely by the polarity of the applied voltage.
  • the reference layer 112 can apply a fringing magnetic field Hstray to the storage layer 106, shifting the hysteresis loop in one direction. Therefore, in this embodiment, for example, when combining the effective magnetic field HEB of the exchange bias layer 110 and the fringing magnetic field Hstray of the reference layer 112, the exchange bias layer 110 and the reference layer 112 are designed so that the sum or difference of the effective magnetic field HEB of the exchange bias layer 110 and the fringing magnetic field Hstray of the reference layer 112 is approximately equal to the exchange coupling magnetic field Hex. Note that whether it is a sum or difference is determined by the relative relationship between the magnetization direction of the exchange bias layer 110 and the magnetization direction of the reference layer 112.
  • the method for shifting the hysteresis loop of the memory layer 106 is not limited to the above-mentioned means.
  • a hard bias layer that generates a leakage magnetic field may be added to the stacked structure.
  • the hysteresis loop may be shifted by the iDMI effect by introducing a structural symmetry break between the SAF-coupled memory layer 106 and fixed layer 102.
  • the effect of shifting the hysteresis loop can be produced.
  • the voltage modulation enhancement layer 114 is provided for the purposes of increasing VCMA efficiency and controlling the interfacial magnetic anisotropy energy and damping constant.
  • the voltage modulation enhancement layer 114 contains one or more elements selected from the group consisting of iridium (Ir), osmium (Os), platinum (Pt), rhodium (Rh), tantalum (Ta), titanium (Ti), tungsten (W), rhenium (Re), gold (Au), molybdenum (Mo), ruthenium (Ru), palladium (Pd), vanadium (V), chromium (Cr), and magnesium (Mg).
  • VCMA efficiency is enhanced by setting the thickness of the voltage modulation enhancement layer 140 to 0.5 nm or less.
  • the thickness of the voltage modulation enhancement layer 114 be 0.3 nm or less. Furthermore, since the voltage modulation enhancement layer 114 enhances the damping constant of the storage layer 106, enabling high-speed magnetization reversal, it is desirable to select a material from the above material group that enhances the damping constant of the storage layer 106.
  • the layered structure of the magnetic memory element 100 is not limited to the layered structure of FIG. 9 and can be modified in various ways, as described below. Furthermore, the layered structure of the magnetic memory element 100 may have an underlayer 132 (FIG. 9) inserted between the lower electrode 122 and the fixed layer 102.
  • the underlayer 132 can be formed using, for example, precious metals such as chromium (Cr), tantalum (Ta), ruthenium (Ru), gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), vanadium (V), molybdenum (Mo), zirconium (Zr), hafnium (Hf), rhenium (Re), tungsten (W), platinum (Pt), palladium (Pd), iridium (Ir), and rhodium (Rh), alloys containing these metals, layers made of transition metal elements, and layered structures thereof.
  • precious metals such as chromium (Cr), tantalum (Ta), ruthenium (Ru), gold (Au), silver (Ag), copper (Cu), aluminum (Al), titanium (Ti), vanadium (V), molybdenum (Mo), zirconium (Zr), hafnium (Hf), rhenium (Re), tungsten (
  • Fig. 10 is a diagram showing the configuration of an SAF structure consisting of two SAF-coupled ferromagnetic layers according to the example
  • Fig. 11 is a diagram showing the hysteresis loop of the SAF structure according to the example.
  • Fig. 12 is a diagram showing the hysteresis loop of the SAF structure under each perpendicular magnetic anisotropy condition obtained by theoretical calculation
  • Fig. 13 is a diagram showing the shift of the hysteresis loop at each applied voltage in the SAF structure according to the example.
  • the magnetic memory element 100 is stacked on a substrate 130 and has a stacked structure sandwiched between a lower electrode 122 consisting of a Ta (5 nm thick)/Ru (10 nm thick)/Ta (5 nm thick) stack and an upper electrode 120 consisting of indium tin oxide (ITO) (20 nm thick).
  • a lower electrode 122 consisting of a Ta (5 nm thick)/Ru (10 nm thick)/Ta (5 nm thick) stack
  • an upper electrode 120 consisting of indium tin oxide (ITO) (20 nm thick).
  • this stacked structure includes a fixed layer 102 consisting of Co (1.1 nm thick), a memory layer 106 consisting of Co (1.1 nm thick), a spacer layer 104 consisting of Ru (0.1 nm to 0.4 nm thick) that bonds the fixed layer 102 and memory layer 106 via SAF, and a tunnel barrier layer 108 consisting of a MgO (2 nm thick)/HfOx (5 nm thick) stack.
  • the HfOx layer of the tunnel barrier layer 108 is stacked to increase the dielectric constant of the MgO layer.
  • a voltage modulation enhancement layer 114 is inserted between the memory layer 106 and the tunnel barrier layer 108, and the voltage modulation enhancement layer 114 is made of Ir (thickness: 0.1 nm).
  • an underlayer 132 is inserted between the lower electrode 122 and the fixed layer 102, and the underlayer 132 is made of Pt (thickness: 4 nm).
  • each layer is deposited at room temperature, and the magnetic memory element 100 is post-annealed at 250°C for 1 hour.
  • the results of the hysteresis loop showing the dependence of the magnetization direction on the external perpendicular magnetic field obtained in the example are shown in the upper part of Figure 11.
  • the horizontal axis represents the external perpendicular applied magnetic field
  • the vertical axis represents the perpendicular magnetization component
  • the arrows indicate the magnetization direction of the memory layer 106 and the fixed layer 102 in each region of the hysteresis loop.
  • the upper arrow indicates the magnetization direction of the memory layer 106
  • the lower arrow indicates the magnetization direction of the fixed layer 102.
  • the results shown in Figure 11 are for when the applied voltage V is 0V.
  • the lower diagram of Figure 11 corresponds to the upper right region of the upper diagram of Figure 11, i.e., the vicinity of the exchange coupling magnetic field Hex. Therefore, in the hysteresis loop shown in the lower part of Figure 11, the horizontal axis represents the external perpendicularly applied magnetic field, the vertical axis represents the perpendicular magnetization component, and the arrows indicate the magnetization directions of the memory layer 106 and the fixed layer 102 in each region of the hysteresis loop.
  • the upper arrow indicates the magnetization direction of the memory layer 106, and the lower arrow indicates the magnetization direction of the fixed layer 102.
  • FIG. 12 shows the results of calculations of hysteresis loops in which the perpendicular magnetic anisotropy k1 at the interface between the ferromagnetic material (storage layer 106) and the insulator (tunnel barrier layer 108), which is modulated by voltage due to the VCMA effect, is set to 0.22 MJ/m 3 and 0.135 MJ/m 3 , respectively.
  • the horizontal axis represents the external perpendicular applied magnetic field
  • the vertical axis represents the change in the Kerr rotation angle, i.e., the magnetization direction.
  • the perpendicular magnetic anisotropy k1 of 0.22 MJ/m 3 is indicated by a solid line
  • the perpendicular magnetic anisotropy k1 of 0.135 MJ/m 3 is indicated by a dashed line.
  • Figure 13 shows the results of an experiment in which magnetization reversal was actually demonstrated using voltage modulation of the exchange coupling magnetic field Hex.
  • the upper part of Figure 13 shows the results of a voltage sweep under the application of an external perpendicular magnetic field (9 kOe, 11 kOe, 13 kOe) using a magnetic memory element 100 with an exchange coupling magnetic field Hex of approximately 11 kOe under the condition of an applied voltage V of 0 V.
  • the horizontal axis represents the sweep voltage
  • the vertical axis represents the change in the Kerr rotation angle, i.e., the magnetization direction.
  • the thick solid line represents when the external perpendicular magnetic field H is 13 kOe
  • the dotted line represents when the external perpendicular magnetic field H is 11 kOe
  • the thin solid line represents when the external perpendicular magnetic field H is 9 kOe.
  • V applied voltage
  • the horizontal axis represents the external perpendicularly applied magnetic field
  • the vertical axis represents the change in Kerr rotation angle, i.e., the magnetization direction.
  • the dashed line represents when the applied voltage V is +3V
  • the solid line represents when the applied voltage V is -3V.
  • the dashed or solid arrows connect the results for applied magnetic fields of 9 kOe, 11 kOe, and 13 kOe in the upper part of Figure 13 to indicate where on the hysteresis loop they fall.
  • the magnetization direction remains constant regardless of the applied voltage when the applied magnetic field is 9 kOe and when the applied magnetic field is 13 kOe. This is consistent with the fact that in the upper part of Figure 13, the magnetization direction did not change even when the voltage was swept within the range of ⁇ 3.0 V.
  • the magnetization direction changes depending on the applied voltage for an applied magnetic field of 11 kOe.
  • the result when the applied voltage V is -3 V is a Kerr rotation angle near 0
  • the result when the applied voltage V is +3 V is a Kerr rotation angle near -0.07, indicating that the magnetization direction changes depending on the applied voltage.
  • the results of Figure 13 show that magnetization reversal occurs due to voltage modulation of the exchange coupling magnetic field Hex.
  • an additional magnetic field is applied from outside the magnetic memory element 100, but in this embodiment, additional magnetic field application can be achieved by the exchange bias layer 110, etc.
  • additional magnetic field application can be achieved by the exchange bias layer 110, etc.
  • the magnetic memory element 100 is not limited to the form shown in FIG. 9, but can be modified into various forms.
  • Fig. 14 is a diagram showing an example of the configuration of the magnetic memory element 100a according to Modification 1 of the embodiment of the present disclosure, and more specifically, corresponds to a cross-sectional view of the magnetic memory element 100a cut along the stacking direction of the magnetic memory element 100a.
  • the magnetic memory element 100a has a basic structure that allows voltage modulation of the exchange coupling magnetic field Hex of the SAF coupling between the fixed layer 102 and memory layer 106. That is, in this modification as well, the memory layer 106 and the fixed layer 102 are SAF coupled via the spacer layer 104.
  • the perpendicular magnetic anisotropy is modulated by the VCMA effect at the interface between the tunnel barrier layer 108 and memory layer 106, and the exchange coupling magnetic field Hex is modulated.
  • an external magnetic field may be applied from outside the stacked structure, or the hysteresis loop may be shifted by the iDMI effect by introducing a structural symmetry break between the SAF-coupled storage layer 106 and fixed layer 102.
  • the magnetic memory element 100a is stacked on a substrate 130 and has a stacked structure (first stacked layer) sandwiched between a lower electrode 122 and an upper electrode 120.
  • the stacked layer structure is made up of a fixed layer 102 made of a ferromagnetic material, a memory layer 106 also made of a ferromagnetic material, a spacer layer 104 made of a nonmagnetic metal sandwiched between the fixed layer 102 and the memory layer 106, and a tunnel barrier layer 108 made of a nonmagnetic material.
  • Fig. 15 is a diagram showing an example of the configuration of the magnetic memory element 100b according to Modification 2 of the embodiment of the present disclosure, and more specifically, corresponds to a cross-sectional view of the magnetic memory element 100b cut along the stacking direction of the magnetic memory element 100b.
  • the magnetic memory element 100b according to this modification is the same as the magnetic memory element 100a according to the first modification described above, except that a voltage modulation enhancement layer 114 is inserted between the tunnel barrier layer 108 and the memory layer 106.
  • the voltage modulation enhancement layer 114 enhances the voltage modulation effect (VCMA effect), which modulates the value of the exchange coupling magnetic field Hex due to the write voltage applied to the upper electrode 120 and the lower electrode 122.
  • VCMA effect voltage modulation effect
  • the magnetic memory element 100b can be written at a low voltage (more specifically, with a small absolute value of the applied voltage).
  • Fig. 16 is a diagram showing a configuration example of the magnetic memory element 100c according to Modification 3 of the embodiment of the present disclosure, and more specifically, corresponds to a cross-sectional view of the magnetic memory element 100c cut along the stacking direction of the magnetic memory element 100c.
  • the magnetic memory element 100c according to this modification is the magnetic memory element 100b according to the second modification described above, with a reference layer (second reference layer) 112 provided on the tunnel barrier layer 108.
  • a reference layer second reference layer
  • the reference layer 112 By providing the reference layer 112, it becomes possible to detect changes in the electrical resistance of the laminated structure due to changes in the relative relationship between the magnetization direction of the reference layer 112 and the magnetization direction of at least a portion of the storage layer 106 before and after voltage application.
  • the reference layer 112 applies a leakage magnetic field Hstray to the storage layer 106, which can shift the hysteresis loop in one direction.
  • Fig. 17 is a diagram showing a configuration example of a magnetic memory element 100d according to Modification 3 of the embodiment of the present disclosure, and specifically corresponds to a cross-sectional view of the magnetic memory element 100d cut along the stacking direction of the magnetic memory element 100d.
  • the magnetic memory element 100d according to this modification is similar to the magnetic memory element 100c according to the modification 3, except that a spacer layer (second spacer layer) 116 and a fixed layer (second fixed layer) 118 are provided on the reference layer 112.
  • the magnetic memory element 100d according to this modification is similar to the magnetic memory element 100b according to the modification 2, except that a stacked structure (second stacked layer) consisting of a reference layer 112 made of a ferromagnetic material, a fixed layer 118 also made of a ferromagnetic material, and a spacer layer 116 sandwiched between the reference layer 112 and the fixed layer 118 and SAF-coupling the reference layer 112 and the fixed layer 118 is provided on the tunnel barrier layer 108.
  • the fixed layer 118 is a ferromagnetic layer with a fixed magnetization direction.
  • the magnetization direction of the fixed layer 118 is controlled perpendicular to the film surface by magnetic anisotropy, and the magnetization direction of the fixed layer 118 is antiparallel to the magnetization direction of the reference layer 112. Therefore, the fixed layer 118 can cancel out the leakage magnetic field applied to the memory layer 106 from the reference layer 112 and stabilize the magnitude of the additional magnetic field applied to the memory layer 106. Therefore, in this modified example, the shift amount of the hysteresis loop of the memory layer 106 can be precisely controlled.
  • the fixed layer 118 contains one or more elements selected from the group consisting of, for example, iron (Fe), cobalt (Co), nickel (Ni), manganese (Mn), platinum (Pt), and palladium (Pd), and at least a portion of it is alloyed or composed of an artificial lattice of Co/Pt, Co/Ni, or Co/Pd.
  • the spacer layer 116 contains, for example, one or more elements selected from the group consisting of ruthenium (Ru), iridium (Ir), rhodium (Rh), rhenium (Re), vanadium (V), chromium (Cr), copper (Cu), niobium (Nb), molybdenum (Mo), tantalum (Ta), tungsten (W), iron (Fe), cobalt (Co), nickel (Ni), manganese (Mn), and magnesium (Mg).
  • the spacer layer 116 may also be formed from an oxide containing at least one element selected from the group consisting of Cr, Fe, Co, Ni, Mn, and Mg. As described above, the spacer layer 116 provides SAF coupling between the fixed layer 118 and the reference layer 112 through RKKY interaction. Therefore, in this modification, the magnetization directions of the fixed layer 118 and the reference layer 112 are opposite (antiparallel).
  • Fig. 18 is a diagram showing a configuration example of a magnetic memory element 100e according to Modification 3 of the embodiment of the present disclosure, and more specifically, corresponds to a cross-sectional view of the magnetic memory element 100e cut along the stacking direction of the magnetic memory element 100e.
  • the magnetic memory element 100e according to this modification has the stacking order reversed from that of the magnetic memory element 100d according to the above-described modification 4. Even when the stacking order is reversed, this modification can still function in the same way as modification 4, so it is preferable to select whether or not to reverse the stacking order depending on the film formation process and the combination of element and circuit characteristics. It should be noted that the illustrated stacking order can also be reversed from top to bottom in the above-described embodiments and modifications of the present disclosure.
  • the magnetic memory element 100 is not limited to the configuration shown in Figures 15 to 18, and can be further modified in various ways.
  • the magnetic memory element 100 according to the embodiment of the present disclosure can be used, for example, as a component of a memory device (magnetic memory device) 200.
  • a configuration example of the memory device 200 according to the embodiment of the present disclosure will be described with reference to Fig. 19.
  • Fig. 19 is a diagram showing a configuration example of the memory device 200 according to the embodiment of the present disclosure.
  • the memory device 200 has a memory cell array 70 including a plurality of memory cells 10 arranged two-dimensionally. Furthermore, the memory cell array 70 includes a magnetic memory element 100 according to an embodiment of the present disclosure and a selection transistor 8.
  • the memory device 200 also has bit lines BL, source lines SL, and word lines WL as signal lines/control lines for accessing the memory cells 10 for data reading and writing, etc.
  • the word lines WL, bit lines BL, and source lines SL extend so as to intersect (e.g., perpendicular to) each other.
  • Each memory cell 10 is connected to the bit lines BL, source lines SL (also called sense lines), and word lines WL.
  • Memory cells 10 are units for reading and writing data, and in this sense can be considered the same as magnetic memory elements 100. To the extent that there is no contradiction, memory cells 10 and magnetic memory elements 100 may be interpreted interchangeably as appropriate.
  • the memory device 200 includes various peripheral circuits/elements provided around the memory cell array 70. As shown in FIG. 19, these peripheral circuits/elements include an I/O (Input/Output) 730, a control circuit (control circuit section) 731, a voltage generation circuit 732, a write circuit 733, a read circuit 734, a bit/source line address decoder 735, a bit/source line control circuit 736, a word line address decoder 737, a word line control circuit 738, and a sense amplifier 739.
  • the bit/source line control circuit 736 is connected to the bit line BL and the source line SL.
  • the word line control circuit 738 is connected to the word line WL.
  • the sense amplifier 739 is connected to the bit line BL and the source line SL.
  • Commands related to writing and reading data, addresses of memory cells 10 to be accessed, write data, read data, etc. are exchanged between elements external to the storage device 200 and the control circuit 731 of the storage device 200 via the I/O 730.
  • An example of an element external to the storage device 200 is a host computer such as a CPU (Central Processing Unit).
  • the control circuit 731 controls other peripheral circuits/elements in response to commands. It can be said that the entire storage device 200, excluding the I/O 730, is essentially controlled by the control circuit 731. Control by the control circuit 731 includes control of writing data to the magnetic memory element 1, control of reading data from the magnetic memory element 100, etc.
  • the control circuit 731 is configured to include, for example, a state machine, etc.
  • the voltage generation circuit 732 generates a pulse voltage (write voltage) used for writing data and a voltage (read voltage) used for reading data. Voltages required for circuit operation may be supplied separately.
  • the write circuit 733 controls the write voltage pulse using the voltage generated by the voltage generation circuit 732.
  • the readout circuit 734 controls the readout voltage pulse using the voltage generated by the voltage generation circuit 732.
  • the bit/source line address decoder 735 obtains the addresses of the bit lines BL and source lines SL corresponding to the address received by the I/O 730 described above.
  • the bit/source line control circuit 736 selects and controls the bit line BL and source line SL corresponding to the address of the word line address decoder 737. Data is written to the memory cell 71 using a data write voltage generated by the voltage generation circuit 732 and pulse-controlled by the read circuit 734, via the bit/source line control circuit 736, etc. Furthermore, data is read from the memory cell 71 using a data read voltage generated by the voltage generation circuit 732 and pulse-controlled by the read circuit 734, via the bit/source line control circuit 736, etc.
  • the word line address decoder 737 obtains the address of the word line WL corresponding to the address received by the I/O 730 described above.
  • the word line control circuit 738 selects and controls the word line WL corresponding to the address of the word line address decoder 737.
  • the sense amplifier 739 detects the data read from the memory cell 10, specifically the resistance value of the magnetic memory element 100.
  • control circuit 731 to sense amplifier 739 control the writing of data to the magnetic memory element 100 and the reading of data from the magnetic memory element 100. Unless otherwise specified, it can be assumed that the control unit is the control circuit 731.
  • the magnetic memory element 100 of the memory cell 10 is electrically connected between the bit line BL and the source line SL.
  • one end of the magnetic memory element 100 is connected to the bit line BL, and the other end is connected to the source line SL via the select transistor 8.
  • the selection transistor 8 is an example of a selection element for selecting, from among multiple memory cells 10, a memory cell 10 from which data is to be written or read, and more specifically, is a FET switch.
  • the function of the selection transistor 8 can also be called a selector function.
  • the FET (Field Effect Transistor) that constitutes the selection transistor 8 may be a MOS (Metal-Oxide-Semiconductor) FET, and the MOSFET may be an N-type MOSFET or a P-type MOSFET.
  • the FET is assumed to be an N-type MOSFET.
  • the selection transistor 8 switches between a state that allows data access (reading and writing data) to the corresponding magnetic memory element 100 and a state that prevents data access.
  • one of the source and drain of the selection transistor 8 is connected to the magnetic memory element 100, and the other is connected to the source line SL.
  • the gate of the selection transistor 8 is connected to the word line WL.
  • the voltage V applied to the magnetic memory element 100 is expressed as the potential difference between the bit line BL and the source line SL.
  • a voltage corresponding to the potential difference between the bit line BL and the source line SL is applied to the magnetic memory element 100 in the memory cell 10, and this voltage corresponds to the write voltage V described above.
  • one of a positive voltage (voltage V>0) and a negative voltage (voltage V ⁇ 0) is applied to the magnetic memory element 100 so that the magnetic memory element 100 has one of a low resistance value and a high resistance value.
  • the other of a positive voltage and a negative voltage is applied to the magnetic memory element 100 so that the magnetic memory element 100 has the other of a low resistance value and a high resistance value.
  • the voltage V applied to the magnetic memory element 100 is represented by the potential of the bit line BL when the source line SL is used as the reference potential.
  • a positive voltage V>0
  • V ⁇ 0 negative voltage
  • ) of the positive and negative voltages mentioned above may be the same or different. By making the absolute value of one voltage smaller than the absolute value of the other voltage, the possibility of reducing power consumption is further increased.
  • the configuration of the storage device 200 is not limited to the configuration shown in FIG. 24 described above. Storage devices with various known configurations may be used as the storage device 200, as long as the magnetic memory element 100 is applicable.
  • one source line SL is commonly connected to two memory cells 10 (two magnetic memory elements 100).
  • one source line SL may be connected to one memory cell 10 (one magnetic memory element 100), and a memory array with a cross-point structure may also be used.
  • an error correction function may be added depending on the error rate of the magnetic memory element 100 and system requirements.
  • FIG. 20 is a diagram showing an example configuration of a memory cell 10 and its periphery according to an embodiment of the present disclosure.
  • the memory cell 10 in addition to the magnetic memory element 100 and select transistor 8 included in the memory cell 10, the memory cell 10 also has, for example, a contact layer 91, a semiconductor substrate 92, a bit line BL, a word line WL, and a source line SL.
  • the select transistor 8 includes a source region 81, a drain region 82, and a gate electrode.
  • the source region 81 and the drain region 82 are formed in a semiconductor substrate 92.
  • the gate electrode is a word line WL.
  • the contact layer 91 is a layer that electrically connects several elements and is configured to include, for example, vias.
  • Figure 25 shows three contact layers 91: a contact layer 91 that connects the magnetic memory element 100 and the bit line BL, a contact layer 91 that connects the magnetic memory element 100 and the source region 81 of the select transistor 8, and a contact layer 91 that connects the drain region 82 of the select transistor 8 and the source line SL.
  • the storage device 200 may have an external magnetic field application unit (not shown) that applies an additional magnetic field from outside the magnetic memory element 100, which shifts the hysteresis loop of the memory layer 106.
  • the external magnetic field application unit (not shown) applies a magnetic field in the perpendicular direction to the magnetic memory element 100.
  • the additional magnetic field has, for example, the same absolute value as the value Hex of the exchange coupling magnetic field when the write voltage is 0 V, and has a magnetization direction opposite to that of the exchange coupling magnetic field Hex.
  • Fig. 21A is a flowchart showing an example of processing (without verification) executed when writing data according to this embodiment
  • Fig. 21B is a timing chart for the data writing processing (without verification) according to this embodiment.
  • the flow shown in Figure 21A is controlled, for example, by a state machine included in the control circuit 731 ( Figure 19), and is started in response to input of a write command and write data. It is assumed that the memory cell 10 containing the magnetic memory element 100 to which data is to be written has already been selected, and the corresponding selection transistor 8 is turned on.
  • Step S1 If the magnetic memory element 100 is to have a high resistance value (Step S1: Yes), the source line SL of the bit line BL and source line SL is set to a high potential (Step S2), and a voltage is set that will make the resistance value of the magnetic memory element 100 a high resistance value (Step S3).
  • the voltage applied to the magnetic memory element 100 is set to a negative voltage (voltage V ⁇ 0).
  • step S1 if the magnetic memory element 100 is to have a low resistance value (step S1: No), the bit line BL of the bit line BL and source line SL is set to a high potential (step S4), and a voltage is set that reduces the resistance value of the magnetic memory element 100 (step S5).
  • the voltage applied to the magnetic memory element 100 is set to a positive voltage (voltage V>0).
  • a pulse voltage (write voltage) having the set voltage is applied (step S6).
  • the magnetic memory element 100 will have a low or high resistance value.
  • the write voltage is a voltage that modulates the value Hex of the exchange coupling magnetic field that transitions the magnetization directions of the SAF-coupled memory layer 106 and fixed layer 102 from an antiparallel state to a parallel state.
  • the write voltage is applied to the upper electrode 120 and lower electrode 122 of the magnetic memory element 100.
  • FIG. 21B shows an example of a timing chart for writing data. Note that FIG. 21B schematically illustrates the voltage changes over time for the write start signal, write direction control signal, word line voltage, bit line voltage, and source line voltage; the actual voltages are not limited to the forms shown.
  • the write start signal is generated, for example, by the control circuit 731 (FIG. 19).
  • the write direction control signal controls the polarity of the write voltage V to control whether the data stored in the magnetic memory element 100 is one of two values (high resistance value, low resistance value).
  • the word line voltage, bit line voltage, and source line voltage refer to the voltages applied to the word line WL, bit line BL, and source line SL.
  • bit line BL, source line SL, and word line WL are selected by the bit/source line address decoder 735 and word line address decoder 737, and the word line voltage, bit line voltage, and source line voltage are generated by the bit/source line control circuit 736 and word line control circuit 738.
  • the bit line voltage and source line voltage are detected by the sense amplifier 739.
  • the upper part of Figure 21B shows a timing chart when a positive voltage (V>0) is applied to the magnetic memory element 100.
  • the lower part of Figure 21B shows a timing chart when a negative voltage (V ⁇ 0) is applied to the magnetic memory element 100.
  • a word line voltage is applied in response to a write start signal.
  • V>0 a positive voltage
  • V ⁇ 0 a negative voltage
  • V ⁇ 0 a negative voltage
  • the source line voltage is controlled to be higher than the bit line voltage, as shown in the lower part of Figure 21B.
  • Figure 21B shows the word line voltage, bit line voltage, and source line voltage as having the same pulse width
  • the pulse widths of these voltages may be different.
  • a verify read may be performed during writing.
  • a verify read is a read performed after writing to compare the read value (resistance value, bit value, etc.) with the expected value, which is the value to be written. If the read value does not match the expected value during the verify read, the write voltage is applied again.
  • FIGs 22A and 22B An example of the operation during data writing in such a memory device 200 with verify read will be described with reference to Figures 22A and 22B.
  • Figure 22A is a flowchart showing an example of processing (with verify) executed during data writing according to this embodiment
  • Figure 22B is a timing chart during data writing processing (with verify) according to this embodiment.
  • FIG. 22A is a flowchart showing an example of the processing (data writing method) performed when writing data.
  • steps S1 to S6 described above with reference to FIG. 21A are completed, a verify read is performed (step S7), and it is determined whether the read value matches the expected value (step S8). If the read value matches the expected value (step S8: Yes), the processing of the flowchart ends. If they do not match (step S8: No), processing returns to step S6, where a pulse voltage is applied again.
  • a maximum value may be set for the number of times the processes of steps S6 to S8 are repeated. If the number of times the processes are repeated exceeds the maximum value, the processing of the flowchart ends.
  • Figure 22B shows an example timing chart for writing data.
  • the comparison result signal indicates whether the value read by the verify read matches the expected value (match or mismatch), and is generated, for example, by the sense amplifier 739 or a separately provided verify circuit (not shown). In the example shown in Figure 22B, the comparison result signal goes high when the read value matches the expected value.
  • a word line voltage is applied in response to a write start signal.
  • V>0 a positive voltage
  • V ⁇ 0 a negative voltage
  • V ⁇ 0 a negative voltage
  • the source line voltage is controlled to be higher than the bit line voltage, as shown in the lower part of Figure 22B.
  • one of two values high resistance value, low resistance value
  • this first data write was unsuccessful and the resistance value of the magnetic memory element 100 is not the expected value.
  • a verify read is performed.
  • a word line voltage is applied in response to a read start signal, and in this example, the bit line voltage is controlled so that the same voltage as the read voltage is applied.
  • the sense amplifier 739 is enabled, and it is determined whether the resistance value of the magnetic memory element 100 is a high resistance value or a low resistance value. It is determined whether the resistance value indicated in the determination result, i.e., the read value, matches the expected value.
  • the read value does not match the expected value (mismatch), and writing to the magnetic memory element 100 is performed again.
  • the word line voltage is applied, and one of the bit line voltage and source line voltage is controlled so that it is higher than the other.
  • this second data write is successful, and the resistance value of the magnetic memory element 100 is the expected value.
  • a verify read is then performed, and it is determined that the read value matches the expected value (match). Writing data to the magnetic memory element 100 is then completed.
  • the magnetic memory element 100 does not require initial reading because, as explained above, the data written to the memory layer 106 is non-toggle, meaning that it depends on the write voltage and is not dependent on the state before writing.
  • Figure 22B shows the word line voltage, bit line voltage, and source line voltage as having the same pulse width
  • the pulse widths of these voltages may be different.
  • the reversal of the magnetization direction of the storage layer 106 depends on the write voltage and does not depend on the pulse width of the write voltage, so there is no need for precise control of the pulse width of the write voltage on the order of less than a nanosecond. Therefore, according to this embodiment, the write error rate (WER) can be kept low.
  • the magnetic memory element 100 according to this embodiment performs writing by applying a voltage, it is capable of high-speed writing and consumes low power due to voltage driving.
  • the write data in the storage layer 106 depends on the write voltage and is non-toggle, meaning that it does not depend on the state before writing, so no initial read is required.
  • the magnetic memory element 100 according to the embodiment of the present disclosure can be manufactured using manufacturing methods, equipment, and conditions that are commonly used in the manufacture of semiconductor devices.
  • the above-mentioned methods may include, for example, PVD (Physical Vapor Deposition), CVD (Chemical Vapor Deposition), and ALD (Atomic Layer Deposition).
  • PVD methods include vacuum deposition, EB (electron beam) deposition, various sputtering methods (magnetron sputtering, RF (radio frequency)-DC (direct current) combined bias sputtering, ECR (electron cyclotron resonance) sputtering, facing target sputtering, high frequency sputtering, etc.), ion plating, laser ablation, molecular beam epitaxy (MBE), and laser transfer.
  • MBE molecular beam epitaxy
  • CVD methods include plasma CVD, thermal CVD, metal organic (MO) CVD, and photo CVD.
  • Other methods include electroplating, electroless plating, spin coating, dipping, casting, microcontact printing, drop casting, various printing methods such as screen printing, inkjet printing, offset printing, gravure printing, and flexographic printing, stamping, spraying, and various coating methods such as air doctor coater, blade coater, rod coater, knife coater, squeeze coater, reverse roll coater, transfer roll coater, gravure coater, kiss coater, cast coater, spray coater, slit orifice coater, and calendar coater.
  • Patterning methods include chemical etching such as shadow masking, laser transfer, and photolithography, as well as physical etching using ultraviolet light or lasers.
  • Planarization techniques include chemical mechanical polishing (CMP), laser planarization, and reflow.
  • Fig. 23 is a diagram showing an application example using the storage device 200 according to the embodiment of the present disclosure.
  • the memory device 200 can be used in various cases, for example, to sense light such as visible light, infrared light, ultraviolet light, and X-rays, as follows:
  • the storage device 200 may be used in a variety of applications, including "devices for capturing images for viewing, such as digital cameras and mobile devices with camera functions," "traffic devices, such as in-vehicle sensors that capture images of the front, rear, surroundings, and interior of a vehicle for safe driving such as automatic stopping and for driver status recognition, surveillance cameras that monitor moving vehicles and roads, and distance measurement sensors that measure distances between vehicles," “devices for home appliances, such as TVs, refrigerators, and air conditioners, that capture user gestures and operate the device in accordance with those gestures," “medical and healthcare devices, such as endoscopes and devices that capture blood vessel images by receiving infrared light,” “security devices, such as surveillance cameras for crime prevention and cameras for person authentication,” "
  • the technology disclosed herein can be applied to a variety of products.
  • the technology disclosed herein may be realized as electronic devices mounted on any type of moving object, such as an automobile, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility device, airplane, drone, ship, robot, construction machinery, agricultural machinery (tractor), etc.
  • the technology disclosed herein may be realized as electronic devices mounted on an endoscopic surgery system, a microsurgery system, etc.
  • FIG. 24 is a diagram illustrating an example configuration of the imaging device 300 according to Application Example 1.
  • the imaging device 300 is an example of an electronic device to which the storage device 200 according to an embodiment of the present disclosure is applied. Examples of the imaging device 300 include electronic devices such as digital still cameras, video cameras, smartphones and mobile phones with imaging functions.
  • the imaging device 300 has an optical system 301, a shutter device 302, an imaging element 303, a control circuit 304, a signal processing circuit 305, a monitor 306, and a memory 307.
  • the imaging device 300 can capture still images and moving images.
  • the optical system 301 has one or more lenses.
  • the optical system 301 guides light from the subject (incident light) to the image sensor 303, forming an image on the light-receiving surface of the image sensor 303.
  • the shutter device 302 is disposed between the optical system 301 and the image sensor 303.
  • the shutter device 302 controls the light irradiation period and light blocking period for the image sensor 303 under the control of the control circuit 304.
  • the image sensor 303 accumulates signal charge for a certain period of time in response to light that is focused on the light receiving surface via the optical system 301 and the shutter device 302.
  • the signal charge accumulated in the image sensor 303 is transferred in accordance with a drive signal (timing signal) supplied from the control circuit 304.
  • the image sensor 303 can be, for example, a solid-state image sensor.
  • the control circuit 304 drives the image sensor 303 and the shutter device 302 by outputting drive signals that control the transfer operation of the image sensor 303 and the shutter operation of the shutter device 302.
  • the signal processing circuit 305 performs various signal processing operations on the signal charges output from the image sensor 303.
  • the image (image data) obtained by the signal processing operation performed by the signal processing circuit 305 is supplied to the monitor 306 and further to the memory 307.
  • Monitor 306 displays moving or still images captured by image sensor 303 based on image data supplied from signal processing circuit 305.
  • Monitor 306 can be, for example, a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel.
  • Memory 307 stores image data supplied from signal processing circuit 305, i.e., image data of moving or still images captured by image sensor 303.
  • memory 307 can be the storage device 200 according to the embodiment of the present disclosure described above.
  • Fig. 25 is a diagram illustrating an example configuration of the distance measuring device 400 according to Application Example 2.
  • the distance measuring device 400 is an example of an electronic device to which the storage device 200 according to an embodiment of the present disclosure is applied.
  • the distance measuring device 400 has a light source unit 401, an optical system 402, an image sensor 403, a control circuit 404, a signal processing circuit 405, a monitor 406, and a memory 407.
  • the distance measuring device 400 projects light from the light source unit 401 toward an object and receives light (modulated light or pulsed light) reflected from the surface of the object, thereby obtaining a distance image corresponding to the distance to the object.
  • the light source unit 401 projects light toward the subject.
  • the light source unit 401 may be, for example, a vertical cavity surface emitting laser (VCSEL) array that emits laser light as a surface light source, or a laser diode array in which laser diodes are arranged in a line.
  • the laser diode array is supported by a specified drive unit (not shown) and is scanned in a direction perpendicular to the direction in which the laser diodes are arranged.
  • the optical system 402 has one or more lenses.
  • the optical system 402 guides light from the subject (incident light) to the image sensor 403, forming an image on the light-receiving surface (sensor section) of the image sensor 403.
  • the imaging element 403 accumulates signal charges in response to light that is focused on the light receiving surface via the optical system 402. A distance signal indicating the distance determined from the light receiving signal output from the imaging element 403 is supplied to the signal processing circuit 405.
  • the imaging element 403 can be, for example, a solid-state imaging element such as an image sensor.
  • the control circuit 404 outputs a drive signal (control signal) that controls the operation of the light source unit 401, the image sensor 403, etc., and drives the light source unit 401, the image sensor 403, etc.
  • the signal processing circuit 405 performs various signal processing operations on the distance signal supplied from the image sensor 403. For example, the signal processing circuit 405 performs image processing (such as histogram processing and peak detection processing) to construct a distance image based on the distance signal.
  • image processing such as histogram processing and peak detection processing
  • the image (image data) obtained by the signal processing performed by the signal processing circuit 405 is supplied to the monitor 406 and further to the memory 407.
  • the monitor 406 displays the distance image captured by the image sensor 403 based on the image data supplied from the signal processing circuit 405.
  • the monitor 406 can be, for example, a panel-type display device such as a liquid crystal panel or an organic EL panel.
  • the memory 407 stores image data supplied from the signal processing circuit 405, i.e., image data of the distance image captured by the image sensor 403.
  • the memory 407 can be, for example, the storage device 200 according to an embodiment of the present disclosure.
  • the storage device 200 can be implemented in various electronic devices.
  • the storage device 200 according to an embodiment of the present disclosure may be installed in various electronic devices such as an HDD (hard disk drive), a notebook PC (personal computer), a mobile device (e.g., a smartphone, tablet PC, etc.), a PDA (personal digital assistant), a wearable device, a game device, or a music device.
  • the storage device 200 may be used as various types of memory such as storage.
  • a detailed description of an example of an electronic device to which the storage device 200 according to an embodiment of the present disclosure is applied will be given below.
  • FIG. 26 is a diagram illustrating an example configuration of the AI chip 500 according to Application Example 3.
  • the storage device 200 according to an embodiment of the present disclosure can be incorporated into the AI chip 500 for use.
  • the AI chip 500 is, for example, a semiconductor chip configured to include a silicon semiconductor or the like, and includes an AI processing circuit 511 and a memory area 512 as shown in FIG. 26 .
  • the AI processing circuit 511 executes various types of AI processing.
  • AI processing include recognition processing and inference processing.
  • processing targets include, but are not limited to, text, images, video, audio, and music.
  • Memory area 512 stores data used by AI chip 500.
  • a storage device 200 according to an embodiment of the present disclosure can be applied to this memory area 512.
  • memory area 512 includes a long-term retention area 621 and a short-term retention area 622.
  • long-term retention area 621 and short-term retention area 622 each have memory blocks 508a, 508b that include a plurality of magnetic memory elements 100 according to an embodiment of the present disclosure.
  • learning data is stored in the long-term storage area 621. Since the learning data is updated infrequently, long-term data storage is required in the long-term storage area 621. Calculated values are stored in the short-term storage area 622. Since calculated values are frequently updated (overwritten, etc.), the short-term storage area 622 only needs to store data for a short period of time, but it is required that the time required for writing is short, i.e., that there is low latency.
  • FIGS 27 and 28 are flowcharts showing an example of processing executed in the AI chip 500 according to Application Example 3.
  • Figure 27 shows the flow when updating learning data.
  • learning data is input (step S31)
  • the data is stored in the long-term storage area 621 (step S32).
  • bit data is written to the magnetic memory element 100 of the memory block 508a included in the long-term storage area 621.
  • the learning data may be generated and updated by the AI processing circuit 511.
  • FIG 28 shows the flow during AI processing.
  • learning data is read from the long-term storage area 621 (step S42), and AI processing is executed (step S43).
  • the AI processing circuit 511 executes a multiply-and-accumulate operation on the input data and learning data.
  • the calculation value used in this operation is stored in the short-term storage area 622 (step S44).
  • the intermediate calculation results are temporarily stored.
  • calculations are repeatedly executed a predetermined number of times using the learning data and intermediate calculation results (step S45: No, steps S42 to S44).
  • the AI processing circuit 511 ends the calculation and outputs the results (step S46).
  • Data writing to the long-term retention area 621 and data writing to the short-term retention area 622 may use methods similar to those of the embodiments of the present disclosure described above. For example, when writing data to the long-term retention area 621, i.e., when updating learning data, high-speed processing such as that required for AI processing is not required, so a verify read may be performed to sufficiently reduce the write error rate.
  • the flowchart and timing chart may be similar to those shown in Figures 26 and 27 described above.
  • a verify read may not be performed from the perspective of low-latency access.
  • the storage device 200 can be incorporated into an AI chip 500 for use.
  • an AI chip 500 for use.
  • chips, devices, etc. configured to execute various known processes, not limited to AI processing.
  • the AI chip 500 can be appropriately interpreted as a chip, device, etc. that is not limited to AI processing.
  • the AI chip 500 has an error correction function only for the long-term storage area 621 out of the long-term storage area 621 and short-term storage area 622.
  • the AI chip 500 includes an error correction circuit 513.
  • the error correction circuit 513 performs error correction encoding on the learning data stored in the long-term storage area 621, and error correction decoding on the learning data read from the long-term storage area 621.
  • FIGS 30 to 32 are flowcharts showing an example of processing executed in the AI chip 500 according to this modified example.
  • Figure 30 shows the flow when updating learning data. This flow differs from the previously described flow of Figure 31 in that it includes step S33 between steps S31 and S32.
  • learning data is input (step S31)
  • the data is error-correction coded (step S33) and stored in the long-term storage area 621 (step S32).
  • FIG 31 shows the flow during AI processing. This flow differs from the previously described flow of Figure 28 in that it includes step S47 between steps S42 and S43.
  • step S41 learning data is read from the long-term storage area 621 (step S42) and error correction decoded (step S47).
  • step S41 learning data is read from the long-term storage area 621 (step S42) and error correction decoded (step S47).
  • step S47 error correction decoded
  • the data in the long-term storage area 621 may also be refreshed using the error correction function described above. This will be explained with reference to Figure 32.
  • FIG. 32 is a flowchart showing an example of processing executed by the AI chip 500. This flow starts in response to receipt of a refresh command.
  • a refresh command is received, learning data is read from the long-term storage area 621 (step S51), and error detection is performed (step S52). Then, a determination is made as to whether or not an error has been detected (step S53). If no error has been detected (step S53: No), the processing of the flowchart ends. On the other hand, if an error has been detected (step S53: Yes), a determination is made as to whether or not the error can be corrected (step S54).
  • step S54 Yes
  • the error is corrected (step S55)
  • the corrected learning data is stored in the long-term storage area 621 (step S56), and the processing of the flowchart ends.
  • step S57 a notification is sent to the system (step S57), and the processing of the flowchart ends.
  • the system may be, for example, a system operating on a device equipped with the AI chip 500.
  • error correction technology may also be applied to the short-term retention area 622.
  • the long-term retention area 621 and the short-term retention area 622 may be designed so that the correction capabilities of the error correction codes are different. From the perspective of low-latency readout, for example, a Hamming code or a 2-bit correction BCH code may be used for the short-term retention area 622. Since the long-term retention area 621 is more tolerant of low latency than the short-term retention area 622, a correction code with higher performance than the short-term retention area 622 may be used for the long-term retention area 621. In this way, the error tolerance can be improved for both the long-term retention area 621 and the short-term retention area 622.
  • FIG. 33 is a diagram illustrating an example configuration of the imaging device 514 according to Application Example 4.
  • the storage device 200 can be incorporated into the imaging device 514.
  • the imaging device 514 mainly includes an ADC (Analog-to-Digital Converter) 641, a frame memory control unit 642, a logic unit 643, a memory control unit 644, an I/F (Interface) 645, and a memory area 646.
  • ADC Analog-to-Digital Converter
  • Memory area 646 stores data used by imaging device 514.
  • Typical memory functions related to data processing by imaging device 514 include frame memory for storing one frame's worth of image data, image processing memory for storing data related to image processing, and non-volatile memory for storing setting values for image processing and data transmission, and the storage device 200 according to an embodiment of the present disclosure can be applied to some or all of these.
  • memory area 646 includes short-term storage areas 647b and 647c and long-term storage area 648.
  • Image data is stored in short-term storage areas 647b and 647c.
  • Short-term storage areas 647b and 647c include memory blocks 508b and 508c. While short-term storage areas 647b and 647c are required to store data for a short period of time, they are required to have a short writing time, i.e., low latency.
  • the long-term storage area 648 stores program data, operation setting values, etc.
  • Program data is, for example, a control program for controlling the entire imaging device 514.
  • Operation setting values are, for example, parameters for specifying the image processing in the imaging device 514, the operation of the I/F 645, etc.
  • the long-term storage area 648 includes memory block 508a. The long-term storage area 648 is required to store data for a long period of time.
  • the ADC 641 converts analog pixel signals obtained from a pixel array unit (not shown) into digital signals.
  • the frame memory control unit 642 stores one frame's worth of image data in the short-term storage area 647b of the memory area 646.
  • the logic unit 643 performs image processing based on one frame's worth of image data. Image processing may include, for example, image correction processing, but in this application example, this is not limited to this and various other well-known image processing may be performed.
  • the memory control unit 644 stores the image data after logic processing in the short-term storage area 647c of the memory area 646.
  • the I/F 645 outputs the image data to the outside.
  • the short-term storage area 647b which stores one frame of image data after AD conversion, functions as a frame memory.
  • the short-term storage area 647c which stores image data after image processing and before being output by the I/F 645, can also be called a buffer, subsequent memory, main memory, etc.
  • Figures 34 to 36 are flowcharts showing an example of processing executed in the imaging device 514 according to this application example.
  • FIG. 34 shows the flow at startup. Operational setting values are read from the long-term storage area 648 (step S61). By using internal non-volatile memory, there is no need to load data from an external flash memory, for example, and startup speed can be increased accordingly.
  • FIG 35 shows the flow when updating program data.
  • program data is input (step S71)
  • the data is stored in the long-term storage area 648 (step S72).
  • Figure 36 shows the flow of image data processing.
  • Pixel signals are AD converted (step S81), and the resulting image data is stored in short-term holding area 647b (step S82).
  • the image data is read from short-term holding area 647b (step S83), image processing is performed, and the image data is stored in short-term holding area 647c (step S84).
  • the image data is read from short-term holding area 647b and output from I/F 645 (step S85).
  • the same techniques as those described above may be used when writing data to the long-term retention area 648 and to the short-term retention areas 647b and 647c.
  • the same high-speed processing as image processing is not required, so a verify read may be performed to sufficiently reduce the write error rate.
  • the flowcharts and timing charts may be similar to those shown in Figures 21A, 21B, 22A, and 22B described above.
  • a verify read may not be performed from the perspective of low-latency access.
  • the imaging device 514 may include, for example, a circuit similar to the error correction circuit 513 of FIG. 34 described above.
  • the error correction circuit 513 may be provided only for the long-term retention area 648 out of the short-term retention areas 647b, 647c and the long-term retention area 648 of the memory area 646. In this way, it is possible to improve the error tolerance of data related to long-term data retention.
  • error correction technology may also be applied to short-term retention areas 647b and 647c.
  • the long-term retention area 648 and the short-term retention areas 647b and 647c may be designed to have different error correction code correction capabilities. Details are similar to those for the long-term retention area 621 and short-term retention area 622 ( Figure 29) described above, so a detailed description will be omitted here. In this way, it is possible to improve the error tolerance of both the long-term retention area 648 and the short-term retention areas 647b and 647c.
  • FIG. 37 is a diagram showing an example configuration of the imaging device 514 according to Application Example 5.
  • the imaging device 514 includes multiple chips and has a stacked structure in which the chips are stacked. Examples of the multiple chips include chip CH1 and chip CH2. When stacked, chip CH1 and chip CH2 function as the imaging device 514.
  • FIG. 37 shows chip CH1 and chip CH2 exploded in the stacking direction.
  • Chip CH1 is a pixel chip.
  • Chip CH1 is provided with, for example, a plurality of pixels arranged in a two-dimensional array (pixel array section), pixel circuits including transistors used to drive the pixels, etc.
  • Chip CH2 is an image processing chip for processing pixel signals.
  • chip CH2 includes a logic region R1 and a memory region R2.
  • Logic region R1 is provided with the ADC 641, frame memory control unit 642, logic unit 643, memory control unit 644, I/F 645, etc., previously described and shown in FIG. 33.
  • Memory region R2 is provided with memory region 646, previously described, and memory region 462 is used for the storage device 200 according to an embodiment of the present disclosure.
  • FIG. 38 is a diagram showing an example configuration of an imaging device 514 according to a modified example of application example 5.
  • an SRAM 515 is provided in a region of chip CH2 separate from the logic region R1 and memory region R2.
  • the memory device 200 according to an embodiment of the present disclosure is applied to the memory region 462.
  • Fig. 39 is a diagram illustrating an example of a schematic configuration of the CPU 516 according to Application Example 6.
  • the storage device 200 according to an embodiment of the present disclosure is incorporated into the CPU 516 for use.
  • the CPU 516 includes a CPU core 660, a primary cache 661, and a secondary cache 662.
  • the CPU core 660 executes various computational processes using the primary cache 661 and secondary cache 662.
  • the primary cache 661 includes a storage device 200 according to an embodiment of the present disclosure and an error correction circuit 513.
  • the error correction circuit 513 is as described above. In FIG. 39, the error correction circuit 513 is shown as a separate element from the storage device 200, but the error correction circuit 513 may be included in the storage device 200 as a component of the storage device 200.
  • the secondary cache 662 also includes a storage device 200 and an error correction circuit 513.
  • the above-mentioned CPU 516 can be suitably used in systems that require a large cache and high-speed processing, such as processors installed in servers in communication networks.
  • SRAM has a large area and large leakage, so as the cache size increases, the increase in memory power consumption becomes an issue.
  • the magnetic memory element 100 it is possible to suppress the increase in power consumption compared to SRAM.
  • Figure 40 is a diagram showing an example of the schematic configuration of a CPU 516 relating to a modified example of application example 6.
  • the primary cache 661 of the primary cache 661 and secondary cache 662 of the CPU 516 includes an SRAM 515.
  • SRAM 515 a configuration in which the storage device 200 according to an embodiment of the present disclosure and an SRAM 515 are mixed is also possible, and various combinations can be made depending on the required specifications, etc.
  • each device shown in the figure are functional concepts and do not necessarily have to be physically configured as shown.
  • the specific form of distribution and integration of each device is not limited to that shown, and all or part of them can be functionally or physically distributed and integrated in any unit depending on various loads, usage conditions, etc.
  • the present technology can also be configured as follows. (1) a memory layer formed of a ferromagnetic material; a first pinned layer made of a ferromagnetic material; a first spacer layer sandwiched between the memory layer and the first fixed layer and antiferromagnetically exchange-coupling the memory layer and the first fixed layer; a tunnel barrier layer made of a nonmagnetic material and provided on a surface of the storage layer opposite to the first spacer layer; a first stack consisting of the first stack is sandwiched between a first electrode and a second electrode; Magnetic memory element.
  • the exchange bias layer is made of an alloy.
  • the exchange bias layer is at least one element selected from the group consisting of Cr, Mn, Fe, Co, and Ni; at least one element selected from the group consisting of Ru, Rh, Pd, Ag, Os, Ir, Pt, and Au; Including, The magnetic memory element according to (6) above.
  • the voltage modulation enhancement layer contains at least one element selected from the group consisting of Ir, Os, Pt, Rh, Ta, Ti, W, Re, Au, Mo, Ru, Pd, V, Cr, and Mg.
  • the voltage modulation enhancement layer has a thickness of 0.5 nm or less.
  • the voltage modulation enhancement layer has a thickness of 0.3 nm or less.
  • the first stack further includes a first reference layer made of a ferromagnetic material.
  • the tunnel barrier layer contains at least one of an oxide, a nitride, or a fluoride containing one or more elements selected from the group consisting of Mg, Ca, Li, Si, Al, Sr, Zr, Hf, Ti, Zn, Sc, La, Ta, Eu, Cu, Ba, Mo, W, V, Y, Ni, Co, Mn, Cr, Fe, B, and C.
  • the thickness of the memory layer is 0.26 nm or more and 3 nm or less.
  • a method for writing data to a magnetic storage device including a plurality of magnetic storage elements and a control circuit that writes data to the plurality of magnetic storage elements comprising: Each of the plurality of magnetic memory elements a memory layer formed of a ferromagnetic material; a first pinned layer made of a ferromagnetic material; a first spacer layer sandwiched between the memory layer and the first fixed layer and antiferromagnetically exchange-coupling the memory layer and the first fixed layer; a tunnel barrier layer made of a nonmagnetic material and provided on a surface of the storage layer opposite to the first spacer layer; a first stack consisting of the first stack is sandwiched between a first electrode and a second electrode; the control circuit applies a write voltage to the first electrode and the second electrode of the magnetic memory element to be written; A method for writing to a magnetic storage device.
  • the control circuit applies the write voltage to the first electrode and the second electrode of the target magnetic memory element without performing an initial read of data from the magnetic memory element;
  • a magnetic storage device including a plurality of magnetic storage elements, Each of the plurality of magnetic memory elements a memory layer formed of a ferromagnetic material; a first pinned layer made of a ferromagnetic material; a first spacer layer sandwiched between the memory layer and the first fixed layer and antiferromagnetically exchange-coupling the memory layer and the first fixed layer; a tunnel barrier layer made of a nonmagnetic material and provided on a surface of the storage layer opposite to the first spacer layer; a first stack consisting of the first stack is sandwiched between a first electrode and a second electrode; Magnetic storage device.
  • An electronic device equipped with a magnetic storage device includes a plurality of magnetic storage elements; Each of the plurality of magnetic memory elements a memory layer formed of a ferromagnetic material; a first pinned layer made of a ferromagnetic material; a first spacer layer sandwiched between the memory layer and the first fixed layer and antiferromagnetically exchange-coupling the memory layer and the first fixed layer; a tunnel barrier layer made of a nonmagnetic material and provided on a surface of the storage layer opposite to the first spacer layer; a first stack consisting of the first stack is sandwiched between a first electrode and a second electrode; electronic equipment.

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Abstract

強磁性体から形成された記憶層と、強磁性体から形成された第１の固定層と、前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層とからなる第１の積層を備え、前記第１の積層は、第１の電極及び第２の電極によって挟まれている、磁気記憶素子を提供する。

Description

磁気記憶素子及び磁気記憶装置の書き込み方法
　本開示は、磁気記憶素子及び磁気記憶装置の書き込み方法に関する。
　磁気記憶素子（磁気抵抗効果素子）を用いる磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）は、トンネルバリア層を２層の磁性層（記憶層及び参照層）で挟んだ磁気トンネル接合構造を有する。磁気トンネル接合構造は、磁化方向可変の記憶層と磁化方向不変の参照層との磁化相対角によって抵抗が変化するため、相対的な磁化方向が平行／反平行によって二値の抵抗を取ることから、データの記憶に利用される。詳細には、記憶層においては、垂直磁気異方性（ＰＭＡ：Ｐｅｒｐｅｎｄｉｃｕｌａｒ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ）によって上下２方向で磁気エネルギーが最安定となり、その間の角度においてエネルギー障壁があるため、電圧を切っても不揮発なデータ保持が可能となる。
　電圧駆動型の磁気記憶装置（ＶＣ－ＭＲＡＭ：Ｖｏｌｔａｇｅ　Ｃｏｎｔｒｏｌｌｅｄ　Ｍａｇｎｅｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）の書き込みにおいては、面内磁界印加下で磁気異方性の電圧変調（ＶＣＭＡ：Ｖｏｌｔａｇｅ　ｃｏｎｔｒｏｌｌｅｄ　ｍａｇｎｅｔｉｃ　ａｎｉｓｏｔｒｏｐｙ）によってエネルギー障壁を取り去ることにより、記憶層の磁化が磁界方向を歳差軸にした歳差運動を始める。そして、データの書き込みは、記憶層の磁化方向が反転したタイミングで電圧を切ることで完了する。このような電圧駆動型の書き込み手法は、原理的には高速書き込みが可能であり、且つ、電圧駆動のため低消費電力であることが利点とされる。
特開２０１６－２２５６３３号公報
　従来技術のＶＣ－ＭＲＡＭにおいては、記憶層の磁化方向の反転のために、高精度に、短いパルス幅を持つパルス電圧を印加することが求められている。しかしながら、高精度に、短いパルス幅を持つパルス電圧を印加することは難しく、例えば、短いパルス幅を高精度に制御するための複雑、且つ、大規模な制御回路を必要とする。そのため、従来技術のＶＣ－ＭＲＡＭにおいては、書き込みエラー率（ＷＥＲ）を低く抑えることが難しい。
　そこで、本開示では、高精度に電圧のパルス幅を制御する必要としない、新規且つ改良された磁気記憶素子及び磁気記憶装置の書き込み方法を提案する。
　本開示によれば、強磁性体から形成された記憶層と、強磁性体から形成された第１の固定層と、前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層とからなる第１の積層を備え、前記第１の積層は、第１の電極及び第２の電極によって挟まれている、磁気記憶素子が提供される。
　さらに、本開示によれば、複数の磁気記憶素子と、前記複数の磁気記憶素子におけるデータの書き込みを実行する制御回路部とを備える磁気記憶装置の書き込み方法であって、前記複数の磁気記憶素子のそれぞれは、強磁性体から形成された記憶層と、強磁性体から形成された第１の固定層と、前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層とからなる第１の積層を備え、前記第１の積層は、第１の電極及び第２の電極によって挟まれており、前記制御回路部が、対象となる前記磁気記憶素子の前記第１の電極と前記第２の電極とに書き込み電圧を印加することを含む、磁気記憶装置の書き込み方法が提供される。
従来技術に係るＶＣ－ＭＲＡＭの書き込み動作例を説明するための図である。 従来技術に係るＶＣ－ＭＲＡＭの歳差運動周期の数式と面内磁界および歳差運動周期の関係を表すグラフとを示す図である。 従来技術に係るＶＣ－ＭＲＡＭの面内磁界および歳差運動周期の関係を表すグラフである。 従来技術に係るＶＣ－ＭＲＡＭの各面内磁界の印加条件における書き込みエラー率のパルス幅依存性を示す図である。 本開示の実施形態に係る磁気メモリ素子の概要を説明するための図（その１）である。 本開示の実施形態に係る磁気メモリ素子の概要を説明するための図（その２）である。 本開示の実施形態に係る磁気メモリ素子の概要を説明するための図（その３）である。 本開示の実施形態に係る磁気メモリ素子の概要を説明するための図（その４）である。 本開示の実施形態に係る磁気メモリ素子の構成例を示す図である。 実施例に係るＳＡＦ結合した２つの強磁性体層からなるＳＡＦ結合構造の構成を示す図である。 実施例に係るＳＡＦ結合構造のヒステリシスループを示す図である。 理論計算により得られた、各垂直磁気異方性条件におけるＳＡＦ結合構造のヒステリシスループを示す図である。 実施例に係るＳＡＦ結合構造における、各印加電圧におけるヒステリシスループのシフトを示す図である。 本開示の実施形態の変形例１に係る磁気メモリ素子の構成例を示す図である。 本開示の実施形態の変形例２に係る磁気メモリ素子の構成例を示す図である。 本開示の実施形態の変形例３に係る磁気メモリ素子１００の構成例を示す図である。 本開示の実施形態の変形例４に係る磁気メモリ素子１００の構成例を示す図である。 本開示の実施形態の変形例５に係る磁気メモリ素子１００の構成例を示す図である。 本開示の実施形態に係る記憶装置の構成例を示す図である。 本開示の実施形態に係るメモリセル及びその周辺の構成例を示す図である。 本開示の実施形態に係るデータ書き込み時に実行される処理（ベリファイ無し）の例を示すフローチャートである。 本開示の実施形態に係るデータ書き込み処理（ベリファイ無し）時のタイミングチャートである。 本開示の実施形態に係るデータ書き込み時に実行される処理（ベリファイ有）の例を示すフローチャートである。 本開示の実施形態に係るデータ書き込み処理（ベリファイ有）時のタイミングチャートである。 本開示の実施形態に係る記憶装置を使用する適用例を示す図である。 適用例１に係る撮像装置の構成例を示す図である。 適用例２に係る測距装置の構成例を示す図である。 適用例３に係るＡＩチップの構成例を示す図である。 適用例３に係るＡＩチップにおいて実行される処理の例を示すフローチャート（その１）である。 適用例３に係るＡＩチップにおいて実行される処理の例を示すフローチャート（その２）である。 適用例３の変形例に係るＡＩチップの構成例を示す図である。 適用例３の変形例に係るＡＩチップにおいて実行される処理の例を示すフローチャート（その１）である。 適用例３の変形例に係るＡＩチップにおいて実行される処理の例を示すフローチャート（その２）である。 適用例３の変形例に係るＡＩチップにおいて実行される処理の例を示すフローチャート（その３）である。 適用例４に係る撮像装置の構成例を示す図である。 適用例４に係る撮像装置において実行される処理の例を示すフローチャート（その１）である。 適用例４に係る撮像装置において実行される処理の例を示すフローチャート（その２）である。 適用例４に係る撮像装置において実行される処理の例を示すフローチャート（その３）である。 適用例５に係る撮像装置の構成例を示す図である。 適用例５の変形例に係る撮像装置の構成例を示す図である。 適用例６に係るＣＰＵの概略構成の例を示す図である。 適用例６の変形例に係るＣＰＵの概略構成の例を示す図である。
　以下に、添付図面を参照しながら、本開示の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。また、本明細書及び図面において、実質的に同一又は類似の機能構成を有する複数の構成要素を、同一の符号の後に異なるアルファベットを付して区別する場合がある。ただし、実質的に同一又は類似の機能構成を有する複数の構成要素の各々を特に区別する必要がない場合、同一符号のみを付する。
　また、以下の説明で参照される図面は、本開示の一実施形態の説明とその理解を促すための図面であり、わかりやすくするために、図中に示される形状や寸法等は実際と異なる場合がある。さらに、図中に示される装置は、以下の説明と公知の技術を参酌して、適宜、設計変更することができる。
　以下の説明における具体的な数値についての記載は、数学的に定義される数値と同一の値だけを意味するものではない。詳細には、以下の説明における具体的な数値についての記載は、磁気記憶素子、記憶装置、及びこれらの製造工程、及び、その使用・動作において許容される程度の違い（誤差・ひずみ）がある場合をも含むものとする。
　また、磁化方向や磁気異方性について説明する際に、便宜的に「垂直方向」（膜面に対して垂直な方向、もしくは積層構造の積層方向）及び「面内方向」（膜面に対して平行な方向、もしくは積層構造の積層方向に対して垂直な方向）等の用語を用いる場合がある。ただし、これらの用語は、必ずしも磁化の厳密な方向を意味するものではない。例えば、「磁化方向が垂直方向である」や「垂直磁気異方性を有する」等の文言は、面内方向の磁化に比べて垂直方向の磁化が優位な状態であることを意味している。同様に、例えば、「磁化方向が面内方向である」や「面内磁気異方性を有する」等の文言は、垂直方向の磁化に比べて面内方向の磁化が優位な状態であることを意味している。
　また、以下の回路（電気的な接続）の説明においては、特段の断りがない限りは、「電気的に接続」又は「接続」とは、複数の要素の間を電気（信号）が導通するように接続することを意味する。加えて、以下の説明における「電気的に接続」又は「接続」には、複数の要素を直接的に、且つ、電気的に接続する場合だけでなく、他の要素を介して間接的に、且つ、電気的に接続する場合も含むものとする。
　なお、説明は以下の順序で行うものとする。
　　１．　背景
　　２．　実施形態
　　　　２．１　概要
　　　　２．２　実施形態
　　　　２．３　実施例
　　　　２．４　変形例
　　　　２．５　記憶装置の構成例
　　　　２．６　書き込み動作例
　　３．　まとめ
　　４．　適用例
　　　　４．１　各種装置
　　　　４．２　適用例１
　　　　４．３　適用例２
　　　　４．４　適用例３
　　　　４．５　適用例４
　　　　４．６　適用例５
　　　　４．７　適用例６
　　５．　補足
　＜＜１．　背景＞＞
　まずは、図１から図４を参照して、本発明者らが本開示の実施形態を創作するに至る背景について説明する。図１は、従来技術に係るＶＣ－ＭＲＡＭの書き込み動作例を説明するための図であり、図２は、従来技術に係るＶＣ－ＭＲＡＭの歳差運動周期の数式と面内磁界および歳差運動周期の関係を表すグラフとを示す図である。また、図３は、従来技術に係るＶＣ－ＭＲＡＭの面内磁界および歳差運動周期の関係を表すグラフであり、図４は、従来技術に係るＶＣ－ＭＲＡＭの各面内磁界の印加条件における書き込みエラー率のパルス幅依存性を示す図である。
　磁気メモリ素子を用いるＭＲＡＭは、酸化マグネシウム（ＭｇＯ）等からなるトンネルバリア層を、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）及びマンガン（Ｍｎ）からなる群から選択される少なくとも１つの元素を含む材料からなる記憶層及び参照層で挟んだ磁気トンネル接合構造を有する。磁気トンネル接合構造は、磁化方向可変の記憶層と磁化方向不変の参照層との磁化相対角によって抵抗が変化するため、相対的な磁化の向きが平行／反平行によって２値の抵抗（高抵抗状態、低抵抗状態）を取ることから、データの記憶に利用される。
　電圧駆動型の磁気記憶装置（ＶＣ－ＭＲＡＭ）の書き込みにおいては、面内磁界印加下で磁気異方性の電圧変調によってエネルギー障壁を取り去ることにより、記憶層の磁化が磁界方向を歳差軸にした歳差運動を始める。そして、データの書き込みは、記憶層の磁化が反転方向を向いたタイミングで電圧を切ることで完了する。このようなＶＣ－ＭＲＡＭの書き込み手法は、原理的にはｓｕｂ－ナノセックオーダーの高速書き込みが可能であり、且つ、電圧駆動のため低消費電力であることが利点とされる。しかしながら、ＶＣ－ＭＲＡＭの書き込み手法は、書き込み時に外部からの磁界の印加が必要であり、歳差運動の周期の制約により、ナノセック未満のオーダーでの書き込み電圧のパルス幅の精密制御が必要となる。
　まずは、図１を参照して、従来技術に係るＶＣ－ＭＲＡＭの書き込み動作例を説明する。従来技術に係るＶＣ－ＭＲＡＭの記憶層は垂直磁気異方性を有する。図１に示すように、（ａ）待機状態では、磁気エネルギーＡ１は磁化方向が上下２方向で最安定となり、その２方向間の角度においてエネルギー障壁Ａ２があるため、電圧を切っても不揮発なデータ保持が可能となる。また、（ｂ）書き込み電圧印加では、磁気抵抗素子に面内磁界Ｈｅｘｔ印加下で磁気異方性の電圧変調によってエネルギー障壁Ａ２を取り去ることで、記憶層の磁化は印加磁界方向を歳差軸にした歳差運動を始める。さらに、（ｃ）書き込み後では、磁化が反転方向Ｅを向いたタイミングで電圧を切ることで書き込みが完了する。
　図１の例では、説明の便宜上、ＸＹＺ座標系（Ｙ軸は紙面に垂直である）が図示されている。Ｘ軸方向及びＹ軸方向は、前述の積層構造を有する磁気抵抗素子の層の面方向に相当する。Ｘ軸方向、Ｙ軸方向、ＸＹ平面方向を水平方向と称してもよい。Ｚ軸方向は、磁気抵抗素子の層の面方向に垂直な方向（積層方向）に相当する。Ｚ軸方向を垂直方向と称してもよい。
　書き込みに必要な反転時間は、磁化の歳差運動周期で決まる。このため、歳差運動周期τは、以下の数式（１）で表現される。
　数式（１）においては、α、γ、μ０は、それぞれダンピング定数、磁気回転比、透磁率である。この数式（１）を用いた面内磁界Ｈｅｘｔと歳差運動周期τとの関係は、図２に示される。図２に示されるグラフにおいては、ダンピング定数αの値を変えた三通り（α＝０．１、０．０５、０．０１）の結果が示されているが、現実的なダンピング定数αの範囲では、歳差運動周期τはダンピング定数αにほとんど依存せず、どの条件でも重なっていることが分かる。したがって、反転時間は面内磁界Ｈｅｘｔの大きさのみで決まるといえる。
　次に、図３に、ダンピング定数αが０．０１のときの、面内磁界Ｈｅｘｔと歳差運動周期τとの関係と、当該関係におけるいくつかのパラメータセットを示す。
　ところが、磁気メモリ素子の全体に均一な面内磁界Ｈｅｘｔをかけることは難しく、ビット毎に数Ｏｅのばらつきが生じることが予想される。このため、磁気メモリ素子に印加される書き込み電圧のパルス幅を精度よく制御できる１０ｎｓ以下程度の領域を検討すると、図３に示すように、面内磁界Ｈｅｘｔの数Ｏｅの変化で歳差運動周期τ（反転時間）は大きくばらつくことがわかる。このような場合には、書き込みエラー率（ＷＥＲ：Ｗｒｉｔｅ　Ｅｒｒｏｒ　Ｒａｔｅ）が下がらないこととなる。
　図４に、シミュレーションで得られた、各面内磁界Ｈｅｘｔの印加条件における書き込みエラー率（ＷＥＲ）のパルス幅依存性を示す。図４の例では、面内磁界Ｈｅｘｔを比較的精度よく制御しやすい面内磁界Ｈｅｘｔ＝１００Ｏｅとした計算結果が、白三角のプロットである。また、面内磁界Ｈｅｘｔを６０Ｏｅまで下げた計算結果が、黒三角のプロットである。また、面内磁界Ｈｅｘｔを３５Ｏｅまで下げた計算結果が、白四角のプロットである。また、面内磁界Ｈｅｘｔを２２Ｏｅまで下げた計算結果が、白丸のプロットである。また、面内磁界Ｈｅｘｔを１７Ｏｅまで下げた計算結果が、黒丸のプロットである。
　図４に示すように、面内磁界Ｈｅｘｔ＝１００Ｏｅとした白三角のプロットの結果では、歳差運動周期τが短くなるため、横軸の１～２ｎｓ付近で、書き込みエラー率（ＷＥＲ）が下がるウインドウＣ１が狭くなる。さらに、横軸の５～６ｎｓ付近、９ｎｓ付近に２回目、３回目の書込成功周期がきていることが分かる。しかしながら、書き込みエラー率が下がるウインドウＣ１は段々と狭くなるため、マージンを確保しづらくなる。
　面内磁界Ｈｅｘｔ＝２２Ｏｅとした白丸のプロットの結果では、横軸の６～１０ｎｓの領域において、書き込みエラー率（ＷＥＲ）の下がるウインドウＣ２が広く開けていることが分かる。ＷＥＲ＝１ｅ－４でのウインドウ幅は、面内磁界Ｈｅｘｔ＝１００Ｏｅで１ｎｓ程度だったのと比べると、４ｎｓ程度と４倍まで広がる。しかしながら、面内磁界Ｈｅｘｔ＝１７Ｏｅとした黒丸のプロットの結果に示すように、面内磁界Ｈｅｘｔが２２Ｏｅから１７Ｏｅに５Ｏｅ小さくなっただけでＷＥＲの曲線は２ｎｓ程もシフトするため（矢印Ｃ３参照）、小さな面内磁界Ｈｅｘｔを精度よく制御する手法が必要である。
　すなわち、従来技術のＶＣ－ＭＲＡＭは、高速書き込みが可能であり、且つ、低消費電力であることから、次世代メモリとして注目されている。しかしながら、上述したように、従来技術のＶＣ－ＭＲＡＭは、書き込み時に外部から、比較的小さな値を持つ磁界を均一に、且つ、精度よく印加する必要があり、且つ、ナノセック未満のオーダーでの書き込み電圧のパルス幅の精密制御が必要となる。そのため、制御のマージンの狭さから難易度が高く、次世代メモリとしての実用化のハードルとなっている。
　そこで、本発明者らは、このような状況を鑑みて、以下に説明するＳＡＦ（Ｓｙｎｔｈｅｔｉｃ　ＡｎｔｉＦｅｒｒｏｍａｇｎｅｔｉｃ）交換結合（反強磁性交換結合）した２層の磁性層（記憶層及び固定層）と、記憶層の垂直磁気異方性を印加電圧により変調するためのトンネルバリア層とを持つ新規の磁気メモリ素子を創作するに至った。本実施形態に係る磁気メモリ素子は、書き込み電圧を印加することにより、ＳＡＦ結合された２層の磁性層（記憶層及び固定層）の磁化方向を反平行状態から平行状態へと遷移させる交換結合磁界Ｈｅｘの値を変化（変調）させて書き込みを行うことができる。例えば、本実施形態に係る磁気メモリ素子は、書き込み時に外部から均一に、且つ、精度よく磁界を印加することなく、印加電圧の極性を変えるだけで、記憶層の磁化方向を反転させることができることから、２値の書き込みが可能となる。
　従って、本実施形態に係る磁気メモリ素子は、従来技術のＶＣ－ＭＲＡＭと同様に、高速書き込みが可能であり、且つ、電圧駆動のため低消費電力である。さらに、本実施形態に係る磁気メモリ素子は、従来技術のＶＣ－ＭＲＡＭと異なり、記憶層の磁化方向の反転が書き込み電圧のパルス幅に依存しないことから、ナノセック未満のオーダーでの書き込み電圧のパルス幅の精密制御も必要がなく、書き込みエラー率（ＷＥＲ）を低く抑えることができる。さらに、本実施形態に係る磁気メモリ素子は、記憶層１０６の書き込みデータは書き込み電圧に依存し、書き込み前の状態に依存しない非トグル性であることから、初期読み出しを必要としない。以下、本発明者らが創作した本開示の実施形態の詳細を順次説明する。
　＜＜２．　実施形態＞＞
　＜２．１　概要＞
　まずは、図５から図８を参照して、本実施形態に係る磁気メモリ素子（磁気記憶素子）１００の書き込み手法の概要を説明する。図５から図８は、本開示の実施形態に係る磁気メモリ素子１００の概要を説明するための図であり、詳細には、図の右側に本実施形態に係る磁気メモリ素子１００の構造を示し、図に左側にヒステリシスループを示す。
　本実施形態においては、図５の右側に示すように、磁気メモリ素子１００は、基板１３０上に積層され、下部電極１２２及び上部電極１２０に挟まれた積層構造を持つ。当該積層構造は、強磁性体からからなる固定層１０２と、強磁性体から形成された記憶層１０６と、固定層１０２と記憶層１０６とに挟まれた、非磁性金属からなるスペーサ層１０４と、非磁性体から形成されたトンネルバリア層１０８との積層からなる。なお、層は、膜の意味に解されてよく、矛盾の無い範囲において「層」及び「膜」は適宜読み替えられてよい。
　詳細には、固定層１０２は、磁気異方性を有するとともに磁化方向が不変の層であり、記憶層１０６は、磁気異方性を有するとともに磁化方向が可変の層である。記憶層１０６の磁化方向が固定層１０２の磁化方向と同じ状態及び異なる状態は、それぞれ平行状態及び反平行状態と称され、２つの状態になることでデータが書き込まれることとなる。
　さらに、本実施形態においては、固定層１０２と記憶層１０６とに挟まれるようにしてスペーサ層１０４を設けている。そして、スペーサ層１０４のＲＫＫＹ相互作用により、固定層１０２と記憶層１０６とがＳＡＦ結合し、固定層１０２と記憶層１０６との磁化方向の向きは反対（反平行状態）となることで、安定化する。
　また、従来のＶＣ－ＭＲＡＭと同様に、強磁性体（記憶層１０６）／絶縁体（トンネルバリア層１０８）の界面において、記憶層１０６の垂直磁気異方性は、印加電圧により変調され得る（ＶＣＭＡ効果）。
　このような磁気メモリ素子１００における磁化方向の外部垂直磁界依存性を示すヒステリシスループの模式図を図５の左側に示す。図５の左側に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸が垂直方向の磁化成分、ヒステリシスループの各領域における記憶層１０６と固定層１０２の磁化方向を矢印で示している。なお、図５においては、磁気メモリ素子１００に印加される印加電圧Ｖは０Ｖであるものとする。
　ヒステリシスループの中央領域では、スペーサ層１０４のＲＫＫＹ相互作用により、固定層１０２と記憶層１０６とがＳＡＦ結合し、固定層１０２と記憶層１０６との磁化方向は反対（反平行状態）である。しかしながら、外部垂直印加磁界が閾値を超えると、ヒステリシスループに段差が現れる。この段差は、ＳＡＦ結合が外部垂直印加磁界に負け、固定層１０２と記憶層１０６との磁化方向が同じ（平行状態）となることを示している。ここで、反平行状態から平行状態に遷移する際の磁界の大きさを交換結合磁界Ｈｅｘと称する。交換結合磁界Ｈｅｘは、固定層１０２と記憶層１０６とのＳＡＦ結合の結合エネルギーＪｅｘの大きさを反映した値となる。また、固定層１０２と記憶層１０６とがＳＡＦ結合が外部垂直印加磁界に負けて平行状態となる磁化反転は、正負の磁界の両方で生じることから、図５に示すようなヒステリシスループを描くこととなる。
　この際、０磁場において、記憶層１０６の磁化方向が異なる２つの状態になることから、記憶層１０６は２値記憶が可能ではある。しかしながら、記憶層１０６を一方の状態から他方の状態へ遷移させるためには、固定層１０２の磁化方向も反転させなければならないが、電圧によってそのように反転制御することは難しい。
　次に、本実施形態の一例として、図６の右側に、磁気メモリ素子１００に、当該磁気メモリ素子１００の磁気抵抗変化を生じさせて、その磁気抵抗変化を読み出すために必要な参照層１１２と、交換バイアス層１１０とをさらに追加した図を示す。このような磁気メモリ素子１００における磁化方向の外部垂直磁界依存性を示すヒステリシスループの模式図を図６の左側に示す。図６の左側に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸が垂直方向の磁化成分、ヒステリシスループの各領域における記憶層１０６と固定層１０２の磁化方向を矢印で示している。なお、図６においても、磁気メモリ素子１００に印加される印加電圧Ｖは０Ｖであるものとする。ここでは、簡略化のため、参照層１１２の磁化曲線は省略し、参照層１１２の漏れ磁界及び後述する交換バイアス層１１０の有効磁界（図６では、後述する「付加磁界層」の一例として、参照層１１２及び交換バイアス層１１０を記載している）が磁気メモリ素子１００のヒステリシスループをシフトさせる効果を示している。
　交換バイアス層１１０は隣接した強磁性体に交換バイアス（Ｅｘｃｈａｎｇｅ　Ｂｉａｓ）と呼ばれる有効磁界をかけることができる。そのため、図６の左側に示すように、参照層１１２からの漏れ磁場、及び、交換バイアス層１１０の有効磁界により（言い換えると、付加磁界層により）、ヒステリシスループが一方向にシフトしたような変化を示す。そこで、参照層１１２からの漏れ磁場、及び／又は、交換バイアス層１１０の有効磁界を、交換結合磁界Ｈｅｘと同程度になるようにすると、図６の左側に示すように、磁化反転を示すループが０磁界を跨ぐようになる。従って、０磁界においては、記憶層１０６の磁化方向を固定層１０２の磁化方向と同じ状態（平行状態）及び異なる状態（反平行状態）にすることが可能であることから、記憶層１０６に２値のデータを書き込むことは可能である。
　このような磁気メモリ素子１００に対して電圧を印加した際の磁化方向の外部垂直磁界依存性を示すヒステリシスループの模式図を図７の左側に示す。図７の左側に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸が垂直方向の磁化成分、ヒステリシスループの各領域における記憶層１０６と固定層１０２の磁化方向を矢印で示している。なお、図７の左側の図においては、印加電圧Ｖが０のときを太い実線で、印加電圧Ｖが正の有限な値（＋Ｖ）であるときを破線で、印加電圧Ｖが負の有限な値（－Ｖ）であるときを一点鎖線で示している。
　図７の左側に示すように、印加電圧により交換結合磁界Ｈｅｘの大きさが変調する。本実施形態においては、印加電圧により交換結合磁界Ｈｅｘの大きさを変調することで、記憶層１０６の磁化方向を反転させる。
　図８に、記憶層１０６の磁化方向の反転のみに着目したマイナーループを示す。図８に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸が垂直方向の磁化成分、ヒステリシスループの各領域における記憶層１０６の磁化方向を矢印で示している。なお、図８の図においては、印加電圧Ｖが０のときを太い実線で、印加電圧Ｖが正の有限な値（＋Ｖ）であるときを破線で、印加電圧Ｖが負の有限な値（－Ｖ）であるときを一点鎖線で示している。
　図８に示すように、印加電圧Ｖが０の場合、マイナーループは０磁界を跨いでおり、０磁界（無磁界）の黒三角で示した２点において記憶層１０６の磁化方向が互いに異なる状態を取る。詳細には、上側の黒三角に示す点では、記憶層の１０６の磁化方向は上を向いており、下側の黒三角に示す点では、記憶層の１０６の磁化方向は下を向いている。従って、記憶層１０６は、無磁界（０磁界）において、バイナリー状態を実現できていることが分かる。すなわち、本実施形態に係る磁気メモリ素子１００は、２値情報を記憶する不揮発な記憶素子としての機能を有する。
　そして、書き込み時に、正の電圧（Ｖ＋）を印加すると、マイナーループは左側にシフトすることから、０磁界（無磁界）で取りうる記憶層１０６の磁化方向は上向きの１方向のみとなる。一方、書き込み時に、負の電圧（Ｖ－）を印加すると、マイナーループは右側にシフトすることから、０磁界（無磁界）で取りうる記憶層１０６の磁化方向は下向きの１方向のみとなる。すなわち、印加電圧の極性のみによって記憶層１０６の磁化方向を制御することができ、さらに、印加電圧（電圧０のとき）を切ればその時の磁化方向のまま保持されることとなるため、本実施形態に係る磁気メモリ素子１００は不揮発性の記憶素子として利用することができる。
　すなわち、本実施形態に係る磁気メモリ素子１００は、書き込み時に外部から均一に、且つ、精度よく磁界を印加することなく、印加電圧の極性を変えるだけで、記憶層１０６の磁化方向を反転させることができることから、２値の書き込みが可能となる。さらに、さらに、本実施形態に係る磁気メモリ素子は、記憶層１０６の書き込みデータは書き込み電圧に依存し、書き込み前の状態に依存しない非トグル性であることから、初期読み出しを必要としない。
　以上のように、本実施形態に係る磁気メモリ素子１００は、従来技術のＶＣ－ＭＲＡＭと異なり、記憶層１０６の磁化方向の反転が歳差運動に依存しない。すなわち、本実施形態に係る磁気メモリ素子１００は、記憶層１０６の磁化方向の反転が書き込み電圧に依存し、書き込み電圧のパルス幅に依存しないことから、ナノセック未満のオーダーでの書き込み電圧のパルス幅の精密制御も必要がない。従って、本実施形態によれば、書き込みエラー率（ＷＥＲ）を低く抑えることができる。加えて、本実施形態に係る磁気メモリ素子１００は、従来技術のＶＣ－ＭＲＡＭと同様に、電圧印加で書き込みを行うことから、高速書き込みが可能であり、且つ、電圧駆動のため低消費電力である。
　＜２．２　実施形態＞
　次に、図９を参照して、本開示の実施形態に係る磁気メモリ素子（磁気記憶素子）１００の詳細構成を説明する。図９は、本開示の実施形態に係る磁気メモリ素子１００の構成例を示す図であり、詳細には、磁気メモリ素子１００の積層方向に沿って当該磁気メモリ素子１００を切断した際の断面図に対応する。
　本実施形態においては、図９に示すように、磁気メモリ素子１００は、基板１３０上に積層され、下部電極（第１の電極）１２２及び上部電極（第２の電極）１２０に挟まれた積層構造（第１の積層）を持つ。当該積層構造は、強磁性体からからなる固定層（第１の固定層）１０２と、強磁性体から形成された記憶層１０６と、固定層１０２と記憶層１０６とに挟まれた、非磁性金属からなるスペーサ層（第１のスペーサ層）１０４と、非磁性体から形成されたトンネルバリア層１０８との積層からなる。詳細には、固定層１０２と記憶層１０６とに挟まれるスペーサ層１０４は、ＲＫＫＹ相互作用により、固定層１０２と記憶層１０６とをＳＡＦ結合させる。従って、本実施形態においては、固定層１０２と記憶層１０６との磁化方向は反平行状態で安定する。また、トンネルバリア層１０８は、記憶層１０６の、スペーサ層１０４とは反対側の面に設けられている。さらに、上部電極１２０及び下部電極１２２には、ＳＡＦ結合された記憶層１０６及び固定層１０２の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の値Ｈｅｘを変調させる書き込み電圧が印加される。
　さらに、当該積層構造は、付加磁界層の一例として、上述の記憶層１０６のヒステリシスループをシフトさせる付加磁界を磁気メモリ素子１００の膜面垂直方向に印加する層を有していてもよい。ここで、付加磁界とは、例えば、書き込み電圧が０Ｖの際の交換結合磁界の値Ｈｅｘと同じ絶対値を持ち、且つ、交換結合磁界Ｈｅｘと反対の磁化方向を持つ。本実施形態においては、このような付加磁界を記憶層１０６に与えることで、記憶層１０６のヒステリシスループをシフトさせて、磁化反転を示すループが０磁界（無磁界）を跨ぐようにする。
　例えば、当該積層構造は、上記付加磁界層の少なくとも一部として、トンネルバリア１０８層の、記憶層１０６とは反対側の面に設けられた、強磁性体からなる参照層（第１の参照層）１１２を有していてもよい。また、例えば、当該積層構造は、上記付加磁界層の少なくとも一部として、固定層１０２の、スペーサ層１０４とは反対側の面に設けられ、反強磁性体からなる交換バイアス層１１０を有していてもよい。参照層１１２は、漏れ磁場を記憶層１０６に与えることができ、交換バイアス層１１０は、有効磁界を記憶層１０６に与えることができる。本実施形態においては、このようにすることで、有効磁界及び／又は漏れ磁場により、ヒステリシスループを一方向にシフトさせることができる。
　さらに、本実施形態においては、例えば、当該積層構造に、さらに漏れ磁場を生じさせるハードバイアス層を追加したり、積層構造の外部から外部磁場を印加したりしてもよい。もしくは、本実施形態においては、ＳＡＦ結合した記憶層１０６及び固定層１０２の構造的な対称性の破れを導入することにより、ｉＤＭＩ（ｉｎｔｅｒｌａｙｅｒ　Ｄｚｙａｌｏｓｈｉｎｓｋｉｉ－Ｍｏｒｉｙａ　Ｉｎｔｅｒａｃｔｉｏｎ）効果によってヒステリシスループをシフトさせてもよい。
　さらに、本実施形態においては、磁気メモリ素子１００の外部に、上述の記憶層１０６のヒステリシスループをシフトさせる付加磁界を印加する外部磁界印加部を有していてもよい。
　さらに、本実施形態においては、上部電極１２０及び下部電極１２２は、導電体からなり、磁気メモリ素子１００の積層構造に書き込み電圧を印加する。書き込み電圧は、先に説明したように、ＳＡＦ結合された記憶層１０６及び固定層１０２の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の値Ｈｅｘを変調させる電圧である。また、本実施形態においては、付加磁界を記憶層１０６に与えて、記憶層１０６のヒステリシスループをシフトさせて、磁化反転を示すループが０磁界（無磁界）を跨ぐようにした場合には、書き込み電圧の極性を正又は負に切り替えることで、記憶層１０６に書き込む値を２値の間で切り替えることができる。
　さらに、当該積層は、トンネルバリア層１０８と記憶層１０６とに挟まれた電圧変調増強層１１４をさらに有していてもよい。電圧変調増強層１１４は、上部電極１２０及び下部電極１２２に印加される書き込み電圧による交換結合磁界Ｈｅｘの値を変調させるＶＣＭＡ効果を増強することができ、当該層により、低電圧駆動が可能となる。
　なお、本実施形態においては、積層方向に沿って磁気メモリ素子１００を切断した際の断面構造については、特に限定されるものではなく、例えば、矩形状、台形状（テーパ毛形状／逆テーパ形状）、階段状等であってもよい。さらに、本実施形態においては、積層方向に対して垂直に磁気メモリ素子１００を切断した際の断面構造についても、特に限定されるものではなく、例えば、円形、楕円形、多角形状等であることができる。
　固定層１０２は、固定された磁化方向を有する強磁性体層である。固定層１０２は、磁気異方性によって磁化方向が膜面に対して垂直方向に制御されており、固定層１０２の磁化方向は、参照層１１２の磁化方向に対して反平行となっている。そのため、固定層１０２は、参照層１１２から記憶層１０６にかかる漏れ磁場を打ち消す機能を有している。
　また、固定層１０２は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）からなる群から選択された１種以上の元素を含み、少なくともその一部は、合金化もしくはＣｏ／Ｐｔ、Ｃｏ／Ｎｉ及びＣｏ／Ｐｄの人工格子で構成されている。
　スペーサ層１０４は、例えば、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、バナジウム（Ｖ）、クロム（Ｃｒ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びマグネシウム（Ｍｇ）からなる群から選択される１種類以上の元素を含む。また、スペーサ層１０４は、例えば、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む酸化物から形成されてもよい。先に説明したように、スペーサ層１０４は、ＲＫＫＹ相互作用により、固定層１０２と記憶層１０６とをＳＡＦ結合させる。従って、本実施形態においては、固定層１０２と記憶層１０６との磁化方向は反対（反平行状態）となる。
　本実施形態においては、記憶層１０６の少なくとも一部の磁化の向きは、例えば、電圧の印加により変化する。例えば、記憶層１０６は、その膜厚が０．２６ｎｍ以上、３ｎｍ以下であり、このような膜厚にすることで、磁気メモリ素子１００のスタンバイ時には、界面磁気異方性によって磁化方向が膜面に対して垂直方向となる。さらに、記憶層１０６の膜厚は、電圧によるＶＣＭＡ効果を大きくし、書き込みの際の制御性を良くするために、１．５ｎｍ以下にすることが好ましい。
　また、記憶層１０６は、強磁性体からなり、例えば、Ｆｅ、Ｃｏ、Ｎｉ及びＭｎからなる群から選択される１種以上の元素を含む。さらに、記憶層１０６に、ＶＣＭＡ効率の増大、界面磁気異方性エネルギーの制御、飽和磁化の調整、結晶磁気異方性エネルギーの制御、結晶粒径及び結晶粒間結合の調整のために、例えば、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、金（Ａｕ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、イットリウム（Ｙ）、バナジウム（Ｖ）、スカンジウム（Ｓｃ）、ガドリウム（Ｇｄ）、テルビウム（Ｔｂ）、ランタン（Ｌａ）、マグネシウム（Ｍｇ）、アルミニウム（Ａｌ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、ホウ素（Ｂ）、炭素（Ｃ）、シリコン（Ｓｉ）、ガリウム（Ｇａ）及びゲルマニウム（Ｇｅ）からなる群から選択される１種以上の元素を添加してもよい。
　また、本実施形態においては、記憶層１０６とトンネルバリア層１０８の界面において、記憶層１０６の垂直磁気異方性は、印加電圧により変調され得る（ＶＣＭＡ効果）。
　トンネルバリア層１０８は、酸化マグネシウム（ＭｇＯ）の他に、例えば、マグネシウム（Ｍｇ）、カルシウム（Ｃａ）、リチウム（Ｌｉ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、ストロンチウム（Ｓｒ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、チタン（Ｔｉ）、亜鉛（Ｚｎ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）、タンタル（Ｔａ）、ユーロピウム（Ｅｕ）、銅（Ｃｕ）、バリウム（Ｂａ）、モリブデン（Ｍｏ）、タングステン（Ｗ）、バナジウム（Ｖ）、イットリウム（Ｙ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、マンガン（Ｍｎ）、クロム（Ｃｒ）、鉄（Ｆｅ）、ホウ素（Ｂ）及び炭素（Ｃ）からなる群から選択される１種以上の元素を含む、酸化物、窒化物、フッ化物のうちの少なくともいずれかを１つを含む、もしくは、それらの積層構造を用いて形成することができる。また、トンネルバリア層１０８の面積抵抗は、本実施形態に係る磁気メモリ素子１００が電圧駆動であることから、１０Ωμｍ2以上であることが好ましい。
　参照層１１２の磁化の向きは、膜面に対して垂直方向に制御されており、例えば、電圧の印加により実質的に変化しない。電圧印加の前後において、本実施形態に係る磁気メモリ素子１００の積層構造の電気抵抗が変化する。この電気抵抗の変化は、例えば、参照層１１２の磁化の向きと記憶層１０６の少なくとも一部の磁化の向きとの間の相対関係の変化によるものである。そして、本実施形態においては、磁気メモリ素子１００の抵抗状態（高抵抗状態（高抵抗値）、低抵抗状態（低抵抗値））を読み出すことにより、記憶層１０６に保存されたデータを読み出すことができる。
　さらに、参照層１１２は、記憶層１０６に漏れ磁場Ｈｓｔｒａｙを与えることができ、ヒステリシスループを一方向にシフトさせることができる。
　参照層１１２は、強磁性体からなり、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）及びマンガン（Ｍｎ）からなる群から選択される１種類以上の元素を含む。さらに、参照層１１２は、飽和磁化の調整、結晶磁気異方性エネルギーの制御、結晶粒径及び結晶粒間結合の調整のために、例えば、ホウ素（Ｂ）、炭素（Ｃ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、シリコン（Ｓｉ）、アルミニウム（Ａｌ）、タンタル（Ｔａ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、白金（Ｐｔ）、パラジウム（Ｐｄ）及び希土類元素からなる群から選択される１種類以上の元素を含有してもよい。
　交換バイアス層１１０は、反強磁性の合金であることが好ましく、磁化の向きは、膜面に対して垂直方向に制御されている。交換バイアス層１１０は、例えば、クロム（Ｃｒ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、コバルト（Ｃｏ）及びニッケル（Ｎｉ）からなる群から選択される１種以上の元素と、ルテニウム（Ｒｕ）、ロジウム（Ｒｈ）、パラジウム（Ｐｄ）、銀（Ａｇ）、オスミウム（Ｏｓ）、イリジウム（Ｉｒ）、白金（Ｐｔ）及び金（Ａｕ）からなる群から選択された１種以上の元素とを含む合金からなる。より具体的には、交換バイアス層１１０は、例えば、Ｐｔ―Ｍｎ合金、Ｉｒ―Ｍｎ合金、Ｆｅ―Ｍｎ合金等を挙げることができる。さらに、垂直交換バイアスを発現させるための反強磁性層として、Ｃｏ―Ｏ、Ｉｒ―Ｍｎ、Ｆｅ―Ｍｎ、Ｃｒ―Ｏを用いてもよい。
　先に説明したように、交換バイアス層１１０は、記憶層１０６に有効磁界ＨＥＢを与えることができ、ヒステリシスループを一方向にシフトさせることができる。従って、本実施形態においては、記憶層１０６のヒステリシスループ（マイナーループ）の中心が０磁界近傍になるような有効磁界ＨＥＢを持つように、交換バイアス層１１０を設計する。言い換えると、交換バイアス層１１０の有効磁界ＨＥＢを交換結合磁界Ｈｅｘと同等程度になるように、交換バイアス層１１０を設計する。このようにすることにより、磁気メモリ素子１００は、２値を不揮発に記憶可能となり、且つ、記憶層１０６の磁化方向を印加電圧の極性のみによって制御することができる。
　また、先に説明したように、参照層１１２は、記憶層１０６に漏れ磁場Ｈｓｔｒａｙを与えることができ、ヒステリシスループを一方向にシフトさせることができる。従って、本実施形態においては、例えば、交換バイアス層１１０の有効磁界ＨＥＢと参照層１１２の漏れ磁場とを組み合わせる場合は、交換バイアス層１１０の有効磁界ＨＥＢと参照層１１２の漏れ磁場Ｈｓｔｒａｙとの和又は差を交換結合磁界Ｈｅｘと同等程度になるように、交換バイアス層１１０と参照層１１２とを設計する。なお、和又は差のいずれかになるかは、交換バイアス層１１０の磁化方向と参照層１１２の磁化方向の相対関係によって決まる。
　なお、本実施形態においては、記憶層１０６のヒステリシスループをシフトさせる方法は上述の手段に限定されるものではない。本実施形態においては、例えば、当該積層構造に、さらに漏れ磁場を生じさせるハードバイアス層を追加したりしてもよい。もしくは、本実施形態においては、ＳＡＦ結合した記憶層１０６及び固定層１０２の構造的な対称性の破れを導入することにより、ｉＤＭＩ効果によってヒステリシスループをシフトさせてもよい。さらに、本実施形態においては、磁化方向が面に垂直な記憶層１０６と固定層１０２に対して面内方向のバイアス磁界とｉＤＭＩ効果が組み合わさるとヒステリシスループがシフトする効果が生じ得る。
　電圧変調増強層１１４は、ＶＣＭＡ効率の増大や界面磁気異方性エネルギー、そしてダンピング定数の制御を目的として設けられている。電圧変調増強層１１４は、イリジウム（Ｉｒ）、オスミウム（Ｏｓ）、白金（Ｐｔ）、ロジウム（Ｒｈ）、タンタル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、レニウム（Ｒｅ）、金（Ａｕ）、モリブデン（Ｍｏ）、ルテニウム（Ｒｕ）、パラジウム（Ｐｄ）、バナジウム（Ｖ）、クロム（Ｃｒ）及びマグネシウム（Ｍｇ）からなる群から選択される１種類以上の元素を含む。また、電圧変調増強層１４０の膜厚は、０．５ｎｍ以下にすることでＶＣＭＡ効率が増強される。ＶＣＭＡ効率増強の観点からは、電圧変調増強層１１４の膜厚は、０．３ｎｍ以下にすることが好ましい。また、電圧変調増強層１１４によって記憶層１０６のダンピング定数を増強することで高速磁化反転が可能となるため、上記材料群から記憶層１０６のダンピング定数を増強させる材料を選択することが望ましい。
　また、磁気メモリ素子１００の積層構造は、図９の積層構造に限定されるものではなく、後述する各種変形例のように様々に変形することができる。さらに、磁気メモリ素子１００の積層構造には、下部電極１２２と固定層１０２との間に下地層１３２（図９）が挿入されていてもよい。下地層１３２は、例えば、クロム（Ｃｒ）、タンタル（Ｔａ）、ルテニウム（Ｒｕ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）、バナジウム（Ｖ）、モリブデン（Ｍｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、レニウム（Ｒｅ）、タングステン（Ｗ）、白金（Ｐｔ）、パラジウム（Ｐｄ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）等の貴金属、それらを含む合金、遷移金属元素からなる層、及び、それらの積層構造を用いて形成することができる。
　＜２．３　実施例＞
　以下、図１０から図１３を参照して、本開示の実施形態に係る作用効果を確認した実施例について説明する。図１０は、実施例に係るＳＡＦ結合した２つの強磁性体層からなるＳＡＦ結合構造の構成を示す図であり、図１１は、実施例に係るＳＡＦ結合構造のヒステリシスループを示す図である。図１２は、理論計算により得られた、各垂直磁気異方性条件におけるＳＡＦ結合構造のヒステリシスループを示す図であり、図１３は、実施例に係るＳＡＦ結合構造における、各印加電圧におけるヒステリシスループのシフトを示す図である。
　ここでは、図１０に示すような積層構造を持つ磁気メモリ素子１００で検証を行った。実施例においては、磁気メモリ素子１００は、基板１３０上に積層され、Ｔａ（膜厚５ｎｍ）／Ｒｕ（膜厚１０ｎｍ）／Ｔａ（膜厚５ｎｍ）の積層からなる下部電極１２２と、インジウムスズ酸化物（ＩＴＯ）（膜厚２０ｎｍ）からなる上部電極１２０に挟まれた積層構造を持つ。さらに、当該積層構造は、Ｃｏ（膜厚１．１ｎｍ）からなる固定層１０２と、Ｃｏ（膜厚１．１ｎｍ）からなる記憶層１０６と、固定層１０２と記憶層１０６とをＳＡＦ結合させる、Ｒｕ（膜厚０．１ｎｍ～０．４ｎｍ）からなるスペーサ層１０４と、ＭｇＯ（膜厚２ｎｍ）／ＨｆＯｘ（膜厚５ｎｍ）の積層からなるトンネルバリア層１０８とからなる。なお、トンネルバリア層１０８のうち、ＨｆＯｘ層は、ＭｇＯ層の誘電率を挙げるために積層されている。さらに、本実施形態においては、記憶層１０６とトンネルバリア層１０８との間に電圧変調増強層１１４が挿入されており、電圧変調増強層１１４は、Ｉｒ（膜厚０．１ｎｍ）からなる。また、本実施例においては、下部電極１２２と固定層１０２との間に下地層１３２が挿入されており、下地層１３２は、Ｐｔ（膜厚４ｎｍ）からなる。さらに、本実施例においては、各層は室温で成膜されており、磁気メモリ素子１００は、２５０℃、１時間の条件でポストアニールされている。
　実施例において得られた磁化方向の外部垂直磁界依存性を示すヒステリシスループの結果を図１１の上段に示す。図１１の上段に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸が垂直方向の磁化成分、ヒステリシスループの各領域における記憶層１０６と固定層１０２との磁化方向を矢印で示している。なお、上側の矢印が記憶層１０６の磁化方向を示し、下側の矢印が固定層１０２の磁化方向を示す。また、図１１に示す結果は、印加電圧Ｖを０Ｖとした場合の結果である。
　図１１の上段から分かるように、外部垂直磁界が±１０ｋＯｅを超えたあたりで段差が現れており、ＳＡＦ結合が外部垂直印加磁界に負け、固定層１０２と記憶層１０６との磁化方向の向きが同じ（平行状態）となったことを示している。この際の磁界の大きさが上述した交換結合磁界Ｈｅｘである。
　さらに、実施例に係る磁気メモリ素子１００に電圧(Ｖ＝±１．２Ｖ)を印加した時のヒステリシスループの結果を図１１の下段に示す。また、図１１の下段の図は、図１１の上段の図の右上領域、すなわち、交換結合磁界Ｈｅｘ付近に対応する。従って、図１１の下側に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸が垂直方向の磁化成分、ヒステリシスループの各領域における記憶層１０６と固定層１０２との磁化方向を矢印で示している。なお、上側の矢印が記憶層１０６の磁化方向を示し、下側の矢印が固定層１０２の磁化方向を示す。
　図１１の下段の図から、交換結合磁界Ｈｅｘは印加された電圧により変化していることがわかった。
　また、交換結合磁界Ｈｅｘの電圧変調は、強磁性体（記憶層１０６）／絶縁体（トンネルバリア層１０８）の界面におけるＶＣＭＡ効果によって説明することが可能である。そこで、図１０に示すような磁気メモリ素子１００において理論計算を行った結果を図１２に示す。詳細には、図１２は、ＶＣＭＡ効果によって電圧により変調される強磁性体（記憶層１０６）／絶縁体（トンネルバリア層１０８）の界面の垂直磁気異方性ｋ１をそれぞれ０．２２ＭＪ／ｍ３、０．１３５ＭＪ／ｍ３として、ヒステリシスループを計算によって描いた結果である。図１２に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸がＫｅｒｒ回転角の変化量、すなわち磁化方向を示している。また、図１２においては、垂直磁気異方性ｋ１が０．２２ＭＪ／ｍ３のときを実線で、垂直磁気異方性ｋ１が０．１３５ＭＪ／ｍ３のときを破線で示している。
　図１２に示すように、記憶層１０６／トンネルバリア層１０８の界面の垂直磁気異方性ｋ１をそれぞれ０．２２ＭＪ／ｍ３、０．１３５ＭＪ／ｍ３とした場合、交換結合磁界Ｈｅｘはそれぞれ１１．４ｋＯｅ、１０．３ｋＯｅ程度となることがわかった。すなわち、図１２の結果から、ＶＣＭＡ効果によって電圧により変調され得る記憶層１０６／トンネルバリア層１０８の界面の垂直磁気異方性ｋ１が変わることにより、交換結合磁界Ｈｅｘが変化していることがわかる。従って、電圧を印加することにより、ＶＣＭＡ効果によって垂直磁気異方性が変調されると仮定することで、交換結合磁界Ｈｅｘの電圧変調が説明可能であることを確認できた。
　次に、交換結合磁界Ｈｅｘの電圧変調を利用して実際に磁化反転実証を行った実験の結果を図１３に示す。印加電圧Ｖが０Ｖである条件下において、交換結合磁界Ｈｅｘが１１ｋＯｅ付近である磁気メモリ素子１００を用いて、外部垂直磁界印加（９ｋＯｅ、１１ｋＯｅ、１３ｋＯｅ）下における電圧掃引の結果を図１３の上段に示す。図１３の上段においては、横軸が掃引電圧、縦軸がＫｅｒｒ回転角の変化量、すなわち磁化方向を示している。なお、図１３の上段の図においては、外部垂直磁界Ｈが１３ｋＯｅの時を太い実線で、外部垂直磁界Ｈが１１ｋＯｅの時を点線で、外部垂直磁界Ｈが９ｋＯｅの時を細い実線で示している。
　図１３の上段に示す結果から、外部垂直磁場が１１ｋＯｅの結果のみ、電圧印加により磁化方向が変化しており、電圧印加によって磁化反転が起きていることが分かった。
　上述の結果について、図１３の下段に示す、電圧印加(Ｖ＝±３．０Ｖ)下のヒステリシスループの結果を用いて考察する。図１３の下側に示すヒステリシスループにおいては、横軸が外部垂直印加磁界、縦軸がＫｅｒｒ回転角の変化量、すなわち磁化方向を示している。さらに、図１３の下段においては、印加電圧Ｖが＋３Ｖのときを破線で、印加電圧Ｖが－３Ｖのときを実線で示している。また、図１３の下段においては、図１３の上段の印加磁界９ｋＯｅと印加磁界１１ｋＯｅと印加磁界１３ｋＯｅとの結果が、ヒステリシスループのどこに該当しているかを破線又は実線の矢印で結ぶことで示している。
　図１３の下段において、印加磁界９ｋＯｅの場合と印加磁界１３ｋＯｅの場合とは、印加電圧に関わらず磁化方向が一定であり、図１３の上段において、電圧を±３．０Ｖの範囲で掃引しても磁化方向が変化しなかったことと整合する。
　これに対して、図１３の下段において、印加磁界１１ｋＯｅは、印加電圧に依存して磁化方向が変化している。詳細には、印加磁界１１ｋＯｅにおいては、印加電圧Ｖが－３Ｖ時の結果は、Ｋｅｒｒ回転角０付近であり、印加電圧Ｖが＋３Ｖ時の結果は、Ｋｅｒｒ回転角－０．０７付近であり、印加する電圧に依存して磁化方向が変化している。このことは、図１３の上段において、電圧±３．０Ｖの範囲において磁化方向が変化したことと整合する。すなわち、図１３の結果から、交換結合磁界Ｈｅｘの電圧変調により磁化反転が起きていることが分かった。なお、ここでは、磁気メモリ素子１００の外部から付加磁界を印加しているが、本実施形態においては、交換バイアス層１１０等によって付加磁界印加を実現することができる。記憶層１０６のヒステリシスループをシフトさせて０磁界を跨ぐようにするためには、交換バイアス層１１０による有効磁界ＨＥＢだけではなく、代わりに参照層１１２や他の層による漏れ磁場Ｈｓｔｒａｙを利用することや、交換バイアス層１１０による有効磁界ＨＥＢとともに当該漏れ磁場Ｈｓｔｒａｙを利用することが好ましいと考えられる。
　＜２．４　変形例＞
　先に説明したように、本実施形態においては、磁気メモリ素子１００は、図９に示すような形態であることに限定されるものではなく、様々な形態に変形することができる。
　（変形例１）
　まずは、図１４を参照して、本実施形態の変形例１に係る磁気メモリ素子１００ａの詳細構成を説明する。図１４は、本開示の実施形態の変形例１に係る磁気メモリ素子１００ａの構成例を示す図であり、詳細には、磁気メモリ素子１００ａの積層方向に沿って当該磁気メモリ素子１００ａを切断した際の断面図に対応する。
　本変形例に係る磁気メモリ素子１００ａは、固定層１０２及び記憶層１０６のＳＡＦ結合の交換結合磁界Ｈｅｘを電圧変調可能な基本構造を持つ。すなわち、本変形例においても、記憶層１０６と固定層１０２がスペーサ層１０４を介してＳＡＦ結合している。そして、本変形例においては、磁気メモリ素子１００ａの膜面垂直方向に電圧印加すると、トンネルバリア層１０８と記憶層１０６との間の界面におけるＶＣＭＡ効果によって垂直磁気異方性が変調され、交換結合磁界Ｈｅｘが変調される。
　なお、本変形例においては、積層構造の外部から外部磁場を印加したりしてもよく、もしくは、ＳＡＦ結合した記憶層１０６及び固定層１０２の構造的な対称性の破れを導入することにより、ｉＤＭＩ効果によってヒステリシスループをシフトさせてもよい。
　詳細には、本変形例においては、図１４に示すように、磁気メモリ素子１００ａは、基板１３０上に積層され、下部電極１２２及び上部電極１２０に挟まれた積層構造（第１の積層）を持つ。当該積層構造は、強磁性体からからなる固定層１０２と、強磁性体から形成された記憶層１０６と、固定層１０２と記憶層１０６とに挟まれた、非磁性金属からなるスペーサ層１０４と、非磁性体から形成されたトンネルバリア層１０８との積層からなる。
　（変形例２）
　まずは、図１５を参照して、本実施形態の変形例２に係る磁気メモリ素子１００ｂの詳細構成を説明する。図１５は、本開示の実施形態の変形例２に係る磁気メモリ素子１００ｂの構成例を示す図であり、詳細には、磁気メモリ素子１００ｂの積層方向に沿って当該磁気メモリ素子１００ｂを切断した際の断面図に対応する。
　本変形例に係る磁気メモリ素子１００ｂは、上述した変形例１に係る磁気メモリ素子１００ａに積層に対して、トンネルバリア層１０８と記憶層１０６とに間に電圧変調増強層１１４を挿入したものである。電圧変調増強層１１４は、上部電極１２０及び下部電極１２２に印加される書き込み電圧による交換結合磁界Ｈｅｘの値を変調させる電圧変調効果（ＶＣＭＡ効果）を増強することができる。このような電圧変調増強層１１４を挿入することにより、磁気メモリ素子１００ｂは低電圧（詳細には、印加電圧の絶対値が小さい）での書き込みが可能となる。
　（変形例３）
　まずは、図１６を参照して、本実施形態の変形例３に係る磁気メモリ素子１００ｃの詳細構成を説明する。図１６は、本開示の実施形態の変形例３に係る磁気メモリ素子１００ｃの構成例を示す図であり、詳細には、磁気メモリ素子１００ｃの積層方向に沿って当該磁気メモリ素子１００ｃを切断した際の断面図に対応する。
　本変形例に係る磁気メモリ素子１００ｃは、上述した変形例２に係る磁気メモリ素子１００ｂに積層に対して、トンネルバリア層１０８の上に参照層（第２の参照層）１１２を設けたものである。参照層１１２を設けることにより、電圧印加前後において、参照層１１２の磁化方向と記憶層１０６の少なくとも一部の磁化方向との間の相対関係の変化による、積層構造の電気抵抗の変化を検出することが可能となる。さらに、参照層１１２は、漏れ磁場Ｈｓｔｒａｙを記憶層１０６に与え、ヒステリシスループを一方向にシフトさせることができる。
　（変形例４）
　まずは、図１７を参照して、本実施形態の変形例４に係る磁気メモリ素子１００ｄの詳細構成を説明する。図１７は、本開示の実施形態の変形例３に係る磁気メモリ素子１００ｄの構成例を示す図であり、詳細には、磁気メモリ素子１００ｄの積層方向に沿って当該磁気メモリ素子１００ｄを切断した際の断面図に対応する。
　本変形例に係る磁気メモリ素子１００ｄは、上述した変形例３に係る磁気メモリ素子１００ｃの積層に対して、参照層１１２の上に、スペーサ層（第２のスペーサ層）１１６と固定層（第２の固定層）１１８とを設けたものである。言い換えると、本変形例に係る磁気メモリ素子１００ｄは、上述した変形例２に係る磁気メモリ素子１００ｂの積層に対して、強磁性体から形成された参照層１１２と、強磁性体から形成された固定層１１８と、参照層１１２と固定層１１８とに挟まれ、参照層１１２と固定層１１８とをＳＡＦ結合するスペーサ層１１６とからなる積層構造（第２の積層）をトンネルバリア層１０８上に設けたものであるともいえる。
　固定層１１８は、固定された磁化方向を有する強磁性体層である。固定層１１８は、磁気異方性によって磁化方向が膜面に対して垂直方向に制御されており、固定層１１８の磁化方向は、参照層１１２の磁化方向に対して反平行状態となっている。そのため、固定層１１８は、参照層１１２から記憶層１０６にかかる漏れ磁場を打ち消し、記憶層１０６に印加される付加磁場の大きさを安定させることができる。従って、本変形例においては、記憶層１０６のヒステリシスループのシフト量を精度よく制御することができる。
　また、固定層１１８は、例えば、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、白金（Ｐｔ）及びパラジウム（Ｐｄ）からなる群から選択された１種以上の元素を含み、少なくともその一部は、合金化もしくはＣｏ／Ｐｔ、Ｃｏ／Ｎｉ及びＣｏ／Ｐｄの人工格子で構成されている。
　スペーサ層１１６は、例えば、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、レニウム（Ｒｅ）、バナジウム（Ｖ）、クロム（Ｃｒ）、銅（Ｃｕ）、ニオブ（Ｎｂ）、モリブデン（Ｍｏ）、タンタル（Ｔａ）、タングステン（Ｗ）、鉄（Ｆｅ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）及びマグネシウム（Ｍｇ）からなる群から選択される１種類以上の元素を含む。また、スペーサ層１１６は、例えば、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む酸化物から形成されてもよい。先に説明したように、スペーサ層１１６は、ＲＫＫＹ相互作用により、固定層１１８と参照層１１２とをＳＡＦ結合させる。従って、本変形例においては、固定層１１８と参照層１１２との磁化方向は反対（反平行状態）となる。
　（変形例５）
　まずは、図１８を参照して、本実施形態の変形例５に係る磁気メモリ素子１００ｅの詳細構成を説明する。図１８は、本開示の実施形態の変形例３に係る磁気メモリ素子１００ｅの構成例を示す図であり、詳細には、磁気メモリ素子１００ｅの積層方向に沿って当該磁気メモリ素子１００ｅを切断した際の断面図に対応する。
　本変形例に係る磁気メモリ素子１００ｅは、上述した変形例４に係る磁気メモリ素子１００ｄにおいて積層の順番を上下反転させたものである。本変形例においては、反転させた場合であっても、変形例４と同様に機能させることが可能であることから、成膜プロセスや素子特性・回路特性との組み合わせに応じて反転させるか否かを選択することが好ましい。なお、上述した本開示の実施形態及び各変形例においても、図示された積層の順番を上下反転することができる。
　なお、これら変形例においては、磁気メモリ素子１００は、図１５から図１８に示すような形態であることに限定されるものではなく、さらに様々に変形することができる。
　＜２．５　記憶装置の構成例＞
　本開示の実施形態に係る磁気メモリ素子１００は、例えば、記憶装置（磁気記憶装置）２００の構成要素として用いることができる。以下、図１９を参照して、本開示の実施形態に係る記憶装置２００の構成例を説明する。図１９は、本開示の実施形態に係る記憶装置２００の構成例を示す図である。
　図１９に示すように、記憶装置２００は、２次元状に配置された複数のメモリセル１０を含むメモリセルアレイ７０を有する。さらに、メモリセルアレイ７０は、本開示の実施形態に係る磁気メモリ素子１００と、選択トランジスタ８とを含む。また、記憶装置２００は、データの読み書き等のためにメモリセル１０にアクセスするための信号線／制御線として、ビットラインＢＬ、ソースラインＳＬ及びワードラインＷＬを有する。そして、ワードラインＷＬと、ビットラインＢＬ及びソースラインＳＬとは、互いに交差（例えば直交）するように延在する。各メモリセル１０は、ビットラインＢＬ、ソースラインＳＬ（センスラインとも呼ぶ）及びワードラインＷＬに接続される。
　メモリセル１０は、データの読み書き対象の単位であり、この意味において、磁気メモリ素子１００と同視し得る。矛盾の無い範囲において、メモリセル１０及び磁気メモリ素子１００は適宜読み替えられてよい。
　また、本実施形態においては、記憶装置２００は、メモリセルアレイ７０の周辺に設けられた各種の周辺回路／要素を含む。周辺回路／要素としては、図１９に示すように、Ｉ／Ｏ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）７３０、制御回路（制御回路部）７３１、電圧生成回路７３２、書き込み回路７３３、読み出し回路７３４、ビット／ソースラインアドレスデコーダ７３５、ビット／ソースライン制御回路７３６、ワードラインアドレスデコーダ７３７、ワードライン制御回路７３８及びセンスアンプ７３９を挙げることができる。ビット／ソースライン制御回路７３６は、ビットラインＢＬ及びソースラインＳＬに接続される。ワードライン制御回路７３８は、ワードラインＷＬに接続される。センスアンプ７３９は、ビットラインＢＬ及びソースラインＳＬに接続される。
　Ｉ／Ｏ７３０を介して、記憶装置２００の外部の要素と、記憶装置２００の制御回路７３１との間で、データ書き込み及びデータ読み出しに関するコマンド、アクセス対象のメモリセル１０のアドレス、書き込みデータ、読み出しデータ等の受け渡しが行われる。記憶装置２００の外部の要素としては、例えば、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）等のホストコンピュータを挙げることができる。
　制御回路７３１は、コマンドに応じて、他の周辺回路／要素を制御する。Ｉ／Ｏ７３０を除く記憶装置２００の全体が、制御回路７３１によって実質的に制御されるともいえる。制御回路７３１による制御は、磁気メモリ素子１へのデータの書き込みの制御、磁気メモリ素子１００からのデータの読み出しの制御等を含む。制御回路７３１は、例えばステートマシーン等を含んで構成される。
　電圧生成回路７３２は、データ書き込みに用いられるパルス電圧（書き込み電圧）を生成したり、データの読み出しに用いられる電圧（読み出し電圧）を生成したりする。回路動作に必要な電圧は、別途供給されてよい。
　書き込み回路７３３は、電圧生成回路７３２が生成した電圧を用いて、書き込み電圧のパルスを制御する。
　読み出し回路７３４は、電圧生成回路７３２が生成した電圧を用いて、読み出し電圧のパルスを制御する。
　ビット／ソースラインアドレスデコーダ７３５は、上述のＩ／Ｏ７３０で受け付けられたアドレスに対応するビットラインＢＬ及びソースラインＳＬのアドレスを得る。
　ビット／ソースライン制御回路７３６は、ワードラインアドレスデコーダ７３７のアドレスに対応するビットラインＢＬ及びソースラインＳＬを選択制御する。電圧生成回路７３２によって生成され読み出し回路７３４によってパルス制御されたデータ書き込み電圧を用いた、メモリセル７１へのデータの書き込みは、ビット／ソースライン制御回路７３６等を介して行われる。さらに、電圧生成回路７３２によって生成され読み出し回路７３４によってパルス制御されたデータ読み出し電圧を用いた、メモリセル７１からのデータの読み出しは、ビット／ソースライン制御回路７３６等を介して行われる。
　ワードラインアドレスデコーダ７３７は、上述のＩ／Ｏ７３０で受け付けられたアドレスに対応するワードラインＷＬのアドレスを得る。
　ワードライン制御回路７３８は、ワードラインアドレスデコーダ７３７のアドレスに対応するワードラインＷＬを選択制御する。
　センスアンプ７３９は、メモリセル１０から読み出されたデータ、具体的には磁気メモリ素子１００の抵抗値を検出する。
　上述の制御回路７３１乃至センスアンプ７３９によって、磁気メモリ素子１００へのデータの書き込み及び磁気メモリ素子１００からのデータの読み出し等が制御される。とくに説明がある場合を除き、制御主体は制御回路７３１であるものと解されてよい。
　再びメモリセル１０について説明する。メモリセル１０の磁気メモリ素子１００は、ビットラインＢＬとソースラインＳＬとの間に電気的に接続される。この例では、磁気メモリ素子１００は、一端がビットラインＢＬに接続され、他端が選択トランジスタ８を介してソースラインＳＬに接続される。
　選択トランジスタ８は、複数のメモリセル１０から、データの読み書き対象となるメモリセル１０を選択するための選択素子の一例であり、より具体的にはＦＥＴスイッチである。選択トランジスタ８の機能は、セレクタ機能とも呼べる。選択トランジスタ８を構成するＦＥＴ（Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）は、ＭＯＳ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ＦＥＴであってよく、ＭＯＳＦＥＴは、Ｎ型のＭＯＳＦＥＴであってもよいし、Ｐ型のＭＯＳＦＥＴであってもよい。ここでは、ＦＥＴはＮ型のＭＯＳＦＥＴであるものとする。
　選択トランジスタ８は、対応する磁気メモリ素子１００へのデータアクセス（データの読み書き）を可能にする状態と、データアクセスを防ぐ状態との間で切り替わる。具体的に、図２４に示される例では、選択トランジスタ８のソース及びドレインの一方が磁気メモリ素子１００に接続され、他方がソースラインＳＬに接続される。選択トランジスタ８のゲートは、ワードラインＷＬに接続される。選択トランジスタ８がオン（導通状態）になると、その選択トランジスタ８が接続された磁気メモリ素子１００へのデータアクセスが可能になる。選択トランジスタ８がオフ（非導通状態）になると、その選択トランジスタ８が接続された磁気メモリ素子１００へのデータアクセスは防がれる。
　メモリセル１０内の磁気メモリ素子１００には、ビットラインＢＬとソースラインＳＬとの電位差に応じた電圧が印加され、この電圧が先に説明した書き込み電圧Ｖに相当する。本実施形態においては、磁気メモリ素子１００が低抵抗値及び高抵抗値の一方の抵抗値を有するように、例えば、磁気メモリ素子１００に正電圧（電圧Ｖ＞０）及び負電圧（電圧Ｖ＜０）の一方の電圧が印加される。また、本実施形態においては、磁気メモリ素子１００が低抵抗値及び高抵抗値の他方の抵抗値を有するように、磁気メモリ素子１００に正電圧及び負電圧の他方の電圧が印加される。図２４に示される例では、磁気メモリ素子１００に印加される電圧Ｖは、ソースラインＳＬを基準電位としたときのビットラインＢＬの電位で表される。ビットラインＢＬの電位がソースラインＳＬの電位よりも高いと、磁気メモリ素子１００には、正電圧（Ｖ＞０）が印加される。また、ソースラインＳＬの電位がビットラインＢＬの電位よりも高い、換言するとビットラインＢＬの電位がソースラインＳＬの電位よりも低いと、磁気メモリ素子１には、負電圧（Ｖ＜０）が印加される。
　なお、上述の正電圧及び負電圧の絶対値（｜Ｖ｜）は、同じであってもよいし、異なっていてもよい。一方の電圧の絶対値を他方の電圧の絶対値よりも小さくすることで、消費電力を抑制できる可能性がさらに高まる。
　なお、記憶装置２００の構成は、先に説明した図２４に示される構成に限定されない。磁気メモリ素子１００が適用可能な範囲内において、種々の公知の構成を備える記憶装置が、記憶装置２００として用いられてよい。
　また、図１９では、２つのメモリセル１０（２つの磁気メモリ素子１００）に対して１つのソースラインＳＬが共通に接続される場合を例に挙げて説明した。しかしながら、本実施形態においては、１つのメモリセル１０（１つの磁気メモリ素子１００）に対して１つのソースラインＳＬが接続されてもよく、クロスポイント構造のメモリアレイであってもよい。さらに、本実施形態においては、磁気メモリ素子１００の誤り率とシステム要求とに応じて、誤り訂正機能が付加されてもよい。
　次に、図２０を参照して、本開示の実施形態に係るメモリセル１０の構成例を説明する。図２０は、本開示の実施形態に係るメモリセル１０及びその周辺の構成例を示す図である。メモリセル１０は、図２０に示すように、メモリセル１０に含まれる磁気メモリ素子１００及び選択トランジスタ８の他に、例えば、コンタクト層９１、半導体基板９２、ビットラインＢＬ、ワードラインＷＬ及びソースラインＳＬを有する。
　選択トランジスタ８は、ソース領域８１と、ドレイン領域８２と、ゲート電極とを含む。ソース領域８１及びドレイン領域８２は、半導体基板９２に形成される。ゲート電極は、この例においては、ワードラインＷＬである。
　コンタクト層９１は、いくつかの要素を電気的に接続する層であり、例えばビアを含んで構成される。図２５には、磁気メモリ素子１００とビットラインＢＬとを接続するコンタクト層９１、磁気メモリ素子１００と選択トランジスタ８のソース領域８１とを接続するコンタクト層９１、及び、選択トランジスタ８のドレイン領域８２とソースラインＳＬとを接続するコンタクト層９１の、３つのコンタクト層９１が例示されている。
　さらに、本実施形態に係る記憶装置２００は、上述したように、磁気メモリ素子１００の外部から、上述の記憶層１０６のヒステリシスループをシフトさせる付加磁界を印加する外部磁界印加部（図示省略）を有していてもよい。詳細には、外部磁界印加部（図示省略）は、磁気メモリ素子１００の垂直方向に磁場を印加する。付加磁界とは、例えば、書き込み電圧が０Ｖの際の交換結合磁界の値Ｈｅｘと同じ絶対値を持ち、且つ、交換結合磁界Ｈｅｘと反対の磁化方向を持つ。
　＜２．６　書き込み動作例＞
　記憶装置２００におけるデータ書き込み時の動作の一例について、図２１Ａ及び図２１Ｂを参照して説明する。図２１Ａは、本実施形態に係るデータ書き込み時に実行される処理（ベリファイ無し）の例を示すフローチャートであり、図２１Ｂは、本実施形態に係るデータ書き込み処理（ベリファイ無し）時のタイミングチャートである。
　図２１Ａに示されるフローは、例えば、制御回路７３１（図１９）に含まれるステートマシーンによって制御され、書き込み命令及び書き込みデータが入力されたことに応じて開始される。データ書き込み対象の磁気メモリ素子１００を含むメモリセル１０は選択済みであり、対応する選択トランジスタ８はオンになっているものとする。
　磁気メモリ素子１００が高抵抗値を有するようにする場合（ステップＳ１：Ｙｅｓ）、ビットラインＢＬ及びソースラインＳＬのうちのソースラインＳＬを高電位に設定し（ステップＳ２）、磁気メモリ素子１００の抵抗値を高抵抗値にする電圧を設定する（ステップＳ３）。例えば、磁気メモリ素子１００への印加電圧を負電圧（電圧Ｖ＜０）に設定する。
　反対に、磁気メモリ素子１００の低抵抗値を有するようにする場合（ステップＳ１：Ｎｏ）、ビットラインＢＬ及びソースラインＳＬのうちのビットラインＢＬを高電位に設定し（ステップＳ４）、磁気メモリ素子１００の抵抗値を低抵抗値にする電圧を設定する（ステップＳ５）。例えば、磁気メモリ素子１００への印加電圧を正電圧（電圧Ｖ＞０）に設定する。
　ステップＳ３又はステップＳ５の設定後、設定した電圧を有するパルス電圧（書き込み電圧）を印加する（ステップＳ６）。磁気メモリ素子１００は、低抵抗値又は高抵抗値を有するようになる。ここで、書き込み電圧とは、先に説明したように、ＳＡＦ結合された記憶層１０６及び固定層１０２の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の値Ｈｅｘを変調させる電圧である。当該書き込み電圧は、磁気メモリ素子１００の上部電極１２０及び下部電極１２２に印加されることとなる。
　図２１Ｂに、データ書き込み時のタイミングチャートの例を示す。なお、図２１Ｂにおいては、書き込み開始信号、書き込み方向制御信号、ワードライン電圧、ビットライン電圧及びソースライン電圧の、各時間における電圧の変化が模式的に示されており、実際の電圧は図示される形態に限定されるものではない。書き込み開始信号は、例えば制御回路７３１（図１９）によって生成される。書き込み方向制御信号は、磁気メモリ素子１００に記憶するデータを２値（高抵抗値、低抵抗値）のうちのいずれかにするかを制御するために、書き込み電圧Ｖの極性を制御する。ワードライン電圧、ビットライン電圧及びソースライン電圧は、ワードラインＷＬ、ビットラインＢＬ及びソースラインＳＬに印加される電圧を示す。ビットラインＢＬ、ソースラインＳＬ及びワードラインＷＬが、ビット／ソースラインアドレスデコーダ７３５及びワードラインアドレスデコーダ７３７によって選択され、ワードライン電圧、ビットライン電圧及びソースライン電圧が、ビット／ソースライン制御回路７３６及びワードライン制御回路７３８によって生成される。ビットライン電圧及びソースライン電圧は、センスアンプ７３９によって検出される。
　図２１Ｂの上段には、磁気メモリ素子１００に、正電圧（Ｖ＞０）を印加する場合のタイミングチャートが示される。図２１Ｂの下段には、磁気メモリ素子１００に、負電圧（Ｖ＜０）を印加する場合のタイミングチャートが示される。
　詳細には、書き込み開始信号に応じて、ワードライン電圧が印加される。それとともに、正電圧（Ｖ＞０）を印加する場合には、図２１Ｂの上段に示されるように、ビットライン電圧がソースライン電圧よりも高くなるよう制御される。負電圧（Ｖ＜０）を印加する場合には、図２１Ｂの下段に示されるように、ソースライン電圧がビットライン電圧よりも高くなるように制御される。これにより、磁気メモリ素子１００の記憶層１０６に、２値（高抵抗値、低抵抗値）のうちのいずれかが書き込まれることとなる。
　なお、図２１Ｂには、ワードライン電圧、ビットライン電圧及びソースライン電圧が同じパルス幅を有するように描かれるが、それらの電圧のパルス幅は異なっていてもよい。例えば、先にワードライン電圧が立ち上がり、その後、ビットライン電圧又はソースライン電圧が立ち上がり、さらにビットライン電圧又はソースライン電圧が立ち下がった後で、ワードライン電圧が立ち下がるような制御も可能である。
　また、本実施形態においては、書き込み時にベリファイ読み出しが行われてよい。ベリファイ読み出しとは、読み出した値（抵抗値、ビット値等）と、書き込もうとした値である期待値とを比較すするために、書き込み後に読み出すことである。ベリファイ読み出しにおいて、読み出した値と期待値とが一致しない場合には、再度書き込み電圧が印加されることとなる。このようなベリファイ読み出しありの記憶装置２００におけるデータ書き込み時の動作の一例について、図２２Ａ及び図２２Ｂを参照して説明する。図２２Ａは、本実施形態に係るデータ書き込み時に実行される処理（ベリファイ有）の例を示すフローチャートであり、図２２Ｂは、本実施形態に係るデータ書き込み処理（ベリファイ有）時のタイミングチャートである。
　図２２Ａは、データ書き込み時に実行される処理（データ書き込み方法）の例を示すフローチャートである。先に図２１Ａを参照して説明したステップＳ１～ステップＳ６の処理が完了した後、ベリファイ読み出しを行い（ステップＳ７）、読み出し値と期待値とが一致するか否かを判断する（ステップＳ８）。読み出し値と期待値とが一致する場合（ステップＳ８：Ｙｅｓ）、フローチャートの処理は終了し、一致しない場合（ステップＳ８：Ｎｏ）、ステップＳ６に処理が戻り、再びパルス電圧を印加する。
　磁気メモリ素子１００の抵抗値が期待値と一致するまでパルス電圧を繰り返し印加することで、磁気メモリ素子１００へのデータの書き込みを確実に行うことができる。なお、ステップＳ６～ステップＳ８の処理の繰り返し回数に対して最大値が設定されてもよい。繰り返し回数が最大値を超えた場合は、フローチャートの処理が終了する。
　図２２Ｂに、データ書き込み時のタイミングチャートの例を示す。比較結果信号は、ベリファイ読み出しによって読み出した値と期待値とが一致するか否か（ｍａｔａｃｈ又はｍｉｓｍａｔｃｈ）を示し、例えばセンスアンプ７３９又は別途設けられた図示しないベリファイ回路によって生成される。図２２Ｂに示される例では、比較結果信号は、読み出し値と期待値とが一致する場合にハイレベルになる。
　先に説明した図２１Ｂと同様に、書き込み開始信号に応じて、ワードライン電圧が印加される。それとともに、磁気メモリ素子１００に正電圧（Ｖ＞０）を印加する場合には、図２２Ｂの上段に示されるように、ビットライン電圧がソースライン電圧よりも高くなるよう制御される。負電圧（Ｖ＜０）を印加する場合には、図２２Ｂの下段に示されるように、ソースライン電圧がビットライン電圧よりも高くなるように制御される。これにより、磁気メモリ素子１００の記憶層１０６に、２値（高抵抗値、低抵抗値）のうちのいずれかが書き込まれることとなる。しかしながら、ここでは、この１回目のデータ書き込みは成功せず、磁気メモリ素子１００の抵抗値は期待値になっていないものとする。
　その後、ベリファイ読み出しが行われる。読み出し開始信号に応じて、ワードライン電圧が印加され、また、この例では、読み出し電圧と同じ電圧を印加するようにビットライン電圧が制御される。さらに、センスアンプ７３９が有効化され、磁気メモリ素子１００の抵抗値が高抵抗値及び低抵抗値のいずれであるかが判定される。判定結果に示される抵抗値、すなわち読み出し値が、期待値と一致するか否かが判断される。
　図２２Ｂでは、読み出し値が期待値と一致せず（ｍｉｓｍａｔｃｈ）、再度、磁気メモリ素子１００への書き込みが行われる。２回目の書き込み開始信号に応じて、ワードライン電圧が印加され、ビットライン電圧及びソースライン電圧の一方の電圧が他方の電圧よりも高くなるように制御される。ここでは、この２回目のデータ書き込みは成功し、磁気メモリ素子１００の抵抗値は期待値になっているものとする。その後、ベリファイ読み出しが行われ、読み出し値が期待値と一致すると判断される（ｍａｔｃｈ）。磁気メモリ素子１００へのデータ書き込みが終了する。
　なお、２回目のベリファイ読み出しにおいても読み出し値が期待値と一致しない場合は、さらなるデータ書き込み及びベリファイ読み出しが行われる。繰り返し回数に最大回数が設定されてもよいことは、先に述べたとおりである。
　このように、ベリファイ読み出しを追加することにより、書き込み誤りがベリファイ読み出しによって判定されて、再度の書き込みが行われる分、書き込みエラー率を低減することができる。
　以上のように、本実施形態に係る磁気メモリ素子１００は、先に説明したように、記憶層１０６の書き込みデータは書き込み電圧に依存し、書き込み前の状態に依存しない非トグル性であることから、初期読み出しを必要としない。
　なお、図２２Ｂには、ワードライン電圧、ビットライン電圧及びソースライン電圧が同じパルス幅を有するように描かれるが、それらの電圧のパルス幅は異なっていてもよい。例えば、先にワードライン電圧が立ち上がり、その後、ビットライン電圧又はソースライン電圧が立ち上がり、さらにビットライン電圧又はソースライン電圧が立ち下がった後で、ワードライン電圧が立ち下がるような制御も可能である。
　データ読み出しについても、種々の手法が用いられてよい。データ読み出しのフローチャート及びタイミングチャートは、例えば図２２Ａ及び図２２Ｂの一部として説明できることから、詳細な説明は省略する。
　＜＜３．　まとめ＞＞
　以上のように、本開示の実施形態においては、磁気メモリ素子１００は、記憶層１０６の磁化方向の反転が書き込み電圧に依存し、且つ、書き込み電圧のパルス幅に依存しないことから、ナノセック未満のオーダーでの書き込み電圧のパルス幅の精密制御も必要がない。従って、本実施形態によれば、書き込みエラー率（ＷＥＲ）を低く抑えることができる。加えて、本実施形態に係る磁気メモリ素子１００は、電圧印加で書き込みを行うことから、高速書き込みが可能であり、且つ、電圧駆動のため低消費電力である。さらに、本実施形態に係る磁気メモリ素子１００は、記憶層１０６の書き込みデータは書き込み電圧に依存し、書き込み前の状態に依存しない非トグル性であることから、初期読み出しを必要としない。
　また、本開示の実施形態に係る磁気メモリ素子１００は、一般的な半導体装置の製造に用いられる、製造方法、装置、及び条件を用いることで製造することが可能である。
　なお、上述の方法としては、例えば、ＰＶＤ（Ｐｈｙｓｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法及びＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法等を挙げることができる。ＰＶＤ法としては、真空蒸着法、ＥＢ（電子ビーム）蒸着法、各種スパッタリング法（マグネトロンスパッタリング法、ＲＦ（Ｒａｄｉｏ　Ｆｒｅｑｕｅｎｃｙ）－ＤＣ（Ｄｉｒｅｃｔ　Ｃｕｒｒｅｎｔ）結合形バイアススパッタリング法、ＥＣＲ（Ｅｌｅｃｔｒｏｎ　Ｃｙｃｌｏｔｒｏｎ　Ｒｅｓｏｎａｎｃｅ）スパッタリング法、対向ターゲットスパッタリング法、高周波スパッタリング法等）、イオンプレーティング法、レーザーアブレーション法、分子線エピタキシー法（ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法）、レーザ転写法を挙げることができる。また、ＣＶＤ法としては、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属（ＭＯ）ＣＶＤ法、光ＣＶＤ法を挙げることができる。さらに、他の方法としては、電解メッキ法や無電解メッキ法、スピンコート法；浸漬法；キャスト法；マイクロコンタクトプリント法；ドロップキャスト法；スクリーン印刷法やインクジェット印刷法、オフセット印刷法、グラビア印刷法、フレキソ印刷法といった各種印刷法；スタンプ法；スプレー法；エアドクタコーター法、ブレードコーター法、ロッドコーター法、ナイフコーター法、スクイズコーター法、リバースロールコーター法、トランスファーロールコーター法、グラビアコーター法、キスコーター法、キャストコーター法、スプレーコーター法、スリットオリフィスコーター法、カレンダーコーター法といった各種コーティング法を挙げることができる。さらに、パターニング法としては、シャドーマスク、レーザ転写、フォトリソグラフィー等の化学的エッチング、紫外線やレーザ等による物理的エッチング等を挙げることができる。加えて、平坦化技術としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法、レーザ平坦化法、リフロー法等を挙げることができる。
　＜４．　適用例＞
　＜４．１　各種装置＞
　上述した本開示の実施形態に係る記憶装置２００の適用例について図２３を参照して説明する。図２３は、本開示の実施形態に係る記憶装置２００を使用する適用例を示す図である。
　上述した本開示の実施形態に係る記憶装置２００は、例えば、以下のように、可視光や赤外光、紫外光、Ｘ線などの光をセンシングする様々なケースに使用することができる。例えば、本開示の実施形態に係る記憶装置２００は、図２３に示すように、「デジタルカメラや、カメラ機能付きの携帯機器等の、鑑賞用に供される画像を撮影する装置」、「自動停止などの安全運転や、運転者の状態の認識等のために、自動車の前方や後方、周囲、車内などを撮影する車載用センサ、走行車両や道路を監視する監視カメラ、車両間等の測距を行う測距センサ等の、交通用に供される装置」、「ユーザのジェスチャを撮影して、そのジェスチャに従った機器操作を行うために、ＴＶや、冷蔵庫、エアーコンディショナなどの家電に供される装置」、「内視鏡や、赤外光の受光による血管撮影を行う装置等の、医療やヘルスケア用に供される装置」、「防犯用途の監視カメラや、人物認証用途のカメラ等の、セキュリティ用に供される装置」、「肌を撮影する肌測定器や、頭皮を撮影するマイクロスコープ等の、美容用に供される装置」、「スポーツ用途など向けのアクションカメラやウェアラブルカメラ等の、スポーツ用に供される装置」、「畑や作物の状態を監視するためのカメラ等の、農業用に供される装置」等に用いられる。
　なお、本開示に係る技術は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット、建設機械、農業機械（トラクター）等のいずれかの種類の移動体に搭載される電子機器として実現されてもよい。また、例えば、本開示に係る技術は、内視鏡手術システムや顕微鏡手術システムなどに搭載される電子機器として実現されてもよい。
　＜４．２　適用例１＞
　適用例１に係る撮像装置３００について、図２４を参照して説明する。図２４は、適用例１に係る撮像装置３００の構成例を示す図である。当該撮像装置３００は、本開示の実施形態に係る記憶装置２００を適用した電子機器の一例である。撮像装置３００としては、例えば、デジタルスチルカメラやビデオカメラ、撮像機能を有するスマートフォンや携帯電話機等の電子機器が挙げられる。
　図２４に示すように、撮像装置３００は、光学系３０１、シャッタ装置３０２、撮像素子３０３、制御回路３０４、信号処理回路３０５、モニタ３０６及びメモリ３０７を有する。当該撮像装置３００は、静止画像及び動画像を撮像することができる。
　光学系３０１は、１枚又は複数枚のレンズを有する。当該光学系３０１は、被写体からの光（入射光）を、撮像素子３０３に導き、撮像素子３０３の受光面に結像させる。
　シャッタ装置３０２は、光学系３０１及び撮像素子３０３の間に配置される。当該シャッタ装置３０２は、制御回路３０４の制御に従って、撮像素子３０３への光照射期間及び遮光期間を制御する。
　撮像素子３０３は、光学系３０１及びシャッタ装置３０２を介して受光面に結像される光に応じて、一定期間、信号電荷を蓄積する。撮像素子３０３に蓄積された信号電荷は、制御回路３０４から供給される駆動信号（タイミング信号）に従って転送される。撮像素子３０３としては、例えば、イメージセンサ等の固体撮像素子を用いることができる。
　制御回路３０４は、撮像素子３０３の転送動作及びシャッタ装置３０２のシャッタ動作を制御する駆動信号を出力して、撮像素子３０３及びシャッタ装置３０２を駆動する。
　信号処理回路３０５は、撮像素子３０３から出力された信号電荷に対して各種の信号処理を施す。信号処理回路３０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ３０６に供給され、さらに、メモリ３０７に供給される。
　モニタ３０６は、信号処理回路３０５から供給された画像データに基づき、撮像素子３０３により撮像された動画又は静止画を表示する。モニタ３０６としては、例えば、液晶パネルや有機ＥＬ（Ｅｌｅｃｔｒｏ　Ｌｕｍｉｎｅｓｃｅｎｃｅ）パネル等のパネル型表示装置を用いることができる。
　メモリ３０７は、信号処理回路３０５から供給された画像データ、すなわち、撮像素子３０３により撮像された動画又は静止画の画像データを記憶する。メモリ３０７として、例えば、上述した本開示の実施形態に係る記憶装置２００を用いることができる。
　＜４．３　適用例２＞
　適用例２に係る測距装置４００について、図２５を参照して説明する。図２５は、適用例２に係る測距装置４００の構成例を示す図である。当該測距装置４００は、本開示の実施形態に係る記憶装置２００を適用した電子機器の一例である。
　図２５に示すように、測距装置４００は、光源部４０１と、光学系４０２と、撮像素子４０３、制御回路４０４、信号処理回路４０５、モニタ４０６及びメモリ４０７を有する。当該測距装置４００は、光源部４０１から被写体に向かって投光し、被写体の表面で反射された光（変調光やパルス光）を受光することにより、被写体までの距離に応じた距離画像を取得することができる。
　光源部４０１は、被写体に向かって投光する。光源部４０１としては、例えば、面光源としてレーザ光を射出する垂直共振器面発光レーザ（ＶＣＳＥＬ：Ｖｅｒｔｉｃａｌ　Ｃａｖｉｔｙ　Ｓｕｒｆａｃｅ　Ｅｍｉｔｔｉｎｇ　Ｌａｓｅｒ）アレイや、レーザダイオードをライン上に配列したレーザダイオードアレイが用いられる。なお、レーザダイオードアレイは、所定の駆動部（不図示）によって支持され、レーザダイオードの配列方向に垂直の方向にスキャンされる。
　光学系４０２は、１枚又は複数枚のレンズを有する。当該光学系４０２は、被写体からの光（入射光）を撮像素子４０３に導き、撮像素子４０３の受光面（センサ部）に結像させる。
　撮像素子４０３は、光学系４０２を介して受光面に結像される光に応じて、信号電荷を蓄積する。当該撮像素子４０３から出力される受光信号から求められる距離を示す距離信号が信号処理回路４０５に供給される。撮像素子４０３としては、例えば、イメージセンサ等の固体撮像素子を用いることができる。
　制御回路４０４は、光源部４０１や撮像素子４０３等の動作を制御する駆動信号（制御信号）を出力し、光源部４０１や撮像素子４０３等を駆動する。
　信号処理回路４０５は、撮像素子４０３から供給された距離信号に対して各種の信号処理を施す。例えば、信号処理回路４０５は、距離信号に基づいて距離画像を構築する画像処理（例えば、ヒストグラム処理やピーク検出処理など）を行う。信号処理回路４０５が信号処理を施すことにより得られた画像（画像データ）は、モニタ４０６に供給され、さらに、メモリ４０７に供給される。
　モニタ４０６は、信号処理回路４０５から供給された画像データに基づき、撮像素子４０３により撮像された距離画像を表示する。モニタ４０６としては、例えば、液晶パネルや有機ＥＬパネルなどのパネル型表示装置を用いることができる。
　メモリ４０７は、信号処理回路４０５から供給された画像データ、すなわち、撮像素子４０３により撮像された距離画像の画像データを記憶する。メモリ４０７としては、例えば、本開示の実施形態に係る記憶装置２００を用いることができる。
　以上のように、本開示の実施形態に係る記憶装置２００は、各種の電子機器に実装されることが可能である。例えば、本開示の実施形態に係る記憶装置２００は、撮像装置３００や測距装置４００の他にも、ＨＤＤ（ハードディスクドライブ）、ノートＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）、モバイル機器（例えば、スマートフォンやタブレットＰＣ等）、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ウェアラブルデバイス、ゲーム機器、音楽機器等、各種の電子機器に搭載されてもよい。例えば、記憶装置２００は、ストレージなどの各種のメモリとして用いられてもよい。さらに、本開示の実施形態に係る記憶装置２００を適用した電子機器の一例の詳細を説明する。
　＜４．４　適用例３＞
　適用例３に係るＡＩ（Ａｒｔｉｆｉｃｉａｌ　Ｉｎｔｅｌｌｉｇｅｎｃｅ）チップ５００について、図２６を参照して説明する。図２６は、適用例３に係るＡＩチップ５００の構成例を示す図である。本開示の実施形態に係る記憶装置２００は、ＡＩチップ５００に組み入れられて用いられることができる。ＡＩチップ５００は、例えば、シリコン半導体等を含んで構成された半導体チップであり、図２６に示すように、ＡＩ処理回路５１１と、メモリ領域５１２とを含む。
　ＡＩ処理回路５１１は、各種のＡＩ処理を実行する。ＡＩ処理の例は、認識処理、推論処理等である。処理の対象の例は、文章、画像、映像、音声、音楽等を挙げることができるが、これらに限定されるものではない。
　メモリ領域５１２は、ＡＩチップ５００で用いられるデータを記憶する。当該メモリ領域５１２に、本開示の実施形態に係る記憶装置２００を適用することができる。具体的には、メモリ領域５１２は、長期保持領域６２１と、短期保持領域６２２とを含む。さらに、長期保持領域６２１と短期保持領域６２２とは、本開示の実施形態に係る複数の磁気メモリ素子１００を含むメモリブロック５０８ａ、５０８ｂをそれぞれ有する。
　適用例３においては、長期保持領域６２１には、学習データが記憶される。学習データの更新頻度は低いので、長期保持領域６２１には、長期間のデータ保持が求められる。短期保持領域６２２には、演算値が記憶される。演算値は頻繁に更新（上書き等）されるため、短期保持領域６２２は、短期間のデータ保持でよいが、書き込みに要する時間が短く、すなわち、低遅延であることが求められる。
　次に、適用例３に係るＡＩチップ５００において実行される処理の例について、図２７及び図２８を参照して説明する。図２７及び図２８は、適用例３に係るＡＩチップ５００において実行される処理の例を示すフローチャートである。
　図２７には、学習データの更新時のフローが示される。学習データが入力されると（ステップＳ３１）、そのデータが長期保持領域６２１に記憶される（ステップＳ３２）。具体的には、長期保持領域６２１に含まれるメモリブロック５０８ａの磁気メモリ素子１００に、ビットデータが書き込まれる。学習データは、ＡＩ処理回路５１１で生成して更新してもよい。
　図２８には、ＡＩ処理時のフローが示される。ＡＩ処理対象のデータが入力されると（ステップＳ４１）、長期保持領域６２１から学習データが読み出され（ステップＳ４２）、ＡＩ処理が実行される（ステップＳ４３）。例えば、ＡＩ処理回路５１１が、入力されたデータと学習データとの積和演算を実行する。その際に用いられる演算値は、短期保持領域６２２に記憶される（ステップＳ４４）。言い換えると、演算途中結果が一時的に記憶される。ＡＩ処理回路５１１の構成要素、例えば、ネットワーク数、レイヤ数等に応じて、所定回数の学習データ及び演算途中結果を用いた演算が繰り返し実行される（ステップＳ４５：Ｎｏ、ステップＳ４２～ステップＳ４４）。所定回数に到達すると（ステップＳ４５：Ｙｅｓ）、ＡＩ処理回路５１１は、演算を終了し、結果を出力する（ステップＳ４６）。
　長期保持領域６２１へのデータ書き込み、また、短期保持領域６２２へのデータ書き込みには、これまでに説明した本開示の実施形態の手法と同様の手法が用いられてよい。例えば、長期保持領域６２１へのデータ書き込み、すなわち学習データの更新においては、ＡＩ処理ほどの高速処理は求められないので、書き込み誤り率を十分に低減するように、ベリファイ読み出しが行われてよい。フローチャート及びタイミングチャートは、先に説明した図２６及び図２７と同様であってよい。短期保持領域６２２へのデータ書き込み、すなわち演算値の更新においては、低遅延アクセスの観点から、ベリファイ読み出しが行われなくてよい。
　以上のように、本開示の実施形態に係る記憶装置２００をＡＩチップ５００に組み入れて用いることができる。なお、ＡＩ処理に限らず、種々の公知の処理を実行するように構成されたチップ、装置等についても、同様の適用が可能である。この意味において、ＡＩチップ５００は、ＡＩ処理に限定されないチップ、装置等に適宜読み替えることができる。
　さらに、適用例３のいくつかの変形例について説明する。長期保持領域６２１では、長期間にわたって学習データが保持されるので、時間経過とともに誤り率が増加する可能性がある。これに対処するために、長期保持領域６２１に対して誤り訂正の技術が適用されてよい。誤り訂正符号化されたデータが記憶されることで、誤り耐性が向上する。以下の変形例においては、長期保持領域６２１及び短期保持領域６２２のうちの長期保持領域６２１についてのみ誤り訂正が行われる。当該変形例を、図２９を参照して説明する。図２９は、適用例３の変形例に係るＡＩチップ５００の構成例を示す図である。
　本変形例においては、ＡＩチップ５００は、長期保持領域６２１及び短期保持領域６２２のうちの長期保持領域６２１に対してのみ、誤り訂正機能を有する。具体的には、図２９に示すように、ＡＩチップ５００は、誤り訂正回路５１３を含む。誤り訂正回路５１３は、長期保持領域６２１に記憶される学習データを誤り訂正符号化したり、長期保持領域６２１から読み出された学習データを誤り訂正復号したりする。
　次に、図３０から図３２を参照して、本変形例に係るＡＩチップ５００において実行される処理の例について説明する。図３０から図３２は、本変形例に係るＡＩチップ５００において実行される処理の例を示すフローチャートである。
　図３０には、学習データの更新時のフローが示される。このフローは、先に説明した図３１のフローと比較して、ステップＳ３１とステップＳ３２との間にステップＳ３３を含む点において相違する。学習データが入力されると（ステップＳ３１）、そのデータが誤り訂正符号化され（ステップＳ３３）、長期保持領域６２１に記憶される（ステップＳ３２）。
　図３１には、ＡＩ処理時のフローが示される。このフローは、先に説明した図２８のフローと比較して、ステップＳ４２とステップＳ４３との間にステップＳ４７を含む点において相違する。ＡＩ処理対象となるデータが入力されると（ステップＳ４１）、長期保持領域６２１から学習データが読み出され（ステップＳ４２）、誤り訂正復号される（ステップＳ４７）。その後のステップＳ４４～ステップＳ４６の処理については先に説明したとおりである。
　また、上述の誤り訂正機能を用いて、長期保持領域６２１のデータがリフレッシュされてもよい。図３２を参照して説明する。
　図３２は、ＡＩチップ５００において実行される処理の例を示すフローチャートである。このフローは、リフレッシュ命令を受けたことに応じて開始される。リフレッシュ命令を受けると、長期保持領域６２１から学習データが読み出され（ステップＳ５１）、誤り検出が行われる（ステップＳ５２）。そして、検出された誤りがあるか否かの判断を行い（ステップＳ５３）、誤りが無い場合（ステップＳ５３：Ｎｏ）、フローチャートの処理は終了する。一方、誤りがある場合（ステップＳ５３：Ｙｅｓ）、訂正可能であるか否かが判断される（ステップＳ５４）。訂正可能な場合（ステップＳ５４：Ｙｅｓ）、誤りが訂正され（ステップＳ５５）、訂正後の学習データが長期保持領域６２１に記憶され（ステップＳ５６）、フローチャートの処理が終了する。訂正不可能な場合（ステップＳ５４：Ｎｏ）、システムへの通知が行われ（ステップＳ５７）、フローチャートの処理が終了する。システムは、例えばＡＩチップ５００が搭載された装置等で動作するシステムであってよい。
　以上のように誤り訂正機能を用いることで、データ、とくに学習データ等の長期保持に係るデータの誤り耐性をより向上させることができる。
　さらに、本変形例においては、短期保持領域６２２に対しても誤り訂正の技術が適用されてよい。加えて、長期保持領域６２１と短期保持領域６２２とで誤り訂正符号の訂正能力が異なるように設計されてよい。短期保持領域６２２に対しては、低遅延読み出しの観点から、例えば、ハミング符号、２ビット訂正のＢＣＨ符号が用いられてよい。長期保持領域６２１に対しては、短期保持領域６２２よりも低遅延が許容され易くなる分、短期保持領域６２２よりも高性能な訂正符号が用いられてよい。このようにすることで、長期保持領域６２１及び短期保持領域６２２の両方について、誤り耐性を向上させることができる。
　＜４．５　適用例４＞
　次に、適用例４に係る撮像装置５１４について、図３３を参照して説明する。図３３は、適用例４に係る撮像装置５１４の構成例を示す図である。本開示の実施形態に係る記憶装置２００は、撮像装置５１４に組み入れられて用いられることができる。図３３に示すように、撮像装置５１４は、ＡＤＣ（Ａｎａｌｏｇ－ｔｏ－Ｄｉｇｉｔａｌ　Ｃｏｎｖｅｒｔｅｒ）６４１と、フレームメモリ制御部６４２と、ロジック部６４３と、メモリ制御部６４４と、Ｉ／Ｆ（Ｉｎｔｅｒｆａｃｅ）６４５と、メモリ領域６４６とを主に有する。
　メモリ領域６４６は、撮像装置５１４で用いられるデータを記憶する。撮像装置５１４のデータ処理に関する代表的なメモリ機能として、１フレーム分の画像データを記憶するフレームメモリ、画像処理に関するデータを記憶する画像処理メモリ、画像処理やデータ伝送の設定値を保管するための不揮発性メモリ等があり、これらの一部又は全部に、本開示の実施形態に係る記憶装置２００を適用することができる。具体的には、メモリ領域６４６は、短期保持領域６４７ｂ、６４７ｃと、長期保持領域６４８とを含む。
　短期保持領域６４７ｂ、６４７ｃには、画像データが記憶される。短期保持領域６４７ｂ、６４７ｃは、メモリブロック５０８ｂ、５０８ｃを含む。短期保持領域６４７ｂ、６４７ｃは、短期間のデータ保持でよいが、書き込みに要する時間が短く、すなわち、低遅延であることが求められる。
　長期保持領域６４８には、プログラムデータ、動作設定値等が記憶される。プログラムデータは、例えば、撮像装置５１４の全体を制御するための制御プログラム等である。動作設定値は、例えば、撮像装置５１４における画像処理、Ｉ／Ｆ６４５等の動作を規定するためのパラメータ等である。長期保持領域６４８は、メモリブロック５０８ａを含む。長期保持領域６４８には、長期間のデータ保持が求められる。
　ＡＤＣ６４１は、図示しない画素アレイ部から得られたアナログの画素信号をディジタル信号に変換する。フレームメモリ制御部６４２は、１フレーム分の画像データをメモリ領域６４６の短期保持領域６４７ｂに記憶する。ロジック部６４３は、１フレーム分の画像データに基づく画像処理を実行する。画像処理は、例えば、画像補正処理を挙げることができるが、本適用例においては、これに限らず種々の公知の画像処理が実行されてよい。メモリ制御部６４４は、ロジック処理後の画像データをメモリ領域６４６の短期保持領域６４７ｃに記憶する。Ｉ／Ｆ６４５は、画像データを外部に出力する。
　なお、ＡＤ変換後の１フレーム分の画像データが記憶される短期保持領域６４７ｂは、フレームメモリとして機能する。さらに、画像処理後の画像データであって、Ｉ／Ｆ６４５によって出力される前の画像データが記憶される短期保持領域６４７ｃは、バッファ、後段メモリ、本メモリ等とも呼ぶことができる。
　次に、図３４から図３６を参照して、本適用例に係る撮像装置５１４において実行される処理の例について説明する。図３４から図３６は、本適用例に係る撮像装置５１４において実行される処理の例を示すフローチャートである。
　図３４には、起動時のフローが示される。動作設定値が長期保持領域６４８から読み出される（ステップＳ６１）。内部の不揮発性メモリを利用することで、例えば外部のフラッシュメモリ等からデータをロードする必要が無く、その分、起動速度を速めることができる。
　図３５には、プログラムデータの更新時のフローが示される。プログラムデータが入力されると（ステップＳ７１）、そのデータが長期保持領域６４８に記憶される（ステップＳ７２）。
　図３６には、画像データ処理時のフローが示される。画素信号がＡＤ変換され（ステップＳ８１）、それによって得られた画像データが短期保持領域６４７ｂに記憶される（ステップＳ８２）。画像データが短期保持領域６４７ｂから読み出され（ステップＳ８３）、画像処理が実行され、短期保持領域６４７ｃに記憶される（ステップＳ８４）。画像データが短期保持領域６４７ｂから読み出され、Ｉ／Ｆ６４５から出力される（ステップＳ８５）。
　長期保持領域６４８へのデータ書き込み、また、短期保持領域６４７ｂ、６４７ｃへのデータ書き込みには、これまでに説明した手法と同様の手法が用いられてよい。例えば、長期保持領域６４８へのデータ書き込み、すなわちプログラムデータの更新等においては、画像処理ほどの高速処理は求められないので、書き込み誤り率を十分に低減するように、ベリファイ読み出しが行われてよい。フローチャート及びタイミングチャートは、先に説明した図２１Ａ、図２１Ｂ及び図２２Ａ、図２２Ｂと同様であってよい。短期保持領域６４７ｂ、６４７ｃへのデータ書き込み、すなわち画像データの更新においては、低遅延アクセスの観点から、ベリファイ読み出しが行われなくてよい。
　さらに、適用例４のいくつかの変形例について説明する。本適用例においても、適用例３と同様に、誤り訂正符号の技術が適用されてもよい。その場合、撮像装置５１４は、例えば、先に説明した図３４の誤り訂正回路５１３と同様の回路を含んでよい。例えば、誤り訂正回路５１３は、メモリ領域６４６の短期保持領域６４７ｂ、６４７ｃ及び長期保持領域６４８のうちの長期保持領域６４８に対してのみ設けられてよい。このようにすることで、長期間のデータ保持に係るデータの誤り耐性を向上させることができる。
　さらに、短期保持領域６４７ｂ、６４７ｃに対しても誤り訂正の技術が適用されてよい。加えて、長期保持領域６４８と短期保持領域６４７ｂ、６４７ｃとで誤り訂正符号の訂正能力が異なるように設計されてよい。詳細には、先に説明した長期保持領域６２１及び短期保持領域６２２（図２９）と同様であるので、ここでは説明を省略する。このようにすることで、長期保持領域６４８及び短期保持領域６４７ｂ、６４７ｃの両方について、誤り耐性を向上させることができる。
　＜４．６　適用例５＞
　上述した撮像装置５１４は、複数のチップが積層された積層構造を有していてもよい。そこで、適用例５に係る撮像装置５１４について、図３７を参照して説明する。図３７は、適用例５に係る撮像装置５１４の構成例を示す図である。撮像装置５１４は、複数のチップを含み、また、それらが積層された積層構造を有する。複数のチップとしては、チップＣＨ１及びチップＣＨ２が例示される。チップＣＨ１及びチップＣＨ２は、積層された状態で、撮像装置５１４として機能する。図３７には、チップＣＨ１及びチップＣＨ２が積層方向に分解して示される。
　チップＣＨ１は、画素チップである。チップＣＨ１には、例えば、２次元アレイ状に配置された複数の画素（画素アレイ部）、画素の駆動等に用いられるトランジスタ等を含む画素回路等が設けられる。
　チップＣＨ２は、画素信号を処理するための画像処理チップである。図３８に示す例では、チップＣＨ２は、ロジック領域Ｒ１と、メモリ領域Ｒ２とを含む。ロジック領域Ｒ１には、先に説明した図３３に示されるＡＤＣ６４１、フレームメモリ制御部６４２、ロジック部６４３、メモリ制御部６４４及びＩ／Ｆ６４５等が設けられる。メモリ領域Ｒ２には、先に説明したメモリ領域６４６が設けられ、メモリ領域４６２には、本開示の実施形態に係る記憶装置２００が適用される。
　さらに、適用例５の変形例について説明する。図３８は、適用例５の変形例に係る撮像装置５１４の構成例を示す図である。本変形例においては、図３８に示すように、チップＣＨ２において、ロジック領域Ｒ１及びメモリ領域Ｒ２とは別の領域に、ＳＲＡＭ５１５が設けられる。本変形例においても、メモリ領域４６２には、本開示の実施形態に係る記憶装置２００が適用される。
　＜４．７　適用例６＞
　次に、適用例６に係るＣＰＵ５１６について、図３９を参照して説明する。図３９は、適用例６に係るＣＰＵ５１６の概略構成の例を示す図である。本開示の実施形態に係る記憶装置２００は、ＣＰＵ５１６に組み入れられて用いられる。ＣＰＵ５１６は、ＣＰＵコア６６０と、１次キャッシュ６６１と、２次キャッシュ６６２とを含む。
　ＣＰＵコア６６０は、１次キャッシュ６６１及び２次キャッシュ６６２を利用しつつ、さまざまな演算処理を実行する。
　１次キャッシュ６６１は、本開示の実施形態に係る記憶装置２００と、誤り訂正回路５１３とを含む。誤り訂正回路５１３については、上述したとおりである。図３９では、誤り訂正回路５１３が記憶装置２００とは別の要素として示されるが、誤り訂正回路５１３は、記憶装置２００の構成要素として当該記憶装置２００に含まれてもよい。また、２次キャッシュ６６２も、１次キャッシュ６６１と同様に、記憶装置２００と、誤り訂正回路５１３とを含む。
　上記のＣＰＵ５１６は、例えば通信ネットワークのサーバに搭載されたプロセッサ等、大規模なキャッシュが必要、且つ、高速処理を要求されるシステムに好適に用いることができる。ＳＲＡＭでは面積が大きく、リークも大きいため、キャッシュの規模が大きくなるとメモリの消費電力の増加が課題となる。しかしながら、本開示の実施形態に係る磁気メモリ素子１００を用いることで、ＳＲＡＭと比較して、消費電力の増加を抑えることができる。
　なお、本適用例においては、誤り訂正回路５１３の無い構成も可能である。誤り訂正回路５１３がある場合には、その分、書き込み誤り率を低減できる可能性がより高まる。
　さらに、適用例６の変形例について説明する。図４０は、適用例６の変形例に係るＣＰＵ５１６の概略構成の例を示す図である。本変形例においては、図４０に示すように、ＣＰＵ５１６の１次キャッシュ６６１及び２次キャッシュ６６２のうちの１次キャッシュ６６１は、ＳＲＡＭ５１５を含む。このように、本開示の実施形態に係る記憶装置２００と、ＳＲＡＭ５１５とが混在する構成も可能であり、要求される仕様等に応じて様々に組み合わせることができる。
　＜＜５．　補足＞＞
　以上、添付図面を参照しながら本開示の好適な実施形態について詳細に説明したが、本開示の技術的範囲はかかる例に限定されない。本開示の技術分野における通常の知識を有する者であれば、請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本開示の技術的範囲に属するものと了解される。
　また、本明細書に記載された効果は、あくまで説明的または例示的なものであって限定的ではない。つまり、本開示に係る技術は、上記の効果とともに、または上記の効果に代えて、本明細書の記載から当業者には明らかな他の効果を奏しうる。
　また、図示した各装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的形態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。
　なお、本技術は以下のような構成も取ることができる。
（１）
　強磁性体から形成された記憶層と、
　強磁性体から形成された第１の固定層と、
　前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、
　前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層と、
　からなる第１の積層を備え、
　前記第１の積層は、第１の電極及び第２の電極によって挟まれている、
　磁気記憶素子。
（２）
　書き込み電圧として、前記記憶層の磁化方向及び前記第１の固定層の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の大きさを変調させる電圧が、前記第１の電極と前記第２の電極との間に印加される、上記（１）に記載の磁気記憶素子。
（３）
　前記第１の積層は、前記書き込み電圧が０Ｖの際の前記交換結合磁界の大きさと同じ絶対値を持ち、且つ、前記交換結合磁界の磁化方向と反対方向の付加磁界を印加する付加磁界層をさらに有する、上記（２）に記載の磁気記憶素子。
（４）
　前記第１の積層は、前記付加磁界層の少なくとも一部として、反強磁性体から形成され、有効磁界を印加する交換バイアス層を有する、上記（３）に記載の磁気記憶素子。
（５）
　前記交換バイアス層は、前記第１の固定層の、前記第１のスペーサ層とは反対側の面に設けられている、上記（４）に記載の磁気記憶素子。
（６）
　前記交換バイアス層は、合金から形成される、上記（４）又は（５）に記載の磁気記憶素子。
（７）
　前記交換バイアス層は、
　Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ及びＮｉからなる群から選択される少なくとも１つの元素と、
　Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｏｓ、Ｉｒ、Ｐｔ及びＡｕからなる群から選択された少なくとも１つの元素と、
　を含む、
　上記（６）に記載の磁気記憶素子。
（８）
　前記第１のスペーサ層は、Ｒｕ、Ｉｒ、Ｒｈ、Ｒｅ、Ｖ、Ｃｒ、Ｃｕ、Ｎｂ、Ｍｏ、Ｔａ、Ｗ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む、上記（１）～（７）のいずれか１つに記載の磁気記憶素子。
（９）
　前記第１のスペーサ層は、Ｃｒ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む酸化物から形成される、上記（８）に記載の磁気記憶素子。
（１０）
　前記第１の積層は、前記トンネルバリア層と前記記憶層とに挟まれた電圧変調増強層をさらに有する、上記（１）～（９）のいずれか１つに記載の磁気記憶素子。
（１１）
　前記電圧変調増強層は、Ｉｒ、Ｏｓ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、Ｗ、Ｒｅ、Ａｕ、Ｍｏ、Ｒｕ、Ｐｄ、Ｖ、Ｃｒ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む、上記（１０）に記載の磁気記憶素子。
（１２）
　前記電圧変調増強層の膜厚は、０．５ｎｍ以下である、上記（１０）又は（１１）に記載の磁気記憶素子。
（１３）
　前記電圧変調増強層の膜厚は、０．３ｎｍ以下である、上記（１２）に記載の磁気記憶素子。
（１４）
　前記第１の積層は、強磁性体から形成された第１の参照層をさらに有する、上記（１）～（１３）のいずれか１つに記載の磁気記憶素子。
（１５）
　前記第１の参照層は、前記トンネルバリア層の、前記記憶層とは反対側の面に設けられている、上記（１４）に記載の磁気記憶素子。
（１６）
　前記トンネルバリア層の、前記記憶層とは反対側の面に設けられた第２の積層をさらに備え、
　前記第２の積層は、
　強磁性体から形成された第２の参照層と、
　強磁性体から形成された第２の固定層と、
　前記第２の参照層と前記第２の固定層とに挟まれ、前記第２の参照層と前記第２の固定層とを交換結合する第２のスペーサ層と、
　からなる、
　上記（１）～（１３）のいずれか１つに記載の磁気記憶素子。
（１７）
　前記トンネルバリア層の面積抵抗は、１０Ωμｍ2以上である、上記（１）～（１６）のいずれか１つに記載の磁気記憶素子。
（１８）
　前記トンネルバリア層は、Ｍｇ、Ｃａ、Ｌｉ、Ｓｉ、Ａｌ、Ｓｒ、Ｚｒ、Ｈｆ、Ｔｉ、Ｚｎ、Ｓｃ、Ｌａ、Ｔａ、Ｅｕ、Ｃｕ、Ｂａ、Ｍｏ、Ｗ、Ｖ、Ｙ、Ｎｉ、Ｃｏ、Ｍｎ、Ｃｒ、Ｆｅ、Ｂ及びＣからなる群から選択される１種以上の元素を含む、酸化物、窒化物、又は、フッ化物のうちの少なくともいずれかを１つを含む、上記（１７）に記載の磁気記憶素子。
（１９）
　前記記憶層の厚さは、０．２６ｎｍ以上、３ｎｍ以下である、上記（１）～（１８）のいずれか１つに記載の磁気記憶素子。
（２０）
　前記記憶層は、Ｆｅ、Ｃｏ、Ｎｉ及びＭｎからなる群から選択される１種以上の元素を含む、上記（１９）に記載の磁気記憶素子。
（２１）
　前記第１の固定層は、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ、Ｐｔ及びＰｄからなる群から選択された１種以上の元素を含む、上記（１）～（２０）のいずれか１つに記載の磁気記憶素子。
（２２）
　複数の磁気記憶素子と、前記複数の磁気記憶素子におけるデータの書き込みを実行する制御回路部とを備える磁気記憶装置の書き込み方法であって、
　前記複数の磁気記憶素子のそれぞれは、
　強磁性体から形成された記憶層と、
　強磁性体から形成された第１の固定層と、
　前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、
　前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層と、
　からなる第１の積層を備え、
　前記第１の積層は、第１の電極及び第２の電極によって挟まれており、
　前記制御回路部が、対象となる前記磁気記憶素子の前記第１の電極と前記第２の電極とに書き込み電圧を印加することを含む、
　磁気記憶装置の書き込み方法。
（２３）
　前記制御回路部が、前記磁気記憶素子からデータを読み出す初期読み出しを行うことなく、対象となる前記磁気記憶素子の前記第１の電極と前記第２の電極とに前記書き込み電圧を印加する、
　上記（２２）に記載の磁気記憶装置の書き込み方法。
（２４）
　前記書き込み電圧として、前記記憶層の磁化方向及び前記第１の固定層の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の大きさを変調させる電圧が、前記第１の電極と前記第２の電極との間に印加される、上記（２２）又は（２３）に記載の磁気記憶装置の書き込み方法。
（２５）
　前記第１の積層は、前記書き込み電圧が０Ｖの際の前記交換結合磁界の大きさと同じ絶対値を持ち、且つ、前記交換結合磁界の磁化方向と反対方向の付加磁界を印加する付加磁界層をさらに有する、上記（２４）に記載の磁気記憶装置の書き込み方法。
（２６）
　前記制御回路部が、前記記憶層への２値のいずれかを書き込む前記書き込み電圧として、正又は負の極性を持つ電圧を前記第１の電極と前記第２の電極とに前記書き込み電圧を印加する、上記（２５）に記載の磁気記憶装置の書き込み方法。
（２７）
　複数の磁気記憶素子を備える磁気記憶装置であって、
　前記複数の磁気記憶素子のそれぞれは、
　強磁性体から形成された記憶層と、
　強磁性体から形成された第１の固定層と、
　前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、
　前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層と、
　からなる第１の積層を備え、
　前記第１の積層は、第１の電極及び第２の電極によって挟まれている、
　磁気記憶装置。
（２８）
　書き込み電圧として、前記記憶層の磁化方向及び前記第１の固定層の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の大きさを変調させる電圧が、前記第１の電極と前記第２の電極との間に印加される、上記（２７）に記載の磁気記憶装置。
（２９）
　前記書き込み電圧が０Ｖの際の前記交換結合磁界の大きさと同じ絶対値を持ち、且つ、前記交換結合磁界の磁化方向と反対方向の付加磁界を印加する外部磁界印加部をさらに有する、上記（２８）に記載の磁気記憶装置。
（３０）
　磁気記憶装置を搭載する電子機器であって、
　前記磁気記憶装置は、複数の磁気記憶素子を備え、
　前記複数の磁気記憶素子のそれぞれは、
　強磁性体から形成された記憶層と、
　強磁性体から形成された第１の固定層と、
　前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、
　前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層と、
　からなる第１の積層を備え、
　前記第１の積層は、第１の電極及び第２の電極によって挟まれている、
　電子機器。
　　８　　選択トランジスタ
　　１０、７１　　メモリセル
　　７０　　メモリセルアレイ
　　８１　　ソース領域
　　８２　　ドレイン領域
　　９１　　コンタクト層
　　９２　　半導体基板
　　１００、１００ａ，１００ｂ、１００ｃ、１００ｄ、１００ｅ　　磁気メモリ素子
　　１０２、１１８　　固定層
　　１０４、１１６　　スペーサ層
　　１０６　　記憶層
　　１０８　　トンネルバリア層
　　１１０　　交換バイアス層
　　１１２　　参照層
　　１１４　　電圧変調増強層
　　１２０　　上部電極
　　１２２　　下部電極
　　１３０　　基板
　　１３２　　下地層
　　１４０　　電圧変調増強層
　　２００　　記憶装置
　　３００、５１４　　撮像装置
　　３０１、４０２　　光学系
　　３０２　　シャッタ装置
　　３０３、４０３　　撮像素子
　　３０４、４０４、７３１　　制御回路
　　３０５、４０５　　信号処理回路
　　３０６、４０６　　モニタ
　　３０７、４０７　　メモリ
　　４００　　測距装置
　　４０１　　光源部
　　４６２、５１２、６４６　　メモリ領域
　　５００　　ＡＩチップ
　　５０８ａ、５０８ｂ、５０８ｃ　　メモリブロック
　　５１１　　ＡＩ処理回路
　　５１３　　誤り訂正回路
　　５１５　　ＳＲＡＭ
　　５１６　　ＣＰＵ
　　６２１、６４８　　長期保持領域
　　６２２、６４７ｂ、６４７ｃ　　短期保持領域
　　６４１　　ＡＤＣ
　　６４２　　フレームメモリ制御部
　　６４３　　ロジック部
　　６４４　　メモリ制御部
　　６４５　　Ｉ／Ｆ
　　６６０　　ＣＰＵコア
　　６６１　　１次キャッシュ
　　６６２　　２次キャッシュ
　　７３０　　Ｉ／Ｏ
　　７３２　　電圧生成回路
　　７３３　　書き込み回路
　　７３４　　読み出し回路
　　７３５　　ビット／ソースラインアドレスデコーダ
　　７３６　　ビット／ソースライン制御回路
　　７３７　　ワードラインアドレスデコーダ
　　７３８　　ワードライン制御回路
　　７３９　　センスアンプ

Claims (20)

  1. 　強磁性体から形成された記憶層と、
    　強磁性体から形成された第１の固定層と、
    　前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、
    　前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層と、
    　からなる第１の積層を備え、
    　前記第１の積層は、第１の電極及び第２の電極によって挟まれている、
    　磁気記憶素子。
  2. 　書き込み電圧として、前記記憶層の磁化方向及び前記第１の固定層の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の大きさを変調させる電圧が、前記第１の電極と前記第２の電極との間に印加される、請求項１に記載の磁気記憶素子。
  3. 　前記第１の積層は、前記書き込み電圧が０Ｖの際の前記交換結合磁界の大きさと同じ絶対値を持ち、且つ、前記交換結合磁界の磁化方向と反対方向の付加磁界を印加する付加磁界層をさらに有する、請求項２に記載の磁気記憶素子。
  4. 　前記第１の積層は、前記付加磁界層の少なくとも一部として、反強磁性体から形成され、有効磁界を印加する交換バイアス層を有する、請求項３に記載の磁気記憶素子。
  5. 　前記交換バイアス層は、前記第１の固定層の、前記第１のスペーサ層とは反対側の面に設けられている、請求項４に記載の磁気記憶素子。
  6. 　前記交換バイアス層は、
    　Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ及びＮｉからなる群から選択される少なくとも１つの元素と、
    　Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｏｓ、Ｉｒ、Ｐｔ及びＡｕからなる群から選択された少なくとも１つの元素と、
    　を含む、
    　請求項４に記載の磁気記憶素子。
  7. 　前記第１のスペーサ層は、Ｒｕ、Ｉｒ、Ｒｈ、Ｒｅ、Ｖ、Ｃｒ、Ｃｕ、Ｎｂ、Ｍｏ、Ｔａ、Ｗ、Ｆｅ、Ｃｏ、Ｎｉ、Ｍｎ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む、請求項１に記載の磁気記憶素子。
  8. 　前記第１の積層は、前記トンネルバリア層と前記記憶層とに挟まれた電圧変調増強層をさらに有する、請求項１に記載の磁気記憶素子。
  9. 　前記電圧変調増強層は、Ｉｒ、Ｏｓ、Ｐｔ、Ｒｈ、Ｔａ、Ｔｉ、Ｗ、Ｒｅ、Ａｕ、Ｍｏ、Ｒｕ、Ｐｄ、Ｖ、Ｃｒ及びＭｇからなる群から選択される少なくとも１種類以上の元素を含む、請求項８に記載の磁気記憶素子。
  10. 　前記電圧変調増強層の膜厚は、０．５ｎｍ以下である、請求項８に記載の磁気記憶素子。
  11. 　前記第１の積層は、強磁性体から形成された第１の参照層をさらに有する、請求項１に記載の磁気記憶素子。
  12. 　前記第１の参照層は、前記トンネルバリア層の、前記記憶層とは反対側の面に設けられている、請求項１１に記載の磁気記憶素子。
  13. 　前記トンネルバリア層の、前記記憶層とは反対側の面に設けられた第２の積層をさらに備え、
    　前記第２の積層は、
    　強磁性体から形成された第２の参照層と、
    　強磁性体から形成された第２の固定層と、
    　前記第２の参照層と前記第２の固定層とに挟まれ、前記第２の参照層と前記第２の固定層とを交換結合する第２のスペーサ層と、
    　からなる、
    　請求項１に記載の磁気記憶素子。
  14. 　前記トンネルバリア層の面積抵抗は、１０Ωμｍ2以上である、請求項１に記載の磁気記憶素子。
  15. 　前記記憶層の厚さは、０．２６ｎｍ以上、３ｎｍ以下である、請求項１に記載の磁気記憶素子。
  16. 　複数の磁気記憶素子と、前記複数の磁気記憶素子におけるデータの書き込みを実行する制御回路部とを備える磁気記憶装置の書き込み方法であって、
    　前記複数の磁気記憶素子のそれぞれは、
    　強磁性体から形成された記憶層と、
    　強磁性体から形成された第１の固定層と、
    　前記記憶層と前記第１の固定層とに挟まれ、前記記憶層と前記第１の固定層とを反強磁性交換結合させる第１のスペーサ層と、
    　前記記憶層の、前記第１のスペーサ層とは反対側の面に設けられ、非磁性体から形成されたトンネルバリア層と、
    　からなる第１の積層を備え、
    　前記第１の積層は、第１の電極及び第２の電極によって挟まれており、
    　前記制御回路部が、対象となる前記磁気記憶素子の前記第１の電極と前記第２の電極とに書き込み電圧を印加することを含む、
    　磁気記憶装置の書き込み方法。
  17. 　前記制御回路部が、前記磁気記憶素子からデータを読み出す初期読み出しを行うことなく、対象となる前記磁気記憶素子の前記第１の電極と前記第２の電極とに前記書き込み電圧を印加する、
    　請求項１６に記載の磁気記憶装置の書き込み方法。
  18. 　前記書き込み電圧として、前記記憶層の磁化方向及び前記第１の固定層の磁化方向を反平行状態からと平行状態へと遷移させる交換結合磁界の大きさを変調させる電圧が、前記第１の電極と前記第２の電極との間に印加される、請求項１７に記載の磁気記憶装置の書き込み方法。
  19. 　前記第１の積層は、前記書き込み電圧が０Ｖの際の前記交換結合磁界の大きさと同じ絶対値を持ち、且つ、前記交換結合磁界の磁化方向と反対方向の付加磁界を印加する付加磁界層をさらに有する、請求項１８に記載の磁気記憶装置の書き込み方法。
  20. 　前記制御回路部が、前記記憶層への２値のいずれかを書き込む前記書き込み電圧として、正又は負の極性を持つ電圧を前記第１の電極と前記第２の電極とに前記書き込み電圧を印加する、請求項１９に記載の磁気記憶装置の書き込み方法。
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