WO2026018697A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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WO2026018697A1
WO2026018697A1 PCT/JP2025/023918 JP2025023918W WO2026018697A1 WO 2026018697 A1 WO2026018697 A1 WO 2026018697A1 JP 2025023918 W JP2025023918 W JP 2025023918W WO 2026018697 A1 WO2026018697 A1 WO 2026018697A1
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semiconductor
semiconductor device
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弘章 白神
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Rohm Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/01—Manufacture or treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies

Definitions

  • This disclosure relates to a semiconductor device and a manufacturing method thereof.
  • Patent Document 1 discloses a semiconductor device including a SiC semiconductor layer. A trench is formed in the main surface of the SiC semiconductor layer.
  • An embodiment of the present disclosure provides a semiconductor device including: a chip having a first main surface and a second main surface opposite to the first main surface; a semiconductor region disposed within the chip in a surface layer portion of the first main surface; and a device structure formed in the surface layer portion of the semiconductor region.
  • the semiconductor region may include a stacked structure including a first layer on the second main surface side, the first layer being made of a first semiconductor material that is a wide bandgap semiconductor material, and a second layer on the first main surface side, the second layer having a higher absorption coefficient than the first layer.
  • One embodiment of the present disclosure provides a method for manufacturing a semiconductor device, including: a first step of preparing a wafer having a wafer main surface and made of a wide bandgap semiconductor material; a stacked structure formation step of forming a stacked structure on a surface layer of the wafer main surface, the stacked structure including a first layer made of a first semiconductor material that is a wide bandgap semiconductor material and a second layer having a higher absorption coefficient than the first layer stacked on the first layer; and an exposure step of exposing a resist formed on the second layer through a photomask to form a resist mask on the second layer.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of a chip layout.
  • FIG. 4 is a perspective view showing an example of a chip layout.
  • FIG. 5 is an enlarged plan view showing a main part of the first main surface shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG.
  • FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG.
  • FIG. 8 is an enlarged view of the portion surrounded by the dashed line VIII in FIG.
  • FIG. 1 is a plan view showing a semiconductor device according to a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG.
  • FIG. 3 is a plan view showing an example of a chip layout.
  • FIG. 11A is a cross-sectional view showing a method for manufacturing the semiconductor device.
  • FIG. 11B is a cross-sectional view showing a step subsequent to FIG. 11A.
  • FIG. 11C is a cross-sectional view showing a step subsequent to FIG. 11B.
  • FIG. 11D is a cross-sectional view showing a step subsequent to FIG. 11C.
  • FIG. 11E is a cross-sectional view showing a step subsequent to FIG. 11D.
  • FIG. 11F is a cross-sectional view showing a step subsequent to FIG. 11E.
  • FIG. 11A is a cross-sectional view showing a method for manufacturing the semiconductor device.
  • FIG. 11B is a cross-sectional view showing a step subsequent to FIG. 11A.
  • FIG. 11C is a cross-sectional view showing a step subsequent to FIG. 11B.
  • FIG. 11D is a cross-sectional view showing a step subsequent to FIG. 11C.
  • FIG. 11E is
  • FIG. 11G is a cross-sectional view showing a step subsequent to FIG. 11F.
  • FIG. 11H is a cross-sectional view showing a step subsequent to FIG. 11G.
  • FIG. 11I is a cross-sectional view showing a step subsequent to FIG. 11H.
  • FIG. 11J is a cross-sectional view showing a step subsequent to FIG. 11I.
  • FIG. 11K is a cross-sectional view showing a step subsequent to FIG. 11J.
  • FIG. 11L is a cross-sectional view showing a step subsequent to FIG. 11K.
  • FIG. 11M is a cross-sectional view showing a step subsequent to FIG. 11L.
  • FIG. 11N is a cross-sectional view showing a step subsequent to FIG. 11M.
  • FIG. 11G is a cross-sectional view showing a step subsequent to FIG. 11F.
  • FIG. 11H is a cross-sectional view showing a step subsequent to FIG. 11G.
  • FIG. 11I
  • FIG. 11O is a cross-sectional view showing a step subsequent to FIG. 11N.
  • FIG. 11P is a cross-sectional view showing a step subsequent to FIG. 11O.
  • FIG. 12 is a cross-sectional view showing a main part of a semiconductor device according to a second embodiment of the present disclosure, and corresponds to FIG.
  • FIG. 13 is a cross-sectional view showing a main part of the semiconductor device, corresponding to FIG.
  • FIG. 14A is a cross-sectional view showing a method for manufacturing the semiconductor device.
  • FIG. 14B is a cross-sectional view showing a step subsequent to FIG. 14A.
  • FIG. 14C is a cross-sectional view showing a step subsequent to FIG. 14B.
  • FIG. 14D is a cross-sectional view showing a step subsequent to FIG. 14C.
  • FIG. 14E is a cross-sectional view showing a step subsequent to FIG. 14D.
  • FIG. 14F is a cross-sectional view showing a step subsequent to FIG. 14E.
  • FIG. 14G is a cross-sectional view showing a step subsequent to FIG. 14F.
  • FIG. 14H is a cross-sectional view showing a step subsequent to FIG. 14G.
  • FIG. 14I is a cross-sectional view showing a step subsequent to FIG. 14H.
  • FIG. 14J is a cross-sectional view showing a step subsequent to FIG. 14I.
  • FIG. 14K is a cross-sectional view showing a step subsequent to FIG. 14J.
  • FIG. 14L is a cross-sectional view showing a step subsequent to FIG. 14K.
  • FIG. 15 is a cross-sectional view showing a main part of a semiconductor device according to a first modification of the first embodiment, and corresponds to FIG.
  • FIG. 16 is a cross-sectional view showing a main part of the semiconductor device, corresponding to FIG.
  • FIG. 17A is a cross-sectional view showing a part of the method for manufacturing the semiconductor device, and corresponds to FIG. 11G.
  • FIG. 17B is a cross-sectional view showing a part of the method for manufacturing the semiconductor device, and corresponds to FIG. 11I.
  • FIG. 18 is a cross-sectional view showing a main part of a semiconductor device according to a second modification of the first embodiment, and corresponds to FIG.
  • FIG. 19 is a cross-sectional view showing a main part of the semiconductor device, corresponding to FIG.
  • FIG. 20A is a cross-sectional view showing a part of the method for manufacturing the semiconductor device, and corresponds to FIG. 11G.
  • FIG. 20B is a cross-sectional view showing a part of the manufacturing method of the semiconductor device, and corresponds to FIG. 11I.
  • this term not only includes a numerical value (form) that is equal to the numerical value (form) of the comparison target, but also includes a numerical error (form error) within a range of ⁇ 10% based on the numerical value (form) of the comparison target.
  • terms such as “first,” “second,” and “third” are used; however, these are symbols attached to the names of each structure to clarify the order of explanation, and are not intended to limit the names of each structure.
  • the conductivity type of a semiconductor is indicated using “p-type” or “n-type,” but “n-type” may also be referred to as the “first conductivity type” and “p-type” as the “second conductivity type.” “p-type” may also be referred to as the "first conductivity type” and “n-type” as the “second conductivity type.” “p-type” is a conductivity type resulting from a trivalent element, and “n-type” is a conductivity type resulting from a pentavalent element. Trivalent elements are at least one of boron, aluminum, gallium, and indium. Pentavalent elements are at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to a first embodiment of the present disclosure.
  • FIG. 2 is a cross-sectional view taken along line II-II shown in FIG. 1.
  • FIG. 3 is a plan view showing an example layout of chip 2.
  • FIG. 4 is a perspective view showing an example layout of chip 2.
  • semiconductor device 1A is a semiconductor switching device having an insulated gate transistor structure Tr as an example of a device structure.
  • the transistor structure Tr has a trench gate vertical structure.
  • Semiconductor device 1A includes chip 2 formed in a hexahedral shape (specifically, a rectangular parallelepiped shape).
  • chip 2 includes a single crystal of a wide bandgap semiconductor.
  • semiconductor device 1A is a "wide bandgap semiconductor device.”
  • Chip 2 may also be referred to as a “semiconductor chip,” a “wide bandgap semiconductor chip,” etc.
  • a wide bandgap semiconductor is a semiconductor having a bandgap that exceeds the bandgap of Si (silicon).
  • Examples of wide bandgap semiconductors include GaN (gallium nitride), SiC (silicon carbide), C (diamond), and Ga 2 O 3 (gallium oxide).
  • the chip 2 is a "SiC chip” that includes a SiC single crystal.
  • the semiconductor device 1A is a "SiC semiconductor device.”
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connected to the first main surface 3 and the second main surface 4.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed in a plan view from the vertical direction Z (hereinafter simply referred to as "plan view").
  • the vertical direction Z is also the thickness direction of the chip 2.
  • the first side surface 5A and the second side surface 5B extend in a first direction X along the first main surface 3 and face a second direction Y that intersects with the first direction X along the first main surface 3. Specifically, the second direction Y is perpendicular to the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X.
  • the semiconductor device 1A includes an n-type first semiconductor region 6 formed in a surface layer portion of the second main surface 4.
  • a drain potential is applied to the first semiconductor region 6 as a first potential (high potential).
  • the first semiconductor region 6 may also be referred to as a "base region (layer),” “semiconductor region (layer),” “drain region (layer),” etc.
  • the first semiconductor region 6 extends in a layered manner along the second main surface 4 and is exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is made of an n-type (first conductivity type) semiconductor layer.
  • the first semiconductor region 6 is made of a substrate (SiC substrate) containing SiC single crystal (semiconductor single crystal), and forms the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 (substrate) has a predetermined off direction and off angle.
  • the first semiconductor region 6 may have a thickness T1 ( Figure 4) of 10 ⁇ m or more and 500 ⁇ m or less.
  • the thickness T1 of the first semiconductor region 6 may have a value belonging to at least one of the following ranges: 10 ⁇ m or more and 50 ⁇ m or less, 50 ⁇ m or more and 100 ⁇ m or less, 100 ⁇ m or more and 150 ⁇ m or less, 150 ⁇ m or more and 200 ⁇ m or less, 200 ⁇ m or more and 300 ⁇ m or less, 300 ⁇ m or more and 400 ⁇ m or less, and 400 ⁇ m or more and 500 ⁇ m or less.
  • the first semiconductor region 6 includes a hexagonal SiC single crystal.
  • the hexagonal SiC single crystal has multiple polytypes, including 2H (Hexagonal)-SiC single crystal, 4H-SiC single crystal, and 6H-SiC single crystal.
  • the hexagonal SiC single crystal includes a 4H-SiC single crystal.
  • the hexagonal SiC single crystal may also include other polytypes.
  • the second main surface 4 is preferably formed by the c-plane of the SiC single crystal.
  • the second main surface 4 is preferably formed by the carbon surface ((000-1) plane) of the SiC single crystal.
  • the semiconductor device 1A includes an n-type second semiconductor region (semiconductor region) 7 formed in a surface layer portion of the first main surface 3.
  • the second semiconductor region (semiconductor region, drift region) 7 may also be referred to as a "semiconductor region (layer)," “drift region (layer),” etc.
  • the second semiconductor region 7 has an n-type impurity concentration that is less than the n-type impurity concentration of the first semiconductor region 6.
  • the second semiconductor region 7 is formed in a region on the first main surface 3 side relative to the first semiconductor region 6 in a cross-sectional view, and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 extends in a layered manner along the first main surface 3 and is exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is made of an n-type semiconductor layer.
  • the second semiconductor region 7 is made of an epitaxial layer (SiC epitaxial layer) containing SiC single crystal (semiconductor single crystal).
  • the second semiconductor region 7 forms the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 preferably has a thickness T2 ( Figure 4) that is less than the thickness T1 of the first semiconductor region 6.
  • the thickness T2 of the second semiconductor region 7 may be greater than the thickness T1 ( Figure 4) of the first semiconductor region 6.
  • the thickness T2 of the second semiconductor region 7 may be 5 ⁇ m or more and 15 ⁇ m or less.
  • the thickness T2 of the second semiconductor region 7 may have a value belonging to at least one of the following ranges: 5 ⁇ m or more and 7.5 ⁇ m or less, 7.5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 12.5 ⁇ m or less, and 12.5 ⁇ m or more and 15 ⁇ m or less.
  • the second semiconductor region 7 includes a laminated structure of a first layer 7a on the second major surface 4 side and a second layer 7b on the first major surface 3 side.
  • the laminated structure may be a two-layer structure.
  • the first layer 7a and the second layer 7b have different crystal structures.
  • the interface 7c between the first layer 7a and the second layer 7b is a flat surface parallel to the first major surface 3.
  • the first layer 7a extends in a layered form along the first major surface 3 at a position away from the first major surface 3 on the second major surface 4 side.
  • the first layer 7a is formed over the entire surface portion of the second semiconductor region 7 on the second major surface 4 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the first layer 7a forms a boundary layer between the second semiconductor region 7 and the first semiconductor region 6.
  • the first layer 7a has a first thickness T11 (Figure 4).
  • the first thickness T11 may be 5 ⁇ m or more and 15 ⁇ m or less.
  • the first thickness T11 may have a value belonging to at least one of the following ranges: 5 ⁇ m or more and 7.5 ⁇ m or less, 7.5 ⁇ m or more and 10 ⁇ m or less, 10 ⁇ m or more and 12.5 ⁇ m or less, and 12.5 ⁇ m or more and 15 ⁇ m or less.
  • the first layer 7a is made of hexagonal SiC single crystal (first semiconductor material).
  • the hexagonal SiC single crystal has multiple polytypes, including 2H-SiC single crystal, 4H-SiC single crystal, and 6H-SiC single crystal.
  • the hexagonal SiC single crystal includes 4H-SiC single crystal.
  • the hexagonal SiC single crystal may also include other polytypes.
  • the first layer 7a may also be referred to as a "first region,” "hexagonal layer,” “hexagonal region,” “4H-SiC layer,” “4H-SiC region,” etc.
  • Hexagonal SiC single crystals have relatively large bandgaps.
  • the bandgap (energy bandgap) of 2H-SiC is 3.33 (eV).
  • the bandgap of 4H-SiC is 3.26 (eV).
  • the bandgap of 6H-SiC is 3.02 (eV).
  • the upper surface (boundary surface 7c ( Figure 2)) of the first layer 7a is preferably formed by the c-plane of the SiC single crystal.
  • the first main surface 3 may be formed by the silicon surface ((0001) plane) of the SiC single crystal.
  • the second layer 7b extends in a layered manner along the first main surface 3.
  • the upper surface of the second layer 7b is the first main surface 3.
  • the second layer 7b may be formed over the entire surface portion on the first main surface 3 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the first main surface 3 may be formed by the (111) plane of the SiC single crystal.
  • the second layer 7b has a second thickness T12 (Figure 4).
  • the second thickness T12 is less than the first thickness T11 (T12 ⁇ T11).
  • the second thickness T12 is preferably 0.5 ⁇ m or more and 12 ⁇ m or less.
  • the second thickness T12 may have a value belonging to at least one of the following ranges: 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 5 ⁇ m or less, 5 ⁇ m or more and 7.5 ⁇ m or less, 7.5 ⁇ m or more and 10 ⁇ m or less, and 10 ⁇ m or more and 12 ⁇ m or less.
  • the ratio (T12/T11) of the second thickness T12 to the first thickness T11 may be 0.05 or greater and 0.8 or less.
  • the ratio (T12/T11) may have a value belonging to at least one of the following ranges: 0.05 or greater and 0.1 or less, 0.1 or greater and 0.2 or less, 0.2 or greater and 0.3 or less, 0.3 or greater and 0.4 or less, 0.4 or greater and 0.5 or less, 0.5 or greater and 0.6 or less, 0.6 or greater and 0.7 or less, and 0.7 or greater and 0.8 or less.
  • the second thickness T12 of the second layer 7b may be the same as the first thickness T11 of the first layer 7a, or may be greater than the first thickness T11.
  • the second layer 7b is made of cubic SiC single crystal (second semiconductor material).
  • the cubic SiC single crystal includes 3C (cubic)-SiC single crystal.
  • the second layer 7b may also be referred to as a "second region,” a "cubic crystal layer,” a “cubic crystal region,” a “3C-SiC layer,” a “3C-SiC region,” etc.
  • the band gap (energy band gap) of cubic SiC single crystal (3C-SiC) is 2.23 (eV).
  • cubic SiC single crystal (3C-SiC) has a narrower band gap than hexagonal SiC single crystal (2H-SiC, 4H-SiC, 6H-SiC, etc.).
  • the first layer 7a and the second layer 7b have different absorption coefficients (light absorption coefficients) for the laser light used in the exposure process ( Figures 11G, 11I, etc.).
  • the first layer 7a is a low-absorption layer with a relatively low absorption coefficient for laser light. Because the hexagonal SiC single crystal that makes up the first layer 7a has a relatively large band gap, the first layer 7a has a relatively low absorption coefficient for laser light.
  • the second layer 7b is a high-absorption layer with a relatively high absorption coefficient for laser light. Because the cubic SiC single crystal that makes up the second layer 7b has a relatively small band gap, the second layer 7b has a relatively high absorption coefficient for laser light.
  • the laser light includes a short-wavelength laser, which may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less, which may include at least one of an ArF excimer laser, a KrF excimer laser, a XeCl excimer laser, a XeF excimer laser, and an F2 excimer laser.
  • UV ultraviolet
  • ArF excimer lasers have wavelengths between 188 nm and 198 nm (more specifically, 193 nm).
  • KrF excimer lasers have wavelengths between 243 nm and 253 nm (more specifically, 248 nm).
  • XeCl excimer lasers have wavelengths between 303 nm and 313 nm (more specifically, 308 nm).
  • XeF excimer lasers have wavelengths between 346 nm and 356 nm (more specifically, 351 nm).
  • the F2 excimer laser has a wavelength of 152 nm to 162 nm (more specifically, 157 nm).
  • Extreme ultraviolet (EUV) has a wavelength of 13 nm to 14 nm (more specifically, 13.5 nm).
  • the short-wavelength laser may include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • EUV extreme ultraviolet
  • semiconductor device 1A includes an active region 8 defined in chip 2.
  • the active region 8 includes a device structure (transistor structure Tr) and is a region where an output current (drain current) is generated.
  • the active region 8 is defined in the interior of chip 2 and spaced apart from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D).
  • the active region 8 is set to a polygonal shape (a quadrangle in this embodiment) with four sides parallel to the periphery of the chip 2 in a plan view.
  • the ratio (area ratio) of the planar area of the active region 8 to the planar area of the first main surface 3 may be 0.5 or more and 0.95 or less.
  • the area ratio may have a value belonging to at least one of the ranges of 0.5 or more and 0.6 or less, 0.6 or more and 0.7 or less, 0.7 or more and 0.8 or less, 0.8 or more and 0.9 or less, and 0.9 or more and 0.95 or less.
  • the semiconductor device 1A includes a peripheral region 9 set outside the active region 8 on the chip 2.
  • the peripheral region 9 is a region that does not include a device structure (transistor structure Tr).
  • the peripheral region 9 is set on the periphery of the chip 2.
  • the peripheral region 9 is provided in the region between the periphery of the chip 2 and the active region 8 in a planar view.
  • the peripheral region 9 extends in a band shape along the active region 8 in a planar view, and is set in the shape of a polygonal ring (a square ring in this form) that surrounds the active region 8.
  • the semiconductor device 1A includes multiple trench-type (trench electrode-type) gate structures (trench structures) 15 formed in the active region 8.
  • the gate structures 15 may also be referred to as “trench structures,” “trench gate structures,” etc.
  • the multiple gate structures 15 are formed in the inner portion of the first main surface 3 at intervals from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D), and are not formed in the peripheral region 9.
  • the multiple gate structures 15 are arranged at intervals in the first direction X in a plan view, and each extends in a strip-like pattern in the second direction Y.
  • the multiple gate structures 15 are arranged in a strip-like pattern extending in the second direction Y in a plan view.
  • the multiple gate structures 15 are formed in the second layer 7b of the second semiconductor region 7.
  • the gate structures 15 are not formed in the first layer 7a.
  • the gate structures 15 are formed away from the first layer 7a toward the first major surface 3.
  • the semiconductor device 1A includes a p-type outer well region 40 formed in the peripheral region 9. A source potential is applied to the outer well region 40.
  • the outer well region 40 has a p-type impurity concentration that is higher than the n-type impurity concentration of the second semiconductor region 7 (for example, the base region 71 described below).
  • the outer well region 40 includes a first outer well region 42 and a plurality of second outer well regions 43.
  • the first outer well region 42 and the plurality of second outer well regions 43 may be referred to as a "termination region” and a "field region,” respectively.
  • the first outer well region 42 and the plurality of second outer well regions 43 may also be collectively referred to as an "outer well region.”
  • the first outer well region 42 may also be referred to as a "termination well region,” a "JTE region (Junction Termination Extension region),” etc.
  • the second outer well region 43 may also be referred to as a "guard region,” a "field limit region,” etc.
  • the first outer well region 42 is a rectangular ring-shaped region defined by a thick solid line and a thick dashed line.
  • the first outer well region 42 has a portion extending in the first direction X and a portion extending in the second direction Y.
  • the first outer well region 42 is formed in a polygonal ring shape (a rectangular ring in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view, and surrounds multiple gate structures 15.
  • the first outer well region 42 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (preferably a quarter arc shape).
  • the first outer well region 42 is formed in the peripheral region 9 and surrounds the active region 8. A source potential is applied to the first outer well region 42.
  • the first outer well region 42 spreads a depletion layer into the second semiconductor region 7 when a reverse bias voltage is applied.
  • the depletion layer originating in the first outer well region 42 spreads horizontally and in the thickness direction, reducing the electric field near the boundary between the active region 8 and the peripheral region 9.
  • the first outer well region 42 spans the first layer 7a and second layer 7b of the second semiconductor region 7.
  • the first outer well region 42 includes a lower region 42a formed in the first layer 7a and an upper region 42b formed in the second layer 7b.
  • the first outer well region 42 is formed throughout the entire depth direction of the second layer 7b.
  • the upper region 42b may be formed in the second layer 7b and not in the first layer 7a. In other words, the lower region 42a may be omitted.
  • each of the multiple second outer well regions 43 has a portion extending in the first direction X and a portion extending in the second direction Y.
  • each second outer well region 43 is formed in a polygonal ring shape (a square ring in this embodiment) having four sides parallel to the periphery of the chip 2 in a plan view, and surrounds the first outer well region 42.
  • Each of the multiple second outer well regions 43 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (preferably a quarter arc shape).
  • the multiple second outer well regions 43 are arranged in the peripheral region 9 at intervals outward from the first outer well region 42.
  • the number of second outer well regions 43 is arbitrary.
  • the number of second outer well regions 43 may be 1 or more and 15 or less.
  • the number of second outer well regions 43 may be 1, 2, 3, 4, 5, 6, 7, 8, 9, 10, 11, 12, 13, 14, or 15.
  • the number of second outer well regions 43 is typically 1 or more and 10 or less.
  • the semiconductor device 1A includes, as an example, four second outer well regions 43.
  • the second outer well region 43 is formed in an electrically floating state. A source potential may be applied to the second outer well region 43.
  • the multiple second outer well regions 43 expand the depletion layer into the second semiconductor region 7 when a reverse bias voltage is applied.
  • the depletion layer originating in the multiple second outer well regions 43 expands horizontally and in the thickness direction, merging with the depletion layer originating in the first outer well region 42.
  • the multiple second outer well regions 43 expand the depletion layer originating in the first outer well region 42 toward the periphery of the first major surface 3, alleviating the electric field in the periphery (peripheral region 9) of the first major surface 3.
  • the second outer well region 43 spans the first layer 7a and second layer 7b of the second semiconductor region 7.
  • the second outer well region 43 includes a lower region 43a formed in the first layer 7a and an upper region 43b formed in the second layer 7b.
  • the upper region 43b is formed over the entire depth of the second layer 7b.
  • the second outer well region 43 may be formed in the second layer 7b and not in the first layer 7a. In other words, the lower region 43a may be omitted.
  • the semiconductor device 1A includes an insulating interlayer film 47 formed on the first main surface 3.
  • the interlayer film 47 may also be referred to as an "insulating film,” an "interlayer insulating film,” an “intermediate insulating film,” etc.
  • the interlayer film 47 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film. It is preferable that the interlayer film 47 include a silicon oxide film.
  • the second pad portion 51b has a planar area smaller than that of the first pad portion 51a, and extends in a strip (rectangular) shape from one end of the first pad portion 51a in the second direction Y (the end on the first side surface 5A side) toward the third side surface 5C.
  • the third pad portion 51c has a planar area smaller than that of the first pad portion 51a, and extends in a strip (rectangular) shape from the other end of the first pad portion 51a in the second direction Y (the end on the second side surface 5B side) toward the third side surface 5C, and faces the second pad portion 51b in the second direction Y.
  • the source electrode 51 does not necessarily have to have both the second pad portion 51b and the third pad portion 51c at the same time.
  • the source electrode 51 may have only one of the second pad portion 51b and the third pad portion 51c.
  • the source electrode 51 may consist of only the first pad portion 51a, and may not have both the second pad portion 51b and the third pad portion 51c.
  • semiconductor device 1A includes source wiring 56 arranged around source electrode 51 on interlayer film 47.
  • the same potential (source potential) as the potential (source potential) applied to source electrode 51 is applied to source wiring 56.
  • Source wiring 56 may also be referred to as a "termination electrode (wiring),” “wiring,” “first wiring,” “finger electrode,” “source finger,” etc.
  • the source wiring 56 extends in a strip shape along the periphery of the first main surface 3 (the periphery of the active region 8).
  • the source wiring 56 has a polygonal ring shape (a square ring shape in this form) with four sides parallel to the periphery of the chip 2 in a plan view, and surrounds the inner part of the first main surface 3 (the active region 8).
  • the source wiring 56 may have an edge portion that connects the portion extending in the first direction X and the portion extending in the second direction Y in an arc shape (preferably a quarter arc shape).
  • the source wiring 56 may be either ended or endless.
  • semiconductor device 1A includes a gate electrode 57 disposed on first main surface 3.
  • Gate electrode 57 is a terminal electrode to which a gate potential is applied from the outside.
  • Gate electrode 57 may also be referred to as a "second pad electrode,” “second main surface electrode,” “second terminal electrode,” etc.
  • the gate electrode 57 has a polygonal shape (a square shape in this embodiment) with four sides parallel to the periphery of the chip 2 in a plan view.
  • the gate electrode 57 has a planar area less than the planar area of the source electrode 51.
  • the gate electrode 57 has a planar area less than the planar area of the first pad portion 51a.
  • the gate electrode 57 may also have a planar area less than the planar area of the second pad portion 51b (third pad portion 51c).
  • semiconductor device 1A includes gate wiring 58 extending from gate electrode 57 onto first main surface 3.
  • Gate wiring 58 may also be referred to as “wiring,” “second wiring,” “finger electrode,” “gate finger,” etc.
  • Gate wiring 58 transmits the gate potential applied to gate electrode 57 to other regions.
  • the gate wiring 58 is drawn out from the gate electrode 57 onto the portion of the interlayer film 47 that covers the active region 8, and is routed to the region between the source electrode 51 and the source wiring 56, spaced apart from each of the source electrode 51 and the source wiring 56.
  • the gate wiring 58 has a portion that extends in a strip shape in the first direction X and a portion that extends in a strip shape in the second direction Y in a plan view, and intersects (specifically, orthogonally) with the ends (both ends in this embodiment) of the multiple gate structures 15.
  • the gate wiring 58 is formed in the shape of a strip with four sides parallel to the periphery of the first main surface 3, and surrounds the source electrode 51.
  • the drain electrode 59 is electrically connected to the first semiconductor region 6.
  • the drain electrode 59 may cover the entire second major surface 4 so as to be continuous with the periphery of the second major surface 4 (first to fourth side surfaces 5A to 5D).
  • the drain electrode 59 may also cover part of the second major surface 4 so as to expose the periphery of the second major surface 4.
  • the breakdown voltage that can be applied between the source electrode 51 and the drain electrode 59 (between the first major surface 3 and the second major surface 4) may be 500 V or more and 3000 V or less.
  • the breakdown voltage may have a value that falls within at least one of the following ranges: 500 V or more and 750 V or less, 750 V or more and 1000 V or less, 1000 V or more and 1250 V or less, 1250 V or more and 1500 V or less, 1500 V or more and 1750 V or less, 1750 V or more and 2000 V or less, 2000 V or more and 2250 V or less, 2250 V or more and 2500 V or less, 2500 V or more and 2750 V or less, and 2750 V or more and 3000 V or less.
  • semiconductor device 1A includes a p-type body region 10 formed in the surface layer portion of first main surface 3 in active region 8.
  • Body region 10 is formed in second layer 7b of second semiconductor region 7.
  • body region 10 is made of cubic 3C (cubic)-SiC single crystal (SiC single crystal).
  • the body region 10 may be referred to as an "impurity region," a "channel region,” or the like.
  • a source potential may be applied to the body region 10.
  • the source potential may be a reference potential that serves as a reference for circuit operation.
  • the reference potential may be ground potential.
  • the body region 10 has a p-type impurity concentration that is higher than the n-type impurity concentration of the second semiconductor region 7 (for example, a base region 71 described below).
  • the body region 10 may have a peak p-type impurity concentration of, for example, 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the body region 10 is formed in the inner portion of the first major surface 3, spaced apart from the periphery of the first major surface 3 (first to fourth side surfaces 5A to 5D). In this embodiment, the body region 10 is formed throughout the active region 8. The body region 10 is formed in the surface layer of the second semiconductor region 7, and extends in a layered form along the first major surface 3. The body region 10 does not necessarily have to be formed in the peripheral region 9.
  • the body region 10 is formed at a distance from the bottom of the second semiconductor region 7 (first semiconductor region 6) toward the first major surface 3, and faces the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • the body region 10 is formed at a distance from a depth position in the middle of the second semiconductor region 7 toward the first major surface 3.
  • the body region 10 is formed in a region on the first major surface 3 side of the second semiconductor region 7 in a cross-sectional view, and is electrically connected to the second semiconductor region 7.
  • the body region 10 forms a pn junction (body diode) with the second semiconductor region 7.
  • the body region 10 spreads a depletion layer into the second semiconductor region 7 when a reverse bias voltage is applied.
  • the depletion layer originating in the body region 10 spreads horizontally and in the thickness direction within the second semiconductor region 7.
  • the source region 11 is formed in the inner portion of the first main surface 3 at a distance from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D), and is not formed in the outer peripheral region 9.
  • the source region 11 may also be formed inward at a distance from the periphery of the body region 10.
  • the source region 11 is formed in the surface layer of the body region 10, and extends in a layered manner along the first main surface 3.
  • the source region 11 is formed in the second layer 7b of the second semiconductor region 7. That is, the source region 11 is made of cubic 3C (cubic)-SiC single crystal (SiC single crystal).
  • the source region 11 is formed at a distance from the bottom of the body region 10 toward the first major surface 3, and faces the second semiconductor region 7 across a portion of the body region 10.
  • the source region 11 is formed in a region on the first major surface 3 side of the body region 10 in a cross-sectional view, and is electrically connected to the body region 10.
  • the multiple gate structures 15 are formed in the inner portion of the first main surface 3 at intervals from the periphery of the first main surface 3 (first to fourth side surfaces 5A to 5D), and are not formed in the peripheral region 9.
  • the multiple gate structures 15 are arranged at intervals in the first direction X in a plan view, and each extends in a band shape in the second direction Y.
  • the multiple gate structures 15 are arranged in a stripe shape extending in the second direction Y in a plan view.
  • the extension direction of the multiple gate structures 15 coincides with the off-direction of the SiC single crystal. With respect to the second direction Y, both ends of the multiple gate structures 15 may be located in the region between the periphery of the body region 10 and the periphery of the source region 11.
  • the multiple gate structures 15 may be arranged at intervals in the second direction Y in a plan view, and each extend in a strip shape in the first direction X.
  • the multiple gate structures 15 may be formed at intervals from the depth position of the middle part of the second semiconductor region 7 toward the first major surface 3, or may be positioned toward the bottom of the second semiconductor region 7 relative to the depth position of the middle part of the second semiconductor region 7.
  • the multiple gate structures 15 are formed approximately perpendicular to the first major surface 3.
  • the multiple gate structures 15 may be formed in a tapered shape toward the bottom of the second semiconductor region 7.
  • the gate structure 15 may have a width of 0.1 ⁇ m or more and 2 ⁇ m or less.
  • the width of the gate structure 15 may have a value belonging to at least one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 0.75 ⁇ m or less, 0.75 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.25 ⁇ m or less, 1.25 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 1.75 ⁇ m or less, and 1.75 ⁇ m or more and 2 ⁇ m or less.
  • the gate structure 15 may have a depth of 0.1 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the gate structure 15 is measured from the first main surface 3.
  • the depth of the gate structure 15 may have a value belonging to at least one of the following ranges: 0.1 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, and 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the depth of the gate structure 15 is preferably 0.5 ⁇ m or more and 1.5 ⁇ m or less.
  • the gate structure 15 may have an aspect ratio of 1 to 3.
  • the aspect ratio of the gate structure 15 is the ratio of the depth of the gate structure 15 to the width of the gate structure 15.
  • the aspect ratio may have a value belonging to at least one of the following ranges: 1 to 1.25, 1.25 to 1.5, 1.5 to 1.75, 1.75 to 2, 2 to 2.25, 2.25 to 2.5, 2.5 to 2.75, and 2.75 to 3.
  • the aspect ratio is preferably 1.5 to 2.5.
  • the gate structure 15 includes a trench 16, an insulating film 17, and a buried electrode 18.
  • the trench 16 is formed in the first main surface 3 and defines the wall surfaces (side walls and bottom wall) of the gate structure 15.
  • the trench 16 may also be referred to as an "element trench,” a "gate trench,” etc.
  • the insulating film 17 may also be referred to as a "trench insulating film,” a "element insulating film,” a “gate insulating film,” etc.
  • the buried electrode 18 may also be referred to as a "buried electrode,” a "gate electrode,” etc.
  • the trench 16 has a trench depth DT in the vertical direction Z.
  • the trench depth DT may be 0.1 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT may have a value belonging to any one of the following ranges: 0.1 ⁇ m or more and 0.25 ⁇ m or less, 0.25 ⁇ m or more and 0.5 ⁇ m or less, 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 4 ⁇ m or less, and 4 ⁇ m or more and 5 ⁇ m or less.
  • the trench depth DT is preferably 0.1 ⁇ m or more and 1.5 ⁇ m or less. In this embodiment, the trench depth DT is smaller than the second thickness T12 ( Figure 4) (DT ⁇ T12).
  • the trench depth DT is preferably at least half the second thickness T12 ( Figure 4).
  • the trench depth DT is preferably at least half the second thickness T12.
  • the ratio of trench depth DT to second thickness T12 may be 0.5 or greater and 0.95 or less.
  • the thickness ratio may have a value belonging to any one of the following ranges: 0.5 or greater and 0.6 or less, 0.6 or greater and 0.7 or less, 0.7 or greater and 0.8 or less, 0.8 or greater and 0.85 or less, 0.85 or greater and 0.9 or less, and 0.9 or greater and 0.95 or less.
  • the trench depth DT of the trench 16 is greater than the first distance L1 between the boundary surface 7c and the bottom surface 20 of the trench 16. In other words, the first distance L1 is shorter than the trench depth DT (L1 ⁇ DT).
  • the ratio of the first distance L1 to the second thickness T12 may be 0.05 or greater and 1 or less.
  • the thickness ratio may have a value belonging to any one of the following ranges: 0.05 or greater and 0.1 or less, 0.1 or greater and 0.2 or less, 0.2 or greater and 0.3 or greater, 0.3 or greater and 0.4 or less, 0.4 or greater and 0.5 or less, 0.5 or greater and 0.6 or less, 0.6 or greater and 0.7 or less, 0.7 or greater and 0.8 or less, 0.8 or greater and 0.9 or less, and 0.9 or greater and 1 or less.
  • the flat portion of the bottom surface 20 of the trench 16 extends approximately parallel to the first major surface 3.
  • the bottom surface 20 of the trench 16 has a flat portion that extends in the off-direction.
  • the bottom surface 20 of the trench 16 may also be curved in an arc shape toward the second major surface 4.
  • a mesa portion 21 formed by a portion of the second semiconductor region 7 is formed between adjacent trenches 16.
  • the mesa portion 21 may also be referred to as an "element mesa portion.”
  • the mesa portion 21 has one top surface 22 and two side surfaces 19.
  • the top surface 22 is part of the first main surface 3.
  • the side surfaces 19 of the mesa portion 21 are defined by the side surfaces 19 of the trench 16.
  • the internal region of the mesa portion 21 surrounded by the one top surface 22 and the two side surfaces 19 is disposed in the second layer 7b. In other words, the entire mesa portion 21 is disposed in the second layer 7b.
  • the multiple gate structures 15 (multiple trenches 16) and multiple mesa portions 21 are strip-shaped extending along the second direction Y and are arranged alternately in the first direction X.
  • the multiple trenches 16 and multiple mesa portions 21 are arranged in a striped pattern as a whole.
  • the insulating film 17 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the insulating film 17 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the insulating film 17 include a silicon oxide film made of an oxide of the chip 2.
  • the insulating film 17 covers the wall surface of the trench 16.
  • the insulating film 17 includes a first film portion and a second film portion.
  • the first film portion covers the side wall of the trench 16 in a film-like manner.
  • the second film portion covers the bottom wall of the trench 16 in a film-like manner and is continuous with the first film portion.
  • the second film portion has a thickness greater than that of the first film portion. The thickness of the second film portion may be approximately equal to the thickness of the first film portion.
  • the insulating film 17 may have a thickness of 10 nm or more and 150 nm or less.
  • the thickness of the insulating film 17 may have a value belonging to at least one of the following ranges: 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 125 nm or less, and 125 nm or more and 150 nm or less.
  • the buried electrode 18 is buried in the trench 16 with the insulating film 17 sandwiched between them.
  • the buried electrode 18 may contain either p-type conductive polysilicon or n-type conductive polysilicon, or both.
  • the buried electrode 18 faces the second semiconductor region 7, the body region 10, and the source region 11 with the insulating film 17 sandwiched between them.
  • the buried electrode 18 is buried deep into the trench 16 up to the middle.
  • the buried electrode 18 has an upper surface 30 located on the second main surface 4 side relative to the first main surface 3.
  • a low step is formed on the second main surface 4 side between the upper surface 30 of the buried electrode 18 and the first main surface 3, and this step forms a recess 31 at the top of the trench 16, partitioned by the upper surface 30 of the buried electrode 18 and the side surface 19 of the trench 16.
  • the recess 31 is a space sandwiched between both side surfaces 19 of the trench 16 and the upper surface 30 of the buried electrode 18.
  • the recess 31 is formed in a continuous band shape in the depth direction of the trench 16 (second direction Y).
  • the insulating film 17 is selectively formed in the region sandwiched between the inner surface of the trench 16 and the buried electrode 18, and the side surface 19 of the recess 31 (part of the side surface 19 of the trench 16) is exposed from the insulating film 17.
  • the gate structure 15 includes channel regions 26 ( Figure 8) formed within the body region 10 between the source region 11 and a medium concentration region 72 (described below). The inversion and non-inversion of the channel region 26 is controlled by the gate structure 15. Multiple channel regions 26 are provided. The multiple channel regions 26 each form a current path connecting the source region 11 and the medium concentration region 72 along the side surfaces 19 of the multiple gate structures 15 within the body region 10.
  • the multiple gate structures 15 include multiple first gate structures 15A and multiple second gate structures 15B.
  • the multiple first gate structures 15A and the multiple second gate structures 15B are arranged alternately in the first direction X.
  • the semiconductor device 1A includes a plurality of electric field relaxation layers 25 formed in the chip 2 (second semiconductor region 7) in the active region 8 in regions below the plurality of gate structures 15.
  • the plurality of electric field relaxation layers 25 are formed at intervals from one another in the first direction X (horizontal direction).
  • the electric field relaxation layers 25 are p-type regions.
  • the electric field relaxation layers 25 may also be referred to as "gate well regions,” "first well regions,” etc.
  • a source potential is applied to one electric field buffer layer 25.
  • the electric field buffer layer 25 has a p-type impurity concentration that is higher than the n-type impurity concentration of the second semiconductor region 7 (for example, the base region 71 described below).
  • the p-type impurity concentration of the electric field buffer layer 25 may be higher than the p-type impurity concentration of the body region 10, or may be lower than the p-type impurity concentration of the body region 10.
  • the p-type impurity concentration of one electric field buffer layer 25 may have a peak value of 1 ⁇ 10 15 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the p-type impurity concentration of the electric field buffer layer 25 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the electric field buffer layer 25 may be at least one of boron, aluminum, gallium, and indium.
  • the multiple electric field relaxation layers 25 are each formed in the thickness range between the bottom of the second semiconductor region 7 and the bottom walls of the multiple gate structures 15, and overlap the multiple gate structures 15 in a one-to-one correspondence in the thickness direction.
  • the multiple electric field relaxation layers 25 each extend in a strip-like manner in the second direction Y, following the extension direction of the corresponding gate structure 15 in a planar view.
  • the multiple electric field relaxation layers 25 are arranged in a stripe pattern extending in the second direction Y in a planar view.
  • the multiple electric field relaxation layers 25 are formed in the region below the corresponding gate structure 15, along the bottom surface 20 of the corresponding trench 16 ( Figures 8 and 9).
  • the extension direction of the multiple electric field relaxation layers 25 coincides with the off-direction of the SiC single crystal.
  • the multiple electric field relaxation layers 25 may extend in the first direction X according to the extension direction of the multiple gate structures 15. In this case, the multiple electric field relaxation layers 25 intersect (specifically, are perpendicular to) the off-direction.
  • the multiple electric field relaxation layers 25 are formed at intervals from the bottom of the second semiconductor region 7 toward the bottom wall of the multiple gate structures 15, and face the first semiconductor region 6 across a portion of the second semiconductor region 7.
  • Each of the multiple electric field relaxation layers 25 has an upper end located on the bottom wall side of the corresponding gate structure 15, and a bottom located on the bottom side of the second semiconductor region 7 (the second major surface 4 side).
  • each electric field relaxation layer 25 is formed at a distance from the bottom of the body region 10 toward the bottom wall of the corresponding gate structure 15.
  • the upper end of each electric field relaxation layer 25 may also be in contact with the bottom of the corresponding gate structure 15.
  • each electric field relaxation layer 25 may have a portion that runs along the sidewall of the corresponding gate structure 15.
  • the upper end of each electric field relaxation layer 25 may be formed at a distance from the bottom wall of the corresponding gate structure 15 toward the bottom of the second semiconductor region 7.
  • Each of the multiple electric field relaxation layers 25 has a bulge 25a and a bottom 25b.
  • the bulge 25a extends horizontally in an arc shape from the region directly below the corresponding gate structure 15 to both sides of the corresponding gate structure 15.
  • Each of the multiple electric field relaxation layers 25 is formed in a tapered shape from the bulge 25a to the bottom.
  • the multiple bottoms 25b extend from the multiple bulge portions 25a in a direction along the first major surface 3.
  • Each bottom 25b may be located on the bottom wall side of the multiple gate structures 15 relative to the intermediate portion of the second semiconductor region 7, or may be located on the bottom side of the second semiconductor region 7 (the second main surface 4 side) relative to the intermediate portion of the second semiconductor region 7.
  • Each electric field buffer layer 25 may have a width greater than or less than the width of the gate structure 15.
  • the width of the electric field buffer layer 25 may be 0.1 ⁇ m or greater and 2 ⁇ m or less.
  • the width of the electric field buffer layer 25 may have a value belonging to at least one of the following ranges: 0.1 ⁇ m or greater and 0.25 ⁇ m or less, 0.25 ⁇ m or greater and 0.5 ⁇ m or less, 0.5 ⁇ m or greater and 0.75 ⁇ m or less, 0.75 ⁇ m or greater and 1 ⁇ m or less, 1 ⁇ m or greater and 1.25 ⁇ m or less, 1.25 ⁇ m or greater and 1.5 ⁇ m or less, 1.5 ⁇ m or greater and 1.75 ⁇ m or less, and 1.75 ⁇ m or greater and 2 ⁇ m or less.
  • one electric field relaxation layer 25 may have a relaxation depth DR that is less than the depth of the gate structure 15 (trench depth DT), or may have a relaxation depth DR that is greater than the depth of the gate structure 15.
  • the relaxation depth DR is the depth of the electric field relaxation layer 25 when the bottom wall of the gate structure 15 is used as the reference.
  • the relaxation depth DR may be greater than 0 ⁇ m and less than 5 ⁇ m.
  • the relaxation depth DR may have a value that falls within at least one of the following ranges: greater than 0 ⁇ m and less than 1 ⁇ m, 1 ⁇ m to 1.5 ⁇ m, 1.5 ⁇ m to 2 ⁇ m, 2 ⁇ m to 2.5 ⁇ m, 2.5 ⁇ m to 3 ⁇ m, 3 ⁇ m to 3.5 ⁇ m, 3.5 ⁇ m to 4 ⁇ m, 4 ⁇ m to 4.5 ⁇ m, and 4.5 ⁇ m to 5 ⁇ m.
  • Each electric field buffer layer 25 may have an aspect ratio greater than 0 and less than or equal to 2.
  • the aspect ratio of the electric field buffer layer 25 is the ratio of the depth of the electric field buffer layer 25 to the width of the electric field buffer layer 25.
  • the aspect ratio may have a value belonging to at least one of the following ranges: greater than 0 and less than 0.25, 0.25 to 0.5, 0.5 to 0.75, 0.75 to 1, 1 to 1.25, 1.25 to 1.5, 1.5 to 1.75, and 1.75 to 2.
  • One electric field relaxation layer 25 forms a pn junction with the second semiconductor region 7.
  • the electric field relaxation layer 25 spreads a depletion layer into the second semiconductor region 7 when a reverse bias voltage is applied.
  • the depletion layer originating from the electric field relaxation layer 25 spreads horizontally and in the thickness direction, relaxing the electric field in the active region 8 (gate structure 15).
  • one electric field relaxation layer 25 straddles the first layer 7a and the second layer 7b.
  • the electric field relaxation layer 25 straddles the boundary surface 7c in the vertical direction Z.
  • the bulge portion 25a may also straddle the first layer 7a and the second layer 7b.
  • the bulge portion 25a may be disposed only on the first layer 7a, or the bulge portion 25a may also be disposed only on the second layer 7b.
  • the second distance L2 between the boundary surface 7c and the bottom 25b of the electric field buffer layer 25 is longer than the first distance L1 between the boundary surface 7c and the bottom surface 20 of the trench 16.
  • the first distance L1 is shorter than the second distance L2 (L1 ⁇ L2).
  • the semiconductor device 1A includes a plurality of contact regions 27 formed in the chip 2 (second semiconductor region 7) in the active region 8.
  • the contact regions 27 may also be referred to as "gate contacts,” etc.
  • a source potential is applied to the contact regions 27.
  • the contact region 27 has a p-type impurity concentration higher than the n-type impurity concentration of the base region 71, which will be described later.
  • the contact region 27 may have a p-type impurity concentration higher than the n-type impurity concentration of the medium concentration region 72, which will be described later.
  • the p-type impurity concentration of the contact region 27 is higher than the p-type impurity concentration of the body region 10.
  • the p-type impurity concentration of the contact region 27 is higher than the p-type impurity concentration of the field buffer layer 25.
  • the p-type impurity concentration of contact region 27 may have a peak value of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the p-type impurity concentration of contact region 27 is preferably adjusted with at least one trivalent element.
  • the trivalent element of contact region 27 may be at least one of boron, aluminum, gallium, and indium.
  • the multiple contact regions 27 are formed at intervals in regions that follow the multiple gate structures 15.
  • the multiple contact regions 27 are formed in a one-to-many correspondence with the multiple gate structures 15.
  • the multiple contact regions 27 are formed at intervals in the second direction Y, following the extension direction of the corresponding gate structures 15.
  • the multiple contact regions 27 along one gate structure 15 face the multiple contact regions 27 along the other gate structure 15 in the first direction X in a planar view.
  • the multiple contact regions 27 are generally arranged in a matrix with gaps in the first direction X and the second direction Y in a planar view.
  • one of the multiple contact regions 27 may face a region between the other multiple contact regions 27 in the first direction X.
  • the multiple contact regions 27 may be arranged in a staggered pattern overall with gaps in the first direction X and the second direction Y.
  • the multiple contact regions 27 extend in a strip shape along the multiple gate structures 15 in a plan view.
  • the lengths of the multiple contact regions 27 in the second direction Y may be equal to each other or may be different from each other.
  • the lengths of the multiple contact regions 27 in the second direction Y are adjusted according to the channel area to be formed.
  • the channel area is the total area of the portions of the source region 11 exposed from the multiple contact regions 27. In other words, the channel area increases or decreases depending on the proportion of the total planar area of the multiple contact regions 27. It is preferable that the total planar area of the multiple contact regions 27 is less than the channel area.
  • the total planar area of the multiple contact regions 27 be less than the planar area of the source region 11.
  • the length of the contact region 27 may be greater than the width of the gate structure 15, or may be smaller than the width of the gate structure 15.
  • the length of the contact region 27 may be greater than the pitch of the gate structures 15, or may be smaller than the pitch of the gate structures 15.
  • the length of the contact region 27 may be greater than the pitch between two adjacent gate structures 15, or may be smaller than the pitch between two adjacent gate structures 15.
  • the spacing between the multiple contact regions 27 may be greater than the width of the gate structures 15, or may be smaller than the width of the gate structures 15.
  • the spacing between the contact regions 27 may be greater than the pitch of the gate structures 15, or may be smaller than the pitch of the gate structures 15.
  • the spacing between the contact regions 27 may be greater than the pitch of two adjacent gate structures 15, or may be smaller than the pitch of two adjacent gate structures 15.
  • the multiple contact regions 27 are respectively interposed in regions between the bottom walls of the multiple gate structures 15 and the bottoms 25b of the multiple electric field buffer layers 25.
  • the multiple contact regions 27 are connected to the bottom walls of the corresponding gate structures 15 and the corresponding electric field buffer layers 25.
  • the plurality of contact regions 27 increase the p-type impurity concentration at the upper end of the corresponding electric field relaxation layer 25.
  • Each contact region 27 has a first portion 27a extending along the sidewall of the gate structure 15 and a second portion 27b extending along the bottom wall of the gate structure 15.
  • the second portion 27b extends from the region directly below the gate structure 15 to both sides of the gate structure 15. It has the following characteristics.
  • the first portion 27a of the contact region 27 is electrically connected to the body region 10 in the surface layer portion of the first major surface 3, and electrically connects the corresponding electric field relaxation layer 25 to the body region 10. This prevents the electric field relaxation layer 25 from becoming electrically floating, improving the electrical response characteristics of the electric field relaxation layer 25.
  • the contact region 27 has an upper end exposed from the first main surface 3. In this embodiment, the upper end of the contact region 27 is exposed from the sidewall of the trench 16 at the opening end of the trench 16. The upper end of the contact region 27 may extend horizontally in the surface portion of the body region 10.
  • the multiple contact regions 27 are formed in the second layer 7b of the second semiconductor region 7.
  • the contact regions 27 are not formed in the first layer 7a.
  • the contact regions 27 are formed away from the first layer 7a toward the first major surface 3.
  • the semiconductor device 1A includes a plurality of p-type high concentration regions 28 respectively disposed at the bottom of a plurality of second gate structures 15B.
  • the plurality of high concentration regions 28 are formed in a one-to-many correspondence with the corresponding second gate structures 15B.
  • the plurality of high concentration regions 28 are disposed at intervals in the second direction Y.
  • no high concentration regions 28 are formed at the bottom of the trenches 16 of the plurality of first gate structures 15A.
  • the multiple high-concentration regions 28 face the multiple second portions 27b (contact regions 27) in the second direction Y.
  • One high-concentration region 28 is sandwiched in the second direction Y by two second portions 27b.
  • the two high-concentration regions 28 sandwich one second portion 27b in the second direction Y.
  • One high-concentration region 28 is in contact with two second portions 27b adjacent to each other in the second direction Y.
  • the high concentration region 28 is sandwiched between the bottom (bottom surface 20 in this embodiment) of the trench 16 of the first gate structure 15A and the electric field reduction layer 25.
  • the high concentration region 28 is in contact with the bottom surface 20 of the trench 16.
  • the high-concentration region 28 has a p-type impurity concentration that is higher than the n-type impurity concentration of the second semiconductor region 7 (for example, the base region 71 described below).
  • the high-concentration region 28 may have a p-type impurity concentration that is higher than the n-type impurity concentration of the medium-concentration region 72 described below.
  • the p-type impurity concentration of the high-concentration region 28 is higher than the p-type impurity concentration of the body region 10.
  • the p-type impurity concentration of the high-concentration region 28 is higher than the p-type impurity concentration of the electric field buffer layer 25.
  • the p-type impurity concentration of the high-concentration region 28 may be equivalent to the p-type impurity concentration of the contact region 27.
  • the p-type impurity concentration of the high-concentration region 28 may have a peak value of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the p-type impurity concentration of the high-concentration region 28 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the high-concentration region 28 may be at least one of boron, aluminum, gallium, and indium.
  • the multiple high-concentration regions 28 are formed in the second layer 7b of the second semiconductor region 7.
  • the high-concentration regions 28 are not formed in the first layer 7a.
  • the high-concentration regions 28 are formed away from the first layer 7a toward the first major surface 3.
  • the second semiconductor region 7 of the semiconductor device 1A includes a stacked structure of a base region 71 and a medium concentration region 72.
  • the thickness of the base region 71 may be, for example, 0.5 ⁇ m or more and 15 ⁇ m or less. It is preferable that the thickness of the base region 71 be 1 ⁇ m or more and 10 ⁇ m or less.
  • the n-type impurity concentration of the base region 71 is preferably lower than the n-type impurity concentration of the first semiconductor region 6.
  • the base region 71 may have a peak n-type impurity concentration of 1 ⁇ 10 16 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • the n-type impurity concentration of the base region 71 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the base region 71 may have a concentration gradient that gradually increases and/or gradually decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the base region 71 is formed closer to the second main surface 4 than the electric field reduction layer 25 and away from the body region 10.
  • the base region 71 extends in a layered form along the first main surface 3 at a position farther from the body region 10 and the trench 16 toward the second main surface 4.
  • the base region 71 is formed over the entire surface portion of the second semiconductor region 7 on the second main surface 4 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the base region 71 forms the boundary surface between the second semiconductor region 7 and the first semiconductor region 6. In this embodiment, the base region 71 is formed in the first layer 7a.
  • the medium concentration region 72 is formed between the base region 71 and the body region 10, on the side of the trench 16 and the electric field buffer layer 25.
  • the medium concentration region 72 contacts the body region 10 and the electric field buffer layer 25 and extends in a layered form along the first major surface 3.
  • the medium concentration region 72 is formed throughout the surface portion of the second semiconductor region 7 on the first major surface 3 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the medium concentration region 72 forms the boundary surface between the second semiconductor region 7 and the body region 10.
  • the thickness of the medium-concentration region 72 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the medium-concentration region 72 is preferably 0.15 ⁇ m or more and 0.4 ⁇ m or less.
  • the n-type impurity concentration of the medium concentration region 72 is higher than the n-type impurity concentration of the base region 71.
  • the medium concentration region 72 may have a peak n-type impurity concentration of 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the n-type impurity concentration of the medium concentration region 72 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the medium concentration region 72 may have a concentration gradient that gradually increases and/or gradually decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the n-type impurity concentration of the medium concentration region 72 is adjusted by nitrogen.
  • the medium concentration region 72 may have an n-type impurity concentration adjusted by at least one pentavalent element.
  • the n-type impurity concentration of the medium concentration region 72 may be adjusted by at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • the semiconductor device 1A includes a main surface insulating film 45 that selectively covers the first main surface 3.
  • the main surface insulating film 45 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 45 preferably includes the same type of insulating material as the insulating film 17.
  • the main surface insulating film 45 has a single-layer structure made of a silicon oxide film. It is particularly preferable that the main surface insulating film 45 include a silicon oxide film made of an oxide of the chip 2.
  • the main surface insulating film 45 is connected to the insulating films 17 of the multiple gate structures 15 in the active region 8, exposing the buried electrodes 18 of the multiple gate structures 15.
  • the interlayer film 47 is continuous with the first to fourth side surfaces 5A to 5D at the peripheral portion of the first main surface 3.
  • the interlayer film 47 may be formed at a distance inward from the peripheral portion of the first main surface 3, exposing the peripheral portion of the first main surface 3 (second semiconductor region 7).
  • the interlayer film 47 may have a thickness of 0.5 ⁇ m or more and 3 ⁇ m or less.
  • the thickness of the interlayer film 47 may have a value that falls within at least one of the following ranges: 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, and 2.5 ⁇ m or more and 3 ⁇ m or less.
  • the semiconductor device 1A includes multiple gate openings (not shown) formed in the interlayer film 47 in the active region 8.
  • the multiple gate openings are formed in a one-to-many correspondence with a corresponding gate structure 15.
  • the multiple gate openings penetrate the interlayer film 47, exposing one end or the other end of each of the multiple gate structures 15 (buried electrodes 18).
  • the multiple gate openings may each have an opening end curved in an arc shape.
  • the multiple gate openings may be formed in a quadrangular shape in plan view, a rectangular shape (strip shape) extending in the first direction X, a rectangular shape (strip shape) extending in the second direction Y, a circular shape, etc.
  • the multiple gate openings may each have an opening end curved in an arc shape.
  • the multiple source openings 49 penetrate the main surface insulating film 45 and the interlayer film 47, exposing the corresponding multiple source regions 11 and multiple contact regions 27.
  • the multiple source openings 49 may each have an opening end that is curved in an arc shape.
  • the multiple source openings 49 may be formed in a one-to-many correspondence with the regions between adjacent multiple gate structures 15. In this case, the multiple source openings 49 may be formed at intervals along the regions between the corresponding gate structures 15. In addition, in this case, the multiple source openings 49 may be formed in a square shape, a rectangular shape (strip shape), a circle shape, etc. in a planar view.
  • the semiconductor device 1A includes at least one outer opening 50 (FIG. 2) (one in this embodiment) formed in the interlayer film 47 in the peripheral region 9.
  • the outer opening 50 penetrates the main surface insulating film 45 and the interlayer film 47.
  • the outer opening 50 is formed in a polygonal ring shape (specifically, a square ring shape) that surrounds the inner portion (active region 8) of the first main surface 3 in a planar view.
  • the semiconductor device 1A includes a source electrode 51 disposed on the first main surface 3.
  • the source electrode 51 extends from above the interlayer film 47 into the multiple source openings 49 and is electrically connected to the multiple source regions 11 and the multiple contact regions 27 within the multiple source openings 49.
  • the source electrode 51 has a layered structure including a lower electrode film 52 and a main electrode film 53, which are layered in this order from the chip 2 side.
  • the lower electrode film 52 has a layered structure including a first electrode film 52a and a second electrode film 52b.
  • the first electrode film includes a Ti film
  • the second electrode film includes a TiN film.
  • the lower electrode film 52 does not necessarily have to have a layered structure, and may have a single-layer structure consisting of either the first electrode film (Ti film) or the second electrode film (TiN film).
  • the first electrode film 52a has a thickness less than the thickness of the interlayer film 47.
  • the thickness of the first electrode film 52a may be 10 nm or more and 100 nm or less.
  • the thickness of the first electrode film 52a may have a value belonging to at least one of the following ranges: 10 nm or more and 25 nm or less, 25 nm or more and 50 nm or less, 50 nm or more and 75 nm or less, and 75 nm or more and 100 nm or less.
  • the second electrode film 52b has a thickness less than the thickness of the interlayer film 47.
  • the thickness of the second electrode film 52b is preferably greater than the thickness of the first electrode film 52a.
  • the thickness of the second electrode film 52b may be 50 nm or more and 200 nm or less.
  • the thickness of the second electrode film 52b may have a value belonging to at least one of the following ranges: 50 nm or more and 75 nm or less, 75 nm or more and 100 nm or less, 100 nm or more and 125 nm or less, 125 nm or more and 150 nm or less, 150 nm or more and 175 nm or less, and 175 nm or more and 200 nm or less.
  • the lower electrode film 52 collectively covers the region of the interlayer film 47 where the multiple source openings 49 are formed, and extends from above the interlayer film 47 into the multiple source openings 49.
  • the lower electrode film 52 has a portion that covers the insulating main surface of the interlayer film 47 in a film-like manner, a portion that covers the wall surfaces of the multiple source openings 49 in a film-like manner, and a portion that covers the first main surface 3 within the multiple source openings 49 in a film-like manner.
  • the lower electrode film 52 is mechanically and electrically connected to the multiple source regions 11 and multiple contact regions 27 within the source openings 49.
  • the main electrode film 53 contains a different conductive material from the lower electrode film 52.
  • the main electrode film 53 may contain at least one of an Al film, an Al alloy film, a Cu film, and a Cu alloy film.
  • the Al alloy film may contain at least one of an AlSi alloy film, an AlCu alloy film, and an AlSiCu alloy film.
  • the main electrode film 53 has a thickness greater than the thickness (total thickness) of the lower electrode film 52.
  • the thickness of the main electrode film 53 is preferably greater than the thickness of the interlayer film 47.
  • the thickness of the main electrode film 53 may be 0.5 ⁇ m or more and 5 ⁇ m or less.
  • the thickness of the main electrode film 53 may have a value belonging to at least one of the following ranges: 0.5 ⁇ m or more and 1 ⁇ m or less, 1 ⁇ m or more and 1.5 ⁇ m or less, 1.5 ⁇ m or more and 2 ⁇ m or less, 2 ⁇ m or more and 2.5 ⁇ m or less, 2.5 ⁇ m or more and 3 ⁇ m or less, 3 ⁇ m or more and 3.5 ⁇ m or less, 3.5 ⁇ m or more and 4 ⁇ m or less, 4 ⁇ m or more and 4.5 ⁇ m or less, and 4.5 ⁇ m or more and 5 ⁇ m or less.
  • the main electrode film 53 directly covers the lower electrode film 52.
  • the main electrode film 53 collectively covers the area of the interlayer film 47 where multiple source openings 49 are formed, backfilling the multiple source openings 49.
  • the main electrode film 53 has a portion that covers the insulating main surface of the interlayer film 47 with the lower electrode film 52 in between, a portion that covers the wall surfaces of the multiple source openings 49 with the lower electrode film 52 in between, and a portion that covers the first main surface 3 with the lower electrode film 52 in between.
  • the main electrode film 53 is electrically connected to the multiple source regions 11 and multiple contact regions 27 via the lower electrode film 52 within the multiple source openings 49.
  • the source wiring 56 is drawn from the active region 8 to the peripheral region 9, enters the outer opening 50 ( Figure 2) from above the interlayer film 47, and is electrically connected to the first outer well region 42.
  • the source wiring 56 has an inner edge portion on the inner side of the first main surface 3 (the active region 8 side) and an outer edge portion on the peripheral side of the first main surface 3.
  • the inner edge portion of the source wiring 56 is located within the active region 8 and faces one or more (multiple in this embodiment) gate structures 15 across the interlayer film 47.
  • the source wiring 56 like the source electrode 51, has a layered structure including a lower electrode film 52 and a main electrode film 53, which are layered in this order from the chip 2 side.
  • the aforementioned gate electrode 57 ( Figure 1) and gate wiring 58 ( Figure 1) also have a layered structure including a lower electrode film 52 and a main electrode film 53 layered in this order from the chip 2 side, just like the source electrode 51 and source wiring 56.
  • FIG. 10 is a schematic diagram showing a wafer 150 used in the manufacture of semiconductor device 1A.
  • wafer 150 is the base material of chip 2 and includes SiC single crystal.
  • Wafer 150 is formed in a flat disk shape. Of course, wafer 150 may also be formed in a flat rectangular parallelepiped shape.
  • Wafer 150 has a first wafer main surface 151 on one side, a second wafer main surface 152 on the other side, and a wafer side surface 153 connecting first wafer main surface 151 and second wafer main surface 152.
  • the second wafer main surface 152 corresponds to the second main surface 4 of the chip 2.
  • the first wafer main surface 151 and the second wafer main surface 152 are formed by the c-plane of a 4H-SiC single crystal.
  • the first wafer main surface 151 is formed by the silicon surface of the SiC single crystal
  • the second wafer main surface 152 is formed by the carbon surface of the SiC single crystal.
  • the wafer 150 (the first wafer main surface 151 and the second wafer main surface 152) has a predetermined off-direction and off-angle.
  • the first wafer main surface 151 and the second wafer main surface 152 may also be formed by the c-plane of a 2H-SiC single crystal or the c-plane of a 6H-SiC single crystal.
  • Wafer 150 has a mark 154 on the wafer side surface 153 that indicates the crystal orientation of the SiC single crystal.
  • Mark 154 may include either an orientation flat or an orientation notch, or both.
  • the orientation flat consists of a cutout that is linearly cut out in a plan view.
  • the orientation notch consists of a cutout that is concave (e.g., tapered) toward the center of first wafer main surface 151 in a plan view.
  • the mark 154 may include either or both of a first orientation flat extending in the m-axis direction and a second orientation flat extending in the a-axis direction.
  • the mark 154 may also include either or both of an orientation notch recessed in the m-axis direction and an orientation notch recessed in the a-axis direction.
  • the wafer 150 includes a first semiconductor region 6 in the region (surface layer) on the first wafer main surface 151 side.
  • the first semiconductor region 6 has a layer shape extending along the first wafer main surface 151.
  • the first semiconductor region 6 consists of the wafer main body (specifically, a SiC wafer).
  • the wafer 150 includes a second semiconductor region 7 in the region (surface layer) on the second wafer main surface 152 side.
  • the second semiconductor region 7 has a layered shape extending along the second main surface 4 and is electrically connected to the first semiconductor region 6.
  • the second semiconductor region 7 is made of an epitaxial layer (specifically, a SiC epitaxial layer). That is, in this embodiment, the wafer 150 is made of an epitaxial wafer (a so-called epiwafer) having a layered structure including a wafer body and an epitaxial layer.
  • the second semiconductor region 7 includes a first layer 7a made of a hexagonal SiC single crystal.
  • the hexagonal SiC single crystal includes a 4H-SiC single crystal.
  • the hexagonal SiC single crystal may also include a 2H-SiC single crystal or a 6H-SiC single crystal.
  • multiple device regions 155 and multiple cutting lines 156 are defined on the wafer 150 using alignment marks or the like.
  • Each device region 155 corresponds to a semiconductor device 1A.
  • Each of the multiple device regions 155 is defined in a rectangular shape when viewed from above.
  • the multiple device regions 155 are set in a matrix along the first direction X and the second direction Y in a plan view.
  • the multiple device regions 155 are set at intervals inward from the periphery of the first wafer main surface 151 in a plan view.
  • the multiple cutting lines 156 are set in a grid pattern extending along the first direction X and the second direction Y to partition the multiple device regions 155.
  • FIGS. 11A to 11P are cross-sectional views showing a manufacturing method for semiconductor device 1A. Each of FIGS. 11A to 11P shows a cross section of a portion of active region 8 in one device region 155.
  • the left-hand images correspond to the cross-section in FIG. 8, and the right-hand images correspond to the cross-section in FIG. 9.
  • the aforementioned wafer 150 is prepared.
  • a first layer 7a is formed on the first wafer main surface 151 of the wafer 150 as part of the second semiconductor region 7.
  • the first layer 7a is made of a SiC epitaxial layer having a 4H-SiC crystal structure.
  • a second layer 7b is formed on the first wafer main surface 151 and stacked on the first layer 7a.
  • the second layer 7b is made of a SiC epitaxial layer having a 3H-SiC crystal structure.
  • the step of forming the second layer 7b on the first layer 7a involves epitaxially growing SiC from the first wafer main surface 151.
  • the first main surface 3 may be formed by the (111) plane of the SiC single crystal.
  • the first wafer main surface 151 becomes the interface 7c between the first layer 7a and the second layer 7b.
  • the formation of the second layer 7b (the formation of the 3C-SiC SiC epitaxial layer) may be performed simultaneously with the formation of the first layer 7a (the formation of the 4H-SiC SiC epitaxial layer).
  • a medium concentration base region 161 is formed in the surface layer of the first major surface 3 within the wafer 150 (second semiconductor region 7 ( Figure 11B)).
  • the medium concentration base region 161 is the base of the medium concentration region 72.
  • n-type impurities are introduced into the second semiconductor region 7 by ion implantation. The implantation of the n-type impurities forms the medium concentration base region 161, which extends in a layered manner horizontally along the first major surface 3.
  • the ion implantation method may be either or both of channeling ion implantation and random ion implantation.
  • n-type impurities are introduced into the second semiconductor region 7 ( Figure 11B) along the axial channel of the second semiconductor region 7.
  • the axial channel is a region (channel) with a relatively wide interatomic distance (atomic spacing) with respect to the SiC single crystal that makes up the second semiconductor region 7, and is surrounded by atomic rows that form a crystal axis extending in the stacking direction (crystal growth direction).
  • n-type impurities are implanted deep into the second semiconductor region 7 while repeatedly undergoing small-angle scattering due to the channeling effect.
  • the channeling implantation method reduces the probability of n-type impurities colliding with atomic rows in the SiC single crystal. Therefore, the channeling ion implantation process is effective when introducing impurities (n-type impurities) into relatively deep regions.
  • n-type impurities are introduced into the second semiconductor region 7 in random directions.
  • the random direction is a direction other than the axial channel of the second semiconductor region 7 (i.e., a direction intersecting the axial channel).
  • the random direction is the vertical direction Z.
  • the probability of n-type impurities colliding with the atomic rows of the SiC single crystal is high, so an impurity region (n-type impurity region) is formed in a relatively shallow region. Therefore, the random ion implantation process is effective when introducing impurities (n-type impurities) into a relatively shallow region.
  • the medium-concentration base region 161 may be formed in the second semiconductor region 7 ( Figure 11B) at a distance from the first major surface 3 toward the bottom of the second semiconductor region 7. Of course, the medium-concentration base region 161 may also be exposed from the first major surface 3. Considering the offset of p-type impurities and n-type impurities in later processes, it is preferable that the medium-concentration base region 161 be formed at a distance from the first major surface 3.
  • the base medium concentration region 161 is formed so as to straddle the first layer 7a and the second layer 7b vertically.
  • the base medium concentration region 161 which is the base of the medium concentration region 72
  • the portion of the second semiconductor region 7 excluding the surface layer portion is divided into the base region 71 and the medium concentration region 72.
  • the base medium-density region 161 formed in the first layer 7a becomes the first medium-density region 72a.
  • the base medium-density region 161 formed in the second layer 7b becomes the second medium-density region 72b.
  • the first medium-density region 72a and the second medium-density region 72b are included in the medium-density region 72.
  • a base body region 162 is formed in the surface layer of the first main surface 3 within the wafer 150 (second semiconductor region 7 (FIG. 11B)).
  • the base body region 162 is the base of the body region 10.
  • p-type impurities are introduced into the second semiconductor region 7 by ion implantation.
  • the ion implantation method may be either or both of channeling ion implantation and random ion implantation. Because the p-type impurities are introduced into a region shallower than the base medium concentration region 161, random ion implantation is preferred. This forms the base body region 162, which extends horizontally in layers along the first main surface 3.
  • a base source region 163 is formed in the surface layer of the first main surface 3.
  • a first mask 164 having a predetermined layout is first placed on the first main surface 3.
  • the first mask 164 may be an inorganic mask (e.g., a silicon oxide film) or an organic mask (resist mask).
  • the first mask 164 exposes regions where multiple source regions 11 (FIGS. 8 and 9) will be formed, and covers other regions.
  • n-type impurities are introduced into the second semiconductor region 7 ( Figure 11B) by ion implantation using the first mask 164.
  • base source regions 163 are formed in the surface layer of the first main surface 3 within the wafer 150 (base body region 162).
  • the base source regions 163 are the bases of the multiple source regions 11.
  • n-type impurities are introduced into the base body region 162 by ion implantation.
  • the first mask 164 is removed after this process.
  • the ion implantation method may be either or both of channeling ion implantation and random ion implantation. Because the n-type impurities are introduced into a region shallower than the base body region 162, random ion implantation is preferably used. This forms a base source region 163 that extends horizontally in layers along the first main surface 3.
  • the process of forming the base medium concentration region 161, the process of forming the body region 10, and the process of forming the base source region 163 may be performed in any order, and may be reversed as appropriate.
  • a second mask 165 having a predetermined layout is first formed on the first main surface 3.
  • the second mask 165 may be an inorganic mask (e.g., a silicon oxide film) or an organic mask (resist mask).
  • the second mask 165 exposes the areas where the multiple trenches 16 are to be formed and covers the other areas.
  • etching may be either wet etching or dry etching, or both. This forms multiple mesas 21 and multiple trenches 16. Furthermore, the base body region 162 and the base source region 163 are separated by the multiple trenches 16, and the body region 10 and the source region 11 are formed.
  • multiple trenches 16 are formed approximately perpendicular to the first main surface 3.
  • the side surfaces 19 of the multiple trenches 16 have an inclination angle of 87° or more and 93° or less.
  • the side surfaces 19 of the multiple trenches 16 are formed flat along the horizontal direction. Trench 16 having a flat bottom surface 20 improves the accuracy of introducing impurities via the bottom surface 20.
  • the second mask 165 is removed after this process.
  • a plurality of electric field relaxation layers 25 are formed in regions along the bottom surfaces 20 of the plurality of trenches 16.
  • ion implantation is performed using a first resist mask (resist mask) 166 ( Figure 11H) having a predetermined pattern.
  • the first resist mask 166 has, for example, a first opening 167 ( Figure 11H) that exposes the region where the electric field relaxation layer 25 is to be formed. The formation of the first opening 167 will now be described.
  • first resist (resist) 168 is formed on the first main surface 3.
  • the first resist 168 is formed by application using a spin coater, spray coater, or the like.
  • the first resist 168 is, for example, a positive resist.
  • the first resist 168 is selectively exposed by photolithography through a first photomask (photomask) 169 (exposure process).
  • the first resist 168 is then developed to form the first opening 167 shown in FIG. 11H. If the first resist 168 is a positive resist, the exposed portion of the first resist 168 is removed. This forms a first resist mask 166 having the first opening 167.
  • the first resist 168 may be exposed by a short-wavelength laser irradiation method using a first photomask 169.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the ultraviolet laser may include at least one of an ArF excimer laser, a KrF excimer laser, a XeCl excimer laser, a XeF excimer laser, and an F2 excimer laser.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • EUV extreme ultraviolet
  • the adhesion of the first resist mask 166 to the first main surface 3 can be appropriately adjusted.
  • p-type impurities are then introduced into the trench 16 by ion implantation via the first resist mask 166.
  • the ion implantation may be either or both of channeling ion implantation and random ion implantation.
  • the ion implantation method is preferably a random ion implantation method, and the p-type impurities are preferably introduced into the wafer 150 at an implantation angle that is approximately perpendicular to the first main surface 3.
  • the ion implantation method is preferably a vertical ion implantation method, not an oblique ion implantation method. This process prevents the introduction of p-type impurities into the wafer 150 via the two side surfaces 19 of the trench 16.
  • p-type impurities may be implanted in a single step at a target depth position in the medium concentration region 72 (first medium concentration region 72a and second medium concentration region 72b).
  • the p-type impurities may also be implanted in multiple steps at different target depth positions in the medium concentration region 72 with different implantation energies.
  • the p-type impurity implantation process may include a step of implanting p-type impurities multiple times at the same target depth position in the medium concentration region 72.
  • the number of injection stages (number of target depth positions) of p-type impurities in the multi-stage injection process is adjusted appropriately depending on the thickness of the electric field reduction layer 25.
  • the number of injection stages may be 2, 3, 4, 5, 6, 7, 8, 9, or 10.
  • the number of injection stages is preferably 2 or more and 5 or less.
  • p-type impurities are injected into different target depth positions so that the injection sites of the p-type impurities overlap.
  • the dose (impurity concentration) of the p-type impurity in the medium concentration region 72 may be adjusted to increase as the implantation location becomes deeper. Furthermore, in the medium concentration region 72, the implantation energy of the p-type impurity in the medium concentration region 72 may be adjusted to increase as the implantation location becomes deeper.
  • multiple electric field relaxation layers 25 having multiple bulges 25a that gradually increase and decrease in thickness are formed in the regions along the bottom surfaces 20 of the multiple trenches 16. All of the multiple electric field relaxation layers 25 are formed at the same depth.
  • the multiple electric field buffer layers 25 are formed so as to vertically straddle the second medium concentration region 72b and the first medium concentration region 72a. Because the second medium concentration region 72b and the first medium concentration region 72a are included in the second layer 7b and the first layer 7a, respectively, the multiple electric field buffer layers 25 are all formed so as to vertically straddle the second layer 7b and the first layer 7a. In other words, the multiple electric field buffer layers 25 straddle the boundary surface 7c in the vertical direction Z.
  • the second intermediate concentration region 72b is divided into multiple regions by multiple electric field buffer layers 25, forming multiple second intermediate concentration regions 72b.
  • the first resist mask 166 is then removed.
  • multiple high-concentration regions 28 are formed in regions along the bottom surfaces 20 of multiple trenches 16 within a predetermined number of electric field relaxation layers 25.
  • ion implantation is performed using a second resist mask (resist mask) 171 ( Figure 11J) having a predetermined pattern.
  • the second resist mask 171 has, for example, second openings 172 ( Figure 11J) that expose the regions where the high-concentration regions 28 are to be formed. The formation of the second openings 172 will now be described.
  • a second resist 173 is formed on the first main surface 3. Then, the second resist (resist) 173 is selectively exposed by photolithography through a second photomask (photomask) 174 (exposure process).
  • the second resist 173 is formed by application using a spin coater, spray coater, or the like.
  • the second resist 173 is, for example, a positive resist.
  • the second resist 173 is developed to form the second opening 172 shown in FIG. 11J. If the second resist 173 is a positive resist, the exposed portion of the second resist 173 is removed. This forms a second resist mask 171 having the second opening 172.
  • the second resist 173 may be exposed by a short-wavelength laser irradiation method using the second photomask 174.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the ultraviolet laser may include at least one of an ArF excimer laser, a KrF excimer laser, a XeCl excimer laser, a XeF excimer laser, and an F2 excimer laser.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • EUV extreme ultraviolet
  • p-type impurities are then introduced into the trench 16 by ion implantation via the second resist mask 171.
  • the ion implantation may be either or both of channeling ion implantation and random ion implantation.
  • the ion implantation method is preferably a random ion implantation method, and the p-type impurities are introduced into the wafer 150 at an implantation angle that is approximately perpendicular to the first main surface 3.
  • the ion implantation method is preferably a vertical ion implantation method, not an oblique ion implantation method. This process suppresses the introduction of p-type impurities into the second semiconductor region 7 via the two side surfaces 19 of the trench 16.
  • a plurality of contact regions 27 are formed in the wafer 150 (second semiconductor region 7) in regions that align with the plurality of trenches 16.
  • a third mask (not shown) having a predetermined layout (a layout that selectively exposes a portion of the first main surface 3 and a portion of the plurality of trenches 16) is formed on the first main surface 3.
  • p-type impurities are introduced into the wafer 150 through the first main surface 3 and the plurality of trenches 16 by ion implantation using a third mask (not shown).
  • the ion implantation may be either or both of channeling ion implantation and random ion implantation. In this embodiment, the ion implantation is random ion implantation.
  • contact regions 27 are formed in the second semiconductor region 7.
  • the third mask (not shown) is then removed.
  • a base insulating film 175 is formed on the first main surface 3.
  • the base insulating film 175 serves as the base for the multiple insulating films 17 and the main surface insulating film 45.
  • the base insulating film 175 is formed in the form of a film along the first main surface 3 and the wall surfaces of the multiple trenches 16.
  • the base insulating film 175 may be formed by either or both of a CVD method and an oxidation method (e.g., a thermal oxidation method).
  • a first base electrode film 176 is formed on the base insulating film 175.
  • the first base electrode film 176 serves as the base for the multiple buried electrodes 18.
  • the first base electrode film 176 has a portion that covers the first main surface 3 with the base insulating film 175 in between, and a portion that is buried in the multiple trenches 16 with the base insulating film 175 in between.
  • the base insulating film 175 may be formed by a CVD method.
  • unnecessary portions of the first base electrode film 176 are removed by etching until the base insulating film 175 is exposed.
  • the etching method may be either wet etching or dry etching, or both.
  • multiple buried electrodes 18 are formed.
  • multiple gate structures 15 are formed.
  • an interlayer film 47 is formed on the first main surface 3.
  • the interlayer film 47 collectively covers the first main surface 3 and the multiple gate structures 15.
  • the interlayer film 47 may be formed by a CVD method.
  • a fourth mask 177 having a predetermined layout is formed on the interlayer film 47.
  • the fourth mask 177 may be an organic mask (resist mask).
  • the fourth mask 177 exposes areas where a plurality of source openings 49 and a plurality of gate openings (not shown) are to be formed, and covers other areas.
  • unnecessary portions of the interlayer film 47 are removed by etching via the fourth mask 177.
  • the etching may be either or both of wet etching and dry etching.
  • unnecessary portions of the base insulating film 175 are removed by etching using the fourth mask 177.
  • the etching method may be either wet etching or dry etching, or both.
  • the unnecessary portions of the base insulating film 175 may be removed simultaneously with the interlayer film 47. This forms multiple source openings 49 and multiple gate openings (not shown) in the interlayer film 47.
  • the base insulating film 175 is also divided into the insulating film 17 and the main surface insulating film 45.
  • the fourth mask 177 is then removed.
  • a second base electrode film 178 is formed on the interlayer film 47.
  • the second base electrode film 178 is the base for the source electrode 51, gate electrode 57, and gate wiring 58.
  • the second base electrode film 178 has a layered structure including a lower electrode film 52 and a main electrode film 53.
  • the lower electrode film 52 has a layered structure including a first electrode film 52a and a second electrode film 52b.
  • the first electrode film 52a may be formed by either or both of a sputtering method and a vapor deposition method.
  • the first electrode film 52a is formed in film form along the first main surface 3, the interlayer film 47, the wall surfaces of the multiple source openings 49, and the wall surfaces of the multiple gate openings (not shown).
  • the second electrode film 52b may be formed by either or both of a sputtering method and a vapor deposition method.
  • the second electrode film 52b is stacked on the first electrode film 52a and is formed in film form along the first main surface 3, the interlayer film 47, the wall surfaces of the multiple source openings 49, and the wall surfaces of the multiple gate openings (not shown).
  • the main electrode film 53 is formed on the lower electrode film 52.
  • the main electrode film 53 may be formed by either or both of a sputtering method and a vapor deposition method.
  • the main electrode film 53 is laminated on the lower electrode film 52 and is formed in the form of a film along the first main surface 3, the interlayer film 47, the wall surfaces of the multiple source openings 49, and the wall surfaces of the multiple gate openings (not shown).
  • the second base electrode film 178 is divided into the source electrode 51, gate electrode 57, and gate wiring 58.
  • unnecessary portions of the main electrode film 53 are removed by etching using a mask (not shown) with a predetermined layout.
  • the etching method may be either wet etching or dry etching, or both.
  • the mask (not shown) is removed after the etching process of the main electrode film 53.
  • the process of removing the lower electrode film 52 includes a step of removing the second electrode film 52b by etching, and a step of removing the first electrode film 52a by etching.
  • the etching method may be either or both of wet etching and dry etching.
  • a drain pad electrode 140 ( Figure 2) is formed on the second wafer main surface 152.
  • the drain pad electrode 140 may be formed by sputtering or vapor deposition.
  • the wafer 150 is then cut along the intended cutting lines 156 to separate multiple semiconductor devices 1A. Through the processes described above, the semiconductor device 1A is manufactured.
  • a short-wavelength laser e.g., an ultraviolet (UV) laser
  • the short-wavelength laser e.g., an ultraviolet laser
  • the short-wavelength laser must be irradiated with high precision at the desired position on the resist 168, 173 in the exposure process.
  • the mesa portion 21 were located in the first layer 7a, which has a relatively low absorption coefficient for short-wavelength laser light, there is a risk that the short-wavelength laser light irradiated toward the first main surface 3 would pass through the mesa portion 21 from the trench 16 and reach the resists 168, 173 in adjacent trenches 16. In other words, there is a risk that unintended areas of the positive resists 168, 173 would be exposed and removed in the subsequent development process.
  • the mesa portion 21 (as a whole) is disposed in the second layer 7b, which has a relatively high absorption coefficient for short-wavelength lasers. Therefore, in the exposure process shown in Figures 11G and 11I (particularly Figure 11I), the short-wavelength laser does not pass through the mesa portion 21 from within the trench 16 (see the dashed line in Figure 11I). This suppresses or prevents the short-wavelength laser from irradiating the second resist 173 in the adjacent trench 16. This allows the second opening 172 in the second resist mask 171 to be formed with high precision. Therefore, the device structure (transistor structure Tr) can be formed with high precision.
  • the first layer 7a included in the second semiconductor region 7 is composed of 4H-SiC (hexagonal SiC single crystal, first semiconductor material), which has a high dielectric breakdown field strength. This enables a reduction in on-resistance.
  • FIGS. 12 and 13 are cross-sectional views showing a main portion of a semiconductor device 1B according to a second embodiment of the present disclosure.
  • FIG. 12 shows a cross section taken at the same position as FIG. 8.
  • FIG. 13 shows a cross section taken at the same position as FIG. 9.
  • components equivalent to those of the semiconductor device 1A according to the first embodiment are designated by the same reference numerals, and detailed descriptions thereof will be omitted.
  • semiconductor device 1B has a configuration in which the stacked structure of second semiconductor region 7 in semiconductor device 1A has been modified.
  • second semiconductor region 7 includes a stacked structure of first layer 7p on the second main surface 4 side and second layer 7q on the first main surface 3 side, instead of the stacked structure of first layer 7a and second layer 7b.
  • the semiconductor region includes a stacked structure of first layer 7p and second layer 7q.
  • first layer 7p and second layer 7q have a common crystal structure.
  • First layer 7p and second layer 7q have different impurity concentrations.
  • the first layer 7p extends in a layered form along the first major surface 3 at a position away from the first major surface 3 on the second major surface 4 side.
  • the first layer 7p is formed over the entire surface portion of the second semiconductor region 7 on the second major surface 4 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the first layer 7p is the boundary surface between the second semiconductor region 7 and the first semiconductor region 6.
  • the first layer 7p has the same thickness as the first layer 7a (first thickness T11 ( Figure 4)).
  • the second layer 7q has a layered shape extending along the first principal surface 3.
  • the upper surface of the second layer 7q is the first principal surface 3.
  • the second layer 7q is formed over the entire surface portion on the first principal surface 3 side, and may be exposed from the first to fourth side surfaces 5A to 5D.
  • the second layer 7q has the same thickness as the first layer 7a (second thickness T12 ( Figure 4); T12 ⁇ T11). The second layer 7q is exposed from the first principal surface 3.
  • the second semiconductor region 7 of the semiconductor device 1B includes a base region 71, a medium concentration region 72, and a high concentration region 73.
  • the base region 71 is included in the first layer 7p, which is a low concentration region. Details of the base region 71 have already been explained in the first embodiment, so explanation will be omitted.
  • the thickness of the medium-concentration region 72 may be 0.1 ⁇ m or more and 0.5 ⁇ m or less.
  • the thickness of the medium-concentration region 72 is preferably 0.15 ⁇ m or more and 0.4 ⁇ m or less.
  • the n-type impurity concentration of the medium-concentration region 72 is higher than the n-type impurity concentration of the base region 71.
  • the medium-concentration region 72 may have a peak n-type impurity concentration of 1 ⁇ 10 17 cm ⁇ 3 or more and 1 ⁇ 10 18 cm ⁇ 3 or less.
  • the n-type impurity concentration of the medium-concentration region 72 may be substantially constant in the thickness direction.
  • the n-type impurity concentration of the medium-concentration region 72 may have a concentration gradient that gradually increases and/or decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the medium-concentration region 72 is included in the first layer 7p.
  • the n-type impurity concentration of the high-concentration region 73 is preferably higher than the n-type impurity concentration of the medium-concentration region 72.
  • the high-concentration region 73 may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the n-type impurity concentration of the high-concentration region 73 may be approximately constant in the thickness direction.
  • the n-type impurity concentration of the high-concentration region 73 may have a concentration gradient that gradually increases and/or gradually decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the high-concentration region 73 is included in the second layer 7q.
  • the n-type impurity concentrations of the medium concentration region 72 and the high concentration region 73 are adjusted by nitrogen.
  • the medium concentration region 72 and the high concentration region 73 may have n-type impurity concentrations adjusted by at least one pentavalent element.
  • the n-type impurity concentrations of the medium concentration region 72 and the high concentration region 73 may be adjusted by at least one of nitrogen, phosphorus, arsenic, antimony, and bismuth.
  • Semiconductor device 1B includes a p-type body region 90 formed in a surface layer portion of first main surface 3.
  • body region 90 is used in place of body region 10 of semiconductor device 1A.
  • Body region 90 may also be referred to as an "impurity region," "channel region,” etc.
  • a source potential may be applied to body region 90.
  • the source potential may be a reference potential that serves as a reference for circuit operation.
  • the reference potential may be ground potential.
  • Body region 90 has a p-type impurity concentration that is higher than the n-type impurity concentration of second semiconductor region 7 (e.g., base region 71).
  • the body region 90 has a p-type impurity concentration higher than the n-type impurity concentration of the medium concentration region 72.
  • the body region 90 may have a peak p-type impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • the body region 90 is included in the second layer 7q, which is a high concentration region.
  • the multiple contact regions 27 have a p-type impurity concentration higher than the n-type impurity concentration of the base region 71.
  • the contact regions 27 may have a p-type impurity concentration higher than the n-type impurity concentration of the medium concentration region 72 described below.
  • the p-type impurity concentration of the contact regions 27 is higher than the p-type impurity concentration of the body region 10.
  • the p-type impurity concentration of the contact regions 27 is higher than the p-type impurity concentration of the electric field buffer layer 25.
  • the p-type impurity concentration of one contact region 27 may have a peak value of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the p-type impurity concentration of the contact region 27 is preferably adjusted by at least one trivalent element.
  • the trivalent element of the contact region 27 may be at least one of boron, aluminum, gallium, and indium. Other details of the contact region 27 have already been described in the first embodiment, so description thereof will be omitted.
  • the multiple contact regions 27 are included in the second layer 7q, which is a high-concentration region.
  • the n-type impurity concentration and p-type impurity concentration in the second layer 7q are both relatively high.
  • the n-type impurity concentration in the second layer 7q is higher than the p-type impurity concentration and n-type impurity concentration in the first layer 7p.
  • the p-type impurity concentration in the second layer 7q is higher than the p-type impurity concentration and n-type impurity concentration in the first layer 7p.
  • the second layer 7q has a higher impurity concentration than the first layer 7p.
  • the second layer 7q is a high-absorption layer with a relatively high absorption coefficient for laser light, and therefore has a relatively high absorption coefficient for laser light.
  • the first layer 7p and the second layer 7q have different absorption coefficients (light absorption coefficients) for the laser light used in the exposure process ( Figures 14G, 14I, etc.).
  • the first layer 7p is a low-concentration layer with a relatively low impurity concentration, and therefore has a relatively low absorption coefficient for laser light.
  • the second layer 7q has a higher absorption coefficient for laser light than the first layer 7p.
  • the laser light includes a short-wavelength laser.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the ultraviolet laser may include at least one of an ArF excimer laser, a KrF excimer laser, a XeCl excimer laser, a XeF excimer laser, and an F2 excimer laser.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • EUV extreme ultraviolet
  • the first layer 7p is made of hexagonal SiC single crystal (first semiconductor material).
  • the hexagonal SiC single crystal has multiple polytypes, including 2H-SiC single crystal, 4H-SiC single crystal, and 6H-SiC single crystal.
  • the hexagonal SiC single crystal includes 4H-SiC single crystal.
  • the hexagonal SiC single crystal may also include other polytypes.
  • the second layer 7q has the same crystal structure as the first layer 7p.
  • the second layer 7q is made of hexagonal SiC single crystal (first semiconductor material). If the first layer 7p contains 4H-SiC single crystal, the second layer 7q also contains 4H-SiC single crystal.
  • the electric field relaxation layer 25 straddles the first layer 7p and the second layer 7q. In other words, the electric field relaxation layer 25 straddles the boundary surface 7r in the vertical direction Z. As shown in Figures 12 and 13, the bulge portion 25a may straddle the first layer 7p and the second layer 7q. Although not shown, the bulge portion 25a may be disposed only on the first layer 7p, or the bulge portion 25a may be disposed only on the second layer 7q.
  • the second distance L2 (FIGS. 12 and 13) between the boundary surface 7r and the bottom 25b of the electric field buffer layer 25 is longer than the first distance L1 (FIGS. 12 and 13) between the boundary surface 7r and the bottom surface 20 of the trench 16.
  • the first distance L1 is shorter than the second distance L2 (L1 ⁇ L2).
  • the entire side surface 19 of the trench 16 is disposed on the second layer 7b.
  • the bottom surface 20 of the trench 16 is disposed on the second layer 7b.
  • Figures 14A to 14L are cross-sectional views showing a manufacturing method for semiconductor device 1B.
  • Figures 14A to 14L show a cross section of a portion of active region 8 in one device region 155.
  • the left figures correspond to the cross section in Figure 12, and the right figures correspond to the cross section in Figure 13.
  • the aforementioned wafer 150 is prepared.
  • a base medium concentration region 181 is formed in the wafer 150 (second semiconductor region 7) in the surface layer portion of the first wafer main surface 151.
  • the first wafer main surface 151 corresponds to the first main surface 3.
  • the base medium concentration region 181 is the base of the medium concentration region 72.
  • the base medium concentration region 181 is formed in a region away from the first main surface 3 (first wafer main surface 151) toward the second main surface 4.
  • the base medium concentration region 181 extends horizontally in a layered manner along the first main surface 3.
  • n-type impurities are introduced into the second semiconductor region 7 by ion implantation.
  • the ion implantation method may be either or both of channeling ion implantation and random ion implantation. Details of channeling ion implantation and random ion implantation have already been explained in the first embodiment, so explanation will be omitted.
  • the base medium concentration region 181 is formed at a distance from the first wafer main surface 151 (first main surface 3) toward the second main surface 4, so it is preferable to use a channeling ion implantation process.
  • a high-concentration base region 182 is formed in the surface layer of the first main surface 3 within the wafer 150 (second semiconductor region 7 ( Figure 14B)).
  • the high-concentration base region 182 is the base of the high-concentration region 73.
  • the high base concentration region 182 is formed in a region directly above the formation position of the medium base concentration region 181, away from the first main surface 3 towards the second main surface 4.
  • n-type impurities are introduced into the second semiconductor region 7 by ion implantation.
  • the high base concentration region 182 is formed, extending in a layered manner in the horizontal direction along the first main surface 3.
  • the ion implantation method is as described above.
  • the medium base concentration region 181 is formed at a distance from the first wafer main surface 151 (first main surface 3) toward the second main surface 4, so it is preferable to use a channeling ion implantation process as the ion implantation method.
  • the high base concentration region 182 is formed so as to be stacked on top of the medium base concentration region 181.
  • the high-concentration base region 182 may be formed in the second semiconductor region 7 at a distance from the first major surface 3 toward the bottom of the second semiconductor region 7. Of course, the high-concentration base region 182 may also be exposed from the first major surface 3. Considering the offset of p-type impurities and n-type impurities in later processes, it is preferable that the high-concentration base region 182 be formed at a distance from the first major surface 3.
  • the portion of the second semiconductor region 7 excluding the surface layer is divided into the base region 71, the medium concentration region 72, and the high concentration region 73.
  • these processes divide the second semiconductor region 7 into a first layer 7p and a second layer 7q.
  • a base body region 183 is formed in the surface layer of the high-concentration base region 182 within the wafer 150 (second semiconductor region 7 (FIG. 14B)).
  • the base body region 183 is the base of the body region 90.
  • the base body region 183 is a region that has a higher p-type impurity concentration than the base body region 162 according to the first embodiment.
  • the base body region 183 In the process of forming the base body region 183, in the non-formation region (right diagram in Figure 14D) where the source region 11 ( Figure 12) is not formed in a plan view, the base body region 183 is formed so as to reach the first main surface 3. Therefore, after the process of forming the base body region 183, the base body region 183 is exposed to the first main surface 3.
  • the base body region 183 formation process in the non-formation region (left diagram in Figure 14D) where the source region 11 is not formed in a plan view, the base body region 183 is formed to a depth that does not reach the first main surface 3. Therefore, in this non-formation region, after the base body region 183 formation process, the surface of the base body region 183 is at a depth that is spaced apart from the first main surface 3.
  • base source regions 184 are formed in the surface layer portion of the first main surface 3.
  • a first mask 164 having a predetermined layout is placed on the first main surface 3.
  • n-type impurities are introduced into the second semiconductor region 7 (FIG. 14B) by ion implantation via the first mask 164.
  • base source regions 184 are formed in the surface layer portion of the first main surface 3 within the wafer 150.
  • the base source regions 184 are the bases of the multiple source regions 11.
  • n-type impurities are introduced into the surface layer portion of the first main surface 3 by ion implantation.
  • the first mask 164 is removed after this process.
  • the process of forming the base medium concentration region 181, the process of forming the base high concentration region 182, the process of forming the base body region 183, and the process of forming the base source region 184 may be performed in any order, and may be reversed as appropriate.
  • multiple mesas 21 and multiple trenches 16 are formed on the first main surface 3 (trench formation process).
  • a second mask 165 having a predetermined layout is formed on the first main surface 3.
  • unnecessary portions of the wafer 150 are removed by etching through the second mask 165.
  • the etching process may be either wet etching or dry etching, or both. This forms multiple mesas 21 and multiple trenches 16.
  • the base body region 183 and the base source region 184 are separated by the multiple trenches 16, and the body region 90 and source region 11 are formed.
  • the second mask 165 is removed after this process.
  • a first resist 168 is formed on the first main surface 3.
  • the first resist 168 is formed by application using a spin coater, spray coater, or the like.
  • the first resist 168 is, for example, a positive resist.
  • the first resist 168 may be exposed by a short-wavelength laser irradiation method using a first photomask 169.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the ultraviolet laser may include at least one of an ArF excimer laser, a KrF excimer laser, a XeCl excimer laser, a XeF excimer laser, and an F2 excimer laser.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • EUV extreme ultraviolet
  • the ion implantation method is preferably a random ion implantation method, and the p-type impurities are introduced into the wafer 150 at an implantation angle that is approximately perpendicular to the first main surface 3.
  • the ion implantation method is preferably a vertical ion implantation method, not an oblique ion implantation method. This process prevents the introduction of p-type impurities into the wafer 150 via the two side surfaces 19 of the trench 16.
  • the multiple electric field buffer layers 25 are formed so as to straddle the high concentration region 73 and the medium concentration region 72 vertically.
  • the high concentration region 73 and the medium concentration region 72 are included in the second layer 7q and the first layer 7p, respectively. Therefore, the multiple electric field buffer layers 25 are all formed so as to straddle the second layer 7q and the first layer 7p vertically. In other words, the multiple electric field buffer layers 25 straddle the boundary surface 7r in the vertical direction Z.
  • multiple high-concentration regions 28 are formed in regions along the bottom surfaces 20 of multiple trenches 16 within a predetermined number of electric field relaxation layers 25.
  • ion implantation is performed using a second resist mask 171 ( Figure 14J) having a predetermined pattern.
  • the second resist mask 171 has, for example, second openings 172 ( Figure 14J) that expose the regions where the high-concentration regions 28 are to be formed. The formation of the second openings 172 will now be described.
  • a second resist 173 is formed on the first main surface 3. Then, the second resist (resist) 173 is selectively exposed by photolithography through a second photomask (photomask) 174 (exposure process).
  • the second resist 173 is formed by application using a spin coater, spray coater, or the like.
  • the second resist 173 is, for example, a positive resist.
  • the second resist 173 is developed to form the second opening 172 shown in FIG. 14J. If the second resist 173 is a positive resist, the exposed portion of the second resist 173 is removed. This forms a second resist mask 171 having the second opening 172.
  • p-type impurities are then introduced into the trench 16 by ion implantation via the second resist mask 171.
  • the ion implantation may be either or both of channeling ion implantation and random ion implantation.
  • the ion implantation method is preferably a random ion implantation method, and the p-type impurities are introduced into the wafer 150 at an implantation angle that is approximately perpendicular to the first main surface 3.
  • the ion implantation method is preferably a vertical ion implantation method, not an oblique ion implantation method. This process suppresses the introduction of p-type impurities into the second semiconductor region 7 via the two side surfaces 19 of the trench 16.
  • a plurality of contact regions 27 are formed in the wafer 150 (second semiconductor region 7) in regions that align with the plurality of trenches 16.
  • a third mask (not shown) having a predetermined layout (a layout that selectively exposes a portion of the first main surface 3 and a portion of the plurality of trenches 16) is formed on the first main surface 3.
  • p-type impurities are introduced into the wafer 150 through the first main surface 3 and the plurality of trenches 16 by ion implantation using a third mask (not shown).
  • the ion implantation may be either or both of channeling ion implantation and random ion implantation. In this embodiment, the ion implantation is random ion implantation.
  • the random ion implantation method may be a vertical ion implantation method.
  • the p-type impurity is introduced into the wafer 150 at an implantation angle that is approximately perpendicular to the first major surface 3.
  • the random ion implantation method may be an oblique ion implantation method.
  • the p-type impurity is introduced into the wafer 150 at an implantation angle that is oblique to the first major surface 3.
  • the implantation angle may be greater than 0° and less than or equal to 10°.
  • the contact region 27 is formed in the second semiconductor region 7.
  • the third mask (not shown) is then removed.
  • a base insulating film 175 is formed on the first main surface 3.
  • the base insulating film 175 serves as the base for the multiple insulating films 17 and the main surface insulating film 45.
  • the base insulating film 175 is formed in the form of a film along the first main surface 3 and the wall surfaces of the multiple trenches 16.
  • the base insulating film 175 may be formed by either or both of a CVD method and an oxidation method (e.g., a thermal oxidation method).
  • a first base electrode film is formed on the base insulating film 175.
  • the first base electrode film serves as the base for the multiple buried electrodes 18.
  • the subsequent steps are the same as those shown in Figures 11L to 11P, so a description of these steps will be omitted.
  • the wafer 150 is cut along the intended cutting lines 156 to separate multiple semiconductor devices 1B.
  • the semiconductor device 1B is manufactured through the processes described above.
  • a short-wavelength laser e.g., an ultraviolet (UV) laser
  • the short-wavelength laser e.g., an ultraviolet laser
  • the short-wavelength laser must be irradiated with high precision at the desired position on the resist 168, 173 in the exposure process.
  • the mesa portion 21 were located in the first layer 7p, which has a relatively low absorption coefficient for short-wavelength laser light, there is a risk that the short-wavelength laser light irradiated toward the first main surface 3 would pass through the mesa portion 21 from the trench 16 and reach the resists 168, 173 in adjacent trenches 16. In other words, there is a risk that unintended areas of the positive resists 168, 173 would be exposed and removed in the subsequent development process.
  • the mesa portion 21 (as a whole) is disposed in the second layer 7q, which has a relatively high absorption coefficient for short-wavelength lasers. Therefore, in the exposure process shown in Figures 14G and 14I (particularly Figure 14I), the short-wavelength laser does not pass through the mesa portion 21 from within the trench 16 (see the dashed line in Figure 14I). This suppresses or prevents the short-wavelength laser from irradiating the second resist 173 in the adjacent trench 16. This allows the second opening 172 in the second resist mask 171 to be formed with high precision. Therefore, the device structure (transistor structure Tr) can be formed with high precision.
  • first layer 7p and second layer 7q included in the second semiconductor region 7 are made of 4H-SiC (hexagonal SiC single crystal, first semiconductor material), which has a high dielectric breakdown field strength. This enables a reduction in on-resistance.
  • FIGS. 15 and 16 are diagrams showing a main portion of a semiconductor device 1A according to a first modification of the first embodiment.
  • FIG. 15 shows a cross section taken at the same position as FIG. 8.
  • FIG. 16 shows a cross section taken at the same position as FIG. 9.
  • components equivalent to those in the semiconductor device 1A according to the first embodiment are given the same reference numerals, and detailed descriptions thereof will be omitted.
  • the semiconductor device 1A according to the first modification has a configuration in which the features of the semiconductor device 1B according to the second embodiment are added.
  • the first layer 7a and the second layer 7b have different impurity concentrations.
  • the first layer 7a is made of hexagonal SiC single crystal (first semiconductor material).
  • the first layer 7a is made of hexagonal SiC single crystal.
  • the second layer 7b is made of cubic SiC single crystal.
  • the n-type impurity concentration in the second layer 7b is higher than the p-type impurity concentration and n-type impurity concentration in the first layer 7a.
  • the p-type impurity concentration in the second layer 7b is higher than the p-type impurity concentration and n-type impurity concentration in the first layer 7a.
  • the second layer 7b has a higher impurity concentration than the first layer 7a.
  • the second intermediate concentration region 72b has a higher n-type impurity concentration than the first intermediate concentration region 72a.
  • the second intermediate concentration region 72b may have a peak n-type impurity concentration of 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 21 cm ⁇ 3 or less.
  • the n-type impurity concentration of the second intermediate concentration region 72b may be substantially constant in the thickness direction.
  • the n-type impurity concentration of the second intermediate concentration region 72b may have a concentration gradient that gradually increases and/or gradually decreases in the thickness direction (crystal growth direction) of the chip 2.
  • the second intermediate concentration region 72b may also be referred to as a high concentration region.
  • a p-type body region 90 is formed instead of the p-type body region 10.
  • the body region 90 has a p-type impurity concentration higher than the n-type impurity concentration of the first intermediate concentration region 72a.
  • the body region 90 may have a peak p-type impurity concentration of, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 1 ⁇ 10 19 cm ⁇ 3 or less.
  • FIGS. 17A and 17B are cross-sectional views showing a portion of the manufacturing method for semiconductor device 1A according to the first modified example.
  • FIGS. 17A and 17B show the steps corresponding to FIGS. 11G and 11I, respectively.
  • the exposure step of the manufacturing method for semiconductor device 1A according to the first modified example will be described below.
  • the first resist 168 is exposed to a short-wavelength laser using a first photomask 169.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • UV ultraviolet
  • EUV extreme ultraviolet
  • a second resist 173 is formed on the first main surface 3.
  • the second resist 173 is, for example, a positive resist. Then, the second resist 173 is selectively exposed by photolithography through a second photomask 174 (exposure process).
  • the second resist 173 is exposed to a short-wavelength laser using a second photomask 174.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • UV ultraviolet
  • EUV extreme ultraviolet
  • the entire mesa portion 21 is disposed in the second layer 7b, which has a relatively high absorption coefficient for short-wavelength lasers. Therefore, in the exposure process shown in Figures 17A and 17B (particularly Figure 17B), the short-wavelength laser does not pass through the mesa portion 21 from within the trench 16 (see the dashed line in Figure 17B). Therefore, as shown in Figure 17B, it is possible to suppress or prevent the short-wavelength laser from irradiating the second resist 173 in the adjacent trench 16. This allows the second opening 172 in the second resist mask 171 to be formed with high precision. Therefore, the device structure (transistor structure Tr) can be formed with high precision.
  • FIGS. 18 and 19 are diagrams showing a main portion of a semiconductor device 1A according to a second modified example of the first embodiment.
  • FIG. 18 shows a cross section taken at the same position as FIG. 8.
  • FIG. 19 shows a cross section taken at the same position as FIG. 9.
  • components equivalent to those in the semiconductor device 1A according to the first embodiment are given the same reference numerals, and detailed descriptions thereof will be omitted.
  • the semiconductor device 1A according to the second modification differs from the first embodiment in that the second layer 7b is formed only on the surface layer of each mesa portion 21, rather than on the entire mesa portion 21.
  • the mesa portion 21 has one top surface 22, two side surfaces 19, and a mesa interior 24.
  • the top surface 22 is part of the first main surface 3.
  • the side surfaces 19 of the mesa portion 21 are defined by the side surfaces 19 of the trench 16.
  • the mesa interior 24 is the portion of the mesa portion 21 that is covered (surrounded) by the one top surface 22 and the two side surfaces 19.
  • the upper edge of the mesa interior 24 is formed at a position spaced inward from the top surface 22.
  • the side edges of the mesa interior 24 are formed at positions spaced inward from the side surfaces 19.
  • the mesa interior 24 is formed in the first layer 7a, which is a low-absorption layer for ultraviolet light.
  • the first layer 7a is made of 4H-SiC and is a low-absorption layer for ultraviolet light.
  • the second semiconductor region 7 and the electric field relaxation layer 25 are also formed in the first layer 7a.
  • the surface portion of the mesa portion 21, including the side surface 19 and top surface 22 of the mesa portion 21, is disposed on the second layer 7b.
  • the second layer 7b is formed using 3C-SiC, and is a highly ultraviolet absorbing layer.
  • the n-type source region 11 spans the first layer 7a and the second layer 7b.
  • the n-type source region 11 may be located only in the second layer 7b.
  • the n-type contact region 27 spans the first layer 7a and the second layer 7b.
  • the p-type body region 10 also spans the first layer 7a and the second layer 7b.
  • FIGS. 20A and 20B are cross-sectional views showing a portion of a manufacturing method for semiconductor device 1A according to the second modification.
  • FIGS. 20A and 20B show the steps corresponding to FIGS. 11G and 11I, respectively.
  • a first resist (resist) 168 is formed on the first main surface 3.
  • the first resist 168 is, for example, a positive resist.
  • the first resist 168 is selectively exposed by photolithography through a first photomask (photomask) 169 (exposure process).
  • the first resist 168 is exposed to a short-wavelength laser using a first photomask 169.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • UV ultraviolet
  • EUV extreme ultraviolet
  • a second resist 173 is formed on the first main surface 3.
  • the second resist 173 is, for example, a positive resist. Thereafter, the second resist 173 is selectively exposed by photolithography through a second photomask 174 (exposure process).
  • the second resist 173 is exposed to a short-wavelength laser using a second photomask 174.
  • the short-wavelength laser may include an ultraviolet (UV) laser having a wavelength of 150 nm or more and 400 nm or less.
  • the short-wavelength laser may also include an extreme ultraviolet (EUV) laser having a wavelength of 13 nm or more and 14 nm or less.
  • UV ultraviolet
  • EUV extreme ultraviolet
  • the surface portion of the mesa portion 21 (top surface 22 and two side surfaces 19) is disposed on the second layer 7b, which has a relatively high absorption coefficient for short-wavelength laser light. Therefore, in the exposure process shown in Figures 20A and 20B (particularly Figure 20B), the short-wavelength laser light does not pass through the mesa portion 21 from within the trench 16 (see the dashed line in Figure 20B). Therefore, as shown in Figure 20B, irradiation of the short-wavelength laser light onto the second resist 173 in the adjacent trench 16 can be suppressed or prevented. This allows the second opening 172 in the second resist mask 171 to be formed with high precision. Therefore, the device structure (transistor structure Tr) can be formed with high precision.
  • the bottom surfaces 20 of the multiple trenches 16 are located on the first layer 7a.
  • the bottom surfaces 20 of the multiple trenches 16 may be located on the second layer 7b instead of the first layer 7a.
  • the second modified example shown in Figures 18 to 20B may be applied to the second embodiment.
  • the surface portion of each mesa portion 21 may be arranged on the second layer 7q, and the mesa interior 24 of each mesa portion 21 may be arranged on the first layer 7p.
  • the bottom surfaces 20 of the multiple trenches 16 may be arranged on the first layer 7p or the second layer 7b.
  • a wide bandgap semiconductor is a semiconductor having a bandgap larger than that of silicon.
  • Examples of single crystal wide bandgap semiconductors include silicon carbide (SiC), gallium nitride (GaN), diamond (C), and gallium oxide (Ga 2 O 3 ).
  • both the first layer 7a and the second layer 7b are made of wide bandgap semiconductors.
  • the first semiconductor material making up the first layer 7a has a higher bandgap than the second semiconductor material making up the second layer 7b.
  • the second semiconductor material constituting the second layer 7b may include a single crystal other than a wide bandgap semiconductor.
  • the second layer 7b may include a single crystal of silicon (Si, bandgap: 1.12 eV). In other words, the second semiconductor material may be silicon.
  • the second semiconductor material constituting the second layer 7b may be a narrow bandgap semiconductor material.
  • Narrow band gap semiconductor materials include cadmium mercury telluride (Hg1-xCdxTe, band gap: 1.5 eV), zinc mercury telluride (Hg1-xZnxTe, band gap: -0.15 eV to 2.25 eV), lead selenide (PbSe, band gap: 0.27 eV), lead(II) sulfide (PbS, band gap: 0.37 eV), lead telluride (PbTe, band gap: 0.32 eV), indium arsenide (InAs, band gap: 0.354 eV), indium antimonide (InSb, band gap: 0.17 eV), gallium antimonide (GaSb, band gap: 0.67 eV), cadmium arsenide (Cd 3 As 2 , band gap: 0.5 eV to 0.6 eV), and bismuth telluride
  • an n-type first semiconductor region 6 has been shown.
  • a p-type first semiconductor region 6 may also be employed.
  • an IGBT (Insulated Gate Bipolar Transistor) structure is formed instead of the MISFET structure.
  • the "source” of the MISFET structure is replaced with the "emitter” of the IGBT structure, and the "drain” of the MISFET structure is replaced with the "collector” of the IGBT structure.
  • the p-type first semiconductor region 6 may be a p-type region containing a trivalent element introduced into the surface layer of the second main surface 4 of the chip 2 by ion implantation.
  • semiconductor device in the following items may be replaced with “semiconductor device,” “wide bandgap semiconductor device,” “semiconductor switching device,” “semiconductor rectifier device,” “MISFET device,” “IGBT device,” “diode device,” etc. as necessary.
  • the semiconductor device (1A, 1B) includes a stacked structure of a first layer (7a, 7p) on the second main surface (4) side, the first layer (7a, 7p) being made of a first semiconductor material that is a wide bandgap semiconductor material, and a second layer (7b, 7q) on the first main surface (3) side, the second layer (7b, 7q) having a higher absorption coefficient than the first layer (7a, 7p).
  • the second layers (7b, 7q) on the first main surface (3) side have a higher absorption coefficient than the first layers (7a, 7p) on the second main surface (4) side. Therefore, during the exposure process, it is possible to suppress or prevent exposure light from passing through the surface layer of the first main surface (3) and irradiating the resist (168, 173) in other areas. This suppresses or prevents collapse of the opening pattern of the resist (168, 173). Therefore, the device structure (Tr) can be formed with high precision.
  • Appendix 1-2 The semiconductor device (1A, 1B) according to Appendix 1-1, wherein the second layer (7b, 7q) has a higher ultraviolet absorption coefficient than the first layer (7a, 7p).
  • This configuration suppresses or prevents ultraviolet (UV) light used for exposure during the exposure process from passing through the surface layer of the first main surface (3) and irradiating the resist (168, 173) in other areas. This makes it possible to more effectively improve the dimensional accuracy of the device structure (Tr).
  • UV ultraviolet
  • the second semiconductor material contained in the second layer (7b) has a narrower band gap than the first semiconductor material contained in the first layer (7a). Therefore, it is relatively easy to achieve a configuration in which the second layer (7b) absorbs exposure light more easily than the first layer (7a).
  • the first semiconductor material comprises a hexagonal SiC single crystal
  • cubic SiC single crystal has a narrower band gap than hexagonal SiC single crystal. Therefore, it is relatively easy to achieve a configuration in which the second layer (7b) absorbs exposure light more easily than the first layer (7a).
  • the hexagonal SiC single crystal comprises at least one of a 2H—SiC single crystal, a 4H—SiC single crystal, and a 6H—SiC single crystal;
  • the second layers (7b, 7q) have a higher impurity concentration than the first layers (7a, 7p). Therefore, the second layers (7b, 7q) absorb light more easily than the first layers (7a, 7p). Therefore, it is relatively easy to achieve a configuration in which the second layers (7b, 7q) absorb exposure light more easily than the first layers (7a, 7p).
  • the semiconductor device (1A, 1B) according to any one of Supplementary Notes 1-1 to 1-6 further includes a plurality of mesa portions (21) defined by a plurality of adjacent trenches (16), each of the mesa portions (21) having a top surface (22) and a side surface (19) disposed in the second layer (7b, 7q).
  • the top surface (22) and side surface (19) of the mesa portion are disposed on the second layer (7b, 7q). Therefore, during the exposure process, the light used for exposure does not pass from the trench (16) to the mesa portion (21). This suppresses or prevents light from irradiating the resist (168, 173) in adjacent trenches (16). Therefore, the device structure (Tr) can be formed with high precision.
  • the semiconductor region (7) includes a drift region (7) of a first conductivity type,
  • the drift region (72) further includes a second conductivity type electric field relaxation layer (25) formed in a region below the trench structure (15) along the bottom surface (20) of the trench,
  • the semiconductor device (1A, 1B) according to any one of Supplementary Notes 1-7 to 1-10, wherein the electric field relaxation layer (25) straddles the first layer (7a, 7p) and the second layer (7b, 7q).
  • the semiconductor region (7) includes a drift region (7) of a first conductivity type, The device structure (Tr) a body region (10) of a second conductivity type formed in a surface layer portion of the drift region (7); a first conductivity type source region (11) formed in a surface layer portion of the body region (10); a plurality of trench gate structures (11) each having a plurality of gate trenches (16) arranged in a stripe pattern and penetrating the source region (11) and the body region (10), a gate insulating film (17) formed on the inner surface of the plurality of gate trenches (16), and gate electrodes (18) embedded in the plurality of gate trenches (16) via the gate insulating film (17);
  • the semiconductor device (1A, 1B) according to any one of Supplementary Notes 1-7 to 1-13, wherein a plurality of the trench gate structures (11) are formed as a plurality of the trench structures (15).
  • [Appendix 1-16] Providing a wafer (150) of wide bandgap semiconductor material; a stacked structure forming step of forming a stacked structure in a surface layer portion of the main surface (3) of the wafer (150), in which a first layer (7a, 7p) made of a first semiconductor material that is a wide band gap semiconductor material and a second layer (7b, 7q) having an absorption coefficient higher than that of the first layer (7a, 7p) are stacked on the first layer (7a, 7p); and an exposure step of exposing a resist (168, 173) formed on the second layer (7b, 7q) through a photomask (169, 174) to form a resist mask (166, 171) on the second layer (7b, 7q).
  • a laminated structure is formed on the surface of the main surface (3) of the wafer (150) consisting of a first layer (7a, 7p) made of a wide bandgap semiconductor material and a second layer (7b, 7q) having a higher absorption coefficient than the first layer (7a, 7p). An exposure process is then performed on the first layer (7a, 7p).
  • the upper second layer (7b, 7q) has a higher absorption coefficient than the first layer (7a, 7p). Therefore, during the exposure process, the exposure light can be suppressed or prevented from passing through the surface layer of the first main surface (3) and irradiating the resist (168, 173) in other areas. This suppresses or prevents the opening pattern of the resist (168, 173) from collapsing.
  • the method for manufacturing the semiconductor device (1A) according to Appendix 1-16 further includes, after the stacked structure forming step and prior to the exposure step, a trench forming step of forming a plurality of trenches (16) in a stripe pattern, in which a plurality of mesa portions (21) are formed by being sandwiched between a plurality of adjacent trenches (16) so that their top surfaces (22) and side surfaces (19) are located on the second layer (7b, 7q).
  • the top surface (22) and side surface (19) of the mesa portion (21) are disposed on the second layer (7b, 7q). Therefore, during the exposure process, light does not pass from the trench (16) through the mesa portion (21). This suppresses or prevents light from being irradiated onto the resist (168, 173) in the adjacent trench (16). This suppresses or prevents the opening pattern of the resist (168, 173) from collapsing.
  • Appendix 1-18 The method for manufacturing a semiconductor device (1A) according to Appendix 1-16 or Appendix 1-17, wherein the stacked structure forming step includes a step of forming the second layer (7b) made of a second semiconductor material having a band gap narrower than that of the first semiconductor material on the first layer (7a).
  • the second semiconductor material contained in the second layer (7b) has a narrower band gap than the first semiconductor material contained in the first layer (7a). Therefore, it is relatively easy to achieve a configuration in which the second layer (7b) absorbs exposure light more easily than the first layer (7a).
  • Appendix 1-19 The method for manufacturing a semiconductor device (1A) according to Appendix 1-18, wherein the stacked structure forming step includes a step of forming the second layer (7b) including a 3C-SiC single crystal on the first layer (7a) including at least one of a 2H-SiC single crystal, a 4H-SiC single crystal, and a 6H-SiC single crystal.
  • Appendix 1-20 A method for manufacturing a semiconductor device (1A, 1B) according to any one of Appendices 1-16 to 1-19, wherein the second layer (7b, 7q) has a higher impurity concentration of the first conductivity type than the first layer (7a, 7p).
  • the second layers (7b, 7q) have a higher impurity concentration than the first layers (7a, 7p).
  • the second layers (7b, 7q) absorb light more easily than the first layers (7a, 7p). This makes it relatively easy to achieve a configuration in which the second layers (7b, 7q) absorb exposure light more easily than the first layers (7a, 7p).

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Abstract

半導体装置は、第１主面と、前記第１主面の反対側の第２主面とを有するチップと、前記チップ内において、前記第１主面の表層部に配置された半導体領域と、前記半導体領域の表層部に形成されたデバイス構造物とを含み、前記半導体領域が、前記第２主面側の第１層であってワイドバンドギャップ半導体材料である第１半導体材料からなる第１層と、前記第１主面側の第２層であって前記第１層よりも高い吸収係数を有する第２層との積層構造を含む。

Description

半導体装置および半導体装置の製造方法 関連出願
　本出願は、２０２４年７月１６日に日本国特許庁に提出された特願２０２４－１１３６６２号に対応しており、この出願の全開示はここに引用により組み込まれるものとする。
　本開示は、半導体装置およびその製造方法に関する。
　特許文献１は、ＳｉＣ半導体層を含む半導体装置を開示している。ＳｉＣ半導体層の主面には、トレンチが形成されている。
国際公開第２０２０／０３１９７１号
　［概要］
　本開示の一実施形態は、第１主面と、前記第１主面の反対側の第２主面とを有するチップと、前記チップ内において、前記第１主面の表層部に配置された半導体領域と、前記半導体領域の表層部に形成されたデバイス構造物とを含む、半導体装置を提供する。前記半導体領域が、前記第２主面側の第１層であってワイドバンドギャップ半導体材料である第１半導体材料からなる第１層と、前記第１主面側の第２層であって前記第１層よりも高い吸収係数を有する第２層との積層構造を含んでいてもよい。
　本開示の一実施形態は、ウエハ主面を有し、ワイドバンドギャップ半導体材料からなるウエハを準備する第１工程と、前記ウエハ主面の表層部に、ワイドバンドギャップ半導体材料である第１半導体材料からなる第１層と、前記第１層の上に、前記第１層よりも高い吸収係数を有する第２層とが積層された積層構造を形成する積層構造形成工程と、前記第２層の上に形成されたレジストを、フォトマスクを介して露光して、前記第２層の上にレジストマスクを形成する露光工程とを含む、半導体装置の製造方法を提供する。
図１は、本開示の第１実施形態に係る半導体装置を示す平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、チップのレイアウト例を示す平面図である。 図４は、チップのレイアウト例を示す斜視図である。 図５は、図３に示す第１主面の一要部を示す拡大平面図である。 図６は、図５に示すVI-VI線に沿う断面図である。 図７は、図５に示すVII-VII線に沿う断面図である。 図８は、図６の一点鎖線VIIIで囲まれた部分の拡大図である。 図９は、図７の一点鎖線IXで囲まれた部分の拡大図である。 図１０は、前記半導体装置の製造に使用されるウエハを示す概略図である。 図１１Ａは、前記半導体装置の製造方法を示す断面図である。 図１１Ｂは、図１１Ａの後の工程を示す断面図である。 図１１Ｃは、図１１Ｂの後の工程を示す断面図である。 図１１Ｄは、図１１Ｃの後の工程を示す断面図である。 図１１Ｅは、図１１Ｄの後の工程を示す断面図である。 図１１Ｆは、図１１Ｅの後の工程を示す断面図である。 図１１Ｇは、図１１Ｆの後の工程を示す断面図である。 図１１Ｈは、図１１Ｇの後の工程を示す断面図である。 図１１Ｉは、図１１Ｈの後の工程を示す断面図である。 図１１Ｊは、図１１Ｉの後の工程を示す断面図である。 図１１Ｋは、図１１Ｊの後の工程を示す断面図である。 図１１Ｌは、図１１Ｋの後の工程を示す断面図である。 図１１Ｍは、図１１Ｌの後の工程を示す断面図である。 図１１Ｎは、図１１Ｍの後の工程を示す断面図である。 図１１Ｏは、図１１Ｎの後の工程を示す断面図である。 図１１Ｐは、図１１Ｏの後の工程を示す断面図である。 図１２は、本開示の第２実施形態に係る半導体装置の一要部を示す図であり、図８に対応する断面図である。 図１３は、前記半導体装置の一要部を示す図であり、図９に対応する断面図である。 図１４Ａは、前記半導体装置の製造方法を示す断面図である。 図１４Ｂは、図１４Ａの後の工程を示す断面図である。 図１４Ｃは、図１４Ｂの後の工程を示す断面図である。 図１４Ｄは、図１４Ｃの後の工程を示す断面図である。 図１４Ｅは、図１４Ｄの後の工程を示す断面図である。 図１４Ｆは、図１４Ｅの後の工程を示す断面図である。 図１４Ｇは、図１４Ｆの後の工程を示す断面図である。 図１４Ｈは、図１４Ｇの後の工程を示す断面図である。 図１４Ｉは、図１４Ｈの後の工程を示す断面図である。 図１４Ｊは、図１４Ｉの後の工程を示す断面図である。 図１４Ｋは、図１４Ｊの後の工程を示す断面図である。 図１４Ｌは、図１４Ｋの後の工程を示す断面図である。 図１５は、第１実施形態の第１変形例に係る半導体装置の一要部を示す図であり、図８に対応する断面図である。 図１６は、前記半導体装置の一要部を示す図であり、図９に対応する断面図である。 図１７Ａは、前記半導体装置の製造方法の一部を示す断面図であり、図１１Ｇに対応する断面図である。 図１７Ｂは、前記半導体装置の製造方法の一部を示す断面図であり、図１１Ｉに対応する断面図である。 図１８は、第１実施形態の第２変形例に係る半導体装置の一要部を示す図であり、図８に対応する断面図である。 図１９は、前記半導体装置の一要部を示す図であり、図９に対応する断面図である。 図２０Ａは、前記半導体装置の製造方法の一部を示す断面図であり、図１１Ｇに対応する断面図である。 図２０Ｂは、前記半導体装置の製造方法の一部を示す断面図であり、図１１Ｉに対応する断面図である。
　［詳細な説明］
　次に、本開示の実施形態を、添付図面を参照して詳細に説明する。
　以下、添付図面を参照して、具体的な形態が詳細に説明される。添付図面は、いずれも模式図であり、厳密に図示されたものではなく、相対的な位置関係、縮尺、比率、角度等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　この明細書において「ほぼ（substantially）」の文言が使用される場合、この文言は、比較対象の数値（形態）と等しい数値（形態）を含む他、比較対象の数値（形態）を基準とする±１０％の範囲の数値誤差（形態誤差）も含む。以下の説明では「第１」、「第２」、「第３」等の文言が使用されるが、これらは説明順序を明確にするために各構造の名称に付された記号であり、各構造の名称を限定する趣旨で付されていない。
　以下の説明では、「ｐ型」または「ｎ型」を用いて半導体（不純物）の導電型が示されるが、「ｎ型」が「第１導電型」と称され、「ｐ型」が「第２導電型」と称されてもよい。「ｐ型」が「第１導電型」と称され、「ｎ型」が「第２導電型」と称されてもよい。「ｐ型」は３価元素に起因する導電型であり、「ｎ型」は５価元素に起因する導電型である。３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種である。５価元素は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種である。
　図１は、本開示の第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、図１に示すII-II線に沿う断面図である。図３は、チップ２のレイアウト例を示す平面図である。図４は、チップ２のレイアウト例を示す斜視図である。
　図１～図４を参照して、半導体装置１Ａは、デバイス構造物の一例としての絶縁ゲート型のトランジスタ構造Ｔｒを有する半導体スイッチング装置である。トランジスタ構造Ｔｒは、トレンチゲート型の縦型構造を有している。
　半導体装置１Ａは、六面体形状（具体的には直方体形状）に形成されたチップ２を含む。チップ２は、この形態（this embodiment）では、ワイドバンドギャップ半導体の単結晶を含む。つまり、半導体装置１Ａは、「ワイドバンドギャップ半導体装置」である。チップ２は、「半導体チップ」、「ワイドバンドギャップ半導体チップ」等と称されてもよい。
　ワイドバンドギャップ半導体は、Ｓｉ（シリコン）のバンドギャップを超えるバンドギャップを有する半導体である。ＧａＮ（窒化ガリウム）、ＳｉＣ（炭化シリコン）、Ｃ（ダイヤモンド）、Ｇａ２Ｏ３（酸化ガリウム）等が、ワイドバンドギャップ半導体として例示される。チップ２は、この形態では、ＳｉＣ単結晶を含む「ＳｉＣチップ」である。つまり、半導体装置１Ａは、「ＳｉＣ半導体装置」である。
　チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４に接続された第１～第４側面５Ａ～５Ｄを有している。第１主面３および第２主面４は、鉛直方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。鉛直方向Ｚは、チップ２の厚さ方向でもある。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１主面３に沿って第１方向Ｘに交差する第２方向Ｙに対向している。具体的には、第２方向Ｙは、第１方向Ｘに直交している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、第２主面４の表層部に形成されたｎ型の第１半導体領域６を含む。第１半導体領域６には、第１電位（高電位）としてのドレイン電位が付与される。第１半導体領域６は、「ベース領域（層）」、「半導体領域（層）」、「ドレイン領域（層）」等と称されてもよい。
　第１半導体領域６は、第２主面４に沿って層状に延び、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、ｎ型（第１導電型）の半導体層からなる。具体的には、第１半導体領域６は、ＳｉＣ単結晶（半導体単結晶）を含む基板（ＳｉＣ基板）からなり、第２主面４および第１～第４側面５Ａ～５Ｄを形成している。第１半導体領域６（基板）は、所定のオフ方向およびオフ角を有している。
　第１半導体領域６は、１０μｍ以上５００μｍ以下の厚さＴ１（図４）を有していてもよい。第１半導体領域６の厚さＴ１は、１０μｍ以上５０μｍ以下、５０μｍ以上１００μｍ以下、１００μｍ以上１５０μｍ以下、１５０μｍ以上２００μｍ以下、２００μｍ以上３００μｍ以下、３００μｍ以上４００μｍ以下、および、４００μｍ以上５００μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第１半導体領域６（ＳｉＣ基板）は、六方晶のＳｉＣ単結晶を含む。六方晶のＳｉＣ単結晶は、２Ｈ（Hexagonal）－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、六方晶のＳｉＣ単結晶が４Ｈ－ＳｉＣ単結晶を含む。六方晶のＳｉＣ単結晶が、他のポリタイプを含んでいてもよい。
　第２主面４は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第２主面４はＳｉＣ単結晶のカーボン面（（０００ー１）面）によって形成されていることが好ましい。
　半導体装置１Ａは、第１主面３の表層部に形成されたｎ型の第２半導体領域（半導体領域）７を含む。第２半導体領域（半導体領域、ドリフト領域）７は、「半導体領域（層）」、「ドリフト領域（層）」等と称されてもよい。第２半導体領域７は、第１半導体領域６のｎ型不純物濃度未満のｎ型不純物濃度を有している。第２半導体領域７は、断面視において第１半導体領域６に対して第１主面３側の領域に形成され、第１半導体領域６に電気的に接続されている。
　第２半導体領域７は、第１主面３に沿って層状に延び、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、この形態では、ｎ型の半導体層からなる。第２半導体領域７は、ＳｉＣ単結晶（半導体単結晶）を含むエピタキシャル層（ＳｉＣエピタキシャル層）からなる。第２半導体領域７は、第１主面３および第１～第４側面５Ａ～５Ｄを形成している。
　図２および図４を参照して、第２半導体領域７は、第１半導体領域６の厚さＴ１未満の厚さＴ２（図４）を有していることが好ましい。第２半導体領域７の厚さＴ２は、第１半導体領域６の厚さＴ１（図４）よりも大きくてもよい。
　第２半導体領域７の厚さＴ２は、５μｍ以上１５μｍ以下であってもよい。第２半導体領域７の厚さＴ２は、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、および、１２．５μｍ以上１５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　図２および図４を参照して、第２半導体領域７は、第２主面４側の第１層７ａと、第１主面３側の第２層７ｂとの積層構造を含む。積層構造は、２層構造であってもよい。第１層７ａおよび第２層７ｂは、互いに異なる結晶構造を有している。第１層７ａと第２層７ｂとの間の境界面７ｃは、第１主面３に平行な平坦面である。
　第１層７ａは、第２主面４側に第１主面３から離れた位置において、第１主面３に沿って層状に延びている。第１層７ａは、第２半導体領域７の第２主面４側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。第１層７ａは、第２半導体領域７における第１半導体領域６との境界層を形成している。
　第１層７ａは、第１厚さＴ１１（図４）を有している。第１厚さＴ１１は、５μｍ以上１５μｍ以下であってもよい。第１厚さＴ１１は、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、１０μｍ以上１２．５μｍ以下、および、１２．５μｍ以上１５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第１層７ａは、六方晶のＳｉＣ単結晶（第１半導体材料）からなる。六方晶のＳｉＣ単結晶は、２Ｈ－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、六方晶のＳｉＣ単結晶が４Ｈ－ＳｉＣ単結晶を含む。六方晶のＳｉＣ単結晶が、他のポリタイプを含んでいてもよい。第１層７ａは、「第１領域」、「六方晶層」、「六方晶領域」、「４Ｈ－ＳｉＣ層」、「４Ｈ－ＳｉＣ領域」等と称されてもよい。
　六方晶のＳｉＣ単結晶は、比較的大きなバンドギャップを有している。２Ｈ－ＳｉＣが有するバンドギャップ（エネルギーバンドギャップ）は、３．３３（ｅＶ）である。４Ｈ－ＳｉＣが有するバンドギャップは、３．２６（ｅＶ）である。６Ｈ－ＳｉＣが有するバンドギャップは、３．０２（ｅＶ）である。
　第１層７ａの上面（境界面７ｃ（図２））は、ＳｉＣ単結晶のｃ面によって形成されていることが好ましい。この場合、第１主面３はＳｉＣ単結晶のシリコン面（（０００１）面）によって形成されていてもよい。
　図２および図４を参照して、第２層７ｂは、第１主面３に沿って層状に延びている。第２層７ｂの上面は、第１主面３である。第２層７ｂは、第１主面３側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。第１主面３は、ＳｉＣ単結晶の（１１１）面によって形成されていてもよい。
　第２層７ｂは、第２厚さＴ１２（図４）を有している。第２厚さＴ１２は、第１厚さＴ１１未満である（Ｔ１２＜Ｔ１１）。第２厚さＴ１２は、第２厚さＴ１２は、０．５μｍ以上１２μｍ以下であることが好ましい。第２厚さＴ１２は、０．５μｍ以上１μｍ以下、１μｍ以上２．５μｍ以下、２．５μｍ以上５μｍ以下、５μｍ以上７．５μｍ以下、７．５μｍ以上１０μｍ以下、および、１０μｍ以上１２μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第１厚さＴ１１に対する第２厚さＴ１２の比（Ｔ１２／Ｔ１１）は、０．０５以上０．８以下であってもよい。比（Ｔ１２／Ｔ１１）は、０．０５以上０．１以下、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、および、０．７以上０．８以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第２層７ｂの第２厚さＴ１２は、第１層７ａの第１厚さＴ１１と同じであってもよいし、第１厚さＴ１１よりも大きくてもよい。
　第２層７ｂは、立方晶のＳｉＣ単結晶（第２半導体材料）からなる。立方晶のＳｉＣ単結晶は、３Ｃ（cubic）－ＳｉＣ単結晶を含む。第２層７ｂは、「第２領域」、「立方晶層」、「立方晶領域」、「３Ｃ－ＳｉＣ層」、「３Ｃ－ＳｉＣ領域」等と称されてもよい。
　立方晶のＳｉＣ単結晶（３Ｃ－ＳｉＣ）の有するバンドギャップ（エネルギーバンドギャップ）は、２．２３（ｅＶ）である。すなわち、立方晶のＳｉＣ単結晶（３Ｃ－ＳｉＣ）は、六方晶のＳｉＣ単結晶（２Ｈ－ＳｉＣ、４Ｈ－ＳｉＣ、６Ｈ－ＳｉＣ等）よりも狭いバンドギャップを有している。
　第１層７ａおよび第２層７ｂは、露光工程（図１１Ｇ、図１１Ｉ等）に用いられるレーザ光の吸収係数（吸光係数）が互いに異なっている。第１層７ａは、レーザ光の吸吸係数が比較的低い低吸収層である。第１層７ａを構成する六方晶のＳｉＣ単結晶が比較的大きなバンドギャップを有しているので、第１層７ａは、レーザ光の吸収係数が比較的低い。
　第２層７ｂは、レーザ光の吸吸係数が比較的高い高吸収層である。第２層７ｂを構成する立方晶のＳｉＣ単結晶が比較的小さなバンドギャップを有しているので、第２層７ｂは、レーザ光の吸収係数が比較的高い。
　このレーザ光は、短波長レーザを含む。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザおよびＦ２エキシマレーザうちの少なくとも１種を含んでいてもよい。
　ＡｒＦエキシマレーザは、１８８ｎｍ以上１９８ｎｍ以下（より具体的には１９３ｎｍ）の波長を有している。ＫｒＦエキシマレーザは、２４３ｎｍ以上２５３ｎｍ以下（より具体的には２４８ｎｍ）の波長を有している。
　ＸｅＣｌエキシマレーザは、３０３ｎｍ以上３１３ｎｍ以下（より具体的には３０８ｎｍ）の波長を有している。ＸｅＦエキシマレーザは、３４６ｎｍ以上３５６ｎｍ以下（より具体的には３５１ｎｍ）の波長を有している。
　Ｆ２エキシマレーザは、１５２ｎｍ以上１６２ｎｍ以下（より具体的には１５７ｎｍ）の波長を有している。極端紫外線（ＥＵＶ）は、１３ｎｍ以上１４ｎｍ以下（より具体的には１３．５ｎｍ）の波長を有している。
　また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　図１～図４を参照して、半導体装置１Ａは、チップ２に設定された活性領域８を含む。活性領域８は、デバイス構造物（トランジスタ構造Ｔｒ）を含み、出力電流（ドレイン電流）が生成される領域である。活性領域８は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けてチップ２の内方部に設定されている。
　活性領域８は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）に設定されている。第１主面３の平面積に対する活性領域８の平面積の比（面積比）は、０．５以上０．９５以下であってもよい。面積比は、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下、および、０．９以上０．９５以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、チップ２において活性領域８外に設定された外周領域９を含む。外周領域９は、デバイス構造物（トランジスタ構造Ｔｒ）を含まない領域である。外周領域９は、チップ２の周縁部に設定されている。つまり、外周領域９は、平面視においてチップ２の周縁および活性領域８の間の領域に設けられている。外周領域９は、平面視において活性領域８に沿って帯状に延び、活性領域８を取り囲む多角環状（この形態では四角環状）に設定されている。
　半導体装置１Ａは、活性領域８に形成されたトレンチ型（トレンチ電極型）の複数のゲート構造（トレンチ構造）１５を含む。ゲート構造１５は、「トレンチ構造」、「トレンチゲート構造」等と称されてもよい。
　複数のゲート構造１５は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて第１主面３の内方部に形成され、外周領域９には形成されていない。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに帯状にそれぞれ延びている。複数のゲート構造１５は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数のゲート構造１５は、第２半導体領域７のうち第２層７ｂに形成されている。ゲート構造１５は、第１層７ａには形成されていない。ゲート構造１５は、第１層７ａから第１主面３側に離れて形成されている。
　半導体装置１Ａは、外周領域９に形成されたｐ型のアウターウェル領域４０を含む。アウターウェル領域４０には、ソース電位が付与される。アウターウェル領域４０は、第２半導体領域７（たとえば後述するベース領域７１）のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。
　アウターウェル領域４０は、第１アウターウェル領域４２と、複数の第２アウターウェル領域４３とを含む。第１アウターウェル領域４２および複数の第２アウターウェル領域４３は、それぞれ、「終端領域」および「フィールド領域」と称されてもよい。また、第１アウターウェル領域４２および複数の第２アウターウェル領域４３を総称して「アウターウェル領域」と称してもよい。第１アウターウェル領域４２は、「終端ウェル領域」、「ＪＴＥ領域（Junction Termination Extension region）」等と称されてもよい。第２アウターウェル領域４３は、「ガード領域」、「フィールドリミット領域」等と称されてもよい。
　図３および図４を参照して、第１アウターウェル領域４２は、太い実線と太い破線とで区画された四角環状の領域である。第１アウターウェル領域４２は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有している。第１アウターウェル領域４２は、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成され、複数のゲート構造１５を取り囲んでいる。
　第１アウターウェル領域４２は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい。第１アウターウェル領域４２は、この形態では、外周領域９に形成され、活性領域８を取り囲んでいる。第１アウターウェル領域４２には、ソース電位が付与される。
　第１アウターウェル領域４２は、逆バイアス電圧の印加時において第２半導体領域７に空乏層を拡げる。第１アウターウェル領域４２を起点とする空乏層は、水平方向および厚さ方向に拡がり、活性領域８と外周領域９との間の境界部の近傍における電界を緩和する。
　図２を参照して、第１アウターウェル領域４２は、第２半導体領域７の第１層７ａおよび第２層７ｂに跨っている。第１アウターウェル領域４２は、第１層７ａに形成された下領域４２ａと、第２層７ｂに形成された上領域４２ｂとを含む。第１アウターウェル領域４２は、第２層７ｂの深さ方向の全域に形成されている。上領域４２ｂが、第２層７ｂに形成されて、第１層７ａに形成されていなくてもよい。つまり、下領域４２ａを省略してもよい。
　図３および図４を参照して、複数の第２アウターウェル領域４３は、それぞれ、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有している。各第２アウターウェル領域４３は、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状（この形態では四角環状）に形成され、第１アウターウェル領域４２を取り囲んでいる。
　複数の第２アウターウェル領域４３は、それぞれ、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい。複数の第２アウターウェル領域４３は、この形態では、外周領域９において、第１アウターウェル領域４２から外側に間隔を空けて配置されている。
　第２アウターウェル領域４３の個数は任意である。第２アウターウェル領域４３の個数は、１個以上１５個以下であってもよい。第２アウターウェル領域４３の個数は、１個、２個、３個、４個、５個、６個、７個、８個、９個、１０個、１１個、１２個、１３個、１４個または１５個であってもよい。第２アウターウェル領域４３の個数は、典型的には１個以上１０個以下である。半導体装置１Ａは、この形態では、一例として４個の第２アウターウェル領域４３を含む。
　第２アウターウェル領域４３は、電気的に浮遊状態に形成されている。第２アウターウェル領域４３には、ソース電位が付与されてもよい。
　複数の第２アウターウェル領域４３は、逆バイアス電圧の印加時において第２半導体領域７に空乏層を拡げる。複数の第２アウターウェル領域４３を起点とする空乏層は、水平方向および厚さ方向に拡がり、第１アウターウェル領域４２を起点とする空乏層と一体化する。複数の第２アウターウェル領域４３は、第１アウターウェル領域４２を起点とする空乏層を第１主面３の周縁に向けて拡張させ、第１主面３の周縁部（外周領域９）における電界を緩和する。
　図２を参照して、第２アウターウェル領域４３は、第２半導体領域７の第１層７ａおよび第２層７ｂに跨っている。第２アウターウェル領域４３は、第１層７ａに形成された下領域４３ａと、第２層７ｂに形成された上領域４３ｂとを含む。上領域４３ｂは、第２層７ｂの深さ方向の全域に形成されている。第２アウターウェル領域４３が、第２層７ｂに形成されて、第１層７ａに形成されていなくてもよい。つまり、下領域４３ａを省略してもよい。
　図２を参照して、半導体装置１Ａは、第１主面３上に形成された絶縁性の層間膜４７を含む。層間膜４７は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜４７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間膜４７は、酸化シリコン膜を含むことが好ましい。
　図１および図２を参照して、半導体装置１Ａは、第１主面３の上に配置されたソース電極５１を含む。ソース電極５１は、外部からソース電位が付与される端子電極である。ソース電極５１は、「ソースパッド電極」、「第１パッド電極」、「第１主面電極」、「第１端子電極」等と称されてもよい。ソース電極５１は、層間膜４７のうち活性領域８を被覆する部分の上に配置されている。
　ソース電極５１は、この形態では、第１パッド部５１ａ、第２パッド部５１ｂおよび第３パッド部５１ｃを有している。第１パッド部５１ａは、比較的大きい平面積を有し、ソース電極５１の本体を構成している。第１パッド部５１ａは、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）を有し、第１主面３の中央部に対して第４側面５Ｄ側に偏在されている。
　第２パッド部５１ｂは、第１パッド部５１ａの平面積未満の平面積を有し、第１パッド部５１ａの第２方向Ｙの一端部（第１側面５Ａ側の端部）から第３側面５Ｃに向けて帯状（四角形状）に引き出されている。第３パッド部５１ｃは、第１パッド部５１ａの平面積未満の平面積を有し、第１パッド部５１ａの第２方向Ｙの他端部（第２側面５Ｂ側の端部）から第３側面５Ｃに向けて帯状（四角形状）に引き出され、第２方向Ｙに第２パッド部５１ｂに対向している。
　第３パッド部５１ｃの平面積は、第２パッド部５１ｂの平面積とほぼ等しくてもよい。第３パッド部５１ｃの平面積は、第２パッド部５１ｂの平面積よりも大きくてもよいし、第２パッド部５１ｂの平面積未満であってもよい。第２パッド部５１ｂおよび第３パッド部５１ｃのいずれか一方または両方は、電流モニタ用の端子部として使用されてもよい。
　ソース電極５１は、必ずしも第２パッド部５１ｂおよび第３パッド部５１ｃの両方を同時に有している必要はない。ソース電極５１は、第２パッド部５１ｂおよび第３パッド部５１ｃのうちのいずれ一方のみを有していてもよい。ソース電極５１は、第１パッド部５１ａのみからなり、第２パッド部５１ｂおよび第３パッド部５１ｃの両方を有していなくてもよい。
　図１および図２を参照して、半導体装置１Ａは、層間膜４７の上でソース電極５１の周囲に配置されたソース配線５６を含む。ソース配線５６には、ソース電極５１に付与される電位（ソース電位）と同じ電位（ソース電位）が付与される。ソース配線５６は、「終端電極（配線）」、「配線」、「第１配線」、「フィンガー電極」、「ソースフィンガー」等と称されてもよい。
　ソース配線５６は、ソース電極５１の電極幅未満の配線幅を有し、層間膜４７の上に選択的に引き回されている。ソース配線５６は、この形態では、ソース電極５１（第１パッド部５１ａ）から第４側面５Ｄ側に引き出されている。ソース配線５６は、活性領域８から外周領域９に引き出されている。
　ソース配線５６は、第１主面３の周縁（活性領域８の周縁）に沿って帯状に延びている。ソース配線５６は、この形態では、平面視においてチップ２の周縁に平行な４辺を有する多角環状（この形態では四角環状）を有し、第１主面３の内方部（活性領域８）を取り囲んでいる。ソース配線５６は、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を円弧状（好ましくは四分円弧状）に接続するエッジ部を有していてもよい。ソース配線５６は、有端状または無端状であってもよい。
　図１および図２を参照して、半導体装置１Ａは、第１主面３の上に配置されたゲート電極５７を含む。ゲート電極５７は、外部からゲート電位が付与される端子電極である。ゲート電極５７は、「第２パッド電極」、「第２主面電極」、「第２端子電極」等と称されてもよい。
　ゲート電極５７は、ソース電極５１から間隔を空けて層間膜４７のうち活性領域８を被覆する部分の上に配置されている。ゲート電極５７は、この形態では、第１パッド部５１ａに対して第３側面５Ｃ側の領域に配置され、第１方向Ｘに第１パッド部５１ａに対向している。ゲート電極５７は、第２パッド部５１ｂおよび第３パッド部５１ｃの間の領域に介在され、第２方向Ｙに第２パッド部５１ｂおよび第３パッド部５１ｃの両方に対向している。
　ゲート電極５７は、平面視においてチップ２の周縁に平行な４辺を有する多角形状（この形態では四角形状）を有している。ゲート電極５７は、ソース電極５１の平面積未満の平面積を有している。ゲート電極５７は、第１パッド部５１ａの平面積未満を有している。ゲート電極５７は、第２パッド部５１ｂ（第３パッド部５１ｃ）の平面積未満の平面積を有していてもよい。
　図１および図２を参照して、半導体装置１Ａは、ゲート電極５７から第１主面３の上に引き出されたゲート配線５８を含む。ゲート配線５８は、「配線」、「第２配線」、「フィンガー電極」、「ゲートフィンガー」等と称されてもよい。ゲート配線５８は、ゲート電極５７に付与されたゲート電位を他の領域に伝達する。
　ゲート配線５８は、ゲート電極５７から層間膜４７のうち活性領域８を被覆する部分の上に引き出され、ソース電極５１およびソース配線５６のそれぞれから間隔を空けて、ソース電極５１およびソース配線５６の間の領域に引き回されている。
　ゲート配線５８は、平面視において第１方向Ｘに帯状に延びる部分および第２方向Ｙに帯状に延びる部分を有し、複数のゲート構造１５の端部（この形態では両端部）に交差（具体的に直交）している。ゲート配線５８は、この形態では、第１主面３の周縁に平行な４辺を有する有端帯状に形成され、ソース電極５１を取り囲んでいる。
　図２を参照して、半導体装置１Ａは、第２主面４を被覆するドレイン電極５９を含む。ドレイン電極５９は、外部からドレイン電位が付与される端子電極である。ドレイン電極５９は、「第３パッド電極」、「第３主面電極」、「第３端子電極」等と称されてもよい。
　ドレイン電極５９は、第１半導体領域６に電気的に接続されている。ドレイン電極５９は、第２主面４の周縁（第１～第４側面５Ａ～５Ｄ）に連なるように第２主面４の全域を被覆していてもよい。ドレイン電極５９は、第２主面４の周縁部を露出させるように第２主面４を部分的に被覆していてもよい。
　ソース電極５１およびドレイン電極５９の間（第１主面３および第２主面４の間）に印加可能なブレークダウン電圧は、５００Ｖ以上３０００Ｖ以下であってもよい。ブレークダウン電圧は、５００Ｖ以上７５０Ｖ以下、７５０Ｖ以上１０００Ｖ以下、１０００Ｖ以上１２５０Ｖ以下、１２５０Ｖ以上１５００Ｖ以下、１５００Ｖ以上１７５０Ｖ以下、および、１７５０Ｖ以上２０００Ｖ以下、２０００Ｖ以上２２５０Ｖ以下、２２５０Ｖ以上２５００Ｖ以下、２５００Ｖ以上２７５０Ｖ以下、および、２７５０Ｖ以上３０００Ｖ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　図５は、図３に示す第１主面３の一要部を示す拡大平面図である。図６は、図５に示すVI-VI線に沿う断面図である。図７は、図５に示すVII-VII線に沿う断面図である。図８は、図６の一点鎖線VIIIで囲まれた部分の拡大図である。図９は、図７の一点鎖線IXで囲まれた部分の拡大図である。図５～図９を参照して、半導体装置１Ａの活性領域８（第１主面３の内方部）に形成されたトランジスタ構造Ｔｒの構成が説明される。
　図６～図９を参照して、半導体装置１Ａは、活性領域８において第１主面３の表層部に形成されたｐ型のボディ領域１０を含む。ボディ領域１０は、第２半導体領域７のうち第２層７ｂに形成されている。すなわち、ボディ領域１０は、立方晶の３Ｃ（cubic）－ＳｉＣ単結晶（ＳｉＣ単結晶）からなる。
　ボディ領域１０は、「不純物領域」、「チャネル領域」等と称されてもよい。ボディ領域１０には、ソース電位が付与されてもよい。ソース電位は、回路動作の基準となる基準電位であってもよい。基準電位は、グランド電位であってもよい。ボディ領域１０は、第２半導体領域７（たとえば後述するベース領域７１）のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。ボディ領域１０は、たとえば、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　ボディ領域１０は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて第１主面３の内方部に形成されている。ボディ領域１０は、この形態では、活性領域８の全域に形成されている。ボディ領域１０は、第２半導体領域７の表層部に形成され、第１主面３に沿って層状に延びている。ボディ領域１０は、外周領域９に形成されていなくてもよい。
　ボディ領域１０は、第２半導体領域７の底部（第１半導体領域６）から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。ボディ領域１０は、第２半導体領域７の中間部の深さ位置から第１主面３側に間隔を空けて形成されている。
　ボディ領域１０は、断面視において第２半導体領域７に対して第１主面３側の領域に形成され、第２半導体領域７に電気的に接続されている。ボディ領域１０は、第２半導体領域７とｐｎ接合部（ボディダイオード）を形成している。ボディ領域１０は、逆バイアス電圧の印加時において第２半導体領域７に空乏層を拡げる。ボディ領域１０を起点とする空乏層は、第２半導体領域７内において水平方向および厚さ方向に拡がる。
　図６～図９を参照して、半導体装置１Ａは、活性領域８において第１主面３の表層部に形成されたｎ型のソース領域１１を含む。ソース領域１１には、ソース電位が付与される。ソース領域１１は、第２半導体領域７の後述する中濃度領域７２および高濃度領域７３よりも高いｎ型不純物濃度を有している。ソース領域１１のｎ型不純物濃度は、ボディ領域１０のｐ型不純物濃度よりも高い。
　ソース領域１１は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて第１主面３の内方部に形成され、外周領域９には形成されていない。ソース領域１１は、ボディ領域１０の周縁から内方に間隔を空けて形成されていてもよい。ソース領域１１は、ボディ領域１０の表層部に形成され、第１主面３に沿って層状に延びている。
　ソース領域１１は、第２半導体領域７のうち第２層７ｂに形成されている。すなわち、ソース領域１１は、立方晶の３Ｃ（cubic）－ＳｉＣ単結晶（ＳｉＣ単結晶）からなる。
　ソース領域１１は、ボディ領域１０の底部から第１主面３側に間隔を空けて形成され、ボディ領域１０の一部を挟んで第２半導体領域７に対向している。ソース領域１１は、断面視においてボディ領域１０に対して第１主面３側の領域に形成され、ボディ領域１０に電気的に接続されている。
　複数のゲート構造１５は、第１主面３の周縁（第１～第４側面５Ａ～５Ｄ）から間隔を空けて第１主面３の内方部に形成され、外周領域９には形成されていない。複数のゲート構造１５は、平面視において第１方向Ｘに間隔を空けて配列され、第２方向Ｙに帯状にそれぞれ延びている。複数のゲート構造１５は、平面視において第２方向Ｙに延びるストライプ状に配列されている。
　複数のゲート構造１５の延在方向はＳｉＣ単結晶のオフ方向に一致している。第２方向Ｙに関して、複数のゲート構造１５の両端部は、ボディ領域１０の周縁部およびソース領域１１の周縁部の間の領域に位置されていてもよい。複数のゲート構造１５は、平面視において第２方向Ｙに間隔を空けて配列され、第１方向Ｘに帯状にそれぞれ延びていてもよい。
　複数のゲート構造１５は、第２半導体領域７に至るようにボディ領域１０およびソース領域１１を貫通している。複数のゲート構造１５は、第２半導体領域７の底部の深さ位置から第１主面３側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。
　複数のゲート構造１５は、第２半導体領域７の中間部の深さ位置から第１主面３側に間隔を空けて形成されていてもよいし、第２半導体領域７の中間部の深さ位置に対して第２半導体領域７の底部側に位置されていてもよい。複数のゲート構造１５は、第１主面３に対してほぼ垂直に形成されている。複数のゲート構造１５は、第２半導体領域７の底部に向かう先細り形状に形成されていてもよい。
　鉛直線を基準とするゲート構造１５の側壁（長辺）の傾斜角度（絶対値）は、８５°以上９５°以下であってもよい。傾斜角度は、８５°以上８７．５°以下、８７．５°以上９０°以下、９０°以上９２．５°以下、および、９２．５°以上９５°以下のうちの少なくとも１つの範囲に属する値を有していてもよい。傾斜角度は、８７°以上９３°以下であることが好ましい。
　ゲート構造１５は、０．１μｍ以上２μｍ以下の幅を有していてもよい。ゲート構造１５の幅は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　ゲート構造１５は、０．１μｍ以上３μｍ以下の深さを有していてもよい。ゲート構造１５の深さは、第１主面３を基準としたときの深さである。ゲート構造１５の深さは、０．１μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、および、２．５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。ゲート構造１５の深さは、０．５μｍ以上１．５μｍ以下であることが好ましい。
　ゲート構造１５は、１以上３以下のアスペクト比を有していてもよい。ゲート構造１５のアスペクト比は、ゲート構造１５の幅に対するゲート構造１５の深さの比である。アスペクト比は、１以上１．２５以下、１．２５以上１．５以下、１．５以上１．７５以下、１．７５以上２以下、２以上２．２５以下、２．２５以上２．５以下、２．５以上２．７５以下、および、２．７５以上３以下のうちの少なくとも１つの範囲に属する値を有していてもよい。アスペクト比は、１．５以上２．５以下であることが好ましい。
　以下、図６～図９を参照して、１つのゲート構造１５について説明する。ゲート構造１５は、トレンチ１６、絶縁膜１７および埋設電極１８をそれぞれ含む。トレンチ１６は、第１主面３に形成され、ゲート構造１５の壁面（側壁および底壁）を区画している。トレンチ１６は、「素子トレンチ」、「ゲートトレンチ」等と称されてもよい。絶縁膜１７は、「トレンチ絶縁膜」、「素子絶縁膜」、「ゲート絶縁膜」等と称されてもよい。埋設電極１８は、「埋設電極」、「ゲート電極」等と称されてもよい。
　図８および図９を参照して、トレンチ１６は、第１主面３から第２半導体領域７内に向かって延びるように、第１主面３に形成されている。トレンチ１６は、ゲート構造１５の内面を区画している。トレンチ１６は、一対の側面１９および底面２０を有している。トレンチ１６の底面２０は、第１主面３に沿って平坦に延びる部分を有していることが好ましい。トレンチ１６の側面１９の全体が第２層７ｂに配置されている。トレンチ１６の底面２０が、第２層７ｂに配置されている。
　トレンチ１６は、鉛直方向Ｚにトレンチ深さＤＴを有している。トレンチ深さＤＴは、０．１μｍ以上５μｍ以下であってもよい。トレンチ深さＤＴは、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上３μｍ以下、３μｍ以上４μｍ以下、および、４μｍ以上５μｍ以下のいずれか１つの範囲に属する値を有していてもよい。トレンチ深さＤＴは、０．１μｍ以上１．５μｍ以下であることが好ましい。この形態では、トレンチ深さＤＴは、第２厚さＴ１２（図４）よりも小さい（ＤＴ＜Ｔ１２）。
　トレンチ深さＤＴは、第２厚さＴ１２（図４）の半分以上であることが好ましい。トレンチ深さＤＴは、第２厚さＴ１２の半分以上であることが好ましい。
　第２厚さＴ１２に対するトレンチ深さＤＴの比（ＤＴ／Ｔ１２）は、０．５以上０．９５以下であってもよい。厚さ比は、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．８５以下、０．８５以上０．９以下、および、０．９以上０．９５以下のいずれか１つの範囲に属する値を有していてもよい。
　トレンチ１６のトレンチ深さＤＴが、境界面７ｃとトレンチ１６の底面２０との間の第１距離Ｌ１よりも大きい。つまり、第１距離Ｌ１がトレンチ深さＤＴよりも短い（Ｌ１＜ＤＴ）。
　第２厚さＴ１２に対する第１距離Ｌ１の比（Ｌ１／Ｔ１２）は、０．０５以上１以下であってもよい。厚さ比は、０．０５以上０．１以下、０．１以上０．２以下、０．２以上０．３以下、０．３以上０．４以下、０．４以上０．５以下、０．５以上０．６以下、０．６以上０．７以下、０．７以上０．８以下、０．８以上０．９以下、および、０．９以上１以下のいずれか１つの範囲に属する値を有していてもよい。
　トレンチ１６の底面２０の平坦部は、第１主面３に対してほぼ平行に延びていることが特に好ましい。つまり、トレンチ１６の底面２０は、オフ方向に延びる平坦部を有していることが好ましい。むろん、トレンチ１６の底面２０は、第２主面４側に向けて円弧状に湾曲していてもよい。
　隣り合う複数のトレンチ１６の間には、第２半導体領域７の一部により形成されたメサ部２１が形成されている。メサ部２１は、「素子メサ部」と称されてもよい。
　メサ部２１は、１つの頂面２２および２つの側面１９を備えている。頂面２２は、第１主面３の一部である。メサ部２１の側面１９は、トレンチ１６の側面１９によって区画されている。メサ部２１において１つの頂面２２および２つの側面１９によって取り囲まれた内部領域が、第２層７ｂに配置されている。別の言い方では、メサ部２１の全体が、第２層７ｂに配置されている。
　図５を参照して、複数のゲート構造１５（複数のトレンチ１６）および複数のメサ部２１は、第２方向Ｙに沿って延びる帯状であり、第１方向Ｘに交互に配列されている。複数のトレンチ１６および複数のメサ部２１は、全体としてストライプ状に配列されている。
　図８および図９を参照して、絶縁膜１７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。絶縁膜１７は、この形態では、酸化シリコン膜からなる単層構造を有している。絶縁膜１７は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　絶縁膜１７は、トレンチ１６の壁面を被覆している。絶縁膜１７は、第１膜部および第２膜部を含む。第１膜部は、トレンチ１６の側壁を膜状に被覆している。第２膜部は、トレンチ１６の底壁を膜状に被覆し、第１膜部に連なっている。第２膜部は、第１膜部の厚さよりも大きい厚さを有している。第２膜部の厚さは、第１膜部の厚さとほぼ等しくてもよい。
　絶縁膜１７は、１０ｎｍ以上１５０ｎｍ以下の厚さを有していてもよい。絶縁膜１７の厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、および、１２５ｎｍ以上１５０ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　埋設電極１８は、絶縁膜１７を挟んでトレンチ１６に埋設されている。埋設電極１８は、ｐ型の導電性ポリシリコンおよびｎ型の導電性ポリシリコンのいずれか一方または両方を含んでいてもよい。埋設電極１８は、絶縁膜１７を挟んで第２半導体領域７、ボディ領域１０およびソース領域１１に対向している。
　埋設電極１８は、トレンチ１６の深さ方向における中間部まで埋設されている。埋設電極１８は、第１主面３に対して第２主面４側に位置する上面３０を有している。埋設電極１８の上面３０と第１主面３との間には、第２主面４側に低い段差が形成されており、この段差により、トレンチ１６の上部に、埋設電極１８の上面３０とトレンチ１６の側面１９とにより区画されたリセス３１が形成されている。
　リセス３１は、トレンチ１６の両側面１９と埋設電極１８の上面３０とにより挟まれた空間である。リセス３１は、トレンチ１６の奥行方向（第２方向Ｙ）に連続する帯状に形成されている。絶縁膜１７は、トレンチ１６の内面と埋設電極１８との間に挟まれた領域に選択的に形成されており、リセス３１の側面１９（トレンチ１６の側面１９の一部）は、絶縁膜１７から露出している。
　ゲート構造１５は、ボディ領域１０内においてソース領域１１および後述する中濃度領域７２の間にそれぞれ形成されるチャネル領域２６（図８）を含む。チャネル領域２６の反転および非反転は、ゲート構造１５によって制御される。チャネル領域２６は、複数設けられている。複数のチャネル領域２６は、ボディ領域１０内において複数のゲート構造１５の側面１９に沿ってソース領域１１および中濃度領域７２を結ぶ電流経路をそれぞれ形成する。
　図６～図９を参照して、複数のゲート構造１５は、複数の第１ゲート構造１５Ａと、複数の第２ゲート構造１５Ｂとを含む。複数の第１ゲート構造１５Ａおよび複数の第２ゲート構造１５Ｂは、第１方向Ｘに交互に配置されている。
　半導体装置１Ａは、活性領域８のチップ２（第２半導体領域７）内において複数のゲート構造１５の下方の領域にそれぞれ形成された複数の電界緩和層２５を含む。複数の電界緩和層２５は、第１方向Ｘ（水平方向）に互いに間隔を空けて形成されている。電界緩和層２５は、ｐ型の領域である。電界緩和層２５は、「ゲートウェル領域」、「第１ウェル領域」等と称されてもよい。
　１つの電界緩和層２５には、ソース電位が付与される。電界緩和層２５は、第２半導体領域７（たとえば後述するベース領域７１）のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。電界緩和層２５のｐ型不純物濃度は、ボディ領域１０のｐ型不純物濃度よりも高くてもよいし、ボディ領域１０のｐ型不純物濃度未満であってもよい。
　１つの電界緩和層２５のｐ型不純物濃度は、１×１０１５ｃｍ－３以上１×１０１８ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。電界緩和層２５のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。電界緩和層２５の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　複数の電界緩和層２５は、第２半導体領域７の底部および複数のゲート構造１５の底壁の間の厚さ範囲にそれぞれ形成され、厚さ方向に複数のゲート構造１５と１対１の対応関係で重なっている。
　複数の電界緩和層２５は、平面視において対応するゲート構造１５の延在方向に倣って第２方向Ｙに帯状にそれぞれ延びている。つまり、複数の電界緩和層２５は、平面視において第２方向Ｙに延びるストライプ状に配列されている。別の言い方では、複数の電界緩和層２５は、対応するゲート構造１５の下方の領域に、対応するトレンチ１６の底面２０（図８および図９）に沿って形成されている。
　複数の電界緩和層２５の延在方向はＳｉＣ単結晶のオフ方向に一致している。複数の電界緩和層２５は、複数のゲート構造１５の延在方向に応じて第１方向Ｘに延びていてもよい。この場合、複数の電界緩和層２５はオフ方向に交差（具体的には直交）する。
　複数の電界緩和層２５は、第２半導体領域７の底部から複数のゲート構造１５の底壁側に間隔を空けて形成され、第２半導体領域７の一部を挟んで第１半導体領域６に対向している。複数の電界緩和層２５は、それぞれ、対応するゲート構造１５の底壁側に位置された上端部、および、第２半導体領域７の底部側（第２主面４側）に位置された底部を有している。
　各電界緩和層２５の上端部は、ボディ領域１０の底部から、対応するゲート構造１５の底壁側に間隔を空けて形成されている。各電界緩和層２５の上端部は、対応するゲート構造１５の底部に接していてもよい。
　各電界緩和層２５の上端部は、対応するゲート構造１５の側壁に沿う部分を有していてもよい。各電界緩和層２５の上端部は、対応するゲート構造１５の底壁から第２半導体領域７の底部側に間隔を空けて形成されていてもよい。
　複数の電界緩和層２５は、膨出部２５ａおよび底部２５ｂをそれぞれ有している。膨出部２５ａは、対応するゲート構造１５の直下の領域から対応するゲート構造１５の両サイドに水平方向に弧状に張り出している。複数の電界緩和層２５は、膨出部２５ａから底部に向かう先細り形状にそれぞれ形成されている。複数の底部２５ｂは、それぞれ複数の膨出部２５ａから第１主面３に沿う方向に延びている。
　各底部２５ｂは、第２半導体領域７の中間部に対して複数のゲート構造１５の底壁側に位置されていてもよいし、第２半導体領域７の中間部に対して第２半導体領域７の底部側（第２主面４側）に位置されていてもよい。
　１つの電界緩和層２５は、ゲート構造１５の幅よりも大きい幅を有していてもよいし、ゲート構造１５の幅未満の幅を有していてもよい。電界緩和層２５の幅は、０．１μｍ以上２μｍ以下であってもよい。電界緩和層２５の幅は、０．１μｍ以上０．２５μｍ以下、０．２５μｍ以上０．５μｍ以下、０．５μｍ以上０．７５μｍ以下、０．７５μｍ以上１μｍ以下、１μｍ以上１．２５μｍ以下、１．２５μｍ以上１．５μｍ以下、１．５μｍ以上１．７５μｍ以下、および、１．７５μｍ以上２μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　図８および図９を参照して、１つの電界緩和層２５は、ゲート構造１５の深さ（トレンチ深さＤＴ）未満の緩和深さＤＲを有していてもよいし、ゲート構造１５の深さよりも大きい緩和深さＤＲを有していてもよい。緩和深さＤＲは、ゲート構造１５の底壁を基準としたときの電界緩和層２５の深さである。
　緩和深さＤＲは、０μｍよりも大きく５μｍ以下であってもよい。緩和深さＤＲは、０μｍよりも大きく１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　１つの電界緩和層２５は、０よりも大きく２以下のアスペクト比を有していてもよい。電界緩和層２５のアスペクト比は、電界緩和層２５の幅に対する電界緩和層２５の深さの比である。
　アスペクト比は、０よりも大きく０．２５以下、０．２５以上０．５以下、０．５以上０．７５以下、０．７５以上１以下、１以上１．２５以下、１．２５以上１．５以下、１．５以上１．７５以下、および、１．７５以上２以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　１つの電界緩和層２５は、第２半導体領域７とｐｎ接合部を形成している。電界緩和層２５は、逆バイアス電圧の印加時において第２半導体領域７に空乏層を拡げる。電界緩和層２５を起点とする空乏層は、水平方向および厚さ方向に拡がり、活性領域８（ゲート構造１５）に対する電界を緩和する。
　図８および図９を参照して、１つの電界緩和層２５は、第１層７ａおよび第２層７ｂに跨っている。つまり、電界緩和層２５が境界面７ｃを鉛直方向Ｚに跨っている。膨出部２５ａは、第１層７ａおよび第２層７ｂに跨っていてもよい。図示を省略するが、膨出部２５ａが第１層７ａのみに配置されていてもよいし、膨出部２５ａが第２層７ｂのみに配置されていてもよい。
　境界面７ｃと電界緩和層２５の底部２５ｂとの間の第２距離Ｌ２が、境界面７ｃとトレンチ１６の底面２０との間の第１距離Ｌ１よりも長い。つまり、第１距離Ｌ１が第２距離Ｌ２よりも短い（Ｌ１＜Ｌ２）。
　図５、図７および図９を参照して、半導体装置１Ａは、活性領域８においてチップ２（第２半導体領域７）内に形成された複数のコンタクト領域２７を含む。コンタクト領域２７は、「ゲートコンタクト」等と称されてもよい。コンタクト領域２７には、ソース電位が付与される。
　コンタクト領域２７は、後述するベース領域７１のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。コンタクト領域２７は、後述する中濃度領域７２のｎ型不純物濃度よりも高いｐ型不純物濃度を有していてもよい。コンタクト領域２７のｐ型不純物濃度は、ボディ領域１０のｐ型不純物濃度よりも高い。コンタクト領域２７のｐ型不純物濃度は、電界緩和層２５のｐ型不純物濃度よりも高い。
　コンタクト領域２７のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。コンタクト領域２７のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。コンタクト領域２７の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　複数のコンタクト領域２７は、間隔を空けて複数のゲート構造１５に沿う領域（regions）にそれぞれ形成されている。複数のコンタクト領域２７は、複数のゲート構造１５に対して、それぞれ１対多の対応関係で形成されている。複数のコンタクト領域２７は、対応するゲート構造１５の延在方向に倣って第２方向Ｙに間隔を空けて形成されている。
　図５を参照して、一方および他方のゲート構造１５に関して、一方のゲート構造１５に沿う複数のコンタクト領域２７は、平面視において他方のゲート構造１５に沿う複数のコンタクト領域２７に第１方向Ｘに対向している。つまり、複数のコンタクト領域２７は、平面視において全体的に第１方向Ｘおよび第２方向Ｙに間隔を空けて行列状に配列されている。
　一方の複数のコンタクト領域２７は、平面視において他方の複数のコンタクト領域２７の間の領域に第１方向Ｘに対向していてもよい。つまり、複数のコンタクト領域２７は、平面視において全体的に第１方向Ｘおよび第２方向Ｙに間隔を空けて千鳥状に配列されていてもよい。
　複数のコンタクト領域２７は、この形態では、平面視において複数のゲート構造１５に沿って帯状に延びている。複数のコンタクト領域２７の第２方向Ｙの長さは、互いに等しくてもよいし、互いに異なっていてもよい。複数のコンタクト領域２７の第２方向Ｙの長さは、形成すべきチャネル面積に応じて調節される。
　チャネル面積は、ソース領域１１のうち複数のコンタクト領域２７から露出した部分のトータル面積である。すなわち、チャネル面積は、複数のコンタクト領域２７のトータル平面積の割合の増減に応じて増減する。複数のコンタクト領域２７のトータル平面積は、チャネル面積未満であることが好ましい。
　つまり、互いに隣り合う一対のゲート構造１５の間の領域において、複数のコンタクト領域２７のトータル平面積はソース領域１１の平面積未満であることが好ましい。このような構成によれば、短チャネルに起因する抵抗値（オン抵抗）の増加が抑制される。
　コンタクト領域２７の長さは、ゲート構造１５の幅よりも大きくてもよいし、ゲート構造１５の幅よりも小さくてもよい。コンタクト領域２７の長さは、ゲート構造１５のピッチよりも大きくてもよいし、ゲート構造１５のピッチよりも小さくてもよい。コンタクト領域２７の長さは、隣り合う２つのゲート構造１５のピッチよりも大きくてもよいし、隣り合う２つのゲート構造１５のピッチよりも小さくてもよい。
　複数のコンタクト領域２７の間隔は、ゲート構造１５の幅よりも大きくてもよいし、ゲート構造１５の幅よりも小さくてもよい。コンタクト領域２７の間隔は、ゲート構造１５のピッチよりも大きくてもよいし、ゲート構造１５のピッチよりも小さくてもよい。コンタクト領域２７の間隔は、隣り合う２つのゲート構造１５のピッチよりも大きくてもよいし、隣り合う２つのゲート構造１５のピッチよりも小さくてもよい。
　図７および図９を参照して、複数のコンタクト領域２７は、複数のゲート構造１５の底壁および複数の電界緩和層２５の底部２５ｂの間の領域（regions）にそれぞれ介在されている。複数のコンタクト領域２７は、対応するゲート構造１５の底壁および対応する電界緩和層２５に接続されている。
　複数のコンタクト領域２７は、対応する電界緩和層２５の上端部のｐ型不純物濃度を高めている。コンタクト領域２７は、ゲート構造１５の側壁に沿って延びる第１部分２７ａと、ゲート構造１５の底壁に沿って延びる第２部分２７ｂとを有している。第２部分２７ｂは、ゲート構造１５の直下の領域からゲート構造１５の両サイドに張り出している。
を有している。
　コンタクト領域２７の第１部分２７ａは、第１主面３の表層部においてボディ領域１０に電気的に接続され、対応する電界緩和層２５をボディ領域１０に電気的に接続させている。これにより、電界緩和層２５が電気的に浮遊状態になることが抑制され、電界緩和層２５の電気的な応答特性が向上される。
　コンタクト領域２７は、第１主面３から露出した上端部を有している。コンタクト領域２７の上端部は、この形態では、トレンチ１６の開口端においてトレンチ１６の側壁から露出している。コンタクト領域２７の上端部は、ボディ領域１０の表層部において水平方向に延びていてもよい。
　複数のコンタクト領域２７は、第２半導体領域７のうち第２層７ｂに形成されている。コンタクト領域２７は、第１層７ａには形成されていない。コンタクト領域２７は、第１層７ａから第１主面３側に離れて形成されている。
　図６および図８を参照して、半導体装置１Ａは、複数の第２ゲート構造１５Ｂの底部にそれぞれ配置された複数のｐ型の高濃度領域２８を含む。複数の高濃度領域２８は、対応する第２ゲート構造１５Ｂに対して１対多の対応関係で形成されている。複数の高濃度領域２８は、第２方向Ｙに間隔を空けて配置されている。一方、複数の第１ゲート構造１５Ａのトレンチ１６の底部には、高濃度領域２８が形成されていない。
　複数の高濃度領域２８は、複数の第２部分２７ｂ（コンタクト領域２７）に第２方向Ｙに対向している。１つの高濃度領域２８は、２つの第２部分２７ｂによって、第２方向Ｙに挟まれている。２つの高濃度領域２８は、１つの第２部分２７ｂを、第２方向Ｙに挟んでいる。１つの高濃度領域２８は、第２方向Ｙに隣接する２つの第２部分２７ｂに接している。
　以下、図８を参照して、１つの高濃度領域２８について説明する。高濃度領域２８は、第１ゲート構造１５Ａのトレンチ１６の底部（この形態では、底面２０）と電界緩和層２５との間に挟まれている。高濃度領域２８は、トレンチ１６の底面２０に接している。
　高濃度領域２８は、第２半導体領域７（たとえば後述するベース領域７１）のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。高濃度領域２８は、後述する中濃度領域７２のｎ型不純物濃度よりも高いｐ型不純物濃度を有していてもよい。高濃度領域２８のｐ型不純物濃度は、ボディ領域１０のｐ型不純物濃度よりも高い。高濃度領域２８のｐ型不純物濃度は、電界緩和層２５のｐ型不純物濃度よりも高い。高濃度領域２８のｐ型不純物濃度は、コンタクト領域２７のｐ型不純物濃度と同等であってもよい。
　高濃度領域２８のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。高濃度領域２８のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。高濃度領域２８の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。
　複数の高濃度領域２８は、第２半導体領域７のうち第２層７ｂに形成されている。高濃度領域２８は、第１層７ａには形成されていない。高濃度領域２８は、第１層７ａから第１主面３側に離れて形成されている。
　図６～図９を参照して、半導体装置１Ａの第２半導体領域７は、ベース領域７１と、中濃度領域７２との積層構造を含む。
　ベース領域７１は、電界緩和層２５よりも第２主面４側にボディ領域１０から離れて形成されている。ベース領域７１は、ボディ領域１０およびトレンチ１６から第２主面４側に離れた位置において、第１主面３に沿って層状に延びている。ベース領域７１は、第２半導体領域７の第２主面４側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。ベース領域７１は、第２半導体領域７における第１半導体領域６との境界層を形成している。
　ベース領域７１の厚さは、たとえば、０．５μｍ以上１５μｍ以下であってもよい。ベース領域７１の厚さは、１μｍ以上１０μｍ以下であることが好ましい。
　ベース領域７１のｎ型不純物濃度は、第１半導体領域６のｎ型不純物濃度未満であることが好ましい。ベース領域７１は、１×１０１６ｃｍ－３以上１×１０１７ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。ベース領域７１のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、ベース領域７１のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　ベース領域７１は、電界緩和層２５よりも第２主面４側にボディ領域１０から離れて形成されている。ベース領域７１は、ボディ領域１０およびトレンチ１６から第２主面４側に離れた位置において、第１主面３に沿って層状に延びている。ベース領域７１は、第２半導体領域７の第２主面４側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。ベース領域７１は、第２半導体領域７における第１半導体領域６との境界面を形成している。この形態では、ベース領域７１は、第１層７ａに形成されている。
　中濃度領域７２は、ベース領域７１とボディ領域１０との間において、トレンチ１６および電界緩和層２５の側方に形成されている。中濃度領域７２は、ボディ領域１０および電界緩和層２５に接し、第１主面３に沿って層状に延びている。中濃度領域７２は、第２半導体領域７の第１主面３側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。中濃度領域７２は、第２半導体領域７におけるボディ領域１０との境界面を形成している。
　中濃度領域７２の厚さは、０．１μｍ以上０．５μｍ以下であってもよい。中濃度領域７２の厚さは、０．１５μｍ以上０．４μｍ以下であることが好ましい。
　中濃度領域７２のｎ型不純物濃度は、ベース領域７１のｎ型不純物濃度よりも高い。中濃度領域７２は、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。中濃度領域７２のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、中濃度領域７２のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。
　中濃度領域７２のｎ型不純物濃度は、この形態では、窒素によって調節されている。中濃度領域７２は、少なくとも１種の５価元素によって調整されたｎ型不純物濃度を有していてもよい。たとえば、中濃度領域７２のｎ型不純物濃度は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種によって調節されていてもよい。
　中濃度領域７２は、第１層７ａおよび第２層７ｂに跨っている。中濃度領域７２は、第１層７ａに形成された第１中濃度領域７２ａと、第２層７ｂに形成された第２中濃度領域７２ｂとを含む。第１中濃度領域７２ａは、第１主面３に沿って層状を有している。第２中濃度領域７２ｂは、第１主面３に沿って延びる層状を有している。
　図６～図９を参照して、半導体装置１Ａは、第１主面３を選択的に被覆する主面絶縁膜４５を含む。主面絶縁膜４５は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜４５は、絶縁膜１７と同種の絶縁材料を含むことが好ましい。主面絶縁膜４５は、この形態では、酸化シリコン膜からなる単層構造を有している。主面絶縁膜４５は、チップ２の酸化物からなる酸化シリコン膜を含むことが特に好ましい。
　主面絶縁膜４５は、活性領域８において複数のゲート構造１５の絶縁膜１７に接続され、複数のゲート構造１５の埋設電極１８を露出させている。
　主面絶縁膜４５は、外周領域９において第２半導体領域７、第１アウターウェル領域４２（図２）および第２アウターウェル領域４３（図２）を被覆している。主面絶縁膜４５は、この形態では、第１主面３の周縁部において第１～第４側面５Ａ～５Ｄに連なっている。主面絶縁膜４５は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部（第２半導体領域７）を露出させていてもよい。
　半導体装置１Ａは、主面絶縁膜４５を挟んで第１主面３を選択的に被覆する絶縁性の層間膜４７を含む。層間膜４７は、「絶縁膜」、「層間絶縁膜」、「中間絶縁膜」等と称されてもよい。層間膜４７は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。層間膜４７は、酸化シリコン膜を含むことが好ましい。
　層間膜４７は、活性領域８側において複数のゲート構造１５（埋設電極１８）を被覆している。層間膜４７は、外周領域９側において主面絶縁膜４５を挟んで第２半導体領域７、第１アウターウェル領域４２、および第２アウターウェル領域４３を被覆している。
　層間膜４７は、この形態では、第１主面３の周縁部において第１～第４側面５Ａ～５Ｄに連なっている。層間膜４７は、第１主面３の周縁から内方に間隔を空けて形成され、第１主面３の周縁部（第２半導体領域７）を露出させていてもよい。
　層間膜４７は、０．５μｍ以上３μｍ以下の厚さを有していてもよい。層間膜４７の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、および、２．５μｍ以上３μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　半導体装置１Ａは、活性領域８において層間膜４７に形成された複数のゲート開口（図示せず）を含む。複数のゲート開口は、対応する１つのゲート構造１５に対して１対多の対応関係で形成されている。複数のゲート開口は、この形態では、層間膜４７を貫通し、複数のゲート構造１５（埋設電極１８）の一端部または他端部をそれぞれ露出させている。
　複数のゲート開口は、円弧状に湾曲した開口端をそれぞれ有していてもよい。複数のゲート開口は、平面視において四角形状、第１方向Ｘに延びる長方形状（帯状）、第２方向Ｙに延びる長方形状（帯状）、円形状等に形成されていてもよい。複数のゲート開口は、円弧状に湾曲した開口端をそれぞれ有していてもよい。
　半導体装置１Ａは、活性領域８において層間膜４７に形成された複数のソース開口４９を含む。複数のソース開口４９は、層間膜４７のうち活性領域８を被覆する部分に形成されている。複数のソース開口４９は、この形態では、隣り合う複数のゲート構造１５の間の領域（regions）にそれぞれ形成され、複数のソース領域１１および複数のコンタクト領域２７をそれぞれ露出させている。
　複数のソース開口４９は、主面絶縁膜４５および層間膜４７を貫通し、対応する複数のソース領域１１および複数のコンタクト領域２７をそれぞれ露出させている。複数のソース開口４９は、円弧状に湾曲した開口端をそれぞれ有していてもよい。
　複数のソース開口４９は、隣り合う複数のゲート構造１５の間の領域に対して１対多の対応関係で形成されていてもよい。この場合、複数のソース開口４９は、対応するゲート構造１５の間の領域に沿って間隔を空けて形成されていてもよい。また、この場合、複数のソース開口４９は、平面視において四角形状、長方形状（帯状）、円形状等に形成されていてもよい。
　半導体装置１Ａは、外周領域９において層間膜４７に形成された少なくとも１つ（この形態では１つ）のアウター開口５０（図２）を含む。アウター開口５０は、主面絶縁膜４５および層間膜４７を貫通している。アウター開口５０は、この形態では、平面視において第１主面３の内方部（活性領域８）を取り囲む多角環状（具体的には四角環状）に形成されている。
　図６～図９を参照して、前述したように、半導体装置１Ａは、第１主面３の上に配置されたソース電極５１を含む。ソース電極５１は、層間膜４７の上から複数のソース開口４９に入り込み、複数のソース開口４９内において複数のソース領域１１および複数のコンタクト領域２７に電気的に接続されている。
　図８および図９を参照して、ソース電極５１は、この形態では、チップ２側からこの順に積層された下電極膜５２および主電極膜５３を含む積層構造を有している。下電極膜５２は、この形態では、第１電極膜５２ａおよび第２電極膜５２ｂを含む積層構造を有している。この形態では、第１電極膜はＴｉ膜を含み、第２電極膜はＴｉＮ膜を含む。下電極膜５２は、必ずしも積層構造を有している必要はなく、第１電極膜（Ｔｉ膜）および第２電極膜（ＴｉＮ膜）のいずれか一方からなる単層構造を有していてもよい。
　第１電極膜５２ａは、層間膜４７の厚さ未満の厚さを有している。第１電極膜５２ａの厚さは、１０ｎｍ以上１００ｎｍ以下であってもよい。第１電極膜５２ａの厚さは、１０ｎｍ以上２５ｎｍ以下、２５ｎｍ以上５０ｎｍ以下、５０ｎｍ以上７５ｎｍ以下、および、７５ｎｍ以上１００ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　第２電極膜５２ｂは、層間膜４７の厚さ未満の厚さを有している。第２電極膜５２ｂの厚さは、第１電極膜５２ａの厚さよりも大きいことが好ましい。第２電極膜５２ｂの厚さは、５０ｎｍ以上２００ｎｍ以下であってもよい。第２電極膜５２ｂの厚さは、５０ｎｍ以上７５ｎｍ以下、７５ｎｍ以上１００ｎｍ以下、１００ｎｍ以上１２５ｎｍ以下、１２５ｎｍ以上１５０ｎｍ以下、１５０ｎｍ以上１７５ｎｍ以下、および、１７５ｎｍ以上２００ｎｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　下電極膜５２は、層間膜４７のうち複数のソース開口４９が形成された領域を一括して膜状に被覆し、層間膜４７の上から複数のソース開口４９に入り込んでいる。下電極膜５２は、層間膜４７の絶縁主面を膜状に被覆する部分、複数のソース開口４９の壁面を膜状に被覆する部分、および、複数のソース開口４９内において第１主面３を膜状に被覆する部分を有している。下電極膜５２は、ソース開口４９内において複数のソース領域１１および複数のコンタクト領域２７に機械的および電気的に接続されている。
　主電極膜５３は、下電極膜５２とは異なる導電材料を含む。主電極膜５３は、Ａｌ膜、Ａｌ合金膜、Ｃｕ膜およびＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。Ａｌ合金膜は、ＡｌＳｉ合金膜、ＡｌＣｕ合金膜およびＡｌＳｉＣｕ合金膜のうちの少なくとも１つを含んでいてもよい。主電極膜５３は、下電極膜５２の厚さ（総厚さ）よりも大きい厚さを有している。主電極膜５３の厚さは、層間膜４７の厚さよりも大きいことが好ましい。
　主電極膜５３の厚さは、０．５μｍ以上５μｍ以下であってもよい。主電極膜５３の厚さは、０．５μｍ以上１μｍ以下、１μｍ以上１．５μｍ以下、１．５μｍ以上２μｍ以下、２μｍ以上２．５μｍ以下、２．５μｍ以上３μｍ以下、３μｍ以上３．５μｍ以下、３．５μｍ以上４μｍ以下、４μｍ以上４．５μｍ以下、および、４．５μｍ以上５μｍ以下のうちの少なくとも１つの範囲に属する値を有していてもよい。
　主電極膜５３は、下電極膜５２を直接被覆している。主電極膜５３は、層間膜４７のうち複数のソース開口４９が形成された領域を一括して膜状に被覆し、複数のソース開口４９を埋め戻している。
　主電極膜５３は、下電極膜５２を挟んで層間膜４７の絶縁主面を被覆する部分、下電極膜５２を挟んで複数のソース開口４９の壁面を被覆する部分、および、下電極膜５２を挟んで第１主面３を被覆する部分を有している。主電極膜５３は、複数のソース開口４９内において下電極膜５２を介して複数のソース領域１１および複数のコンタクト領域２７に電気的に接続されている。
　図１および図２を参照して、ソース配線５６は、活性領域８から外周領域９に引き出され、層間膜４７の上からアウター開口５０（図２）に入り込み、第１アウターウェル領域４２に電気的に接続されている。
　ソース配線５６は、第１主面３の内方部側（活性領域８側）の内縁部、および、第１主面３の周縁部側の外縁部を有している。ソース配線５６の内縁部は、活性領域８内に位置され、層間膜４７を挟んで１つまたは複数（この形態では複数）のゲート構造１５に対向している。
　断面構造は省略されるが、ソース配線５６は、ソース電極５１およびと同様、チップ２側からこの順に積層された下電極膜５２および主電極膜５３を含む積層構造を有している。
　断面構造は省略されるが、前述のゲート電極５７（図１）およびゲート配線５８（図１）も、ソース電極５１およびソース配線５６と同様、チップ２側からこの順に積層された下電極膜５２および主電極膜５３を含む積層構造を有している。
　図１０は、半導体装置１Ａの製造に使用されるウエハ１５０を示す概略図である。図１０を参照して、ウエハ１５０は、チップ２の基材であり、ＳｉＣ単結晶を含む。ウエハ１５０は、扁平な円盤状に形成されている。むろん、ウエハ１５０は、扁平な直方体形状に形成されていてもよい。ウエハ１５０は、一方側の第１ウエハ主面１５１、他方側の第２ウエハ主面１５２、ならびに第１ウエハ主面１５１および第２ウエハ主面１５２を接続するウエハ側面１５３を有している。
　第２ウエハ主面１５２はチップ２の第２主面４に対応している。第１ウエハ主面１５１および第２ウエハ主面１５２は、４Ｈ－ＳｉＣ単結晶のｃ面によって形成されている。第１ウエハ主面１５１はＳｉＣ単結晶のシリコン面によって形成され、第２ウエハ主面１５２はＳｉＣ単結晶のカーボン面によって形成されている。ウエハ１５０（第１ウエハ主面１５１および第２ウエハ主面１５２）は、所定のオフ方向およびオフ角を有している。第１ウエハ主面１５１および第２ウエハ主面１５２が、２Ｈ－ＳｉＣ単結晶のｃ面、または６Ｈ－ＳｉＣ単結晶のｃ面によって形成されていてもよい。
　ウエハ１５０は、ウエハ側面１５３においてＳｉＣ単結晶の結晶方位を示す目印１５４を有している。目印１５４は、オリエンテーションフラットおよびオリエンテーションノッチのいずれか一方または両方を含んでいてもよい。オリエンテーションフラットは、平面視において直線状に切り欠かれた切り欠き部からなる。オリエンテーションノッチは、平面視において第１ウエハ主面１５１の中央部に向けて凹形状（たとえば先細り形状）に切り欠かれた切り欠き部からなる。
　目印１５４は、ｍ軸方向に延びる第１のオリエンテーションフラット、およびａ軸方向に延びる第２のオリエンテーションフラットのいずれか一方または両方を含んでいてもよい。目印１５４は、ｍ軸方向に窪んだオリエンテーションノッチ、およびａ軸方向に窪んだオリエンテーションノッチのいずれか一方または両方を含んでいてもよい。
　ウエハ１５０は、第１ウエハ主面１５１側の領域（表層部）において第１半導体領域６を含む。第１半導体領域６は、第１ウエハ主面１５１に沿って延びる層状を有している。第１半導体領域６は、この形態では、ウエハ本体（具体的にはＳｉＣウエハ）からなる。
　ウエハ１５０は、第２ウエハ主面１５２側の領域（表層部）において第２半導体領域７を含む。第２半導体領域７は、第２主面４に沿って延びる層状を有し、第１半導体領域６に電気的に接続されている。第２半導体領域７は、この形態では、エピタキシャル層（具体的にはＳｉＣエピタキシャル層）からなる。つまり、ウエハ１５０は、この形態では、ウエハ本体およびエピタキシャル層を含む積層構造を有するエピタキシャルウエハ（所謂エピウエハ）からなる。この形態では、第２半導体領域７は、六方晶のＳｉＣ単結晶からなる第１層７ａを含む。この形態では、六方晶のＳｉＣ単結晶が、４Ｈ－ＳｉＣ単結晶を含む。六方晶のＳｉＣ単結晶が、２Ｈ－ＳｉＣ単結晶または６Ｈ－ＳｉＣ単結晶を含んでいてもよい。
　たとえば、ウエハ１５０には、アライメントマーク等によって複数のデバイス領域１５５および複数の切断予定ライン１５６が設定される。各デバイス領域１５５は、半導体装置１Ａに対応する領域である。複数のデバイス領域１５５は、平面視において四角形状にそれぞれ設定されている。
　複数のデバイス領域１５５は、この形態では、平面視において第１方向Ｘおよび第２方向Ｙに沿って行列状に設定される。複数のデバイス領域１５５は、平面視において第１ウエハ主面１５１の周縁から内方に間隔を空けてそれぞれ設定されている。複数の切断予定ライン１５６は、複数のデバイス領域１５５を区画するように第１方向Ｘおよび第２方向Ｙに沿って延びる格子状に設定されている。
　図１１Ａ～図１１Ｐは、半導体装置１Ａの製造方法を示す断面図である。図１１Ａ～図１１Ｐでは、１つのデバイス領域１５５のうちの活性領域８の一部の断面が示されている。図１１Ａ～図１１Ｐにおいて左図が図８の断面部に対応し、右図が図９の断面に対応している。
　図１１Ａを参照して、まず、前述のウエハ１５０が用意される。ウエハ１５０の第１ウエハ主面１５１には、第２半導体領域７の一部として、第１層７ａが形成されている。第１層７ａは、４Ｈ－ＳｉＣの結晶構造を有するＳｉＣエピタキシャル層からなる。次に、図１１Ｂを参照して、次に、図１１Ｂを参照して、第１ウエハ主面１５１の上に、第１層７ａに積層される第２層７ｂが形成される。第２層７ｂは、３Ｈ－ＳｉＣの結晶構造を有するＳｉＣエピタキシャル層からなる。第１層７ａの上に第２層７ｂを形成する工程は、第１ウエハ主面１５１からＳｉＣをエピタキシャル成長させることによって形成される。
　これにより、第１層７ａおよび第２層７ｂの積層構造を有する第２半導体領域７が形成される（積層構造形成工程）。第２層７ｂの上面が第１主面３になる。第１主面３は、ＳｉＣ単結晶の（１１１）面によって形成されていてもよい。第１ウエハ主面１５１は、第１層７ａおよび第２層７ｂの境界面７ｃになる。
　第２層７ｂの形成（３Ｃ－ＳｉＣのＳｉＣエピタキシャル層の形成）が、第１層７ａの形成（４Ｈ－ＳｉＣのＳｉＣエピタキシャル層の形成）と同時に行われてもよい。
　次に、図１１Ｃを参照して、ウエハ１５０（第２半導体領域７（図１１Ｂ））内において第１主面３の表層部に、ベース中濃度領域１６１が形成される。ベース中濃度領域１６１は、中濃度領域７２のベースである。ベース中濃度領域１６１の形成工程では、イオン注入法によってｎ型不純物が第２半導体領域７に導入される。ｎ型不純物の注入により、第１主面３に沿って水平方向に層状に延びるベース中濃度領域１６１が形成される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。チャネリングイオン注入工程では、第２半導体領域７の軸チャネルに沿ってｎ型不純物が第２半導体領域７（図１１Ｂ）内に導入される。軸チャネルは、第２半導体領域７を構成するＳｉＣ単結晶に関して原子間距離（原子間隔）が比較的広い領域（チャネル）であり、積層方向（結晶成長方向）に延びる結晶軸を構成する原子列によって取り囲まれている。
　チャネリングイオン注入工程では、ｎ型不純物がチャネリング効果に起因する小角散乱を繰り返しながら第２半導体領域７の深い領域まで注入される。つまり、チャネリング注入法の場合、ＳｉＣ単結晶の原子列に対するｎ型不純物の衝突確率が低減される。したがって、チャネリングイオン注入工程は、比較的深い領域に不純物（ｎ型不純物）を導入する場合に有効である。
　一方、ランダムイオン注入工程では、ｎ型不純物がランダム方向に第２半導体領域７に導入される。ランダム方向は、第２半導体領域７の軸チャネル以外の方向（つまり軸チャネルに交差する方向）である。たとえば、ランダム方向は、鉛直方向Ｚである。ランダムイオン注入工程の場合、ＳｉＣ単結晶の原子列に対するｎ型不純物の衝突確率が高いため、比較的浅い領域に不純物領域（ｎ型不純物領域）が形成される。したがって、ランダムイオン注入工程は、比較的浅い領域に不純物（ｎ型不純物）を導入する場合に有効である。
　ベース中濃度領域１６１は、第１主面３から第２半導体領域７の底部側に間隔を空けて第２半導体領域７（図１１Ｂ）内に形成されてもよい。むろん、ベース中濃度領域１６１は、第１主面３から露出してもよい。後の工程におけるｐ型不純物およびｎ型不純物の相殺等を考慮すると、ベース中濃度領域１６１は第１主面３から間隔を空けて形成されることが好ましい。
　ベース中濃度領域１６１は、第１層７ａおよび第２層７ｂに上下に跨るように形成される。中濃度領域７２のベースであるベース中濃度領域１６１を形成することにより、第２半導体領域７における表層部を除く部分が、ベース領域７１と中濃度領域７２とに区画される。
　第１層７ａに形成されたベース中濃度領域１６１は、第１中濃度領域７２ａになる。第２層７ｂに形成されたベース中濃度領域１６１は、第２中濃度領域７２ｂになる。第１中濃度領域７２ａおよび第２中濃度領域７２ｂは、中濃度領域７２に含まれる。
　次に、図１１Ｄを参照して、ベースボディ領域１６２がウエハ１５０（第２半導体領域７（図１１Ｂ））内において第１主面３の表層部に形成される。ベースボディ領域１６２は、ボディ領域１０のベースである。ベースボディ領域１６２の形成工程では、イオン注入法によってｐ型不純物が第２半導体領域７内に導入される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。ｐ型不純物はベース中濃度領域１６１よりも浅い領域に導入されるため、イオン注入法はランダムイオン注入法であることが好ましい。これにより、第１主面３に沿って水平方向に層状に延びるベースボディ領域１６２が形成される。
　次に、図１１Ｅを参照して、ベースソース領域１６３が第１主面３の表層部に形成される。この工程では、まず、所定のレイアウトを有する第１マスク１６４が第１主面３の上に配置される。第１マスク１６４は、無機マスク（たとえば酸化シリコン膜）であってもよいし、有機マスク（レジストマスク）であってもよい。第１マスク１６４は、複数のソース領域１１（図８および図９）を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、第１マスク１６４を介したイオン注入法によって、ｎ型不純物が第２半導体領域７（図１１Ｂ）内に導入される。これにより、ベースソース領域１６３がウエハ１５０（ベースボディ領域１６２）内において第１主面３の表層部に形成される。ベースソース領域１６３は、複数のソース領域１１のベースである。ベースソース領域１６３の形成工程では、イオン注入法によってｎ型不純物がベースボディ領域１６２内に導入される。第１マスク１６４は、この工程後、除去される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。ｎ型不純物はベースボディ領域１６２よりも浅い領域に導入されるため、イオン注入法はランダムイオン注入法であることが好ましい。これにより、第１主面３に沿って水平方向に層状に延びるベースソース領域１６３が形成される。
　ベース中濃度領域１６１の形成工程、ボディ領域１０の形成工程およびベースソース領域１６３の形成工程の工程順序は任意であり、適宜入れ替えて実施されてもよい。
　次に、図１１Ｆを参照して、複数のメサ部２１および複数のトレンチ１６が第１主面３に形成される（トレンチ形成工程）。この工程では、まず、所定のレイアウトを有する第２マスク１６５が第１主面３の上に形成される。第２マスク１６５は、無機マスク（たとえば酸化シリコン膜）であってもよいし、有機マスク（レジストマスク）であってもよい。第２マスク１６５は、複数のトレンチ１６を形成すべき領域を露出させ、それら以外の領域を被覆している。
　次に、ウエハ１５０の不要な部分が第２マスク１６５を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。これにより、複数のメサ部２１および複数のトレンチ１６が形成される。また、ベースボディ領域１６２およびベースソース領域１６３が複数のトレンチ１６によって分離され、ボディ領域１０およびソース領域１１が形成される。
　この工程では、複数のトレンチ１６が第１主面３に対してほぼ垂直に形成される。つまり、複数のトレンチ１６の側面１９は、８７°以上９３°以下の傾斜角度を有している。また、複数のトレンチ１６の側面１９は、水平方向に沿って平坦に形成される。平坦面からなる底面２０を有するトレンチ１６によれば、底面２０を介した不純物の導入精度が向上される。第２マスク１６５は、この工程後、除去される。
　次に、図１１Ｇおよび図１１Ｈを参照して、複数の電界緩和層２５（図１１Ｈ）が、複数のトレンチ１６の底面２０に沿う領域に形成される。この工程では、所定パターンを有する第１レジストマスク（レジストマスク）１６６（図１１Ｈ）を介したイオン注入法が実行される。第１レジストマスク１６６は、たとえば、電界緩和層２５を形成すべき領域を露出させる第１開口１６７（図１１Ｈ）を有している。第１開口１６７の形成について説明する。
　図１１Ｇを参照して、第１開口１６７の形成に際し、まず、第１レジスト（レジスト）１６８が、第１主面３の上に形成される。第１レジスト１６８の形成は、スピンコータやスプレーコータ等を用いた塗布により行われる。第１レジスト１６８は、たとえばポジ型のレジストである。
　その後、第１フォトマスク（フォトマスク）１６９を介して、フォトリソグラフィ法によって第１レジスト１６８が選択的に露光される（露光工程）。その後、第１レジスト１６８を現像することによって、図１１Ｈに示す第１開口１６７が形成される。第１レジスト１６８がポジ型のレジストである場合、第１レジスト１６８のうち露光された部分が除去される。これにより、第１開口１６７を有する第１レジストマスク１６６が形成される。
　第１レジスト１６８に対する露光は、第１フォトマスク１６９を利用した短波長レーザ照射法によって行われてもよい。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザおよびＦ２エキシマレーザうちの少なくとも１種を含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第１フォトマスク１６９を利用した短波長レーザ照射法により、第１主面３に対する第１レジストマスク１６６の密着性を適切に調整できる。
　第１レジストマスク１６６の形成後、次いで、第１レジストマスク１６６を介したイオン注入法によって、ｐ型不純物がトレンチ１６内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。
　イオン注入法はランダムイオン注入法であり、ｐ型不純物は第１主面３に対してほぼ垂直な注入角度でウエハ１５０内に導入されることが好ましい。イオン注入法は、垂直イオン注入法であり、斜めイオン注入法ではないことが好ましい。この工程によれば、トレンチ１６の２つの側面１９を介したウエハ１５０内へのｐ型不純物の導入が抑制される。
　ランダムイオン注入工程では、ｐ型不純物が中濃度領域７２（第１中濃度領域７２ａおよび第２中濃度領域７２ｂ）の目的深さ位置に一段注入されてもよい。ｐ型不純物は、ｐ型不純物が中濃度領域７２の異なる目的深さ位置に異なる注入エネルギで多段注入されてもよい。ｐ型不純物の注入工程は、一段注入工程および多段注入工程のいずれの場合においても、ｐ型不純物が中濃度領域７２の同一の目的深さ位置に対してｐ型不純物を複数回注入する工程を含んでいてもよい。
　多段注入工程におけるｐ型不純物の注入段数（目的深さ位置の個数）は、電界緩和層２５の厚さに応じて適宜調節される。注入段数は、２段、３段、４段、５段、６段、７段、８段、９段または１０段であってもよい。注入段数は、２段以上５段以下であることが好ましい。多段注入工程の場合、ｐ型不純物の注入箇所が重複するように異なる目的深さ位置に対してｐ型不純物が注入される。
　多段注入工程では、注入箇所が深くなるに従って、ｐ型不純物が中濃度領域７２に対するｐ型不純物のドーズ量（不純物濃度）が大きくなるように調節されてもよい。また、ｐ型不純物が中濃度領域７２では、注入箇所が深くなるに従って、中濃度領域７２に対するｐ型不純物の注入エネルギが大きくなるように調節されてもよい。
　これにより、厚さ方向に沿って段階的に漸増減する複数の膨出部２５ａを有する複数の電界緩和層２５が複数のトレンチ１６の底面２０に沿う領域にそれぞれ形成される。複数の電界緩和層２５は、いずれも同じ深さ位置に形成される。
　複数の電界緩和層２５は、第２中濃度領域７２ｂおよび第１中濃度領域７２ａに上下に跨るように形成される。第２中濃度領域７２ｂおよび第１中濃度領域７２ａがそれぞれ第２層７ｂおよび第１層７ａに含まれるので、複数の電界緩和層２５は、いずれも第２層７ｂおよび第１層７ａに上下に跨るように形成される。別の言い方では、複数の電界緩和層２５が境界面７ｃを鉛直方向Ｚに跨っている。
　また、第２中濃度領域７２ｂが複数の電界緩和層２５によって複数に分割され、複数の第２中濃度領域７２ｂが形成される。第１レジストマスク１６６は、その後除去される。
　次に、図１１Ｉおよび図１１Ｊを参照して、複数の高濃度領域２８（図１１Ｊ）が、所定の複数の電界緩和層２５内において複数のトレンチ１６の底面２０に沿う領域にそれぞれ形成される。この工程では、所定パターンを有する第２レジストマスク（レジストマスク）１７１（図１１Ｊ）を介したイオン注入法が実行される。第２レジストマスク１７１は、たとえば、高濃度領域２８を形成すべき領域を露出させる第２開口１７２（図１１Ｊ）を有している。第２開口１７２の形成について説明する。
　図１１Ｉを参照して、第２開口１７２の形成に際し、まず、第２レジスト１７３が、第１主面３の上に形成される。その後、第２フォトマスク（フォトマスク）１７４を介して、フォトリソグラフィ法によって第２レジスト（レジスト）１７３が選択的に露光される（露光工程）。第２レジスト１７３の形成は、スピンコータやスプレーコータ等を用いた塗布により行われる。第２レジスト１７３は、たとえばポジ型のレジストである。
　その後、第２レジスト１７３を現像することによって、図１１Ｊに示す第２開口１７２が形成される。第２レジスト１７３がポジ型のレジストである場合、第２レジスト１７３のうち露光された部分が除去される。これにより、第２開口１７２を有する第２レジストマスク１７１が形成される。
　第２レジスト１７３に対する露光は、第２フォトマスク１７４を利用した短波長レーザ照射法によって行われてもよい。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザおよびＦ２エキシマレーザうちの少なくとも１種を含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第２レジストマスク１７１の形成後、次いで、第２レジストマスク１７１を介したイオン注入法によって、ｐ型不純物がトレンチ１６内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。
　イオン注入法はランダムイオン注入法であり、ｐ型不純物は第１主面３に対してほぼ垂直な注入角度でウエハ１５０内に導入されることが好ましい。イオン注入法は、垂直イオン注入法であり、斜めイオン注入法ではないことが好ましい。この工程によれば、トレンチ１６の２つの側面１９を介する第２半導体領域７内へのｐ型不純物の導入が抑制される。
　これにより、複数の高濃度領域２８が複数の電界緩和層２５内にそれぞれ形成される。第２レジストマスク１７１は、その後除去される。
　次に、図１１Ｋを参照して、複数のコンタクト領域２７が、ウエハ１５０（第２半導体領域７）内において複数のトレンチ１６に沿う領域に形成される。この工程では、まず、所定のレイアウト（第１主面３の一部および複数のトレンチ１６の一部を選択的に露出させるようなレイアウト）を有する第３マスク（図示しない）が第１主面３の上に形成される。
　次に、第３マスク（図示しない）を介したイオン注入法によってｐ型不純物が第１主面３および複数のトレンチ１６を介してウエハ１５０内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。この形態では、イオン注入法はランダムイオン注入法である。これにより、コンタクト領域２７が第２半導体領域７内に形成される。第３マスク（図示しない）は、その後、除去される。
　次に、図１１Ｋを参照して、ベース絶縁膜１７５が第１主面３に形成される。ベース絶縁膜１７５は、複数の絶縁膜１７および主面絶縁膜４５のベースとなる。ベース絶縁膜１７５は、第１主面３および複数のトレンチ１６の壁面に沿って膜状に形成される。ベース絶縁膜１７５は、ＣＶＤ法および酸化処理法（たとえば熱酸化処理法）のいずれか一方または両方によって形成されてもよい。
　次に、図１１Ｌを参照して、第１ベース電極膜１７６がベース絶縁膜１７５の上に形成される。第１ベース電極膜１７６は、複数の埋設電極１８のベースとなる。第１ベース電極膜１７６は、ベース絶縁膜１７５を挟んで第１主面３を被覆する部分、および、ベース絶縁膜１７５を挟んで複数のトレンチ１６に埋設された部分を有している。ベース絶縁膜１７５は、ＣＶＤ法によって形成されてもよい。
　次に、図１１Ｍを参照して、第１ベース電極膜１７６の不要な部分がエッチング法によってベース絶縁膜１７５が露出するまで除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。これにより、複数の埋設電極１８が形成される。また、複数のゲート構造１５（第１ゲート構造１５Ａおよび第２ゲート構造１５Ｂ）が形成される。
　次に、図１１Ｎを参照して、層間膜４７が第１主面３の上に形成される。層間膜４７は、第１主面３および複数のゲート構造１５を一括して膜状に被覆する。層間膜４７は、ＣＶＤ法によって形成されてもよい。
　次に、図１１Ｏを参照して、所定のレイアウトを有する第４マスク１７７が層間膜４７の上に形成される。第４マスク１７７は、有機マスク（レジストマスク）であってもよい。第４マスク１７７は、複数のソース開口４９および複数のゲート開口（図示しない）を形成すべき領域を露出させ、それら以外の領域を被覆している。次に、層間膜４７の不要な部分が第４マスク１７７を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。
　次に、ベース絶縁膜１７５の不要な部分が第４マスク１７７を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。ベース絶縁膜１７５の不要な部分は、層間膜４７と同時に除去されてもよい。これにより、複数のソース開口４９および複数のゲート開口（図示しない）が層間膜４７に形成される。また、ベース絶縁膜１７５が、絶縁膜１７および主面絶縁膜４５に分割される。第４マスク１７７は、その後、除去される。
　次に、図１１Ｐを参照して、第２ベース電極膜１７８が層間膜４７の上に形成される。第２ベース電極膜１７８は、ソース電極５１、ゲート電極５７およびゲート配線５８のベースである。第２ベース電極膜１７８は、下電極膜５２および主電極膜５３を含む積層構造を有している。下電極膜５２は、第１電極膜５２ａおよび第２電極膜５２ｂを含む積層構造を有している。
　第１電極膜５２ａは、スパッタ法および蒸着法のいずれか一方または両方によって形成されてもよい。第１電極膜５２ａは、第１主面３、層間膜４７、複数のソース開口４９の壁面および複数のゲート開口（図示しない）の壁面に沿って膜状に形成される。第２電極膜５２ｂは、スパッタ法および蒸着法のいずれか一方または両方によって形成されてもよい。第２電極膜５２ｂは、第１電極膜５２ａの上に積層され、第１主面３、層間膜４７、複数のソース開口４９の壁面および複数のゲート開口（図示しない）の壁面に沿って膜状に形成される。
　主電極膜５３は、下電極膜５２の上に形成される。主電極膜５３は、スパッタ法および蒸着法のいずれか一方または両方によって形成されてもよい。主電極膜５３は、下電極膜５２の上に積層され、第１主面３、層間膜４７、複数のソース開口４９の壁面および複数のゲート開口（図示しない）の壁面に沿って膜状に形成される。
　次に、第２ベース電極膜１７８がソース電極５１、ゲート電極５７およびゲート配線５８に分割される。この工程では、所定のレイアウトを有するマスク（図示しない）を介するエッチング法によって、主電極膜５３の不要な部分（ソース電極５１、ゲート電極５７およびゲート配線５８を形成すべき領域を除く部分）が除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。マスク（図示しない）は、主電極膜５３のエッチング工程後、除去される。
　次に、主電極膜５３をマスクとするエッチング法によって下電極膜５２の不要な部分が除去される。下電極膜５２の不要な部分は、層間膜４７が露出するまで除去される。下電極膜５２の除去工程は、エッチング法によって第２電極膜５２ｂを除去する工程、および、エッチング法によって第１電極膜５２ａを除去する工程を含む。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。
　これにより、ソース電極５１、ゲート電極５７（図１）およびゲート配線５８（図１）が形成される。むろん、下電極膜５２の不要な部分は、主電極膜５３のエッチング工程に係るマスク（図示しない）を介するエッチング法によって除去されてもよい。
　その後、第２ウエハ主面１５２の上にドレインパッド電極１４０（図２）が形成される。ドレインパッド電極１４０は、スパッタ法または蒸着法によって形成されてもよい。そして、切断予定ライン１５６によってウエハ１５０が切断され、複数の半導体装置１Ａが切り出される。以上を含む工程を経て、半導体装置１Ａが製造される。
　図１１Ｇおよび図１１Ｉに示す露光工程において、短波長レーザ（たとえば紫外線（ＵＶ）レーザ）が照射される。デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成するためには、露光工程において、短波長レーザ（たとえば紫外線レーザ）がレジスト１６８，１７３における所望の位置に高精度に照射される必要がある。
　仮に、メサ部２１が、短波長レーザの吸収係数が比較的低い第１層７ａに配置されているとすると、第１主面３に向けて照射された短波長レーザが、トレンチ１６からメサ部２１を透過して、隣接するトレンチ１６内のレジスト１６８，１７３に届くおそれがある。つまり、ポジ型のレジスト１６８，１７３のうち意図しない領域が露光され、その後の現像工程において除去されてしまうおそれがある。
　とくに、図１１Ｉに示す露光工程では、隣接するトレンチ１６が第２フォトマスク１７４によって被覆されているにも拘わらず、当該隣接するトレンチ１６内の第２レジスト１７３に短波長レーザが照射されるおそれがある。そして、現像工程において、当該隣接するトレンチ１６内の第２レジスト１７３の一部または全部が除去されてしまうおそれがある。そして、第２レジストマスク１７１の第２開口１７２のパターンが所期パターンと異なる（崩れが生じる）おそれがある。この場合、その後のイオン注入を高精度に行えず、その結果、デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成できないおそれがある。
　これに対し、この方法によれば、メサ部２１（の全体）が、短波長レーザの吸収係数が比較的高い第２層７ｂに配置されている。そのため、図１１Ｇおよび図１１Ｉ（とくに図１１Ｉ）に示す露光工程において、短波長レーザが、トレンチ１６内からメサ部２１を通過しない（図１１Ｉに示す破線を参照）。そのため、隣接するトレンチ１６内の第２レジスト１７３に短波長レーザが照射されることを抑制または防止できる。これにより、第２レジストマスク１７１の第２開口１７２を高精度に形成できる。ゆえに、デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成できる。
　また、第２半導体領域７（ドリフト領域）に含まれる第１層７ａが、高い絶縁破壊電界強度を有する４Ｈ－ＳｉＣ（六方晶のＳｉＣ単結晶、第１半導体材料）によって構成されている。そのため、オン抵抗の低減を実現できる。
　図１２および図１３は、本開示の第２実施形態に係る半導体装置１Ｂの一要部を示す断面図である。図１２は、図８と同じ位置での切断面を示している。図１３は、図９と同じ位置での切断面を示している。図１２および図１３において、第１実施形態に係る半導体装置１Ａと同等の構成については、同一の参照符号を付し、詳細な説明を省略する。
　図１２および図１３を参照して、半導体装置１Ｂは、半導体装置１Ａに係る第２半導体領域７の積層構造の構成を変更した形態を有している。半導体装置１Ｂにおいて、第２半導体領域７は、第１層７ａと第２層７ｂとの積層構造に代えて、第２主面４側の第１層７ｐと第１主面３側の第２層７ｑとの積層構造を含む。すなわち、半導体領域は、第１層７ｐと第２層７ｑとの積層構造を含む。この形態では、第１層７ｐおよび第２層７ｑは、互いに共通の結晶構造を有している。第１層７ｐおよび第２層７ｑは、互いに異なる不純物濃度を有している。
　第１層７ｐは、第２主面４側に第１主面３から離れた位置において、第１主面３に沿って層状に延びている。第１層７ｐは、第２半導体領域７の第２主面４側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。第１層７ｐは、第２半導体領域７における第１半導体領域６との境界面である。第１層７ｐは、第１層７ａと同様の厚さ（第１厚さＴ１１（図４））を有している。
　第２層７ｑは、第１主面３に沿って延びる層状を有している。第２層７ｑの上面は、第１主面３である。第２層７ｑは、第１主面３側の表層部の全域に形成され、第１～第４側面５Ａ～５Ｄから露出していてもよい。第２層７ｑは、第１層７ａと同様の厚さ（第２厚さＴ１２（図４）。Ｔ１２＜Ｔ１１）を有している。第２層７ｑは、第１主面３から露出している。
　半導体装置１Ｂの第２半導体領域７は、ベース領域７１と、中濃度領域７２と、高濃度領域７３とを含む。ベース領域７１は、低濃度領域である第１層７ｐに含まれている。ベース領域７１の詳細については、第１実施形態において既に説明済みであるので、説明を省略する。
　中濃度領域７２の厚さは、前述のように、０．１μｍ以上０．５μｍ以下であってもよい。中濃度領域７２の厚さは、０．１５μｍ以上０．４μｍ以下であることが好ましい。中濃度領域７２のｎ型不純物濃度は、ベース領域７１のｎ型不純物濃度よりも高い。中濃度領域７２は、１×１０１７ｃｍ－３以上１×１０１８ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。中濃度領域７２のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、中濃度領域７２のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。中濃度領域７２は、第１層７ｐに含まれている。
　高濃度領域７３のｎ型不純物濃度は、中濃度領域７２のｎ型不純物濃度よりも高いことが好ましい。高濃度領域７３は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。高濃度領域７３のｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、高濃度領域７３のｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。高濃度領域７３は、第２層７ｑに含まれている。
　中濃度領域７２および高濃度領域７３のｎ型不純物濃度は、この形態では、窒素によって調節されている。中濃度領域７２および高濃度領域７３は、少なくとも１種の５価元素によって調整されたｎ型不純物濃度を有していてもよい。たとえば、中濃度領域７２および高濃度領域７３のｎ型不純物濃度は、窒素、リン、ヒ素、アンチモンおよびビスマスのうちの少なくとも１種によって調節されていてもよい。
　半導体装置１Ｂは、第１主面３の表層部に形成されたｐ型のボディ領域９０を含む。半導体装置１Ｂにおいて、ボディ領域９０は、半導体装置１Ａのボディ領域１０に代えて採用されている。ボディ領域９０は、「不純物領域」、「チャネル領域」等と称されてもよい。ボディ領域９０には、ソース電位が付与されてもよい。ソース電位は、回路動作の基準となる基準電位であってもよい。基準電位は、グランド電位であってもよい。ボディ領域９０は、第２半導体領域７（たとえばベース領域７１）のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。
　この形態では、ボディ領域９０は、中濃度領域７２のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。ボディ領域９０は、たとえば、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。ボディ領域９０は、高濃度領域である第２層７ｑに含まれている。
　複数のコンタクト領域２７は、ベース領域７１のｎ型不純物濃度よりも高いｐ型不純物濃度を有している。コンタクト領域２７は、後述する中濃度領域７２のｎ型不純物濃度よりも高いｐ型不純物濃度を有していてもよい。コンタクト領域２７のｐ型不純物濃度は、ボディ領域１０のｐ型不純物濃度よりも高い。コンタクト領域２７のｐ型不純物濃度は、電界緩和層２５のｐ型不純物濃度よりも高い。
　１つのコンタクト領域２７のｐ型不純物濃度は、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。コンタクト領域２７のｐ型不純物濃度は、少なくとも１種の３価元素によって調整されていることが好ましい。コンタクト領域２７の３価元素は、ホウ素、アルミニウム、ガリウムおよびインジウムのうちの少なくとも１種であってもよい。それ以外のコンタクト領域２７の詳細については、第１実施形態において既に説明済みであるので、説明を省略する。複数のコンタクト領域２７は、高濃度領域である第２層７ｑに含まれている。
　この形態では、第２層７ｑにおけるｎ型不純物濃度およびｐ型不純物濃度がいずれも比較的高い。第２層７ｑにおけるｎ型不純物濃度が、第１層７ｐにおけるｐ型不純物濃度およびｎ型不純物濃度よりも高い。第２層７ｑにおけるｐ型不純物濃度が、第１層７ｐにおけるｐ型不純物濃度およびｎ型不純物濃度よりも高い。別の言い方では、第２層７ｑが、第１層７ｐよりも高い不純物濃度を有している。第２層７ｑは、レーザ光の吸吸係数が比較的高い高吸収層であるので、レーザ光の吸吸係数が比較的高い。
　第１層７ｐおよび第２層７ｑは、露光工程（図１４Ｇ、図１４Ｉ等）に用いられるレーザ光の吸収係数（吸光係数）が互いに異なっている。第１層７ｐは、不純物濃度が比較的低い低濃度層であるので、レーザ光の吸収係数が比較的低い。すなわち、第２層７ｑは、第１層７ｐに比べて、レーザ光の吸吸係数が高い。
　このレーザ光は、短波長レーザを含む。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザおよびＦ２エキシマレーザうちの少なくとも１種を含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第１層７ｐは、六方晶のＳｉＣ単結晶（第１半導体材料）からなる。六方晶のＳｉＣ単結晶は、２Ｈ－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶、６Ｈ－ＳｉＣ単結晶等を含む複数種のポリタイプを有している。この形態では、六方晶のＳｉＣ単結晶が４Ｈ－ＳｉＣ単結晶を含む。六方晶のＳｉＣ単結晶が、他のポリタイプを含んでいてもよい。
　この形態では、第２層７ｑは、第１層７ｐと同じ結晶構造を有している。第２層７ｑは、六方晶のＳｉＣ単結晶（第１半導体材料）からなる。第１層７ｐが４Ｈ－ＳｉＣ単結晶を含む場合、第２層７ｑも４Ｈ－ＳｉＣ単結晶を含む。
　電界緩和層２５は、第１層７ｐおよび第２層７ｑに跨っている。つまり、電界緩和層２５が境界面７ｒを鉛直方向Ｚに跨っている。図１２および図１３に示すように、膨出部２５ａが、第１層７ｐおよび第２層７ｑに跨っていてもよい。図示を省略するが、膨出部２５ａが第１層７ｐのみに配置されていてもよいし、膨出部２５ａが第２層７ｑのみに配置されていてもよい。
　境界面７ｒと電界緩和層２５の底部２５ｂとの間の第２距離Ｌ２（図１２および図１３）が、境界面７ｒとトレンチ１６の底面２０との間の第１距離Ｌ１（図１２および図１３）よりも長い。つまり、第１距離Ｌ１が第２距離Ｌ２よりも短い（Ｌ１＜Ｌ２）。
　トレンチ１６の側面１９の全体が第２層７ｂに配置されている。トレンチ１６の底面２０が、第２層７ｂに配置されている。
　図１４Ａ～図１４Ｌは、半導体装置１Ｂの製造方法を示す断面図である。図１４Ａ～図１４Ｌでは、１つのデバイス領域１５５のうちの活性領域８の一部の断面が示されている。図１４～図１４Ｌにおいて左図が図１２の断面部に対応し、右図が図１３の断面に対応している。
　図１４Ａを参照して、まず、前述のウエハ１５０が用意される。次に、図１４Ｂを参照して、第１ウエハ主面１５１の表層部において、ベース中濃度領域１８１がウエハ１５０（第２半導体領域７）内に形成される。この形態では、第１ウエハ主面１５１が第１主面３に対応している。ベース中濃度領域１８１は、中濃度領域７２のベースである。
　ベース中濃度領域１８１の形成工程では、第１主面３（第１ウエハ主面１５１）から第２主面４側に離れた領域に、ベース中濃度領域１８１が形成される。ベース中濃度領域１８１は、第１主面３に沿って水平方向に層状に延びている。ベース中濃度領域１８１の形成工程では、イオン注入法によってｎ型不純物が第２半導体領域７に導入される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。チャネリングイオン注入法およびランダムイオン注入法の詳細については、第１実施形態において既に説明済みであるので、説明を省略する。
　ベース中濃度領域１８１の形成工程では、ベース中濃度領域１８１が第１ウエハ主面１５１（第１主面３）から第２主面４側に間隔を空けて形成されるから、チャネリングイオン注入工程が採用されることが好ましい。
　次に、図１４Ｃを参照して、ウエハ１５０（第２半導体領域７（図１４Ｂ））内において第１主面３の表層部に、ベース高濃度領域１８２が形成される。ベース高濃度領域１８２は、高濃度領域７３のベースである。
　ベース高濃度領域１８２の形成工程では、ベース中濃度領域１８１の形成位置の直上の領域であって第１主面３から第２主面４側に離れた領域に、ベース高濃度領域１８２が形成される。ベース高濃度領域１８２の形成工程では、イオン注入法によってｎ型不純物が第２半導体領域７に導入される。ベース高濃度領域１８２の形成工程により、第１主面３に沿って水平方向に層状に延びるベース高濃度領域１８２が形成される。
　イオン注入法は、上記の通りである。ベース中濃度領域１８１の形成工程では、ベース中濃度領域１８１が第１ウエハ主面１５１（第１主面３）から第２主面４側に間隔を空けて形成されるから、イオン注入法として、チャネリングイオン注入工程が採用されることが好ましい。ベース高濃度領域１８２は、ベース中濃度領域１８１の上に積層されるように形成される。
　ベース高濃度領域１８２は、第１主面３から第２半導体領域７の底部側に間隔を空けて第２半導体領域７内に形成されてもよい。むろん、ベース高濃度領域１８２は、第１主面３から露出してもよい。後の工程におけるｐ型不純物およびｎ型不純物の相殺等を考慮すると、ベース高濃度領域１８２は第１主面３から間隔を空けて形成されることが好ましい。
　中濃度領域７２のベースであるベース中濃度領域１８１、および高濃度領域７３のベースであるベース高濃度領域１８２をそれぞれ形成することにより、第２半導体領域７の表層部を除く部分が、ベース領域７１と、中濃度領域７２と、高濃度領域７３とに区画される。別の言い方では、これらの工程により、第２半導体領域７が、第１層７ｐと、第２層７ｑとに区画される。
　次に、図１４Ｄを参照して、ベースボディ領域１８３がウエハ１５０（第２半導体領域７（図１４Ｂ））内においてベース高濃度領域１８２の表層部に形成される。ベースボディ領域１８３は、ボディ領域９０のベースである。ベースボディ領域１８３は、第１実施形態に係るベースボディ領域１６２よりも高いp型不純物濃度を有する領域である。
　ベースボディ領域１８３の形成工程では、イオン注入法によってｐ型不純物が第２半導体領域７内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。これにより、第１主面３に沿って水平方向に層状に延びるベースボディ領域１８３が形成される。
　ベースボディ領域１８３の形成工程において、平面視においてソース領域１１（図１２）を形成しない非形成領域（図１４Ｄの右図）では、ベースボディ領域１８３が第１主面３に達するように形成される。そのため、ベースボディ領域１８３の形成工程後において、ベースボディ領域１８３が第１主面３に露出している。
　一方、ベースボディ領域１８３の形成工程において、平面視においてソース領域１１を形成しない非形成領域（図１４Ｄの左図）では、ベースボディ領域１８３が、第１主面３に達しない深さに形成される。そのため、この非形成領域では、ベースボディ領域１８３の形成工程後において、ベースボディ領域１８３の表面は、第１主面３から間隔を空けた深さ位置にある。
　次に、図１４Ｅを参照して、ベースソース領域１８４が第１主面３の表層部に形成される。この工程では、まず、所定のレイアウトを有する第１マスク１６４が第１主面３の上に配置される。次に、第１マスク１６４を介したイオン注入法によって、ｎ型不純物が第２半導体領域７（図１４Ｂ）内に導入される。これにより、ベースソース領域１８４がウエハ１５０内において第１主面３の表層部に形成される。ベースソース領域１８４は、複数のソース領域１１のベースである。ベースソース領域１８４の形成工程では、イオン注入法によってｎ型不純物が第１主面３の表層部に導入される。第１マスク１６４は、この工程後、除去される。
　イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。ｎ型不純物は、第１主面３の表層部に導入されるため、イオン注入法はランダムイオン注入法であることが好ましい。これにより、第１主面３に沿って水平方向に層状に延びるベースソース領域１８４が形成される。
　ベース中濃度領域１８１の形成工程、ベース高濃度領域１８２の形成工程、ベースボディ領域１８３の形成工程およびベースソース領域１８４の形成工程の工程順序は任意であり、適宜入れ替えて実施されてもよい。
　これにより、低濃度層である第１層７ｐおよび高濃度層である第２層７ｑの積層構造を有する第２半導体領域７が形成される（積層構造形成工程）。このとき、第１層７ｐおよび第２層７ｑの境界面は、境界面７ｒである。
　次に、図１４Ｆを参照して、複数のメサ部２１および複数のトレンチ１６が第１主面３に形成される（トレンチ形成工程）。この工程では、まず、所定のレイアウトを有する第２マスク１６５が第１主面３の上に形成される。次に、ウエハ１５０の不要な部分が第２マスク１６５を介するエッチング法によって除去される。エッチング法は、ウエットエッチング法およびドライエッチング法のいずれか一方または両方であってもよい。これにより、複数のメサ部２１および複数のトレンチ１６が形成される。また、ベースボディ領域１８３およびベースソース領域１８４が複数のトレンチ１６によって分離され、ボディ領域９０およびソース領域１１が形成される。第２マスク１６５は、この工程後、除去される。
　次に、図１４Ｇおよび図１４Ｈを参照して、複数の電界緩和層２５（図１４Ｈ）が、複数のトレンチ１６の底面２０に沿う領域に形成される。この工程では、所定パターンを有する第１レジストマスク１６６（図１４Ｈ）を介したイオン注入法が実行される。第１レジストマスク１６６は、たとえば、電界緩和層２５を形成すべき領域を露出させる第１開口１６７（図１４Ｈ）を有している。第１開口１６７の形成について説明する。
　図１４Ｇを参照して、第１開口１６７の形成に際し、まず、第１レジスト１６８が、第１主面３の上に形成される。第１レジスト１６８の形成は、スピンコータやスプレーコータ等を用いた塗布により行われる。第１レジスト１６８は、たとえばポジ型のレジストである。
　その後、第１フォトマスク１６９（フォトマスク）を介して、フォトリソグラフィ法によって第１レジスト１６８が選択的に露光される（露光工程）。その後、第１レジスト１６８を現像することによって、図１４Ｈに示す第１開口１６７が形成される。第１レジスト１６８がポジ型のレジストである場合、第１レジスト１６８のうち露光された部分が除去される。これにより、第１開口１６７を有する第１レジストマスク１６６が形成される。
　第１レジスト１６８に対する露光は、第１フォトマスク１６９を利用した短波長レーザ照射法によって行われてもよい。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザおよびＦ２エキシマレーザうちの少なくとも１種を含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第１レジストマスク１６６の形成後、次いで、第１レジストマスク１６６を介したイオン注入法によって、ｐ型不純物がトレンチ１６内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。
　イオン注入法はランダムイオン注入法であり、ｐ型不純物は第１主面３に対してほぼ垂直な注入角度でウエハ１５０内に導入されることが好ましい。イオン注入法は、垂直イオン注入法であり、斜めイオン注入法ではないことが好ましい。この工程によれば、トレンチ１６の２つの側面１９を介したウエハ１５０内へのｐ型不純物の導入が抑制される。
　複数の電界緩和層２５は、高濃度領域７３および中濃度領域７２に上下に跨るように形成される。高濃度領域７３および中濃度領域７２は、それぞれ第２層７ｑおよび第１層７ｐに含まれる。したがって、複数の電界緩和層２５は、いずれも第２層７ｑおよび第１層７ｐに上下に跨るように形成される。別の言い方では、複数の電界緩和層２５が境界面７ｒを鉛直方向Ｚに跨っている。
　また、高濃度領域７３が複数の電界緩和層２５によって複数に分割され、複数の高濃度領域７３が形成される。第１レジストマスク１６６は、その後除去される。
　次に、図１４Ｉおよび図１４Ｊを参照して、複数の高濃度領域２８（図１４Ｊ）が、所定の複数の電界緩和層２５内において複数のトレンチ１６の底面２０に沿う領域にそれぞれ形成される。この工程では、所定パターンを有する第２レジストマスク１７１（図１４Ｊ）を介したイオン注入法が実行される。第２レジストマスク１７１は、たとえば、高濃度領域２８を形成すべき領域を露出させる第２開口１７２（図１４Ｊ）を有している。第２開口１７２の形成について説明する。
　図１４Ｉを参照して、第２開口１７２の形成に際し、まず、第２レジスト１７３が、第１主面３の上に形成される。その後、第２フォトマスク（フォトマスク）１７４を介して、フォトリソグラフィ法によって第２レジスト（レジスト）１７３が選択的に露光される（露光工程）。第２レジスト１７３の形成は、スピンコータやスプレーコータ等を用いた塗布により行われる。第２レジスト１７３は、たとえばポジ型のレジストである。
　その後、第２レジスト１７３を現像することによって、図１４Ｊに示す第２開口１７２が形成される。第２レジスト１７３がポジ型のレジストである場合、第２レジスト１７３のうち露光された部分が除去される。これにより、第２開口１７２を有する第２レジストマスク１７１が形成される。
　第２レジスト１７３に対する露光は、第２フォトマスク１７４を利用した短波長レーザ照射法によって行われてもよい。紫外線レーザは、ＡｒＦエキシマレーザ、ＫｒＦエキシマレーザ、ＸｅＣｌエキシマレーザ、ＸｅＦエキシマレーザおよびＦ２エキシマレーザうちの少なくとも１種を含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第２フォトマスク１７４を利用した短波長レーザ照射法により、第１主面３に対する第２レジストマスク１７１の密着性を適切に調整できる。
　第２レジストマスク１７１の形成後、次いで、第２レジストマスク１７１を介したイオン注入法によって、ｐ型不純物がトレンチ１６内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。
　イオン注入法はランダムイオン注入法であり、ｐ型不純物は第１主面３に対してほぼ垂直な注入角度でウエハ１５０内に導入されることが好ましい。イオン注入法は、垂直イオン注入法であり、斜めイオン注入法ではないことが好ましい。この工程によれば、トレンチ１６の２つの側面１９を介する第２半導体領域７内へのｐ型不純物の導入が抑制される。
　これにより、複数の高濃度領域２８が複数の電界緩和層２５内にそれぞれ形成される。第２レジストマスク１７１は、その後除去される。
　次に、図１４Ｋを参照して、複数のコンタクト領域２７が、ウエハ１５０（第２半導体領域７）内において複数のトレンチ１６に沿う領域に形成される。この工程では、まず、所定のレイアウト（第１主面３の一部および複数のトレンチ１６の一部を選択的に露出させるようなレイアウト）を有する第３マスク（図示しない）が第１主面３の上に形成される。
　次に、第３マスク（図示しない）を介したイオン注入法によってｐ型不純物が第１主面３および複数のトレンチ１６を介してウエハ１５０内に導入される。イオン注入法は、チャネリングイオン注入法およびランダムイオン注入法のいずれか一方または両方であってもよい。この形態では、イオン注入法はランダムイオン注入法である。
　ランダムイオン注入法は、垂直イオン注入法であってもよい。この場合、ｐ型不純物は第１主面３に対してほぼ垂直な注入角度でウエハ１５０内に導入される。ランダムイオン注入法は、斜めイオン注入法であってもよい。この場合、ｐ型不純物は第１主面３に対して斜め傾斜した注入角度でウエハ１５０内に導入される。注入角度は、０°よりも大きく１０°以下であってもよい。これにより、コンタクト領域２７が第２半導体領域７内に形成される。第３マスク（図示しない）は、その後、除去される。
　次に、図１４Ｋを参照して、ベース絶縁膜１７５が第１主面３に形成される。ベース絶縁膜１７５は、複数の絶縁膜１７および主面絶縁膜４５のベースとなる。ベース絶縁膜１７５は、第１主面３および複数のトレンチ１６の壁面に沿って膜状に形成される。ベース絶縁膜１７５は、ＣＶＤ法および酸化処理法（たとえば熱酸化処理法）のいずれか一方または両方によって形成されてもよい。
　次に、図１４Ｌを参照して、第１ベース電極膜がベース絶縁膜１７５の上に形成される。第１ベース電極膜は、複数の埋設電極１８のベースとなる。以降の工程は図１１Ｌ～図１１Ｐに示す工程と同等であるので、これらの工程の説明を省略する。
　第２ウエハ主面１５２の上にドレインパッド電極１４０（図２）が形成された後、切断予定ライン１５６によってウエハ１５０が切断され、複数の半導体装置１Ｂが切り出される。以上を含む工程を経て、半導体装置１Ｂが製造される。
　図１４Ｇおよび図１４Ｉに示す露光工程において、短波長レーザ（たとえば紫外線（ＵＶ）レーザ）が照射される。デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成するためには、露光工程において、短波長レーザ（たとえば紫外線レーザ）がレジスト１６８，１７３における所望の位置に高精度に照射される必要がある。
　仮に、メサ部２１が、短波長レーザの吸収係数が比較的低い第１層７ｐに配置されているとすると、第１主面３に向けて照射された短波長レーザが、トレンチ１６からメサ部２１を透過して、隣接するトレンチ１６内のレジスト１６８，１７３に届くおそれがある。つまり、ポジ型のレジスト１６８，１７３のうち意図しない領域が露光され、その後の現像工程において除去されてしまうおそれがある。
　とくに、図１４Ｉに示す露光工程では、隣接するトレンチ１６が第２フォトマスク１７４によって被覆されているにも拘わらず、当該隣接するトレンチ１６内の第２レジスト１７３に短波長レーザが照射されるおそれがある。そして、現像工程において、当該隣接するトレンチ１６内の第２レジスト１７３の一部または全部が除去されてしまうおそれがある。そして、第２レジストマスク１７１の第２開口１７２のパターンが所期パターンと異なる（崩れが生じる）おそれがある。この場合、その後のイオン注入を高精度に行えず、その結果、デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成できないおそれがある。
　これに対し、この方法によれば、メサ部２１（の全体）が、短波長レーザの吸収係数が比較的高い第２層７ｑに配置されている。そのため、図１４Ｇおよび図１４Ｉ（とくに図１４Ｉ）に示す露光工程において、短波長レーザが、トレンチ１６内からメサ部２１を通過しない（図１４Ｉに示す破線を参照）。そのため、隣接するトレンチ１６内の第２レジスト１７３に短波長レーザが照射されることを抑制または防止できる。これにより、第２レジストマスク１７１の第２開口１７２を高精度に形成できる。ゆえに、デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成できる。
　また、第２半導体領域７（ドリフト領域）に含まれる第１層７ｐおよび第２層７ｑが、高い絶縁破壊電界強度を有する４Ｈ－ＳｉＣ（六方晶のＳｉＣ単結晶、第１半導体材料）によって構成されている。そのため、オン抵抗の低減を実現できる。
　図１５および図１６は、第１実施形態の第１変形例に係る半導体装置１Ａの一要部を示す図である。図１５は、図８と同じ位置での切断面を示している。図１６は、図９と同じ位置での切断面を示している。図１５および図１６において、第１実施形態に係る半導体装置１Ａと同等の構成については、同一の参照符号を付し、詳細な説明を省略する。
　図１５および図１６を参照して、第１変形例に係る半導体装置１Ａに、第２実施形態に係る半導体装置１Ｂの特徴を加入した構成を有している。第１変形例に係る半導体装置１Ａにおいて、第１層７ａおよび第２層７ｂは、互いに異なる不純物濃度を有している。第１層７ａは、六方晶のＳｉＣ単結晶（第１半導体材料）からなる。第１層７ａは、六方晶のＳｉＣ単結晶からなる。第２層７ｂは、立方晶のＳｉＣ単結晶からなる。
　第１変形例では、第２層７ｂにおけるｎ型不純物濃度は、第１層７ａにおけるｐ型不純物濃度およびｎ型不純物濃度よりも高い。第２層７ｂにおけるｐ型不純物濃度は、第１層７ａにおけるｐ型不純物濃度およびｎ型不純物濃度よりも高い。別の言い方では、第２層７ｂが、第１層７ａよりも高い不純物濃度を有している。
　具体的には、第１変形例に係る半導体装置１Ａでは、第２中濃度領域７２ｂが、第１中濃度領域７２ａよりも高いｎ型不純物濃度を有している。第２中濃度領域７２ｂは、１×１０１８ｃｍ－３以上１×１０２１ｃｍ－３以下のｎ型不純物濃度をピーク値として有していてもよい。第２中濃度領域７２ｂのｎ型不純物濃度は、厚さ方向にほぼ一定であってもよい。むろん、第２中濃度領域７２ｂのｎ型不純物濃度は、チップ２の厚さ方向（結晶成長方向）に向けて漸増および／または漸減する濃度勾配を有していてもよい。第２中濃度領域７２ｂは、高濃度領域と称されてもよい。
　第１変形例に係る半導体装置１Ａでは、ｐ型のボディ領域１０に代えて、ｐ型のボディ領域９０が形成されている。ボディ領域９０は、第１中濃度領域７２ａのｎ型不純物濃度よりも高いｐ型不純物濃度を有している。ボディ領域９０は、たとえば、１×１０１８ｃｍ－３以上１×１０１９ｃｍ－３以下のｐ型不純物濃度をピーク値として有していてもよい。
　図１７Ａおよび図１７Ｂは、第１変形例に係る半導体装置１Ａの製造方法の一部を示す断面図である。図１７Ａおよび図１７Ｂには、それぞれ図１１Ｇに対応する工程および図１１Ｉに対応する工程が示されている。以下、第１変形例に係る半導体装置１Ａの製造方法の露光工程について説明する。
　図１７Ａを参照して、第１レジストマスク１６６の形成に際し、まず、第１レジスト（レジスト）１６８が、第１主面３の上に形成される。第１レジスト１６８は、たとえばポジ型のレジストである。その後、第１フォトマスク（フォトマスク）１６９を介して、フォトリソグラフィ法によって第１レジスト１６８が選択的に露光される（露光工程）。
　第１レジスト１６８に対する露光は、第１フォトマスク１６９を利用した短波長レーザ照射法によって行われる。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　図１７Ｂを参照して、第２レジストマスク１７１の形成に際し、まず、第２レジスト１７３が、第１主面３の上に形成される。第２レジスト１７３は、たとえばポジ型のレジストである。その後、第２フォトマスク１７４を介して、フォトリソグラフィ法によって第２レジスト１７３が選択的に露光される（露光工程）。
　第２レジスト１７３に対する露光は、第２フォトマスク１７４を利用した短波長レーザ照射法によって行われる。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第１変形例では、メサ部２１の全体が、短波長レーザの吸収係数が比較的高い第２層７ｂに配置されている。そのため、図１７Ａおよび図１７Ｂ（とくに図１７Ｂ）に示す露光工程において、短波長レーザが、トレンチ１６内からメサ部２１を通過しない（図１７Ｂに示す破線を参照）。そのため、図１７Ｂに示すように、隣接するトレンチ１６内の第２レジスト１７３に短波長レーザが照射されることを抑制または防止できる。これにより、第２レジストマスク１７１の第２開口１７２を高精度に形成できる。ゆえに、デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成できる。
　図１８および図１９は、第１実施形態の第２変形例に係る半導体装置１Ａの一要部を示す図である。図１８は、図８と同じ位置での切断面を示している。図１９は、図９と同じ位置での切断面を示している。図１８および図１９において、第１実施形態に係る半導体装置１Ａと同等の構成については、同一の参照符号を付し、詳細な説明を省略する。
　第２変形例に係る半導体装置１Ａは、各メサ部２１の全体ではなく、各メサ部２１の表層部のみに第２層７ｂが形成されていることにおいて、第１実施形態と相違している。
　メサ部２１は、１つの頂面２２、２つの側面１９およびメサ内部２４を備えている。頂面２２は、第１主面３の一部である。メサ部２１の側面１９は、トレンチ１６の側面１９によって区画されている。メサ内部２４は、メサ部２１のうち、１つの頂面２２および２つの側面１９によって被覆された（取り囲まれた）部分である。メサ内部２４の上縁は、頂面２２から内側に間隔を空けた位置に形成されている。メサ内部２４の側縁は、側面１９から内側に間隔を空けた位置に形成されている。
　メサ内部２４は、紫外線の低吸収層である第１層７ａに形成されている。第１層７ａは、この形態では４Ｈ－ＳｉＣを用いて形成されており、紫外線の低吸収層である。この形態では、第２半導体領域７および電界緩和層２５も、第１層７ａに形成されている。
　一方、メサ部２１のうち、メサ部２１の側面１９および頂面２２を含む表層部は、第２層７ｂに配置されている。第２層７ｂは、この形態では３Ｃ－ＳｉＣを用いて形成されており、紫外線の高吸収層である。
　ｎ型のソース領域１１は、第１層７ａおよび第２層７ｂに跨っている。ｎ型のソース領域１１は、第２層７ｂにのみ配置されていてもよい。
　ｎ型のコンタクト領域２７は、第１層７ａおよび第２層７ｂに跨っている。ｐ型のボディ領域１０も、第１層７ａおよび第２層７ｂに跨っている。
　図２０Ａおよび図２０Ｂは、第２変形例に係る半導体装置１Ａの製造方法の一部を示す断面図である。図２０Ａおよび図２０Ｂには、それぞれ図１１Ｇに対応する工程および図１１Ｉに対応する工程が示されている。
　図２０Ａを参照して、第１レジストマスク１６６の形成に際し、まず、第１レジスト（レジスト）１６８が、第１主面３の上に形成される。第１レジスト１６８は、たとえばポジ型のレジストである。その後、第１フォトマスク（フォトマスク）１６９を介して、フォトリソグラフィ法によって第１レジスト１６８が選択的に露光される（露光工程）。
　第１レジスト１６８に対する露光は、第１フォトマスク１６９を利用した短波長レーザ照射法によって行われる。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　図２０Ｂを参照して、第２レジストマスク１７１の形成に際し、まず、第２レジスト１７３が、第１主面３の上に形成される。第２レジスト１７３は、たとえばポジ型のレジストである。その後、第２フォトマスク１７４を介して、フォトリソグラフィ法によって第２レジスト１７３が選択的に露光される（露光工程）。
　第２レジスト１７３に対する露光は、第２フォトマスク１７４を利用した短波長レーザ照射法によって行われる。短波長レーザは、１５０ｎｍ以上４００ｎｍ以下の波長を有する紫外線（ＵＶ）レーザを含んでいてもよい。また、短波長レーザは、１３ｎｍ以上１４ｎｍ以下の波長を有する極端紫外線（ＥＵＶ）レーザを含んでいてもよい。
　第２変形例では、メサ部２１の表層部（頂面２２および２つの側面１９）が、短波長レーザの吸収係数が比較的高い第２層７ｂに配置されている。そのため、図２０Ａおよび図２０Ｂ（とくに図２０Ｂ）に示す露光工程において、短波長レーザが、トレンチ１６内からメサ部２１を通過しない（図２０Ｂに示す破線を参照）。そのため、図２０Ｂに示すように、隣接するトレンチ１６内の第２レジスト１７３に短波長レーザが照射されることを抑制または防止できる。これにより、第２レジストマスク１７１の第２開口１７２を高精度に形成できる。ゆえに、デバイス構造物（トランジスタ構造Ｔｒ）を高精度に形成できる。
　図１８および図１９の例では、複数のトレンチ１６の底面２０が第１層７ａに配置されている。第２変形例において、複数のトレンチ１６の底面２０が、第１層７ａではなく、第２層７ｂに配置されていてもよい。
　図１８～図２０Ｂに示す第２変形例は、第２実施形態に適用されてもよい。つまり、各メサ部２１の全体ではなく、各メサ部２１の表層部（２つの側面１９および頂面２２）が第２層７ｑに配置され、各メサ部２１のメサ内部２４が、第１層７ｐに配置されてもよい。複数のトレンチ１６の底面２０は、第１層７ｐに配置されていてもよいし、第２層７ｂに配置されていてもよい。
　前述の形態（変形例を含む）はさらに他の形態で実施できる。
　ワイドバンドギャップ半導体は、シリコンのバンドギャップよりも大きいバンドギャップを有する半導体である。ワイドバンドギャップ半導体の単結晶として、炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンド（Ｃ）、酸化ガリウム（Ｇａ２Ｏ３）等が例示される。
　前述の形態（変形例を含む）では、第１層７ａおよび第２層７ｂの両方が、ワイドバンドギャップ半導体によって構成されている。この場合、第１層７ａを構成する第１半導体材料が、第２層７ｂを構成する第２半導体材料よりも高いバンドギャップを有している。
　第２層７ｂを構成する第２半導体材料が、ワイドバンドギャップ半導体以外の単結晶を含んでいてもよい。第２層７ｂが、シリコン（Ｓｉ、バンドギャップ：１．１２ｅＶ）の単結晶を含んでいてもよい。すなわち、第２半導体材料が、シリコンであってもよい。
　第２層７ｂを構成する第２半導体材料が、ナローバンドギャップ半導体材料であってもよい。ナローバンドギャップ半導体材料として、テルル化カドミウム水銀（Ｈｇ１－ｘＣｄｘＴｅ、バンドギャップ：１．５ｅＶ）、テルル化亜鉛水銀（Ｈｇ１－ｘＺｎｘＴｅ、バンドギャップ：－０．１５ｅＶ以上２．２５ｅＶ以下）、セレン化鉛（ＰｂＳｅ、バンドギャップ：０．２７ｅＶ）、硫化鉛(II)（ＰｂＳ、バンドギャップ：０．３７ｅＶ）、テルル化鉛（ＰｂＴｅ、バンドギャップ：０．３２ｅＶ）、ヒ化インジウム（ＩｎＡｓ、バンドギャップ：０．３５４ｅＶ）、アンチモン化インジウム（ＩｎＳｂ、バンドギャップ：０．１７ｅＶ）、アンチモン化ガリウム（ＧａＳｂ、バンドギャップ：０．６７ｅＶ）、ヒ化カドミウム（Ｃｄ３Ａｓ２、バンドギャップ：０．５ｅＶ以上０．６ｅＶ以下）、テルル化ビスマス（Ｂｉ２Ｔｅ３、バンドギャップ：０．２１ｅＶ）、テルル化スズ（ＳｎＴｅ、バンドギャップ：０．１８ｅＶ）、セレン化スズ（ＳｎＳｅ、バンドギャップ：０．１８ｅＶ）、セレン化銀(I)（Ａｇ２Ｓｅ、バンドギャップ：０．０７ｅＶ）、ケイ化マグネシウム（Ｍｇ２Ｓｉ、バンドギャップ：０．７３ｅＶ）の少なくとも１つを例示できる。
　前述の各形態において、「ｎ型」の半導体領域の導電型が「ｐ型」に反転され、「ｐ型」の半導体領域の導電型が「ｎ型」に反転された構造が採用されてもよい。この場合の具体的な構成は、前述の説明および添付図面において、「ｎ型」を「ｐ型」に置き換えると同時に、「ｐ型」を「ｎ型」に置き換えることによって得られる。
　前述の各実施形態では、ｎ型の第１半導体領域６が示された。しかし、ｐ型の第１半導体領域６が採用されてもよい。この場合、ＭＩＳＦＥＴ構造に代えてＩＧＢＴ（Insulated Gate Bipolar Transistor）構造が形成される。この場合、前述の説明において、ＭＩＳＦＥＴ構造の「ソース」がＩＧＢＴ構造の「エミッタ」に置き換えられ、ＭＩＳＦＥＴ構造の「ドレイン」がＩＧＢＴ構造の「コレクタ」に置き換えられる。ｐ型の第１半導体領域６はイオン注入法によってチップ２の第２主面４の表層部に導入された３価元素を含むｐ型領域であってもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下、括弧内の英数字等は前述の各実施形態における対応構成要素等を表すが、各付記（Clause）の範囲を実施形態に限定する趣旨ではない。以下の項目に係る「半導体装置」は、必要に応じて「半導体装置」、「ワイドバンドギャップ半導体装置」、「半導体スイッチング装置」、「半導体整流装置」、「ＭＩＳＦＥＴ装置」、「ＩＧＢＴ装置」、「ダイオード装置」等に置き換えられてもよい。
　［付記１－１］
　第１主面（３）と、前記第１主面（３）の反対側の第２主面（４）とを有するチップ（２）と、
　前記チップ（２）内において、前記第１主面（３）の表層部に配置された半導体領域（７）と、
　前記半導体領域（７）の表層部に形成されたデバイス構造物（Ｔｒ）とを含み、
　前記半導体領域（７）が、前記第２主面（４）側の第１層（７ａ，７ｐ）であってワイドバンドギャップ半導体材料である第１半導体材料からなる第１層（７ａ，７ｐ）と、前記第１主面（３）側の第２層（７ｂ，７ｑ）であって前記第１層（７ａ，７ｐ）よりも高い吸収係数を有する第２層（７ｂ，７ｑ）との積層構造を含む、半導体装置（１Ａ，１Ｂ）。
　この構成によれば、第１層（７ａ，７ｐ）および第２層（７ｂ，７ｑ）の積層構造において、第１主面（３）側の第２層（７ｂ，７ｑ）が、第２主面（４）側の第１層（７ａ，７ｐ）よりも高い吸収係数を有している。そのため、露光工程において、露光のための光が、第１主面（３）の表層部を通過して他の領域のレジスト（１６８，１７３）に照射されることを抑制または防止できる。これにより、レジスト（１６８，１７３）の開口パターンに崩れが生じることを抑制または防止できる。ゆえに、デバイス構造物（Ｔｒ）を高精度に形成できる。
　［付記１－２］
　前記第２層（７ｂ，７ｑ）が、前記第１層（７ａ，７ｐ）よりも高い、紫外線の吸収係数を有している、付記１－１に記載の半導体装置（１Ａ，１Ｂ）。
　この構成によれば、露光工程において、露光のための紫外線（ＵＶ）が、第１主面（３）の表層部を通過して他の領域のレジスト（１６８，１７３）に照射されることを抑制または防止できる。ゆえに、デバイス構造物（Ｔｒ）の寸法精度を、より効果的に高めることができる。
　［付記１－３］
　前記第２層（７ｂ）が、前記第１半導体材料よりも狭いバンドギャップを有する第２半導体材料からなる、付記１－１または付記１－２に記載の半導体装置（１Ａ）。
　この構成によれば、第２層（７ｂ）に含まれる第２半導体材料が、第１層（７ａ）に含まれる第１半導体材料よりも、狭いバンドギャップを有している。そのため、第２層（７ｂ）が第１層（７ａ）よりも露光のための光を吸収し易い構成を、比較的簡単に実現できる。
　［付記１－４］
　前記第１半導体材料が、六方晶のＳｉＣ単結晶を含み、
　前記第２半導体材料が、立方晶のＳｉＣ単結晶を含む、付記１－３に記載の半導体装置（１Ａ）。
　この構成によれば、立方晶のＳｉＣ単結晶は、六方晶のＳｉＣ単結晶に比べて狭いバンドギャップを有している。そのため、第２層（７ｂ）が第１層（７ａ）よりも露光のための光を吸収し易い構成を、比較的簡単に実現できる。
　［付記１－５］
　前記六方晶のＳｉＣ単結晶が、２Ｈ－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶のうちの少なくとも１つを含み、
　前記立方晶のＳｉＣ単結晶が、３Ｃ－ＳｉＣ単結晶を含む、付記１－４に記載の半導体装置（１Ａ）。
　［付記１－６］
　前記第２層（７ｂ，７ｑ）が、前記第１層（７ａ，７ｐ）よりも高い不純物濃度を有している、付記１－３～付記１－５のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　この構成によれば、第２層（７ｂ，７ｑ）が、第１層（７ａ，７ｐ）よりも高い不純物濃度を有している。そのため、第２層（７ｂ，７ｑ）が第１層（７ａ，７ｐ）よりも光を吸収し易い。そのため、第２層（７ｂ，７ｑ）が第１層（７ａ，７ｐ）よりも露光のための光を吸収し易い構成を、比較的簡単に実現できる。
　［付記１－７］
　前記第１主面（３）から前記半導体領域（７）内に向かって延び、底面を有するトレンチ（１６）を有するトレンチ構造（１５）であって、ストライプ状に配列された複数のトレンチ構造（１５）と、
　隣り合う複数の前記トレンチ（１６）により挟まれて区画された複数のメサ部（２１）であって、前記第２層（７ｂ，７ｑ）に配置された頂面（２２）および側面（１９）をそれぞれ有する複数のメサ部（２１）とをさらに含む、付記１－１～付記１－６のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　この構成によれば、メサ部の頂面（２２）および側面（１９）が第２層（７ｂ，７ｑ）に配置されている。そのため、露光工程において、露光のための光が、トレンチ（１６）からメサ部（２１）を通過しない。これにより、隣接するトレンチ（１６）内のレジスト（１６８，１７３）に光が照射されることを抑制または防止できる。ゆえに、デバイス構造物（Ｔｒ）を高精度に形成できる。
　［付記１－８］
　各前記メサ部（２１）の全体が、前記第２層（７ｂ，７ｑ）に配置されている、付記１－７に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－９］
　各前記メサ部（２１）が、前記頂面（２２）および前記側面（１９）によって被覆され、前記第１層（７ａ，７ｐ）に配置されたメサ内部（２４）をさらに含む、付記１－７に記載の半導体装置（１Ａ）。
　［付記１－１０］
　前記トレンチ（１６）の前記底面（２０）が、前記第２層（７ｂ，７ｑ）に配置されている、付記１－７～付記１－９のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１１］
　前記半導体領域（７）が、第１導電型のドリフト領域（７）を含み、
　前記ドリフト領域（７２）内において前記トレンチ構造（１５）の下方の領域に前記トレンチの前記底面（２０）に沿って形成された第２導電型の電界緩和層（２５）をさらに含み、
　前記電界緩和層（２５）が、前記第１層（７ａ，７ｐ）および前記第２層（７ｂ，７ｑ）に跨っている、付記１－７～付記１－１０のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１２］
　前記第１層（７ａ，７ｐ）と前記第２層（７ｂ，７ｑ）との間の境界面（７ｃ，７ｒ）と前記トレンチ（１６）の前記底面（２０）との間の第１距離（Ｌ１）が、前記境界面（７ｃ）と前記電界緩和層（２５）の底部（２５ｂ）との間の第２距離（Ｌ２）よりも短い、付記１－１１に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１３］
　前記第１層（７ａ，７ｐ）と前記第２層（７ｂ，７ｑ）との間の境界面（７ｃ，７ｒ）と前記トレンチ（１６）の前記底面（２０）との間の第１距離（Ｌ１）が、前記トレンチ（１６）のトレンチ深さ（ＤＴ）よりも短い、付記１－７～付記１－１２のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１４］
　前記半導体領域（７）が、第１導電型のドリフト領域（７）を含み、
　前記デバイス構造物（Ｔｒ）が、
　前記ドリフト領域（７）の表層部に形成された第２導電型のボディ領域（１０）と、
　前記ボディ領域（１０）の表層部に形成された第１導電型のソース領域（１１）と、
　前記ソース領域（１１）および前記ボディ領域（１０）を貫通し、ストライプ状に配列された複数のゲートトレンチ（１６）、複数の前記ゲートトレンチ（１６）の内面に形成されたゲート絶縁膜（１７）、および前記ゲート絶縁膜（１７）を介して複数の前記ゲートトレンチ（１６）に埋設されたゲート電極（１８）を有する複数のトレンチゲート構造（１１）とを含み、
　複数の前記トレンチゲート構造（１１）が、複数の前記トレンチ構造（１５）として形成されている、付記１－７～付記１－１３のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１５］
　前記第２層（７ｂ，７ｑ）の第２厚さ（Ｔ１２）が、前記第１層（７ａ，７ｐ）の第１厚さ（Ｔ１１）よりも小さい、付記１－１～付記１－１４のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）。
　［付記１－１６］
　ワイドバンドギャップ半導体材料からなるウエハ（１５０）を準備する工程と、
　前記ウエハ（１５０）の主面（３）の表層部に、ワイドバンドギャップ半導体材料である第１半導体材料からなる第１層（７ａ，７ｐ）と、前記第１層（７ａ，７ｐ）の上に、前記第１層（７ａ，７ｐ）よりも高い吸収係数を有する第２層（７ｂ，７ｑ）とが積層された積層構造を形成する積層構造形成工程と、
　前記第２層（７ｂ，７ｑ）の上に形成されたレジスト（１６８，１７３）を、フォトマスク（１６９，１７４）を介して露光して、前記第２層（７ｂ，７ｑ）の上にレジストマスク（１６６，１７１）を形成する露光工程とを含む、半導体装置（１Ａ，１Ｂ）の製造方法。
　この方法によれば、ウエハ（１５０）の主面（３）の表層部に、ワイドバンドギャップ半導体材料からなる第１層（７ａ，７ｐ）と、第１層（７ａ，７ｐ）よりも高い吸収係数を有する第２層（７ｂ，７ｑ）との積層構造が形成される。その後、第１層（７ａ，７ｐ）に対し露光工程が実行される。
　上側の第２層（７ｂ，７ｑ）が第１層（７ａ，７ｐ）よりも高い吸収係数を有している。そのため、露光工程において、露光のための光が、第１主面（３）の表層部を通過して他の領域のレジスト（１６８，１７３）に照射されることを抑制または防止できる。これにより、レジスト（１６８，１７３）の開口パターンに崩れが生じることを抑制または防止できる。
　［付記１－１７］
　前記積層構造形成工程の後、前記露光工程に先立って、複数のトレンチ（１６）をストライプ状に形成するトレンチ形成工程であって、隣り合う複数の前記トレンチ（１６）により挟まれて区画された複数のメサ部（２１）を、頂面（２２）および側面（１９）が前記第２層（７ｂ，７ｑ）に配置されるように形成するトレンチ形成工程をさらに含む、付記１－１６に記載の半導体装置（１Ａ）の製造方法。
　この方法によれば、メサ部（２１）の頂面（２２）および側面（１９）が第２層（７ｂ，７ｑ）に配置されている。そのため、露光工程において、トレンチ（１６）からメサ部（２１）を光が通過しない。そのため、隣接するトレンチ（１６）内のレジスト（１６８，１７３）に光が照射されることを抑制または防止できる。これにより、レジスト（１６８，１７３）の開口パターンに崩れが生じることを抑制または防止できる。
　［付記１－１８］
　前記積層構造形成工程が、前記第１層（７ａ）の上に、前記第１半導体材料よりも狭いバンドギャップを有する第２半導体材料からなる前記第２層（７ｂ）を形成する工程を含む、付記１－１６または付記１－１７に記載の半導体装置（１Ａ）の製造方法。
　この方法によれば、第２層（７ｂ）に含まれる第２半導体材料が、第１層（７ａ）に含まれる第１半導体材料よりも狭いバンドギャップを有している。そのため、第２層（７ｂ）が第１層（７ａ）よりも露光のための光を吸収し易い構成を、比較的簡単に実現できる。
　［付記１－１９］
　前記積層構造形成工程が、２Ｈ－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶のうちの少なくとも１つを含む前記第１層（７ａ）の上に、３Ｃ－ＳｉＣ単結晶を含む前記第２層（７ｂ）を形成する工程を含む、付記１－１８に記載の半導体装置（１Ａ）の製造方法。
　［付記１－２０］
　前記第２層（７ｂ，７ｑ）が、前記第１層（７ａ，７ｐ）よりも高い第１導電型の不純物濃度を有している、付記１－１６～付記１－１９のいずれか一項に記載の半導体装置（１Ａ，１Ｂ）の製造方法。
　この方法によれば、第２層（７ｂ，７ｑ）が、第１層（７ａ，７ｐ）よりも高い不純物濃度を有している。そのため、第２層（７ｂ，７ｑ）が第１層（７ａ，７ｐ）よりも光を吸収し易い。そのため、第２層（７ｂ，７ｑ）が第１層（７ａ，７ｐ）よりも露光のための光を吸収し易い構成を、比較的簡単に実現できる。
１Ａ　　　：半導体装置
１Ｂ　　　：半導体装置
２　　　　：チップ
３　　　　：第１主面
４　　　　：第２主面
５Ａ　　　：第１側面
５Ｂ　　　：第２側面
５Ｃ　　　：第３側面
５Ｄ　　　：第４側面
６　　　　：第１半導体領域
７　　　　：第２半導体領域
７ａ　　　：第１層
７ｂ　　　：第２層
７ｃ　　　：境界面
７ｐ　　　：第１層
７ｑ　　　：第２層
７ｒ　　　：境界面
８　　　　：活性領域
９　　　　：外周領域
１０　　　：ボディ領域
１１　　　：ソース領域
１５　　　：ゲート構造
１５Ａ　　：第１ゲート構造
１５Ｂ　　：第２ゲート構造
１６　　　：トレンチ
１７　　　：絶縁膜
１８　　　：埋設電極
１９　　　：側面
２０　　　：底面
２１　　　：メサ部
２２　　　：頂面
２４　　　：メサ内部
２５　　　：電界緩和層
２５ａ　　：膨出部
２５ｂ　　：底部
２６　　　：チャネル領域
２７　　　：コンタクト領域
２７ａ　　：第１部分
２７ｂ　　：第２部分
２８　　　：高濃度領域
３０　　　：上面
３１　　　：リセス
３８　　　：第１電極膜
３９　　　：第２電極膜
４０　　　：アウターウェル領域
４２　　　：第１アウターウェル領域
４２ａ　　：下領域
４２ｂ　　：上領域
４３　　　：第２アウターウェル領域
４３ａ　　：下領域
４３ｂ　　：上領域
４５　　　：主面絶縁膜
４７　　　：層間膜
４９　　　：ソース開口
５０　　　：アウター開口
５１　　　：ソース電極
５１ａ　　：第１パッド部
５１ｂ　　：第２パッド部
５１ｃ　　：第３パッド部
５２　　　：下電極膜
５２ａ　　：第１電極膜
５２ｂ　　：第２電極膜
５３　　　：主電極膜
５６　　　：ソース配線
５７　　　：ゲート電極
５８　　　：ゲート配線
５９　　　：ドレイン電極
７１　　　：ベース領域
７２　　　：中濃度領域
７２ａ　　：第１中濃度領域
７２ｂ　　：第２中濃度領域
７３　　　：高濃度領域
９０　　　：ボディ領域
１４０　　：ドレインパッド電極
１５０　　：ウエハ
１５１　　：第１ウエハ主面
１５２　　：第２ウエハ主面
１５３　　：ウエハ側面
１５４　　：目印
１５５　　：デバイス領域
１５６　　：切断予定ライン
１６１　　：ベース中濃度領域
１６２　　：ベースボディ領域
１６３　　：ベースソース領域
１６４　　：第１マスク
１６５　　：第２マスク
１６６　　：第１レジストマスク
１６７　　：第１開口
１６８　　：第１レジスト
１６９　　：第１フォトマスク
１７１　　：第２レジストマスク
１７２　　：第２開口
１７３　　：第２レジスト
１７４　　：第２フォトマスク
１７５　　：ベース絶縁膜
１７６　　：第１ベース電極膜
１７７　　：第４マスク
１７８　　：第２ベース電極膜
１８１　　：ベース中濃度領域
１８２　　：ベース高濃度領域
１８３　　：ベースボディ領域
１８４　　：ベースソース領域
ＤＲ　　　：緩和深さ
ＤＴ　　　：トレンチ深さ
Ｌ１　　　：第１距離
Ｌ２　　　：第２距離
Ｔ１　　　：厚さ
Ｔ２　　　：厚さ
Ｔ１１　　：第１厚さ
Ｔ１２　　：第２厚さ
Ｔｒ　　　：トランジスタ構造
Ｘ　　　　：第１方向
Ｙ　　　　：第２方向
Ｚ　　　　：鉛直方向

Claims (20)

  1. 　第１主面と、前記第１主面の反対側の第２主面とを有するチップと、
    　前記チップ内において、前記第１主面の表層部に配置された半導体領域と、
    　前記半導体領域の表層部に形成されたデバイス構造物とを含み、
    　前記半導体領域が、前記第２主面側の第１層であってワイドバンドギャップ半導体材料である第１半導体材料からなる第１層と、前記第１主面側の第２層であって前記第１層よりも高い吸収係数を有する第２層との積層構造を含む、半導体装置。
  2. 　前記第２層が、前記第１層よりも高い、紫外線の吸収係数を有している、請求項１に記載の半導体装置。
  3. 　前記第２層が、前記第１半導体材料よりも狭いバンドギャップを有する第２半導体材料からなる、請求項１または２に記載の半導体装置。
  4. 　前記第１半導体材料が、六方晶のＳｉＣ単結晶を含み、
    　前記第２半導体材料が、立方晶のＳｉＣ単結晶を含む、請求項３に記載の半導体装置。
  5. 　前記六方晶のＳｉＣ単結晶が、２Ｈ－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶のうちの少なくとも１つを含み、
    　前記立方晶のＳｉＣ単結晶が、３Ｃ－ＳｉＣ単結晶を含む、請求項４に記載の半導体装置。
  6. 　前記第２層が、前記第１層よりも高い不純物濃度を有している、請求項３～５のいずれか一項に記載の半導体装置。
  7. 　前記第１主面から前記半導体領域内に向かって延び、底面を有するトレンチを有するトレンチ構造であって、ストライプ状に配列された複数のトレンチ構造と、
    　隣り合う複数の前記トレンチにより挟まれて区画された複数のメサ部であって、前記第２層に配置された頂面および側面をそれぞれ有する複数のメサ部とをさらに含む、請求項１～６のいずれか一項に記載の半導体装置。
  8. 　各前記メサ部の全体が、前記第２層に配置されている、請求項７に記載の半導体装置。
  9. 　各前記メサ部が、前記頂面および前記側面によって被覆され、前記第１層に配置されたメサ内部をさらに含む、請求項７に記載の半導体装置。
  10. 　前記トレンチの前記底面が、前記第２層に配置されている、請求項７～９のいずれか一項に記載の半導体装置。
  11. 　前記半導体領域が、第１導電型のドリフト領域を含み、
    　前記ドリフト領域内において前記トレンチ構造の下方の領域に前記トレンチの前記底面に沿って形成された第２導電型の電界緩和層をさらに含み、
    　前記電界緩和層が、前記第１層および前記第２層に跨っている、請求項７～１０のいずれか一項に記載の半導体装置。
  12. 　前記第１層と前記第２層との間の境界面と前記トレンチの前記底面との間の第１距離が、前記境界面と前記電界緩和層の底部との間の第２距離よりも短い、請求項１１に記載の半導体装置。
  13. 　前記第１層と前記第２層との間の境界面と前記トレンチの前記底面との間の第１距離が、前記トレンチのトレンチ深さよりも短い、請求項７～１２のいずれか一項に記載の半導体装置。
  14. 　前記半導体領域が、第１導電型のドリフト領域を含み、
    　前記デバイス構造物が、
    　前記ドリフト領域の表層部に形成された第２導電型のボディ領域と、
    　前記ボディ領域の表層部に形成された第１導電型のソース領域と、
    　前記ソース領域および前記ボディ領域を貫通し、ストライプ状に配列された複数のゲートトレンチ、複数の前記ゲートトレンチの内面に形成されたゲート絶縁膜、および前記ゲート絶縁膜を介して複数の前記ゲートトレンチに埋設されたゲート電極を有する複数のトレンチゲート構造とを含み、
    　複数の前記トレンチゲート構造が、複数の前記トレンチ構造として形成されている、請求項７～１３のいずれか一項に記載の半導体装置。
  15. 　前記第２層の第２厚さが、前記第１層の第１厚さよりも小さい、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　ワイドバンドギャップ半導体材料からなるウエハを準備する工程と、
    　前記ウエハの主面の表層部に、ワイドバンドギャップ半導体材料である第１半導体材料からなる第１層と、前記第１層の上に、前記第１層よりも高い吸収係数を有する第２層とが積層された積層構造を形成する積層構造形成工程と、
    　前記第２層の上に形成されたレジストを、フォトマスクを介して露光して、前記第２層の上にレジストマスクを形成する露光工程とを含む、半導体装置の製造方法。
  17. 　前記積層構造形成工程の後、前記露光工程に先立って、複数のトレンチをストライプ状に形成するトレンチ形成工程であって、隣り合う複数の前記トレンチにより挟まれて区画された複数のメサ部を、頂面および側面が前記第２層に配置されるように形成するトレンチ形成工程をさらに含む、請求項１６に記載の半導体装置の製造方法。
  18. 　前記積層構造形成工程が、前記第１層の上に、前記第１半導体材料よりも狭いバンドギャップを有する第２半導体材料からなる前記第２層を形成する工程を含む、請求項１６または１７に記載の半導体装置の製造方法。
  19. 　前記積層構造形成工程が、２Ｈ－ＳｉＣ単結晶、４Ｈ－ＳｉＣ単結晶および６Ｈ－ＳｉＣ単結晶のうちの少なくとも１つを含む前記第１層の上に、３Ｃ－ＳｉＣ単結晶を含む前記第２層を形成する工程を含む、請求項１８に記載の半導体装置の製造方法。
  20. 　前記第２層が、前記第１層よりも高い不純物濃度を有している、請求項１６～１９のいずれか一項に記載の半導体装置の製造方法。
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