WO2026009666A1 - 半導体記憶装置 - Google Patents

半導体記憶装置

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WO2026009666A1
WO2026009666A1 PCT/JP2025/021203 JP2025021203W WO2026009666A1 WO 2026009666 A1 WO2026009666 A1 WO 2026009666A1 JP 2025021203 W JP2025021203 W JP 2025021203W WO 2026009666 A1 WO2026009666 A1 WO 2026009666A1
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WO
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nanosheet
wiring
ground power
gate
power supply
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Pending
Application number
PCT/JP2025/021203
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English (en)
French (fr)
Inventor
康充 酒井
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Socionext Inc
Original Assignee
Socionext Inc
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Filing date
Publication date
Application filed by Socionext Inc filed Critical Socionext Inc
Publication of WO2026009666A1 publication Critical patent/WO2026009666A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

Definitions

  • This disclosure relates to semiconductor memory devices, and in particular to the layout structure of mask ROM (Read Only Memory).
  • Mask ROM includes an array of memory cells, each of which is programmed and manufactured to have a fixed data state.
  • the transistor that makes up the memory cell is provided between a bit line and VSS, and a word line is connected to the gate.
  • Bit data "1" or “0” is stored depending on whether the source or drain is connected to the bit line or VSS. The presence or absence of a connection is achieved, for example, by the presence or absence of a contact or via.
  • transistors which are the basic building blocks of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling).
  • gate length scaling
  • three-dimensional transistors such as finFETs (field effect transistors) and nanosheet FETs, which change the transistor structure from the conventional planar type to a three-dimensional type.
  • the power supply wiring is provided in the same layer as the bit lines, so the wiring width of the bit lines cannot be increased. This increases the wiring resistance and reduces operating speed. Furthermore, the wiring width of the power supply wiring cannot be increased. This increases the wiring resistance and reduces operating speed and stability. Furthermore, the closer the distance between the bit lines and the power supply wiring, the greater the parasitic capacitance, which reduces operating speed.
  • This disclosure provides a layout structure for mask ROM that suppresses a decrease in operating speed without increasing the area.
  • a semiconductor memory device comprises first and second ROM (Read Only Memory) memory cells adjacent to each other in a first direction, a word line extending in the first direction, first and second bit lines extending in a second direction perpendicular to the first direction, and first and second ground power supply wirings extending in the second direction
  • the first ROM memory cell has a first nanosheet as a channel region and comprises a first nanosheet FET (Field Effect Transistor) having a gate connected to the word line and a drain connected to the first bit line, and stores data depending on whether or not there is an electrical connection between the source of the first nanosheet FET and the first ground power supply wiring
  • the second ROM memory cell has a second nanosheet as a channel region and comprises a second nanosheet FET having a gate connected to the word line and a drain connected to the second bit line, and stores data depending on whether or not there is an electrical connection between the source of the second nanosheet FET and the second ground power supply wiring.
  • the word line includes a first gate wiring that surrounds the periphery of the first nanosheet in the first direction and a third direction perpendicular to the first and second directions, and a second gate wiring that surrounds the periphery of the second nanosheet in the first and third directions;
  • the first and second nanosheets face each other in the first direction; the surface of the first nanosheet facing the second nanosheet in the first direction is exposed from the first gate wiring; and the surface of the second nanosheet facing the first nanosheet in the first direction is exposed from the second gate wiring;
  • the first and second bit lines are formed in a first wiring layer on the front side of the first and second nanosheet FETs and overlap with the first and second nanosheet FETs, respectively, in a planar view;
  • the first and second ground power wirings are formed in a second wiring layer on the back side of the first and second nanosheet FETs and overlap with the first and second nanosheet FETs, respectively, in a planar view.
  • the semiconductor memory device includes first and second ROM memory cells adjacent in a first direction.
  • the first ROM memory cell includes a first nanosheet FET having a first nanosheet as a channel region
  • the second ROM memory cell includes a second nanosheet FET having a second nanosheet as a channel region.
  • the first and second nanosheets face each other in the first direction, and the surface of the first nanosheet facing the second nanosheet in the first direction is exposed from the first gate wiring, and the surface of the second nanosheet facing the first nanosheet in the first direction is exposed from the second gate wiring.
  • the first and second nanosheet FETs are fork-sheet FETs.
  • the first and second bit lines are formed in a first wiring layer on the front side of the first and second nanosheet FETs, and the first and second ground power supply wirings are formed in a second wiring layer on the back side of the first and second nanosheet FETs. Therefore, the wiring width of the first and second bit lines can be increased, thereby improving operating speed. In addition, the width of the first and second ground power supply wiring can be increased, thereby improving operating speed and operational stability. Furthermore, the parasitic capacitance of the bit lines and power supply wiring can be reduced, thereby improving operating speed.
  • a semiconductor memory device comprises first and second ROM (Read Only Memory) memory cells adjacent to each other in a first direction, a word line extending in the first direction, first and second bit lines extending in a second direction perpendicular to the first direction, and first and second ground power supply wirings extending in the second direction
  • the first ROM memory cell has a first nanosheet as a channel region and comprises a first nanosheet FET (Field Effect Transistor) having a gate connected to the word line and a drain connected to the first bit line, and stores data depending on whether or not there is an electrical connection between the source of the first nanosheet FET and the first ground power supply wiring
  • the second ROM memory cell has a second nanosheet as a channel region and comprises a second nanosheet FET having a gate connected to the word line and a drain connected to the second bit line, and stores data depending on whether or not there is an electrical connection between the source of the second nanosheet FET and the second ground power supply wiring.
  • the word line includes a first gate wiring that surrounds the periphery of the first nanosheet in the first direction and a third direction perpendicular to the first and second directions, and a second gate wiring that surrounds the periphery of the second nanosheet in the first and third directions;
  • the first and second nanosheets face each other in the first direction; the surface of the first nanosheet facing the second nanosheet in the first direction is exposed from the first gate wiring; the surface of the second nanosheet facing the first nanosheet in the first direction is exposed from the second gate wiring;
  • the first and second ground power wirings are formed in a first wiring layer on the front side of the first and second nanosheet FETs and overlap the first and second nanosheet FETs, respectively, in a planar view; and the first and second bit lines are formed in a second wiring layer on the back side of the first and second nanosheet FETs and overlap the first and second nanosheet FETs, respectively, in a planar view.
  • the semiconductor memory device includes first and second ROM memory cells adjacent in a first direction.
  • the first ROM memory cell includes a first nanosheet FET having a first nanosheet as a channel region
  • the second ROM memory cell includes a second nanosheet FET having a second nanosheet as a channel region.
  • the first and second nanosheets face each other in the first direction, and the surface of the first nanosheet facing the second nanosheet in the first direction is exposed from the first gate wiring, and the surface of the second nanosheet facing the first nanosheet in the first direction is exposed from the second gate wiring.
  • the first and second nanosheet FETs are fork-sheet FETs.
  • the first and second ground power wirings are formed in a first wiring layer on the front side of the first and second nanosheet FETs, and the first and second bit lines are formed in a second wiring layer on the back side of the first and second nanosheet FETs. Therefore, the wiring width of the first and second bit lines can be increased, thereby improving operating speed. In addition, the width of the first and second ground power supply wiring can be increased, thereby improving operating speed and operational stability. Furthermore, the parasitic capacitance of the bit lines and power supply wiring can be reduced, thereby improving operating speed.
  • a semiconductor memory device includes first and second ROM (Read Only Memory) memory cells adjacent to each other in a first direction, a word line extending in the first direction, first and second bit lines extending in a second direction perpendicular to the first direction, and first and second ground power supply wirings extending in the second direction, and the first ROM memory cell has a first nanosheet as a channel region, a gate connected to the word line, a source connected to the first bit line or the first ground power supply wiring, and a drain connected to the first bit line or the first ground power supply wiring.
  • ROM Read Only Memory
  • the second ROM memory cell has a second nanosheet FET as a channel region, and includes a second nanosheet FET having a gate connected to the word line, a source connected to the second bit line or the second ground power supply wiring, and a drain connected to the second bit line or the second ground power supply wiring, and stores data depending on whether the source and drain of the first nanosheet FET are connected to the same line or different lines of the first bit line and the first ground power supply wiring, and the second ROM memory cell has a second nanosheet FET having a gate connected to the word line, a source connected to the second bit line or the second ground power supply wiring, and a drain connected to the second bit line or the second ground power supply wiring, and the connection of the source and drain of the second nanosheet FET data is stored depending on whether the first bit line and the second ground power supply wiring are the same or different lines, and the word line includes a first gate wiring surrounding the periphery of the first nanosheet in the first direction and a third direction perpendicular to the first and second directions, and
  • the semiconductor memory device comprises first and second ROM memory cells adjacent in a first direction.
  • the first ROM memory cell comprises a first nanosheet FET having a first nanosheet as a channel region
  • the second ROM memory cell comprises a second nanosheet FET having a second nanosheet as a channel region.
  • the first and second nanosheets face each other in the first direction, and the surface of the first nanosheet facing the second nanosheet in the first direction is exposed from the first gate wiring, and the surface of the second nanosheet facing the first nanosheet in the first direction is exposed from the second gate wiring.
  • the first and second nanosheet FETs are fork-sheet FETs.
  • the first and second bit lines are formed in either a first wiring layer on the front side of the first and second nanosheet FETs or a second wiring layer on the back side of the first and second nanosheet FETs, and the first and second ground power supply wirings are formed in the other of the first wiring layer or the second wiring layer. Therefore, the wiring width of the first and second bit lines can be increased, thereby improving operating speed. Furthermore, the wiring width of the first and second ground power supply wiring can be increased, thereby improving operating speed and operational stability. Furthermore, the parasitic capacitance of the bit lines and power supply wiring can be reduced, thereby improving operating speed.
  • This disclosure provides a layout structure for mask ROM that suppresses a decrease in operating speed without increasing the area.
  • FIG. 1 is a circuit diagram showing the configuration of a contact-type mask ROM as an example of a semiconductor memory device according to a first embodiment
  • FIG. 1 is a plan view showing an example of a layout structure of a semiconductor memory device according to a first embodiment
  • 3A to 3C are cross-sectional views of the layout structure of FIG. 2.
  • FIG. 1 is a plan view showing an example of a layout structure of a semiconductor memory device according to a first modification of the first embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of a semiconductor memory device according to a second modification of the first embodiment
  • FIG. 11 is a plan view showing an example of a layout structure of a semiconductor memory device according to a third modification of the first embodiment
  • FIG. 1 is a circuit diagram showing the configuration of a contact-type mask ROM as an example of a semiconductor memory device according to a first embodiment
  • FIG. 1 is a plan view showing an example of a layout structure of a semiconductor memory device according to a first
  • FIG. 11 is a plan view showing an example of a layout structure of a semiconductor memory device according to a fourth modification of the first embodiment
  • FIG. 10 is a circuit diagram showing the configuration of a contact-type mask ROM as an example of a semiconductor memory device according to a second embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of a semiconductor memory device according to a second embodiment
  • FIG. 10 is a plan view showing an example of a layout structure of a semiconductor memory device according to a first modification of the second embodiment
  • VDD and VVSS refer to power supply voltages or the power supply itself.
  • the source and drain regions of a transistor will be referred to as the “nodes” of the transistor, as appropriate.
  • one node of a transistor refers to the source or drain of the transistor, and both nodes of a transistor refer to the source and drain of the transistor.
  • (First embodiment) 1 is a circuit diagram showing the configuration of a contact-type mask ROM as an example of a semiconductor memory device.
  • the mask ROM shown in Fig. 1 whether the source of a memory cell transistor is connected to a ground line VSS via a contact or not corresponds to "0" or "1" in the stored data.
  • the mask ROM comprises a memory cell array 3, a column decoder 2, and a sense amplifier 18.
  • the gates of the memory cells Mij are connected to word lines WLi in the row direction, and their drains are connected to bit lines BLj in the column direction.
  • the source of the memory cell Mij is connected to the ground potential VSS when the stored data is set to "0", and is not connected to the ground potential VSS when the stored data is set to "1".
  • the column decoder 2 is composed of N-type MOS transistors Cj.
  • the drains of the N-type MOS transistors Cj are all connected together, the gates are connected to column selection signal lines CLj, and the sources are connected to bit lines BLj.
  • the sense amplifier 18 comprises a precharge P-type MOS transistor 5, an inverter 8 that determines the output data of memory cell Mij, and an inverter 9 that buffers the output signal of inverter 8.
  • a precharge signal NPR is input to the gate of P-type MOS transistor 5, a power supply voltage VDD is supplied to the source, and the drain is connected to the common drain of N-type MOS transistor Cj.
  • Inverter 8 receives signal SIN from the common drain of N-type MOS transistor Cj and determines the output data of memory cell Mij.
  • Inverter 9 receives output signal SOUT from inverter 8 and outputs the stored data of memory cell Mij.
  • the precharge signal NPR is changed from high to low, turning on the precharge P-type MOS transistor 5.
  • bit line BL0 is charged by precharge P-type MOS transistor 5, and input signal SIN of inverter 8 becomes a voltage higher than the switching level of inverter 8.
  • output signal SOUT of inverter 8 becomes low level, and output signal OUT of inverter 9 becomes high level.
  • the mask ROM disclosed herein stores the value of each memory cell either by connecting/disconnecting the memory cell to VSS, or by connecting/disconnecting the memory cell to a bit line.
  • FIGS. 2 and 3 show an example of the layout structure of a mask ROM according to the first embodiment, with FIG. 2 being a plan view of the memory cell array and FIGS. 3(a) to 3(c) being cross-sectional views of the memory cell array of FIG. 2 in the horizontal direction as viewed in plan.
  • FIG. 3(a) is a cross-section along line X1-X1'
  • FIG. 3(b) is a cross-section along line X2-X2'
  • FIG. 3(c) is a cross-section along line X3-X3'.
  • the horizontal direction of the drawing is the X direction (corresponding to the first direction)
  • the vertical direction of the drawing is the Y direction (corresponding to the second direction)
  • the direction perpendicular to the substrate surface is the Z direction (corresponding to the depth direction).
  • the X direction is the direction in which the gate wiring and word lines extend
  • the Y direction is the channel direction and the direction in which the bit lines extend.
  • the contact that determines the memory value of the memory cell is marked with the letter "D.”
  • Figure 2 corresponds to a layout for (4 x 2) bits. Dashed lines indicate the frame of a memory cell for one bit. That is, Figure 2 shows a configuration in which four memory cells are arranged in the X direction and two in the Y direction. In the Y direction, the memory cells are arranged in an inverted manner in every other column.
  • the two memory cells from the left in the bottom row of the drawing correspond to memory cells M00 and M01 in the circuit diagram of Figure 1
  • the two memory cells from the left in the top row of the drawing correspond to memory cells M10 and M11 in the circuit diagram of Figure 1.
  • the structure of the memory cells will be explained mainly using memory cells M00 and M01 as an example.
  • power supply wiring 11, 12, 13, and 14 extending in the Y direction are formed in the BM0 wiring layer.
  • the BM0 wiring layer is a wiring layer provided on the back side of the transistors in the semiconductor chip.
  • Power supply wiring 11, 12, 13, and 14 supply VSS.
  • Bit lines 21, 22, 23, and 24 extending in the Y direction are formed in the M1 wiring layer.
  • the M1 wiring layer is a wiring layer located above the transistors in the semiconductor chip, i.e., on the surface side of the transistors.
  • Bit lines 21, 22, 23, and 24 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • Power supply wiring 11, 12, 13, and 14 overlap with bit lines 21, 22, 23, and 24, respectively, in a planar view.
  • the back side of a transistor refers to the side opposite to the side on which local wiring, metal wiring, etc. connected to the transistor are stacked. Furthermore, the side on which local wiring, metal wiring, etc. connected to the transistor are stacked is called the front side of the transistor.
  • the power supply wiring 11, 12, 13, and 14 are arranged at equal intervals. However, the arrangement of the power supply wiring 11, 12, 13, and 14 does not have to be at equal intervals. Also, while the power supply wiring 11, 12, 13, and 14 is formed for each bit string, for example, the power supply wiring may be formed integrally for multiple bit strings.
  • bit lines 21, 22, 23, and 24 are arranged at equal intervals. This ensures that the load capacitance due to inter-wiring capacitance is the same for all bit lines 21, 22, 23, and 24, thereby suppressing performance variations. However, bit lines 21, 22, 23, and 24 do not have to be arranged at equal intervals.
  • An active region 31 that constitutes the channel, source, and drain of the N-type nanosheet FET is formed above the power supply wiring 11 and below the bit line 21.
  • the active region 31 overlaps the power supply wiring 11 and the bit line 21 in a planar view.
  • the active region 31 includes nanosheets 32a and 32b that form the channel of the N-type nanosheet FET.
  • the active region 31 also includes portions 33a, 33b, and 33c that form the source or drain of the N-type nanosheet FET.
  • An active region 35 that forms the channel, source, and drain of the N-type nanosheet FET is formed above the power supply wiring 12 and below the bit line 22.
  • the active region 35 overlaps the power supply wiring 12 and the bit line 22 in a planar view.
  • the active region 35 includes nanosheets 36a and 36b that form the channel of the N-type nanosheet FET.
  • the active region 35 also includes portions 37a, 37b, and 37c that form the source or drain of the N-type nanosheet FET.
  • Gate wiring 41, 42 are formed extending in the X direction. Gate wiring 41 surrounds the outer periphery of nanosheet 32a in the X and Z directions via a gate insulating film (not shown). Gate wiring 41 becomes the gate of memory cell M00. Gate wiring 42 surrounds the outer periphery of nanosheet 36a in the X and Z directions via a gate insulating film (not shown). Gate wiring 42 becomes the gate of memory cell M01.
  • nanosheet 32a facing nanosheet 36a in the X direction is not covered by gate wiring 41 and is exposed from gate wiring 41.
  • the surface of nanosheet 36a facing nanosheet 32a in the X direction is not covered by gate wiring 42 and is exposed from gate wiring 42.
  • memory cells M00 and M01 are equipped with fork-sheet FETs. This reduces the space required between nanosheet 32a and nanosheet 36a, allowing the distance d1 between nanosheet 32a and nanosheet 36a to be reduced (d1 ⁇ d2). This makes it possible to reduce the area of the semiconductor memory device.
  • Gate wiring 41 and gate wiring 42 are connected by a bridge portion 43 formed between gate wiring 41 and gate wiring 42.
  • Bridge portion 43 is an example of a gate connection portion.
  • Gate wiring 41 and 42 are connected to other gate wirings lined up in a row in the X direction to form word line WL0.
  • word line WL1 also includes other gate wirings lined up in a row in the X direction.
  • Dummy gate wiring 44a and 44b are formed extending in the X direction.
  • the dummy gate wiring 44a and 44b supply VSS.
  • Local interconnects 51 and 52 are formed extending in the X direction.
  • local interconnect is abbreviated as LI.
  • Local interconnect 51 is connected to portion 33b of active region 31, which serves as the common drain of the nanosheet FETs provided in memory cells M00 and M10.
  • Local interconnect 52 is connected to portion 37b of active region 35, which serves as the common drain of the nanosheet FETs provided in memory cells M01 and M11.
  • Local wiring 51 is connected to bit line 21 via contact 61.
  • Local wiring 52 is connected to bit line 22 via contact 62.
  • contacts 71, 72, 73, and 74 determines the stored value of the memory cell.
  • contact 71 connects portion 33a of active region 31 to power supply wiring 11.
  • contact 72 connects portion 33c of active region 31 to power supply wiring 11.
  • contact 73 connects portion 37a of active region 35 to power supply wiring 12.
  • contact 74 connects portion 37c of active region 35 to power supply wiring 12.
  • the power supply wiring 11, 12, 13, and 14 are arranged so as to overlap the nanosheet FET in a planar view. This allows the wiring width of the power supply wiring 11, 12, 13, and 14 to be increased, thereby reducing their wiring resistance, thereby improving the operating speed and operational stability of the mask ROM. It also prevents the area of the mask ROM from increasing.
  • bit lines 21, 22, 23, and 24 are formed in the M1 wiring layer, the wiring width can be increased. Furthermore, the load capacitance of the bit lines can be reduced. This allows for improved operating speed of the mask ROM.
  • the wiring in the back wiring layer is formed after the wiring in the surface wiring layer is formed. Therefore, in this embodiment, contacts 71, 72, 73, and 74 for setting the memory value of the memory cell can be formed in a later process. This shortens the manufacturing time required to change the memory value of the memory cell.
  • the method for manufacturing a semiconductor memory device involves, for example, forming word lines, bit lines, and multiple nanosheet FETs on a semiconductor substrate, and after this process, forming contacts on the back side of the multiple nanosheet FETs to connect the sources of the nanosheet FETs to ground power wiring in accordance with the data to be stored. Then, forming ground power wiring in the wiring layer on the back side.
  • memory cells M00 and M01 are adjacent in the X direction.
  • Memory cell M00 includes a nanosheet FET having nanosheet 32a as a channel region
  • memory cell M01 includes a nanosheet FET having nanosheet 36a as a channel region.
  • Nanosheets 32a and 36a face each other in the X direction, and the surface of nanosheet 32a facing nanosheet 36a in the X direction is exposed from gate wiring 41, while the surface of nanosheet 36a facing nanosheet 32a in the X direction is exposed from gate wiring 42.
  • memory cells M00 and M01 include fork-sheet FETs.
  • Bit lines 21 and 22 are formed in the M1 wiring layer
  • power supply wiring 11 and 12 are formed in the BM0 wiring layer.
  • the wiring width of bit lines 21 and 22 can be increased, thereby improving the operating speed of the mask ROM. Furthermore, the wiring width of power supply wiring 11 and 12 can be increased, thereby improving the operating speed and operational stability of the mask ROM. Furthermore, the parasitic capacitance of the bit lines 21 and 22 and the power supply lines 11 and 12 can be reduced, improving operating speed.
  • ⁇ Modification 1> 4 is a plan view showing the layout structure of a mask ROM according to Modification 1 of the first embodiment.
  • wirings 25a, 25b, 25c, 25d, and 25e extending in the Y direction are provided in the M1 wiring layer.
  • the wirings 25a, 25b, 25c, 25d, and 25e supply VSS.
  • the other configurations are the same as those in FIG. 2.
  • Wiring 25a, 25b, 25c, 25d, and 25e function as shielding wiring between bit lines, suppressing crosstalk noise between the bit lines. This improves the operational stability of the mask ROM. Furthermore, by connecting the power supply wiring in the BM0 wiring layer and the wiring that supplies VSS in the M1 wiring layer outside the memory cell array, the power supply can be strengthened, thereby improving the operating speed and operational stability of the mask ROM.
  • wiring 25a, 25b, 25c, 25d, and 25e are arranged at the boundaries of ROM memory cells, but their locations are not limited to this.
  • ⁇ Modification 2> 5 is a plan view showing the layout structure of a mask ROM according to a second modification of the first embodiment.
  • This modification corresponds to the first embodiment in which the wiring layers of the bit lines and the VSS power supply wiring are interchanged. That is, in this modification, the bit lines are arranged in the BM0 wiring layer, and the VSS power supply wiring is arranged in the M1 wiring layer.
  • bit lines 15, 16, 17, and 18 extending in the Y direction are formed in the BM0 wiring layer.
  • Bit lines 15, 16, 17, and 18 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • power supply lines 25, 26, 27, and 28 extending in the Y direction are formed in the M1 wiring layer.
  • Power supply lines 25, 26, 27, and 28 supply VSS.
  • Bit lines 15, 16, 17, and 18 overlap with power supply lines 25, 26, 27, and 28 in a plan view.
  • Active region 31 overlaps bit line 15 and power supply wiring 25 in plan view.
  • Portion 33b of active region 31 is connected to bit line 15 via contact 63.
  • Active region 35 overlaps bit line 16 and power supply wiring 26 in plan view.
  • Portion 37b of active region 35 overlaps bit line 16 via contact 64 in plan view.
  • Local wirings 53, 54, 55, and 56 are formed extending in the X direction. Local wirings 53 and 54 are connected to portions 33a and 33c of active region 31, respectively. Local wirings 55 and 56 are connected to portions 37a and 37c of active region 35, respectively.
  • contacts 75, 76, 77, and 78 determines the stored value of the memory cell.
  • contact 75 connects local wiring 53 to power supply wiring 25.
  • contact 76 connects local wiring 54 to power supply wiring 25.
  • contact 77 connects local wiring 55 to power supply wiring 26.
  • contact 78 connects local wiring 56 to power supply wiring 26.
  • bit lines 15, 16, 17, and 18 are arranged so as to overlap with the nanosheet FETs in a planar view. This allows the wiring width of bit lines 15, 16, 17, and 18 to be increased, thereby reducing their wiring resistance, thereby improving the operating speed and stability of the mask ROM. It also prevents the area of the mask ROM from increasing.
  • the power supply wiring 25, 26 is formed in the M1 wiring layer, and the bit lines 15, 16 are formed in the BM0 wiring layer. Therefore, the wiring width of the bit lines 15, 16 can be increased, thereby improving the operating speed of the mask ROM. Furthermore, the wiring width of the power supply wiring 25, 26 can be increased, thereby improving the operating speed and operational stability of the mask ROM. Furthermore, the parasitic capacitance of the bit lines 15, 16 and the power supply wiring 25, 26 can be suppressed, thereby improving the operating speed.
  • power supply wiring that supplies VSS may be arranged between the bit lines in the BM0 wiring layer.
  • the arranged power supply wiring functions as shield wiring between the bit lines and suppresses crosstalk noise between the bit lines. This improves the stability of the operation of the ROM memory cells.
  • FIG. 6 is a plan view showing an example of the layout structure of a mask ROM according to Modification 3 of the first embodiment.
  • the transistor of each memory cell is composed of two nanosheet FETs arranged adjacent to each other in the Y direction and sharing a source.
  • FIG. 6 shows a configuration in which four memory cells are arranged in the X direction and two in the Y direction.
  • the two memory cells from the left in the bottom row of the drawing correspond to memory cells M00 and M01 in the circuit diagram of FIG. 1, respectively
  • the two memory cells from the left in the top row of the drawing correspond to memory cells M10 and M11 in the circuit diagram of FIG. 1, respectively.
  • the structure of the memory cells will be described mainly using memory cells M00 and M01 as an example.
  • power supply wiring 111, 112, 113, and 114 extending in the Y direction are formed in the BM0 wiring layer.
  • the power supply wiring 111, 112, 113, and 114 supply VSS.
  • Bit lines 121, 122, 123, and 124 extending in the Y direction are formed in the M1 wiring layer.
  • the bit lines 121, 122, 123, and 124 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • the power supply wiring 111, 112, 113, and 114 overlap with the bit lines 121, 122, 123, and 124 in a plan view.
  • the power supply wiring 111, 112, 113, and 114 are arranged at equal intervals. However, the arrangement of the power supply wiring 111, 112, 113, and 114 does not have to be at equal intervals. Also, while the power supply wiring 111, 112, 113, and 114 is formed for each bit string, for example, the power supply wiring may be formed integrally for multiple bit strings.
  • the bit lines 121, 122, 123, and 124 are arranged at equal intervals. This ensures that the load capacitance due to the inter-wiring capacitance is the same for all bit lines 121, 122, 123, and 124, thereby suppressing performance variations. However, the bit lines 121, 122, 123, and 124 do not have to be arranged at equal intervals.
  • An active region 131 that constitutes the channel, source, and drain of the N-type nanosheet FET is formed above the power supply wiring 111 and below the bit line 121.
  • the active region 131 overlaps the power supply wiring 111 and the bit line 121 in a planar view.
  • the active region 131 includes nanosheets 132a, 132b, 132c, and 132d that form the channel of the N-type nanosheet FET.
  • the active region 131 also includes portions 133a, 133b, 133c, 133d, and 133e that form the source or drain of the N-type nanosheet FET.
  • An active region 135 that constitutes the channel, source, and drain of the N-type nanosheet FET is formed above the power supply wiring 112 and below the bit line 122.
  • the active region 135 overlaps the power supply wiring 112 and the bit line 122 in a planar view.
  • the active region 135 includes nanosheets 136a, 136b, 136c, and 136d that form the channel of the N-type nanosheet FET.
  • the active region 135 also includes portions 137a, 137b, 137c, 137d, and 137e that form the source or drain of the N-type nanosheet FET.
  • Gate wiring 141, 142, 143, and 144 are formed extending in the X direction.
  • Gate wiring 141 surrounds the outer periphery of nanosheet 132a in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 142 surrounds the outer periphery of nanosheet 136a in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 143 surrounds the outer periphery of nanosheet 132b in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 144 surrounds the outer periphery of nanosheet 136b in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 141 and 143 serve as the gates of memory cell M00.
  • Gate wiring 142 and 144 serve as the gates of memory cell M01.
  • nanosheet 132a facing nanosheet 136a in the X direction is not covered by gate wiring 141 and is exposed from gate wiring 141.
  • the surface of nanosheet 136a facing nanosheet 132a in the X direction is not covered by gate wiring 142 and is exposed from gate wiring 142.
  • the surface of nanosheet 132b facing nanosheet 136b in the X direction is not covered by gate wiring 143 and is exposed from gate wiring 143.
  • the surface of nanosheet 136b facing nanosheet 132b in the X direction is not covered by gate wiring 144 and is exposed from gate wiring 144.
  • memory cells M00 and M01 comprise fork-sheet FETs.
  • Gate wiring 141 and gate wiring 142 are connected by a bridge portion 145 formed between gate wiring 141 and gate wiring 142.
  • Bridge portion 145 is an example of a gate connection portion.
  • Gate wirings 141 and 142 are connected to other gate wirings lined up in a row in the X direction to form word line WL0.
  • Gate wirings 143 and gate wiring 144 are connected by a bridge portion 146 formed between gate wirings 143 and 144.
  • Bridge portion 146 is an example of a gate connection portion.
  • Gate wirings 143 and 144 are connected to other gate wirings lined up in a row in the X direction to form word line WL0.
  • word line WL1 also includes other gate wirings lined up in a row in the X direction.
  • Local wiring 151, 152, 153, 154, 155, and 156 are formed extending in the X direction.
  • Local wiring 151 is connected to portion 133a of the active region 131.
  • Local wiring 152 is connected to portion 133c of the active region 131.
  • Local wiring 153 is connected to portion 133e of the active region 131.
  • Local wiring 154 is connected to portion 137a of the active region 135.
  • Local wiring 155 is connected to portion 137c of the active region 135.
  • Local wiring 156 is connected to portion 137e of the active region 135.
  • Local wiring 151, 152, and 153 are connected to bit line 121 via contacts.
  • Local wiring 154, 155, and 156 are connected to bit line 122 via contacts.
  • contacts 171, 172, 173, and 174 determines the stored value of the memory cell.
  • contact 171 connects portion 133b of active region 131 to power supply wiring 111.
  • contact 172 connects portion 133d of active region 131 to power supply wiring 111.
  • contact 173 connects portion 137b of active region 135 to power supply wiring 112.
  • contact 174 connects portion 137d of active region 135 to power supply wiring 112.
  • the power supply wiring 111, 112, 113, and 114 are arranged so as to overlap the nanosheet FETs in a planar view. This allows the wiring width of the power supply wiring 111, 112, 113, and 114 to be increased, thereby reducing their wiring resistance, thereby improving the operating speed and operational stability of the mask ROM. It also prevents the area of the mask ROM from increasing.
  • the wiring in the back wiring layer is formed after the wiring in the surface wiring layer is formed. Therefore, in this modified example, contacts 171, 172, 173, and 174 for setting the memory value of the memory cell can be formed in a later process. This shortens the manufacturing time required to change the memory value of the memory cell.
  • wiring 125a, 125b, 125c, 125d, and 125e extending in the Y direction are provided in the M1 wiring layer.
  • Wiring 125a, 125b, 125c, 125d, and 125e supply VSS.
  • Wiring 125a, 125b, 125c, 125d, and 125e function as shield wiring between bit lines and suppress crosstalk noise between bit lines. This improves the stability of ROM memory cell operation.
  • wiring 125a, 125b, 125c, 125d, and 125e do not necessarily have to be provided.
  • ⁇ Modification 4> 7 is a plan view showing the layout structure of a mask ROM according to Modification 4 of the first embodiment.
  • This modification corresponds to Modification 3, in which the wiring layers of the bit lines and the VSS power supply wiring are swapped. That is, in this modification, the bit lines are arranged in the BM0 wiring layer, and the VSS power supply wiring is arranged in the M1 wiring layer.
  • bit lines 115, 116, 117, and 118 extending in the Y direction are formed in the BM0 wiring layer.
  • Bit lines 115, 116, 117, and 118 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • power supply wiring 125, 126, 127, and 128 extending in the Y direction are formed in the M1 wiring layer.
  • Power supply wiring 125, 126, 127, and 128 supply VSS.
  • Bit lines 115, 116, 117, and 118 overlap with power supply wiring 125, 126, 127, and 128 in a plan view.
  • Active region 131 overlaps bit line 115 and power supply wiring 125 in a planar view. Portions 133a, 133c, and 133e of active region 131 are connected to bit line 115 via contacts. Active region 135 overlaps bit line 116 and power supply wiring 126 in a planar view. Portions 137a, 137c, and 137e of active region 135 overlap bit line 116 in a planar view via contacts.
  • Local wirings 157, 158, 159, and 160 are formed extending in the X direction. Local wirings 157 and 158 are connected to portions 133b and 133d of active region 131, respectively. Local wirings 159 and 160 are connected to portions 137b and 137d of active region 135, respectively.
  • contacts 175, 176, 177, and 178 determines the stored value of the memory cell.
  • contact 175 connects local wiring 157 to power supply wiring 125.
  • contact 176 connects local wiring 158 to power supply wiring 125.
  • contact 177 connects local wiring 159 to power supply wiring 126.
  • contact 178 connects local wiring 160 to power supply wiring 126.
  • bit lines 115, 116, 117, and 118 are arranged so as to overlap the nanosheet FETs in a planar view. This allows the wiring width of the bit lines 115, 116, 117, and 118 to be increased, thereby reducing their wiring resistance, thereby improving the operating speed and stability of the mask ROM. It also prevents the area of the mask ROM from increasing.
  • wiring 115a, 115b, 115c, 115d, and 115e extending in the Y direction are provided in the BM0 wiring layer.
  • Wiring 115a, 115b, 115c, 115d, and 115e supply VSS.
  • Wiring 115a, 115b, 115c, 115, and 115e function as shield wiring between bit lines and suppress crosstalk noise between bit lines. This improves the stability of ROM memory cell operation.
  • wiring 115a, 115b, 115c, 115d, and 115e do not necessarily have to be provided.
  • Second Embodiment 8 is a circuit diagram showing the configuration of a mask ROM as an example of a semiconductor memory device.
  • the mask ROM of FIG. 8 whether the source and drain of a memory cell transistor are connected to the same line or different lines out of a bit line and a ground power supply line corresponds to "1" or "0" of stored data.
  • the mask ROM includes a memory cell array 3A, a column decoder 2, and a sense amplifier 18.
  • the gates of memory cells Mij are connected to word lines WLi in the row direction.
  • the source and drain of memory cell Mij are connected to bit line BLj or to ground power supply wiring VSS.
  • the stored data of memory cell Mij is set to "0"
  • one of the source and drain is connected to bit line BLj and the other is connected to ground power supply wiring VSS.
  • both the source and drain are connected to bit line BLj or ground power supply wiring VSS.
  • the column decoder 2 is composed of N-type MOS transistors Cj.
  • the drains of the N-type MOS transistors Cj are all connected together, the gates are connected to column selection signal lines CLj, and the sources are connected to bit lines BLj.
  • the sense amplifier 18 comprises a precharge P-type MOS transistor 5, an inverter 8 that determines the output data of memory cell Mij, and an inverter 9 that buffers the output signal of inverter 8.
  • a precharge signal NPR is input to the gate of P-type MOS transistor 5, a power supply voltage VDD is supplied to the source, and the drain is connected to the common drain of N-type MOS transistor Cj.
  • Inverter 8 receives signal SIN from the common drain of N-type MOS transistor Cj and determines the output data of memory cell Mij.
  • Inverter 9 receives output signal SOUT from inverter 8 and outputs the stored data of memory cell Mij.
  • the precharge signal NPR is changed from high to low, turning on the precharge P-type MOS transistor.
  • One of the source and drain of memory cell M00 is connected to bit line BL0, and the other is connected to the ground power supply wiring VSS.
  • the output signal SOUT of inverter 8 remains high, and the output signal OUT of inverter 9 remains low.
  • word line WL1 is transitioned from a low level, which indicates a non-selected state, to a high level, which indicates a selected state.
  • Both the source and drain of memory cell M10 are connected to bit line BL0. Therefore, no current flows through bit line BL0, and the input signal SIN of inverter 8 becomes a voltage higher than the switching level of inverter 8. As a result, the output signal SOUT of inverter 8 becomes low level, and the output signal OUT of inverter 9 becomes high level.
  • FIG. 9 is a diagram showing an example of the layout structure of a mask ROM according to the second embodiment, and is a plan view of a memory cell array.
  • FIG. 9 corresponds to a layout for (4 x 4) bits. Dashed lines indicate the frame of a memory cell for one bit. That is, FIG. 9 shows a configuration in which four memory cells are arranged in the X direction and four in the Y direction. For example, the two memory cells from the left in the bottom row of the diagram correspond to memory cells M00 and M01 in the circuit diagram of FIG. 8, and the two memory cells from the left in the row above that correspond to memory cells M10 and M11 in the circuit diagram of FIG. 8.
  • each memory cell is composed of one nanosheet FET.
  • a memory cell may be equipped with two or more nanosheet FETs.
  • the cross-sectional structure is the same as that of the first embodiment, and can be easily inferred from cross-sectional views such as Figure 3, so cross-sectional views are omitted here.
  • power supply wiring 211, 212, 213, and 214 extending in the Y direction are formed in the BM0 wiring layer.
  • the power supply wiring 211, 212, 213, and 214 supply VSS.
  • Bit lines 221, 222, 223, and 224 extending in the Y direction are formed in the M1 wiring layer.
  • the bit lines 221, 222, 223, and 224 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • the power supply wiring 211, 212, 213, and 214 overlap with the bit lines 221, 222, 223, and 224 in a planar view.
  • An active region 231 that constitutes the channel, source, and drain of the N-type nanosheet FET is formed above the power supply wiring 211 and below the bit line 221.
  • the active region 231 overlaps the power supply wiring 211 and the bit line 221 in a planar view.
  • the active region 231 includes nanosheets 232a, 232b, 232c, and 232d that form the channel of the N-type nanosheet FET.
  • the active region 231 also includes portions 233a, 233b, 233c, 233d, and 233e that form the source or drain of the N-type nanosheet FET.
  • An active region 235 that constitutes the channel, source, and drain of the N-type nanosheet FET is formed above the power supply wiring 212 and below the bit line 222.
  • the active region 235 overlaps the power supply wiring 212 and the bit line 222 in a planar view.
  • the active region 235 includes nanosheets 236a, 236b, 236c, and 236d that form the channel of the N-type nanosheet FET.
  • the active region 235 also includes portions 237a, 237b, 237c, 237d, and 237e that form the source or drain of the N-type nanosheet FET.
  • Gate wiring 241, 242, 243, and 244 are formed extending in the X direction.
  • Gate wiring 241 surrounds the outer periphery of nanosheet 232a in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 242 surrounds the outer periphery of nanosheet 236a in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 243 surrounds the outer periphery of nanosheet 232b in the X and Z directions via a gate insulating film (not shown).
  • Gate wiring 244 surrounds the outer periphery of nanosheet 236b in the X and Z directions via a gate insulating film (not shown).
  • nanosheet 232a facing nanosheet 236a in the X direction is not covered by gate wiring 241 and is exposed from gate wiring 241.
  • the surface of nanosheet 236a facing nanosheet 232a in the X direction is not covered by gate wiring 242 and is exposed from gate wiring 242.
  • the surface of nanosheet 232b facing nanosheet 236b in the X direction is not covered by gate wiring 243 and is exposed from gate wiring 243.
  • the surface of nanosheet 236b facing nanosheet 232b in the X direction is not covered by gate wiring 244 and is exposed from gate wiring 244.
  • memory cells M00, M01, M10, and M11 are equipped with fork-sheet FETs.
  • Gate wiring 241 and gate wiring 242 are connected by a bridge portion 245 formed between gate wiring 241 and gate wiring 242.
  • Bridge portion 245 is an example of a gate connection portion.
  • Gate wirings 241 and 242 are connected to other gate wirings lined up in a row in the X direction to form word line WL0.
  • Gate wirings 243 and gate wiring 244 are connected by a bridge portion 246 formed between gate wirings 243 and 244.
  • Bridge portion 246 is an example of a gate connection portion.
  • Gate wirings 243 and 244 are connected to other gate wirings lined up in a row in the X direction to form word line WL1.
  • word lines WL2 and WL3 also include other gate wirings lined up in a row in the X direction.
  • Local wirings 251a, 251b, 251c, 251d, 251e, 252a, 252b, 252c, 252d, and 252e are formed extending in the X direction. Local wirings 251a, 251b, 251c, 251d, and 251e are connected to portions 233a, 233b, 233c, 233d, and 233e of active region 231, respectively. Local wirings 252a, 252b, 252c, 252d, and 252e are connected to portions 237a, 237b, 237c, 237d, and 237e of active region 235, respectively.
  • Contacts 261, 262, 263, 264, and 265 connect the VSS power supply wiring in the BM0 wiring layer to the active area.
  • Contacts 271, 272, 273, 274, and 275 connect the local wiring to the bit lines in the M1 wiring layer.
  • Contacts 261, 262, 263, 264, and 265 and contacts 271, 272, 273, 274, and 275 determine the memory value of the memory cell. That is, each memory cell stores data "1" when both nodes are connected to the VSS power supply wiring via contacts, or when both nodes are connected to bit lines via contacts. On the other hand, each memory cell stores data "0" when one node is connected to the VSS power supply wiring via a contact and the other node is connected to a bit line via a contact.
  • the power supply wiring 211, 212, 213, and 214 are arranged so as to overlap the nanosheet FETs in a planar view. This allows the wiring width of the power supply wiring 211, 212, 213, and 214 to be increased, thereby reducing the wiring resistance and improving the operating speed and stability of the mask ROM. It also prevents the area of the mask ROM from increasing.
  • wiring 229a, 229b, 229c, 229d, and 229e extending in the Y direction are provided in the M1 wiring layer.
  • Wiring 229a, 229b, 229c, 229d, and 229e supply VSS.
  • Wiring 229a, 229b, 229c, 229d, and 229e function as shield wiring between bit lines and suppress crosstalk noise between bit lines. This improves the operational stability of the mask ROM.
  • wiring 229a, 229b, 229c, 229d, and 229e do not necessarily have to be provided.
  • memory cells M00 and M01 are adjacent in the X direction.
  • Memory cell M00 includes a nanosheet FET having nanosheet 232a as a channel region
  • memory cell M01 includes a nanosheet FET having nanosheet 236a as a channel region.
  • Nanosheets 232a and 236a face each other in the X direction, and the surface of nanosheet 232a facing nanosheet 236a in the X direction is exposed from gate wiring 241, while the surface of nanosheet 236a facing nanosheet 232a in the X direction is exposed from gate wiring 242.
  • memory cells M00 and M01 include fork-sheet FETs.
  • Bit lines 221 and 222 are formed in the M1 wiring layer, and power supply wiring 211 and 212 are formed in the BM0 wiring layer. Therefore, the wiring width of bit lines 221 and 222 can be increased, thereby improving the operating speed of the mask ROM. In addition, the width of the power supply wiring 211, 212 can be increased, improving the operating speed and stability of the mask ROM. Furthermore, the parasitic capacitance between the bit lines 221, 222 and the power supply wiring 211, 212 can be reduced, improving the operating speed.
  • ⁇ Modification 1> 10 is a plan view showing the layout structure of a mask ROM according to a first modification of the second embodiment.
  • This modification corresponds to the second embodiment in which the wiring layers of the bit lines and the VSS power supply wiring are interchanged. That is, in this modification, the bit lines are arranged in the BM0 wiring layer, and the VSS power supply wiring is arranged in the M1 wiring layer.
  • bit lines 215, 216, 217, and 218 extending in the Y direction are formed in the BM0 wiring layer.
  • Bit lines 215, 216, 217, and 218 correspond to bit lines BL0, BL1, BL2, and BL3, respectively.
  • power supply wiring 225, 226, 227, and 228 extending in the Y direction are formed in the M1 wiring layer.
  • Power supply wiring 225, 226, 227, and 228 supply VSS.
  • Bit lines 215, 216, 217, and 218 overlap with power supply wiring 225, 226, 227, and 228 in a plan view.
  • Active region 231 overlaps bit line 215 and power supply wiring 225 in a planar view.
  • Active region 235 overlaps bit line 216 and power supply wiring 226 in a planar view.
  • Local wirings 251a, 251b, 251c, 251d, and 251e are connected to portions 233a, 233b, 233c, 233d, and 233e of active region 231, respectively.
  • Local wirings 252a, 252b, 252c, 252d, and 252e are connected to portions 237a, 237b, 237c, 237d, and 237e of active region 235, respectively.
  • Contacts 281, 282, 283, 284, and 285 connect bit lines in the BM0 wiring layer to the active area.
  • Contacts 291, 292, 293, 294, and 295 connect local wiring to VSS power supply wiring in the M1 wiring layer.
  • Contacts 281, 282, 283, 284, and 285 and contacts 291, 292, 293, 294, and 295 determine the memory value of the memory cell. That is, each memory cell stores data "1" when both nodes are connected to the VSS power supply wiring via contacts, or when both nodes are connected to the bit line BL via contacts. On the other hand, each memory cell stores data "0" when one node is connected to the VSS power supply wiring via a contact and the other node is connected to the bit line BL via a contact.
  • memory cell M00 has one node connected to VSS power supply wiring 225 in the M1 wiring layer via contact 291, and the other node connected to bit line 215 in the BM0 wiring layer via contact 281, so it has stored data "0.”
  • Memory cell M10 has both nodes connected to bit line 215 in the BM0 wiring layer via contacts 281 and 282, so it has stored data "1.”
  • Memory cell M01 has one node connected to bit line 216 in the BM0 wiring layer via contact 283, and the other node connected to VSS power supply wiring 226 in the M1 wiring layer via contact 294, so it has stored data "0.”
  • Memory cell M11 has one node connected to the VSS power supply line 226 in the M1 wiring layer via contact 294, and the other node connected to the bit line 216 in the BM0 wiring layer via contact 284, so it stores data "0".
  • bit lines 215, 216, 217, and 218 are arranged so as to overlap with the nanosheet FETs in a planar view. This allows the wiring width of bit lines 215, 216, 217, and 218 to be increased, thereby reducing their wiring resistance, thereby improving the operating speed and operational stability of the mask ROM. It also prevents the area of the mask ROM from increasing.
  • wiring 219a, 219b, 219c, 219d, and 219e extending in the Y direction are provided in the BM0 wiring layer.
  • Wiring 219a, 219b, 219c, 219d, and 219e supply VSS.
  • Wiring 219a, 219b, 219c, 219d, and 219e function as shield wiring between bit lines and suppress crosstalk noise between bit lines, thereby improving operational stability. Note that wiring 219a, 219b, 219c, 219d, and 219e do not necessarily have to be provided.
  • the bit lines 215, 216 are formed in the BM0 wiring layer, and the power supply lines 225, 226 are formed in the M1 wiring layer. Therefore, the wiring width of the bit lines 215, 216 can be increased, thereby improving the operating speed of the mask ROM. Furthermore, the wiring width of the power supply lines 225, 226 can be increased, thereby improving the operating speed and operational stability of the mask ROM. Furthermore, the parasitic capacitance of the bit lines 215, 216 and the power supply lines 225, 226 can be suppressed, thereby improving the operating speed.
  • the nanosheet FET has three overlapping sheets in a planar view, and the cross-sectional shape of the sheets is rectangular, but the number and cross-sectional shape of the nanosheet FET are not limited to this.
  • This disclosure makes it possible to improve the operating speed and stability of mask ROM without increasing its area, which is useful for, for example, miniaturizing semiconductor chips and improving their performance.

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Abstract

マスクＲＯＭ（Read Only Memory）について、面積を増大させることなく動作速度の低下を抑制するレイアウト構造を提供する。半導体記憶装置において、メモリセル（Ｍ００）は、ゲートがワード線（４１）と接続され、ドレインがビット線（２１）と接続されたナノシートＦＥＴ（Field Effect Transistor）を備え、ナノシートＦＥＴのソースと接地電源配線（１１）との接続の有無によって、データを記憶する。ナノシート（３２ａ）はＸ方向におけるナノシート（３６ａ側）の面が、ゲート配線（４１）から露出している。ビット線（２１）はナノシートＦＥＴの表面側の配線層に形成されており、接地電源配線（１１）はナノシートＦＥＴの背面側の配線層に形成されている。

Description

半導体記憶装置
　本開示は、半導体記憶装置に関し、特に、マスクＲＯＭ（Read Only Memory）のレイアウト構造に関する。
　マスクＲＯＭは、アレイ状に並ぶメモリセルを含み、各メモリセルは固定されたデータ状態を持つようにプログラムされ、製造される。メモリセルを構成するトランジスタは、ビット線とＶＳＳとの間に設けられ、ゲートにワード線が接続される。ソースまたはドレインとビット線またはＶＳＳとの接続の有無によって、ビットデータ「１」／「０」が記憶される。接続の有無は、例えばコンタクトやビアの有無によって実現される。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した、フィンＦＥＴ（Field Effect Transistor）やナノシートＦＥＴといった立体構造トランジスタが盛んに研究されている。
　特許文献１では、ゲート電極をフォーク形状としたフォークシートＦＥＴを用いたＲＯＭメモリセルのレイアウト構造が開示されている。
国際公開第２０２１／１２５１３８号
　特許文献１記載のマスクＲＯＭでは、ビット線と同層に電源配線を設けているため、ビット線の配線幅を大きくすることができない。したがって、その配線抵抗が大きくなり、動作速度が低下する。また、電源配線の配線幅を大きくすることができない。したがって、その配線抵抗が大きくなり、動作速度および動作安定性が低下する。さらに、ビット線と電源配線の距離が近くなることによって、その寄生容量が大きくなるため、動作速度が低下する。
　本開示は、マスクＲＯＭについて、面積を増大させることなく動作速度の低下を抑制するレイアウト構造を提供する。
　本開示の第１態様では、半導体記憶装置は、第１方向において隣接する第１および第２ＲＯＭ（Read Only Memory）メモリセルと、前記第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、前記第２方向に延びる第１および第２接地電源配線とを備え、前記第１ＲＯＭメモリセルは、チャネル領域として第１ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第１ビット線と接続された第１ナノシートＦＥＴ（Field Effect Transistor）を備え、前記第１ナノシートＦＥＴのソースと前記第１接地電源配線との電気的接続の有無によって、データを記憶するものであり、前記第２ＲＯＭメモリセルは、チャネル領域として第２ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第２ビット線と接続された第２ナノシートＦＥＴを備え、前記第２ナノシートFETのソースと前記第２接地電源配線との電気的接続の有無によって、データを記憶するものであり、前記ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲む第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲む第２ゲート配線とを含み、前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシート側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシート側の面が、前記第２ゲート配線から露出しており、前記第１および第２ビット線は、前記第１および第２ナノシートＦＥＴの表面側にある第１配線層に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっており、前記第１および第２接地電源配線は、前記第１および第２ナノシートＦＥＴの背面側にある第２配線層に形成されており、かつ、前記１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっている。
　この態様によると、半導体記憶装置は、第１方向において隣接する第１および第２ＲＯＭメモリセルを備える。第１ＲＯＭメモリセルは、チャネル領域として第１ナノシートを有する第１ナノシートＦＥＴを備え、第２ＲＯＭメモリセルは、チャネル領域として第２ナノシートを有する第２ナノシートＦＥＴを備える。第１および第２ナノシートは第１方向において互いに対向しており、かつ、第１ナノシートは、第１方向における第２ナノシート側の面が第１ゲート配線から露出しており、第２ナノシートは、第１方向における第１ナノシート側の面が第２ゲート配線から露出している。すなわち、第１および第２ナノシートＦＥＴは、フォークシートＦＥＴである。そして、第１および第２ビット線は、第１および第２ナノシートＦＥＴの表面側にある第１配線層に形成されており、第１および第２接地電源配線は、第１および第２ナノシートＦＥＴの背面側にある第２配線層に形成されている。したがって、第１および第２ビット線の配線幅を大きくすることができるので、動作速度を向上させることができる。また、第１および第２接地電源配線の配線幅を大きくすることができるので、動作速度および動作安定性を向上させることができる。さらに、ビット線と電源配線の寄生容量を抑制できるので、動作速度を向上させることができる。
　本開示の第２態様では、半導体記憶装置は、第１方向において隣接する第１および第２ＲＯＭ（Read Only Memory）メモリセルと、前記第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、前記第２方向に延びる第１および第２接地電源配線とを備え、前記第１ＲＯＭメモリセルは、チャネル領域として第１ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第１ビット線と接続された第１ナノシートＦＥＴ（Field Effect Transistor）を備え、前記第１ナノシートＦＥＴのソースと前記第１接地電源配線との電気的接続の有無によって、データを記憶するものであり、前記第２ＲＯＭメモリセルは、チャネル領域として第２ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第２ビット線と接続された第２ナノシートＦＥＴを備え、前記第２ナノシートFETのソースと前記第２接地電源配線との電気的接続の有無によって、データを記憶するものであり、前記ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲む第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲む第２ゲート配線とを含み、前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシート側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシート側の面が、前記第２ゲート配線から露出しており、前記第１および第２接地電源配線は、前記第１および第２ナノシートＦＥＴの表面側にある第１配線層に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっており、前記第１および第２ビット線は、前記第１および第２ナノシートＦＥＴの背面側にある第２配線層に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっている。
　この態様によると、半導体記憶装置は、第１方向において隣接する第１および第２ＲＯＭメモリセルを備える。第１ＲＯＭメモリセルは、チャネル領域として第１ナノシートを有する第１ナノシートＦＥＴを備え、第２ＲＯＭメモリセルは、チャネル領域として第２ナノシートを有する第２ナノシートＦＥＴを備える。第１および第２ナノシートは第１方向において互いに対向しており、かつ、第１ナノシートは、第１方向における第２ナノシート側の面が第１ゲート配線から露出しており、第２ナノシートは、第１方向における第１ナノシート側の面が第２ゲート配線から露出している。すなわち、第１および第２ナノシートＦＥＴは、フォークシートＦＥＴである。そして、第１および第２接地電源配線は、第１および第２ナノシートＦＥＴの表面側にある第１配線層に形成されており、第１および第２ビット線は、第１および第２ナノシートＦＥＴの背面側にある第２配線層に形成されている。したがって、第１および第２ビット線の配線幅を大きくすることができるので、動作速度を向上させることができる。また、第１および第２接地電源配線の配線幅を大きくすることができるので、動作速度および動作安定性を向上させることができる。さらに、ビット線と電源配線の寄生容量を抑制できるので、動作速度を向上させることができる。
　本開示の第３態様では、半導体記憶装置は、第１方向において隣接する第１および第２ＲＯＭ（Read Only Memory）メモリセルと、前記第１方向に延びるワード線と、前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、前記第２方向に延びる第１および第２接地電源配線とを備え、前記第１ＲＯＭメモリセルは、チャネル領域として第１ナノシートを有し、ゲートが前記ワード線と接続され、ソースが前記第１ビット線または前記第１接地電源配線に接続され、ドレインが前記第１ビット線または前記第１接地電源配線に接続された第１ナノシートＦＥＴ（Field Effect Transistor）を備え、前記第１ナノシートＦＥＴのソースおよびドレインの接続先が、前記第１ビット線および前記第１接地電源配線のうちの同じ線か異なる線かによって、データを記憶するものであり、前記第２ＲＯＭメモリセルは、チャネル領域として第２ナノシートを有し、ゲートが前記ワード線と接続され、ソースが前記第２ビット線または前記第２接地電源配線に接続され、ドレインが前記第２ビット線または前記第２接地電源配線に接続された第２ナノシートＦＥＴを備え、前記第２ナノシートＦＥＴのソースおよびドレインの接続先が、前記第２ビット線および前記第２接地電源配線のうちの同じ線か異なる線かによって、データを記憶するものであり、前記ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲む第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲む第２ゲート配線とを含み、前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシート側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシート側の面が、前記第２ゲート配線から露出しており、前記第１および第２ビット線は、前記第１および第２ナノシートＦＥＴの表面側にある第１配線層、または、前記第１および第２ナノシートＦＥＴの背面側にある第２配線層のいずれか一方に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっており、前記第１および第２接地電源配線は、前記第１配線層、または、前記第２配線層の他方に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっている。
　この態様によると、半導体記憶装置は、第１方向において隣接する第１および第２ＲＯＭメモリセルを備える。第１ＲＯＭメモリセルは、チャネル領域として第１ナノシートを有する第１ナノシートＦＥＴを備え、第２ＲＯＭメモリセルは、チャネル領域として第２ナノシートを有する第２ナノシートＦＥＴを備える。第１および第２ナノシートは第１方向において互いに対向しており、かつ、第１ナノシートは、第１方向における第２ナノシート側の面が第１ゲート配線から露出しており、第２ナノシートは、第１方向における第１ナノシート側の面が第２ゲート配線から露出している。すなわち、第１および第２ナノシートＦＥＴは、フォークシートＦＥＴである。そして、第１および第２ビット線は、第１および第２ナノシートＦＥＴの表面側にある第１配線層、または、第１および第２ナノシートＦＥＴの背面側にある第２配線層のいずれか一方に形成されており、第１および第２接地電源配線は、第１配線層または第２配線層の他方に形成されている。したがって、第１および第２ビット線の配線幅を大きくすることができるので、動作速度を向上させることができる。また、第１および第２接地電源配線の配線幅を大きくすることができるので、動作速度および動作安定性を向上させることができる。さらに、ビット線と電源配線の寄生容量を抑制できるので、動作速度を向上させることができる。
　本開示によると、マスクＲＯＭについて、面積を増大させることなく動作速度の低下を抑制するレイアウト構造を提供することができる。
第１実施形態に係る半導体記憶装置の一例としてのコンタクト方式のマスクＲＯＭの構成を示す回路図 第１実施形態に係る半導体記憶装置のレイアウト構造の例を示す平面図 （ａ）～（ｃ）は図２のレイアウト構造の断面図 第１実施形態の変形例１に係る半導体記憶装置のレイアウト構造の例を示す平面図 第１実施形態の変形例２に係る半導体記憶装置のレイアウト構造の例を示す平面図 第１実施形態の変形例３に係る半導体記憶装置のレイアウト構造の例を示す平面図 第１実施形態の変形例４に係る半導体記憶装置のレイアウト構造の例を示す平面図 第２実施形態に係る半導体記憶装置の一例としてのコンタクト方式のマスクＲＯＭの構成を示す回路図 第２実施形態に係る半導体記憶装置のレイアウト構造の例を示す平面図 第２実施形態の変形例１に係る半導体記憶装置のレイアウト構造の例を示す平面図
　以下、実施の形態について、図面を参照して説明する。本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書では、トランジスタのソース領域およびドレイン領域のことを、適宜、トランジスタの「ノード」と称する。すなわち、トランジスタの一方のノードとは、トランジスタのソースまたはドレインのことを指し、トランジスタの両方のノードとは、トランジスタのソースおよびドレインのことを指す。
　（第１実施形態）
　図１は半導体記憶装置の一例としてコンタクト方式のマスクＲＯＭの構成を示す回路図である。図１に示すマスクＲＯＭは、メモリセルトランジスタのソースが接地線ＶＳＳにコンタクトを介して接続されているか接続されていないかを、記憶データの“０”“１”に対応させるものである。
　図１において、マスクＲＯＭは、メモリセルアレイ３と、カラムデコーダ２と、センスアンプ１８とを備える。
　メモリセルアレイ３は、Ｎ型ＭＯＳトランジスタのメモリセルＭｉｊ（ｉ＝０～ｍ，ｊ＝０～ｎ）がマトリクス状に配置して構成される。メモリセルＭｉｊのゲートは、行方向に共通にワード線ＷＬｉに各々接続され、そのドレインは列方向に共通にビット線ＢＬｊに各々接続される。ここで、メモリセルＭｉｊのソースは、記憶データを“０”にするときは接地電位ＶＳＳに接続され、記憶データを“１”にするときは接地電位ＶＳＳに接続されない。
　カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＣｊから構成される。Ｎ型ＭＯＳトランジスタＣｊは、ドレインは全て共通に接続され、ゲートはカラム選択信号線ＣＬｊにそれぞれ接続され、ソースはビット線ＢＬｊにそれぞれ接続される。
　センスアンプ１８は、プリチャージ用Ｐ型ＭＯＳトランジスタ５と、メモリセルＭｉｊの出力データを判定するインバータ８と、インバータ８の出力信号をバッファリングするインバータ９とを備える。Ｐ型ＭＯＳトランジスタ５のゲートにはプリチャージ信号ＮＰＲが入力され、ソースには電源電圧ＶＤＤが供給され、ドレインはＮ型ＭＯＳトランジスタＣｊの共通ドレインに接続される。インバータ８は、Ｎ型ＭＯＳトランジスタＣｊの共通ドレインの信号ＳＩＮを受けて、メモリセルＭｉｊの出力データを判定する。インバータ９は、インバータ８の出力信号ＳＯＵＴを受けて、メモリセルＭｉｊの記憶データを出力する。
　図１のマスクＲＯＭの動作について、メモリセルＭ００のデータを読み出す場合を例にとって説明する。
　まず、カラム選択信号線ＣＬｊのうち、ＣＬ０をハイレベルにし、その他のＣＬ１～ＣＬｎをローレベルにする。これにより、カラムデコーダ２を構成するトランジスタのうち、Ｃ０がオン状態になり、その他のＣ１～Ｃｎがオフ状態になる。また、ワード線ＷＬ０を非選択状態であるローレベルから選択状態であるハイレベルに遷移させる。
　次に、プリチャージ信号ＮＰＲをハイレベルからローレベルにし、プリチャージ用Ｐ型ＭＯＳトランジスタ５をオン状態にする。
　ここで、メモリセルＭ００のソースが接地電位ＶＳＳに接続されている場合は、メモリセルＭ００の電流能力はプリチャージ用Ｐ型ＭＯＳトランジスタ５より大きいので、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも低い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはハイレベルを保持し、インバータ９の出力信号ＯＵＴはローレベルを保持する。
　一方、メモリセルＭ００のソースが接地電位ＶＳＳに接続されていない場合は、ビット線ＢＬ０はプリチャージ用Ｐ型ＭＯＳトランジスタ５で充電され、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも高い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはローレベルになり、インバータ９の出力信号ＯＵＴはハイレベルになる。
　すなわち、メモリセルのソースがＶＳＳに接続されているときはローレベルが出力され（記憶データ“０”）、メモリセルのソースがＶＳＳに接続されていないときはハイレベルが出力される（記憶データ“１”）。
　なお、本開示のマスクＲＯＭは、各メモリセルの値の記憶方法として、メモリセルとＶＳＳとの間の接続／切断で設定する場合と、メモリセルとビット線との間の接続／切断で設定する場合とがある。
　図２および図３は第１実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、図２はメモリセルアレイの平面図、図３（ａ）～（ｃ）は図２のメモリセルアレイの平面視横方向における断面図である。図３（ａ）は線Ｘ１－Ｘ１’の断面、図３（ｂ）は線Ｘ２－Ｘ２’の断面、図３（ｃ）は線Ｘ３－Ｘ３’の断面である。
　なお、以下の説明では、図２等の平面図において、図面横方向をＸ方向（第１方向に相当）、図面縦方向をＹ方向（第２方向に相当）、基板面に垂直な方向をＺ方向（深さ方向に相当）としている。ただし、Ｘ方向はゲート配線およびワード線が延びる方向であり、Ｙ方向はチャネル方向であり、ビット線が延びる方向である。
　また、第１実施形態の各図では、メモリセルの記憶値を決定するコンタクトに“Ｄ”の文字を付している。
　図２は（４×２）ビット分のレイアウトに相当する。破線は１ビット分のメモリセルの枠を示している。すなわち、図２では、メモリセルが、Ｘ方向に４個、Ｙ方向に２個、並んだ構成を示している。Ｙ方向において、メモリセルは一列おきにＹ方向に反転して配置される。図２において、図面下列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭ００，Ｍ０１にそれぞれ相当し、図面上列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭ１０，Ｍ１１にそれぞれ相当する。以下、メモリセルの構造に関しては、主にメモリセルＭ００，Ｍ０１を例にとって、説明する。
　図２および図３に示すように、ＢＭ０配線層において、Ｙ方向に延びる電源配線１１，１２，１３，１４が形成されている。ＢＭ０配線層は、半導体チップにおいて、トランジスタの背面側に設けられた配線層である。電源配線１１，１２，１３，１４はＶＳＳを供給する。
　Ｍ１配線層において、Ｙ方向に延びるビット線２１，２２，２３，２４が形成されている。Ｍ１配線層は、半導体チップにおいて、トランジスタの上層にある、すなわち、トランジスタの表面側に設けられた配線層である。ビット線２１，２２，２３，２４はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。電源配線１１、１２，１３，１４とビット線２１，２２，２３，２４は、それぞれ、平面視で重なっている。
　ここで、半導体チップにおいて、トランジスタの背面側とは、トランジスタに接続されるローカル配線やメタル配線等が積層される側とは反対側のことをいう。また、トランジスタに接続されるローカル配線やメタル配線等が積層される側のことを、トランジスタの表面側という。
　なお、ＢＭ０配線層において、電源配線１１，１２，１３，１４は、等間隔で配置されている。ただし、電源配線１１，１２，１３，１４の配置は、等間隔でなくてもよい。また、電源配線１１，１２，１３，１４は、ビット列毎に形成されているが、例えば、複数のビット列について、電源配線が一体化して形成されていてもよい。
　また、Ｍ１配線層において、ビット線２１，２２，２３，２４は、等間隔で配置されている。これにより、いずれのビット線２１，２２，２３，２４についても、配線間容量による負荷容量がそろうので、性能ばらつきを抑制することができる。ただし、ビット線２１，２２，２３，２４の配置は、等間隔でなくてもよい。
　電源配線１１の上方、かつ、ビット線２１の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域３１が形成されている。アクティブ領域３１は、電源配線１１およびビット線２１と平面視で重なっている。アクティブ領域３１は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート３２ａ，３２ｂを含む。また、アクティブ領域３１は、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分３３ａ，３３ｂ，３３ｃを含む。
　電源配線１２の上方、かつ、ビット線２２の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域３５が形成されている。アクティブ領域３５は、電源配線１２およびビット線２２と平面視で重なっている。アクティブ領域３５は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート３６ａ，３６ｂを含む。また、アクティブ領域３５は、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分３７ａ，３７ｂ，３７ｃを含む。
　Ｘ方向に延びるゲート配線４１，４２が形成されている。ゲート配線４１は、ナノシート３２ａのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線４１は、メモリセルＭ００のゲートとなる。ゲート配線４２は、ナノシート３６ａのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線４２は、メモリセルＭ０１のゲートとなる。
　ナノシート３２ａは、Ｘ方向におけるナノシート３６ａ側の面が、ゲート配線４１によって覆われておらず、ゲート配線４１から露出している。ナノシート３６ａは、Ｘ方向におけるナノシート３２ａ側の面が、ゲート配線４２によって覆われておらず、ゲート配線４２から露出している。すなわち、メモリセルＭ００，Ｍ０１はフォークシートＦＥＴを備える。これにより、ナノシート３２ａとナノシート３６ａとの間に必要となるスペースが小さくなるので、ナノシート３２ａとナノシート３６ａとの間の距離ｄ１を小さくすることができる（ｄ１＜ｄ２）。したがって、半導体記憶装置の小面積化を実現することができる。
　ゲート配線４１とゲート配線４２とは、ゲート配線４１とゲート配線４２との間に形成されたブリッジ部４３によって接続されている。ブリッジ部４３は、ゲート接続部の一例である。ゲート配線４１，４２は、Ｘ方向に１列に並ぶ他のゲート配線と接続されてワード線ＷＬ０を構成する。同様に、ワード線ＷＬ１も、Ｘ方向に１列に並ぶ他のゲート配線を含む。
　Ｘ方向に延びるダミーゲート配線４４ａ，４４ｂが形成されている。ダミーゲート配線４４ａ，４４ｂは、ＶＳＳを供給する。
　Ｘ方向に延びるローカル配線５１，５２が形成されている。図２および他の図面において、ローカル配線（Local Interconnect）をＬＩと表記している。ローカル配線５１は、アクティブ領域３１の、メモリセルＭ００，Ｍ１０が備えるナノシートＦＥＴの共通のドレインとなる部分３３ｂに接続されている。ローカル配線５２は、アクティブ領域３５の、メモリセルＭ０１，Ｍ１１が備えるナノシートＦＥＴの共通のドレインとなる部分３７ｂに接続されている。
　ローカル配線５１は、コンタクト６１を介して、ビット線２１と接続されている。ローカル配線５２は、コンタクト６２を介して、ビット線２２と接続されている。
　コンタクト７１，７２，７３，７４は、その有無によって、メモリセルの記憶値を決定する。コンタクト７１は、形成されたとき、アクティブ領域３１の部分３３ａと電源配線１１とを接続する。コンタクト７２は、形成されたとき、アクティブ領域３１の部分３３ｃと電源配線１１とを接続する。コンタクト７３は、形成されたとき、アクティブ領域３５の部分３７ａと電源配線１２とを接続する。コンタクト７４は、形成されたとき、アクティブ領域３５の部分３７ｃと電源配線１２とを接続する。
　図２および図３の構成例では、ＢＭ０配線層において、電源配線１１，１２，１３，１４は、ナノシートＦＥＴと平面視で重なって配置されている。このため、電源配線１１，１２，１３，１４の配線幅を大きくすることができるので、その配線抵抗が小さくなり、これにより、マスクＲＯＭの動作速度および動作安定性を向上させることができる。また、マスクＲＯＭの面積の増加を抑制することができる。
　また、Ｍ１配線層において、ビット線２１，２２，２３，２４のみが形成されるので、その配線幅を大きくすることができる。また、ビット線の負荷容量を抑制することができる。これにより、マスクＲＯＭの動作速度を向上させることができる。
　また、半導体記憶装置の製造工程において、背面配線層における配線の形成は、表面配線層における配線の形成後に行われる。したがって、本実施形態では、メモリセルの記憶値を設定するためのコンタクト７１，７２，７３，７４を、より後の工程において、形成することができる。このため、メモリセルの記憶値を変更するための製造期間を短縮することができる。
　すなわち、本開示に係る半導体記憶装置を製造する方法では、例えば、半導体基板に、ワード線、ビット線、および、複数のナノシートＦＥＴを形成する工程を行い、この工程の後に、複数のナノシートＦＥＴの背面側に、記憶するデータに従って、ナノシートＦＥＴのソースと接地電源配線とを接続するためのコンタクトを形成する。その後、背面側にある配線層に、接地電源配線を形成する。
　以上のように本実施形態によると、メモリセルＭ００，Ｍ０１は、Ｘ方向において隣接する。メモリセルＭ００は、チャネル領域としてナノシート３２ａを有するナノシートＦＥＴを備え、メモリセルＭ０１は、チャネル領域としてナノシート３６ａを有するナノシートＦＥＴを備える。ナノシート３２ａ，３６ａは、Ｘ方向において互いに対向しており、かつ、ナノシート３２ａはＸ方向におけるナノシート３６ａ側の面がゲート配線４１から露出しており、ナノシート３６ａはＸ方向におけるナノシート３２ａ側の面がゲート配線４２から露出している。すなわち、メモリセルＭ００，Ｍ０１はフォークシートＦＥＴを備える。そして、ビット線２１，２２はＭ１配線層に形成されており、電源配線１１，１２はＢＭ０配線層に形成されている。したがって、ビット線２１，２２の配線幅を大きくすることができるので、マスクＲＯＭの動作速度を向上させることができる。また、電源配線１１，１２の配線幅を大きくすることができるので、マスクＲＯＭの動作速度および動作安定性を向上させることができる。さらに、ビット線２１，２２と電源配線１１，１２の寄生容量を抑制できるので、動作速度を向上させることができる。
　＜変形例１＞
　図４は第１実施形態の変形例１に係るマスクＲＯＭのレイアウト構造を示す平面図である。本変形例では、Ｍ１配線層に、Ｙ方向に延びる配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅが設けられている。配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、ＶＳＳを供給する。その他の構成については、図２と同様である。
　配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅは、ビット線間のシールド配線として機能し、ビット線間のクロストークノイズを抑制する。これによって、マスクＲＯＭの動作の安定性が向上する。また、メモリセルアレイ外において、ＢＭ０配線層における電源配線とＭ１配線層におけるＶＳＳを供給する配線とを接続することによって、電源を強化することができるので、これにより、マスクＲＯＭの動作速度および動作安定性を向上させることができる。
　なお、図４では、配線２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅはＲＯＭメモリセルの境界部に配置されているが、配置される位置はこれに限られない。
　＜変形例２＞
　図５は第１実施形態の変形例２に係るマスクＲＯＭのレイアウト構造を示す平面図である。本変形例は、第１実施形態において、ビット線とＶＳＳ電源配線の配線層を入れ替えたものに相当する。すなわち、本変形例では、ＢＭ０配線層にビット線が配置されており、Ｍ１配線層にＶＳＳ電源配線が配置されている。
　図５に示すように、ＢＭ０配線層において、Ｙ方向に延びるビット線１５，１６，１７，１８が形成されている。ビット線１５，１６，１７，１８はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。また、Ｍ１配線層において、Ｙ方向に延びる電源配線２５，２６，２７，２８が形成されている。電源配線２５，２６，２７，２８はＶＳＳを供給する。ビット線１５，１６，１７，１８と電源配線２５，２６，２７，２８は、それぞれ、平面視で重なっている。
　アクティブ領域３１は、ビット線１５および電源配線２５と平面視で重なっている。アクティブ領域３１の部分３３ｂは、コンタクト６３を介して、ビット線１５と接続されている。アクティブ領域３５は、ビット線１６および電源配線２６と平面視で重なっている。アクティブ領域３５の部分３７ｂは、コンタクト６４を介して、ビット線１６と平面視で重なっている。
　Ｘ方向に延びるローカル配線５３，５４，５５，５６が形成されている。ローカル配線５３，５４は、アクティブ領域３１の部分３３ａ，３３ｃにそれぞれ接続されている。ローカル配線５５，５６は、アクティブ領域３５の部分３７ａ，３７ｃにそれぞれ接続されている。
　コンタクト７５，７６，７７，７８は、その有無によって、メモリセルの記憶値を決定する。コンタクト７５は、形成されたとき、ローカル配線５３と電源配線２５とを接続する。コンタクト７６は、形成されたとき、ローカル配線５４と電源配線２５とを接続する。コンタクト７７は、形成されたとき、ローカル配線５５と電源配線２６とを接続する。コンタクト７８は、形成されたとき、ローカル配線５６と電源配線２６とを接続する。
　図５の変形例では、ＢＭ０配線層において、ビット線１５，１６，１７，１８は、ナノシートＦＥＴと平面視で重なって配置されている。このため、ビット線１５，１６，１７，１８の配線幅を大きくすることができるので、その配線抵抗が小さくなり、これにより、マスクＲＯＭの動作速度および動作安定性を向上させることができる。また、マスクＲＯＭの面積の増加を抑制することができる。
　すなわち、本変形例によると、電源配線２５，２６はＭ１配線層に形成されており、ビット線１５，１６はＢＭ０配線層に形成されている。したがって、ビット線１５，１６の配線幅を大きくすることができるので、マスクＲＯＭの動作速度を向上させることができる。また、電源配線２５，２６の配線幅を大きくすることができるので、マスクＲＯＭの動作速度および動作安定性を向上させることができる。さらに、ビット線１５，１６と電源配線２５，２６の寄生容量を抑制できるので、動作速度を向上させることができる。
　また、本変形例において、上述した変形例１と同様に、ＢＭ０配線層におけるビット線間に、ＶＳＳを供給する電源配線を配置してもよい。配置した電源配線は、ビット線間のシールド配線として機能し、ビット線間のクロストークノイズを抑制する。これによって、ＲＯＭメモリセルの動作の安定性が向上する。
　＜変形例３＞
　図６は第１実施形態の変形例３に係るマスクＲＯＭのレイアウト構造の例を示す平面図である。本変形例では、各メモリセルのトランジスタは、Ｙ方向において隣接配置され、かつ、ソース同士を共有する２個のナノシートＦＥＴからなる。図６では、図２と同様に、メモリセルが、Ｘ方向に４個、Ｙ方向に２個、並んだ構成を示している。図６において、図面下列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭ００，Ｍ０１にそれぞれ相当し、図面上列の左から２個のメモリセルは、図１の回路図におけるメモリセルＭ１０，Ｍ１１にそれぞれ相当する。以下、メモリセルの構造に関しては、主にメモリセルＭ００，Ｍ０１を例にとって、説明する。
　図６に示すように、ＢＭ０配線層において、Ｙ方向に延びる電源配線１１１，１１２，１１３，１１４が形成されている。電源配線１１１，１１２，１１３，１１４はＶＳＳを供給する。Ｍ１配線層において、Ｙ方向に延びるビット線１２１，１２２，１２３，１２４が形成されている。ビット線１２１，１２２，１２３，１２４はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。電源配線１１１，１１２，１１３，１１４とビット線１２１，１２２，１２３，１２４は、それぞれ、平面視で重なっている。
　なお、ＢＭ０配線層において、電源配線１１１，１１２，１１３，１１４は、等間隔で配置されている。ただし、電源配線１１１，１１２，１１３，１１４の配置は、等間隔でなくてもよい。また、電源配線１１１，１１２，１１３，１１４は、ビット列毎に形成されているが、例えば、複数のビット列について、電源配線が一体化して形成されていてもよい。
　また、Ｍ１配線層において、ビット線１２１，１２２，１２３，１２４は、等間隔で配置されている。これにより、いずれのビット線１２１，１２２，１２３，１２４についても、配線間容量による負荷容量がそろうので、性能ばらつきを抑制することができる。ただし、ビット線１２１，１２２，１２３，１２４の配置は、等間隔でなくてもよい。
　電源配線１１１の上方、かつ、ビット線１２１の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域１３１が形成されている。アクティブ領域１３１は、電源配線１１１およびビット線１２１と平面視で重なっている。アクティブ領域１３１は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート１３２ａ，１３２ｂ，１３２ｃ，１３２ｄを含む。また、アクティブ領域１３１は、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分１３３ａ，１３３ｂ，１３３ｃ，１３３ｄ，１３３ｅを含む。
　電源配線１１２の上方、かつ、ビット線１２２の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域１３５が形成されている。アクティブ領域１３５は、電源配線１１２およびビット線１２２と平面視で重なっている。アクティブ領域１３５は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート１３６ａ，１３６ｂ，１３６ｃ，１３６ｄを含む。また、アクティブ領域１３５は、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分１３７ａ，１３７ｂ，１３７ｃ，１３７ｄ，１３７ｅを含む。
　Ｘ方向に延びるゲート配線１４１，１４２，１４３，１４４が形成されている。ゲート配線１４１は、ナノシート１３２ａのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１４２は、ナノシート１３６ａのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１４３は、ナノシート１３２ｂのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１４４は、ナノシート１３６ｂのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線１４１，１４３は、メモリセルＭ００のゲートとなる。ゲート配線１４２，１４４は、メモリセルＭ０１のゲートとなる。
　ナノシート１３２ａは、Ｘ方向におけるナノシート１３６ａ側の面が、ゲート配線１４１によって覆われておらず、ゲート配線１４１から露出している。ナノシート１３６ａは、Ｘ方向におけるナノシート１３２ａ側の面が、ゲート配線１４２によって覆われておらず、ゲート配線１４２から露出している。ナノシート１３２ｂは、Ｘ方向におけるナノシート１３６ｂ側の面が、ゲート配線１４３によって覆われておらず、ゲート配線１４３から露出している。ナノシート１３６ｂは、Ｘ方向におけるナノシート１３２ｂ側の面が、ゲート配線１４４によって覆われておらず、ゲート配線１４４から露出している。すなわち、メモリセルＭ００，Ｍ０１はフォークシートＦＥＴを備える。これにより、ナノシート１３２ａ，１３２ｂとナノシート１３６ａ，１３６ｂとの間に必要となるスペースが小さくなるので、ナノシート１３２ａ，１３２ｂとナノシート１３６ａ，１３６ｂとの間の距離ｄ１を小さくすることができる（ｄ１＜ｄ２）。したがって、半導体記憶装置の小面積化を実現することができる。
　ゲート配線１４１とゲート配線１４２とは、ゲート配線１４１とゲート配線１４２との間に形成されたブリッジ部１４５によって接続されている。ブリッジ部１４５は、ゲート接続部の一例である。ゲート配線１４１，１４２は、Ｘ方向に１列に並ぶ他のゲート配線と接続されてワード線ＷＬ０を構成する。ゲート配線１４３とゲート配線１４４とは、ゲート配線１４３とゲート配線１４４との間に形成されたブリッジ部１４６によって接続されている。ブリッジ部１４６は、ゲート接続部の一例である。ゲート配線１４３，１４４は、Ｘ方向に１列に並ぶ他のゲート配線と接続されてワード線ＷＬ０を構成する。同様に、ワード線ＷＬ１も、Ｘ方向に１列に並ぶ他のゲート配線を含む。
　Ｘ方向に延びるローカル配線１５１，１５２，１５３，１５４，１５５，１５６が形成されている。ローカル配線１５１は、アクティブ領域１３１の部分１３３ａに接続されている。ローカル配線１５２は、アクティブ領域１３１の部分１３３ｃに接続されている。ローカル配線１５３は、アクティブ領域１３１の部分１３３ｅに接続されている。ローカル配線１５４は、アクティブ領域１３５の部分１３７ａに接続されている。ローカル配線１５５は、アクティブ領域１３５の部分１３７ｃに接続されている。ローカル配線１５６は、アクティブ領域１３５の部分１３７ｅに接続されている。
　ローカル配線１５１，１５２，１５３は、コンタクトを介して、ビット線１２１と接続されている。ローカル配線１５４，１５５，１５６は、コンタクトを介して、ビット線１２２と接続されている。
　コンタクト１７１，１７２，１７３，１７４は、その有無によって、メモリセルの記憶値を決定する。コンタクト１７１は、形成されたとき、アクティブ領域１３１の部分１３３ｂと電源配線１１１とを接続する。コンタクト１７２は、形成されたとき、アクティブ領域１３１の部分１３３ｄと電源配線１１１とを接続する。コンタクト１７３は、形成されたとき、アクティブ領域１３５の部分１３７ｂと電源配線１１２とを接続する。コンタクト１７４は、形成されたとき、アクティブ領域１３５の部分１３７ｄと電源配線１１２とを接続する。
　図６の構成例では、ＢＭ０配線層において、電源配線１１１，１１２，１１３，１１４は、ナノシートＦＥＴと平面視で重なって配置されている。このため、電源配線１１１，１１２，１１３，１１４の配線幅を大きくすることができるので、その配線抵抗が小さくなり、これにより、マスクＲＯＭの動作速度および動作安定性を向上させることができる。また、マスクＲＯＭの面積の増加を抑制することができる。
　また、半導体記憶装置の製造工程において、背面配線層における配線の形成は、表面配線層における配線の形成後に行われる。したがって、本変形例では、メモリセルの記憶値を設定するためのコンタクト１７１，１７２，１７３，１７４を、より後の工程において、形成することができる。このため、メモリセルの記憶値を変更するための製造期間を短縮することができる。
　また、図６の構成例では、Ｍ１配線層に、Ｙ方向に延びる配線１２５ａ，１２５ｂ，１２５ｃ，125d，125eが設けられている。配線１２５ａ，１２５ｂ，１２５ｃ，125ｄ，１２５ｅは、ＶＳＳを供給する。配線１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅは、ビット線間のシールド配線として機能し、ビット線間のクロストークノイズを抑制する。これによって、ＲＯＭメモリセルの動作の安定性が向上する。なお、配線１２５ａ，１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅは設けなくてもかまわない。
　＜変形例４＞
　図７は第１実施形態の変形例４に係るマスクＲＯＭのレイアウト構造を示す平面図である。本変形例は、変形例３において、ビット線とＶＳＳ電源配線の配線層を入れ替えたものに相当する。すなわち、本変形例では、ＢＭ０配線層にビット線が配置されており、Ｍ１配線層にＶＳＳ電源配線が配置されている。
　図７に示すように、ＢＭ０配線層において、Ｙ方向に延びるビット線１１５，１１６，１１７，１１８が形成されている。ビット線１１５，１１６，１１７，１１８はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。また、Ｍ１配線層において、Ｙ方向に延びる電源配線１２５，１２６，１２７，１２８が形成されている。電源配線１２５，１２６，１２７，１２８はＶＳＳを供給する。ビット線１１５，１１６，１１７，１１８と電源配線１２５，１２６，１２７，１２８は、それぞれ、平面視で重なっている。
　アクティブ領域１３１は、ビット線１１５および電源配線１２５と平面視で重なっている。アクティブ領域１３１の部分１３３ａ，１３３ｃ，１３３ｅは、コンタクトを介して、ビット線１１５と接続されている。アクティブ領域１３５は、ビット線１１６および電源配線１２６と平面視で重なっている。アクティブ領域１３５の部分１３７ａ，１３７ｃ，１３７ｅは、コンタクトを介して、ビット線１１６と平面視で重なっている。
　Ｘ方向に延びるローカル配線１５７，１５８，１５９，１６０が形成されている。ローカル配線１５７，１５８は、アクティブ領域１３１の部分１３３ｂ，１３３ｄにそれぞれ接続されている。ローカル配線１５９，１６０は、アクティブ領域１３５の部分１３７ｂ，１３７ｄにそれぞれ接続されている。
　コンタクト１７５，１７６，１７７，１７８は、その有無によって、メモリセルの記憶値を決定する。コンタクト１７５は、形成されたとき、ローカル配線１５７と電源配線１２５とを接続する。コンタクト１７６は、形成されたとき、ローカル配線１５８と電源配線１２５とを接続する。コンタクト１７７は、形成されたとき、ローカル配線１５９と電源配線１２６とを接続する。コンタクト１７８は、形成されたとき、ローカル配線１６０と電源配線１２６とを接続する。
　図７の変形例では、ＢＭ０配線層において、ビット線１１５，１１６，１１７，１１８は、ナノシートＦＥＴと平面視で重なって配置されている。このため、ビット線１１５，１１６，１１７，１１８の配線幅を大きくすることができるので、その配線抵抗が小さくなり、これにより、マスクＲＯＭの動作速度および動作安定性を向上させることができる。また、マスクＲＯＭの面積の増加を抑制することができる。
　また、図７の変形例では、ＢＭ０配線層に、Ｙ方向に延びる配線１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ，１１５ｅが設けられている。配線１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ，１１５ｅは、ＶＳＳを供給する。配線１１５ａ，１１５ｂ，１１５ｃ，１１５，１１５ｅは、ビット線間のシールド配線として機能し、ビット線間のクロストークノイズを抑制する。これによって、ＲＯＭメモリセルの動作の安定性が向上する。なお、配線１１５ａ，１１５ｂ，１１５ｃ，１１５ｄ，１１５ｅは設けなくてもかまわない。
　（第２実施形態）
　図８は半導体記憶装置の一例としてのマスクＲＯＭの構成を示す回路図である。図８のマスクＲＯＭは、メモリセルトランジスタのソースおよびドレインが、ビット線および接地電源配線のうち同じ線に接続されているか、または、異なる線に接続されているかを、記憶データの“１”“０”に対応させるものである。
　図８において、マスクＲＯＭは、メモリセルアレイ３Ａと、カラムデコーダ２と、センスアンプ１８とを備える。
　メモリセルアレイ３Ａは、Ｎ型ＭＯＳトランジスタのメモリセルＭｉｊ（ｉ＝０～ｍ，ｊ＝０～ｎ）がマトリクス状に配置して構成される。メモリセルＭｉｊのゲートは、行方向に共通にワード線ＷＬｉに各々接続される。また、メモリセルＭｉｊのソースおよびドレインは、ビット線ＢＬｊに接続されるか、接地電源配線ＶＳＳに接続される。ここで、メモリセルＭｉｊの記憶データを“０”にするときは、ソースおよびドレインは、一方がビット線ＢＬｊに接続され、他方が接地電源配線ＶＳＳに接続される。一方、メモリセルＭｉｊの記憶データを“１”にするときは、ソースおよびドレインは両方とも、ビット線ＢＬｊまたは接地電源配線ＶＳＳに接続される。
　カラムデコーダ２は、Ｎ型ＭＯＳトランジスタＣｊから構成される。Ｎ型ＭＯＳトランジスタＣｊは、ドレインは全て共通に接続され、ゲートはカラム選択信号線ＣＬｊにそれぞれ接続され、ソースはビット線ＢＬｊにそれぞれ接続される。
　センスアンプ１８は、プリチャージ用Ｐ型ＭＯＳトランジスタ５と、メモリセルＭｉｊの出力データを判定するインバータ８と、インバータ８の出力信号をバッファリングするインバータ９とを備える。Ｐ型ＭＯＳトランジスタ５のゲートにはプリチャージ信号ＮＰＲが入力され、ソースには電源電圧ＶＤＤが供給され、ドレインはＮ型ＭＯＳトランジスタＣｊの共通ドレインに接続される。インバータ８は、Ｎ型ＭＯＳトランジスタＣｊの共通ドレインの信号ＳＩＮを受けて、メモリセルＭｉｊの出力データを判定する。インバータ９は、インバータ８の出力信号ＳＯＵＴを受けて、メモリセルＭｉｊの記憶データを出力する。
　図８のマスクＲＯＭの動作について説明する。ここでは、メモリセルＭ００，Ｍ１０のデータを読み出す場合を例にとって説明する。
　まず、カラム選択信号線ＣＬｊのうち、ＣＬ０をハイレベルにし、その他のＣＬ１～ＣＬｎをローレベルにする。これにより、カラムデコーダ２を構成するトランジスタのうち、Ｃ０がオン状態になり、その他のＣ１～Ｃｎがオフ状態になる。また、ワード線ＷＬ０を非選択状態であるローレベルから選択状態であるハイレベルに遷移させる。
　次に、プリチャージ信号ＮＰＲをハイレベルからローレベルにし、プリチャージ用Ｐ型ＭＯＳトランジスタをオン状態にする。
　メモリセルＭ００は、ソースおよびドレインのうち一方がビット線ＢＬ０に接続されており、他方が接地電源配線ＶＳＳに接続されている。このため、メモリセルＭ００を介してビット線ＢＬ０から接地電源配線ＶＳＳに電流が流れるので、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも低い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはハイレベルを保持し、インバータ９の出力信号ＯＵＴはローレベルを保持する。
　また、メモリセルＭ１０のデータを読み出す場合は、ワード線ＷＬ１を非選択状態であるローレベルから選択状態であるハイレベルに遷移させる。
　メモリセルＭ１０は、ソースおよびドレインの両方がビット線ＢＬ０に接続されている。このため、ビット線ＢＬ０には電流が流れないので、インバータ８の入力信号ＳＩＮはインバータ８のスイッチングレベルよりも高い電圧になる。このため、インバータ８の出力信号ＳＯＵＴはローレベルになり、インバータ９の出力信号ＯＵＴはハイレベルになる。
　すなわち、メモリセルのソースおよびドレインが、一方がビット線に接続され、他方が接地電源配線に接続されているときは、ローレベルが出力され（記憶データ“０”）、メモリセルのソースおよびドレインが、両方ともビット線または接地電源配線に接続されているときは、ハイレベルが出力される（記憶データ“１”）。
　図９は第２実施形態に係るマスクＲＯＭのレイアウト構造の例を示す図であり、メモリセルアレイの平面図である。図９は（４×４）ビット分のレイアウトに相当する。破線は１ビット分のメモリセルの枠を示している。すなわち、図９では、メモリセルが、Ｘ方向に４個、Ｙ方向に４個、並んだ構成を示している。例えば、図面最下列の左から２個のメモリセルは、図８の回路図におけるメモリセルＭ００，Ｍ０１にそれぞれ相当し、その上の列の左から２個のメモリセルは、図８の回路図におけるメモリセルＭ１０，Ｍ１１にそれぞれ相当する。
　図９の構成では、各メモリセルは１個のナノシートＦＥＴによって構成されている。なお、メモリセルが備えるナノシートＦＥＴは、２個以上であってもよい。また、断面構造は、第１実施形態と同様であり、図３等の断面図から容易に類推できるため、ここでは断面図は省略している。
　図９に示すように、ＢＭ０配線層において、Ｙ方向に延びる電源配線２１１，２１２，２１３，２１４が形成されている。電源配線２１１，２１２，２１３，２１４はＶＳＳを供給する。Ｍ１配線層において、Ｙ方向に延びるビット線２２１，２２２，２２３，２２４が形成されている。ビット線２２１，２２２，２２３，２２４はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。電源配線２１１，２１２，２１３，２１４とビット線２２１，２２２，２２３，２２４は、それぞれ、平面視で重なっている。
　電源配線２１１の上方、かつ、ビット線２２１の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２３１が形成されている。アクティブ領域２３１は、電源配線２１１およびビット線２２１と平面視で重なっている。アクティブ領域２３１は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２３２ａ，２３２ｂ，２３２ｃ，２３２ｄを含む。また、アクティブ領域２３１は、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅを含む。
　電源配線２１２の上方、かつ、ビット線２２２の下方に、Ｎ型ナノシートＦＥＴのチャネル、ソースおよびドレインを構成するアクティブ領域２３５が形成されている。アクティブ領域２３５は、電源配線２１２およびビット線２２２と平面視で重なっている。アクティブ領域２３５は、Ｎ型ナノシートＦＥＴのチャネルとなるナノシート２３６ａ，２３６ｂ，２３６ｃ，２３６ｄを含む。また、アクティブ領域２３５は、Ｎ型ナノシートＦＥＴのソースまたはドレインとなる部分２３７ａ，２３７ｂ，２３７ｃ，２３７ｄ，２３７ｅを含む。
　Ｘ方向に延びるゲート配線２４１，２４２，２４３，２４４が形成されている。ゲート配線２４１は、ナノシート２３２ａのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２４２は、ナノシート２３６ａのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２４３は、ナノシート２３２ｂのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。ゲート配線２４４は、ナノシート２３６ｂのＸ方向およびＺ方向における外周を、ゲート絶縁膜（図示せず）を介して囲んでいる。
　ナノシート２３２ａは、Ｘ方向におけるナノシート２３６ａ側の面が、ゲート配線２４１によって覆われておらず、ゲート配線２４１から露出している。ナノシート２３６ａは、Ｘ方向におけるナノシート２３２ａ側の面が、ゲート配線２４２によって覆われておらず、ゲート配線２４２から露出している。ナノシート２３２ｂは、Ｘ方向におけるナノシート２３６ｂ側の面が、ゲート配線２４３によって覆われておらず、ゲート配線２４３から露出している。ナノシート２３６ｂは、Ｘ方向におけるナノシート２３２ｂ側の面が、ゲート配線２４４によって覆われておらず、ゲート配線２４４から露出している。すなわち、メモリセルＭ００，Ｍ０１，Ｍ１０，Ｍ１１はフォークシートＦＥＴを備える。これにより、ナノシート２３２ａ，２３２ｂとナノシート２３６ａ，２３６ｂとの間に必要となるスペースが小さくなるので、ナノシート２３２ａ，２３２ｂとナノシート２３６ａ，２３６ｂとの間の距離ｄ１を小さくすることができる（ｄ１＜ｄ２）。したがって、半導体記憶装置の小面積化を実現することができる。
　ゲート配線２４１とゲート配線２４２とは、ゲート配線２４１とゲート配線２４２との間に形成されたブリッジ部２４５によって接続されている。ブリッジ部２４５は、ゲート接続部の一例である。ゲート配線２４１，２４２は、Ｘ方向に１列に並ぶ他のゲート配線と接続されてワード線ＷＬ０を構成する。ゲート配線２４３とゲート配線２４４とは、ゲート配線２４３とゲート配線２４４との間に形成されたブリッジ部２４６によって接続されている。ブリッジ部２４６は、ゲート接続部の一例である。ゲート配線２４３，２４４は、Ｘ方向に１列に並ぶ他のゲート配線と接続されてワード線ＷＬ１を構成する。同様に、ワード線ＷＬ２，ＷＬ３も、Ｘ方向に１列に並ぶ他のゲート配線を含む。
　Ｘ方向に延びるローカル配線２５１ａ，２５１ｂ，２５１ｃ，２５１ｄ，２５１ｅ，２５２ａ，２５２ｂ，２５２ｃ，２５２ｄ，２５２ｅが形成されている。ローカル配線２５１ａ，２５１ｂ，２５１ｃ，２５１ｄ，２５１ｅは、アクティブ領域２３１の部分２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅにそれぞれ接続されている。ローカル配線２５２ａ，２５２ｂ，２５２ｃ，２５２ｄ，２５２ｅは、アクティブ領域２３５の部分２３７ａ，２３７ｂ，２３７ｃ，２３７ｄ，２３７ｅにそれぞれ接続されている。
　コンタクト２６１，２６２，２６３，２６４，２６５は、ＢＭ０配線層におけるＶＳＳ電源配線とアクティブ領域とを接続する。コンタクト２７１，２７２，２７３，２７４，２７５は、ローカル配線とＭ１配線層におけるビット線とを接続する。コンタクト２６１，２６２，２６３，２６４，２６５およびコンタクト２７１，２７２，２７３，２７４，２７５は、メモリセルの記憶値を決定する。すなわち、各メモリセルは、両方のノードがコンタクトを介してＶＳＳ電源配線に接続されているとき、または、両方のノードがコンタクトを介してビット線に接続されているとき、記憶データ“１”を有する。一方、各メモリセルは、一方のノードがコンタクトを介してＶＳＳ電源配線に接続されており、かつ、他方のノードがコンタクトを介してビット線に接続されているとき、記憶データ“０”を有する。
　図９の構成では、メモリセルＭ００は、一方のノードがＢＭ０配線層におけるＶＳＳ電源配線２１１にコンタクト２６１を介して接続されており、かつ、他方のノードがＭ１配線層におけるビット線２２１にコンタクト２７１を介して接続されているので、記憶データ“０”を有する。メモリセルＭ１０は、両方のノードがＭ１配線層におけるビット線２２１にコンタクト２７１，２７２を介して接続されているので、記憶データ“１”を有する。メモリセルＭ０１は、一方のノードがＭ１配線層におけるビット線２２２にコンタクト２７３を介して接続されており、かつ、他方のノードがＢＭ０配線層におけるＶＳＳ電源配線２１２にコンタクト２６４を介して接続されているので、記憶データ“０”を有する。メモリセルＭ１１は、一方のノードがＢＭ０配線層におけるＶＳＳ電源配線２１２にコンタクト２６４を介して接続されており、かつ、他方のノードがＭ１配線層におけるビット線２２２にコンタクト２７４を介して接続されているので、記憶データ“０”を有する。
　図９の構成例では、ＢＭ０配線層において、電源配線２１１，２１２，２１３，２１４は、ナノシートＦＥＴと平面視で重なって配置されている。このため、電源配線２１１，２１２，２１３，２１４の配線幅を大きくすることができるので、その配線抵抗が小さくなり、マスクＲＯＭの動作速度および動作安定性を向上させることができる。また、マスクＲＯＭの面積の増加を抑制することができる。
　また、図９の構成例では、Ｍ１配線層に、Ｙ方向に延びる配線２２９ａ，２２９ｂ，２２９ｃ，２２９ｄ，２２９ｅが設けられている。配線２２９ａ，２２９ｂ，２２９ｃ，２２９ｄ，２２９ｅは、ＶＳＳを供給する。配線２２９ａ，２２９ｂ，２２９ｃ，２２９ｄ，２２９ｅは、ビット線間のシールド配線として機能し、ビット線間のクロストークノイズを抑制する。これによって、マスクＲＯＭの動作の安定性が向上する。なお、配線２２９ａ，２２９ｂ，２２９ｃ，２２９ｄ，２２９ｅは設けなくてもかまわない。
　以上のように本実施形態によると、メモリセルＭ００，Ｍ０１は、Ｘ方向において隣接する。メモリセルＭ００は、チャネル領域としてナノシート２３２ａを有するナノシートＦＥＴを備え、メモリセルＭ０１は，チャネル領域としてナノシート２３６ａを有するナノシートＦＥＴを備える。ナノシート２３２ａ，２３６ａは、Ｘ方向において互いに対向しており、かつ、ナノシート２３２ａはＸ方向におけるナノシート２３６ａ側の面がゲート配線２４１から露出しており、ナノシート２３６ａはＸ方向におけるナノシート２３２ａ側の面がゲート配線２４２から露出している。すなわち、メモリセルＭ００，Ｍ０１はフォークシートＦＥＴを備える。そして、ビット線２２１，２２２はＭ１配線層に形成されており、電源配線２１１，２１２はＢＭ０配線層に形成されている。したがって、ビット線２２１，２２２の配線幅を大きくすることができるので、マスクＲＯＭの動作速度を向上させることができる。また、電源配線２１１，２１２の配線幅を大きくすることができるので、マスクＲＯＭの動作速度および動作安定性を向上させることができる。さらに、ビット線２２１，２２２と電源配線２１１，２１２の寄生容量を抑制できるので、動作速度を向上させることができる。
　＜変形例１＞
　図１０は第２実施形態の変形例１に係るマスクＲＯＭのレイアウト構造を示す平面図である。本変形例は、第２実施形態において、ビット線とＶＳＳ電源配線の配線層を入れ替えたものに相当する。すなわち、本変形例では、ＢＭ０配線層にビット線が配置されており、Ｍ１配線層にＶＳＳ電源配線が配置されている。
　図１０に示すように、ＢＭ０配線層において、Ｙ方向に延びるビット線２１５，２１６，２１７，２１８が形成されている。ビット線２１５，２１６，２１７，２１８はそれぞれ、ビット線ＢＬ０，ＢＬ１，ＢＬ２，ＢＬ３に相当する。また、Ｍ１配線層において、Ｙ方向に延びる電源配線２２５，２２６，２２７，２２８が形成されている。電源配線２２５，２２６，２２７，２２８はＶＳＳを供給する。ビット線２１５，２１６，２１７，２１８と電源配線２２５，２２６，２２７，２２８は、それぞれ、平面視で重なっている。
　アクティブ領域２３１は、ビット線２１５および電源配線２２５と平面視で重なっている。アクティブ領域２３５は、ビット線２１６および電源配線２２６と平面視で重なっている。ローカル配線２５１ａ，２５１ｂ，２５１ｃ，２５１ｄ，２５１ｅは、アクティブ領域２３１の部分２３３ａ，２３３ｂ，２３３ｃ，２３３ｄ，２３３ｅにそれぞれ接続されている。ローカル配線２５２ａ，２５２ｂ，２５２ｃ，２５２ｄ，２５２ｅは、アクティブ領域２３５の部分２３７ａ，２３７ｂ，２３７ｃ，２３７ｄ，２３７ｅにそれぞれ接続されている。
　コンタクト２８１，２８２，２８３，２８４，２８５は、ＢＭ０配線層におけるビット線とアクティブ領域とを接続する。コンタクト２９１，２９２，２９３，２９４，２９５は、ローカル配線とＭ１配線層におけるＶＳＳ電源配線とを接続する。コンタクト２８１，２８２，２８３，２８４，２８５およびコンタクト２９１，２９２，２９３，２９４，２９５は、メモリセルの記憶値を決定する。すなわち、各メモリセルは、両方のノードがコンタクトを介してＶＳＳ電源配線に接続されているとき、または、両方のノードがコンタクトを介してビット線ＢＬに接続されているとき、記憶データ“１”を有する。一方、各メモリセルは、一方のノードがコンタクトを介してＶＳＳ電源配線に接続されており、かつ、他方のノードがコンタクトを介してビット線ＢＬに接続されているとき、記憶データ“０”を有する。
　図１０の構成では、メモリセルＭ００は、一方のノードがＭ１配線層におけるＶＳＳ電源配線２２５にコンタクト２９１を介して接続されており、かつ、他方のノードがＢＭ０配線層におけるビット線２１５にコンタクト２８１を介して接続されているので、記憶データ“０”を有する。メモリセルＭ１０は、両方のノードがＢＭ０配線層におけるビット線２１５にコンタクト２８１，２８２を介して接続されているので、記憶データ“１”を有する。メモリセルＭ０１は、一方のノードがＢＭ０配線層におけるビット線２１６にコンタクト２８３を介して接続されており、かつ、他方のノードがＭ１配線層におけるＶＳＳ電源配線２２６にコンタクト２９４を介して接続されているので、記憶データ“０”を有する。メモリセルＭ１１は、一方のノードがＭ１配線層におけるＶＳＳ電源配線２２６にコンタクト２９４を介して接続されており、かつ、他方のノードがＢＭ０配線層におけるビット線２１６にコンタクト２８４を介して接続されているので、記憶データ“０”を有する。
　図１０の構成例では、ＢＭ０配線層において、ビット線２１５，２１６，２１７，２１８は、ナノシートＦＥＴと平面視で重なって配置されている。このため、ビット線２１５，２１６，２１７，２１８の配線幅を大きくすることができるので、その配線抵抗が小さくなり、これにより、マスクＲＯＭの動作速度および動作安定性を向上させることができる。また、マスクＲＯＭの面積の増加を抑制することができる。
　また、図１０の構成例では、ＢＭ０配線層に、Ｙ方向に延びる配線２１９ａ，２１９ｂ，２１９ｃ，２１９ｄ，２１９ｅが設けられている。配線２１９ａ，２１９ｂ，２１９ｃ，２１９ｄ，２１９ｅは、ＶＳＳを供給する。配線２１９ａ，２１９ｂ，２１９ｃ，２１９ｄ，２１９ｅは、ビット線間のシールド配線として機能し、ビット線間のクロストークノイズを抑制する。これによって、動作の安定性が向上する。なお、配線２１９ａ，２１９ｂ，２１９ｃ，２１９ｄ，２１９ｅは設けなくてもかまわない。
　以上のように本変形例によると、ビット線２１５，２１６はＢＭ０配線層に形成されており、電源配線２２５，２２６はＭ１配線層に形成されている。したがって、ビット線２１５，２１６の配線幅を大きくすることができるので、マスクＲＯＭの動作速度を向上させることができる。また、電源配線２２５，２２６の配線幅を大きくすることができるので、マスクＲＯＭの動作速度および動作安定性を向上させることができる。さらに、ビット線２１５，２１６と電源配線２２５，２２６の寄生容量を抑制できるので、動作速度を向上させることができる。
　なお、上述の実施形態では、ナノシートＦＥＴは、平面視で重なる３枚のシートを有し、シートの断面形状は矩形状であるものとしたが、ナノシートＦＥＴのナノシートの枚数および断面形状は、これに限られるものではない。
　本開示では、マスクＲＯＭについて、面積を増大させることなく動作速度および動作安定性を向上させることができるので、例えば半導体チップの小型化や性能向上に有用である。
１１，１２，１３，１４　接地電源配線
２１，２２，２３，２４　ビット線
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ　接地電源配線
３１，３５　アクティブ領域
３２ａ，３２ｂ，３６ａ，３６ｂ　ナノシート
４１，４２　ゲート配線
５１，５２，５３，５４，５５，５６　ローカル配線
７１，７２，７３，７４，７５，７６，７７，７８　コンタクト
１１１，１１２，１１３，１１４　接地電源配線
１２１，１２２，１２２，１２３　ビット線
１３１，１３５　アクティブ領域
１３２ａ，１３２ｂ，１３２ｃ，１３２ｄ，１３６ａ，１３６ｂ，１３６ｃ，１３６ｄ　ナノシート
１４１，１４２，１４３，１４４　ゲート配線
１７１，１７２，１７３，１７４，１７５，１７６，１７７，１７８　コンタクト
２１１，２１２，２１３，２１４　接地電源配線
２１５，２１６，２１７，２１８　ビット線
２１９ａ，２１９ｂ，２１９ｃ，２１９ｄ，２１９ｅ　接地電源配線
２２１，２２２，２２３，２２４　ビット線
２２５，２２６，２２７，２２８　接地電源配線
２２９ａ，２２９ｂ，２２９ｃ，２２９ｄ，２２９ｅ　接地電源配線
２３１，２３５　アクティブ領域
２３２ａ，２３２ｂ，２３２ｃ，２３２ｄ　ナノシート
２３６ａ，２３６ｂ，２３６ｃ，２３６ｄ　ナノシート
２４１，２４２，２４３，２４４　ゲート配線
２６１，２６２，２６３，２６４，２６５　２７１，２７２，２７３，２７４，２７５　コンタクト
２８１，２８２，２８３，２８４，２８５　２９１，２９２，２９３，２９４，２９５　コンタクト
Ｍｉｊ（ｉ＝０～ｍ，ｊ＝０～ｎ）　メモリセル
ＢＬｊ　ビット線
ＷＬｉ　ワード線

Claims (13)

  1. 　半導体記憶装置であって、
    　第１方向において隣接する第１および第２ＲＯＭ（Read Only Memory）メモリセルと、
    　前記第１方向に延びるワード線と、
    　前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
    　前記第２方向に延びる第１および第２接地電源配線とを備え、
    　前記第１ＲＯＭメモリセルは、
    　チャネル領域として第１ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第１ビット線と接続された第１ナノシートＦＥＴ（Field Effect Transistor）を備え、前記第１ナノシートＦＥＴのソースと前記第１接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、
    　チャネル領域として第２ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第２ビット線と接続された第２ナノシートＦＥＴを備え、前記第２ナノシートＦＥＴのソースと前記第２接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲む第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲む第２ゲート配線とを含み、
    　前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシート側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシート側の面が、前記第２ゲート配線から露出しており、
    　前記第１および第２ビット線は、前記第１および第２ナノシートＦＥＴの表面側にある第１配線層に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっており、
    　前記第１および第２接地電源配線は、前記第１および第２ナノシートＦＥＴの背面側にある第２配線層に形成されており、かつ、前記１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっている
    半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第１ＲＯＭメモリセルは、前記第１ナノシートＦＥＴのソースと前記第１接地電源配線とを接続するコンタクトの有無によって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、前記第２ナノシートＦＥＴのソースと前記第２接地電源配線とを接続するコンタクトの有無によって、データを記憶するものである
    半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記第１配線層に形成され、前記第１ビット線と前記第２ビット線との間に配置され、前記第２方向に延びる第３接地電源配線を備える
    半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第１方向に延びる第２ワード線を備え、
    　前記第１ＲＯＭメモリセルは、
    　チャネル領域として第３ナノシートを有し、前記第１ビット線および前記第１接地電源配線と平面視で重なっており、ゲートが前記第２ワード線と接続され、ドレインが前記第１ビット線と接続され、ソースを前記第１ナノシートＦＥＴと共有する第３ナノシートＦＥＴを備え、前記第１および第３ナノシートＦＥＴが共有するソースと前記第１接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、
    　チャネル領域として第４ナノシートを有し、前記第２ビット線および前記第２接地電源配線と平面視で重なっており、ゲートが前記第２ワード線と接続され、ドレインが前記第２ビット線と接続され、ソースを前記第２ナノシートＦＥＴと共有する第４ナノシートＦＥＴを備え、前記第２および第４ナノシートＦＥＴが共有するソースと前記第２接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記第２ワード線は、前記第３ナノシートの前記第１方向および前記第３方向における外周を囲む第３ゲート配線と、前記第４ナノシートの前記第１方向および前記第３方向における外周を囲む第４ゲート配線とを含み、
    　前記第３および第４ナノシートは、前記第１方向において互いに対向しており、かつ、前記第３ナノシートは、前記第１方向における前記第４ナノシート側の面が、前記第３ゲート配線から露出しており、前記第４ナノシートは、前記第１方向における前記第３ナノシート側の面が、前記第４ゲート配線から露出している
    半導体記憶装置。
  5. 　半導体記憶装置であって、
    　第１方向において隣接する第１および第２ＲＯＭ（Read Only Memory）メモリセルと、
    　前記第１方向に延びるワード線と、
    　前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
    　前記第２方向に延びる第１および第２接地電源配線とを備え、
    　前記第１ＲＯＭメモリセルは、
    　チャネル領域として第１ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第１ビット線と接続された第１ナノシートＦＥＴ（Field Effect Transistor）を備え、前記第１ナノシートＦＥＴのソースと前記第１接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、
    　チャネル領域として第２ナノシートを有し、ゲートが前記ワード線と接続され、ドレインが前記第２ビット線と接続された第２ナノシートＦＥＴを備え、前記第２ナノシートＦＥＴのソースと前記第２接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲む第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲む第２ゲート配線とを含み、
    　前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシート側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシート側の面が、前記第２ゲート配線から露出しており、
    　前記第１および第２接地電源配線は、前記第１および第２ナノシートＦＥＴの表面側にある第１配線層に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっており、
    　前記第１および第２ビット線は、前記第１および第２ナノシートＦＥＴの背面側にある第２配線層に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっている
    半導体記憶装置。
  6. 　請求項５記載の半導体記憶装置において、
    　前記第１ＲＯＭメモリセルは、
    　前記第１方向に延びており、前記第１ナノシートＦＥＴのソースに接続された第１ローカル配線を備え、前記第１ローカル配線と前記第１接地電源配線とを接続するコンタクトの有無によって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、
    　前記第１方向に延びており、前記第２ナノシートＦＥＴのソースに接続された第２ローカル配線を備え、前記第２ローカル配線と前記第２接地電源配線とを接続するコンタクトの有無によって、データを記憶するものである
    半導体記憶装置。
  7. 　請求項５記載の半導体記憶装置において、
    　前記第２配線層に形成され、前記第１ビット線と前記第２ビット線との間に配置され、前記第２方向に延びる第３接地電源配線を備える
    半導体記憶装置。
  8. 　請求項５記載の半導体記憶装置において、
    　前記第１方向に延びる第２ワード線を備え、
    　前記第１ＲＯＭメモリセルは、
    　チャネル領域として第３ナノシートを有し、前記第１ビット線および前記第１接地電源配線と平面視で重なっており、ゲートが前記第２ワード線と接続され、ドレインが前記第１ビット線と接続され、ソースを前記第１ナノシートＦＥＴと共有する第３ナノシートＦＥＴを備え、前記第１および第３ナノシートＦＥＴが共有するソースと前記第１接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、
    　チャネル領域として第４ナノシートを有し、前記第２ビット線および前記第２接地電源配線と平面視で重なっており、ゲートが前記第２ワード線と接続され、ドレインが前記第２ビット線と接続され、ソースを前記第２ナノシートＦＥＴと共有する第４ナノシートＦＥＴを備え、前記第２および第４ナノシートＦＥＴが共有するソースと前記第２接地電源配線との電気的接続の有無によって、データを記憶するものであり、
    　前記第２ワード線は、前記第３ナノシートの前記第１方向および前記第３方向における外周を囲む第３ゲート配線と、前記第４ナノシートの前記第１方向および前記第３方向における外周を囲む第４ゲート配線とを含み、
    　前記第３および第４ナノシートは、前記第１方向において互いに対向しており、かつ、前記第３ナノシートは、前記第１方向における前記第４ナノシート側の面が、前記第３ゲート配線から露出しており、前記第４ナノシートは、前記第１方向における前記第３ナノシート側の面が、前記第４ゲート配線から露出している
    半導体記憶装置。
  9. 　半導体記憶装置であって、
    　第１方向において隣接する第１および第２ＲＯＭ（Read Only Memory）メモリセルと、
    　前記第１方向に延びるワード線と、
    　前記第１方向と垂直をなす第２方向に延びる第１および第２ビット線と、
    　前記第２方向に延びる第１および第２接地電源配線とを備え、
    　前記第１ＲＯＭメモリセルは、
    　チャネル領域として第１ナノシートを有し、ゲートが前記ワード線と接続され、ソースが前記第１ビット線または前記第１接地電源配線に接続され、ドレインが前記第１ビット線または前記第１接地電源配線に接続された第１ナノシートＦＥＴ（Field Effect Transistor）を備え、前記第１ナノシートＦＥＴのソースおよびドレインの接続先が、前記第１ビット線および前記第１接地電源配線のうちの同じ線か異なる線かによって、データを記憶するものであり、
    　前記第２ＲＯＭメモリセルは、
    　チャネル領域として第２ナノシートを有し、ゲートが前記ワード線と接続され、ソースが前記第２ビット線または前記第２接地電源配線に接続され、ドレインが前記第２ビット線または前記第２接地電源配線に接続された第２ナノシートＦＥＴを備え、前記第２ナノシートＦＥＴのソースおよびドレインの接続先が、前記第２ビット線および前記第２接地電源配線のうちの同じ線か異なる線かによって、データを記憶するものであり、
    　前記ワード線は、前記第１ナノシートの前記第１方向、および、前記第１および第２方向と垂直をなす第３方向における外周を囲む第１ゲート配線と、前記第２ナノシートの前記第１方向および前記第３方向における外周を囲む第２ゲート配線とを含み、
    　前記第１および第２ナノシートは、前記第１方向において互いに対向しており、かつ、前記第１ナノシートは、前記第１方向における前記第２ナノシート側の面が、前記第１ゲート配線から露出しており、前記第２ナノシートは、前記第１方向における前記第１ナノシート側の面が、前記第２ゲート配線から露出しており、
    　前記第１および第２ビット線は、前記第１および第２ナノシートＦＥＴの表面側にある第１配線層、または、前記第１および第２ナノシートＦＥＴの背面側にある第２配線層のいずれか一方に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっており、
    　前記第１および第２接地電源配線は、前記第１配線層、または、前記第２配線層の他方に形成されており、かつ、前記第１および第２ナノシートＦＥＴと、それぞれ、平面視で重なっている
    半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記第１および第２ビット線は、前記第１配線層に形成されており、
    　前記第１および第２接地電源配線は、前記第２配線層に形成されている
    半導体記憶装置。
  11. 　請求項１０記載の半導体記憶装置において、
    　前記第１配線層に形成され、前記第１ビット線と前記第２ビット線との間に配置され、前記第２方向に延びる第３接地電源配線を備える
    半導体記憶装置。
  12. 　請求項９記載の半導体記憶装置において、
    　前記第１および第２接地電源配線は、前記第１配線層に形成されており、
    　前記第１および第２ビット線は、前記第２配線層に形成されている
    半導体記憶装置。
  13. 　請求項１２記載の半導体記憶装置において、
    　前記第２配線層に形成され、前記第１ビット線と前記第２ビット線との間に配置され、前記第２方向に延びる第３接地電源配線を備える
    半導体記憶装置。
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* Cited by examiner, † Cited by third party
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WO2021125138A1 (ja) * 2019-12-20 2021-06-24 株式会社ソシオネクスト 半導体記憶装置
WO2024018875A1 (ja) * 2022-07-21 2024-01-25 株式会社ソシオネクスト 半導体記憶装置
US20240164089A1 (en) * 2022-11-10 2024-05-16 International Business Machines Corporation Backside programmable memory

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021125138A1 (ja) * 2019-12-20 2021-06-24 株式会社ソシオネクスト 半導体記憶装置
WO2024018875A1 (ja) * 2022-07-21 2024-01-25 株式会社ソシオネクスト 半導体記憶装置
US20240164089A1 (en) * 2022-11-10 2024-05-16 International Business Machines Corporation Backside programmable memory

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