WO2026009646A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法

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semiconductor
semiconductor substrate
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博樹 脇本
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies

Definitions

  • This disclosure relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Si substrate semiconductor devices that use antimony (Sb) as an n-type dopant material are well known (see, for example, Patent Documents 1 and 2 below).
  • the present disclosure aims to resolve the problems associated with the prior art described above by providing a semiconductor device and a method for manufacturing the semiconductor device that can prevent a decrease in the n-type impurity concentration on the Si substrate surface when Sb is used as an n-type dopant material.
  • the semiconductor device has the following features. It has an active region through which current flows, and a termination structure disposed outside the active region and having a breakdown voltage structure surrounding the periphery of the active region.
  • the termination structure comprises a silicon semiconductor substrate using antimony as an n-type dopant, a first n-type semiconductor region provided in a surface layer on the front surface of the silicon semiconductor substrate, and a second p-type semiconductor region selectively provided on the front surface of the silicon semiconductor substrate.
  • the impurity concentration of the first semiconductor region is lower than the impurity concentration of the second semiconductor region and is the same as or higher than the impurity concentration of a bulk region on the back surface of the silicon semiconductor substrate.
  • the above disclosure makes it possible to stably control the n-type impurity concentration on the front surface of the semiconductor substrate, and the impurity concentration on the front surface of the semiconductor substrate is not affected by the amount of Sb incorporated into the thermal oxide film. This makes it possible to provide power semiconductors with stable voltage resistance characteristics and long-term reliability.
  • the semiconductor device and semiconductor device manufacturing method disclosed herein have the advantage of preventing a decrease in the n-type impurity concentration on the Si substrate surface when Sb is used as an n-type dopant material.
  • FIG. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment.
  • FIG. 2 is a graph showing the n-type impurity concentration distribution of the semiconductor device according to the embodiment.
  • FIG. 3 is a graph showing the n-type impurity concentration distribution of a conventional semiconductor device.
  • a semiconductor device has the following features: It includes an active region through which a current flows, and a termination structure disposed outside the active region and having a breakdown voltage structure surrounding the periphery of the active region.
  • the termination structure includes a silicon semiconductor substrate using antimony as an n-type dopant, a first n-type semiconductor region provided in a surface layer on the front surface of the silicon semiconductor substrate, and a second p-type semiconductor region selectively provided on the front surface of the silicon semiconductor substrate.
  • the impurity concentration of the first semiconductor region is lower than the impurity concentration of the second semiconductor region and is the same as or higher than the impurity concentration of a bulk region on the back surface of the silicon semiconductor substrate.
  • the above disclosure makes it possible to stably control the n-type impurity concentration on the front surface of the semiconductor substrate, and the impurity concentration on the front surface of the semiconductor substrate is not affected by the amount of Sb incorporated into the thermal oxide film. This makes it possible to provide power semiconductors with stable voltage resistance characteristics and long-term reliability.
  • the semiconductor device according to the present disclosure is characterized in that, in the above disclosure, the first semiconductor region is doped with either phosphorus, antimony, or arsenic, or a combination thereof.
  • the semiconductor device according to the present disclosure is characterized in that, in the above disclosure, the impurity concentration of the first semiconductor region is higher than the impurity concentration of the bulk region by not less than -5% and not more than +5%.
  • the semiconductor device according to the present disclosure is characterized in that, in the above disclosure, the impurity concentration of the first semiconductor region is 10% to 20% higher than the impurity concentration of the bulk region.
  • the semiconductor device according to the present disclosure is characterized in that, in the above disclosure, the thickness of the first semiconductor region is 5.0 ⁇ m or more and 12.0 ⁇ m or less.
  • the method for manufacturing a semiconductor device has the following features. It is a method for manufacturing a semiconductor device having an active region through which current flows, and a termination structure disposed outside the active region and having a breakdown voltage structure surrounding the periphery of the active region.
  • the termination structure includes a first step of forming an n-type first semiconductor region in a surface layer on the front surface of a silicon semiconductor substrate using antimony as an n-type dopant, and a second step of selectively forming a p-type second semiconductor region on the front surface of the silicon semiconductor substrate.
  • the impurity concentration of the first semiconductor region is formed to be the same as or higher than the impurity concentration of the bulk region on the back surface side of the silicon semiconductor substrate than the second semiconductor region.
  • Figure 3 is a graph showing the n-type impurity concentration distribution in a conventional semiconductor device.
  • the vertical axis represents the n-type impurity concentration
  • the horizontal axis represents the depth from the Si substrate surface
  • position S represents the outermost surface of the Si substrate.
  • Figure 3 shows the n-type impurity concentration distribution near the Si substrate surface in a conventional semiconductor device made with a Si substrate using Sb as the n-type dopant.
  • Sb is incorporated into the thermal oxide film near the Si substrate surface T, making the n-type impurity concentration approximately 30% lower than the n-type impurity concentration in the substrate bulk region 111.
  • the amount of reduction in the n-type impurity concentration at the Si substrate surface is determined by the amount incorporated into the thermal oxide film, and is therefore affected by variations in the thermal oxide film thickness and heat treatment conditions during wafer processing, making the amount of reduction in the n-type impurity concentration at the Si substrate surface prone to instability.
  • the n-type impurity concentration at the Si substrate surface affects the electric field distribution in the breakdown voltage structure of a semiconductor device, posing the issue of variations in the breakdown voltage characteristics and charge resistance of the semiconductor device, which are related to long-term reliability.
  • layers and regions prefixed with n or p indicate that electrons or holes are the majority carriers, respectively. Furthermore, the + and - affixed to n or p indicate a higher or lower impurity concentration than layers or regions without that prefix. Note that in the following description of the embodiments and the accompanying drawings, similar components will be given the same reference numerals, and duplicate explanations will be omitted. Furthermore, descriptions of "same” or “equivalent” should preferably include variations within 5%, taking into account variations in manufacturing.
  • Fig. 1 is a cross-sectional view showing the structure of a semiconductor device according to an embodiment.
  • the semiconductor device according to the embodiment shown in Fig. 1 is an IGBT 150 with a trench gate structure.
  • the IGBT 150 includes an active region 90 and an edge termination region 91 surrounding the active region 90.
  • the active region 90 is a region through which current flows when the IGBT 150 is on.
  • the edge termination region 91 includes a breakdown voltage maintaining region that relieves the electric field on the front surface side of the semiconductor substrate in the drift region and maintains the breakdown voltage.
  • the boundary between the active region 90 and the edge termination region 91 is the center of a gate trench 40, which has an n + type emitter region 12 (described later) provided on only one side.
  • An n-type accumulation layer may be provided in the surface layer of the front surface of the n - type semiconductor substrate (silicon semiconductor substrate) 18, which serves as the n-type drift layer of the active region 90.
  • the doped region 100 described below, may be the n-type accumulation layer.
  • the n-type accumulation layer need not be provided.
  • the n- type semiconductor substrate 18 is a Si substrate using Sb as an n-type dopant material.
  • a p-type base region 14 is provided on the n-type accumulation layer (on the front surface side of the n - type semiconductor substrate 18). The p-type base region 14 functions as a channel region in the IGBT 150.
  • a gate trench 40 is provided that penetrates the p-type base region 14 and reaches the n - type semiconductor substrate 18.
  • the gate trench 40 has n + -type emitter regions 12 on both sides and is arranged at predetermined intervals in, for example, a striped planar layout, separating the p-type base region 14 into multiple regions (mesa portions).
  • a gate insulating film 50 is provided along the inner wall of the gate trench 40 , and a gate electrode 51 is provided inside the gate insulating film 50 .
  • an n + -type emitter region 12 is selectively provided in each mesa portion.
  • the n + -type emitter region 12 faces the gate electrode 51 across a gate insulating film 50 provided on the inner wall of the gate trench 40.
  • the emitter electrode 52 contacts the n + -type emitter region 12 via a contact hole and is electrically insulated from the gate electrode 51 by the interlayer insulating film 38.
  • An opening may be selectively provided in the n + -type emitter region 12, and the emitter electrode 52 and the p-type base region 14 may be electrically connected through the opening.
  • a barrier metal 53 may be provided between the emitter electrode 52 and the interlayer insulating film 38 to prevent diffusion of metal atoms from the emitter electrode 52 toward the gate electrode 51, for example.
  • a contact electrode 54 may be embedded in a contact hole formed in the interlayer insulating film 38.
  • the contact electrode 54 is, for example, a metal film made of tungsten (W), which has high embedding properties.
  • a protective film 97 such as a passivation film made of polyimide, is provided on the emitter electrode 52.
  • n + type field stop (FS) layer 20 is provided on the rear surface side of the substrate inside the n ⁇ type semiconductor substrate 18.
  • the n + type FS layer 20 has the function of suppressing the extension of a depletion layer that extends from the pn junction between the p type base region 14 and the n ⁇ type semiconductor substrate 18 toward the p + type collector region 22 (described later) when the device is off.
  • a p + type collector region 22 is provided in the surface layer on the rear surface side of the n- type semiconductor substrate 18, at a position shallower from the rear surface of the n- type semiconductor substrate 18 than the n + type FS layer 20.
  • a rear surface electrode 24 is provided on the surface of the p + type collector region 22 (the entire rear surface of the n- type semiconductor substrate 18). The rear surface electrode 24 functions as a collector electrode.
  • a field oxide film 95 is provided on the front surface side of the n ⁇ type semiconductor substrate 18 in the edge termination region 91, and a conductive film 96 is provided on the field oxide film 95.
  • the conductive film 96 may be made of a polycrystalline silicon film.
  • An interlayer insulating film 38 is provided on the n ⁇ type semiconductor substrate 18 and the conductive film 96.
  • a field plate electrode 94 is provided on the conductive film 96. The field plate electrode 94 may be in contact with the conductive film 96 through a contact hole formed in the interlayer insulating film 38 and may be insulated from the n ⁇ type semiconductor substrate 18 by the field oxide film 95.
  • a barrier metal 53 may be provided between the field plate electrode 94 and the interlayer insulating film 38, for example, to prevent diffusion of metal atoms from the field plate electrode 94 toward the conductive film 96. Furthermore, a contact electrode 54 may be embedded in a contact hole formed in the interlayer insulating film 38.
  • the contact electrode 54 is, for example, a metal film made of tungsten (W), which has high embedding properties.
  • a p + well region 11 is provided on the active region 90 side of the edge termination region 91.
  • a p + guard ring (p-type second semiconductor region) 92 and a p + channel stopper 74 in contact with the chip edge are provided in the edge termination region 91.
  • the channel stopper 74 may also be n-type.
  • Multiple guard rings 92 may be provided.
  • FIG. 1 shows an example in which multiple guard rings 92 are provided.
  • Guard ring 92 may be provided in edge termination region 91 to surround active region 90. When multiple guard rings 92 are provided, the impurity concentrations of the guard rings 92 may be the same.
  • a conductive film 96 is provided on guard ring 92, and guard ring 92 contacts conductive film 96 through a contact hole formed in field oxide film 95.
  • a field plate electrode 94 is provided on the upper surface of interlayer insulating film 38 so as to contact the surfaces of channel stopper 74 and guard ring 92.
  • a protective film 97 such as a passivation film made of polyimide, is provided on interlayer insulating film 38 and field plate electrode 94.
  • a p + collector region 22 and an n + FS layer 20 are provided on the back surface of edge termination region 91.
  • an n-type dopant doped region (n-type first semiconductor region) 100 is provided on the front surface side of the n ⁇ -type semiconductor substrate 18 in the edge termination region 91.
  • the n-type dopant doped region 100 is formed by doping the front surface of the n ⁇ -type semiconductor substrate 18 with an n-type dopant such as phosphorus (P), arsenic (As), Sb, or a combination thereof during wafer processing, followed by activation and diffusion by heat treatment.
  • the n-type dopant doped region 100 may be formed so that Sb is incorporated into a thermal oxide film to compensate for the impurity concentration of the n ⁇ -type semiconductor substrate 18, which has a reduced n-type impurity concentration. If the n-type dopant doped region 100 is deeper than the p + -type well region 11, the breakdown voltage may be reduced, so the n-type dopant doped region 100 is preferably shallower than the p + -type well region 11. The n-type dopant doped region 100 may be formed continuously from the edge termination region 91 to the active region 90.
  • the active region 90 acts as a so-called n-type accumulation layer, and by appropriately setting the concentration, it is possible to reduce the on-state voltage without reducing the breakdown voltage. Furthermore, the n-type dopant doped region 100 may not be formed in the active region 90. By not forming it in the active region 90, it is possible to eliminate the concern that the breakdown voltage will be reduced.
  • FIG. 2 is a graph showing the n-type impurity concentration distribution of the semiconductor device according to the embodiment.
  • the vertical axis represents the n-type impurity concentration
  • the horizontal axis represents the depth from the front surface of the n - type semiconductor substrate 18
  • position S represents the outermost surface of the front surface of the n - type semiconductor substrate 18.
  • FIG. 2 shows the n-type impurity concentration distributions near the surface of a conventional Si substrate and the embodiment in a semiconductor device fabricated using a Si substrate using Sb as an n-type dopant.
  • the substrate surface region 110 is a region of the n - type semiconductor substrate 18 where the p + type well region 11 is provided, and the bulk region 111 is a region on the back surface side (back surface electrode 28 side) of the n - type semiconductor substrate 18, relative to the p + type well region 11.
  • the impurity concentration of the substrate surface region 110 of the n - type semiconductor substrate 18 is set to be equal to or higher than the impurity concentration of the bulk region 111 of the n - type semiconductor substrate 18.
  • the dashed line (2) in Figure 2 represents the case where the impurity concentration of the substrate surface region 110 is set to be equal to or higher than the impurity concentration of the bulk region 111.
  • the impurity concentration of the substrate surface region 110 is 10% to 20% higher than the impurity concentration of the bulk region 111.
  • the dashed line (1) in Figure 2 represents the case where the impurity concentration of the substrate surface region 110 is equal to the impurity concentration of the bulk region 111.
  • the impurity concentration of the substrate surface region 110 is -5% to +5% higher than the impurity concentration of the bulk region 111.
  • the impurity concentration of the substrate surface region 110 is made higher than the impurity concentration of the bulk region 111, the depletion layer is less likely to extend in the edge termination region 91, and the breakdown voltage is lower than when the impurity concentration of the substrate surface region 110 is made the same as the impurity concentration of the bulk region 111. For this reason, the characteristics of the semiconductor device are improved when the impurity concentration of the substrate surface region 110 is made the same as the impurity concentration of the bulk region 111.
  • making the impurity concentration of the substrate surface region 110 the same as the impurity concentration of the bulk region 111 makes it difficult to stably adjust the impurity concentration of the substrate surface region 110, making manufacturing difficult.
  • an n - type dopant doped region 100 is provided on the front surface side of the Si n - type semiconductor substrate 18 using Sb.
  • This allows for stable control of the n-type impurity concentration on the front surface of the n - type semiconductor substrate 18, and the impurity concentration on the front surface of the n-type semiconductor substrate 18 is not affected by the amount of Sb incorporated into the thermal oxide film (field oxide film 95). This allows for the provision of a power semiconductor with stable breakdown voltage characteristics and long-term reliability.
  • the breakdown voltage characteristics and long-term reliability are more stable when the impurity concentration of the substrate surface region 110 is 10% to 20% higher than the impurity concentration of the bulk region 111 than when the impurity concentration of the substrate surface region 110 is -5% to +5% higher than the impurity concentration of the bulk region 111.
  • the semiconductor device may be manufactured as follows. First, a gate trench 40, a gate insulating film 50, and a gate electrode 51 are formed in this order by a general method on the front surface side of the n ⁇ type semiconductor substrate 18, which will become the n-type drift layer of the active region 90, to form a MOS gate. An n - type accumulation layer may be formed on the front surface side of the n ⁇ type semiconductor substrate 18 by, for example, ion implantation or epitaxial growth, at a depth shallower from the front surface of the n ⁇ type semiconductor substrate 18 than the bottom of the gate trench 40.
  • the front surface of the n - type semiconductor substrate 18 is doped with an n-type dopant such as P, As, or Sb by ion implantation or the like.
  • P, As, Sb, or the like may be doped singly or in combination.
  • the n-type dopant is then activated and diffused by heat treatment, thereby forming an n-type dopant-doped region 100 on the front surface side of the n - type semiconductor substrate 18 in the edge termination region 91.
  • the n-type dopant-doped region 100 may be formed by first doping and diffusing the n-type dopant on the front surface side of the n - type semiconductor substrate 18 by ion implantation or the like, before forming the MOS gate and n-type accumulation layer of the active region 90.
  • the impurity concentration on the front surface of the n ⁇ -type semiconductor substrate 18 is approximately 30% lower. Therefore, when the impurity concentration of the substrate surface region 110 is to be made equal to that of the bulk region 111, the substrate surface region 110 is doped with an n-type dopant so that the impurity concentration is approximately 30% higher than that of the bulk region 111. In this manner, Sb is incorporated into the thermal oxide film, and after the thermal oxide film is formed, the impurity concentration of the substrate surface region 110 becomes equal to that of the bulk region 111.
  • the substrate surface region 110 is doped with an n-type dopant so that the impurity concentration is more than 30% higher than that of the bulk region 111. Furthermore, since P diffuses more easily than As, it is preferable to use P as the n-type dopant. When As is used, it is preferable to use a higher doping amount than P because As is difficult to diffuse.
  • a field oxide film 95 is formed by thermal oxidation on the front surface of n ⁇ type semiconductor substrate 18.
  • field oxide film 95 is patterned, and using field oxide film 95 as a mask, p + type well region 11, guard ring 92, and channel stopper 74 are selectively formed in the surface layer of the front surface of n ⁇ type semiconductor substrate 18 by ion implantation of p type impurities such as boron (B).
  • p-type base region 14 is formed by ion implantation of p-type impurities such as boron (B) into active region 90 and edge termination region 91 closer to active region 90 than p + well region 11, at a depth shallower from the front surface of n - type semiconductor substrate 18 than the bottom of gate trench 40.
  • p-type impurities such as boron (B)
  • p-type base region 14 is formed at a depth shallower from the front surface of n - type semiconductor substrate 18 than the n-type accumulation layer.
  • n-type impurities such as phosphorus (P) or arsenic (As)
  • P phosphorus
  • As arsenic
  • the n + -type emitter region 12 is selectively formed inside the p-type base region 14.
  • an interlayer insulating film 38 such as a BPSG film is deposited (formed) so as to cover the gate electrode 51.
  • the interlayer insulating film 38 is patterned to form contact holes, exposing the n + emitter region 12 and the channel stopper 74, p + well region 11, and guard ring 92 in the edge termination region 91.
  • a contact electrode 54 is formed in the contact hole via a barrier metal 53.
  • an emitter electrode 52 is formed, for example, by sputtering, covering the entire surface of the interlayer insulating film 38 so as to contact the contact electrode 54 in the contact hole.
  • a field plate electrode 94 is also formed, for example, by sputtering, covering a portion of the surface of the interlayer insulating film 38 so as to contact the contact electrode 54 in the contact hole.
  • the contact electrode 54 need not be formed; in that case, the emitter electrode 52 may be filled in the contact hole.
  • the emitter electrode 52 and the field plate electrode 94 may be formed simultaneously or separately. In this manner, the front surface element structure of the semiconductor device according to the embodiment is formed.
  • the n - type semiconductor substrate 18 is ground from the backside to a position corresponding to the product thickness used as a semiconductor device.
  • p-type impurities such as boron (B) are ion-implanted into the entire backside of the n - type semiconductor substrate 18 to form a p + -type collector region 22 in the surface layer of the entire backside of the n - type semiconductor substrate 18.
  • n-type impurities such as phosphorus or protons are ion-implanted into the entire backside of the n - type semiconductor substrate 18 to form an n + -type FS layer 20 within the n-type semiconductor substrate 18.
  • the n + -type FS layer 20 may be formed before the p + -type collector region 22.
  • heat treatment is performed to activate the p + -type collector region 22 and the n + -type FS layer 20.
  • a surface protection film such as a polyimide film, and then the surface protection film is patterned to expose the emitter electrode 52 and each electrode pad.
  • a back surface electrode 24 is formed over the entire back surface of the semiconductor substrate, in contact with the p + -type collector region 22. Thereafter, the semiconductor wafer is cut (diced) into individual chips, thereby completing the IGBT 150 shown in FIG.
  • an n - type dopant doped region is provided on the front surface side of a Si n-type semiconductor substrate using Sb by doping the n-type dopant using ion implantation or the like and then heat treating the substrate.
  • This allows the n-type impurity concentration on the front surface of the n - type semiconductor substrate to be stably controlled, and the impurity concentration on the front surface of the n - type semiconductor substrate is not affected by the amount of Sb incorporated into the thermal oxide film. This makes it possible to provide a power semiconductor with stable breakdown voltage characteristics and long-term reliability.
  • the present disclosure can be modified in various ways without departing from the spirit of the disclosure, and in each of the above-described embodiments, the dimensions of each component and impurity concentration, for example, are set in various ways according to the required specifications.
  • the embodiments of the present disclosure have been described using trench IGBTs as an example, they are not limited to this and can be applied to semiconductor devices of various configurations, such as planar IGBTs, MOS semiconductor devices such as MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), and diodes.
  • the semiconductor device and semiconductor device manufacturing method disclosed herein are useful for power semiconductor devices used in power conversion devices such as inverters, power supply devices for various industrial machines, and automotive igniters.

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Abstract

半導体装置は、電流が流れる活性領域（９０）と、活性領域（９０）の外側に配置され、活性領域（９０）の周囲を囲む耐圧構造が形成された終端構造部（９１）と、を有する。終端構造部（９１）は、ｎ型のドーパントとして、アンチモンを用いたシリコン半導体基板（１８）と、半導体基板（１８）のおもて面の表面層に設けられたｎ型の第１半導体領域（１００）と、シリコン半導体基板（１８）のおもて面に選択的に設けられたｐ型の第２半導体領域（１１）と、を備える。第１半導体領域（１００）の不純物濃度は、第２半導体領域（１１）の不純物濃度より低く、半導体基板（１８）の裏面側のバルク領域（１１１）の不純物濃度と同じまたはより高い。

Description

半導体装置および半導体装置の製造方法
　この開示は、半導体装置および半導体装置の製造方法に関する。
　従来、アンチモン（Ｓｂ）をｎ型ドーパント材料として使用したシリコン（Ｓｉ）基板の半導体装置が公知である（例えば、下記特許文献１、２参照）。
特開２０２０－０７４３８１号公報 特開２０１７－０６３１８７号公報
　従来のＳｂをｎ型ドーパント材料として使用した半導体装置では、Ｓｉ基板表面のｎ型不純物濃度が低下するという課題がある。
　本開示は、上述した従来技術による問題点を解消するため、Ｓｂをｎ型ドーパント材料として使用した場合に、Ｓｉ基板表面のｎ型不純物濃度が低下することを防止できる半導体装置および半導体装置の製造方法を提供することを目的とする。
　上述した課題を解決し、本開示の目的を達成するため、本開示にかかる半導体装置は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する。前記終端構造部は、ｎ型のドーパントとして、アンチモンを用いたシリコン半導体基板と、前記シリコン半導体基板のおもて面の表面層に設けられたｎ型の第１半導体領域と、前記シリコン半導体基板のおもて面に選択的に設けられたｐ型の第２半導体領域と、を備える。前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度より低く、前記シリコン半導体基板の裏面側のバルク領域の不純物濃度と同じまたはより高い。
　上述した開示によれば、半導体基板のおもて面のｎ型不純物濃度を安定的に制御できるようになり、半導体基板のおもて面の不純物濃度がＳｂが熱酸化膜に取り込まれる量に影響されない。このため、耐圧特性や長期信頼性が安定した電力用半導体を提供できる。
　本開示にかかる半導体装置および半導体装置の製造方法によれば、Ｓｂをｎ型ドーパント材料として使用した場合に、Ｓｉ基板表面のｎ型不純物濃度が低下することを防止できるという効果を奏する。
図１は、実施の形態にかかる半導体装置の構造を示す断面図である。 図２は、実施の形態にかかる半導体装置のｎ型不純物濃度分布を示すグラフである。 図３は、従来の半導体装置のｎ型不純物濃度分布を示すグラフである。
＜本開示の実施形態の概要＞
　上述した課題を解決し、本開示の目的を達成するため、本開示にかかる半導体装置は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する。前記終端構造部は、ｎ型のドーパントとして、アンチモンを用いたシリコン半導体基板と、前記シリコン半導体基板のおもて面の表面層に設けられたｎ型の第１半導体領域と、前記シリコン半導体基板のおもて面に選択的に設けられたｐ型の第２半導体領域と、を備える。前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度より低く、前記シリコン半導体基板の裏面側のバルク領域の不純物濃度と同じ、またはより高い。
　上述した開示によれば、半導体基板のおもて面のｎ型不純物濃度を安定的に制御できるようになり、半導体基板のおもて面の不純物濃度がＳｂが熱酸化膜に取り込まれる量に影響されない。このため、耐圧特性や長期信頼性が安定した電力用半導体を提供できる。
　また、本開示にかかる半導体装置は、上述した開示において、前記第１半導体領域には、リン、アンチモンまたはヒ素のいずれか、もしくは、これらの組み合わせがドープされていることを特徴とする。
　また、本開示にかかる半導体装置は、上述した開示において、前記第１半導体領域の不純物濃度は、－５％以上＋５％以下前記バルク領域の不純物濃度より高くなっていることを特徴とする。
　また、本開示にかかる半導体装置は、上述した開示において、前記第１半導体領域の不純物濃度は、１０％以上２０％以下前記バルク領域の不純物濃度より高くなっていることを特徴とする。
　また、本開示にかかる半導体装置は、上述した開示において、前記第１半導体領域の厚さは、５．０μｍ以上１２．０μｍ以下であることを特徴とする。
　上述した課題を解決し、本開示の目的を達成するため、本開示にかかる半導体装置の製造方法は、次の特徴を有する。電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法である。前記終端構造部に、ｎ型のドーパントとして、アンチモンを用いたシリコン半導体基板のおもて面の表面層にｎ型の第１半導体領域を形成する第１工程と、前記シリコン半導体基板のおもて面に選択的にｐ型の第２半導体領域を形成する第２工程と、を含む。前記第１工程では、前記第１半導体領域の不純物濃度を、前記第２半導体領域より前記シリコン半導体基板の裏面側のバルク領域の不純物濃度と同じまたはより高く形成する。
＜本開示の基礎となる知見＞
　最初に、従来の半導体装置の課題について説明する。従来、Ｓｂをｎ型ドーパント材料として使用した場合、Ｓｂは熱酸化により、熱酸化膜内に取り込まれやすい性質があり、半導体装置完成時には、Ｓｉ基板表面のｎ型不純物濃度が低下する傾向がある。
　図３は、従来の半導体装置のｎ型不純物濃度分布を示すグラフである。図３において縦軸は、ｎ型不純物濃度を示し、横軸は、Ｓｉ基板表面からの深さを示し、位置ＳはＳｉ基板最表面を示す。図３は、Ｓｂをｎ型ドーパントとして用いたＳｉ基板で作成した従来の半導体装置におけるＳｉ基板表面近傍のｎ型不純物濃度分布を示す。
　図３に示すように、Ｓｉ基板表面近傍Ｔでは、Ｓｂが熱酸化膜に取り込まれ、ｎ型不純物濃度が、基板バルク領域１１１のｎ型不純物濃度より３０％程度低くなっている。Ｓｉ基板表面のｎ型不純物濃度の低下量は熱酸化膜に取り込まれる量で決まるため、熱酸化膜厚さやウェハプロセス中の熱処理条件のばらつきに影響され、Ｓｉ基板表面のｎ型不純物濃度低下量が不安定になりやすい。Ｓｉ基板表面のｎ型不純物濃度は、半導体装置における耐圧構造部の電界分布に影響するため、半導体装置の耐圧特性や長期信頼性に関わる耐電荷性がばらつくという課題がある。
　以下に添付図面を参照して、本開示にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。そして、同じまたは同等との記載は製造におけるばらつきを考慮して５％以内まで含むとするのがよい。
（実施の形態）
　実施の形態にかかる半導体装置の構造について、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）を例に説明する。図１は、実施の形態にかかる半導体装置の構造を示す断面図である。図１に示す実施の形態にかかる半導体装置はトレンチゲート構造のＩＧＢＴ１５０である。
　ＩＧＢＴ１５０は、活性領域９０と、活性領域９０の周囲を囲むエッジ終端領域９１とを備える。活性領域９０は、オン状態のときに電流が流れる領域である。エッジ終端領域９１は、ドリフト領域の半導体基体おもて面側の電界を緩和し耐圧を保持する耐圧保持領域を含む。なお、活性領域９０とエッジ終端領域９１との境界は、片側のみに後述するｎ+型エミッタ領域１２が設けられたゲートトレンチ４０の中心である。
　活性領域９０のｎ-型ドリフト層となるｎ-型半導体基板（シリコン半導体基板）１８のおもて面の表面層には、ｎ型蓄積層が設けられていてよい。後述するドープ領域１００がｎ型蓄積層となっていてよい。ｎ型蓄積層は設けられていなくてもよい。ｎ-型半導体基板１８は、Ｓｂがｎ型ドーパント材料として使用されたＳｉ基板である。ｎ型蓄積層上（ｎ-型半導体基板１８のおもて面側）にｐ型ベース領域１４が設けられている。ｐ型ベース領域１４は、ＩＧＢＴ１５０においてチャネル領域として機能する。ｐ型ベース領域１４を貫通してｎ-型半導体基板１８に達するゲートトレンチ４０が設けられている。ゲートトレンチ４０は、両側にｎ+型エミッタ領域１２が設けられ、所定の間隔で例えばストライプ状の平面レイアウトに配置され、ｐ型ベース領域１４を複数の領域（メサ部）に分離する。ゲートトレンチ４０の内部には、ゲートトレンチ４０の内壁に沿ってゲート絶縁膜５０が設けられ、ゲート絶縁膜５０の内側にゲート電極５１が設けられている。
　ｐ型ベース領域１４の内部には、各メサ部にそれぞれｎ+型エミッタ領域１２が選択的に設けられている。ｎ+型エミッタ領域１２は、ゲートトレンチ４０の内壁に設けられたゲート絶縁膜５０を挟んでゲート電極５１に対向する。エミッタ電極５２は、コンタクトホールを介してｎ+型エミッタ領域１２に接するとともに、層間絶縁膜３８によってゲート電極５１と電気的に絶縁されている。ｎ+型エミッタ領域１２には、選択的に開口が設けられ、その開口において、エミッタ電極５２とｐ型ベース領域１４が電気的に接続していてもよい。エミッタ電極５２と層間絶縁膜３８との間に、例えばエミッタ電極５２からゲート電極５１側への金属原子の拡散を防止するバリアメタル５３が設けられていてもよい。
　また、層間絶縁膜３８に形成されたコンタクトホールにコンタクト電極５４が埋め込まれていてもよい。コンタクト電極５４は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。エミッタ電極５２上には、選択的に例えばポリイミドからなるパッシベーション膜などの保護膜９７が設けられている。
　ｎ-型半導体基板１８の内部には、基板裏面側に、ｎ+型フィールドストップ（ＦＳ）層２０が設けられている。ｎ+型ＦＳ層２０は、オフ時にｐ型ベース領域１４とｎ-型半導体基板１８との間のｐｎ接合から後述するｐ+型コレクタ領域２２側に伸びる空乏層の伸びを抑制する機能を有する。
　ｎ-型半導体基板１８の裏面側の表面層の、ｎ+型ＦＳ層２０よりもｎ-型半導体基板１８の裏面から浅い位置には、ｐ+型コレクタ領域２２が設けられている。裏面電極２４は、ｐ+型コレクタ領域２２の表面（ｎ-型半導体基板１８の裏面全体）に設けられている。裏面電極２４は、コレクタ電極として機能する。
　エッジ終端領域９１のｎ-型半導体基板１８のおもて面側に、フィールド酸化膜９５が設けられ、フィールド酸化膜９５上に導電膜９６が設けられる。導電膜９６は多結晶シリコン膜からなってよい。層間絶縁膜３８が、ｎ-型半導体基板１８および導電膜９６上に設けられている。導電膜９６上には、フィールドプレート電極９４が設けられている。フィールドプレート電極９４は、層間絶縁膜３８に形成されたコンタクトホールを介して、導電膜９６に接し、フィールド酸化膜９５により、ｎ-型半導体基板１８と絶縁されていてよい。フィールドプレート電極９４と層間絶縁膜３８の間に、例えばフィールドプレート電極９４から導電膜９６側への金属原子の拡散を防止するバリアメタル５３が設けられていてもよい。また、層間絶縁膜３８に形成されたコンタクトホールにコンタクト電極５４が埋め込まれていてもよい。コンタクト電極５４は、例えば、埋め込み性の高いタングステン（Ｗ）を材料とする金属膜である。
　エッジ終端領域９１の活性領域９０側にｐ+型ウェル領域１１が設けられる。エッジ終端領域９１には、ｐ+型のガードリング（ｐ型の第２半導体領域）９２およびチップ端部に接したｐ+型のチャネルストッパ７４が設けられる。また、チャネルストッパ７４は、ｎ型であってもよい。ガードリング９２は、複数設けられてよい。図１には、ガードリング９２が複数設けられた状態の例を示している。
　ガードリング９２は、エッジ終端領域９１に活性領域９０を囲うように設けられてよい。ガードリング９２が複数設けられている場合、ガードリング９２の不純物濃度は同じであってもよい。ガードリング９２上に導電膜９６が設けられ、ガードリング９２はフィールド酸化膜９５に形成されたコンタクトホールを介して、導電膜９６に接している。また、フィールドプレート電極９４が、チャネルストッパ７４およびガードリング９２の表面と接するように層間絶縁膜３８の上面に設けられている。層間絶縁膜３８およびフィールドプレート電極９４上には、例えばポリイミドからなるパッシベーション膜などの保護膜９７が設けられている。エッジ終端領域９１の裏面には、ｐ+型コレクタ領域２２およびｎ+型ＦＳ層２０が設けられている。
　実施の形態では、エッジ終端領域９１のｎ-型半導体基板１８のおもて面側に、ｎ型ドーパントのドープ領域（ｎ型の第１半導体領域）１００が設けられている。ｎ型ドーパントのドープ領域１００は、ウェハプロセス中にｎ-型半導体基板１８のおもて面にリン（Ｐ）、ヒ素（Ａｓ）、Ｓｂ等のｎ型ドーパントまたはこれらの組み合わせをドープして、熱処理によって活性化、拡散することにより、形成される。ｎ型ドーパントのドープ領域１００は、Ｓｂが熱酸化膜に取り込まれ、ｎ型不純物濃度が低下するｎ-型半導体基板１８の不純物濃度を補償するように形成されてよい。ｐ+型ウェル領域１１よりもｎ型ドーパントのドープ領域１００が深くなると耐圧が低下する可能性があるため、ｎ型ドーパントのドープ領域１００はｐ+型ウェル領域１１より浅いことが好ましい。ｎ型ドーパントのドープ領域１００は、エッジ終端領域９１から活性領域９０まで続いて形成されてよい。活性領域９０まで続くことによって、いわゆるｎ型蓄積層として作用して、濃度を適切に設定することで耐圧を低下させずにオン電圧を低下させることができる。また、ｎ型ドーパントのドープ領域１００は、活性領域９０に形成されないようにしてもよい。活性領域９０に形成されないようにすることで、耐圧が低下する懸念を無くすことができる。
　図２は、実施の形態にかかる半導体装置のｎ型不純物濃度分布を示すグラフである。図２において縦軸は、ｎ型不純物濃度を示し、横軸は、ｎ-型半導体基板１８のおもて面からの深さを示し、位置Ｓはｎ-型半導体基板１８のおもて面の最表面を示す。図２は、Ｓｂをｎ型ドーパントとして用いたＳｉ基板で作成した半導体装置におけるＳｉ基板表面近傍の従来および実施の形態のｎ型不純物濃度分布を示す。図２において、基板表面領域１１０は、ｎ-型半導体基板１８のｐ+型ウェル領域１１が設けられている領域で、バルク領域１１１は、ｐ+型ウェル領域１１より、ｎ-型半導体基板１８の裏面側（裏面電極２８側）の領域である。
　図２に示すように、ｎ-型半導体基板１８の基板表面領域１１０の不純物濃度を、ｎ-型半導体基板１８のバルク領域１１１の不純物濃度と同等、または、それ以上の濃度としている。図２の一点鎖線（２）が、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度以上の濃度とした場合である。例えば、基板表面領域１１０の不純物濃度は１０％以上２０％以下バルク領域１１１の不純物濃度より高くなっている。図２の破線（１）が、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度と同等の濃度とした場合である。例えば、基板表面領域１１０の不純物濃度は－５％以上＋５％以下バルク領域１１１の不純物濃度より高くなっている。
　ここで、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度より高くする場合、エッジ終端領域９１で空乏層が伸びにくく、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度と同等にする場合より耐圧が下がる。このため、半導体装置の特性は、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度と同等にする場合の方が向上する。ただし、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度と同等にすることは、基板表面領域１１０の不純物濃度の調節が安定しにくく、製造が困難となる。
　このように、Ｓｂを用いたＳｉのｎ-型半導体基板１８のおもて面側に、ｎ型ドーパントのドープ領域１００を設けている。これにより、ｎ-型半導体基板１８のおもて面のｎ型不純物濃度を安定的に制御できるようになり、ｎ-型半導体基板１８のおもて面の不純物濃度は、Ｓｂが熱酸化膜（フィールド酸化膜９５）に取り込まれる量に影響されない。このため、耐圧特性や長期信頼性が安定した電力用半導体を提供できる。基板表面領域１１０の不純物濃度が－５％以上＋５％以下バルク領域１１１の不純物濃度より高くなっている場合より、基板表面領域１１０の不純物濃度が１０％以上２０％以下バルク領域１１１の不純物濃度より高くなっている場合の方が、より耐圧特性や長期信頼性が安定してよい。
（実施の形態にかかる半導体装置の製造方法）
　次に、実施の形態にかかる半導体装置の製造方法について説明する。例えば、以下のように製造される。まず、活性領域９０のｎ型ドリフト層となるｎ-型半導体基板１８のおもて面側に、一般的な方法により、ゲートトレンチ４０、ゲート絶縁膜５０およびゲート電極５１を順に形成してＭＯＳゲートを形成する。ｎ-型半導体基板１８のおもて面側に、ゲートトレンチ４０の底よりもｎ-型半導体基板１８のおもて面から浅い深さで、例えばイオン注入法あるいはエピタキシャル成長によりｎ型蓄積層を形成してもよい。
　次に、ｎ-型半導体基板１８のおもて面にＰ、Ａｓ、Ｓｂ等のｎ型ドーパントをイオン注入法などでドープする。Ｐ、Ａｓ、Ｓｂ等は、単体でドープしてもよいし、組み合わせてドープしてもよい。この後、熱処理によって、ｎ型ドーパントを活性化、拡散することにより、エッジ終端領域９１のｎ-型半導体基板１８のおもて面側に、ｎ型ドーパントのドープ領域１００を形成する。ｎ型ドーパントのドープ領域１００の形成は、最初にｎ-型半導体基板１８のおもて面側にｎ型ドーパントをイオン注入法などでドープして、拡散させ、活性領域９０のＭＯＳゲートやｎ型蓄積層を形成する前に行ってもよい。
　また、上述のようにＳｂは熱酸化膜（フィールド酸化膜９５）内に取り込まれやすい。例えば、図３のように、ｎ-型半導体基板１８のおもて面で３０％程度不純物濃度が低くなる。このため、基板表面領域１１０の不純物濃度を、バルク領域１１１の不純物濃度と同等にする場合、基板表面領域１１０の不純物濃度を、バルク領域１１１の不純物濃度より３０％程度高くなるようにｎ型ドーパントをドープする。このようにすると、Ｓｂが熱酸化膜内に取り込まれるため、熱酸化膜形成後、基板表面領域１１０の不純物濃度はバルク領域１１１の不純物濃度と同等になる。同様に、基板表面領域１１０の不純物濃度を、バルク領域１１１の不純物濃度より高くする場合、基板表面領域１１０の不純物濃度をバルク領域１１１の不純物濃度より３０％より高くなるようにｎ型ドーパントをドープする。また、Ｐは、Ａｓよりも拡散しやすいため、ｎ型ドーパントとしてＰを用いることが好ましい。Ａｓを用いる場合は、拡散しにくいため、Ｐよりもドープ量を高くすることが好ましい。
　次に、エッジ終端領域９１において、熱酸化でｎ-型半導体基板１８のおもて面にフィールド酸化膜９５を形成する。次に、エッジ終端領域９１において、フィールド酸化膜９５をパターニングして、フィールド酸化膜９５をマスクとして、ホウ素（Ｂ）などのｐ型不純物のイオン注入により、ｎ-型半導体基板１８のおもて面の表面層に、ｐ+型ウェル領域１１、ガードリング９２およびチャネルストッパ７４を選択的に形成する。
　次に、活性領域９０およびエッジ終端領域９１のｐ+型ウェル領域１１より活性領域９０側に、ホウ素（Ｂ）などのｐ型不純物のイオン注入により、ゲートトレンチ４０の底よりもｎ-型半導体基板１８のおもて面から浅い深さでｐ型ベース領域１４を形成する。あるいは、ｎ型蓄積層がある場合はｎ型蓄積層よりもｎ-型半導体基板１８のおもて面から浅い深さでｐ型ベース領域１４を形成する。
　次に、リン（Ｐ）や砒素（Ａｓ）などのｎ型不純物のイオン注入により、ｐ型ベース領域１４の内部にｎ+型エミッタ領域１２を選択的に形成する。次に、ゲート電極５１を覆うように、例えばＢＰＳＧ膜などの層間絶縁膜３８を堆積（形成）する。
　次に、層間絶縁膜３８をパターニングしてコンタクトホールを形成し、ｎ+型エミッタ領域１２を露出させ、エッジ終端領域９１においてチャネルストッパ７４、ｐ+型ウェル領域１１およびガードリング９２を露出させる。次に、コンタクトホールの内部に、バリアメタル５３を介してコンタクト電極５４を形成する。次に、例えばスパッタリング法により、コンタクトホールの内部のコンタクト電極５４に接するように、層間絶縁膜３８の表面全体を覆うエミッタ電極５２を形成する。エッジ終端領域９１でも、例えばスパッタリング法により、コンタクトホールの内部のコンタクト電極５４に接するように、層間絶縁膜３８の表面の一部を覆うフィールドプレート電極９４を形成する。なお、コンタクト電極５４は、形成しなくてもよく、その場合、コンタクトホール内にエミッタ電極５２が充填されてよい。エミッタ電極５２とフィールドプレート電極９４は、同時に形成されてよく、また、別々に形成されてもよい。このようにして、実施の形態にかかる半導体装置のおもて面素子構造を形成する。
　次に、ｎ-型半導体基板１８を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する。次に、ｎ-型半導体基板１８裏面全体に例えばホウ素（Ｂ）などのｐ型不純物をイオン注入し、ｎ-型半導体基板１８裏面全体の表面層にｐ+型コレクタ領域２２を形成する。次に、ｎ-型半導体基板１８裏面全体に例えばリンやプロトンなどのｎ型不純物をイオン注入し、ｎ-型半導体基板１８の内部にｎ+型ＦＳ層２０を形成する。ｐ+型コレクタ領域２２よりもｎ+型ＦＳ層２０を先に形成してもよい。
　次に、熱処理（アニール）により、ｐ+型コレクタ領域２２およびｎ+型ＦＳ層２０を活性化させる。次に、基板おもて面全体を例えばポリイミド膜などの表面保護膜（不図示）で覆った後、表面保護膜をパターニングしてエミッタ電極５２や各電極パッドを露出させる。
　次に、半導体基板の裏面全体に、ｐ+型コレクタ領域２２に接する裏面電極２４を形成する。その後、半導体ウエハを切断（ダイシング）して個々のチップ状に個片化することで、図１に示すＩＧＢＴ１５０が完成する。
　以上、説明したように、実施の形態によれば、Ｓｂを用いたＳｉのｎ-型半導体基板のおもて面側に、ｎ型ドーパントをイオン注入法などでドープ、熱処理することにより、ｎ型ドーパントのドープ領域を設けている。これにより、ｎ-型半導体基板のおもて面のｎ型不純物濃度を安定的に制御できるようになり、ｎ-型半導体基板のおもて面の不純物濃度は、Ｓｂが熱酸化膜に取り込まれる量に影響されない。このため、耐圧特性や長期信頼性が安定した電力用半導体を提供できる。
　以上において本開示は本開示の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本開示の実施の形態では、トレンチ型ＩＧＢＴを例に説明したが、これに限らず、プレーナ型ＩＧＢＴ、ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）などのＭＯＳ型半導体装置など、またダイオードなど、様々な構成の半導体装置に適用可能である。
　以上のように、本開示にかかる半導体装置および半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。
１１　ｐ+型ウェル領域
１２　ｎ+型エミッタ領域
１４　ｐ型ベース領域
１８　ｎ-型半導体基板
２０　ｎ+型ＦＳ層
２２　ｐ+型コレクタ領域
２４　裏面電極
３８　層間絶縁膜
４０　ゲートトレンチ
５０　ゲート絶縁膜
５１　ゲート電極
５２　エミッタ電極
５３　バリアメタル
５４　コンタクト電極
７４　チャネルストッパ
９０　活性領域
９１　エッジ終端領域
９２　ガードリング
９４　フィールドプレート電極
９５　フィールド酸化膜
９６　導電膜
９７　保護膜
１００　ｎ型ドーパントのドープ領域
１１０　表面領域
１１１　バルク領域
１５０　ＩＧＢＴ

Claims (6)

  1. 　電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有し、
    　前記終端構造部は、
    　ｎ型のドーパントとして、アンチモンを用いたシリコン半導体基板と、
    　前記シリコン半導体基板のおもて面の表面層に設けられたｎ型の第１半導体領域と、
    　前記シリコン半導体基板のおもて面に選択的に設けられたｐ型の第２半導体領域と、
    　を備え、
    　前記第１半導体領域の不純物濃度は、前記第２半導体領域の不純物濃度より低く、前記シリコン半導体基板の裏面側のバルク領域の不純物濃度と同じまたはより高いことを特徴とする半導体装置。
  2. 　前記第１半導体領域には、リン、アンチモンまたはヒ素のいずれか、もしくは、これらの組み合わせがドープされていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第１半導体領域の不純物濃度は、－５％以上＋５％以下前記バルク領域の不純物濃度より高くなっていることを特徴とする請求項１に記載の半導体装置。
  4. 　前記第１半導体領域の不純物濃度は、１０％以上２０％以下前記バルク領域の不純物濃度より高くなっていることを特徴とする請求項１に記載の半導体装置。
  5. 　前記第１半導体領域の厚さは、５．０μｍ以上１２．０μｍ以下であることを特徴とする請求項１に記載の半導体装置。
  6. 　電流が流れる活性領域と、前記活性領域の外側に配置され、前記活性領域の周囲を囲む耐圧構造が形成された終端構造部と、を有する半導体装置の製造方法であって、
    　前記終端構造部に、
    　ｎ型のドーパントとして、アンチモンを用いたシリコン半導体基板のおもて面の表面層にｎ型の第１半導体領域を形成する第１工程と、
    　前記シリコン半導体基板のおもて面に選択的にｐ型の第２半導体領域を形成する第２工程と、
    　を含み、
    　前記第１工程では、前記第１半導体領域の不純物濃度を、前記第２半導体領域より前記シリコン半導体基板の裏面側のバルク領域の不純物濃度と同じまたはより高く形成することを特徴とする半導体装置の製造方法。
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