WO2026005481A1 - 전력 반도체 소자 및 전력 반도체 모듈 - Google Patents

전력 반도체 소자 및 전력 반도체 모듈

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WO2026005481A1
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gate
contact
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scalable
power semiconductor
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이정연
이상용
이명호
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LX Semicon Co Ltd
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    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
    • H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/27—Electrodes not carrying the current to be rectified, amplified, oscillated or switched, e.g. gates

Definitions

  • the present disclosure relates to a power semiconductor device and a power semiconductor module.
  • power semiconductor devices are core components that convert, store, distribute, and control the power entering electronic devices, and are widely used in most electronic products.
  • eco-friendly vehicles In line with the recent global trend toward strengthening environmental protection, electric and hydrogen-powered eco-friendly vehicles are gaining widespread attention as alternatives to conventional fossil fuel-powered vehicles. These eco-friendly vehicles utilize numerous power semiconductor components. These eco-friendly vehicles include hybrid electric vehicles (HEVs), plug-in hybrid electric vehicles (PHEVs), electric vehicles (EVs), and fuel cell electric vehicles (PCEVs).
  • HEVs hybrid electric vehicles
  • PHEVs plug-in hybrid electric vehicles
  • EVs electric vehicles
  • PCEVs fuel cell electric vehicles
  • power semiconductor devices are being used in high-power conversion devices to drive inverters for electric vehicles.
  • Power semiconductor devices used in these devices require both high output and low heat generation. High output requires a large active region size (or area), while low heat generation requires a reduced Rds(on).
  • Figure 1 is a plan view illustrating a conventional power semiconductor device.
  • a conventional power semiconductor device is applied to a high-output power conversion device.
  • the power semiconductor device may include a gate contact (10) and a source contact (20) for electrical connection to the outside.
  • the active area is reduced by the area (or surface area) of the gate contact (10).
  • the gate contact (10) In order for the gate contact (10) to be easily connected to the outside, a minimum area must be secured. Therefore, as the area of the gate contact (10) increases for easy connection, the active area becomes smaller, which limits the high output of the power semiconductor device and causes a problem of heat generation due to an increase in Rds(on).
  • the present disclosure is intended to solve the above-mentioned and other problems.
  • the present disclosure provides a power semiconductor device and a power semiconductor module capable of reducing size.
  • the present disclosure provides a power semiconductor device and a power semiconductor module capable of reducing heat generation.
  • the present disclosure provides a power semiconductor device and a power semiconductor module capable of improving assembly yield.
  • the present disclosure provides a power semiconductor device and a power semiconductor module that can provide design convenience.
  • a power semiconductor device includes: a semiconductor layer; a gate contact disposed on the semiconductor layer; a source contact disposed on the semiconductor layer; an insulating layer disposed on the gate contact and the source contact; a scalable gate pad disposed on the insulating layer and electrically connected to the gate contact; and a scalable source pad disposed on the insulating layer and electrically connected to the source contact; wherein an area of the scalable gate pad is larger than an area of the gate contact, an area of the scalable source pad is smaller than an area of the source contact, and the scalable gate pad vertically overlaps the gate contact and the source contact.
  • the above scalable source pad can be vertically overlapped with the gate contact and the source contact.
  • the distance between the scalable gate pad and the scalable source pad may be greater than the distance between the gate contact and the source contact.
  • the source contact may include a first source contact and a second source contact, and the gate contact may have a stripe shape arranged along a first direction between the first source contact and the second source contact.
  • the above scalable gate pad can vertically overlap the first source contact, the gate contact, and the second source contact along the second direction.
  • the above scalable source pad can vertically overlap the first source contact, the gate contact, and the second source contact along the second direction.
  • the gate contact may be vertically overlapped with the scalable gate pad and the scalable source pad along the first direction.
  • the distance between the scalable source pads may be greater than the width of the gate contact.
  • the above source contacts may be provided in multiple numbers, and the semiconductor layer may include gate electrodes arranged lengthwise along a first direction.
  • the gate electrodes and the source contacts may be arranged alternately along a second direction.
  • the gate electrodes are electrically connected to each other, and the gate contact can be electrically connected to at least one of the gate electrodes.
  • the scalable gate pad may vertically overlap with the at least one gate electrode, and the scalable source pad may vertically overlap with the remaining gate electrodes excluding the at least one gate electrode among the gate electrodes.
  • a power semiconductor module comprises: a first substrate; a second substrate; and a first power semiconductor element and a second power semiconductor element between the first substrate and the second substrate; wherein the first power semiconductor element and the second power semiconductor element each comprise: a semiconductor layer; a gate contact disposed on the semiconductor layer; a source contact disposed on the semiconductor layer; an insulating layer disposed on the gate contact and the source contact; a scalable gate pad disposed on the insulating layer and electrically connected to the gate contact; and a scalable source pad disposed on the insulating layer and electrically connected to the source contact; wherein an area of the scalable gate pad is larger than an area of the gate contact, an area of the scalable source pad is smaller than an area of the source contact, and the scalable gate pad vertically overlaps the gate contact and the source contact.
  • the scalable gate pad and the scalable source pad of the first power semiconductor device may be electrically connected to the second substrate, and the scalable gate pad and the scalable source pad of the second power semiconductor device may be electrically connected to the first substrate.
  • the above scalable source pad can be vertically overlapped with the gate contact and the source contact.
  • the distance between the scalable gate pad and the scalable source pad may be greater than the distance between the gate contact and the source contact.
  • the area of the gate contact can be minimized to maximize the active area. Accordingly, the size of the power semiconductor device can be reduced, a high-output power semiconductor device can be realized, and low heat generation can be achieved due to a reduction in Rds(on).
  • the area of the scalable gate pad can be freely increased without any restrictions on the gate contact as well as the source contact.
  • flexibility or freedom in the location or size (or area) of the scalable gate pad is secured, thereby increasing design convenience and improving assembly yield or reliability.
  • Figure 1 is a plan view illustrating a conventional power semiconductor device.
  • Figure 2 is a circuit diagram illustrating an inverter according to the present disclosure.
  • FIG. 3 is a plan view illustrating a power semiconductor device according to the present disclosure.
  • FIG. 4 is a cross-sectional view illustrating a power semiconductor device according to the present disclosure.
  • FIGS. 5A to 5E illustrate a manufacturing process of a power semiconductor device according to the present disclosure.
  • Figure 6a illustrates a first power semiconductor element and a second power semiconductor element mounted on a first substrate.
  • FIG. 6b is a cross-sectional view illustrating a power semiconductor module according to the present disclosure.
  • ⁇ module may be composed of “ ⁇ circuit” or “integrated circuit”.
  • ⁇ module may be used interchangeably with “ ⁇ circuit” or “integrated circuit”.
  • Figure 2 is a circuit diagram illustrating an inverter according to the present disclosure.
  • the inverter (1000) can be applied to applications such as three-phase motors or compressors.
  • the inverter (1000) can output three-phase power.
  • the inverter (1000) can be a power conversion device or can be included in a power conversion device.
  • the inverter (1000) can include a switching circuit.
  • the power conversion device can also be referred to as a power semiconductor device.
  • An inverter (1000) according to the present disclosure can convert DC power into AC power and supply the converted AC power to a load (1200) to drive the load (1200).
  • a converter may be connected to the input side of the inverter (1000) according to the present disclosure to convert AC power into DC power.
  • the DC power converted by the converter can be converted into AC power by the inverter (1000) and then used to drive the load (1200).
  • the load (1200) may be a motor or an electric motor, but is not limited thereto.
  • the inverter (1000) according to the present disclosure may include a three-phase inverter, but is not limited thereto. In this case, a phase difference of 120 degrees may be present between the first phase, the second phase, and the third phase.
  • the inverter (1000) according to the present disclosure may include a plurality of legs (100A, 100B, 100C).
  • the first leg (100A), the second leg (100B), and the third leg (100C) may be connected in parallel to a load (1200), i.e., a motor, through a first node (N1), a second node (N2), and a third node (N3), respectively.
  • the first leg (100A) may include a first arm (100a) and a second arm (100b) that are connected in series to each other
  • the second leg (100B) may include a third arm (100c) and a fourth arm (100d) that are connected in series to each other
  • the third leg (100C) may include a fifth arm (100e) and a sixth arm (100f) that are connected in series to each other.
  • the first arm (100a), the third arm (100c), and the fifth arm (100e) may be referred to as upper arms
  • the second arm (100b), the fourth arm (100d), and the sixth arm (100f) may be referred to as lower arms.
  • Each of the first arm (100a) to the sixth arm (100f) may be referred to as a switching module, a submodule, or the like.
  • the first arm (100a) to the sixth arm (100f) may each include switching elements (Q1 to Q6) and diodes (100a-2 to 100f-2).
  • the switching elements (Q1 to Q6) and the diodes (100a-2 to 100f-2) may be formed simultaneously using the same semiconductor process.
  • the switching elements (Q1 to Q6) may include power semiconductor elements.
  • the switching elements (Q1 to Q6) of each of the first arm (100a) to the sixth arm (100f) can be controlled to be turned on/off.
  • the fourth switching element (Q4) of the fourth arm (100d) of the second leg (100B) and/or the sixth switching element (Q6) of the sixth arm (100f) of the third leg (100C) may be in the ON state. Accordingly, DC power may be supplied to the first phase inductor of the motor.
  • the sixth switching element (Q6) of the sixth arm (100f) of the third leg (100C) and/or the second switching element (Q2) of the second arm (100b) of the first leg (100A) may be turned on. Accordingly, DC power may be supplied to the second phase inductor of the motor.
  • the second phase may be 120 degrees behind the first phase.
  • the fifth switching element (Q5) of the fifth arm (100e) of the third leg (100C) when the fifth switching element (Q5) of the fifth arm (100e) of the third leg (100C) is turned on, the second switching element (Q2) of the second arm (100b) of the first leg (100A) and/or the fourth switching element (Q4) of the fourth arm (100d) of the second leg (100B) may be turned on. Accordingly, DC power may be supplied to the third phase inductor of the motor.
  • the third phase may be 120 degrees behind the second phase.
  • AC power can be generated by DC power supplied to each of the first phase inductor, the second phase inductor, and the third inductor.
  • the switching elements (Q1 to Q6) of each of the first arm (100a) to the sixth arm (100f), i.e., the power semiconductor elements, may be provided in multiple numbers, each connected in series with each other.
  • each of the first switching elements (Q1) to the sixth switching elements (Q6) may be provided in a plurality of units that are connected in parallel with each other. That is, each of the first switching elements (Q1) to the sixth switching elements (Q6) may include a power semiconductor module including a plurality of power semiconductor elements connected in parallel with each other.
  • each of the first arm (100a) to the sixth arm (100f), i.e., each of the first switching elements (Q1) to the sixth switching elements (Q6), may include a plurality of power semiconductor modules, and the plurality of power semiconductor modules may include a plurality of power semiconductor elements connected in parallel with each other.
  • VDC is the input voltage, which can be, for example, DC voltage.
  • CDC is a capacitor that can charge the input voltage (VDC).
  • power semiconductor devices are typically called “dies” when manufactured on wafers, and “chips” after being separated by cutting the wafer.
  • dies and chips will be collectively referred to as “power semiconductor devices.”
  • Fig. 3 is a plan view illustrating a power semiconductor device according to the present disclosure.
  • Fig. 4 is a cross-sectional view illustrating a power semiconductor device according to the present disclosure.
  • Fig. 4 may be a cross-sectional view taken along line A-B of the power semiconductor device of Fig. 3.
  • a power semiconductor device (200) may include a semiconductor layer (210), a gate contact (230), a source contact (240), an insulating layer (250), a scalable gate pad (260), a scalable source pad (270), etc.
  • the semiconductor layer (210) may include a substrate (211), a drift layer (212), bodies (213-1, 213-2), source regions (214-1, 214-2), gate electrodes (215), an insulating layer (216), etc.
  • the substrate (211) and/or the drift layer (212) may include a compound semiconductor such as SiC, GaN, Ga 2 O 3 , etc.
  • the substrate (211) and/or the drift layer (212) may include a 4H-SiC material, but is not limited thereto.
  • the substrate (211) and/or the drift layer (212) may include 3C-SiC or 6H-SiC.
  • the drift layer (212) may be disposed on the substrate (211).
  • the drift layer (212) may be the substrate (211) or an epitaxial layer.
  • the substrate (211) and the drift layer (212) may form a drain region, but are not limited thereto.
  • the substrate (211) and the drift layer (212) may have the same conductivity type.
  • the substrate (211) and the drift layer (212) may have a first conductivity type.
  • the first conductivity type may be N-type, but is not limited thereto.
  • the substrate (211) and the drift layer (212) may include an N-type dopant.
  • a gate electrode (215) may be disposed on the drift layer (212).
  • the gate electrodes (215) may be configured in multiple numbers.
  • the gate electrodes (215) may be disposed lengthwise along the first direction (X).
  • An insulating layer (216) may surround each of the gate electrodes (215).
  • the insulating layer (216) may be referred to as a gate oxide film.
  • the insulating layer (216) may be referred to as an interlayer dielectric (ILD).
  • the bodies (213-1, 213-2) may be formed spaced apart from each other within the drift layer (212) below the gate electrodes (215).
  • the bodies (213-1, 213-2) may be arranged between adjacent gate electrodes (215) within the drift layer (212).
  • the bodies (213-1, 213-2) may have a second conductivity type.
  • the bodies (213-1, 213-2) may include, for example, a P-type dopant.
  • the bodies (213-1, 213-2) may be referred to as a P-well.
  • the bodies (213-1, 213-2) may be referred to as a base region.
  • the source regions (214-1, 214-2) may be arranged within the bodies (213-1, 213-2).
  • the source regions (214-1, 214-2) may be formed spaced apart from each other within the bodies (213-1, 213-2) below the gate electrodes (215).
  • the source regions (214-1, 214-2) may have the same conductivity type as the drift layer (212), i.e., the first conductivity type.
  • the source regions (214-1, 214-2) may have a stripe shape (or line shape) that is arranged long along the first direction (X).
  • the upper surface of the drift layer (212), the upper surface of the body (213-1, 213-2), and the upper surface of the source region (214-1, 214-2) may be in contact with the lower surface of the insulating layer (216).
  • the drift layer (212) and the source region (214-1, 214-2) may be spaced apart from each other with the body (213-1, 213-2) therebetween.
  • the upper region of the body (213-1, 213-2) in contact with the insulating layer (216) may form a channel region that electrically connects or disconnects the source region (214-1, 214-2) and the drift layer (212) depending on whether a voltage is applied.
  • a gate voltage may be applied to the gate electrode (215), and a source voltage may be applied to the source region (214-1, 214-2).
  • the channel region of the body (213-1, 213-2) can be conducted or blocked.
  • a channel region can be formed in an upper region of a body (213-1, 213-2) disposed under each of the plurality of gate electrodes (215). Accordingly, since two active cells are provided under each of the gate electrodes (215), an active region including twice the number of active cells as the number of the plurality of gate electrodes (215) can be formed.
  • the gate contact (230) may be disposed on the semiconductor layer (210).
  • the gate contact (230) may have a stripe shape (or line shape) disposed along the first direction (X).
  • the gate contact (230) may be electrically connected to at least one gate electrode among the plurality of gate electrodes (215).
  • the plurality of gate electrodes (215) may be electrically connected to each other.
  • the gate voltage provided to the gate contact (230) may be supplied to the plurality of gate electrodes (215) that are connected to each other.
  • the source contact (240) may be arranged on the semiconductor layer (210).
  • the source contact (240) and the gate contact (230) may be arranged in parallel.
  • the source contact (240) may be disposed on a plurality of gate electrodes (215). Although not shown in FIG. 3, a plurality of gate electrodes (215) may be disposed along the first direction (X) below the source contact (240). Since the plurality of gate electrodes (215) are each surrounded by an insulating layer (216), the plurality of gate electrodes (215) and the source contact (240) may be electrically insulated from each other.
  • the source contact (240) may be in contact with the upper surfaces of the source regions (214-1, 214-2) and may be electrically connected to the source regions (214-1, 214-2).
  • a source voltage provided to the source contact (240) may be supplied to the source regions (214-1, 214-2).
  • the source contact (240) may be in contact with the upper surfaces of the bodies (213-1, 213-2).
  • the gate contact (230) and the source contact (240) may be formed simultaneously using the same metal and through the same process, but are not limited thereto.
  • the gate contact (230) and the source contact (240) may be a single layer, such as nickel (Ni), or may include multiple layers.
  • An annealing process may be performed to form an ohmic contact with the source contact (240) and the source regions (214-1, 214-2).
  • the source contact (240) may include a first source contact (241), a second source contact (242), etc.
  • the gate contact (230) may have a stripe shape (or line shape) along the first direction (X) between the first source contact (241) and the second source contact (242).
  • the separation distance between the first source contact (241) and the second source contact (242) may be the minimum distance that does not cause an electrical short with the gate contact (230).
  • an insulating layer (250) is disposed between each of the first source contact (241) and the second source contact (242) and the gate contact (230), so that the distance between the first source contact (241) and the gate contact (230) or the distance between the second source contact (242) and the gate contact (230) may be the minimum distance.
  • multiple source contacts (240) and multiple gate contacts (230) may be provided.
  • multiple source contacts (240) and multiple gate contacts (230) may be alternately arranged along the second direction (Y), but this is not limited thereto.
  • Table 1 shows the chip size, Rds(on), assembly yield, and manufacturing cost reduction rate according to comparative examples and examples.
  • the comparative example may be a conventional power semiconductor device (Fig. 1), and the embodiment may be a power semiconductor device of the present disclosure (200 of Figs. 3 and 4).
  • the comparative example and the embodiment have the same size (or area)
  • the Rds(on) is reduced, the assembly yield is increased, and the manufacturing cost is reduced in the embodiment compared to the comparative example.
  • the comparative example and the embodiment have the same Rds(on)
  • the size is reduced, the assembly yield is increased, and the manufacturing cost is reduced in the embodiment compared to the comparative example.
  • the gate contact (230) must have a minimum area to be easily connected to the outside, and therefore the area of the gate contact (230) cannot but be large.
  • the area of the gate contact (230) can be minimized.
  • the gate contact (230) can be arranged long with a minimum width along the first direction (X). Accordingly, as the area of the gate contact (230) is minimized, the active area increases, so that the size of the power semiconductor device (200) can be reduced, a high-output power semiconductor device (200) can be implemented, and low heat generation can be possible due to a decrease in Rds(on).
  • an insulating layer (250) may be disposed on the gate contact (230) and the source contact (240).
  • the insulating layer (250) may protect the gate contact (230) and the source contact (240).
  • the insulating layer (250) may prevent an electrical short between the scalable gate pad (260) and the source contact (240) or an electrical short between the scalable source pad (270) and the gate contact (230), which will be described later.
  • the insulating layer (250) may be referred to as a planarizing layer that makes the upper surface flat.
  • the insulating layer (250) may be referred to as an intermetal dielectric (IMD) layer.
  • IMD intermetal dielectric
  • a scalable gate pad (260) may be disposed on an insulating layer (250) and electrically connected to a gate contact (230).
  • the scalable gate pad (260) may be disposed on an upper surface of the insulating layer (250) and may penetrate the insulating layer (250) to contact an upper surface of the gate contact (230).
  • a scalable gate pad (260) can be provided to facilitate electrical connection to the outside, as the gate contact (230) has a very narrow width and is therefore difficult to electrically connect to the outside.
  • the scalable gate pad (260) can be vertically overlapped with the gate contact (230) and the source contact (240). Since an insulating layer (250) is disposed between the scalable gate pad (260) and the source contact (240), even if the scalable gate pad (260) is vertically overlapped with the source contact (240), an electrical short between the scalable gate pad (260) and the source contact (240) can be prevented.
  • the area of the scalable gate pad (260) may be larger than the area of the gate contact (230). As described above, since the gate contact (230) has a stripe shape along the first direction (X) with a minimum width, the area of the gate contact (230) may be minimized. By minimizing the gate area, the active area is maximized, so that the size of the power semiconductor device (200) may be reduced, a high-output power semiconductor device (200) may be implemented, and low heat generation may be possible due to a decrease in Rds(on).
  • the area of the scalable gate pad (260) can be freely increased without any restrictions not only on the gate contact (230) but also on the source contact (240).
  • flexibility or freedom in the position or size (or area) of the scalable gate pad (260) is secured, so that design convenience can be increased and assembly yield or reliability can be improved. That is, one area of the scalable gate pad (260) is electrically connected to the gate contact (230), and the remaining area can be positioned anywhere in the entire area on the upper side of the power semiconductor device (200) of the present disclosure, and its size (or area) can also be freely increased or decreased.
  • the scalable gate pad (260) can be vertically overlapped with the first source contact (241), the gate contact (230), and the second source contact (242) along the second direction (Y).
  • the scalable gate pad (260) can be formed to have a desired area freely on the first source contact (241), the gate contact (230), and the second source contact (242).
  • the scalable gate pad (260) may vertically overlap with at least one gate electrode among the gate electrodes (215).
  • the scalable gate pad (260) may vertically overlap with a gate electrode (215) electrically connected to the gate contact (230) among the gate electrodes (215).
  • the scalable source pad (270) may be disposed on the insulating layer (250) and electrically connected to the source contact (240).
  • the scalable source pad (270) may be disposed on the upper surface of the insulating layer (250) and may penetrate the insulating layer (250) to contact the upper surface of the source contact (240).
  • a scalable source pad (270) may be provided for electrical connection to a source contact (240).
  • the scalable source pad (270) and the scalable gate pad (260) may be arranged in parallel.
  • the scalable source pad (270) can be vertically overlapped with the gate contact (230) and the source contact (240). Since an insulating layer (250) is disposed between the scalable source pad (270) and the source contact (240), even if the scalable source pad (270) is vertically overlapped with the gate contact (230), an electrical short between the scalable source pad (270) and the gate contact (230) can be prevented.
  • the scalable source pad (270) may be vertically overlapped with the gate electrodes (215).
  • the scalable gate pad (260) may be vertically overlapped with the remaining gate electrodes (215) except for the gate electrode (215) electrically connected to the gate contact (230) among the gate electrodes (215).
  • the area of the source contact (240) can be made as large as possible. As the area of the scalable gate pad (260) increases, the area of the scalable source pad (270) can decrease. Accordingly, the area of the scalable source pad (270) can be smaller than the area of the source contact (240). Since the source voltage is usually larger than the gate voltage, the area of the scalable source pad (270) can be larger than the area of the scalable gate pad (260) to match the voltage, but this is not limited thereto.
  • the scalable source pad (270) can be vertically overlapped with the gate contact (230) and the source contact (240).
  • the scalable source pad (270) can be vertically overlapped with the first source contact (241), the gate contact (230), and the second source contact (242) along the second direction (Y).
  • the scalable source pad (270) can be formed to have a freely desired area on the first source contact (241), the gate contact (230), and the second source contact (242).
  • the gate contact (230) is positioned between the first source contact (241) and the second source contact (242), so that it can vertically overlap with the scalable gate pad (260) and the scalable source pad (270) that are positioned across the gate contact (230) along the second direction (Y).
  • scalable gate pad (260) and the scalable source pad (270) are depicted in the drawing as each having a square shape, variations into other various shapes may also be possible.
  • the distance (d2) between the scalable gate pad (260) and the scalable source pad (270) may be greater than the distance (d1) between the gate contact (230) and the source contact (240). As the distance (d2) between the scalable gate pad (260) and the scalable source pad (270) is greater, when the scalable gate pad (260) and the scalable source pad (270) are each electrically connected to the outside, an electrical short between the scalable gate pad (260) and the scalable source pad (270) due to a defect such as misalignment can be prevented.
  • the distance (d2) between the scalable gate pad (260) and the scalable source pad (270) may be greater than the width (W1) of the gate contact (230).
  • the distance (d2) between the scalable gate pad (260) and the scalable source pad (270) may be greater than the distance between the first source contact (241) and the second source contact (242).
  • the power semiconductor device (200) according to the present disclosure may further include a drain electrode (220).
  • the drain electrode (220) may be placed below the substrate (211).
  • the drain electrode (220) may supply a drain voltage to the substrate (211). Since the drain electrode (220) is grounded, the drain voltage may be 0 V, but is not limited thereto.
  • the channel regions of the bodies (213-1, 213-2) between the drift layer (212) and the source regions (214-1, 214-2) are made conductive by the gate voltage supplied to the scalable gate pad (260), so that current can flow between the source regions (214-1, 214-2) and the drift layer (212) by the source voltage supplied to the scalable source pad (270). Accordingly, a switching function can be implemented by making the channel regions of the bodies (213-1, 213-2) between the drift layer (212) and the source regions (214-1, 214-2) conductive or closed depending on the high and low levels of the gate voltage.
  • FIGS. 5A to 5E illustrate a manufacturing process of a power semiconductor device according to the present disclosure.
  • FIGS. 5A to 5E may be cross-sectional views taken along the C-D line of the power semiconductor device of FIG. 3.
  • a semiconductor layer (210) may be formed on a substrate (211), and a plurality of gate electrodes (215) may be formed on the semiconductor layer (210).
  • An insulating layer (216) may be formed to surround the plurality of gate electrodes (215). The upper surface of the semiconductor layer (210) between the plurality of gate electrodes (215) may be exposed.
  • a gate contact (230) and a source contact (240) can be formed on the insulating layer (216).
  • a metal film can be formed and patterned on the insulating layer (216) to form the gate contact (230) and the source contact (240).
  • the gate contact (230) may have a long stripe shape along one direction with a minimum width.
  • the gate contact (230) can contact the upper surface of at least one gate electrode among the plurality of gate electrodes (215) through the insulating layer (216).
  • the source contact (240) can contact the upper surface of the semiconductor layer (210), i.e., the upper surface of the source region (214-1, 214-2), between the plurality of gate electrodes (215) through the insulating layer (216).
  • an insulating layer (250) may be formed on the gate contact (230) and the source contact (240).
  • the insulating layer (250) may protect the gate contact (230) and the source contact (240).
  • a first contact hole (251) may be formed by removing the insulating layer (250) on the gate contact (230) so that the upper surface of the gate contact (230) is exposed.
  • a second contact hole (252) may be formed by removing the insulating layer (250) on the source contact (240) so that the upper surface of the source contact (240) is exposed.
  • a scalable gate pad (260) and a scalable source pad (270) can be formed on the insulating layer (250).
  • a metal film can be formed and patterned on the insulating layer (250) to form a scalable gate pad (260) and a scalable source pad (270).
  • the scalable gate pad (260) may be electrically connected to the gate contact (230) by contacting the upper surface of the gate contact (230) through the first contact hole (251).
  • the scalable source pad (270) may be electrically connected to the source contact (240) by contacting the upper surface of the source contact (240) through the second contact hole (252).
  • the scalable gate pad (260) may be formed to vertically overlap with the gate contact (230) and the source contact (240).
  • the scalable source pad (270) may be formed to vertically overlap with the source contact (240).
  • the scalable source pad (270) may be formed to vertically overlap with the gate contact (230).
  • the scalable gate pad (260) and the scalable source pad (270) can be spaced apart from each other.
  • the distance between the scalable gate pad (260) and the scalable source pad (270) may be greater than the width of the gate contact (230).
  • an insulating layer (280) may be formed between the scalable gate pad (260) and the scalable source pad (270).
  • the insulating layer (280) may be referred to as a passivation layer or a protective layer.
  • the insulating layer (280) can be in contact with the upper surface of the insulating layer (280) between the scalable gate pad (260) and the scalable source pad (270).
  • the insulating layer (280) may partially vertically overlap with the scalable gate pad (260) and/or the scalable source pad (270), but is not limited thereto.
  • the contact area between the insulating layer (280) and the scalable gate pad (260) and/or the scalable source pad (270) is increased, thereby preventing peel off of the scalable gate pad (260) and/or the scalable source pad (270).
  • an insulating layer (280) may be formed along a side of a scalable gate pad (260). Although not shown, an insulating layer (280) may be formed along a side of a scalable source pad (270).
  • the insulating layer (250) may be made of an inorganic material, and the insulating layer (280) may be made of an organic material, but this is not limited thereto.
  • Figure 6a illustrates a first power semiconductor element and a second power semiconductor element mounted on a first substrate.
  • a first power semiconductor element (331) and a second power semiconductor element (332) can be mounted on a first substrate (310).
  • the first power semiconductor element (331) and the second power semiconductor element (332) can be mounted on the first substrate (310).
  • first power semiconductor elements (331) and eight second power semiconductor elements (332) are provided, but more or fewer elements may be provided.
  • each of the first power semiconductor element (331) and the second power semiconductor element (332) is the same as the structure of the power semiconductor element of the present disclosure (FIGS. 3 and 4), a detailed description thereof is omitted.
  • FIG. 6b is a cross-sectional view illustrating a power semiconductor module according to the present disclosure.
  • a power semiconductor module (300) may include a first substrate (310), a second substrate (320), a first power semiconductor element (331), a second power semiconductor element (332), terminals (350), etc.
  • the first substrate (310) and the second substrate (320) may each include an insulating layer (311, 321), a first metal layer (313, 323), a second metal layer (315, 325), etc.
  • the insulating layers (311, 321) may be made of an inorganic material, a ceramic material, an alumina material, a plastic material, a glass material, etc.
  • the first metal layer (313, 323) may include a plurality of circuit patterns (not shown).
  • the plurality of circuit patterns may be electrically connected to the first power semiconductor element (331) and the second power semiconductor element (332). Therefore, the first metal layer (313, 323) may be formed of a metal material having excellent electrical conductivity.
  • the first metal layer (313, 323) may have a single-layer structure or a multi-layer structure made of copper (Cu), gold (Au), aluminum (Al), platinum (Pt), or the like.
  • the second metal layer (315, 325) can quickly discharge heat generated from the first power semiconductor element (331) and the second power semiconductor element (332) to the outside. Therefore, the second metal layer (315, 325) can be formed of a material having excellent heat dissipation properties.
  • the second metal layer (315, 325) can be aluminum (Al) or an aluminum alloy, but is not limited thereto.
  • the second metal layer (315, 325) can be called a heat dissipation layer or a heat dissipation plate.
  • the first power semiconductor element (331) and the second power semiconductor element (332) can be mounted between the first substrate (310) and the second substrate (320).
  • the first power semiconductor element (331) and the second power semiconductor element (332) may each include at least two power semiconductor elements.
  • the two or more power semiconductor elements may be connected in parallel with each other.
  • terminals (350) may serve to connect an external circuit (or driver) to the first power semiconductor element (331) and the second power semiconductor element (332).
  • the first terminal and the second terminal may be electrically connected to the scalable gate pad (331a) and the scalable source pad (331b) of the first power semiconductor element (331) via corresponding circuit patterns of the second substrate (320), respectively.
  • the third terminal may be commonly connected to the first power semiconductor element (331) and the second power semiconductor element (332) via corresponding circuit patterns of the first substrate (310).
  • the third terminal may be electrically connected to the drain electrode (220) of the first power semiconductor element (331) via the first spacer (341).
  • the third terminal may be electrically connected to the scalable source pad (332b) of the second power semiconductor element (332).
  • the fourth terminal may be electrically connected to a scalable gate pad (332a) of the second power semiconductor element (332) via a corresponding circuit pattern of the first substrate (310).
  • the first terminal and the fourth terminal may provide a switching signal, a gate signal, a control signal, etc. that control on/off of the first power semiconductor element (331) and the second power semiconductor element (332), respectively.
  • the fifth terminal may be electrically connected to the second power semiconductor element (332) via a corresponding circuit pattern of the second substrate (320).
  • the fifth terminal may be electrically connected to the drain electrode (220) of the second power semiconductor element (332) via the second spacer (342).
  • the thickness of the terminal (350) may be greater than the thickness of the first power semiconductor element (331) or the second power semiconductor element (332).
  • a first spacer (341) and a second spacer (342) between the first substrate (310) and the second substrate (320) may be compensated.
  • the first spacer (341) may be mounted on the drain electrode (220) of the first power semiconductor element (331), and the second spacer (342) may be mounted on the drain electrode (220) of the second power semiconductor element (332).
  • the first spacer (341) and the second spacer (342) may be made of a material having excellent electrical conductivity, for example, copper (Cu).
  • the first spacer (341) and the second spacer (342) may be omitted.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

전력 반도체 소자는 반도체층과 반도체층 상에 배치되는 게이트 컨택과, 반도체층 상에 배치되는 소스 컨택과, 게이트 컨택 및 소스 컨택 상에 배치되는 절연층과, 절연층 상에 배치되고 게이트 컨택에 전기적으로 연결되는 스케일러블 게이트 패드와, 절연층 상에 배치되고 소스 컨택에 전기적으로 연결되는 스케일러블 소스 패드를 포함할 수 있다. 스케일러블 게이트 패드의 면적은 게이트 컨택의 면적보다 크고, 스케일러블 소스 패드의 면적은 소스 컨택의 면적보다 작으며, 스케일러블 게이트 패드는 게이트 컨택 및 소스 컨택과 수직으로 중첩될 수 있다.

Description

전력 반도체 소자 및 전력 반도체 모듈
본 개시는 전력 반도체 소자 및 전력 반도체 모듈에 관한 것이다.
전력 반도체 소자는 정보나 신호를 처리하고 저장하는 시스템 반도체나 메모리와 달리, 전자기기에 들어오는 전력을 변환, 저장, 분배 및 제어하는 핵심부품으로서, 대부분의 전자 제품에 널리 채용되고 있다.
최근 들어 전 지구적인 환경 보호 강화 추세에 발맞추어, 기존의 화석 연료 기반 자동차 대신에 전기나 수소 기반 환경차가 널리 각광받고 있다. 이러한 환경차에는 수많은 전력 반도체 소자가 사용된다. 여기서, 환경차는 하이브리드 자동차(HEV), 플러그인 하이브리드 자동차(PHEV), 전기자동차(EV), 연료전지 자동차(PCEV) 등을 포함한다.
한편, 전기자동차용 인버터 구동을 위한 고 출력 전력 변환 장치를 위해 전력 반도체 소자가 적용되고 있다. 고 출력 전력 변환 장치에 사용되는 전력 반도체 소자는 고출력과 저 발열이 요구된다. 고출력을 위해서는 전력 반도체 소자의 액티브 영역의 사이즈(또는 면적)가 커야 하고, 저 발열을 위해서는 Rds(on)이 감소되어야 한다.
도 1은 기존의 전력 반도체 소자를 도시한 평면도이다.
도 1에 도시한 바와 같이, 기존의 전력 반도체 소자가 고 출력 전력 변환 장치에 적용된다. 전력 반도체 소자는 외부에 전기적으로 연결되기 위한 게이트 컨택(10) 및 소스 컨택(20)을 포함할 수 있다.
전력 반도체 소자에서 게이트 컨택(10)의 영역(또는 면적)만큼 액티브 영역이 감소된다. 게이트 컨택(10)이 외부에 수월하게 연결되기 위해서는 최소한의 면적이 확보되어야 한다. 따라서, 수월한 연결을 위해 게이트 컨택(10)의 면적이 커질수록 액티브 영역이 작아져, 전력 반도체 소자의 고출력에 제약이 따르고, Rds(on)이 증가되어 발열 이슈가 야기되는 문제가 있다.
특히, 제조 원가를 줄이기 위해서 전력 반도체 소자의 사이즈가 감소되므로, 액티브 영역의 극대화가 더욱 어려워 고출력 제약과 발열 이슈가 더욱 커지는 문제가 있다.
한편, 도 1에 도시한 바와 같이, 전력 반도체 소자의 사이즈가 작아질수록 게이트 컨택(10)과 소스 컨택(20) 간의 거리가 줄어, 게이트 컨택(10)과 소스 컨택(20) 간의 전기적 쇼트와 같은 불량으로 수율이 감소하는 문제가 있다.
아울러, 게이트 컨택(10)의 위치나 면적에 대한 유연성을 확보하지 못해 디자인 편의성이 저하되고 조립 수율이나 신뢰성이 저하되는 문제가 있다.
본 개시는 전술한 문제 및 다른 문제를 해결하기 위한 것이다.
따라서, 본 개시는 사이즈를 줄일 수 있는 전력 반도체 소자 및 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 발열을 줄일 수 있는 전력 반도체 소자 및 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 조립 수율을 개선할 수 있는 전력 반도체 소자 및 전력 반도체 모듈을 제공하는 것이다.
또한 본 개시는 디자인 편의성을 제공할 수 있는 전력 반도체 소자 및 전력 반도체 모듈을 제공하는 것이다.
본 개시는 설명된 것에 한정되지 않으며, 공개의 설명을 통해 이해될 수 있는 것들을 포함한다.
상기 또는 다른 목적을 달성하기 위해 일 측면에 따르면, 전력 반도체 소자는, 반도체층; 상기 반도체층 상에 배치되는 게이트 컨택; 상기 반도체층 상에 배치되는 소스 컨택; 상기 게이트 컨택 및 상기 소스 컨택 상에 배치되는 절연층; 상기 절연층 상에 배치되고 상기 게이트 컨택에 전기적으로 연결되는 스케일러블 게이트 패드; 및 상기 절연층 상에 배치되고 상기 소스 컨택에 전기적으로 연결되는 스케일러블 소스 패드;를 포함하고, 상기 스케일러블 게이트 패드의 면적은 상기 게이트 컨택의 면적보다 크고, 상기 스케일러블 소스 패드의 면적은 상기 소스 컨택의 면적보다 작으며, 상기 스케일러블 게이트 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩된다.
상기 스케일러블 소스 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩될 수 있다.
상기 스케일러블 게이트 패드와 상기 스케일러블 소스 패드 사이의 거리는 상기 게이트 컨택과 상기 소스 컨택 사이의 거리보다 클 수 있다.
상기 소스 컨택은 제1 소스 컨택 및 제2 소스 컨택을 포함하고, 상기 게이트 컨택은 상기 제1 소스 컨택과 상기 제2 소스 컨택 사이에서 제1 방향을 따라 배치된 스트라이프 형상을 가질 수 있다.
상기 스케일러블 게이트 패드는 제2 방향을 따라 상기 제1 소스 컨택, 상기 게이트 컨택 및 상기 제2 소스 컨택과 수직으로 중첩될 수 있다.
상기 스케일러블 소스 패드는 제2 방향을 따라 상기 제1 소스 컨택, 상기 게이트 컨택 및 상기 제2 소스 컨택과 수직으로 중첩될 수 있다.
상기 게이트 컨택은 상기 제1 방향을 따라 상기 스케일러블 게이트 패드 및 상기 스케일러블 소스 패드와 수직으로 중첩될 수 있다.
상기 스케일러블 소스 패드 사이의 거리는 상기 게이트 컨택의 폭보다 클 수 있다.
상기 소스 컨택은 복수 개 구비되고, 상기 반도체층은 제1 방향을 따라 길게 배치되는 게이트 전극들을 포함할 수 있다. 상기 게이트 전극들과 상기 소스 컨택들은 제2 방향을 따라 교대로 배치될 수 있다.
상기 게이트 전극들은 서로 전기적으로 연결되고, 상기 게이트 컨택은 상기 게이트 전극들 중에서 적어도 하나의 게이트 전극에 전기적으로 연결될 수 있다.
상기 스케일러블 게이트 패드는 상기 적어도 하나의 게이트 전극과 수직으로 중첩되고, 상기 스케일러블 소스 패드는 상기 게이트 전극들 중에서 상기 적어도 하나의 게이트 전극을 제외한 나머지 게이트 전극들과 수직으로 중첩될 수 있다.
상기 또는 다른 목적을 달성하기 위해 다른 측면에 따르면, 전력 반도체 모듈은, 제1 기판; 제2 기판; 및 상기 제1 기판과 상기 제2 기판 사이에 제1 전력 반도체 소자 및 제2 전력 반도체 소자;을 포함하고, 상기 제1 전력 반도체 소자 및 상기 제2 전력 반도체 소자는 각각, 반도체층; 상기 반도체층 상에 배치되는 게이트 컨택; 상기 반도체층 상에 배치되는 소스 컨택; 상기 게이트 컨택 및 상기 소스 컨택 상에 배치되는 절연층; 상기 절연층 상에 배치되고 상기 게이트 컨택에 전기적으로 연결되는 스케일러블 게이트 패드; 및 상기 절연층 상에 배치되고 상기 소스 컨택에 전기적으로 연결되는 스케일러블 소스 패드;를 포함하고, 상기 스케일러블 게이트 패드의 면적은 상기 게이트 컨택의 면적보다 크고, 상기 스케일러블 소스 패드의 면적은 상기 소스 컨택의 면적보다 작으며, 상기 스케일러블 게이트 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩된다.
상기 제1 전력 반도체 소자의 상기 스케일러블 게이트 패드 및 상기 스케일러블 소스 패드는 상기 제2 기판에 전기적으로 연결되고, 상기 제2 전력 반도체 소자의 상기 스케일러블 게이트 패드 및 상기 스케일러블 소스 패드는 상기 제1 기판에 전기적으로 연결될 수 있다.
상기 스케일러블 소스 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩될 수 있다.
상기 스케일러블 게이트 패드와 상기 스케일러블 소스 패드 사이의 거리는 상기 게이트 컨택과 상기 소스 컨택 사이의 거리보다 클 수 있다.
상기 측면들에 따른 전력 반도체 소자 및 전력 반도체 모듈의 효과에 대해 설명하면 다음과 같다.
상기 측면들 중 적어도 하나에 의하면, 게이트 컨택의 면적을 최소화하여 액티브 영역을 극대화할 수 있다. 이에 따라, 전력 반도체 소자의 사이즈가 감소될 수 있고, 고출력의 전력 반도체 소자가 구현될 수 있으며, Rds(on)의 감소로 인해 저 발열이 가능할 수 있다.
상기 측면들 중 적어도 하나에 의하면, 스케일러블 게이트 패드의 면적은 게이트 컨택뿐만 아니라 소스 컨택 상에서 어떠한 제약 없이 자유롭게 증가될 수 있다. 또한, 스케일러블 게이트 패드의 위치나 사이즈(또는 면적)에 대한 유연성 또는 자유도가 확보되어, 디자인 편의성이 증가되고 조립 수율이나 신뢰성이 향상될 수 있다.
첨부 도면은 본 개시에 대한 추가 이해를 제공하기 위해 포함되며 본 개시에 통합되어 본 개시의 일부에 포함될 수 있다. 또한 첨부 도면은 본 개시의 특징을 설명하고 개시의 설명과 함께 본 개시의 원리를 설명하는 역할을 할 수 있다.
도면에서:
도 1은 기존의 전력 반도체 소자를 도시한 평면도이다.
도 2는 본 개시에 따른 인버터를 도시한 회로도이다.
도 3은 본 개시에 따른 전력 반도체 소자를 도시한 평면도이다.
도 4는 본 개시에 따른 전력 반도체 소자를 도시한 단면도이다.
도 5a 내지 도 5e는 본 개시에 따른 전력 반도체 소자의 제조 공정을 도시한다.
도 6a는 제1 기판 상에 제1 전력 반도체 소자와 제2 전력 반도체 소자가 장착된 모습을 도시한다.
도 6b는 본 개시에 따른 전력 반도체 모듈을 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 측면들이 상세히 설명되되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 측면들을 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
이하에서 “~모듈”, “~부”, ~장치” 등은 “~회로”나 “집적회로”로 구성될 수 있다. “~모듈”, “~부” , ~장치” 등은 “~회로”나 “집적회로”와 혼용될 수 있다.
도 2는 본 개시에 따른 인버터를 도시한 회로도이다.
도 2를 참조하면, 본 개시에 따른 인버터(1000)는 3상 모터나 컴프레셔와 같은 어플리케이션에 적용될 수 있다. 인버터(1000)는 3상 전력을 출력할 수 있다. 인버터(1000)는 전력 변환 장치이거나 전력 변환 장치에 포함될 수 있다. 인버터(1000)는 스위칭 회로를 포함할 수 있다. 전력 변환 장치는 전력 반도체 장치로 불릴 수도 있다.
본 개시에 따른 인버터(1000)는 DC 전력을 AC 전력으로 변환하고, 부하(1200)를 구동하기 위해 상기 변환된 AC 전력을 해당 부하(1200)에 공급할 수 있다. 본 개시에 따른 인버터(1000)에서 입력측에는 컨버터가 연결되어 AC 전력이 DC 전력으로 변환될 수도 있다. 이러한 경우, 컨버터에 의해 변환된 DC 전력이 상기 인버터(1000)에 의해 AC 전력으로 변환된 후, 부하(1200)의 구동에 사용될 수 있다. 부하(1200)는 모터나 전동기일 수 있지만, 이에 대해서는 한정하지 않는다.
본 개시에 따른 인버터(1000)는 3상 인버터를 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 이때, 제1 상, 제2 상 및 제3 간에는 120도의 위상 차이를 가질 수 있다. 본 개시에 따른 인버터(1000)는 복수의 레그들(100A, 100B, 100C)을 포함할 수 있다. 예컨대, 제1 레그(100A), 제2 레그(100B) 및 제3 레그(100C)가 각각 제1 노드(N1), 제2 노드(N2) 및 제3 노드(N3)를 통해 부하(1200), 즉 모터에 병렬 연결될 수 있다. 제1 레그(100A)는 서로 직렬로 연결된 제1 암(100a)과 제2 암(100b)을 포함하고, 제2 레그(100B)는 서로 직렬로 연결된 제3 암(100c)과 제4 암(100d)을 포함하며, 제3 레그(100C)는 서로 직렬로 연결된 제5 암(100e)과 제6 암(100f)을 포함할 수 있다. 여기서, 제1 암(100a), 제3 암(100c) 및 제5 암(100e)은 상측 암으로 불리고, 제2 암(100b), 제4 암(100d) 및 제6 암(100f)은 하측 암으로 불릴 수 있다. 제1 암(100a) 내지 제6 암(100f) 각각은 스위칭 모듈, 서브모듈 등으로 불릴 수 있다.
제1 암(100a) 내지 제6 암(100f)은 각각 스위칭 소자(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)를 포함할 수 있다. 스위칭 소자(Q1 내지 Q6)와 다이오드(100a-2 내지 100f-2)는 동일한 반도체 공정을 이용하여 동시에 형성될 수 있다. 스위칭 소자(Q1 내지 Q6)는 전력 반도체 소자를 포함할 수 있다.
본 개시에 따른 인버터(1000)에 의해 DC 전력이 AC 전력으로 변환되기 위해, 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭 소자(Q1 내지 Q6)가 온/오프 제어될 수 있다.
예컨대, 제1 레그(100A)의 제1 암(100a)의 제1 스위칭 소자(Q1)가 온 상태인 경우, 제2 레그(100B)의 제4 암(100d)의 제4 스위칭 소자(Q4) 및/또는 제3 레그(100C)의 제6 암(100f)의 제6 스위칭 소자(Q6)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제1 상 인덕터로 공급될 수 있다.
예컨대, 제2 레그(100B)의 제3 암(100c)의 제3 스위칭 소자(Q3)가 온 상태인 경우, 제3 레그(100C)의 제6 암(100f)의 제6 스위칭 소자(Q6) 및/또는 제1 레그(100A)의 제2 암(100b)의 제2 스위칭 소자(Q2)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제2 상 인덕터로 공급될 수 있다. 제2 상은 제1 상보다 120도 위상이 지연될 수 있다.
예컨대, 제3 레그(100C)의 제5 암(100e)의 제5 스위칭 소자(Q5)가 온 상태인 경우, 제1 레그(100A)의 제2 암(100b)의 제2 스위칭 소자(Q2) 및/또는 제2 레그(100B)의 제4 암(100d)의 제4 스위칭 소자(Q4)가 온 상태가 될 수 있다. 이에 따라, DC 전력이 모터의 제3 상 인덕터로 공급될 수 있다. 제3 상은 제2 상보다 120도 위상이 지연될 수 있다.
이에 따라, 제1 상 인덕터, 제2 상 인덕터 및 제3 인덕터 각각으로 공급되는 DC 전력에 의해 AC 전력이 생성될 수 있다.
한편, 도시되지 않았지만, 내압 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭 소자(Q1 내지 Q6), 즉 전력 반도체 소자는 각각 서로 직렬로 연결된 복수개로 구비될 수 있다.
도시되지 않았지만, 전류 특성을 높이기 위해 제1 암(100a) 내지 제6 암(100f) 각각의 스위칭 소자(Q1 내지 Q6), 즉 전력 반도체 소자는 각각 서로 병렬로 연결된 복수개로 구비될 수 있다. 즉, 제1 스위칭 소자(Q1) 내지 제6 스위칭 소자(Q6) 각각은 각각 서로 병렬로 연결된 복수의 전력 반도체 소자를 포함하는 전력 반도체 모듈을 포함할 수 있다. 나중에 설명하겠지만, 제1 암(100a) 내지 제6 암(100f) 각각 즉, 제1 스위칭 소자(Q1) 내지 제6 스위칭 소자(Q6) 각각은 복수의 전력 반도체 모듈을 포함하고, 복수의 전력 반도체 모듈은 각각 서로 병렬로 연결된 복수의 전력 반도체 소자를 포함할 수 있다.
VDC는 입력측 전압으로서, 예컨대 DC 전압일 수 있다. CDC는 커패시터로서 입력측 전압(VDC)을 충전할 수 있다.
한편, 통상 전력 반도체 소자는 웨이퍼 상에서 제조 중일 때에는 다이(die)로 불리고, 웨이퍼의 절단에 의해 분리된 후에는 칩(chip)으로 불릴 수 있다. 이하에서는 다이나 칩을 전력 반도체 소자로 통칭하기로 한다.
도 3은 본 개시에 따른 전력 반도체 소자를 도시한 평면도이다. 도 4는 본 개시에 따른 전력 반도체 소자를 도시한 단면도이다. 도 4는 도 3의 전력 반도체 소자를 A-B 라인을 따라 절단한 단면도일 수 있다.
도 3 및 도 4를 참조하면, 본 개시에 따른 전력 반도체 소자(200)는 반도체층(210), 게이트 컨택(230), 소스 컨택(240), 절연층(250), 스케일러블 게이트 패드(260), 스케일러블 소스 패드(270) 등을 포함할 수 있다.
반도체층(210)은 기판(211), 드리프트층(212), 바디들(213-1, 213-2), 소스 영역들(214-1, 214-2), 게이트 전극들(215), 절연층(216) 등을 포함할 수 있다.
기판(211) 및/또는 드리프트층(212)은 SiC, GaN, Ga2O3 등과 같은 화합물 반도체를 포함할 수 있다. 예컨대, 기판(211) 및/또는 드리프트층(212)은 4H-SiC 물질을 포함할 수 있으나 이에 한정되는 것은 아니다. 예를 들어, 기판(211) 및/또는 드리프트층(212)은 3C-SiC 또는 6H-SiC를 포함할 수 있다.
드리프트층(212)은 기판(211) 상에 배치될 수 있다. 드리프트층(212)은 기판(211) 또는 에피택셜층일 수 있다. 기판(211)과 드리프트층(212)은 드레인 영역을 구성할 수 있지만, 이에 대해서는 한정하지 않는다.
기판(211)과 드리프트층(212)은 동일한 도전형을 가질 수 있다. 예컨대, 기판(211)과 드리프트층(212)은 제1 도전형을 가질 수 있다. 제1 도전형은 N형일 수 있지만, 이에 대해서는 한정하지 않는다. 이를 위해, 기판(211)과 드리프트층(212)은 N형 도펀트를 포함할 수 있다.
게이트 전극(215)이 드리프트층(212) 상에 배치될 수 있다. 게이트 전극(215)은 복수개로 구성될 수 있다. 예컨대, 게이트 전극들(215)은 제1 방향(X)을 따라 길게 배치될 수 있다.
절연층(216)은 게이트 전극들(215)을 각각 둘러쌀 수 있다. 절연층(216)은 게이트 산화막으로 불릴 수 있다. 절연층(216)은 층간 유전(ILD: Inter Layer Dielectric)으로 불릴 수 있다.
바디들(213-1, 213-2)은 게이트 전극들(215)의 아래에서 드리프트층(212) 내에 서로 이격되어 형성될 수 있다. 바디들(213-1, 213-2)은 드리프트층(212) 내에서 인접하는 게이트 전극들(215) 사이에 배치될 수 있다. 바디(213-1, 213-2)는 제2 도전형을 가질 수 있다. 바디(213-1, 213-2)는 예컨대, P 형 도펀트를 포함할 수 있다. 바디(213-1, 213-2)가 P형 도펀트를 포함하는 경우, 바디(213-1, 213-2)가 P-웰로 불릴 수 있다. 바디(213-1, 213-2)는 베이스 영역으로 불릴 수 있다.
소스 영역들(214-1, 214-2)은 바디들(213-1, 213-2) 내에 배치될 수 있다. 소스 영역들(214-1, 214-2)은 게이트 전극들(215)의 아래에서 바디들(213-1, 213-2) 내에 서로 이격되어 형성될 수 있다. 소스 영역(214-1, 214-2)은 드리프트층(212)과 동일한 도전형, 즉 제1 도전형을 가질 수 있다. 소스 영역들(214-1, 214-2)은 제1 방향(X)을 따라 길게 배치된 스트라이프 형상(또는 라인 형상)을 가질 수 있다.
드리프트층(212)의 상면, 바디(213-1, 213-2)의 상면 및 소스 영역(214-1, 214-2)의 상면은 절연층(216)의 하면과 접할 수 있다. 바디(213-1, 213-2)를 사이에 두고 드리프트층(212)과 소스 영역(214-1, 214-2)은 서로 이격될 수 있다. 절연층(216)에 접하는 바디(213-1, 213-2)의 상측 영역은 전압의 인가 여부에 따라 소스 영역(214-1, 214-2)과 드리프트층(212)을 전기적으로 연결시키거나 연결 해제시키는 채널 영역이 형성될 수 있다. 예컨대, 게이트 전극(215)에 게이트 전압이 인가되고, 소스 영역(214-1, 214-2)에 소스 전압이 인가될 수 있다. 게이트 전압 및 소스 전압의 인가 여부에 따라 바디(213-1, 213-2)의 채널 영역이 도통되거나 차단될 수 있다.
복수의 게이트 전극들(215)이 제공되므로, 복수의 게이트 전극들(215) 각각의 아래에 배치된 바디(213-1, 213-2)의 상측 영역에 채널 영역이 형성될 수 있다. 이에 따라, 게이트 전극들(215) 각각의 아래에 2개의 액티브 셀들이 구비되므로, 복수의 게이트 전극들(215)의 개수의 2배만큼의 액티브 셀들을 포함하는 액티브 영역이 형성될 수 있다.
한편, 게이트 컨택(230)은 반도체층(210) 상에 배치될 수 있다. 게이트 컨택(230)은 제1 방향(X)을 따라 배치된 스트라이프 형상(또는 라인 형상)을 가질 수 있다.
게이트 컨택(230)은 복수의 게이트 전극들(215) 중에서 적어도 하나의 게이트 전극에 전기적으로 연결될 수 있다. 복수의 게이트 전극들(215)은 서로 전기적으로 연결될 수 있다. 이러한 경우, 게이트 컨택(230)으로 제공된 게이트 전압은 서로 연결된 복수의 게이트 전극들(215)로 공급될 수 있다.
소스 컨택(240)은 반도체층(210) 상에 배치될 수 있다. 소스 컨택(240)과 게이트 컨택(230)은 평행으로 배치될 수 있다.
소스 컨택(240)은 복수의 게이트 전극들(215) 상에 배치될 수 있다. 도 3에 도시되지 않았지만, 소스 컨택(240)의 아래에 복수의 게이트 전극들(215)이 제1 방향(X)을 따라 배치될 수 있다. 복수의 게이트 전극들(215)이 각각 절연층(216)에 의해 둘러싸여 있으므로, 복수의 게이트 전극들(215)과 소스 컨택(240)은 서로 전기적으로 절연될 수 있다.
소스 컨택(240)은 소스 영역들(214-1, 214-2)의 상면에 접하여, 소스 영역들(214-1, 214-2)에 전기적으로 연결될 수 있다. 소스 컨택(240)으로 제공된 소스 전압은 소스 영역들(214-1, 214-2)로 공급될 수 있다. 소스 컨택(240)은 바디들(213-1, 213-2)의 상면에 접할 수 있다.
게이트 컨택(230) 및 소스 컨택(240)은 동일한 금속을 이용하여 동일한 공정을 수행하여 동시에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 게이트 컨택(230) 및 소스 컨택(240)은 니켈(Ni)과 같은 단일층이거나 멀티층을 포함할 수 있다. 소스 컨택(240) 및 소스 영역들(214-1, 214-2)과의 오믹 컨택을 형성하기 위해 어닐링 공정이 수행될 수 있다.
소스 컨택(240)은 제1 소스 컨택(241), 제2 소스 컨택(242) 등을 포함할 수 있다. 이러한 경우, 게이트 컨택(230)은 제1 소스 컨택(241)과 제2 소스 컨택(242) 사이에서 제1 방향(X)을 따라 스트라이프 형상(또는 라인 형상)을 가질 수 있다.
제1 소스 컨택(241)과 제2 소스 컨택(242) 사이의 이격 거리는 게이트 컨택(230)과의 전기적 쇼트가 발생되지 않는 최소한의 거리일 수 있다. 나중에 설명하겠지만, 제1 소스 컨택(241) 및 제2 소스 컨택(242) 각각과 게이트 컨택(230) 사이에 절연층(250)이 배치되어, 제1 소스 컨택(241)과 게이트 컨택(230) 사이의 거리나 제2 소스 컨택(242)과 게이트 컨택(230) 사이의 거리는 최소한의 거리일 수 있다.
도면에는 2개의 소스 컨택(241, 242)과 1개의 게이트 컨택(230)이 도시되고 있지만, 복수의 소스 컨택(240)과 복수의 게이트 컨택(230)이 구비될 수도 있다. 이러한 경우, 제2 방향(Y)을 따라 복수의 소스 컨택(240)과 복수의 게이트 컨택(230)이 교대로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
표 1은 비교예 및 실시예에 따른 칩 사이즈, Rds(on), 조립 수율 및 제조 원가 감소율을 나타낸다.
사이즈[mm2] Rds(on)[mΩ] 조립 수율 제조원가 감소율
비교예 5×5 13.99 85% -
실시예 동일 사이즈 5×5 12.59 95% 8.3%
동일 Rds(on) 4.77×4.77 13.99 95% 18.1%
비교예는 기존의 전력 반도체 소자(도 1)이고, 실시예는 본 개시의 전력 반도체 소자(도 3 및 도 4의 200)일 수 있다. 비교예와 실시예가 동일한 사이즈(또는 면적)를 갖는 경우, 비교예에 비해 실시예에서 Rds(on)가 감소되고, 조립 수율이 증가되며, 제조원가가 감소됨을 알 수 있다. 아울러, 비교예와 실시예가 동일한 Rds(on)을 갖는 경우, 비교예에 비해 실시예에서 사이즈가 감소되고, 조립 수율이 증가되며, 제조원가가 감소됨을 알 수 있다.전술한 바와 같이, 기존의 전력 반도체 소자(도 1)에서 게이트 컨택(230)은 외부에 수월하게 연결되기 위해 최소한의 면적이 확보되어야 하므로, 게이트 컨택(230)의 면적은 클 수밖에 없다.
하지만, 본 개시에서, 액티브 영역을 극대화하기 위해, 게이트 컨택(230)의 면적은 최소화될 수 있다. 이를 위해, 게이트 컨택(230)은 제1 방향(X)을 따라 최소한의 폭으로 길게 배치될 수 있다. 따라서, 게이트 컨택(230)의 면적이 최소화되는 만큼 액티브 영역의 증가되므로, 전력 반도체 소자(200)의 사이즈가 감소될 수 있고, 고출력의 전력 반도체 소자(200)가 구현될 수 있으며, Rds(on)의 감소로 인해 저 발열이 가능할 수 있다.
한편, 절연층(250)은 게이트 컨택(230) 및 소스 컨택(240) 상에 배치될 수 있다. 절연층(250)은 게이트 컨택(230) 및 소스 컨택(240)을 보호할 수 있다. 절연층(250)은 나중에 설명될 스케일러블 게이트 패드(260)와 소스 컨택(240) 사이의 전기적 쇼트나 스케일러블 소스 패드(270)와 게이트 컨택(230) 사이의 전기적 쇼트를 방지할 수 있다.
절연층(250)은 그 상면을 평평하게 만드는 평탄화층으로 불릴 수 있다. 절연층(250)은 금속간 유전(IMD: Inter Metal Dielectric)층으로 불릴 수 있다.
스케일러블 게이트 패드(260)는 절연층(250) 상에 배치되고 게이트 컨택(230)에 전기적으로 연결될 수 있다. 스케일러블 게이트 패드(260)는 절연층(250)의 상면에 배치되고 절연층(250)을 관통하여 게이트 컨택(230)의 상면에 접할 수 있다.
스케일러블 게이트 패드(260)는 게이트 컨택(230)이 매우 좁은 폭을 가짐에 따라 외부에 전기적으로 연결하기 어려우므로, 외부에 수월하게 전기적으로 연결하기 위해 제공될 수 있다.
스케일러블 게이트 패드(260)는 게이트 컨택(230) 및 소스 컨택(240)과 수직으로 중첩될 수 있다. 스케일러블 게이트 패드(260)와 소스 컨택(240) 사이에 절연층(250)이 배치되므로, 스케일러블 게이트 패드(260)가 소스 컨택(240)과 수직으로 중첩되더라도, 스케일러블 게이트 패드(260)와 소스 컨택(240) 간의 전기적 쇼트가 방지될 수 있다.
스케일러블 게이트 패드(260)의 면적은 게이트 컨택(230)의 면적보다 클 수 있다. 전술한 바와 같이, 게이트 컨택(230)이 최소한의 폭으로 제1 방향(X)을 따라 스트라이프 형상을 가짐으로써, 게이트 컨택(230)의 면적이 최소화될 수 있다. 게이트 면적의 최소화를 통해 액티브 영역이 극대화되어, 전력 반도체 소자(200)의 사이즈가 감소될 수 있고, 고출력의 전력 반도체 소자(200)가 구현될 수 있으며, Rds(on)의 감소로 인해 저 발열이 가능할 수 있다.
아울러, 스케일러블 게이트 패드(260)의 면적은 게이트 컨택(230)뿐만 아니라 소스 컨택(240) 상에서 어떠한 제약 없이 자유롭게 증가될 수 있다. 또한, 스케일러블 게이트 패드(260)의 위치나 사이즈(또는 면적)에 대한 유연성 또는 자유도가 확보되어, 디자인 편의성이 증가되고 조립 수율이나 신뢰성이 향상될 수 있다. 즉, 스케일러블 게이트 패드(260)의 일 영역이 게이트 컨택(230)에 전기적으로 연결되고 나머지 영역은 본 개시의 전력 반도체 소자(200)의 상측의 전 영역에서 어디라도 위치될 수 있고, 그 사이즈(또는 면적) 또한 자유롭게 증감될 수 있다.
스케일러블 게이트 패드(260)는 제2 방향(Y)을 따라 제1 소스 컨택(241), 게이트 컨택(230) 및 제2 소스 컨택(242)과 수직으로 중첩될 수 있다. 스케일러블 게이트 패드(260)가 제1 소스 컨택(241), 게이트 컨택(230) 및 제2 소스 컨택(242) 상에서 자유롭게 원하는 면적을 갖도록 형성될 수 있다.
스케일러블 게이트 패드(260)는 게이트 전극들(215) 중에서 적어도 하나의 게이트 전극과 수직으로 중첩될 수 있다. 스케일러블 게이트 패드(260)는 게이트 전극들(215) 중에서 게이트 컨택(230)에 전기적으로 연결된 게이트 전극(215)과 수직으로 중첩될 수 있다. 스케일러블 소스 패드(270)는 절연층(250) 상에 배치되고 소스 컨택(240)에 전기적으로 연결될 수 있다. 스케일러블 소스 패드(270)는 절연층(250)의 상면에 배치되고 절연층(250)을 관통하여 소스 컨택(240)의 상면에 접할 수 있다.
스케일러블 소스 패드(270)는 소스 컨택(240)에 전기적으로 연결하기 위해 제공될 수 있다. 스케일러블 소스 패드(270)와 스케일러블 게이트 패드(260)는 평행으로 배치될 수 있다.
스케일러블 소스 패드(270)는 게이트 컨택(230) 및 소스 컨택(240)과 수직으로 중첩될 수 있다. 스케일러블 소스 패드(270)와 소스 컨택(240) 사이에 절연층(250)이 배치되므로, 스케일러블 소스 패드(270)가 게이트 컨택(230)과 수직으로 중첩되더라도, 스케일러블 소스 패드(270)와 게이트 컨택(230) 간의 전기적 쇼트가 방지될 수 있다.
스케일러블 소스 패드(270)는 게이트 전극들(215)과 수직으로 중첩될 수 있다. 스케일러블 게이트 패드(260)는 게이트 전극들(215) 중에서 게이트 컨택(230)에 전기적으로 연결된 게이트 전극(215)을 제외한 나머지 게이트 전극들(215)과 수직으로 중첩될 수 있다.
본 개시의 전력 반도체 소자(200)에서 액티브 영역을 극대화하기 위해 소스 컨택(240)의 면적이 가능한 크게 할 수 있다. 스케일러블 게이트 패드(260)의 면적이 증가됨에 따라 스케일러블 소스 패드(270)의 면적은 감소될 수 있다. 이에 따라, 스케일러블 소스 패드(270)의 면적은 소스 컨택(240)의 면적보다 작을 수 있다. 통상 소스 전압이 게이트 전압보다 크므로, 해당 전압에 부합하기 위해 스케일러블 소스 패드(270)의 면적은 스케일러블 게이트 패드(260)의 면적보다 클 수 있지만, 이에 대해서는 한정하지 않는다.
스케일러블 소스 패드(270)는 게이트 컨택(230) 및 소스 컨택(240)과 수직으로 중첩될 수 있다. 스케일러블 소스 패드(270)는 제2 방향(Y)을 따라 제1 소스 컨택(241), 게이트 컨택(230) 및 제2 소스 컨택(242)과 수직으로 중첩될 수 있다. 스케일러블 소스 패드(270)는 제1 소스 컨택(241), 게이트 컨택(230) 및 제2 소스 컨택(242) 상에서 자유롭게 원하는 면적을 갖도록 형성될 수 있다.
게이트 컨택(230)은 제1 소스 컨택(241)과 제2 소스 컨택(242) 사이에 배치되므로, 제2 방향(Y)을 따라 게이트 컨택(230)을 가로질러 배치되는 스케일러블 게이트 패드(260) 및 스케일러블 소스 패드(270)와 수직으로 중첩될 수 있다.
도면에서 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270)가 각각 사각 형상을 갖는 것으로 도시되고 있지만, 다른 다양한 형상으로의 변형도 가능할 수 있다.
스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 사이의 거리(d2)는 게이트 컨택(230)과 소스 컨택(240) 사이의 거리(d1)보다 클 수 있다. 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 사이의 거리(d2)가 큼에 따라 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270)가 각각 외부에 전기적으로 연결될 때, 미스얼라인과 같은 불량에 의해 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 간의 전기적 쇼트가 방지될 수 있다.
스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 사이의 거리(d2)는 게이트 컨택(230)의 폭(W1)보다 클 수 있다. 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 사이의 거리(d2)는 제1 소스 컨택(241)과 제2 소스 컨택(242) 사이의 거리보다 클 수 있다.
한편, 본 개시에 따른 전력 반도체 소자(200)는 드레인 전극(220)을 더 포함할 수 있다.
드레인 전극(220)은 기판(211)의 아래에 배치될 수 있다. 드레인 전극(220)은 기판(211)에 드레인 전압을 공급할 수 있다. 드레인 전극(220)은 그라운드 접지되므로, 드레인 전압은 0V일 수 있지만, 이에 대해서는 한정하지 않는다.
이상과 같은 구조를 갖는 전력 반도체 소자(200)에서 스케일러블 게이트 패드(260)에 공급된 게이트 전압에 의해 드리프트층(212)과 소스 영역들(214-1, 214-2) 사이의 바디들(213-1, 213-2)의 채널 영역이 도통됨으로써, 스케일러블 소스 패드(270)에 공급된 소스 전압에 의해 소스 영역들(214-1, 214-2)과 드리프트층(212) 사이에 전류가 흐를 수 있다. 따라서, 게이트 전압의 하이 레벨과 로우 레벨에 따라 드리프트층(212)과 소스 영역들(214-1, 214-2) 사이의 바디들(213-1, 213-2)의 채널 영역이 도통되거나 폐쇄됨으로써, 스위칭 기능이 구현될 수 있다.
도 5a 내지 도 5e는 본 개시에 따른 전력 반도체 소자의 제조 공정을 도시한다. 도 5a 내지 도 5e는 도 3의 전력 반도체 소자를 C-D 라인을 따라 절단한 단면도일 수 있다.
도 5a에 도시한 바와 같이, 기판(211) 상에 반도체층(210)이 형성되고, 반도체층(210) 상에 복수의 게이트 전극들(215)이 형성될 수 있다. 절연층(216)이 복수의 게이트 전극들(215)을 둘러싸도록 형성될 수 있다. 복수의 게이트 전극들(215) 사이의 반도체층(210)의 상면은 노출될 수 있다.
도 5b에 도시한 바와 같이, 절연층(216) 상에 게이트 컨택(230) 및 소스 컨택(240)이 형성될 수 있다. 예컨대, 절연층(216) 상에 금속막이 형성되고 패터닝되어, 게이트 컨택(230) 및 소스 컨택(240)이 형성될 수 있다.
게이트 컨택(230)은 최소의 폭을 가지고 일 방향을 따라 긴 스트라이프 형상을 가질 수 있다.
게이트 컨택(230)은 절연층(216)을 통해 복수의 게이트 전극들(215) 중에서 적어도 하나의 게이트 전극의 상면에 접할 수 있다. 소스 컨택(240)은 절연층(216)을 통해 복수의 게이트 전극들(215) 사이에서 반도체층(210)의 상면, 즉 소스 영역(214-1, 214-2)의 상면에 접할 수 있다.
도 5c에 도시한 바와 같이, 게이트 컨택(230) 및 소스 컨택(240) 상에 절연층(250)이 형성될 수 있다. 절연층(250)은 게이트 컨택(230) 및 소스 컨택(240)을 보호할 수 있다.
게이트 컨택(230) 상의 절연층(250)이 제거되어, 게이트 컨택(230)의 상면이 노출되도록 제1 컨택홀(251)이 형성될 수 있다. 소스 컨택(240) 상의 절연층(250)이 제거되어, 소스 컨택(240)의 상면이 노출되도록 제2 컨택홀(252)이 형성될 수 있다.
도 5d에 도시한 바와 같이, 절연층(250) 상에 스케일러블 게이트 패드(260) 및 스케일러블 소스 패드(270)가 형성될 수 있다. 예컨대, 절연층(250) 상에 금속막이 형성되고 패터닝되어, 스케일러블 게이트 패드(260) 및 스케일러블 소스 패드(270)가 형성될 수 있다.
스케일러블 게이트 패드(260)는 제1 컨택홀(251)을 통해 게이트 컨택(230)의 상면에 접하여, 게이트 컨택(230)에 전기적으로 연결될 수 있다. 스케일러블 소스 패드(270)은 제2 컨택홀(252)을 통해 소스 컨택(240)의 상면에 접하여, 소스 컨택(240)에 전기적으로 연결될 수 있다.
스케일러블 게이트 패드(260)는 게이트 컨택(230) 및 소스 컨택(240)과 수직으로 중첩되도록 형성될 수 있다. 스케일러블 소스 패드(270)는 소스 컨택(240)과 수직으로 중첩되도록 형성될 수 있다. 도시되지 않았지만, 스케일러블 소스 패드(270)는 게이트 컨택(230)과 수직으로 중첩되도록 형성될 수 있다.
스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270)는 서로 이격될 수 있다.
스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 간의 거리는 게이트 컨택(230)의 폭보다 클 수 있다.
도 5e에 도시한 바와 같이, 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 사이에 절연층(280)이 형성될 수 있다. 절연층(280)은 패시베이션층이나 보호층으로 불릴 수 있다.
절연층(280)은 스케일러블 게이트 패드(260)와 스케일러블 소스 패드(270) 사이에서 절연층(280)의 상면에 접할 수 있다. 절연층(280)은 일부는 스케일러블 게이트 패드(260) 및/또는 스케일러블 소스 패드(270)와 수직으로 중첩될 수 있지만, 이에 대해서는 한정하지 않는다. 이와 같은 구조에 의해 절연층(280)과 스케일러블 게이트 패드(260) 및/또는 스케일러블 소스 패드(270) 간의 접촉 면적이 증가되어, 스케일러블 게이트 패드(260) 및/또는 스케일러블 소스 패드(270)의 이탈(peel off)이 방지될 수 있다.
도시되지 않았지만, 절연층(280)은 스케일러블 게이트 패드(260)의 측부를 따라 형성될 수 있다. 도시되지 않았지만, 절연층(280)은 스케일러블 소스 패드(270)의 측부를 따라 형성될 수 있다.
예컨대, 절연층(250)은 무기 재질로 이루어지고, 절연층(280)은 유기 재질로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
도 6a는 제1 기판 상에 제1 전력 반도체 소자와 제2 전력 반도체 소자가 장착된 모습을 도시한다.
도 6a에 도시한 바와 같이, 제1 기판(310) 상에 제1 전력 반도체 소자(331) 및 제2 전력 반도체 소자(332)가 장착될 수 있다. 제1 전력 반도체 소자(331) 및 제2 전력 반도체 소자(332)는 제1 기판(310) 상에 장착될 수 있다.
도면에서 제1 전력 반도체 소자(331) 및 제2 전력 반도체 소자(332)가 각각 8개씩 구비되고 있지만, 이보다 더 많거나 더 적게 구비될 수도 있다.
제1 전력 반도체 소자(331) 및 제2 전력 반도체 소자(332) 각각의 구조는 본 개시의 전력 반도체 소자(도 3 및 도 4)의 구조와 동일하므로, 상세한 설명은 생략된다.
도 6b는 본 개시에 따른 전력 반도체 모듈을 도시한 단면도이다.
도 6b를 참조하면, 본 개시에 따른 전력 반도체 모듈(300)은 제1 기판(310), 제2 기판(320), 제1 전력 반도체 소자(331), 제2 전력 반도체 소자(332), 터미널들(350) 등을 포함할 수 있다.
제1 기판(310) 및 제2 기판(320)은 각각 절연층(311, 321), 제1 금속층(313, 323), 제2 금속층(315, 325) 등을 포함할 수 있다. 절연층(311, 321)은 무기 재질, 세라믹 재질, 알루미나 재질, 플라스틱 재질, 유리 재질 등으로 이루어질 수 있다.
제1 금속층(313, 323)은 복수의 회로 패턴들(미도시)을 포함할 수 있다. 복수의 회로 패턴들은 제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)에 전기적으로 연결될 수 있다. 따라서, 제1 금속층(313, 323)은 전기 전도도가 우수한 금속 재질로 형성될 수 있다. 예컨대, 제1 금속층(313, 323)은 구리(Cu), 금(Au), 알루미늄(Al), 백금(Pt) 등으로 이루어진 단일층 구조이거나 다층 구조를 가질 수 있다.
제2 금속층(315, 325)은 제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)로부터 발생된 열을 신속히 외부로 방출하는 역할을 할 수 있다. 따라서, 제2 금속층(315, 325)은 방열 특성이 우수한 재질로 형성될 수 있다. 예컨대, 제2 금속층(315, 325)은 알루미늄(Al)이나 알루미늄 합금일 수 있지만, 이에 대해서는 한정하지 않는다. 제2 금속층(315, 325)은 방열층이나 방열판으로 불릴 수 있다.
제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)는 제1 기판(310)과 제2 기판(320) 사이에 장착될 수 있다.
본 개시에서, 제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)는 각각 적어도 2개 이상의 전력 반도체 소자들을 포함할 수 있다. 2개 이상의 전력 반도체 소자들은 서로 병렬로 연결될 수 있다.
한편, 터미널들(350)(또는 리드 프레임들)은 외부 회로(또는 드라이버)를 제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)에 연결시키는 역할을 할 수 있다.
예컨대, 적어도 5개의 터미널들(350)이 구비될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 터미널과 제2 터미널은 각각 제2 기판(320)의 대응하는 회로 패턴들을 통해 제1 전력 반도체 소자(331)의 스케일러블 게이트 패드(331a) 및 스케일러블 소스 패드(331b)에 전기적으로 연결될 수 있다. 예컨대, 제3 터미널은 제1 기판(310)의 대응하는 회로 패턴을 통해 제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)에 공통으로 연결될 수 있다. 제3 터미널은 제1 스페이서(341)를 통해 제1 전력 반도체 소자(331)의 드레인 전극(220)에 전기적으로 연결될 수 있다. 제3 터미널은 제2 전력 반도체 소자(332)의 스케일러블 소스 패드(332b)에 전기적으로 연결될 수 있다.
예컨대, 제4 터미널은 제1 기판(310)의 대응하는 회로 패턴을 통해 제2 전력 반도체 소자(332)의 스케일러블 게이트 패드(332a)에 전기적으로 연결될 수 있다. 제1 터미널 및 제4 터미널은 각각 제1 전력 반도체 소자(331)와 제2 전력 반도체 소자(332)의 온/오프를 제어하는 스위칭 신호, 게이트 신호, 제어 신호 등을 제공할 수 있다.
예컨대, 제5 터미널은 제2 기판(320)의 대응하는 회로 패턴을 통해 제2 전력 반도체 소자(332)에 전기적으로 연결될 수 있다. 제5 터미널은 제2 스페이서(342)를 통해 제2 전력 반도체 소자(332)의 드레인 전극(220)에 전기적으로 연결될 수 있다.
본 개시에서, 터미널(350)의 두께는 제1 전력 반도체 소자(331) 또는 제2 전력 반도체 소자(332)의 두께보다 클 수 있다. 제1 기판(310)과 제2 기판(320) 사이에 제1 스페이서(341) 및 제2 스페이서(342)가 구비됨으로써, 터미널(350)과 제1 전력 반도체 소자(331)(또는 제2 전력 반도체 소자(332)) 간의 두께 차이를 보상하여 줄 수 있다. 제1 스페이서(341)는 제1 전력 반도체 소자(331)의 드레인 전극(220)에 장착되고, 제2 스페이서(342)는 제2 전력 반도체 소자(332)의 드레인 전극(220)에 장착될 수 있다. 제1 스페이서(341) 및 제2 스페이서(342)는 전기 전도도가 우수한 재질, 예컨대 구리(Cu)로 이루어질 수 있다.
터미널(350)의 두께와 제1 전력 반도체 소자(331) 또는 제2 전력 반도체 소자(332)의 두께가 동일한 경우, 제1 스페이서(341) 및 제2 스페이서(342)는 생략될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 상술한 측면들의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 상술한 측면들의 등가적 범위 내에서의 모든 변경은 상술한 측면들의 범위에 포함된다.

Claims (10)

  1. 반도체층;
    상기 반도체층 상에 배치되는 게이트 컨택;
    상기 반도체층 상에 배치되는 소스 컨택;
    상기 게이트 컨택 및 상기 소스 컨택 상에 배치되는 절연층;
    상기 절연층 상에 배치되고 상기 게이트 컨택에 전기적으로 연결되는 스케일러블 게이트 패드; 및
    상기 절연층 상에 배치되고 상기 소스 컨택에 전기적으로 연결되는 스케일러블 소스 패드;를 포함하고,
    상기 스케일러블 게이트 패드의 면적은 상기 게이트 컨택의 면적보다 크고,
    상기 스케일러블 소스 패드의 면적은 상기 소스 컨택의 면적보다 작으며,
    상기 스케일러블 게이트 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩되는,
    전력 반도체 소자.
  2. 제1항에 있어서,
    상기 스케일러블 소스 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩되는,
    전력 반도체 소자.
  3. 제1항에 있어서,
    상기 스케일러블 게이트 패드와 상기 스케일러블 소스 패드 사이의 거리는 상기 게이트 컨택과 상기 소스 컨택 사이의 거리보다 큰,
    전력 반도체 소자.
  4. 제1항에 있어서,
    상기 소스 컨택은 제1 소스 컨택 및 제2 소스 컨택을 포함하고,
    상기 게이트 컨택은 상기 제1 소스 컨택과 상기 제2 소스 컨택 사이에서 제1 방향을 따라 배치된 스트라이프 형상을 갖는,
    전력 반도체 소자.
  5. 제1항에 있어서,
    상기 소스 컨택은 복수 개 구비되고,
    상기 반도체층은 제1 방향을 따라 길게 배치되는 게이트 전극들을 포함하고,
    상기 게이트 전극들과 상기 소스 컨택들은 제2 방향을 따라 교대로 배치되는,
    전력 반도체 소자.
  6. 제5항에 있어서,
    상기 게이트 전극들은 서로 전기적으로 연결되고,
    상기 게이트 컨택은 상기 게이트 전극들 중에서 적어도 하나의 게이트 전극에 전기적으로 연결되는,
    전력 반도체 소자.
  7. 제1 기판;
    제2 기판; 및
    상기 제1 기판과 상기 제2 기판 사이에 제1 전력 반도체 소자 및 제2 전력 반도체 소자;을 포함하고,
    상기 제1 전력 반도체 소자 및 상기 제2 전력 반도체 소자는 각각,
    반도체층;
    상기 반도체층 상에 배치되는 게이트 컨택;
    상기 반도체층 상에 배치되는 소스 컨택;
    상기 게이트 컨택 및 상기 소스 컨택 상에 배치되는 절연층;
    상기 절연층 상에 배치되고 상기 게이트 컨택에 전기적으로 연결되는 스케일러블 게이트 패드; 및
    상기 절연층 상에 배치되고 상기 소스 컨택에 전기적으로 연결되는 스케일러블 소스 패드;를 포함하고,
    상기 스케일러블 게이트 패드의 면적은 상기 게이트 컨택의 면적보다 크고,
    상기 스케일러블 소스 패드의 면적은 상기 소스 컨택의 면적보다 작으며,
    상기 스케일러블 게이트 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩되는,
    전력 반도체 모듈.
  8. 제7항에 있어서,
    상기 제1 전력 반도체 소자의 상기 스케일러블 게이트 패드 및 상기 스케일러블 소스 패드는 상기 제2 기판에 전기적으로 연결되고,
    상기 제2 전력 반도체 소자의 상기 스케일러블 게이트 패드 및 상기 스케일러블 소스 패드는 상기 제1 기판에 전기적으로 연결되는,
    전력 반도체 모듈.
  9. 제7항에 있어서,
    상기 스케일러블 소스 패드는 상기 게이트 컨택 및 상기 소스 컨택과 수직으로 중첩되는,
    전력 반도체 모듈.
  10. 제7항에 있어서,
    상기 스케일러블 게이트 패드와 상기 스케일러블 소스 패드 사이의 거리는 상기 게이트 컨택과 상기 소스 컨택 사이의 거리보다 큰,
    전력 반도체 모듈.
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110015788A (ko) * 2009-08-10 2011-02-17 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 반도체 소자
KR20170103015A (ko) * 2008-12-08 2017-09-12 페어차일드 세미컨덕터 코포레이션 증가된 항복 전압 특성을 갖는 트렌치형 전력 반도체 소자
KR20210041691A (ko) * 2019-10-07 2021-04-16 현대모비스 주식회사 다층 접합 전력 모듈 및 그 제조 방법
US20220359694A1 (en) * 2019-06-14 2022-11-10 Hitachi Astemo, Ltd. Semiconductor device
KR20240059627A (ko) * 2021-10-15 2024-05-07 울프스피드, 인크. 다수의 게이트 본드 패드들을 포함하는 전력 반도체 디바이스들

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170103015A (ko) * 2008-12-08 2017-09-12 페어차일드 세미컨덕터 코포레이션 증가된 항복 전압 특성을 갖는 트렌치형 전력 반도체 소자
KR20110015788A (ko) * 2009-08-10 2011-02-17 (주) 트리노테크놀로지 트렌치 게이트 구조를 가지는 반도체 소자
US20220359694A1 (en) * 2019-06-14 2022-11-10 Hitachi Astemo, Ltd. Semiconductor device
KR20210041691A (ko) * 2019-10-07 2021-04-16 현대모비스 주식회사 다층 접합 전력 모듈 및 그 제조 방법
KR20240059627A (ko) * 2021-10-15 2024-05-07 울프스피드, 인크. 다수의 게이트 본드 패드들을 포함하는 전력 반도체 디바이스들

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