WO2026004352A1 - 半導体装置 - Google Patents

半導体装置

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WO2026004352A1
WO2026004352A1 PCT/JP2025/016839 JP2025016839W WO2026004352A1 WO 2026004352 A1 WO2026004352 A1 WO 2026004352A1 JP 2025016839 W JP2025016839 W JP 2025016839W WO 2026004352 A1 WO2026004352 A1 WO 2026004352A1
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WO
WIPO (PCT)
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semiconductor device
printed circuit
recesses
circuit board
terminal
Prior art date
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Pending
Application number
PCT/JP2025/016839
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English (en)
French (fr)
Inventor
憲亮 松澤
広道 郷原
瑶子 中村
克己 谷口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
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Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of WO2026004352A1 publication Critical patent/WO2026004352A1/ja
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components

Definitions

  • This disclosure relates to a semiconductor device (power semiconductor module).
  • Patent Document 1 discloses that a semiconductor device includes a printed circuit board, a plurality of pins press-fitted into the printed circuit board, a resin block formed with a plurality of through holes into which the pins are respectively press-fitted, and a resin case covering at least a portion of the printed circuit board and the resin block, and that a method for manufacturing the semiconductor device includes the steps of press-fitting the pins into the printed circuit board, preparing a resin block formed with a plurality of through holes, fitting the resin block onto the pins so that the pins are press-fitted into the through holes, and resin-molding the resin case so that it covers at least a portion of the printed circuit board and the resin block.
  • Patent Document 2 discloses a semiconductor device in which a power circuit and a control circuit are housed in a two-story structure inside a package consisting of a metal base, a terminal-integrated outer case, and a top cover, and sealed with a gel filler. The device then inserts the control terminals leading out from the control circuit into a control terminal block, which is an independent component, as pin terminals arranged according to the user's specifications. The control terminal block is then fixed across and bridged near the center of the top surface of the outer case, and the printed circuit board for the control circuit is bridged and connected between the terminal leads that rise from the block toward the inside of the case and the terminal leads that rise from a relay terminal block arranged inside the case.
  • a control terminal block which is an independent component, as pin terminals arranged according to the user's specifications.
  • the control terminal block is then fixed across and bridged near the center of the top surface of the outer case, and the printed circuit board for the control circuit is bridged and connected between the terminal leads that rise from the block toward
  • Patent Document 3 discloses a power module structure that uses an insulated circuit board integrated with a heat sink.
  • the various components placed inside the case must be positioned using carbon jigs, etc.
  • variations in the jigs and positions occur, making it difficult to improve positioning accuracy.
  • the present disclosure aims to provide a semiconductor device that can improve the positional accuracy of components placed inside the case.
  • One aspect of the present disclosure is a semiconductor device comprising: an insulating plate; a plurality of conductive plates provided on the insulating plate, each of which has a plurality of first recesses; a semiconductor chip provided on one of the plurality of conductive plates; a printed circuit board provided above the semiconductor chip, the printed circuit board having a plurality of through holes and a plurality of connecting members conductively connected to the semiconductor chip; a terminal holding portion that holds a plurality of terminals inserted into the printed circuit board; and a terminal block that extends downward from the terminal holding portion and has a plurality of legs that engage with the plurality of first recesses via the plurality of through holes.
  • the lower end of the leg may be provided with a protrusion that engages with the first recess.
  • the first recess may be provided in the upper part of the conductive plate.
  • the first recess may extend through the conductive plate.
  • the first recess may be a groove that is annular in plan view, and the leg portion may be cylindrical.
  • a plurality of second recesses may be provided in any of the plurality of conductive plates, and the device may further include a case that houses the semiconductor chip and printed circuit board inside and has a plurality of locking portions that lock into the plurality of second recesses.
  • the insulating plate may be rectangular in plan view, and multiple second recesses may be provided at diagonal positions of the rectangle.
  • a main terminal may be integrally formed with the case, and the main terminal may be joined to one of the multiple conductive plates.
  • the device may further include a cooler located below the insulating plate.
  • This disclosure makes it possible to provide a semiconductor device that can improve the positional accuracy of components placed inside the case.
  • FIG. 1 is a top view of a semiconductor device according to a first embodiment
  • FIG. 2 is a top view of a component of the semiconductor device according to the first embodiment
  • FIG. 3 is a perspective view of the semiconductor device according to the first embodiment, corresponding to FIG. 2
  • FIG. 2 is a top view of a component of the semiconductor device according to the first embodiment
  • FIG. 5 is a perspective view of the semiconductor device according to the first embodiment, corresponding to FIG. 4 .
  • FIG. 2 is a top view of a component of the semiconductor device according to the first embodiment.
  • FIG. 2 is a perspective view of a component of the semiconductor device according to the first embodiment.
  • FIG. 2 is a top view of a component of the semiconductor device according to the first embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a second embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a third embodiment.
  • FIG. 10 is a cross-sectional view of a semiconductor device according to a fourth embodiment.
  • FIG. 13 is a plan view of a conductive plate of a semiconductor device according to a fifth embodiment.
  • FIG. 13 is a plan view of a conductive plate of a semiconductor device according to a sixth embodiment.
  • FIG. 13 is a plan view of a conductive plate of a semiconductor device according to a seventh embodiment.
  • FIG. 13 is a plan view of a conductive plate of a semiconductor device according to an eighth embodiment.
  • FIG. 13 is a cross-sectional view of a semiconductor device according to a ninth embodiment.
  • top surface and “bottom surface” may be read as “front surface” and “back surface,” respectively.
  • first main surface and “second main surface” of each member are main surfaces that face each other; for example, if the “first main surface” is the top surface, the “second main surface” is the bottom surface.
  • first main surface and “second main surface” may be read as “one main surface” and “the other main surface,” respectively.
  • a 6-in-1 power semiconductor module constituting three phases, namely, U phase, V phase, and W phase
  • Fig. 1 is a plan view of the semiconductor device according to the first embodiment.
  • the semiconductor device according to the first embodiment includes a case 8, and main terminals (positive terminals) 11a to 11c, main terminals (negative terminals) 12a to 12c, and main terminals (output terminals) 13a to 13c that are integrally provided with the case 8 and exposed outside the case 8.
  • the case 8 has a roughly rectangular outer shape in a plan view.
  • the case 8 is made of a resin material such as polyphenylene sulfide (PPS).
  • PPS polyphenylene sulfide
  • the case 8 has through holes 8a to 8h for screw tightening.
  • the longitudinal direction of the approximately rectangular case 8 (left-right direction in Figure 1) is defined as the X-axis direction, and one direction in the X-axis direction (towards the right in Figure 1) is defined as the positive direction.
  • the direction perpendicular to the X-axis direction (up-down direction in Figure 1), which is the short direction of case 8, is defined as the Y-axis direction, and one direction in the Y-axis direction (upward in Figure 1) is defined as the positive direction.
  • the direction perpendicular to the X-axis and Y-axis directions (forward and backward directions in Figure 1) is defined as the Z-axis direction
  • the top of case 8 (forward direction in Figure 1) is defined as the positive direction of the Z-axis.
  • the definitions of directions and orientations shown in Figure 2 and subsequent figures are the same as in Figure 1.
  • Positive electrode terminals 11a-11c, negative electrode terminals 12a-12c, and output terminals 13a-13c are integrally formed with the case 8 by insert molding or the like.
  • Positive electrode terminals 11a-11c, negative electrode terminals 12a-12c, and output terminals 13a-13c are made of a conductive material such as copper (Cu), a Cu alloy, aluminum (Al), or an Al alloy.
  • Positive electrode terminals 11a-11c and negative electrode terminals 12a-12c are arranged on one side of the case 8 in the short direction (Y-axis direction). Positive electrode terminals 11a-11c and negative electrode terminals 12a-12c are arranged alternately along the long direction (X-axis direction) of the case 8. Positive electrode terminals 11a-11c and negative electrode terminals 12a-12c are external connection terminals and can be connected to external components such as capacitors by screw fastening or laser welding. Positive electrode terminals 11a-11c have joints 11d-11i that extend inside the case 8. Negative electrode terminals 12a-12c have joints 12d-12f that extend inside the case 8.
  • Output terminals 13a to 13c are arranged on the other side of the case 8 in the short direction (Y-axis direction). Output terminals 13a to 13c are arranged along the long direction (X-axis direction) of the case 8. Output terminals 13a to 13c are external connection terminals and can be connected to external components such as motors by screw fastening or laser welding. Output terminals 13a to 13c have joints 13d to 13f that extend inside the case 8.
  • Printed circuit boards (wiring boards) 2a-2c and terminal blocks (terminal manifolds) 3a-3c are arranged inside the case 8. Note that Figure 1 does not show the sealing resin, such as silicone gel or epoxy resin, that is provided inside the case 8 and seals the printed circuit boards 2a-2c and terminal blocks 3a-3c, etc.
  • FIG. 2 is a top view of the semiconductor device according to the first embodiment, omitting the case 8, which integrates the positive terminals 11a-11c, negative terminals 12a-12c, and output terminals 13a-13c of FIG. 1, the printed circuit boards 2a-2c, and terminal blocks 3a-3c.
  • FIG. 3 is a perspective view of the semiconductor device according to the first embodiment corresponding to FIG. 2.
  • the semiconductor device according to the first embodiment includes a cooler (heat sink) 7, an insulating plate 6 provided on the upper surface of the cooler 7, and multiple conductive plates (circuit patterns) 51-59 provided on the upper surface of the insulating plate 6.
  • the cooler 7, insulating plate 6, and conductive plates 51-59 form a cooler-integrated substrate (51-59, 6, 7).
  • the insulating plate 6 has a substantially rectangular planar pattern.
  • the insulating plate 6 is made of an insulating material.
  • the insulating plate 6 may be made of a resin insulating layer (resin insulating sheet) made of, for example, liquid crystal polymer (LCP) or epoxy resin.
  • the insulating plate 6 may be made of a ceramic substrate made of aluminum oxide (Al 2 O 3 ), aluminum nitride (AlN), silicon nitride (Si 3 N 4 ), boron nitride (BN), or the like.
  • the conductive plates 51-59 are made of a conductive material such as copper (Cu), a Cu alloy, aluminum (Al), or an Al alloy.
  • the conductive plates 51-59 may be bonded to the upper surface of the insulating plate 6 by thermocompression bonding or the like. There are no particular restrictions on the number or placement of the conductive plates 51-59.
  • a conductive plate (heat sink) may be provided on the lower surface of the insulating plate 6, and the insulating plate 6, the conductive plates 51-59 on the upper surface of the insulating plate 6, and the conductive plate (heat sink) on the lower surface of the insulating plate 6 may form an insulated circuit board such as a direct copper bonding (DCB) board or an active metal bonding (AMD) board.
  • DCB direct copper bonding
  • AMD active metal bonding
  • the case 8 shown in Figure 1 may be provided on the upper surface of the insulating plate 6.
  • the insulating plate 6 may be housed inside the case 8, and the case 8 may be provided on the upper surface of the cooler 7 and adhered thereto with an adhesive.
  • the joint 13d of the output terminal 13a shown in Figure 1, which extends inside the case 8, is connected to the top surface of the conductive plate 51 by ultrasonic bonding or the like.
  • the semiconductor chips 41a-41f that form the lower arm of one phase e.g., the U-phase
  • a bonding material not shown, such as solder or sintered material.
  • Positioning recesses (holes) 51a, 51b, and 51x are provided on the top surface of the conductive plate 51.
  • the recesses 51a and 51b are located between the semiconductor chips 41a and 41d.
  • the recess 51x is located at a corner of the conductive plate 51 and at a corner of the approximately rectangular shape of the insulating plate 6.
  • Joints 11d and 11e which extend inside the case 8 of the positive terminal 11a shown in Figure 1, are connected to the upper surface of the conductive plate 52 by ultrasonic bonding or similar.
  • Semiconductor chips 42a to 42f which form the upper arm of one phase (e.g., the U-phase), are attached to the upper surface of the conductive plate 52 via a bonding material (not shown), such as solder or sintered material.
  • Positioning recesses (holes) 52a and 52b are provided on the upper surface of the conductive plate 52. The recesses 52a and 52b are located between the semiconductor chips 42a and 42d.
  • the upper surface of the conductive plate 53 is connected by ultrasonic welding or the like to the joint 12d of the negative electrode terminal 12a shown in Figure 1, which extends to the inside of the case 8.
  • the joint 13e of the output terminal 13b shown in Figure 1, which extends inside the case 8, is connected to the upper surface of the conductive plate 54 by ultrasonic bonding or the like.
  • the semiconductor chips 43a to 43f that form the lower arm of one phase (for example, the V phase) are attached to the upper surface of the conductive plate 54 via a bonding material (not shown) such as solder or sintered material.
  • Positioning recesses (holes) 54a and 54b are provided on the upper surface of the conductive plate 54. The recesses 54a and 54b are located between the semiconductor chips 43a and 43d.
  • Joints 11f and 11g which extend inside the case 8 of the positive terminal 11b shown in Figure 1, are connected to the upper surface of the conductive plate 55 by ultrasonic bonding or the like.
  • Semiconductor chips 44a to 44f which form the upper arm of one phase (e.g., the V phase), are attached to the upper surface of the conductive plate 55 via a bonding material (not shown), such as solder or sintered material.
  • Positioning recesses (holes) 55a and 55b are provided on the upper surface of the conductive plate 55. The recesses 55a and 55b are located between the semiconductor chips 44a and 44d.
  • the upper surface of the conductive plate 56 is connected by ultrasonic welding or the like to the joint 12e of the negative electrode terminal 12b shown in Figure 1, which extends to the inside of the case 8.
  • the joint 13f of the output terminal 13c shown in Figure 1, which extends inside the case 8, is connected to the upper surface of the conductive plate 57 by ultrasonic bonding or the like.
  • the semiconductor chips 45a to 45f that form the lower arm of one phase (for example, the W phase) are attached to the upper surface of the conductive plate 57 via a bonding material (not shown) such as solder or sintered material.
  • Positioning recesses (holes) 57a and 57b are provided on the upper surface of the conductive plate 57.
  • the recesses 57a and 57b are located between the semiconductor chips 45a and 45d.
  • Joints 11h and 11i extending inside the case 8 of the positive terminal 11c shown in Figure 1 are connected to the upper surface of the conductive plate 58 by ultrasonic bonding or the like.
  • Semiconductor chips 46a to 46f constituting the upper arm of one phase e.g., the W phase
  • a bonding material such as solder or sintered material.
  • Positioning recesses (holes) 58a, 58b, and 58x are provided on the upper surface of the conductive plate 58.
  • Recesses 58a and 58b are located between the semiconductor chips 46a and 46d.
  • Recess 58x is located at a corner of the conductive plate 58 and at a corner of the approximately rectangular insulating plate 6.
  • Recesses 51x and 58x are located at diagonal corners of the approximately rectangular insulating plate 6.
  • the upper surface of the conductive plate 59 is connected by ultrasonic welding or the like to the joint 12f of the negative terminal 12c shown in Figure 1, which extends to the inside of the case 8.
  • the semiconductor chips 41a to 41f, 42a to 42f, 43a to 43f, 44a to 44f, 45a to 45f, and 46a to 46f are made of semiconductors such as silicon (Si), silicon carbide (SiC), gallium nitride (GaN), gallium oxide (Ga 2 O 3 ), or diamond (C).
  • the semiconductor chips 41a to 41f, 42a to 42f, 43a to 43f, 44a to 44f, 45a to 45f, and 46a to 46f may be field-effect transistors (FETs) such as metal-oxide semiconductor field-effect transistors (MOSFETs), insulated-gate bipolar transistors (IGBTs), reverse-conducting insulated-gate bipolar transistors (RC-IGBTs) in which a diode is connected in antiparallel to an IGBT, static induction (SI) thyristors, gate turn-off (GTO) thyristors, or the like.
  • FETs field-effect transistors
  • MOSFETs metal-oxide semiconductor field-effect transistors
  • IGBT insulated-gate bipolar transistors
  • RC-IGBTs reverse-conducting insulated-gate bipolar transistors
  • semiconductor chips 41a-41f, 42a-42f, 43a-43f, 44a-44f, 45a-45f, and 46a-46f constitute IGBTs.
  • Semiconductor chips 41a-41f, 42a-42f, 43a-43f, 44a-44f, 45a-45f, and 46a-46f have a collector electrode (not shown) on their undersides, and a gate electrode 41 and an emitter electrode 42 on their upper sides.
  • three semiconductor chips 41a to 41c and three semiconductor chips 41d to 41f are spaced apart from each other in the longitudinal direction (X-axis direction) of the insulating plate 6.
  • one semiconductor chip 41a and two semiconductor chips 41b and 41c are spaced apart from each other in the lateral direction (Y-axis direction) of the insulating plate 6, with their gate electrodes 41 facing each other.
  • one semiconductor chip 41d and two semiconductor chips 41e and 41f are spaced apart from each other in the lateral direction (Y-axis direction) of the insulating plate 6, with their gate electrodes 41 facing each other.
  • Semiconductor chips 42a to 42f, 43a to 43f, 44a to 44f, 45a to 45f, and 46a to 46f are also arranged in the same positions as semiconductor chips 41a to 41f.
  • FIG. 4 is a top view of the semiconductor device according to the first embodiment shown in FIG. 2, with printed circuit boards 2a-2c added to the top surfaces of the cooler 7, insulating plate 6, and conductive plates 51-59.
  • FIG. 5 is a perspective view of the semiconductor device according to the first embodiment corresponding to FIG. 4. As shown in FIGS. 4 and 5, printed circuit board 2a is provided above and facing conductive plates 51-53 and semiconductor chips 41a-41f, 42a-42f. Printed circuit board 2b is provided above and facing conductive plates 54-56 and semiconductor chips 43a-43f, 44a-44f. Printed circuit board 2c is provided above and facing conductive plates 57-59 and semiconductor chips 45a-45f, 46a-46f.
  • FIG. 6 is an enlarged top view of a portion of the top view of the semiconductor device according to the first embodiment shown in FIG. 4, showing conductive plates 51-53 and a top view of printed circuit board 2a above conductive plates 51-53.
  • Printed circuit board 2a includes insulating layer 21 having a substantially rectangular planar pattern and multiple conductive layers 22a-22h provided on the upper surface of insulating layer 21.
  • Printed circuit board 2a may be a multilayer wiring board having multiple wiring layers sandwiched between insulating layer 21.
  • printed circuit board 2a may further include one or more conductive layers provided inside insulating layer 21 and a conductive layer provided on the lower surface of insulating layer 21, in addition to conductive layers 22a-22h provided on the upper surface of insulating layer 21.
  • Through holes 21a-21d are provided in the insulating layer 21 of the printed circuit board 2a.
  • the positions of through holes 21a and 21b correspond to the positions of recesses 51a and 51b of the conductive plate 51.
  • the positions of through holes 21c and 21d correspond to the positions of recesses 52a and 52b of the conductive plate 52.
  • through holes 25a-25f are provided in the printed circuit board 2a.
  • the insulating layer 21 is made of an insulating resin material, such as epoxy resin.
  • the conductive layers 22a-22h are made of a conductive material, such as copper (Cu), a Cu alloy, aluminum (Al), or an Al alloy.
  • Pin-shaped connection members (pins) 72a-72f are conductively connected to the conductive layer 22a.
  • the connection members 72a-72f are made of a conductive material such as copper (Cu), a Cu alloy, aluminum (Al), or an Al alloy.
  • the connection members 72a-72f are inserted into through holes provided in the printed circuit board 2a and fixed by press-fitting.
  • the upper ends of the connection members 72a-72f protrude from the upper surface of the printed circuit board 2a and extend upward.
  • the lower ends of the connection members 72a-72f are conductively connected to the emitter electrodes 42 of the semiconductor chips 41a-41f shown in Figure 2 via a bonding material (not shown), such as solder or a sintered material.
  • Pin-shaped connection members (pins) 74a-74c, 74g are conductively connected to the conductive layer 22b.
  • the connection members 74a-74c, 74g are press-fit into through holes provided in the printed circuit board 2a.
  • the upper ends of the connection members 74a-74c, 74g protrude from the upper surface of the printed circuit board 2a and extend upward.
  • the lower ends of the connection members 74a-74c are conductively connected to the emitter electrodes 42 of the semiconductor chips 42a-42c shown in FIG. 2 via a bonding material (not shown) such as solder or a sintered material.
  • the lower end of the connection member 74g is conductively connected to the conductive plate 51 via a bonding material (not shown) such as solder or a sintered material.
  • Pin-shaped connection members (pins) 74d-74f, 74h are conductively connected to the conductive layer 22c.
  • the connection members 74d-74f, 74h are press-fit into through holes provided in the printed circuit board 2a.
  • the upper ends of the connection members 74d-74f, 74h protrude from the upper surface of the printed circuit board 2a and extend upward.
  • the lower ends of the connection members 74d-74f are conductively connected to the emitter electrodes 42 of the semiconductor chips 42d-42f shown in FIG. 2 via a bonding material (not shown) such as solder or a sintered material.
  • the lower end of the connection member 74h is conductively connected to the conductive plate 51 via a bonding material (not shown) such as solder or a sintered material.
  • Pin-shaped connection members (pins) 71a-71f are conductively connected to the conductive layer 22d.
  • the connection members 71a-71f are press-fit into through holes provided in the printed circuit board 2a.
  • the upper ends of the connection members 71a-71f protrude from the upper surface of the printed circuit board 2a and extend upward.
  • the lower ends of the connection members 71a-71f are conductively connected to the gate electrodes 41 of the semiconductor chips 41a-41f shown in Figure 2 via a bonding material (not shown), such as solder or a sintered material.
  • Pin-shaped connection members (pins) 73a to 73f are conductively connected to the conductive layer 22e.
  • the connection members 73a to 73f are press-fit into through holes provided in the printed circuit board 2a.
  • the upper ends of the connection members 73a to 73f protrude from the upper surface of the printed circuit board 2a and extend upward.
  • the lower ends of the connection members 73a to 73f are conductively connected to the gate electrodes 41 of the semiconductor chips 42a to 42f shown in Figure 2 via a bonding material (not shown), such as solder or a sintered material.
  • a pin-shaped connection member (pin) 74f is conductively connected to the conductive layer 22f.
  • the connection member 74f is press-fit into a through hole provided in the printed circuit board 2a.
  • the upper end of the connection member 74f protrudes from the upper surface of the printed circuit board 2a and extends upward.
  • the lower end of the connection member 74f is conductively connected to the conductive plate 53 via a bonding material (not shown) such as solder or a sintered material.
  • the conductive layer 22f is conductively connected to the conductive layer 22a via a conductive layer inside the insulating layer 21.
  • a pin-shaped connection member (pin) 77 is conductively connected to conductive layer 22g. Connection member 77 is press-fitted into a through-hole provided in printed circuit board 2a. Pin-shaped connection members (pins) 76a and 76b are conductively connected to conductive layer 22h. Connection members 76a and 76b are press-fitted into through-holes provided in printed circuit board 2a.
  • FIG. 7 is a top view of the semiconductor device according to the first embodiment shown in FIG. 5, with terminal blocks 3a to 3c added.
  • Terminal block 3a is provided on the top surface of printed circuit board 2a.
  • Terminal block 3b is provided on the top surface of printed circuit board 2b.
  • Terminal block 3c is provided on the top surface of printed circuit board 2c.
  • Figure 8 is a top view of the printed circuit board 2a and terminal block 3a.
  • the terminal block 3a includes multiple terminals (control terminals) 61-66, a terminal holder 31 that holds the control terminals 61-66, and legs 32a-32d that extend downward from the terminal holder 31.
  • the control terminals 61-66 are formed integrally with the terminal holder 31 by insert molding or the like.
  • the control terminals 61-66 are made of a conductive material such as copper (Cu), a Cu alloy, aluminum (Al), or an Al alloy.
  • the control terminals 61-66 are shown as having the shape of press-fit terminals, but the shape of the control terminals 61-66 is not particularly limited.
  • the control terminals 61-66 may be, for example, pin-shaped, rod-shaped, cylindrical, or polygonal prism-shaped. There is also no limit to the number of control terminals 61-66.
  • the control terminals 61-66 protrude from the upper surface of the terminal holder 31 and extend upward.
  • the control terminals 61-66 are external connection terminals, and their upper portions can be connected to external components such as a control board.
  • the control terminals 61-66 protrude from the lower surface of the terminal holder 31, extend downward, and are inserted into the through-holes 25a-25f of the printed circuit board 2a shown in FIG. 6 and fixed by press-fitting.
  • the lower ends of the control terminals 61-66 may remain inside the through-holes 25a-25f of the printed circuit board 2a, or may pass through the through-holes 25a-25f of the printed circuit board 2a and be exposed from the underside of the printed circuit board 2a.
  • the lower ends of the control terminals 61-66 do not reach the upper surfaces of the conductive plates 51-53 and are separated from the upper surfaces of the conductive plates 51-53.
  • control terminal 61 is press-fitted into through-hole 25a of printed circuit board 2a shown in Figure 6 and is conductively connected to conductive layer 22h.
  • control terminal 62 is press-fitted into through-hole 25b of printed circuit board 2a shown in Figure 6 and is conductively connected to conductive layer 22g.
  • the lower end of the control terminal 63 is press-fitted into the through hole 25c of the printed circuit board 2a shown in Figure 6.
  • the control terminal 63 is conductively connected to the gate electrodes 41 of the semiconductor chips 41a to 41f via the conductive layer 22d, and functions as a gate terminal.
  • the control terminal 63 applies a control signal to the gate electrodes 41 of the semiconductor chips 41a to 41f.
  • the lower end of the control terminal 64 is press-fitted into the through hole 25d of the printed circuit board 2a shown in Figure 6.
  • the control terminal 64 is conductively connected to the emitter electrodes 42 of the semiconductor chips 41a to 41f via the printed circuit board 2a, and functions as an auxiliary emitter terminal.
  • the lower end of the control terminal 65 is press-fitted into the through hole 25e of the printed circuit board 2a shown in Figure 6.
  • the lower end of the control terminal 66 is press-fitted into the through hole 25f of the printed circuit board 2a.
  • the control terminal 65 is conductively connected to the emitter electrodes 42 of the semiconductor chips 42a to 42f via the printed circuit board 2a, and functions as an auxiliary emitter terminal.
  • the control terminal 66 is conductively connected to the gate electrodes 41 of the semiconductor chips 42a to 42f via the conductive layer 22e shown in Figure 6, and functions as a gate terminal.
  • the control terminal 66 applies a control signal to the gate electrodes 41 of the semiconductor chips 42a to 42f.
  • terminal holding portion 31 has a planar pattern that is approximately H-shaped or I-shaped.
  • the planar pattern of terminal holding portion 31 is not particularly limited.
  • terminal holding portion 31 is located between semiconductor chips 41a to 41c and semiconductor chips 41d to 41f shown in FIG. 2, and between semiconductor chips 42a to 42c and semiconductor chips 42d to 42f.
  • Terminal holding portion 31 is made of an insulating resin material, such as epoxy resin.
  • the portion of the terminal holder 31 that holds the control terminals 61-66 has protrusions (projections) 33a-33c that protrude from the top surface of the terminal holder 31.
  • Protrusions 33a-33c are formed integrally with the terminal holder 31 and are made of the same material as the terminal holder 31.
  • Protrusion 33a covers part of the outer periphery of control terminals 61 and 62.
  • Protrusion 33b covers part of the outer periphery of control terminals 63 and 64.
  • Protrusion 33c covers part of the outer periphery of control terminals 65 and 66.
  • Protrusions 33a to 33c ensure the insulation distance (creepage distance) between control terminals 61 to 66. Note that protrusions 33a to 33c do not necessarily have to be provided.
  • the terminal holding portion 31 has multiple (four) legs 32a to 32d.
  • Legs 32a to 32d are formed integrally with the terminal holding portion 31 and are made of the same material as the terminal holding portion 31.
  • Leg 32a extends downward, passes through the through hole 21a of the printed circuit board 2a shown in Figure 6, and is inserted into and engaged with the recess 51a of the conductive plate 51.
  • Leg 32b extends downward, passes through the through hole 21b of the printed circuit board 2a shown in Figure 6, and is inserted into and engaged with the recess 51b of the conductive plate 51.
  • Leg 32c extends downward, passes through the through hole 21c of the printed circuit board 2a shown in Figure 6, and is inserted into and engaged with the recess 52a of the conductive plate 52.
  • the leg 32d extends downward, passes through the through-hole 21d in the printed circuit board 2a shown in Figure 6, and is inserted into and engaged with the recess 52b in the conductive plate 52.
  • the legs 32a-32d engage (fit) with the recesses 51a, 51b, 52a, and 52b, facilitating the positioning of the semiconductor chips 41a-41f, 42a-42f and conductive plates 51-59 with the connecting members 71a-71f, 72a-72f, 73a-73f, 74a-74h, 76a, 76b, 77, 78a, and 78b on the printed circuit board 2a.
  • Figure 9 is a perspective cross-sectional view taken along line A-A', which passes through legs 32c and 32d of terminal block 3a in Figure 8.
  • cooling fins 7x are provided on the underside of the cooler 7.
  • Recesses 52a and 52b of conductive plate 52 are provided on the upper part of conductive plate 52. Recesses 52a and 52b can be formed by etching conductive plate 52.
  • Leg 32c has an extension 321 extending downward from terminal holding portion 31, and a protrusion 322 protruding from the lower end of extension 321 and having a width narrower than that of extension 321.
  • Protrusion 322 is inserted into and engaged with recess 52a of conductive plate 52.
  • Leg 32d has an extension 323 extending downward from terminal holding portion 31, and a protrusion 324 protruding from the lower end of extension 323 and having a width narrower than that of extension 323.
  • Protrusion 324 is inserted into and engaged with recess 52b of conductive plate 52.
  • Protrusions 322 and 324 may or may not reach the bottom surfaces of recesses 52a and 52b of conductive plate 52.
  • the configuration of the legs 32a and 32b of the terminal block 3a shown in Figure 8 is substantially similar to that of the legs 32c and 32d of the terminal block 3a, so a duplicated description will be omitted.
  • the configuration of the terminal blocks 3b and 3c shown in Figure 7 is substantially similar to that of the terminal block 3a shown in Figures 8 and 9, so a duplicated description will be omitted.
  • the protrusion 81 has a protrusion 81a that protrudes toward the inside of the case 8 and an extension 81b that extends downward from the protrusion 81a.
  • the protrusion 81a has an upper surface that is flush with the upper surface of the case 8, but it may also be provided below the upper surface of the case 8, for example, in the center or lower part of the inner wall.
  • the lower end of the extension 81b is inserted into and engaged with the recess 51x of the conductive plate 51. Similar to the protrusion 322 at the lower end of the extension 321 in FIG. 9, a protrusion may also be provided at the lower end of the extension 81b shown in FIG. 10.
  • the recess 51x of the conductive plate 51 may be provided at the top of the conductive plate 51 or may penetrate the conductive plate 51.
  • the protrusion 82 on the inside of the case 8 and the recess 58x on the conductive plate 58 shown in Figure 1 are substantially similar in configuration to the protrusion 81 on the inside of the case 8 and the recess 51x on the conductive plate 51 shown in Figure 10, so redundant explanation will be omitted.
  • ⁇ Method of manufacturing semiconductor device> 11 is an exploded perspective view of the semiconductor device according to the first embodiment. An example of a method for manufacturing (assembling) the semiconductor device according to the first embodiment will be described with reference to FIG.
  • control terminals 61-66 are integrally formed with the terminal holder 31, legs 32a-32d, and protrusions 33a-33c using insert molding or similar to prepare the terminal block 3a. Then, the control terminals 61-66 of the terminal block 3a are press-fitted into the printed circuit board 2a, and the legs 32a-32d of the terminal block 3a are inserted through the through-holes 21a-21d of the printed circuit board 2a, thereby integrating the terminal block 3a with the printed circuit board 2a. Similarly, the terminal blocks 3b and 3c are integrated with the printed circuit boards 2b and 2c.
  • a case 8 is prepared in which the positive electrode terminals 11a-11c, negative electrode terminals 12a-12c, and output terminals 13a-13c are integrated by insert molding or the like. Note that in this state, the inside of the case 8 is not filled with the sealing resin 9 shown in Figure 11.
  • conductive plate 5 is a general term for conductive plates 51-59 shown in Figure 2.
  • semiconductor chip 4 is placed via solder on the conductive plate 5 of the cooler-integrated substrate (5-7).
  • semiconductor chip 4" refers collectively to the semiconductor chips 41a-41f, 42a-42f, 43a-43f, 44a-44f, 45a-45f, and 46a-46f shown in FIG. 2.
  • connection members (pins) of the printed circuit boards 2a-2c which are integrated with the terminal blocks 3a-3c, are placed via solder on the conductive plate 5 and the semiconductor chip 4.
  • the legs 32a-32d of the terminal block 3a engage (fit) with the recesses 51a, 51b, 52a, and 52b of the conductive plates 51 and 52, thereby easily positioning the semiconductor chip 4 and the printed circuit board 2a.
  • the legs of the terminal blocks 3b and 3c engage (fit) with the recesses of the conductive plate 5, thereby easily positioning the semiconductor chip 4 and the printed circuit boards 2b and 2c.
  • the solder is then reflowed by heating, joining the conductive plate 5, semiconductor chip 4, and printed circuit boards 2a-2c together.
  • the case 8 is adhered to the top side of the cooler 7 using an adhesive or the like so as to house the semiconductor chip 4, printed circuit boards 2a-2c, and terminal blocks 3a-3c inside.
  • the protrusions 81, 82 of the case 8 shown in FIG. 1 engage (fit) with the recesses 51x, 58x of the conductive plates 51, 58, thereby easily positioning the positive terminals 11a-11c, negative terminals 12a-12c, and output terminals 13a-13c integrated into the case 8 and the conductive plate 5.
  • the positive terminals 11a-11c, negative terminals 12a-12c, and output terminals 13a-13c are then joined to the conductive plate 5 using ultrasonic bonding or the like.
  • sealing resin 9 such as silicone gel or epoxy resin, by potting or other methods, to seal the semiconductor chip 4, printed circuit boards 2a-2c, and terminal blocks 3a-3c.
  • sealing resin 9 such as silicone gel or epoxy resin
  • the control terminals 61-66 of the terminal blocks 3a-3c protrude from the top surface of the sealing resin 9. In this way, the semiconductor device according to the first embodiment is completed.
  • positioning recesses 51a, 51b, 52a, and 52b are provided on the conductive plates 51 and 52.
  • the control terminals 61-66 held by the terminal block 3a are press-fit into the printed circuit board 2a, and the legs 32a-32d of the terminal block 3a are inserted through the through-holes 21a-21d of the printed circuit board 2a and engaged with the recesses 51a, 51b, 52a, and 52b of the conductive plates 51 and 52.
  • This facilitates positioning of the semiconductor chips 41a-41f, 42a-42f and the printed circuit board 2a.
  • the legs 32a-32d of the terminal block 3a through the through-holes 21a-21d of the printed circuit board 2a, warping of the printed circuit board 2a can be suppressed.
  • positioning recesses 51x and 58x are provided on the conductive plates 51 and 58.
  • the protrusions 81 and 82 of the case 8 are engaged (fitted) into the recesses 51x and 58x of the conductive plates 51 and 58. This makes it easy to position the case 8, the positive terminals 11a-11c, the negative terminals 12a-12c, and the output terminals 13a-13c integrated into the case 8, and the conductive plate 5.
  • FIG. 12 is a cross-sectional view of a semiconductor device according to the second embodiment, corresponding to the cross section taken along line A-A' in FIG. 8.
  • the semiconductor device according to the second embodiment differs from the semiconductor device according to the first embodiment in that the legs 32c and 32d do not have protrusions at their lower ends.
  • the lower ends of the legs 32c and 32d engage (fit) with recesses 52a and 52b of the conductive plate 52.
  • the other legs 32a and 32b of the terminal block 3a also have the same configuration as the legs 32c and 32d of the terminal block 3a shown in FIG. 12.
  • Other configurations of the semiconductor device according to the second embodiment are substantially the same as those of the semiconductor device according to the first embodiment, and therefore, redundant description will be omitted.
  • FIG. 13 is a cross-sectional view of a semiconductor device according to the third embodiment, corresponding to the cross section taken along line A-A' in FIG. 8.
  • the semiconductor device according to the third embodiment differs from the semiconductor device according to the first embodiment in that recesses 52a and 52b of the conductive plate 52 penetrate the conductive plate 52.
  • the recesses 52a and 52b can be formed, for example, by etching the conductive plate 52 from the top and bottom surfaces, respectively.
  • the recesses 51a and 51b of the conductive plate 51 also have the same configuration as the recesses 52a and 52b of the conductive plate 52 shown in FIG. 13. Since the other configurations of the semiconductor device according to the third embodiment are substantially the same as those of the semiconductor device according to the first embodiment, redundant description will be omitted.
  • (Fourth embodiment) 14 is a cross-sectional view of a semiconductor device according to the fourth embodiment, corresponding to the cross section taken along line A-A' in FIG. 8.
  • the semiconductor device according to the fourth embodiment differs from the semiconductor device according to the first embodiment in that the recesses 52a and 52b of the conductive plate 52 are annular (circular) grooves in a plan view and the legs 32c and 32d of the terminal block 3a are cylindrical (cylindrical).
  • the other legs 32a and 32b of the terminal block 3a also have the same configuration as the legs 32c and 32d of the terminal block 3a shown in FIG. 14. Since the other configurations of the semiconductor device according to the fourth embodiment are substantially the same as those of the semiconductor device according to the first embodiment, redundant description will be omitted.
  • Fifth Embodiment 15 is a plan view of an optional conductive plate 50a of a semiconductor device according to the fifth embodiment and a conductive plate 50b, which is a floating island spaced apart from and provided inside the conductive plate 50a.
  • the semiconductor device according to the fifth embodiment differs from the semiconductor device according to the first embodiment in that recesses 501 and 502 are provided on either side of the conductive plate 50b.
  • the legs 32a and 32b of the terminal block 3a are engaged (fitted) into the recesses 501 and 502.
  • Other configurations of the semiconductor device according to the fifth embodiment are substantially similar to those of the semiconductor device according to the first embodiment, and therefore, redundant description will be omitted.
  • Sixth Embodiment 16 is a plan view of an arbitrary conductive plate 50a of a semiconductor device according to a sixth embodiment and a conductive plate 50b, which is a floating island spaced apart from and provided inside the conductive plate 50a.
  • the semiconductor device according to the sixth embodiment differs from the semiconductor device according to the first embodiment in that recesses 501 and 502 are provided at the corners of the conductive plate 50a.
  • the positions of the legs 32a and 32b of the terminal block 3a are adjusted so as to engage (fit) with the recesses 501 and 502.
  • Other configurations of the semiconductor device according to the sixth embodiment are substantially similar to those of the semiconductor device according to the first embodiment, and therefore, redundant description will be omitted.
  • Seventh Embodiment 17 is a plan view of an arbitrary conductive plate 50a of a semiconductor device according to the seventh embodiment and a conductive plate 50b, which is a floating island spaced apart from and located inside the conductive plate 50a.
  • the semiconductor device according to the seventh embodiment differs from the semiconductor device according to the first embodiment in that recesses 501 and 502 are provided at the corners of the conductive plate 50a, and the recesses 501 and 502 are annular (circular) grooves.
  • the positions of the legs 32a and 32b of the terminal block 3a are adjusted and the legs 32a and 32b are formed cylindrically so as to engage with the recesses 501 and 502.
  • Other configurations of the semiconductor device according to the seventh embodiment are substantially similar to those of the semiconductor device according to the first embodiment, and therefore, redundant description will be omitted.
  • Eighth Embodiment 18 is a plan view of an arbitrary conductive plate 50a of a semiconductor device according to the eighth embodiment and a conductive plate 50b, which is a floating island spaced apart from and provided inside the conductive plate 50a.
  • the semiconductor device according to the eighth embodiment differs from the semiconductor device according to the first embodiment in that recesses 501 and 502 are provided at the corners of the conductive plate 50b.
  • the positions of the legs 32a and 32b of the terminal block 3a are adjusted so that they engage with the recesses 501 and 502.
  • Other configurations of the semiconductor device according to the eighth embodiment are substantially similar to those of the semiconductor device according to the first embodiment, and therefore, redundant description will be omitted.
  • Ninth Embodiment Fig. 19 is a cross-sectional view of a semiconductor device according to the ninth embodiment, corresponding to the cross section taken along line A-A' in Fig. 8.
  • the semiconductor device according to the ninth embodiment differs from the semiconductor device according to the first embodiment in that it does not have a terminal block 3a, and connection members (pins) 78a, 78b press-fitted into a printed circuit board 2a engage (fit) with recesses 501, 502.
  • Other configurations of the semiconductor device according to the ninth embodiment are substantially the same as those of the semiconductor device according to the first embodiment, and therefore redundant description will be omitted.
  • the positions of the positive electrode terminals 11a-11c and the negative electrode terminals 12a-12c may be reversed.
  • the terminal block 3a has four legs 32a to 32d, but this is not limited to this.
  • the terminal block 3a may have one, two, three, or five or more legs.
  • the terminal block 3a may have only legs 32a and 32d, without legs 32b and 32c.
  • the recesses 51a, 51b, 52a, and 52b on the conductive plates 51 and 52 for positioning with the terminal block 3a are shown as examples, the number and positions of the recesses can be adjusted as appropriate.
  • a three-phase 6-in-1 power semiconductor module is illustrated, but this is not limiting. For example, it may also be applied to a one-phase 2-in-1 power semiconductor module.
  • the number and positions of the protrusions 81, 82 on the case 8 can be adjusted as appropriate. Furthermore, the number and positions of the recesses 51x, 58x on the conductive plates 51, 58 used for positioning with the protrusions 81, 82 on the case 8 can also be adjusted as appropriate. The number of protrusions and corresponding recesses on the case 8 may each be one, or three or more.
  • Semiconductor chip 42 Emitter electrodes 50a, 50b, 51 to 59... Conductive plates 51a, 51b, 51x, 52a, 52b, 54a, 54b, 55a, 55b, 57a, 57b, 58a, 58b, 58x... Recesses 61 to 66... Control terminals 71a to 71f, 72a to 72f, 73a to 73f, 74a to 74h, 76a, 76b, 77, 78a, 78b... Connection members (pins) 81, 82...Protrusion (locking part) 81a...protruding portion 81b...extending portions 321, 323...extending portions 322, 324...convex portions 501, 502...concave portions

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Abstract

ケースの内側に配置される部品の位置精度を向上させることができる半導体装置を提供する。半導体装置は、絶縁板（６）と、絶縁板（６）の上に設けられ、第１凹部（５１ａ，５１ｂ，５２ａ，５２ｂ）が設けられた導電板（５１～５３）と、導電板（５１～５３）の上に設けられた半導体チップ（４１ａ～４１ｆ，４２ａ～４２ｆ）と、半導体チップ（４１ａ～４１ｆ，４２ａ～４２ｆ）の上方に設けられ、接続部材（７１ａ～７１ｆ，７２ａ～７２ｆ，７３ａ～７３ｆ，７４ａ～７４ｆ）を有し、貫通孔（２１ａ～２１ｄ）が設けられたプリント基板（２ａ）と、プリント基板（２ａ）に挿入された端子（６１～６６）を保持する端子保持部（３１）と、端子保持部（３１）から下方に延伸し、貫通孔（２１ａ～２１ｄ）を介して、第１凹部（５１ａ，５１ｂ，５２ａ，５２ｂ）に係止する脚部（３２ａ～３２ｄ）を有する端子ブロックを備える。

Description

半導体装置
　本開示は、半導体装置（パワー半導体モジュール）に関する。
　特許文献１には、半導体装置が、プリント基板と、プリント基板に圧入された複数のピンと、複数のピンがそれぞれ圧入されている複数の貫通孔が形成された樹脂ブロックと、プリント基板と樹脂ブロックの少なくとも一部を覆う樹脂ケースとを備えること、及び、半導体装置の製造方法が、プリント基板に複数のピンを圧入する段階と、複数の貫通孔が形成された樹脂ブロックを用意する段階と、複数の貫通孔に複数のピンがそれぞれ圧入されるように樹脂ブロックを複数のピンに嵌め込む段階と、プリント基板と樹脂ブロックの少なくとも一部を覆うように樹脂ケースを樹脂成形する段階とを備えることが開示されている。
　特許文献２には、金属ベース、端子一体形の外囲ケース及び上蓋からなるパッケージに、パワー回路及び制御回路を二階建て式に内装し、かつゲル状充填剤で封止した半導体装置において、制御回路に対する外部導出の制御端子を、ユーザの要求仕様に合わせて配列したピン端子として独立部品になる制御端子ブロックにインサート形成したうえで、該制御端子ブロックを外囲ケースの上面中央寄りに架け渡して固定し、そのブロックからケース内方に起立する端子リードとケース内側に配した中継端子ブロックから起立する端子リードとの間に制御回路のプリント基板を架け渡して接続することが開示されている。
　特許文献３には、ヒートシンク一体型絶縁回路基板を用いたパワーモジュール構造が開示されている。
特開２０１８－１０７３９５号公報 特開２００３－２４９６２４号公報 国際公開第２０２３／０９００１３号
　パワー半導体モジュールにおいて、ケースの内側に配置される各種部品は、カーボン治具等で位置決めを行う必要がある。しかし、治具バラツキや位置バラツキが発生し、位置精度を向上させることが困難である。
　上記課題に鑑み、本開示は、ケースの内側に配置される部品の位置精度を向上させることができる半導体装置を提供することを目的とする。
　本開示の一態様は、絶縁板と、絶縁板の上に設けられ、複数の第１凹部がいずれかに設けられた複数の導電板と、複数の導電板のいずれかの上に設けられた半導体チップと、半導体チップの上方に設けられ、半導体チップに導電接続される複数の接続部材を有し、複数の貫通孔が設けられたプリント基板と、プリント基板に挿入された複数の端子を保持する端子保持部と、端子保持部から下方に延伸し、複数の貫通孔を介して、複数の第１凹部に係止する複数の脚部を有する端子ブロックと、を備える半導体装置であることを要旨とする。
　本開示の一態様において、脚部の下端に、第１凹部に係止する凸部が設けられていてもよい。
　本開示の一態様において、第１凹部が導電板の上部に設けられていてもよい。
　本開示の一態様において、第１凹部が導電板を貫通してもよい。
　本開示の一態様において、第１凹部が平面視で環状の溝部であり、脚部が筒状であってもよい。
　本開示の一態様において、複数の導電板のいずれかに複数の第２凹部が設けられ、半導体チップ及びプリント基板を内側に収容し、複数の第２凹部に係止する複数の係止部を有するケースを更に備えていてもよい。
　本開示の一態様において、絶縁板が平面視で矩形であり、複数の第２凹部が、矩形の対角の位置に設けられていてもよい。
　本開示の一態様において、ケースに主端子が一体的に設けられ、主端子が、複数の導電板のいずれかに接合されていてもよい。
　本開示の一態様において、絶縁板の下に設けられた冷却器を更に備えていてもよい。
　なお、上記の発明の概要は、本開示の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
　本開示によれば、ケースの内側に配置される部品の位置精度を向上させることができる半導体装置を提供することができる。
第１実施形態に係る半導体装置の上面図である。 第１実施形態に係る半導体装置の部品の上面図である。 第１実施形態に係る半導体装置の図２に対応する斜視図である。 第１実施形態に係る半導体装置の部品の上面図である。 第１実施形態に係る半導体装置の図４に対応する斜視図である。 第１実施形態に係る半導体装置の部品の上面図である。 第１実施形態に係る半導体装置の部品の斜視図である。 第１実施形態に係る半導体装置の部品の上面図である。 第１実施形態に係る半導体装置の斜視断面図である。 第１実施形態に係る半導体装置の斜視図である。 第１実施形態に係る半導体装置の分解斜視図である。 第２実施形態に係る半導体装置の断面図である。 第３実施形態に係る半導体装置の断面図である。 第４実施形態に係る半導体装置の断面図である。 第５実施形態に係る半導体装置の導電板の平面図である。 第６実施形態に係る半導体装置の導電板の平面図である。 第７実施形態に係る半導体装置の導電板の平面図である。 第８実施形態に係る半導体装置の導電板の平面図である。 第９実施形態に係る半導体装置の断面図である。
　以下において、図面を参照して本開示の第１～第９実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　また、以下の説明における「上」、「下」、「上下」、「左」、「右」、「左右」等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば「上下」は「左右」に変換して読まれ、１８０°回転して観察すれば「上下」は反転して読まれることは勿論である。
　また、以下の説明における「上面」及び「下面」をそれぞれ「おもて面」及び「裏面」と読み替えてもよい。また、各部材の「第１主面」及び「第２主面」は互いに対向する主面であり、例えば「第１主面」が上面であれば、「第２主面」は下面である。また、「第１主面」及び「第２主面」をそれぞれ「一方の主面」及び「他方の主面」と読み替えてもよい。
　（第１実施形態）
　＜半導体装置の構造＞
　第１実施形態に係る半導体装置として、Ｕ相、Ｖ相及びＷ相の３相分を構成する６ｉｎ１のパワー半導体モジュールを例示する。図１は、第１実施形態に係る半導体装置の平面図である。図１に示すように、第１実施形態に係る半導体装置は、ケース８と、ケース８に一体的に設けられ、ケース８の外側で露出する主端子（正極端子）１１ａ～１１ｃ、主端子（負極端子）１２ａ～１２ｃ及び主端子（出力端子）１３ａ～１３ｃを備える。
　ケース８は、平面視において、略矩形の外形を有する。ケース８は、例えば、ポリフェニレンスルファイド（ＰＰＳ）等の樹脂材料で構成されている。ケース８には、ネジ締め用の貫通孔８ａ～８ｈが設けられている。
　図１において、ケース８の略矩形の長手方向（図１の左右方向）をＸ軸方向と定義し、Ｘ軸方向の一方の向き（図１の右向き）を正の向きと定義する。また、ケース８の短手方向である、Ｘ軸方向に直交する方向（図１の上下方向）をＹ軸方向と定義し、Ｙ軸の一方の向き（図１の上向き）を正の向きと定義する。また、Ｘ軸方向及びＹ軸方向に直交する方向（図１の手前及び奥行方向）をＺ軸方向と定義し、ケース８の上方（図１の手前の向き）をＺ軸の正の向きと定義する。図２以降に示す方向及び向きの定義も、図１と同様とする。
　正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃは、インサート成形等により、ケース８と一体的に形成されている。正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃは、例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）又はＡｌ合金等の導電材料で構成されている。
　正極端子１１ａ～１１ｃ及び負極端子１２ａ～１２ｃは、ケース８の短手方向（Ｙ軸方向）の一方側に配置されている。正極端子１１ａ～１１ｃ及び負極端子１２ａ～１２ｃは、ケース８の長手方向（Ｘ軸方向）に沿って、交互に配置されている。正極端子１１ａ～１１ｃ及び負極端子１２ａ～１２ｃは外部接続端子であり、コンデンサ等の外部部材にねじ締結又はレーザ溶接等で接続可能である。正極端子１１ａ～１１ｃは、ケース８の内側に延伸する接合部１１ｄ～１１ｉを有する。負極端子１２ａ～１２ｃは、ケース８の内側に延伸する接合部１２ｄ～１２ｆを有する。
　出力端子１３ａ～１３ｃは、ケース８の短手方向（Ｙ軸方向）の他方側に配置されている。出力端子１３ａ～１３ｃは、ケース８の長手方向（Ｘ軸方向）に沿って配置されている。出力端子１３ａ～１３ｃは外部接続端子であり、モータ等の外部部材にねじ締結又はレーザ溶接等で接続可能である。出力端子１３ａ～１３ｃは、ケース８の内側に延伸する接合部１３ｄ～１３ｆを有する。
　ケース８の内側の対角の位置には、複数（２つ）の突起（係止部）８１，８２が設けられている。ケース８の内側には、プリント基板（配線板）２ａ～２ｃ及び端子ブロック（端子マニホールド）３ａ～３ｃが配置されている。なお、図１では、ケース８の内側に設けられ、プリント基板２ａ～２ｃ及び端子ブロック３ａ～３ｃ等を封止する、シリコーンゲル又はエポキシ樹脂等の封止樹脂の図示を省略している。
　図２は、図１の正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃが一体化されたケース８、プリント基板２ａ～２ｃ及び端子ブロック３ａ～３ｃの図示を省略した、第１実施形態に係る半導体装置の上面図である。図３は、図２に対応する第１実施形態に係る半導体装置の斜視図である。図２及び図３に示すように、第１実施形態に係る半導体装置は、冷却器（ヒートシンク）７と、冷却器７の上面側に設けられた絶縁板６と、絶縁板６の上面側に設けられた複数の導電板（回路パターン）５１～５９を備える。冷却器７、絶縁板６及び導電板５１～５９は、冷却器一体型基板（５１～５９，６，７）を構成する。
　冷却器７は、例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）又はＡｌ合金等の導電材料で構成されている。図２及び図３では図示を省略するが、冷却器７の下面側には冷却フィンが設けられている。なお、冷却器７の下面側に冷却フィンが設けられていなくてもよい。冷却器７の外周部には、ネジ締め用の貫通孔７ａ～７ｈが設けられている。冷却器７の貫通孔７ａ～７ｈの位置は、図１に示したケース８の貫通孔８ａ～８ｈの位置に対応する。
　絶縁板６は、略矩形の平面パターンを有する。絶縁板６は、絶縁材料で構成されている。絶縁板６は、例えば液晶ポリマー（ＬＣＰ）又はエポキシ樹脂等からなる樹脂絶縁層（樹脂絶縁シート）で構成されていてよい。或いは、絶縁板６は、酸化アルミニウム（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）又は窒化ホウ素（ＢＮ）等からなるセラミクス基板で構成されていてもよい。
　導電板５１～５９は、例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）又はＡｌ合金等の導電材料で構成されている。導電板５１～５９は、絶縁板６の上面に熱圧着等により接着されていてもよい。導電板５１～５９の数や配置位置は特に限定されない。なお、絶縁板６の下面側に導電板（放熱板）が設けられていてもよく、絶縁板６と、絶縁板６の上面側の導電板５１～５９と、絶縁板６の下面側の導電板（放熱板）とにより、直接銅接合（ＤＣＢ）基板又は活性ろう付け（ＡＭＤ）基板等の絶縁回路基板が構成されていてもよい。
　図１に示したケース８は、絶縁板６の上面側に設けられていてもよい。或いは、ケース８の内側に絶縁板６が収容されて、ケース８は、冷却器７の上面側に設けられ、接着剤により接着されていてもよい。
　導電板５１の上面側には、図１に示した出力端子１３ａのケース８の内側に延伸する接合部１３ｄが超音波接合等により接続されている。導電板５１の上面側には、はんだ又は焼結材等の接合材（不図示）を介して、１相分（例えばＵ相）の下アームを構成する半導体チップ４１ａ～４１ｆが設けられている。導電板５１の上面側には、位置決め用の凹部（穴）５１ａ，５１ｂ，５１ｘが設けられている。凹部５１ａ，５１ｂは、半導体チップ４１ａ，４１ｄの間に設けられている。凹部５１ｘは、導電板５１の角部の位置であり、且つ絶縁板６の略矩形の角部の位置に設けられている。
　導電板５２の上面側には、図１に示した正極端子１１ａのケース８の内側に延伸する接合部１１ｄ，１１ｅが超音波接合等により接続されている。導電板５２の上面側には、はんだ又は焼結材等の接合材（不図示）を介して、１相分（例えばＵ相）の上アームを構成する半導体チップ４２ａ～４２ｆが設けられている。導電板５２の上面側には、位置決め用の凹部（穴）５２ａ，５２ｂが設けられている。凹部５２ａ，５２ｂは、半導体チップ４２ａ，４２ｄの間に設けられている。
　導電板５３の上面側には、図１に示した負極端子１２ａのケース８の内側に延伸する接合部１２ｄが超音波接合等により接続されている。
　導電板５４の上面側には、図１に示した出力端子１３ｂのケース８の内側に延伸する接合部１３ｅが超音波接合等により接続されている。導電板５４の上面側には、はんだ又は焼結材等の接合材（不図示）を介して、１相分（例えばＶ相）の下アームを構成する半導体チップ４３ａ～４３ｆが設けられている。導電板５４の上面側には、位置決め用の凹部（穴）５４ａ，５４ｂが設けられている。凹部５４ａ，５４ｂは、半導体チップ４３ａ，４３ｄの間に設けられている。
　導電板５５の上面側には、図１に示した正極端子１１ｂのケース８の内側に延伸する接合部１１ｆ，１１ｇが超音波接合等により接続されている。導電板５５の上面側には、はんだ又は焼結材等の接合材（不図示）を介して、１相分（例えばＶ相）の上アームを構成する半導体チップ４４ａ～４４ｆが設けられている。導電板５５の上面側には、位置決め用の凹部（穴）５５ａ，５５ｂが設けられている。凹部５５ａ，５５ｂは、半導体チップ４４ａ，４４ｄの間に設けられている。
　導電板５６の上面側には、図１に示した負極端子１２ｂのケース８の内側に延伸する接合部１２ｅが超音波接合等により接続されている。
　導電板５７の上面側には、図１に示した出力端子１３ｃのケース８の内側に延伸する接合部１３ｆが超音波接合等により接続されている。導電板５７の上面側には、はんだ又は焼結材等の接合材（不図示）を介して、１相分（例えばＷ相）の下アームを構成する半導体チップ４５ａ～４５ｆが設けられている。導電板５７の上面側には、位置決め用の凹部（穴）５７ａ，５７ｂが設けられている。凹部５７ａ，５７ｂは、半導体チップ４５ａ，４５ｄの間に設けられている。
　導電板５８の上面側には、図１に示した正極端子１１ｃのケース８の内側に延伸する接合部１１ｈ，１１ｉが超音波接合等により接続されている。導電板５８の上面側には、はんだ又は焼結材等の接合材（不図示）を介して、１相分（例えばＷ相）の上アームを構成する半導体チップ４６ａ～４６ｆが設けられている。導電板５８の上面側には、位置決め用の凹部（穴）５８ａ，５８ｂ，５８ｘが設けられている。凹部５８ａ，５８ｂは、半導体チップ４６ａ，４６ｄの間に設けられている。凹部５８ｘは、導電板５８の角部の位置であり、且つ絶縁板６の略矩形の角部の位置に設けられている。凹部５１ｘ，５８ｘは、絶縁板６の略矩形の対角の位置に設けられている。
　導電板５９の上面側には、図１に示した負極端子１２ｃのケース８の内側に延伸する接合部１２ｆが超音波接合等により接続されている。
　半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆは、例えばシリコン（Ｓｉ）、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）又はダイヤモンド（Ｃ）等の半導体で構成されている。半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆは、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）等の電界効果トランジスタ（ＦＥＴ）、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）、ＩＧＢＴにダイオードを逆並列接続した逆導通絶縁ゲート型バイポーラトランジスタ（ＲＣ－ＩＧＢＴ）、静電誘導（ＳＩ）サイリスタ又はゲートターンオフ（ＧＴＯ）サイリスタ等であってもよい。半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆの種類、個数、配置位置は特に限定されない。
　ここでは、半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆは、一例として、ＩＧＢＴを構成するものとする。半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆは、下面側にコレクタ電極（不図示）を有すると共に、上面側にゲート電極４１及びエミッタ電極４２を有する。
　６つの半導体チップ４１ａ～４１ｆのうち、３つの半導体チップ４１ａ～４１ｃと、３つの半導体チップ４１ｄ～４１ｆとが、絶縁板６の長手方向（Ｘ軸方向）に互いに離隔して設けられている。３つの半導体チップ４１ａ～４１ｃのうち、１つの半導体チップ４１ａと、２つの半導体チップ４１ｂ，４１ｃとが、絶縁板６の短手方向（Ｙ軸方向）に互いに離隔して、ゲート電極４１が対向するように設けられている。３つの半導体チップ４１ｄ～４１ｆのうち、１つの半導体チップ４１ｄと、２つの半導体チップ４１ｅ，４１ｆとが、絶縁板６の短手方向（Ｙ軸方向）に互いに離隔して、ゲート電極４１が対向するように設けられている。半導体チップ４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆも、半導体チップ４１ａ～４１ｆと同様の配置位置で設けられている。
　図４は、図２に示した第１実施形態に係る半導体装置の冷却器７、絶縁板６及び導電板５１～５９の上面側に、更にプリント基板２ａ～２ｃを追加した上面図である。図５は、図４に対応する第１実施形態に係る半導体装置の斜視図である。図４及び図５に示すように、導電板５１～５３及び半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆの上方に対向して、プリント基板２ａが設けられている。導電板５４～５６及び半導体チップ４３ａ～４３ｆ，４４ａ～４４ｆの上方に対向して、プリント基板２ｂが設けられている。導電板５７～５９及び半導体チップ４５ａ～４５ｆ，４６ａ～４６ｆの上方に対向して、プリント基板２ｃが設けられている。
　図６は、図４に示した第１実施形態に係る半導体装置の上面図の一部を拡大した上面図であって、導電板５１～５３と、導電板５１～５３の上方のプリント基板２ａの上面図である。プリント基板２ａは、略矩形の平面パターンの絶縁層２１と、絶縁層２１の上面側に設けられた複数の導電層２２ａ～２２ｈを備える。プリント基板２ａは、絶縁層２１を介して複数の配線層を有する多層配線基板であってよい。例えば、プリント基板２ａは、絶縁層２１の上面側に設けられた導電層２２ａ～２２ｈに加えて、絶縁層２１の内部に設けられた１層又は複数層の導電層と、絶縁層２１の下面側に設けられた導電層を更に有していてよい。
　プリント基板２ａの絶縁層２１には、貫通孔２１ａ～２１ｄが設けられている。貫通孔２１ａ，２１ｂの位置は、導電板５１の凹部５１ａ，５１ｂの位置に対応している。貫通孔２１ｃ，２１ｄの位置は、導電板５２の凹部５２ａ，５２ｂの位置に対応している。更に、プリント基板２ａには、貫通孔２５ａ～２５ｆが設けられている。絶縁層２１は、例えばエポキシ系樹脂等の絶縁性の樹脂材料で構成されている。導電層２２ａ～２２ｈは、例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）又はＡｌ合金等の導電材料で構成されている。
　導電層２２ａには、ピン状の接続部材（ピン）７２ａ～７２ｆが導電接続されている。接続部材７２ａ～７２ｆは、例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）又はＡｌ合金等の導電材料で構成されている。接続部材７２ａ～７２ｆは、プリント基板２ａに設けられた貫通孔に挿入され、圧入されて固定されている。接続部材７２ａ～７２ｆの上端は、プリント基板２ａの上面から突出し、上方へ延伸する。接続部材７２ａ～７２ｆの下端は、図２に示した半導体チップ４１ａ～４１ｆのエミッタ電極４２に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。
　導電層２２ｂには、ピン状の接続部材（ピン）７４ａ～７４ｃ，７４ｇが導電接続されている。接続部材７４ａ～７４ｃ，７４ｇは、プリント基板２ａに設けられた貫通孔に圧入されている。接続部材７４ａ～７４ｃ，７４ｇの上端は、プリント基板２ａの上面から突出し、上方へ延伸する。接続部材７４ａ～７４ｃの下端は、図２に示した半導体チップ４２ａ～４２ｃのエミッタ電極４２に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。接続部材７４ｇの下端は、導電板５１に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。
　導電層２２ｃには、ピン状の接続部材（ピン）７４ｄ～７４ｆ，７４ｈが導電接続されている。接続部材７４ｄ～７４ｆ，７４ｈは、プリント基板２ａに設けられた貫通孔に圧入されている。接続部材７４ｄ～７４ｆ，７４ｈの上端は、プリント基板２ａの上面から突出し、上方へ延伸する。接続部材７４ｄ～７４ｆの下端は、図２に示した半導体チップ４２ｄ～４２ｆのエミッタ電極４２に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。接続部材７４ｈの下端は、導電板５１に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。
　導電層２２ｄには、ピン状の接続部材（ピン）７１ａ～７１ｆが導電接続されている。接続部材７１ａ～７１ｆは、プリント基板２ａに設けられた貫通孔に圧入されている。接続部材７１ａ～７１ｆの上端は、プリント基板２ａの上面から突出し、上方へ延伸する。接続部材７１ａ～７１ｆの下端は、図２に示した半導体チップ４１ａ～４１ｆのゲート電極４１に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。
　導電層２２ｅには、ピン状の接続部材（ピン）７３ａ～７３ｆが導電接続されている。接続部材７３ａ～７３ｆは、プリント基板２ａに設けられた貫通孔に圧入されている。接続部材７３ａ～７３ｆの上端は、プリント基板２ａの上面から突出し、上方へ延伸する。接続部材７３ａ～７３ｆの下端は、図２に示した半導体チップ４２ａ～４２ｆのゲート電極４１に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。
　導電層２２ｆには、ピン状の接続部材（ピン）７４ｆが導電接続されている。接続部材７４ｆは、プリント基板２ａに設けられた貫通孔に圧入されている。接続部材７４ｆの上端は、プリント基板２ａの上面から突出し、上方へ延伸する。接続部材７４ｆの下端は、導電板５３に、はんだ又は焼結材等の接合材（不図示）を介して導電接続されている。図示を省略するが、導電層２２ｆは、絶縁層２１の内部の導電層等を介して、導電層２２ａに導電接続されている。
　導電層２２ｇには、ピン状の接続部材（ピン）７７が導電接続されている。接続部材７７は、プリント基板２ａに設けられた貫通孔に圧入されている。導電層２２ｈには、ピン状の接続部材（ピン）７６ａ，７６ｂが導電接続されている。接続部材７６ａ，７６ｂは、プリント基板２ａに設けられた貫通孔に圧入されている。
　図７は、図５に示した第１実施形態に係る半導体装置の斜視図に、更に端子ブロック３ａ～３ｃを追加した上面図である。端子ブロック３ａは、プリント基板２ａの上面側に設けられている。端子ブロック３ｂは、プリント基板２ｂの上面側に設けられている。端子ブロック３ｃは、プリント基板２ｃの上面側に設けられている。
　図８は、プリント基板２ａ及び端子ブロック３ａの上面図である。端子ブロック３ａは、複数の端子（制御端子）６１～６６と、制御端子６１～６６を保持する端子保持部３１と、端子保持部３１から下方に延伸する脚部３２ａ～３２ｄと、を備える。
　制御端子６１～６６は、インサート成形等により、端子保持部３１と一体的に設けられている。制御端子６１～６６は、例えば銅（Ｃｕ）、Ｃｕ合金、アルミニウム（Ａｌ）又はＡｌ合金等の導電材料で構成されている。ここでは、制御端子６１～６６がプレスフィット端子の形状を有する場合を例示するが、制御端子６１～６６の形状は特に限定されない。制御端子６１～６６は、例えば、ピン状、棒状、円柱状又は多角柱状等であってもよい。制御端子６１～６６の本数も限定されない。
　制御端子６１～６６は、端子保持部３１の上面から突出し、上方に延伸する。制御端子６１～６６は外部接続端子であり、制御端子６１～６６の上部が制御基板等の外部部材に接続可能である。制御端子６１～６６は、端子保持部３１の下面から突出し、下方に延伸し、図６に示したプリント基板２ａの貫通孔２５ａ～２５ｆに挿入され、圧入により固定されている。制御端子６１～６６の下端は、プリント基板２ａの貫通孔２５ａ～２５ｆの内部に留まっていてもよく、プリント基板２ａの貫通孔２５ａ～２５ｆを貫通してプリント基板２ａの下面側から露出していてもよい。制御端子６１～６６の下端は、導電板５１～５３の上面までは到達せず、導電板５１～５３の上面から離隔している。
　制御端子６１の下端は、図６に示したプリント基板２ａの貫通孔２５ａに圧入され、導電層２２ｈに導電接続されている。制御端子６２の下端は、図６に示したプリント基板２ａの貫通孔２５ｂに圧入され、導電層２２ｇに導電接続されている。
　制御端子６３の下端は、図６に示したプリント基板２ａの貫通孔２５ｃに圧入されている。制御端子６３は、導電層２２ｄを介して、半導体チップ４１ａ～４１ｆのゲート電極４１に導電接続され、ゲート端子として機能する。制御端子６３は、半導体チップ４１ａ～４１ｆのゲート電極４１に制御信号を印加する。制御端子６４の下端は、図６に示したプリント基板２ａの貫通孔２５ｄに圧入されている。制御端子６４は、プリント基板２ａを介して、半導体チップ４１ａ～４１ｆのエミッタ電極４２に導電接続され、補助エミッタ端子として機能する。
　制御端子６５の下端は、図６に示したプリント基板２ａの貫通孔２５ｅに圧入されている。制御端子６６の下端は、プリント基板２ａの貫通孔２５ｆに圧入されている。制御端子６５は、プリント基板２ａを介して、半導体チップ４２ａ～４２ｆのエミッタ電極４２に導電接続され、補助エミッタ端子として機能する。制御端子６６は、図６に示した導電層２２ｅを介して、半導体チップ４２ａ～４２ｆのゲート電極４１に導電接続され、ゲート端子として機能する。制御端子６６は、半導体チップ４２ａ～４２ｆのゲート電極４１に制御信号を印加する。
　図８に示すように、端子保持部３１は、略Ｈ字形状又は略Ｉ字形状の平面パターンを有している。端子保持部３１の平面パターンは特に限定されない。端子保持部３１は、平面視で、図２に示した半導体チップ４１ａ～４１ｃと、半導体チップ４１ｄ～４１ｆとの間に挟まれ、且つ半導体チップ４２ａ～４２ｃと、半導体チップ４２ｄ～４２ｆとの間に挟まれる位置に設けられている。端子保持部３１は、例えばエポキシ系樹脂等の絶縁性の樹脂材料で構成されている。
　端子保持部３１の制御端子６１～６６を保持する部分には、端子保持部３１の上面から突出する突出部（突起）３３ａ～３３ｃが設けられている。突出部３３ａ～３３ｃは、端子保持部３１と一体的に設けられ、端子保持部３１と同一の材料で構成されている。
　突出部３３ａは、制御端子６１，６２の外周の一部を覆う。突出部３３ｂは、制御端子６３，６４の外周の一部を覆う。突出部３３ｃは、制御端子６５，６６の外周の一部を覆う。突出部３３ａ～３３ｃにより、制御端子６１～６６の絶縁距離（沿面距離）を確保することができる。なお、突出部３３ａ～３３ｃは必ずしも設けられていなくてもよい。
　端子保持部３１には複数（４本）の脚部３２ａ～３２ｄが設けられている。脚部３２ａ～３２ｄは、端子保持部３１と一体的に設けられ、端子保持部３１と同一の材料で構成されている。脚部３２ａは、下方に延伸し、図６に示したプリント基板２ａの貫通孔２１ａを貫通し、導電板５１の凹部５１ａに挿入されて係止（嵌合）する。脚部３２ｂは、下方に延伸し、図６に示したプリント基板２ａの貫通孔２１ｂを貫通し、導電板５１の凹部５１ｂに挿入されて係止（嵌合）する。脚部３２ｃは、下方に延伸し、図６に示したプリント基板２ａの貫通孔２１ｃを貫通し、導電板５２の凹部５２ａに挿入されて係止（嵌合）する。脚部３２ｄは、下方に延伸し、図６に示したプリント基板２ａの貫通孔２１ｄを貫通し、導電板５２の凹部５２ｂに挿入されて係止（嵌合）する。
　脚部３２ａ～３２ｄが凹部５１ａ，５１ｂ，５２ａ，５２ｂに係止（嵌合）することにより、半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ及び導電板５１～５９と、プリント基板２ａの接続部材７１ａ～７１ｆ，７２ａ～７２ｆ，７３ａ～７３ｆ，７４ａ～７４ｈ，７６ａ，７６ｂ，７７，７８ａ，７８ｂとの位置決めが容易となる。
　図９は、図８の端子ブロック３ａの脚部３２ｃ，３２ｄを通過するＡ－Ａ´線に沿った断面で切断した斜視断面図である。図９に示すように、冷却器７の下面側には冷却フィン７ｘが設けられている。導電板５２の凹部５２ａ，５２ｂは、導電板５２の上部に設けられている。凹部５２ａ，５２ｂは、導電板５２をエッチングすることにより形成可能である。
　脚部３２ｃは、端子保持部３１から下方へ延伸する延伸部３２１と、延伸部３２１の下端から突出し、延伸部３２１の幅よりも狭い幅を有する凸部３２２を有する。凸部３２２が、導電板５２の凹部５２ａに挿入されて係止（嵌合）している。脚部３２ｄは、端子保持部３１から下方へ延伸する延伸部３２３と、延伸部３２３の下端から突出し、延伸部３２３の幅よりも狭い幅を有する凸部３２４を有する。凸部３２４が、導電板５２の凹部５２ｂに挿入されて係止（嵌合）している。凸部３２２，３２４は、導電板５２の凹部５２ａ，５２ｂの底面まで到達してもよく、到達しなくてもよい。
　図８に示した端子ブロック３ａの脚部３２ａ，３２ｂも、端子ブロック３ａの脚部３２ｃ，３２ｄの構成と実質的に同様であるので、重複した説明を省略する。また、図７に示した端子ブロック３ｂ，３ｃも、図８及び図９に示した端子ブロック３ａの構成と実質的に同様であるので、重複した説明を省略する。
　図１０は、図１のケース８の内側の突起８１の周辺部を拡大した斜視図である。図１０に示すように、突起８１は、ケース８の内側に張り出す張り出し部８１ａと、張り出し部８１ａから下方に延伸する延伸部８１ｂとを有する。図１０では、張り出し部８１ａは、ケース８の上面と面一の上面を有しているが、ケース８の上面よりも下側の例えば内壁の中央部や下部に設けられていてもよい。延伸部８１ｂの下端は、導電板５１の凹部５１ｘに挿入されて係止（嵌合）している。図９の延伸部３２１の下端の凸部３２２と同様に、図１０に示した延伸部８１ｂの下端にも凸部が設けられていてもよい。導電板５１の凹部５１ｘは、導電板５１の上部に設けられていてもよく、導電板５１を貫通していてもよい。
　図１に示したケース８の内側の突起８２及び導電板５８の凹部５８ｘも、図１０に示したケース８の内側の突起８１及び導電板５１の凹部５１ｘの構成と実質的に同様であるので、重複した説明を省略する。
　＜半導体装置の製造方法＞
　図１１は、第１実施形態に係る半導体装置の分解斜視図である。図１１等を参照して、第１実施形態に係る半導体装置の製造方法（組み立て方法）の一例を説明する。
　まず、インサート成型等により、図８に示すように、制御端子６１～６６と、端子保持部３１、脚部３２ａ～３２ｄ及び突出部３３ａ～３３ｃとを一体的に形成し、端子ブロック３ａを用意する。そして、端子ブロック３ａの制御端子６１～６６をプリント基板２ａに圧入すると共に、端子ブロック３ａの脚部３２ａ～３２ｄを、プリント基板２ａの貫通孔２１ａ～２１ｄを貫通させることにより、端子ブロック３ａとプリント基板２ａを一体化する。同様に、端子ブロック３ｂ，３ｃを、プリント基板２ｂ，２ｃと一体化する。
　また、インサート成型等により、正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃが一体化されたケース８を用意する。なお、この状態では、ケース８の内側には図１１に示す封止樹脂９は充填されていない。
　また、冷却器７の上面側に、絶縁板６及び導電板５を貼り付けることで、冷却器７、絶縁板６及び導電板５を含む冷却器一体型基板（５～７）を形成する。ここで、導電板５は、図２に示した導電板５１～５９の総称である。
　次に、冷却器一体型基板（５～７）の導電板５上に、はんだを介して、半導体チップ４を配置する。ここで、半導体チップ４は、図２に示した半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆの総称である。更に、導電板５及び半導体チップ４上に、はんだを介して、端子ブロック３ａ～３ｃと一体化されたプリント基板２ａ～２ｃの接続部材（ピン）を配置する。この際、端子ブロック３ａの脚部３２ａ～３２ｄは、導電板５１，５２の凹部５１ａ，５１ｂ，５２ａ，５２ｂに係止（嵌合）することにより、半導体チップ４とプリント基板２ａが容易に位置決めされる。同様に、端子ブロック３ｂ，３ｃのそれぞれの脚部は、導電板５の凹部に係止（嵌合）することにより、半導体チップ４とプリント基板２ｂ，２ｃが容易に位置決めされる。その後、加熱によりはんだをリフローし、導電板５、半導体チップ４及びプリント基板２ａ～２ｃを互いに接合する。
　次に、半導体チップ４、プリント基板２ａ～２ｃ及び端子ブロック３ａ～３ｃを内側に収容するように、冷却器７の上面側に、接着剤等を介して、ケース８を接着する。この際、図１に示したケース８の突起８１，８２を導電板５１，５８の凹部５１ｘ，５８ｘに係止（嵌合）することにより、ケース８に一体化された正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃと、導電板５とが容易に位置決めされる。そして、導電板５に、正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃを超音波接合等により接合する。
　次に、ポッティング等により、ケース８の内側にシリコーンゲル又はエポキシ樹脂等の封止樹脂９を充填し、半導体チップ４、プリント基板２ａ～２ｃ及び端子ブロック３ａ～３ｃを封止する。この際、封止樹脂９の上面側から、端子ブロック３ａ～３ｃのそれぞれの制御端子６１～６６が突出する。このようにして、第１実施形態に係る半導体装置が完成する。
　第１実施形態に係る半導体装置によれば、導電板５１，５２に、位置決め用の凹部５１ａ，５１ｂ，５２ａ，５２ｂを設ける。そして、端子ブロック３ａが保持する制御端子６１～６６をプリント基板２ａに圧入すると共に、端子ブロック３ａの脚部３２ａ～３２ｄを、プリント基板２ａの貫通孔２１ａ～２１ｄを貫通させ、導電板５１，５２の凹部５１ａ，５１ｂ，５２ａ，５２ｂに係止（嵌合）する。これにより、半導体チップ４１ａ～４１ｆ，４２ａ～４２ｆとプリント基板２ａとを容易に位置決めすることができる。更に、端子ブロック３ａの脚部３２ａ～３２ｄを、プリント基板２ａの貫通孔２１ａ～２１ｄを貫通させることにより、プリント基板２ａの反りを抑制することができる。
　更に、第１実施形態に係る半導体装置によれば、導電板５１，５８に、位置決め用の凹部５１ｘ，５８ｘを設ける。そして、ケース８の突起８１，８２を、導電板５１，５８の凹部５１ｘ，５８ｘに係止（嵌合）する。これにより、ケース８及びケース８に一体化された正極端子１１ａ～１１ｃ、負極端子１２ａ～１２ｃ及び出力端子１３ａ～１３ｃと、導電板５とを容易に位置決めすることができる。
　（第２実施形態）
　図１２は、第２実施形態に係る半導体装置の断面図であり、図８のＡ－Ａ´線に沿った断面に対応する。図１２に示すように、第２実施形態に係る半導体装置は、脚部３２ｃ，３２ｄの下端に凸部が設けられていない点が、第１実施形態に係る半導体装置と異なる。脚部３２ｃ，３２ｄの下端が、導電板５２の凹部５２ａ，５２ｂに係止（嵌合）する。端子ブロック３ａの他の脚部３２ａ，３２ｂも、図１２に示した端子ブロック３ａの脚部３２ｃ，３２ｄと同様の構成を有する。第２実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第３実施形態）
　図１３は、第３実施形態に係る半導体装置の断面図であり、図８のＡ－Ａ´線に沿った断面に対応する。図１３に示すように、第３実施形態に係る半導体装置は、導電板５２の凹部５２ａ，５２ｂが導電板５２を貫通している点が、第１実施形態に係る半導体装置と異なる。凹部５２ａ，５２ｂは、例えば導電板５２の上下面からそれぞれエッチングを行うことにより形成可能である。導電板５１の凹部５１ａ，５１ｂも、図１３に示した導電板５２の凹部５２ａ，５２ｂと同様の構成を有する。第３実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第４実施形態）
　図１４は、第４実施形態に係る半導体装置の断面図であり、図８のＡ－Ａ´線に沿った断面に対応する。図１４に示すように、第４実施形態に係る半導体装置は、導電板５２の凹部５２ａ，５２ｂが平面視で環状（円形）の溝部である点と、端子ブロック３ａの脚部３２ｃ，３２ｄが筒状（円筒状）である点が、第１実施形態に係る半導体装置と異なる。端子ブロック３ａの他の脚部３２ａ，３２ｂも、図１４に示した端子ブロック３ａの脚部３２ｃ，３２ｄと同様の構成を有する。第４実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第５実施形態）
　図１５は、第５実施形態に係る半導体装置の任意の導電板５０ａと、導電板５０ａから離隔して、導電板５０ａの内側に設けられた浮島である導電板５０ｂの平面図である。図１５に示すように、第５実施形態に係る半導体装置は、導電板５０ｂを挟んで凹部５０１，５０２が設けられている点が、第１実施形態に係る半導体装置と異なる。凹部５０１，５０２には、端子ブロック３ａの脚部３２ａ，３２ｂが係止（嵌合）する。第５実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第６実施形態）
　図１６は、第６実施形態に係る半導体装置の任意の導電板５０ａと、導電板５０ａから離隔して、導電板５０ａの内側に設けられた浮島である導電板５０ｂの平面図である。図１６に示すように、第６実施形態に係る半導体装置は、導電板５０ａの角部に凹部５０１，５０２が設けられている点が、第１実施形態に係る半導体装置と異なる。凹部５０１，５０２に係止（嵌合）するように、端子ブロック３ａの脚部３２ａ，３２ｂの位置が調整される。第６実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第７実施形態）
　図１７は、第７実施形態に係る半導体装置の任意の導電板５０ａと、導電板５０ａから離隔して、導電板５０ａの内側に設けられた浮島である導電板５０ｂの平面図である。図１７に示すように、第７実施形態に係る半導体装置は、導電板５０ａの角部に凹部５０１，５０２が設けられ、且つ凹部５０１，５０２が環状（円形）の溝部である点が、第１実施形態に係る半導体装置と異なる。凹部５０１，５０２に係止（嵌合）するように、端子ブロック３ａの脚部３２ａ，３２ｂの位置が調整されると共に、脚部３２ａ，３２ｂが筒状（円筒状）に形成される。第７実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第８実施形態）
　図１８は、第８実施形態に係る半導体装置の任意の導電板５０ａと、導電板５０ａから離隔して、導電板５０ａの内側に設けられた浮島である導電板５０ｂの平面図である。図１８に示すように、第８実施形態に係る半導体装置は、導電板５０ｂの角部に凹部５０１，５０２が設けられている点が、第１実施形態に係る半導体装置と異なる。凹部５０１，５０２に係止（嵌合）するように、端子ブロック３ａの脚部３２ａ，３２ｂの位置が調整される。第８実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（第９実施形態）
　図１９は、第９実施形態に係る半導体装置の断面図であり、図８のＡ－Ａ´線に沿った断面に対応する。図１９に示すように、第９実施形態に係る半導体装置は、端子ブロック３ａを有さず、プリント基板２ａに圧入された接続部材（ピン）７８ａ，７８ｂが、凹部５０１，５０２に係止（嵌合）する点が、第１実施形態に係る半導体装置と異なる。第９実施形態に係る半導体装置の他の構成は、第１実施形態に係る半導体装置と実質的に同様であるので、重複した説明を省略する。
　（その他の実施形態）
　上記のように、本開示は第１～第９実施形態によって記載したが、この開示の一部をなす論述及び図面は本開示を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
　例えば、第１実施形態において、正極端子１１ａ～１１ｃ及び負極端子１２ａ～１２ｃの位置が逆であってもよい。
　また、第１実施形態において、端子ブロック３ａが４本の脚部３２ａ～３２ｄを有する場合を例示したが、これに限定されない。端子ブロック３ａの脚部は、１本、２本、３本又は５本以上であってもよい。例えば、端子ブロック３ａは、脚部３２ｂ，３２ｃを有さず、脚部３２ａ，３２ｄのみ有していてもよい。端子ブロック３ａとの位置決め用の導電板５１，５２の凹部５１ａ，５１ｂ，５２ａ，５２ｂを例示したが、凹部の数及び位置は適宜調整可能である。
　また、第１実施形態において、３相分の６ｉｎ１のパワー半導体モジュールを例示したが、これに限定されない。例えば、１相分の２ｉｎ１のパワー半導体モジュールに適用してもよい。
　また、第１実施形態において、ケース８の突起８１，８２の数及び位置も適宜調整可能である。また、ケース８の突起８１，８２との位置決め用の導電板５１，５８の凹部５１ｘ，５８ｘの数及び位置も適宜調整可能である。ケース８の突起及び対応する凹部の数は、それぞれ１つでもよく、３つ以上であってもよい。
　また、第１～第９実施形態が開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。このように、本開示はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本開示の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
２ａ～２ｃ…プリント基板
３ａ～３ｃ…端子ブロック
４…半導体チップ
５…導電板
６…絶縁板
７…冷却器
７ａ～７ｈ…貫通孔
７ｘ…冷却フィン
８…ケース
８ａ～８ｈ…貫通孔
９…封止樹脂
１１ａ～１１ｃ…正極端子
１１ｄ～１１ｉ…接合部
１２ａ～１２ｃ…負極端子
１２ｄ～１２ｆ…接合部
１３ａ～１３ｃ…出力端子
１３ｄ～１３ｆ…接合部
２１…絶縁層
２１ａ～２１ｄ…貫通孔
２２ａ～２２ｈ…導電層
２５ａ～２５ｆ…貫通孔
３１…端子保持部
３２ａ～３２ｄ…脚部
３３ａ～３３ｃ…突出部（突起）
４１…ゲート電極
４１ａ～４１ｆ，４２ａ～４２ｆ，４３ａ～４３ｆ，４４ａ～４４ｆ，４５ａ～４５ｆ，４６ａ～４６ｆ…半導体チップ
４２…エミッタ電極
５０ａ，５０ｂ，５１～５９…導電板
５１ａ，５１ｂ，５１ｘ，５２ａ，５２ｂ，５４ａ，５４ｂ，５５ａ，５５ｂ，５７ａ，５７ｂ，５８ａ，５８ｂ，５８ｘ…凹部
６１～６６…制御端子
７１ａ～７１ｆ，７２ａ～７２ｆ，７３ａ～７３ｆ，７４ａ～７４ｈ，７６ａ，７６ｂ，７７，７８ａ，７８ｂ…接続部材（ピン）
８１，８２…突起（係止部）
８１ａ…張り出し部
８１ｂ…延伸部
３２１，３２３…延伸部
３２２，３２４…凸部
５０１，５０２…凹部

Claims (9)

  1. 　絶縁板と、
    　前記絶縁板の上に設けられ、複数の第１凹部がいずれかに設けられた複数の導電板と、
    　前記複数の導電板のいずれかの上に設けられた半導体チップと、
    　前記半導体チップの上方に設けられ、前記半導体チップに導電接続される複数の接続部材を有し、複数の貫通孔が設けられたプリント基板と、
    　前記プリント基板に挿入された複数の端子を保持する端子保持部と、前記端子保持部から下方に延伸し、前記複数の貫通孔を介して、前記複数の第１凹部に係止する複数の脚部を有する端子ブロックと、
    　を備える半導体装置。
  2. 　前記脚部の下端に、前記第１凹部に係止する凸部が設けられている
    　請求項１に記載の半導体装置。
  3. 　前記第１凹部が前記導電板の上部に設けられている
    　請求項１又は２に記載の半導体装置。
  4. 　前記第１凹部が前記導電板を貫通する
    　請求項１又は２に記載の半導体装置。
  5. 　前記第１凹部が平面視で環状の溝部であり、
    　前記脚部が筒状である
    　請求項１又は２に記載の半導体装置。
  6. 　前記複数の導電板のいずれかに複数の第２凹部が設けられ、
    　前記半導体チップ及び前記プリント基板を内側に収容し、前記複数の第２凹部に係止する複数の係止部を有するケースを更に備える
    　請求項１又は２に記載の半導体装置。
  7. 　前記絶縁板が平面視で矩形であり、
    　前記複数の第２凹部が、前記矩形の対角の位置に設けられている
    　請求項６に記載の半導体装置。
  8. 　前記ケースに主端子が一体的に設けられ、
    　前記主端子が、前記複数の導電板のいずれかに接合されている
    　請求項６に記載の半導体装置。
  9. 　前記絶縁板の下に設けられた冷却器を更に備える
    　請求項１又は２に記載の半導体装置。
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