WO2025258219A1 - 半導体装置 - Google Patents

半導体装置

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WO2025258219A1
WO2025258219A1 PCT/JP2025/015044 JP2025015044W WO2025258219A1 WO 2025258219 A1 WO2025258219 A1 WO 2025258219A1 JP 2025015044 W JP2025015044 W JP 2025015044W WO 2025258219 A1 WO2025258219 A1 WO 2025258219A1
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WO
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memory element
memory
signal line
semiconductor device
conductance
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PCT/JP2025/015044
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English (en)
French (fr)
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光市 松本
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
Application filed by Sony Semiconductor Solutions Corp filed Critical Sony Semiconductor Solutions Corp
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    • G06G7/48—Analogue computers for specific processes, systems or devices, e.g. simulators
    • G06G7/60—Analogue computers for specific processes, systems or devices, e.g. simulators for living beings, e.g. their nervous systems ; for problems in the medical field
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
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    • G06N3/06—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons
    • G06N3/063—Physical realisation, i.e. hardware implementation of neural networks, neurons or parts of neurons using electronic means
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    • G06N3/02—Neural networks
    • G06N3/08—Learning methods
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00

Definitions

  • This technology relates to semiconductor devices. More specifically, it relates to semiconductor devices that perform product-sum operations.
  • the above-mentioned conventional technology aims to improve computing performance by using analog NVM instead of SRAM.
  • the characteristics of the storage elements in the NVM are not ideal, it becomes difficult to adjust the conductance of the storage elements to a target value. For example, while it would be ideal for the amount of change in conductance for each write pulse to be constant, in reality this is not the case.
  • the conductance is adjusted up or down near the target value, the average conductance value may deviate from the target value. This results in a problem of reduced learning accuracy in machine learning.
  • This technology was developed in light of these circumstances, and aims to improve the learning accuracy of semiconductor devices that perform machine learning.
  • This technology was developed to solve the above-mentioned problems, and its first aspect is a semiconductor device comprising a predetermined number of memory cells, a driver that supplies a write pulse to each of the memory cells, and a control circuit that sequentially performs coarse tuning, which controls the statistical quantity of the reciprocal of the change in impedance of the memory cell for each write pulse to a predetermined value, and fine tuning, which controls the statistical quantity to a value smaller than the predetermined value.
  • coarse tuning which controls the statistical quantity of the reciprocal of the change in impedance of the memory cell for each write pulse to a predetermined value
  • fine tuning which controls the statistical quantity to a value smaller than the predetermined value.
  • each of the memory cells may be provided with a first memory element and a second memory element. This has the effect of making the statistics of the amount of change in the reciprocal of the impedance variable.
  • the first memory element and the second memory element may differ in at least one of area and length. This has the effect of making the statistics of the change in the reciprocal of the impedance variable.
  • the first memory element and the second memory element may be of different types. This has the effect of making the statistics of the amount of change in the reciprocal of the impedance variable.
  • the first memory element and the second memory element may be resistance change elements. This provides the effect of adjusting the conductance.
  • the first memory element and the second memory element may be variable capacitance elements. This provides the effect of adjusting the capacitance value.
  • the driver may include a first driver that supplies a first write pulse, and a second driver that supplies a second write pulse that differs from the first write pulse in at least one of the voltage absolute value and pulse width. This has the effect of making it possible to align the areas and lengths of the first memory element and the second memory element.
  • each of the memory cells may further be provided with a third storage element. This has the effect of adjusting the statistics of the reciprocal change in impedance in more stages.
  • one end of the first memory element may be connected to a first signal line
  • one end of the second memory element may be connected to a second signal line
  • the other ends of the first memory element and the second memory element may be commonly connected to a third signal line.
  • the first memory element and the second memory element may be arranged between a wiring layer in which the first signal line and the second signal line are wired in the same layer and a wiring layer in which the third signal line is wired. This has the effect of reducing manufacturing costs.
  • the first memory element may be arranged between a first wiring layer in which the first signal line is wired and a third wiring layer in which the third signal line is wired
  • the second memory element may be arranged between the second wiring layer in which the second signal line is wired and the third wiring layer.
  • control circuit may calculate the loss each time the reciprocal of the impedance is updated, and may start the fine tuning when the loss is saturated. This provides the effect of finely adjusting the reciprocal of the impedance when the loss is saturated.
  • control circuit may acquire the updated reciprocal of the impedance each time the reciprocal of the impedance is updated, and may start the fine tuning when the reciprocal of the impedance is saturated. This has the effect of finely adjusting the value of the reciprocal of the impedance when it is saturated.
  • each of the memory cells may be provided with a predetermined number of first memory elements and a number of second memory elements that does not correspond to the predetermined number, one end of each of the first memory elements may be connected to a first signal line, one end of each of the second memory elements may be connected to a second signal line, and the other ends of each of the first memory elements and the second memory elements may be connected in common to a third signal line.
  • each of the memory cells may be provided with one storage element, and the driver may sequentially supply a first write pulse and a second write pulse that differ in at least one of voltage absolute value and pulse width. This has the effect of reducing the circuit size.
  • FIG. 1 is a block diagram showing a configuration example of a semiconductor device according to a first embodiment of the present technology
  • FIG. 2 is a block diagram showing a configuration example of a control circuit according to the first embodiment of the present technology;
  • FIG. 10 is a diagram illustrating an example of a control method of a control circuit during inference according to the first embodiment of the present technology. 10 is a diagram illustrating an example of a control method of a control circuit during learning in the first embodiment of the present technology;
  • FIG. 3 is a diagram showing an example of a waveform of a write pulse according to the first embodiment of the present technology.
  • 1 is a perspective view illustrating an example of a memory element according to a first embodiment of the present technology
  • 2 is an example of an equivalent circuit of a memory cell according to the first embodiment of the present technology.
  • 1 is a perspective view showing an example of an arrangement of memory elements according to a first embodiment of the present technology
  • 4 is a flowchart illustrating an example of an operation of the semiconductor device according to the first embodiment of the present technology.
  • 10 is a graph showing an example of ideal resistance change characteristics of a memory element used in a product-sum operation and the resistance change characteristics of a ReRAM.
  • FIG. 1A and 1B are diagrams illustrating an example of a resistance change characteristic and an equivalent circuit according to a first embodiment of the present technology
  • 10 is a graph showing an example of fluctuations in conductance in a comparative example and the first embodiment of the present technology
  • 10A and 10B are diagrams illustrating measurement examples of the average conductance and ⁇ in a comparative example and the first embodiment of the present technology.
  • 10A and 10B are diagrams illustrating an example of accuracy for each device in a comparative example and the first embodiment of the present technology
  • FIG. 10 is a perspective view illustrating an example of a memory element according to a second embodiment of the present technology.
  • FIG. 10 is a circuit diagram showing a configuration example of a vertical drive unit, a switching circuit, and a memory cell according to a second embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing a configuration example of a vertical drive unit, a selector, and a memory cell according to a third embodiment of the present technology.
  • FIG. 13 is a perspective view illustrating an example of a memory element according to a third embodiment of the present technology.
  • FIG. 19 is a perspective view showing another example of a memory element according to the third embodiment of the present technology.
  • 13 is a diagram illustrating an example of an equivalent circuit of a memory cell according to a third embodiment of the present technology.
  • FIG. 13 is a perspective view illustrating an example of a memory element according to a fourth embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing a configuration example of a vertical drive unit, a selector, and a memory cell according to a fourth embodiment of the present technology.
  • FIG. 13 is a circuit diagram showing a configuration example of a vertical drive unit, a selector, and a memory cell according to a fifth embodiment of the present technology.
  • FIG. 9 is a diagram illustrating an example of a schematic configuration of an IoT system 9000 to which the technology disclosed herein can be applied.
  • First embodiment (example in which coarse and fine tuning are performed in sequence) 2.
  • Second embodiment (example in which two write pulses with different voltages are supplied and coarse and fine tuning are performed in sequence) 3.
  • Third embodiment (example in which three memory elements are provided in a memory cell and coarse and fine tuning are performed in sequence) 4.
  • Fourth embodiment (example in which a memory cell includes a plurality of parallel-connected memory elements and one memory element, and coarse and fine tuning are performed in sequence) 5.
  • Fifth embodiment (example in which one memory element is provided in a memory cell and coarse and fine tuning are performed in sequence) 6.
  • First embodiment [Configuration example of semiconductor device] 1 is a block diagram showing an example configuration of a semiconductor device 100 according to a first embodiment of the present technology.
  • the semiconductor device 100 is a device that performs machine learning, and includes a memory cell array 110, a switching circuit 130, a switching circuit 140, a vertical drive unit 150, a horizontal drive unit 160, a column ADC 170, a control circuit 180, and an input/output unit 190.
  • a predetermined number of memory cells are arranged in a two-dimensional lattice pattern.
  • the switching circuit 130 switches the connection destination of the signal lines wired horizontally within the memory cell array 110.
  • the vertical drive unit 150 drives the memory cells row by row via the switching circuit 130.
  • the switching circuit 140 switches the connection destination of the signal lines wired vertically within the memory cell array 110.
  • the horizontal drive unit 160 drives the memory cells on a column-by-column basis.
  • the column ADC 170 converts the analog current signal from the memory cell array 110 into a digital signal for each column, and supplies this to the control circuit 180 as read data.
  • the control circuit 180 controls the switching circuit 130, the switching circuit 140, the vertical drive unit 150, and the horizontal drive unit 160. Details of the control performed by the control circuit 180 will be described later.
  • the input/output unit 190 sends and receives data to and from the outside.
  • FIG. 2 is a circuit diagram showing an example configuration of the memory cell array 110, switching circuits 130 and 140, vertical drive unit 150, horizontal drive unit 160, and column ADC 170 in the first embodiment of the present technology.
  • a predetermined number of memory cells 120 are arranged in a two-dimensional lattice.
  • Each memory cell 120 is provided with a memory element 121 and 122.
  • These memory elements 121 and 122 are, for example, resistance change elements in ReRAM.
  • signal lines 111 and 112 are wired horizontally for each row, and signal line 113 is wired vertically for each column.
  • One end of the memory element 121 is connected to the signal line 111, and one end of the memory element 122 is connected to the signal line 112.
  • the other ends of the memory elements 121 and 122 are connected in common to the signal line 113.
  • memory elements 121 and 122 are examples of the first memory element and second memory element described in the claims.
  • signal lines 111, 112, and 113 are examples of the first signal line, second signal line, and third signal line described in the claims.
  • the vertical drive unit 150 is provided with a driver 151 for each row.
  • the driver 151 generates a pulse signal under the control of the control circuit 180 and supplies it to the corresponding row via the switching circuit 130.
  • the switching circuit 130 is provided with a selector 131 for each row.
  • the selector 131 connects at least one of the signal lines 111 and 112 to the driver 151 in accordance with a selection signal SELv from the control circuit 180.
  • the selection signal SELv includes selection signals SELvx and SELvy.
  • the column ADC 170 is provided with an ADC 171 for each column.
  • the ADC 171 converts the current signal from the corresponding column into a digital signal and supplies it to the control circuit 180 as read data RD.
  • the horizontal drive unit 160 is provided with a driver 161 for each column.
  • the driver 161 generates a pulse signal under the control of the control circuit 180 and supplies it to the corresponding column via the switching circuit 140.
  • a pulse consisting of a pulse signal from driver 151 and a pulse signal from driver 151 is used to write to memory cell 120. This pulse is hereinafter referred to as a "write" pulse.
  • the switching circuit 140 is provided with a selector 141 for each column.
  • the selector 141 connects the signal line 113 to either the driver 161 or the ADC 171 in accordance with the switching signal SELh from the control circuit 180.
  • Driver 151 and driver 161 supply write pulses to adjust the conductance (in other words, the inverse of the impedance) of memory cell 120.
  • conductance is used as a weight for the input value to a neuron.
  • the conductance value increases or decreases depending on the polarity of the write pulse voltage.
  • write pulses are supplied multiple times as necessary.
  • the absolute voltage value and pulse width of each write pulse are, for example, the same.
  • the statistics (such as the average) of the change in conductance of memory cell 120 for each write pulse are variable.
  • the selector 131 also includes, for example, nMOS transistors 132 and 133.
  • the nMOS transistor 132 opens and closes the path between the driver 151 and the signal line 112 in accordance with the selection signal SELvx.
  • the nMOS transistor 133 opens and closes the path between the driver 151 and the signal line 111 in accordance with the selection signal SELvy.
  • the control circuit 180 repeatedly performs learning and inference in machine learning.
  • learning the weights (i.e., the conductance of the memory cell 120) are adjusted by the write pulse, but as mentioned above, the statistics of the amount of change in conductance for each write pulse are variable. For example, if the statistics of the amount of change in conductance can be changed in two stages, the process of controlling this value to the larger one will be referred to as “coarse tuning” below. On the other hand, the process of controlling the statistics of the amount of change to a value smaller than coarse tuning will be referred to as "fine tuning” below.
  • the statistical quantity (average, etc.) of the change in conductance of memory element 121 for each write pulse is set to a different value from that of memory element 122.
  • the change indicates the amount of increase or decrease
  • the statistical quantity of the change indicates, for example, the statistical quantity of the increase and the absolute value of the decrease.
  • the statistical quantity of the change in conductance of memory element 121 is 0.8 G
  • the statistical quantity of the change in conductance of memory element 122 is 0.2 G.
  • control circuit 180 When performing coarse tuning, the control circuit 180, for example, sets both selection signals SELvx and SELvy to a high level.
  • the control circuit 180 also causes drivers 151 and 161 to supply write pulses, and controls selector 141 to connect signal line 113 to driver 161. Through these controls, storage elements 121 and 122 are connected in parallel within memory cell 120, and the amount of change in their combined conductance is 1.0 G.
  • the control circuit 180 sets only one of the selection signals SELvx and SELvy to high level and the other to low level. For example, the selection signal SELvx is controlled to high level and SELvy to low level.
  • the control circuit 180 also causes drivers 151 and 161 to supply write pulses, and controls the selector 141 to connect the signal line 113 to the driver 161. Through these controls, only the memory element 122 in the memory cell 120 is connected to the driver 151, and the statistical amount of change in the conductance of the memory cell 120 is 0.2 G.
  • the control circuit 180 When performing inference, the control circuit 180 sets both the selection signals SELvx and SELvy to a high level.
  • the control circuit 180 also causes the driver 151 to supply a read pulse and controls the selector 141 to connect the signal line 113 to the ADC 171. Through these controls, a current signal corresponding to the product of the conductance of the memory cell 120 and the voltage of the read pulse flows for each column.
  • control circuit 3 is a block diagram showing an example of the configuration of the control circuit 180 according to the first embodiment of the present technology.
  • the control circuit 180 includes a weight setting update unit 181, a prediction unit 182, a loss calculation unit 183, and a determination unit 184.
  • the weight setting update unit 181 initializes and updates the conductance (i.e., weight) of each memory cell 120.
  • the weight setting update unit 181 first initiates coarse tuning.
  • coarse tuning the weight setting update unit 181 controls the vertical drive unit 150, horizontal drive unit 160, and switching circuits 130 and 140 to supply write pulses and initialize weights.
  • coarse tuning the statistics of the amount of change in conductance for each write pulse is set to a predetermined value (such as 1.0 G).
  • the prediction unit 182 obtains a predicted value when the weights are initially set or each time the weights are updated.
  • the prediction unit 182 controls the vertical drive unit 150, the switching circuits 130, 140, and the column ADC 170 to supply a read pulse and read the read data RD.
  • the prediction unit 182 supplies a value indicated by the read data RD to the loss calculation unit 183 as a predicted value y.
  • the loss calculation unit 183 calculates the loss ⁇ based on the predicted value.
  • the loss calculation unit 183 acquires the correct answer value Y and the learning rate ⁇ from the input/output unit 190, calculates the loss ⁇ using, for example, the following formula, and supplies the calculated loss ⁇ to the weight setting update unit 181 and the determination unit 184.
  • ⁇ ⁇ L(w) ...Formula 2
  • Equation 2 ⁇ denotes a total differential.
  • the determination unit 184 determines whether the loss ⁇ is saturated. For example, the determination unit 184 obtains the threshold values Th1, Th2, and Th3 from the input/output unit 190, and determines whether the following formula is satisfied: ⁇ Th1...Equation 4
  • the determination unit 184 determines that the loss ⁇ has saturated.
  • the determination unit 184 supplies the determination result to the weight setting update unit 181.
  • the weight setting update unit 181 updates the weights, for example, using the following equation.
  • w t+1 w t - ⁇ ...Formula 5
  • t (t is an integer) is the number of times of learning
  • wt is the weight for the tth time.
  • the weight setting update unit 181 begins fine tuning.
  • the statistics of the change in conductance (weight) for each write pulse are set to a smaller value (e.g., 0.2 G) than in coarse tuning.
  • weight updating in other words, learning
  • obtaining predicted values in other words, inference
  • loss calculation in other words, inference
  • the determining unit 184 determines whether or not any of the following formulas holds. ⁇ Th2...Equation 6 t>Th3...Formula 7
  • threshold Th2 is set to, for example, a value equal to or less than Th1. If neither Equation 6 nor Equation 7 holds, the weight setting update unit 181 continues updating the weights. On the other hand, if Equation 6 or Equation 7 holds, the weight setting update unit 181 ends the weight update (learning).
  • control circuit 180 outputs various data to the input/output unit 190. For example, a notification that learning is complete and the final conductance value are output.
  • FIG. 4 is a diagram showing an example of a control method of the control circuit 180 during inference in the first embodiment of the present technology. As shown in the diagram, the control circuit 180 controls the driver 151 to supply a read pulse, and controls the selector 141 to connect the ADC 171 to the signal line 113.
  • y j can be expressed by, for example, the following equation:
  • FIG. 5 is a diagram showing an example of a control method of the control circuit 180 during learning in the first embodiment of the present technology.
  • the control circuit 180 controls the selector 131 to connect the signal lines 111 and 112 to the driver 151, and controls the selector 141 to connect the driver 161 to the signal line 113.
  • fine tuning one of the signal lines 111 and 112 is connected to the driver 151.
  • the driver 151 supplies a pulse signal with a voltage x i
  • the driver 161 supplies a pulse signal with a voltage ⁇ j .
  • FIG. 6 is a diagram showing an example of a write pulse waveform in the first embodiment of the present technology.
  • “a” shows the waveform of the write pulse when the conductance is updated
  • “b” shows the waveform of the write pulse when the conductance is not updated.
  • the write pulse includes a pulse signal from the row-side driver 151 and a pulse signal from the column-side driver 161.
  • the row driver 151 supplies a pulse signal of a positive voltage x i
  • the column driver 161 supplies a pulse signal of a negative voltage ⁇ j
  • the row driver 151 supplies a pulse signal of a negative voltage
  • the column driver 161 supplies a pulse signal of a positive voltage.
  • the row driver 151 supplies a pulse signal of a positive voltage xi , and the column driver 161 does not supply a pulse signal.
  • FIG. 7 is a perspective view showing an example of memory elements 121 and 122 according to the first embodiment of the present technology.
  • the area of the memory element 121 is different from the area of the memory element 122, but the memory elements 121 and 122 are the same type and have the same length.
  • the areas of the memory elements 121 and 122 correspond to the area of the cross section of the element when observed from the direction from the row-side terminal connected to the signal line 111 or 112 to the column-side terminal connected to the signal line 113.
  • the lengths of the memory elements 121 and 122 correspond to the distance between the row-side terminal and the column-side terminal.
  • the length of memory element 121 is different from the length of memory element 122, and memory elements 121 and 122 are the same type and have the same area.
  • both the area and length of memory element 121 may be different from those of memory element 122.
  • the type of memory element 121 is different from that of memory element 122.
  • a memory element in a ReRAM is used as memory element 121
  • a memory element in a PCM Phase Change Memory
  • the conductance of memory cell 120 is the sum of the conductances of storage elements 121 and 122, and in fine tuning, the conductance of memory cell 120 is the value of storage element 122. Therefore, by using configurations a, b, or c in the figure, the difference in the amount of conductance change between coarse tuning and fine tuning can be increased.
  • Figure 9 is a perspective view showing an example arrangement of memory elements 121 and 122 in the first embodiment of the present technology.
  • memory elements 121 and 122 are arranged on the same layer.
  • memory elements 121 and 122 are arranged between wiring layer 115, which wires signal lines 111 and 112, and wiring layer 116, which wires signal line 113.
  • wiring layer 115 is an example of the first wiring layer described in the claims
  • wiring layer 117 is an example of the second wiring layer described in the claims
  • Wiring layer 116 is an example of the third wiring layer described in the claims.
  • the mounting area is larger than in Figure b, but the manufacturing cost is reduced.
  • the manufacturing cost is higher than in Figure a, but the mounting area is reduced.
  • Example of operation of semiconductor device] 10 is a flowchart showing an example of the operation of the semiconductor device 100 according to the first embodiment of the present technology. This operation is started, for example, when a predetermined application for performing machine learning is executed.
  • the control circuit 180 in the semiconductor device 100 first performs coarse tuning. During this setup, the weights are set to their initial values, and the statistics of the change in conductance (weight) for each write pulse are set to a predetermined value (e.g., 1.0 G) (step S901).
  • a predetermined value e.g., 1.0 G
  • control circuit 180 obtains the predicted value (step S902) and calculates the loss ⁇ (step S903).
  • the control circuit 180 determines whether the loss ⁇ is less than the threshold value Th1 (step S904). If the loss ⁇ is greater than or equal to the threshold value Th1 (step S904: No), the control circuit 180 controls the matrix driver to update the weights (step S905), and repeatedly executes steps S902 and onward.
  • the control circuit 180 obtains the predicted value (step S907) and calculates the loss ⁇ (step S908).
  • the control circuit 180 determines whether the loss ⁇ is less than the threshold value Th2 or whether the number of learning iterations t is greater than the threshold value Th3 (step S909). If the loss ⁇ is greater than or equal to the threshold value Th2 and the number of learning iterations t is less than or equal to the threshold value Th3 (step S909: No), the control circuit 180 controls the matrix driver to update the weights (step S910) and repeatedly executes steps S907 and onwards.
  • step S909: Yes the control circuit 180 terminates the machine learning.
  • control circuit 180 starts fine tuning when the loss ⁇ becomes less than the threshold value Th1, in other words, when the loss ⁇ becomes saturated, but this configuration is not limiting.
  • the control circuit 180 can also obtain the updated conductance each time the conductance (i.e., the weight) is updated, and start fine tuning when that conductance becomes saturated. Whether the conductance has become saturated is determined, for example, by whether the number of times the conductance has risen and fallen around the target value corresponding to the correct value exceeds a predetermined number.
  • the control circuit 180 can also start fine tuning when the loss ⁇ or the conductance is saturated.
  • Figure 11 is a graph showing an example of the ideal resistance change characteristics of a memory element used in a product-sum operation and the resistance change characteristics of ReRAM.
  • a shows the ideal resistance change characteristics
  • b shows the resistance change characteristics of ReRAM.
  • the vertical axes of a and b in the figure show the conductance of the memory element, and the horizontal axis shows the number of write pulses.
  • the initial conductance is set to the minimum value Gmin , and the driver repeatedly supplies a write pulse to increase the conductance. Then, when the conductance reaches the maximum value Gmax , the driver repeatedly supplies a write pulse with the polarity reversed until the conductance decreases to the minimum value Gmin .
  • the absolute value of the change in conductance per write pulse (in other words, the slope of the graph) should be constant when increasing conductance and when decreasing conductance.
  • the amount of change in conductance for each write pulse is not constant.
  • the absolute value of the amount of change (slope) becomes smaller as the conductance approaches the maximum value Gmax
  • the conductance is decreased the value becomes smaller as the conductance approaches the minimum value Gmin .
  • the difference in the absolute value of the amount of change (slope) between when the conductance is increased and when the conductance is decreased becomes larger as the conductance approaches the maximum value Gmax or the minimum value Gmin , and is minimum near the midpoint between the maximum value Gmax and the minimum value Gmin .
  • the target value G tag of the conductance corresponding to the correct value is set to a value close to the maximum value G max , there is a risk that the conductance will not reach the target value G tag when the conductance is increased or decreased near the target value G tag .
  • a is a graph showing the resistance change characteristics in the first embodiment of the present technology.
  • the vertical axis of "a” in the figure shows the conductance of the memory cell 120, and the horizontal axis shows the number of write pulses.
  • the solid curve shows the resistance change characteristics in coarse tuning, and the dashed line shows the resistance change characteristics in fine tuning.
  • memory elements 121 and 122 are connected in parallel between row driver 151 and column driver 161.
  • FIG. 1C in fine tuning, only memory element 122 is connected between driver 151 and driver 161.
  • the statistics (average, etc.) of the change in conductance of memory elements 121 and 122 for each write pulse are set to 0.8 G and 0.2 G.
  • the average change in conductance is 1.0 G with coarse tuning and 0.2 G with fine tuning.
  • the average change in conductance indicates, for example, the average of the absolute values of the increase and decrease for each write pulse when the conductance is increased from the minimum value G min to the maximum value G max and then decreased to the minimum value G min .
  • the resistance change characteristics of memory cell 120 can be switched as illustrated in a of the same figure.
  • FIG. 13 is a graph showing an example of conductance fluctuation in a comparative example and the first embodiment of the present technology.
  • a shows an example of conductance fluctuation in the comparative example
  • b shows an example of conductance fluctuation in the first embodiment.
  • the vertical axes of a and b in the figure represent the conductance of the memory cell 120, and the horizontal axes represent the number of write pulses.
  • a ReRAM memory element is used, and the target value of the conductance corresponding to the correct value is set to 0.8, and this target value is set to a value close to the maximum value G max .
  • the control circuit 180 when the conductance exceeds the target value, the control circuit 180 reduces the conductance, but too quickly, resulting in a decrease well below the target value. The control circuit 180 then increases the conductance to return it to the target value, but the increase is so small that multiple write pulses are required. Because this behavior is repeated, the average conductance is lower than the target value.
  • the average conductance during the repeated behavior of the comparative example is 0.769.
  • the square root ⁇ of ⁇ 2 which is the variance, is 0.031.
  • control circuit 180 of the first embodiment first starts coarse tuning and increases or decreases the conductance 17 times, and then switches to fine tuning and reduces the statistics of the amount of change in conductance as the loss ⁇ saturates. This results in the average conductance being closer to the target value than in the comparative example. Therefore, learning accuracy can be improved compared to the comparative example.
  • the average conductance will be 0.795.
  • ⁇ will be 0.006, and the variation will be about 1/5 of that in the comparative example.
  • Figure 14 is a diagram showing an example of measuring the average conductance and ⁇ in the comparative example and the first embodiment of the present technology.
  • the vertical axis in the figure represents the average conductance, and the horizontal axis represents ⁇ , which is the square root of the variance of the conductance.
  • the gray circles represent plots of the measured values in the first embodiment.
  • the white circles represent plots of the measured values in the comparative example.
  • the target value of conductance is 0.8.
  • the average is closer to the target value than in the comparative example, and ⁇ (in other words, the variance) is also smaller.
  • the combination of the statistical values of the conductance change amounts of storage elements 122 and 121 is not limited to 0.8G and 0.2G.
  • measurements were performed for each combination, with settings of 0.1G and 0.9G, 0.3G and 0.7G, and 0.5G and 0.5G.
  • differences in the conductance change amounts may increase manufacturing costs, the combination is selected with the required accuracy in mind.
  • Figure 15 is a diagram showing an example of the accuracy for each device in the comparative example and the first embodiment of the present technology.
  • a circle in the figure indicates high learning accuracy, and an x indicates low learning accuracy.
  • the absolute value of the change in conductance for each write pulse differs between increasing and decreasing the conductance.
  • the absolute values of the increase in the conductance when increasing and the decrease in the conductance when decreasing are approximately the same near the midpoint between the maximum value Gmax and the minimum value Gmin .
  • the slope of the arrow in the figure indicates the change in conductance near that midpoint.
  • control circuit 180 performs coarse tuning and fine tuning in sequence, thereby improving learning accuracy compared to the comparative example.
  • memory cells 120 are provided with memory elements 121 and 122 that are different in area, length, and type. However, this configuration may make manufacturing more difficult and increase manufacturing costs compared to when memory elements 121 and 122 are the same in area, length, and type.
  • Semiconductor device 100 in this second embodiment differs from the first embodiment in that two write pulses that differ in at least one of voltage absolute value and pulse width are supplied to memory elements 121 and 122.
  • Figure 16 is a perspective view showing an example of memory elements 121 and 122 in the second embodiment of the present technology.
  • the memory elements 121 and 122 in the second embodiment differ from those in the first embodiment in that they have the same area, length, and type (e.g., ReRAM).
  • the control circuit 180 supplies two write pulses, which differ in at least one of the voltage absolute value and pulse width, to the memory elements 121 and 122.
  • the voltage of the write pulse indicates the difference between the voltage of the pulse signal on the row side and the voltage of the pulse signal on the column side.
  • the absolute voltage value of the write pulse to memory element 122 is set to a value smaller than that of the write pulse to memory element 121.
  • the statistical quantity of the change in conductance of memory element 121 for each write pulse is controlled to a value different from that of memory element 122.
  • FIG. 17 is a circuit diagram showing an example configuration of a vertical drive unit 150, a switching circuit 130, and a memory cell 120 according to the second embodiment of the present technology.
  • the vertical drive unit 150 is provided with drivers 151 and 152 for each row. Furthermore, in the second embodiment, the switching circuit 130 is provided with nMOS transistors 132, 133, and 134 for each row.
  • nMOS transistor 132 opens and closes a path between driver 151 and signal line 112 in accordance with selection signal SELvx.
  • nMOS transistor 134 opens and closes a path between driver 152 and signal line 111 in accordance with selection signal SELvy.
  • nMOS transistor 133 opens and closes the path between signal line 112 and the connection point between driver 152 and nMOS transistor 134 in accordance with the selection signal SELvy.
  • Driver 151 supplies a pulse signal of a predetermined voltage.
  • Driver 152 has a higher driving force than driver 151 and supplies a pulse signal of a higher voltage than driver 151.
  • the pulse widths of the pulse signals from drivers 151 and 152 are the same.
  • Drivers 151 and 152 are examples of the first driver and second driver described in the claims.
  • control circuit 180 When performing coarse tuning, the control circuit 180, for example, sets both selection signals SELvx and SELvy to a high level.
  • the control circuit 180 sets the selection signal SELvx to high level and SELvy to low level, for example.
  • the control circuit 180 sets both the selection signals SELvx and SELvy to high level.
  • drivers 151 and 152 supply two pulse signals with the same pulse width but different absolute voltage values of the write pulses, but this configuration is not limited to this.
  • Drivers 151 and 152 can also supply two pulse signals with the same absolute voltage value but different pulse widths.
  • Drivers 151 and 152 can also supply two pulse signals with different absolute voltage values and pulse widths.
  • drivers 151 and 152 supply two pulse signals that differ in at least one of the voltage absolute value and pulse width, so as mentioned above, the area, length, and type of memory elements 121 and 122 can be made the same. This makes manufacturing easier and reduces manufacturing costs compared to the first embodiment.
  • drivers 151 and 152 supply two pulse signals that differ in at least one of the voltage absolute value and the pulse width. This allows the area, length, and type of memory elements 121 and 122 to be the same, reducing manufacturing costs.
  • Third embodiment In the first embodiment described above, two memory elements are provided for each memory cell 120, but three or more memory elements may be provided for each memory cell 120.
  • the semiconductor device 100 in this third embodiment differs from the first embodiment in that three memory elements are provided for each memory cell 120.
  • FIG. 18 is a circuit diagram showing an example configuration of a vertical drive unit 150, a selector 131, and a memory cell 120 according to a third embodiment of the present technology.
  • memory cell 120 according to the third embodiment further includes memory element 123.
  • signal lines 111, 112, and 113 are wired horizontally for each row, and signal line 114 is wired vertically for each column.
  • One end of memory element 121 is connected to signal line 111, one end of memory element 122 is connected to signal line 112, and one end of memory element 123 is connected to signal line 113.
  • the other ends of memory elements 121, 122, and 123 are commonly connected to signal line 114.
  • an nMOS transistor 134 is further arranged in the selector 131.
  • the nMOS transistor 132 opens and closes the path between the driver 151 and signal line 113 in accordance with the selection signal SELvx.
  • the nMOS transistor 133 opens and closes the path between the driver 151 and signal line 112 in accordance with the selection signal SELvy.
  • the nMOS transistor 134 opens and closes the path between the driver 151 and signal line 111 in accordance with the selection signal SELvz.
  • control circuit 180 sets all of the selection signals SELvx, SELvy, and SELvz to a high level during coarse tuning, and sets some of them to a high level and the rest to a low level during fine tuning.
  • memory elements 121, 122, and 123 have different lengths but are the same type and area.
  • memory elements 121, 122, and 123 are of different types.
  • memory element 121 is a memory element in a ReRAM
  • memory element 122 is a memory element in a PCM.
  • Memory element 123 is a memory element in an STT (Spin Transfer Torque)-MRAM (Magnetoresistive RAM).
  • the areas, lengths, and types of memory elements 121, 122, and 123 are the same.
  • three write pulses differing in at least one of voltage absolute value and pulse width are supplied to memory elements 121, 122, and 123.
  • the voltage absolute value of the write pulse to memory element 122 is set to a medium value smaller than the write pulse to memory element 121.
  • the voltage absolute value of the write pulse to memory element 123 is set to a value even smaller than the write pulse to memory element 122.
  • both memory elements 121 and 122 may be ReRAM memory elements
  • memory element 123 may be a PCM memory element
  • the areas of memory elements 121 and 122 may be different.
  • Figure 21 shows an example of an equivalent circuit of a memory cell 120 according to the third embodiment of the present technology.
  • resistance change elements such as those in a ReRAM are used as memory elements 121, 122, and 123.
  • variable capacitance elements can also be used as memory elements 121, 122, and 123.
  • Four or more memory elements can also be provided within the memory cell 120.
  • FIG. 22 is a perspective view showing an example of a memory element in the fourth embodiment of the present technology.
  • memory cell 120 includes memory elements 121-1 to 121-8 and memory element 122. Each of these nine memory elements has the same area, length, and type (e.g., ReARM).
  • FIG. 23 is a circuit diagram showing an example configuration of a vertical drive unit 150, a selector 131, and a memory cell 120 according to a fourth embodiment of the present technology.
  • the memory cell 120 one end of each of the memory elements 121-1 to 121-8 is commonly connected to a signal line 111.
  • One end of the memory element 122 is connected to a signal line 112.
  • the other ends of the memory elements 121-1 to 121-8 and the memory element 122 are commonly connected to a signal line 113.
  • the statistical value of the change in the individual conductance of nine storage elements in response to a write pulse is assumed to be 1.0 G, for example.
  • the change in the combined conductance of a group of eight storage elements connected in parallel between signal lines 111 and 113 is 8.0 G, a different value from that of storage element 122. Therefore, even if the area, length, and type of each storage element are the same, coarse tuning and fine tuning can be achieved. This reduces manufacturing costs.
  • the number of memory elements connected between signal lines 111 and 113 is eight, and the number of memory elements connected between signal lines 112 and 113 is one, but the number of memory elements may be different values and is not limited to the combination of eight and one.
  • the number of memory elements connected between signal lines 111 and 113 could be seven, and the number of memory elements connected between signal lines 112 and 113 could be two.
  • memory elements 121-1 to 121-8 are an example of the first memory element described in the claims, and memory element 122 is an example of the second memory element described in the claims.
  • memory elements 121-1 to 121-8 are connected in parallel between signal lines 111 and 113, and memory element 122 is connected to signal lines 112 and 113. Therefore, even if the memory elements have the same area, length, and type, coarse tuning and fine tuning can be achieved, thereby reducing manufacturing costs.
  • memory elements 121 and 122 are provided for each memory cell 120, but this configuration increases the circuit size compared to when one memory element is provided for each memory cell 120.
  • Semiconductor device 100 in this fifth embodiment differs from the first embodiment in that one memory element is provided for each memory cell 120 and two write pulses that differ in at least one of voltage absolute value and pulse width are supplied.
  • FIG. 24 is a circuit diagram showing an example configuration of a vertical drive unit 150, selector 131, and memory cell 120 according to a fifth embodiment of the present technology.
  • the memory cell 120 according to the fifth embodiment differs from that according to the first embodiment in that only a memory element 121 is arranged.
  • the vertical drive unit 150 according to the fifth embodiment also differs from that according to the first embodiment in that it further includes a driver 152 in addition to a driver 151 for each row. Furthermore, only a signal line 111 is wired for each row within the memory cell array 110.
  • nMOS transistor 132 opens and closes the path between driver 152 and signal line 111 in accordance with selection signal SELvx
  • nMOS transistor 133 opens and closes the path between driver 151 and signal line 111 in accordance with selection signal SELvy.
  • driver 152 has a higher driving force than driver 151 and can supply pulse signals with a higher voltage than driver 151.
  • the control circuit 180 sets only the selection signal SELvx to a high level during coarse tuning to supply a high-voltage pulse signal, and sets only the selection signal SELvy to a high level during fine tuning to supply a low-voltage pulse signal.
  • control circuit 180 can also switch only the pulse width instead of the absolute voltage value. Also, the control circuit 180 can switch both the absolute voltage value and the pulse width.
  • control circuit 180 By having the control circuit 180 sequentially supply two pulse signals that differ in at least one of the voltage absolute value and pulse width, coarse tuning and fine tuning can be achieved even with only one memory element per memory cell 120. This allows for a reduction in circuit size.
  • control circuit 180 sequentially supplies two pulse signals that differ in at least one of the voltage absolute value and the pulse width. Therefore, even with only one memory element per memory cell 120, coarse tuning and fine tuning can be achieved, and the circuit size can be reduced.
  • IoT Internet of things
  • IoT Internet of things
  • IoT Internet of Things
  • IoT Internet of things
  • IoT device 9100 which is an "object”
  • IoT devices 9003 the Internet
  • cloud 9005 etc.
  • IoT can be used in various industries, such as agriculture, housing, automobiles, manufacturing, distribution, and energy.
  • Figure 25 is a diagram showing an example of the general configuration of an IoT system 9000 to which the technology disclosed herein can be applied.
  • the IoT device 9001 includes various sensors such as a temperature sensor, humidity sensor, illuminance sensor, acceleration sensor, distance sensor, image sensor, gas sensor, and motion sensor.
  • the IoT device 9001 may also include terminals such as smartphones, mobile phones, wearable devices, and game consoles.
  • the IoT device 9001 is powered by an AC power source, a DC power source, a battery, contactless power supply, or so-called energy harvesting.
  • the IoT device 9001 can communicate via wired, wireless, or near-field communication. Suitable communication methods include 3G/LTE (registered trademark), Wi-Fi (registered trademark), IEEE802.15.4, Bluetooth (registered trademark), Zigbee (registered trademark), and Z-Wave.
  • the IoT device 9001 may communicate by switching between multiple of these communication methods.
  • the IoT devices 9001 may form one-to-one, star-shaped, tree-shaped, or mesh-shaped networks.
  • the IoT devices 9001 may be connected to an external cloud 9005 directly or through a gateway 9002.
  • the IoT devices 9001 are assigned addresses using IPv4, IPv6, 6LoWPAN, or the like.
  • Data collected from the IoT devices 9001 is transmitted to other IoT devices 9003, servers 9004, clouds 9005, etc.
  • the timing and frequency of data transmission from the IoT devices 9001 are appropriately adjusted, and the data may be compressed before transmission.
  • Such data may be used as is, or may be analyzed by a computer 9008 using various methods such as statistical analysis, machine learning, data mining, cluster analysis, discriminant analysis, combinatorial analysis, and time series analysis. Utilizing such data can provide a variety of services, including control, warning, monitoring, visualization, automation, and optimization.
  • IoT devices 9001 in the home include washing machines, dryers, hair dryers, microwave ovens, dishwashers, refrigerators, ovens, rice cookers, cooking appliances, gas appliances, fire alarms, thermostats, air conditioners, televisions, recorders, audio equipment, lighting equipment, hot water heaters, water heaters, vacuum cleaners, fans, air purifiers, security cameras, locks, door and shutter operating devices, sprinklers, toilets, thermometers, scales, blood pressure monitors, and the like.
  • IoT devices 9001 may also include solar cells, fuel cells, storage batteries, gas meters, power meters, and distribution boards.
  • a low-power communication method is desirable for the IoT device 9001 in the home.
  • the IoT device 9001 may also communicate via Wi-Fi indoors and 3G/LTE (registered trademark) outdoors.
  • An external server 9006 for controlling the IoT device may be installed on the cloud 9005 to control the IoT device 9001.
  • the IoT device 9001 transmits data such as the status of the home appliances, temperature, humidity, power usage, and the presence or absence of people and animals inside and outside the home.
  • the data transmitted from the home appliances is stored in the external server 9006 via the cloud 9005. New services are provided based on this data.
  • Such IoT devices 9001 can be controlled by voice using voice recognition technology.
  • the technology disclosed herein can be suitably applied to the computer 9008 and IoT device 9001.
  • the semiconductor device 100 in FIG. 1 can be applied to the computer 9008 or IoT device 9001.
  • the accuracy of machine learning on the cloud side and edge side can be improved.
  • One end of the first memory element is connected to a first signal line; one end of the second memory element is connected to a second signal line;
  • the first memory element is disposed between a first wiring layer in which the first signal line is wired and a third wiring layer in which the third signal line is wired;
  • the control circuit acquires the updated inverse of the impedance each time the inverse is updated, and starts the fine tuning when the inverse is saturated.
  • Each of the memory cells is provided with a predetermined number of first memory elements and a number of second memory elements that does not correspond to the predetermined number; one end of each of the first memory elements is connected to a first signal line; one end of each of the second memory elements is connected to a second signal line; The semiconductor device according to (1), wherein the other ends of the first memory element and the second memory element are commonly connected to a third signal line.
  • Each of the memory cells is provided with one storage element; The semiconductor device according to (1), wherein the driver sequentially supplies a first write pulse and a second write pulse that are different in at least one of voltage absolute value and pulse width.

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Abstract

機械学習を行う半導体装置において、学習精度を向上させる。　半導体装置は、所定数のメモリセルと、ドライバと、制御回路とを具備する。半導体装置において、ドライバは、メモリセルのそれぞれに書込みパルスを供給する。また、制御回路は、書込みパルス毎のメモリセルのインピーダンスの逆数の変化量の統計量を所定値に制御するコースチューニングと、その統計量を所定値より小さい値に制御するファインチューニングとを順に行う。

Description

半導体装置
　本技術は、半導体装置に関する。詳しくは、積和演算を行う半導体装置に関する。
　従来より、ＡＩ（Artificial Intelligence）チップでは、ＳＲＡＭ（Static Random Access Memory）による積和演算が主流である。ただし、この構成では、プログラムで学習や推論を行う際に周辺メモリとの間のデータのやり取りで消費電力が大きくなってしまう。そこで、アナログＡＩ、ＳＮＮ（Spiking Neural Networks）やニューロモーフィックコンピューティングなどの利用が望まれている。例えば、ＳＲＡＭの代わりに、ＲｅＲＡＭ（Resistive RAM）などのアナログＮＶＭ（Non-Volatile Memory）を積和演算に用いる装置が提案されている（例えば、非特許文献１参照。）。
Ruibo Ai, et al., Multilevel resistive switching and synaptic behaviors in MnO-based memristor, Current Applied Physics Volume 41, September 2022, Pages 123-130.
　上述の従来技術では、ＳＲＡＭの代わりに、アナログＮＶＭを用いることによりコンピューティング性能の向上を図っている。しかしながら、上述の従来技術では、ＮＶＭ内の記憶素子の特性が理想的でない場合に、その記憶素子のコンダクタンスをターゲット値に調整することが困難になる。例えば、書込みパルス毎のコンダクタンスの変化量が一定であることが理想であるが、実際には、そうではない。このため、ターゲット値付近でコンダクタンスを上下に調整した際に、コンダクタンスの平均値がターゲット値から外れてしまうことがある。この結果、機械学習の学習精度が低下するという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、機械学習を行う半導体装置において、学習精度を向上させることを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、所定数のメモリセルと、上記メモリセルのそれぞれに書込みパルスを供給するドライバと、上記書込みパルス毎の上記メモリセルのインピーダンスの逆数の変化量の統計量を所定値に制御するコースチューニングと上記統計量を上記所定値より小さい値に制御するファインチューニングとを順に行う制御回路とを具備する半導体装置である。これにより、学習精度が向上するという作用をもたらす。
　また、この第１の側面において、上記メモリセルのそれぞれには、第１記憶素子および第２記憶素子が設けられてもよい。これにより、インピーダンスの逆数の変化量の統計量が可変になるという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子および上記第２記憶素子は、面積および長さの少なくとも一方が異なってもよい。これにより、インピーダンスの逆数の変化量の統計量が可変になるという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子および上記第２記憶素子は、種類が異なってもよい。これにより、インピーダンスの逆数の変化量の統計量が可変になるという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子および上記第２記憶素子は、抵抗変化素子であってもよい。これにより、コンダクタンスが調整されるという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子および上記第２記憶素子は、可変容量素子であってもよい。これにより、容量値が調整されるという作用をもたらす。
　また、この第１の側面において、上記ドライバは、第１書込みパルスを供給する第１ドライバと、電圧絶対値およびパルス幅の少なくとも一方が上記第１書込みパルスと異なる第２書込みパルスを供給する第２ドライバとを含んでもよい。これにより、第１記憶素子および第２記憶素子の面積や長さを揃えることができるという作用をもたらす。
　また、この第１の側面において、上記メモリセルのそれぞれには、第３記憶素子がさらに設けられてもよい。これにより、インピーダンスの逆数の変化量の統計量が、より多段階で調整されるという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子の一端は、第１信号線に接続され、上記第２記憶素子の一端は、第２信号線に接続され、上記第１記憶素子および第２記憶素子のそれぞれの他端は、第３信号線に共通に接続されてもよい。これにより、第１信号線および第２信号線の接続先の切り替えにより、インピーダンスの逆数の変化量が調整されるという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子および上記第２記憶素子は、上記第１信号線および上記第２信号線が同層に配線された配線層と上記第３信号線が配線された配線層との間に配置されてもよい。これにより、製造コストが低減するという作用をもたらす。
　また、この第１の側面において、上記第１記憶素子は、上記第１信号線が配線された第１配線層と上記第３信号線が配線された第３配線層との間に配置され、上記第２記憶素子は、上記第２信号線が配線された第２配線層と上記第３配線層との間に配置されてもよい。これにより、実装面積が削減されるという作用をもたらす。
　また、この第１の側面において、上記制御回路は、上記インピーダンスの逆数が更新されるたびに損失を演算して上記損失が飽和した場合には上記ファインチューニングを開始してもよい。これにより、損失が飽和した際にインピーダンスの逆数が微調整されるという作用をもたらす。
　また、この第１の側面において、上記制御回路は、上記インピーダンスの逆数が更新されるたびに更新後の上記逆数を取得して上記逆数が飽和した場合には上記ファインチューニングを開始してもよい。これにより、インピーダンスの逆数が飽和した際に、その値が微調整されるという作用をもたらす。
　また、この第１の側面において、上記メモリセルのそれぞれには、所定数の第１記憶素子と上記所定数に該当しない個数の第２記憶素子とが設けられ、上記第１記憶素子のそれぞれの一端は、第１信号線に接続され、上記第２記憶素子のそれぞれの一端は、第２信号線に接続され、上記第１記憶素子および上記第２記憶素子のそれぞれの他端は、第３信号線に共通に接続されてもよい。これにより、製造コストが低減するという作用をもたらす。
　また、この第１の側面において、上記メモリセルのそれぞれには、１個の記憶素子が設けられ、上記ドライバは、電圧絶対値およびパルス幅の少なくとも一方が異なる第１書込みパルスおよび第２書込みパルスを順に供給してもよい。これにより、回路規模が削減されるという作用をもたらす。
本技術の第１の実施の形態における半導体装置の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるメモリセルアレイと、切替回路と、垂直駆動部と、水平駆動部と、カラムＡＤＣ（Analog to Digital Converter）とのそれぞれの構成例を示す回路図である。 本技術の第１の実施の形態における制御回路の一構成例を示すブロック図である。 本技術の第１の実施の形態における推論時の制御回路の制御方法の一例を示す図である。 本技術の第１の実施の形態における学習時の制御回路の制御方法の一例を示す図である。 本技術の第１の実施の形態における書込みパルスの波形の一例を示す図である。 本技術の第１の実施の形態における記憶素子の一例を示す斜視図である。 本技術の第１の実施の形態におけるメモリセルの等価回路の一例である。 本技術の第１の実施の形態における記憶素子の配置例を示す斜視図である。 本技術の第１の実施の形態における半導体装置の動作の一例を示すフローチャートである。 積和演算に用いる記憶素子の理想的な抵抗変化特性とＲｅＲＡＭの抵抗変化特性との一例を示すグラフである。 本技術の第１の実施の形態における抵抗変化特性と等価回路との一例を示す図である。 比較例と本技術の第１の実施の形態とにおけるコンダクタンスの変動の一例を示すグラフである。 比較例と本技術の第１の実施の形態とにおけるコンダクタンスの平均およびσの測定例を示す図である。 比較例と本技術の第１の実施の形態とにおけるデバイス毎の精度の一例を示す図である。 本技術の第２の実施の形態における記憶素子の一例を示す斜視図である。 本技術の第２の実施の形態における垂直駆動部、切替回路およびメモリセルの一構成例を示す回路図である。 本技術の第３の実施の形態における垂直駆動部、セレクタおよびメモリセルの一構成例を示す回路図である。 本技術の第３の実施の形態における記憶素子の一例を示す斜視図である。 本技術の第３の実施の形態における記憶素子の別の例を示す斜視図である。 本技術の第３の実施の形態におけるメモリセルの等価回路の一例である。 本技術の第４の実施の形態における記憶素子の一例を示す斜視図である。 本技術の第４の実施の形態における垂直駆動部、セレクタおよびメモリセルの一構成例を示す回路図である。 本技術の第５の実施の形態における垂直駆動部、セレクタおよびメモリセルの一構成例を示す回路図である。 本開示に係る技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（コース、ファインチューニングを順に行う例）
　２．第２の実施の形態（電圧等の異なる２つの書込みパルスを供給し、コース、ファインチューニングを順に行う例）
　３．第３の実施の形態（メモリセル内に３つの記憶素子を設け、コース、ファインチューニングを順に行う例）
　４．第４の実施の形態（メモリセル内に並列接続の複数の記憶素子と１個の記憶素子とを設け、コース、ファインチューニングを順に行う例）
　５．第５の実施の形態（メモリセル内に１個の記憶素子を設け、コース、ファインチューニングを順に行う例）
　６．応用例
　＜１．第１の実施の形態＞
　［半導体装置の構成例］
　図１は、本技術の第１の実施の形態における半導体装置１００の一構成例を示すブロック図である。この半導体装置１００は、機械学習を行う装置であり、メモリセルアレイ１１０、切替回路１３０、切替回路１４０、垂直駆動部１５０、水平駆動部１６０、カラムＡＤＣ１７０、制御回路１８０および入出力部１９０を備える。メモリセルアレイ１１０には、所定数のメモリセル（不図示）が二次元格子状に配列される。
　切替回路１３０は、メモリセルアレイ１１０内の水平方向に配線された信号線の接続先を切り替えるものである。垂直駆動部１５０は、切替回路１３０を介して、メモリセルを行単位で駆動するものである。
　切替回路１４０は、メモリセルアレイ１１０内の垂直方向に配線された信号線の接続先を切り替えるものである。水平駆動部１６０は、メモリセルを列単位で駆動するものである。カラムＡＤＣ１７０は、列ごとに、メモリセルアレイ１１０からのアナログの電流信号をデジタル信号に変換し、リードデータとして制御回路１８０に供給するものである。
　制御回路１８０は、切替回路１３０、切替回路１４０、垂直駆動部１５０および水平駆動部１６０を制御するものである。制御回路１８０の制御内容の詳細については後述する。入出力部１９０は、外部との間でデータを送受信するものである。
　図２は、本技術の第１の実施の形態におけるメモリセルアレイ１１０と、切替回路１３０および１４０と、垂直駆動部１５０と、水平駆動部１６０と、カラムＡＤＣ１７０とのそれぞれの構成例を示す回路図である。
　メモリセルアレイ１１０には、所定数のメモリセル１２０が二次元格子状に配列される。メモリセル１２０のそれぞれには、記憶素子１２１および１２２が設けられる。これらの記憶素子１２１および１２２として、例えば、ＲｅＲＡＭにおける抵抗変化素子が用いられる。また、メモリセルアレイ１１０には、行ごとに水平方向に信号線１１１および１１２が配線され、列ごとに垂直方向に信号線１１３が配線される。記憶素子１２１の一端は信号線１１１に接続され、記憶素子１２２の一端は信号線１１２に接続される。また、記憶素子１２１および１２２のそれぞれの他端は、信号線１１３に共通に接続される。
　なお、記憶素子１２１および１２２は、特許請求の範囲に記載の第１記憶素子および第２記憶素子の一例である。また、信号線１１１、１１２および１１３は、特許請求の範囲に記載の第１信号線、第２信号線および第３信号線の一例である。
　垂直駆動部１５０には、行ごとにドライバ１５１が設けられる。ドライバ１５１は、制御回路１８０の制御に従ってパルス信号を生成し、切替回路１３０を介して、対応する行に供給するものである。
　切替回路１３０には、行ごとにセレクタ１３１が設けられる。セレクタ１３１は、制御回路１８０からの選択信号ＳＥＬｖに従って信号線１１１および１１２の少なくとも一方をドライバ１５１に接続するものである。選択信号ＳＥＬｖは、選択信号ＳＥＬｖｘおよびＳＥＬｖｙを含む。
　カラムＡＤＣ１７０には、列ごとにＡＤＣ１７１が設けられる。ＡＤＣ１７１は、対応する列からの電流信号をデジタル信号に変換し、リードデータＲＤとして制御回路１８０に供給するものである。
　水平駆動部１６０には、列ごとにドライバ１６１が設けられる。ドライバ１６１は、制御回路１８０の制御に従ってパルス信号を生成し、切替回路１４０を介して、対応する列に供給するものである。
　ドライバ１５１からのパルス信号とドライバ１５１からのパルス信号とからなるパルスは、メモリセル１２０への書込みに用いられる。このパルスを、以下、「書込み」パルスと称する。
　切替回路１４０には、列ごとにセレクタ１４１が設けられる。セレクタ１４１は、制御回路１８０からの切替信号ＳＥＬｈに従って、信号線１１３をドライバ１６１およびＡＤＣ１７１の一方に接続するものである。
　ドライバ１５１およびドライバ１６１が書込みパルスを供給することにより、メモリセル１２０のコンダクタンス（言い換えれば、インピーダンスの逆数）が調整される。機械学習において、コンダクタンスは、ニューロンへの入力値に対する重みとして用いられる。書込みパルスの電圧の極性に応じてコンダクタンスの値は増加、または、減少する。また、書込みパルスは、必要に応じて複数回に亘って供給される。個々の書込みパルスの電圧絶対値およびパルス幅は、例えば、同一であるものとする。また、書込みパルス毎のメモリセル１２０のコンダクタンスの変化量の統計量（平均など）は可変であるものとする。
　また、セレクタ１３１は、例えば、ｎＭＯＳトランジスタ１３２および１３３を備える。ｎＭＯＳトランジスタ１３２は、選択信号ＳＥＬｖｘに従って、ドライバ１５１と信号線１１２との間の経路を開閉するものである。ｎＭＯＳトランジスタ１３３は、選択信号ＳＥＬｖｙに従って、ドライバ１５１と信号線１１１との間の経路を開閉するものである。
　制御回路１８０は、機械学習において学習と推論とを繰り返し実行する。学習においては、書込みパルスにより重み（すなわち、メモリセル１２０のコンダクタンス）が調整されるが、前述のように、書込みパルス毎のコンダクタンスの変化量の統計量は可変である。例えば、コンダクタンスの変化量の統計量を２段階で変更できるものとし、その値を大きな方に制御する処理を以下、「コースチューニング」と称する。一方、変化量の統計量をコースチューニングよりも小さい値に制御する処理を以下、「ファインチューニング」と称する。
　例えば、書込みパルス毎の記憶素子１２１のコンダクタンスの変化量の統計量（平均など）は、記憶素子１２２と異なる値に設定される。ここで、変化量は、増加量または減少量を示し、変化量の統計量は、例えば、増加量と、減少量の絶対値との統計量を示す。例えば、記憶素子１２１のコンダクタンスの変化量の統計量は、０．８Ｇであり、記憶素子１２２のコンダクタンスの変化量の統計量は０．２Ｇである。
　コースチューニングを行う場合、制御回路１８０は、例えば、選択信号ＳＥＬｖｘおよびＳＥＬｖｙの両方をハイレベルにする。また、制御回路１８０は、ドライバ１５１および１６１に書込みパルスを供給させ、セレクタ１４１を制御して信号線１１３をドライバ１６１に接続させる。これらの制御により、メモリセル１２０内で、記憶素子１２１および１２２は並列に接続され、それらの合成コンダクタンスの変化量は、１．０Ｇとなる。
　ファインチューニングを行う場合、制御回路１８０は、選択信号ＳＥＬｖｘおよびＳＥＬｖｙの一方のみハイレベルにし、他方をローレベルにする。例えば、選択信号ＳＥＬｖｘがハイレベルに、ＳＥＬｖｙがローレベルに制御される。また、制御回路１８０は、ドライバ１５１および１６１に書込みパルスを供給させ、セレクタ１４１を制御して信号線１１３をドライバ１６１に接続させる。これらの制御により、メモリセル１２０内で記憶素子１２２のみがドライバ１５１に接続され、メモリセル１２０のコンダクタンスの変化量の統計量は、０．２Ｇとなる。
　推論を行う場合、制御回路１８０は、選択信号ＳＥＬｖｘおよびＳＥＬｖｙの両方をハイレベルにする。また、制御回路１８０は、ドライバ１５１に読出しパルスを供給させ、セレクタ１４１を制御して信号線１１３をＡＤＣ１７１に接続させる。これらの制御により、列ごとに、メモリセル１２０のコンダクタンスと読出しパルスの電圧との乗算値に応じた電流信号が流れる。
　［制御回路の構成例］
　図３は、本技術の第１の実施の形態における制御回路１８０の一構成例を示すブロック図である。この制御回路１８０は、重み設定更新部１８１、予測部１８２、損失演算部１８３および判定部１８４を備える。
　重み設定更新部１８１は、メモリセル１２０のそれぞれのコンダクタンス（すなわち、重み）を初期設定し、更新するものである。重み設定更新部１８１は、最初にコースチューニングを開始する。コースチューニングにおいて、重み設定更新部１８１は、垂直駆動部１５０、水平駆動部１６０、切替回路１３０および１４０の制御により、書込みパルスを供給させ、重みを初期設定する。また、コースチューニングにおいては、書込みパルス毎のコンダクタンスの変化量の統計量は所定値（１．０Ｇなど）に設定される。
　予測部１８２は、重みが初期設定された際、または、重みが更新されるたびに予測値を取得するものである。この予測部１８２は、垂直駆動部１５０、切替回路１３０、切替回路１４０およびカラムＡＤＣ１７０の制御により、読出しパルスを供給させ、リードデータＲＤを読み出す。予測部１８２は、リードデータＲＤの示す値を予測値ｙとして損失演算部１８３に供給する。予測値ｙは、例えば、次の式により表される。
　　ｙ＝ｆｗ（ｘ）　　　　　　　　　　　　　　　　　　・・・式１
上式において、ｘは、ニューロンへの入力値であり、ｆｗ（ｘ）は、ニューロンで用いられる関数を示す。ｗは、重みを示す。
　損失演算部１８３は、予測値に基づいて損失Δを演算するものである。この損失演算部１８３は、入出力部１９０から正解値Ｙおよび学習率αを取得し、例えば、次の式により損失Δを演算して重み設定更新部１８１および判定部１８４に供給する。
　　Δ＝α∇Ｌ（ｗ）　　　　　　　　　　　　　　　　・・・式２
　式２において∇は、全微分を示す。また、Ｌ（ｗ）は、損失関数であり、例えば、次の式により表される。
　　Ｌ（ｗ）＝（Ｙ―ｙ）２　　　　　　　　　　　　　・・・式３
　判定部１８４は、損失Δが飽和したか否かを判定するものである。例えば、判定部１８４は、入出力部１９０から閾値Ｔｈ１、Ｔｈ２およびＴｈ３を取得し、次の式が成立するか否かを判断する。
　　Δ＜Ｔｈ１　　　　　　　　　　　　　　　　　　・・・式４
　式４が成立する場合、判定部１８４は、損失Δが飽和したと判定する。判定部１８４は、判定結果を重み設定更新部１８１に供給する。
　損失Δが飽和していない場合、重み設定更新部１８１は、例えば、次の式により重みを更新する。
　　ｗｔ＋１＝ｗｔ－Δ　　　　　　　　　　　　　　　・・・式５
上式において、ｔ（ｔは、整数）は学習回数であり、ｗｔは、ｔ回目の重みを示す。
　一方、損失Δが飽和した場合、重み設定更新部１８１は、ファインチューニングを開始する。ファインチューニングにおいて、書込みパルス毎のコンダクタンス（重み）の変化量の統計量は、コースチューニングよりも小さい値（０．２Ｇなど）に設定される。ファインチューニングにおいても、重みの更新（言い換えれば、学習）と、予測値の取得、および、損失の演算（言い換えれば、推論）とが順に繰り返し実行される。
　そして、判定部１８４は、ファインチューニングにおいて損失Δが演算されるたびに次の式のいずれかが成立するか否かを判断する。
　　Δ＜Ｔｈ２　　　　　　　　　　　　　　　　　　・・・式６
　　ｔ＞Ｔｈ３　　　　　　　　　　　　　　　　　　・・・式７
　式６において、閾値Ｔｈ２には、例えば、Ｔｈ１以下の値が設定される。式６および式７がいずれも不成立の場合、重み設定更新部１８１は、重みの更新を継続する。一方、式６または式７が成立する場合、重み設定更新部１８１は、重みの更新（学習）を終了する。
　学習が終了すると、制御回路１８０は、入出力部１９０に、各種のデータを出力する。例えば、学習の終了通知や、最終的なコンダクタンスの値が出力される。
　図４は、本技術の第１の実施の形態における推論時の制御回路１８０の制御方法の一例を示す図である。同図に例示するように、制御回路１８０は、ドライバ１５１を制御して読出しパルスを供給させ、セレクタ１４１を制御して信号線１１３にＡＤＣ１７１を接続させる。
　ｉ（ｉは、整数）行の読出しパルスの電圧をｘｉとし、ｊ（ｊは、整数）列の電流信号の値をｙｊとし、ｉ行、ｊ列のメモリセル１２０のコンダクタンス（重み）をｗｉｊとすると、ｙｊは、例えば、次の式により表される。
　同図に例示したように、半導体装置１００では、アナログ回路により積和演算が実行される。これにより、ＳＲＡＭを用いる場合と比較してコンピューティング能力を向上させることができる。
　図５は、本技術の第１の実施の形態における学習時の制御回路１８０の制御方法の一例を示す図である。同図に例示するように制御回路１８０は、コースチューニングにおいてセレクタ１３１を制御して信号線１１１および１１２をドライバ１５１に接続させ、セレクタ１４１を制御して信号線１１３にドライバ１６１を接続させる。なお、ファインチューニングでは、信号線１１１および１１２の一方がドライバ１５１に接続される。
　行ごとにドライバ１５１は、電圧ｘｉのパルス信号を供給し、列ごとにドライバ１６１は、電圧σｊのパルス信号を供給する。
　図６は、本技術の第１の実施の形態における書込みパルスの波形の一例を示す図である。同図におけるａは、コンダクタンスを更新する場合の書込みパルスの波形を示し、同図におけるｂは、コンダクタンスを更新しない場合の書込みパルスの波形を示す。同図におけるａおよびｂに例示するように、書込みパルスは、行側のドライバ１５１からのパルス信号と列側のドライバ１６１からのパルス信号とを含む。
　同図におけるａに例示するように、コンダクタンスを増加させる場合、例えば、行側のドライバ１５１は、正電圧ｘｉのパルス信号を供給し、列側のドライバ１６１は、負電圧σｊのパルス信号を供給する。なお、コンダクタンスを減少させる場合、行側のドライバ１５１は、負電圧のパルス信号を供給し、列側のドライバ１６１は、正電圧のパルス信号を供給する。
　また、同図におけるｂに例示するように、コンダクタンスを更新しない場合、例えば、行側のドライバ１５１は、正電圧ｘｉのパルス信号を供給し、列側のドライバ１６１は、パルス信号を供給しない。
　［記憶素子の構成例］
　図７は、本技術の第１の実施の形態における記憶素子１２１および１２２の一例を示す斜視図である。同図におけるａに例示するように、記憶素子１２１の面積は記憶素子１２２の面積と異なり、記憶素子１２１および１２２のそれぞれの種類および長さは同一である。ここで、記憶素子１２１および１２２の面積は、信号線１１１または１１２に接続される行側の端子から、信号線１１３に接続される列側の端子への方向から観察した際の素子の断面の面積に該当する。また、記憶素子１２１および１２２の長さは、行側の端子と列側の端子との間の距離に該当する。
　あるいは、同図におけるｂに例示するように、記憶素子１２１の長さは、記憶素子１２２の長さと異なり、記憶素子１２１および１２２のそれぞれの種類および面積は同一である。
　なお、記憶素子１２１の面積および長さの両方が、記憶素子１２２と異なる構成であってもよい。
　もしくは、同図におけるｃに例示するように、記憶素子１２１の種類は、記憶素子１２２と異なる。例えば、記憶素子１２１として、ＲｅＲＡＭ内の記憶素子が用いられ、記憶素子１２２として、ＰＣＭ（Phase Change Memory）内の記憶素子が用いられる。
　同図におけるａおよびｂに例示するように、面積および長さの一方が異なる記憶素子１２１および１２２を設けることにより、書込みパルス毎の記憶素子１２１のコンダクタンスの変化量は、記憶素子１２２と異なる値になる。また、同図におけるｃに例示するように、記憶素子１２１および１２２の種類が異なる場合にもおいても、書込みパルス毎の記憶素子１２１のコンダクタンスの変化量は、記憶素子１２２と異なる値になる。
　前述したようにコースチューニングでは、メモリセル１２０のコンダクタンスが記憶素子１２１および１２２のコンダクタンスの合計値となり、ファインチューニングでは、メモリセル１２０のコンダクタンスは、記憶素子１２２の値となる。このため、同図におけるａ、ｂまたはｃの構成を用いることにより、コースチューニングおよびファインチューニングのそれぞれのコンダクタンスの変化量の差異を大きくすることができる。
　図８は、本技術の第１の実施の形態におけるメモリセル１２０の等価回路の一例である。同図におけるａに例示するように、記憶素子１２１および１２２として、ＲｅＲＡＭなどにおける抵抗変化素子が用いられる。
　なお、同図におけるｂに例示するように、記憶素子１２１および１２２として、可変容量素子を用いることもできる。可変容量素子として、例えば、ＭＯＳキャパシタや、強誘電体キャパシタが用いられる。
　可変容量素子を用いる場合、メモリセルの容量性リアクタンス（言い換えれば、インピーダンス）の逆数である容量が重みとして用いられる。
　図９は、本技術の第１の実施の形態における記憶素子１２１および１２２の配置例を示す斜視図である。
　例えば、同図におけるａに例示するように、記憶素子１２１および１２２は、同じ層に配置される。詳細には、信号線１１１および１１２を配線した配線層１１５と、信号線１１３を配線した配線層１１６との間に、記憶素子１２１および１２２が配置される。
　あるいは、同図におけるｂに例示するように、記憶素子１２１および１２２は、互いに異なる層に配置される。詳細には、信号線１１１を配線した配線層１１５と、信号線１１３を配線した配線層１１６との間に、記憶素子１２１が配置される。また、信号線１１２を配線した配線層１１７と、配線層１１６との間に、記憶素子１２２が配置される。
　なお、配線層１１５は、特許請求の範囲に記載の第１配線層の一例であり、配線層１１７は、特許請求の範囲に記載の第２配線層の一例である。配線層１１６は、特許請求の範囲に記載の第３配線層の一例である。
　同図におけるａの配置では、同図におけるｂと比較して実装面積が増大するが、製造コストが低減する。一方、同図におけるｂの配置では、同図におけるａと比較して製造コストが増大するが、実装面積が削減される。
　［半導体装置の動作例］
　図１０は、本技術の第１の実施の形態における半導体装置１００の動作の一例を示すフローチャートである。この動作は、例えば、機械学習を行うための所定のアプリケーションが実行されたときに開始される。
　半導体装置１００内の制御回路１８０は、最初にコースチューニングの設定を行う。この設定において、重みが初期値に設定され、書込みパルス毎のコンダクタンス（重み）の変化量の統計量は、所定値（１．０Ｇなど）に設定される（ステップＳ９０１）。
　そして、制御回路１８０は、予測値を取得し（ステップＳ９０２）、損失Δを計算する（ステップＳ９０３）。制御回路１８０は、その損失Δが閾値Ｔｈ１未満であるか否かを判断する（ステップＳ９０４）。損失Δが閾値Ｔｈ１以上である場合（ステップＳ９０４：Ｎｏ）、制御回路１８０は、行列のドライバを制御して重みを更新させ（ステップＳ９０５）、ステップＳ９０２以降を繰り返し実行する。
　一方、損失Δが閾値Ｔｈ１未満である場合（ステップＳ９０４：Ｙｅｓ）、制御回路１８０は、ファインチューニングの設定を行う。この設定において、書込みパルス毎のコンダクタンス（重み）の変化量の統計量は、コースチューニングのときより小さな値（０．２Ｇなど）に設定される（ステップＳ９０６）。
　そして、制御回路１８０は、予測値を取得し（ステップＳ９０７）、損失Δを計算する（ステップＳ９０８）。制御回路１８０は、その損失Δが閾値Ｔｈ２未満、または、学習回数ｔが閾値Ｔｈ３より多いか否かを判断する（ステップＳ９０９）。損失Δが閾値Ｔｈ２以上であり、学習回数ｔが閾値Ｔｈ３以下である場合（ステップＳ９０９：Ｎｏ）、制御回路１８０は、行列のドライバを制御して重みを更新させ（ステップＳ９１０）、ステップＳ９０７以降を繰り返し実行する。
　一方、損失Δが閾値Ｔｈ２未満、または、学習回数ｔが閾値Ｔｈ３より多い場合（ステップＳ９０９：Ｙｅｓ）、制御回路１８０は、機械学習を終了する。
　なお、制御回路１８０は、損失Δが閾値Ｔｈ１未満になったとき、言い換えれば、損失Δが飽和したときにファインチューニングを開始しているが、この構成に限定されない。制御回路１８０は、コンダクタンス（すなわち、重み）の更新のたびに更新後のコンダクタンスを取得し、そのコンダクタンスが飽和したときにファインチューニングを開始することもできる。コンダクタンスが飽和したか否かは、例えば、正解値に対応するターゲット値付近でコンダクタンスが上下した回数が所定回数を超えたか否かにより判断される。
　また、制御回路１８０は、損失Δが飽和したとき、または、コンダクタンスが飽和したときにファインチューニングを開始することもできる。
　ここで、メモリセルごとにＲｅＲＡＭの記憶素子を１つのみ配置した構成を比較例として想定し、この比較例の問題点について説明する。
　図１１は、積和演算に用いる記憶素子の理想的な抵抗変化特性とＲｅＲＡＭの抵抗変化特性との一例を示すグラフである。同図におけるａは、理想的な抵抗変化特性を示し、同図におけるｂは、ＲｅＲＡＭの抵抗変化特性を示す。同図におけるａおよびｂの縦軸は、記憶素子のコンダクタンスを示し、横軸は、書込みパルスのパルス数を示す。
　測定条件に関して、コンダクタンスの初期値を最小値Ｇｍｉｎとし、ドライバがコンダクタンスを増加させるための書込みパルスを繰り返し供給する。そして、コンダクタンスが最大値Ｇｍａｘとなると、ドライバは、極性を反転した書込みパルスを、コンダクタンスが最小値Ｇｍｉｎに減少するまで繰り返し供給する。
　同図におけるａに例示するように、コンダクタンスを増加させる場合と、コンダクタンスを減少させる場合とで、書込みパルス毎のコンダクタンスの変化量（言い換えれば、グラフの傾き）の絶対値が一定であることが理想的である。
　しかしながら、同図におけるｂに例示するように、実際のＲｅＲＡＭでは、書込みパルス毎のコンダクタンスの変化量が一定ではない。同図におけるｂでは、コンダクタンスを増加させる場合、最大値Ｇｍａｘに近づくほど、変化量（傾き）の絶対値が小さくなり、コンダクタンスを減少させる場合、最小値Ｇｍｉｎに近づくほど、その値が小さくなる。コンダクタンスを増加させる場合とコンダクタンスを減少させる場合とのそれぞれの変化量（傾き）の絶対値の差異は、最大値Ｇｍａｘまたは最小値Ｇｍｉｎに近づくほど大きくなり、最大値Ｇｍａｘおよび最小値Ｇｍｉｎの中間付近で最小になる。
　このため、比較例では、正解値に対応するコンダクタンスのターゲット値Ｇｔａｇを最大値Ｇｍａｘに近い値にすると、そのターゲット値Ｇｔａｇ付近でコンダクタンスを増減した際にコンダクタンスがターゲット値Ｇｔａｇに到達しないおそれがある。
　この問題を解決するため、第１の実施の形態では、メモリセル１２０ごとに記憶素子１２１および１２２を設けている。
　図１２におけるａは、本技術の第１の実施の形態における抵抗変化特性を示すグラフである。同図におけるａの縦軸は、メモリセル１２０のコンダクタンスを示し、横軸は、書込みパルスのパルス数を示す。また、実線の曲線は、コースチューニングの抵抗変化特性を示し、一点鎖線は、ファインチューニングの抵抗変化特性を示す。
　同図におけるｂに例示するように、コースチューニングでは、行側のドライバ１５１と列側のドライバ１６１との間において、記憶素子１２１および１２２が並列に接続される。一方、同図におけるｃに例示するように、ファインチューニングでは、ドライバ１５１およびドライバ１６１の間に記憶素子１２２のみが接続される。例えば、書込みパルス毎の記憶素子１２１および１２２のそれぞれのコンダクタンスの変化量の統計量（平均など）を０．８Ｇおよび０．２Ｇとする。
　この場合、コンダクタンスの変化量の平均は、コースチューニングで１．０Ｇとなり、ファインチューニングで０．２Ｇとなる。
　ここで、コンダクタンスの変化量の平均は、例えば、コンダクタンスを最小値Ｇｍｉｎから最大値Ｇｍａｘへ増加させ、その後に最小値Ｇｍｉｎまで減少させた際の書込みパルス毎の増加量と減少量の絶対値との平均を示す。
　同図におけるｂ、ｃに例示するように、記憶素子１２１および１２２の接続を切り替えることにより、同図におけるａに例示するようにメモリセル１２０の抵抗変化特性を切り替えることができる。
　図１３は、比較例と本技術の第１の実施の形態とにおけるコンダクタンスの変動の一例を示すグラフである。同図におけるａは、比較例におけるコンダクタンスの変動の一例を示し、同図におけるｂは、第１の実施の形態におけるコンダクタンスの変動の一例を示す。同図におけるａおよびｂの縦軸は、メモリセル１２０のコンダクタンスを示し、横軸は、書込みパルスのパルス数を示す。また、ＲｅＲＡＭの記憶素子を用いるものとし、正解値に対応するコンダクタンスのターゲット値を０．８とし、このターゲット値は、最大値Ｇｍａｘに近い値とする。
　同図におけるａおよびｂに例示するように、ＲｅＲＡＭでは、最初は勢いよくコンダクタンスが変化するものの、途中から変化が鈍る。このため、ターゲット値付近では、書込みパルス毎のコンダクタンスの増加量が少なく、減少量は大きくなる。
　比較例では、同図におけるａに例示するように、コンダクタンスがターゲット値をオーバーすると、制御回路１８０はコンダクタンスを減少させるが、勢い良すぎてターゲット値を大きく下回る。そこで、制御回路１８０がターゲット値に戻そうと、コンダクタンスを増加させるが、増加量が小さいために複数回の書込みパルスが必要になる。このような挙動を繰り返すため、コンダクタンスの平均値はターゲット値よりも低い値になる。例えば、比較例の繰り返し挙動時のコンダクタンスの平均は、０．７６９である。また、分散であるσ２の平方根σは、０．０３１となる。
　これに対して、第１の実施の形態の制御回路１８０は、最初にコースチューニングを開始して１７回に亘ってコンダクタンスを増減させ、損失Δが飽和したため、ファインチューニングに切り替えてコンダクタンスの変化量の統計量を小さくする。これにより、比較例よりもコンダクタンスの平均値がターゲット値に近い値になる。したがって、比較例よりも学習精度を向上させることができる。
　例えば、ファインチューニングにおける変化量の統計量がコースチューニングに対して２０％の値である場合、コンダクタンスの平均は、０．７９５となる。また、σは、０．００６となり、ばらつきも比較例の１／５程度になる。
　図１４は、比較例と本技術の第１の実施の形態とにおけるコンダクタンスの平均およびσの測定例を示す図である。同図における縦軸は、コンダクタンスの平均を示し、横軸は、コンダクタンスの分散の平方根であるσを示す。灰色の丸は、第１の実施の形態における測定値をプロットしたものを示す。白丸は、比較例の測定値をプロットしたものを示す。コンダクタンスのターゲット値は、０．８とする。同図に例示するように、第１の実施の形態では、比較例よりも平均がターゲット値に近くなり、σ（言い換えれば、分散）も小さくなる。
　第１の実施の形態において、記憶素子１２２および１２１のそれぞれのコンダクタンスの変化量の統計量の組合せは、０．８Ｇおよび０．２Ｇに限定されない。同図では、０．８Ｇおよび０．２Ｇの他、０．１Ｇおよび０．９Ｇ、０．３Ｇおよび０．７Ｇ、０．５Ｇおよび０．５Ｇのそれぞれに設定して組合せごとに測定を行った。コンダクタンスの変化量の差異を大きくするほど、平均がターゲット値に近くなり、σが小さくなる。ただし、コンダクタンスの変化量に差異を持たせると、製造コストが増大するおそれがあるため、要求される精度を考慮して組合せが選択される。
　図１５は、比較例と本技術の第１の実施の形態とにおけるデバイス毎の精度の一例を示す図である。同図における丸印は、学習精度が高精度であることを示し、×印は、学習精度が低精度であることを示す。
　抵抗変化特性が理想的なデバイスを用いる場合、比較例と、第１の実施の形態との両方で高い学習精度を実現することができる。
　しかし、ＲｅＲＡＭでは、前述したようにコンダクタンスを増加させる場合と、コンダクタンスを減少させる場合とで、書込みパルス毎のコンダクタンスの変化量の絶対値が異なる。ただし、コンダクタンスを増加させる場合の増加量とコンダクタンスを減少させる場合の減少量の絶対値とは、最大値Ｇｍａｘおよび最小値Ｇｍｉｎの中間付近で同程度になる。同図における矢印の傾きは、その中間付近のコンダクタンスの変化量を示す。
　また、ＰＣＭでは、コンダクタンスの増加時と減少時との各領域においてコンダクタンスの増加量と、減少量の絶対値とが同一になることが無い。
　これらのＲｅＲＡＭやＰＣＭを用いる場合、比較例では学習精度が低下してしまう。これに対して、第１の実施の形態では、コースチューニングからファインチューニングに切り替えることができるため、ＲｅＲＡＭやＰＣＭを用いる場合であっても高い学習精度を実現することができる。
　このように、本技術の第１の実施の形態によれば、制御回路１８０がコースチューニングおよびファインチューニングを順に行うため、比較例よりも学習精度を向上させることができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、面積、長さや、種類の異なる記憶素子１２１および１２２をメモリセル１２０内に設けていた。しかし、この構成では、記憶素子１２１および１２２の面積、長さ、および、種類を同一にする場合と比較して、製造が困難になり、製造コストが上昇するおそれがある。この第２の実施の形態における半導体装置１００は、電圧絶対値およびパルス幅の少なくとも一方が異なる２つの書込みパルスを記憶素子１２１および１２２へ供給する点において第１の実施の形態と異なる。
　図１６は、本技術の第２の実施の形態における記憶素子１２１および１２２の一例を示す斜視図である。第２の実施の形態における記憶素子１２１および１２２は、面積、長さ、および、種類（ＲｅＲＡＭなど）が同一である点において第１の実施の形態と異なる。
　制御回路１８０は、電圧絶対値およびパルス幅の少なくとも一方が異なる２つの書込みパルスを記憶素子１２１および１２２へ供給させる。ここで、書込みパルスの電圧は、行側のパルス信号の電圧と列側のパルス信号の電圧との差分を示す。
　例えば、記憶素子１２２への書込みパルスの電圧絶対値は、記憶素子１２１への書込みパルスよりも小さい値に設定される。これにより、書込みパルス毎の記憶素子１２１のコンダクタンスの変化量の統計量は、記憶素子１２２と異なる値に制御される。
　図１７は、本技術の第２の実施の形態における垂直駆動部１５０、切替回路１３０およびメモリセル１２０の一構成例を示す回路図である。
　第２の実施の形態における垂直駆動部１５０には、行ごとにドライバ１５１および１５２が設けられる。また、第２の実施の形態における切替回路１３０には、行ごとにｎＭＯＳトランジスタ１３２、１３３および１３４が設けられる。
　ｎＭＯＳトランジスタ１３２は、選択信号ＳＥＬｖｘに従って、ドライバ１５１と信号線１１２との間に経路を開閉するものである。ｎＭＯＳトランジスタ１３４は、選択信号ＳＥＬｖｙに従って、ドライバ１５２と信号線１１１との間に経路を開閉するものである。
　ｎＭＯＳトランジスタ１３３は、選択信号ＳＥＬｖｙに従って、信号線１１２と、ドライバ１５２およびｎＭＯＳトランジスタ１３４の接続点との間の経路を開閉するものである。
　ドライバ１５１は、所定電圧のパルス信号を供給するものである。ドライバ１５２は、ドライバ１５１よりも駆動力が高く、ドライバ１５１よりも高い電圧のパルス信号を供給するものである。ドライバ１５１および１５２のそれぞれのパルス信号のパルス幅は同一であるものとする。なお、ドライバ１５１および１５２は、特許請求の範囲に記載の第１ドライバおよび第２ドライバの一例である。
　コースチューニングを行う場合、制御回路１８０は、例えば、選択信号ＳＥＬｖｘおよびＳＥＬｖｙの両方をハイレベルにする。
　ファインチューニングを行う場合、制御回路１８０は、例えば、選択信号ＳＥＬｖｘをハイレベルに、ＳＥＬｖｙをローレベルにする。推論を行う場合、制御回路１８０は、選択信号ＳＥＬｖｘおよびＳＥＬｖｙの両方をハイレベルにする。
　書込みパルス毎のコンダクタンスの変化量は、その書込みパルスの電圧およびパルス幅に応じて変化する。このため、上述の制御により、ファインチューニングのコンダクタンスの変化量の統計量は、コースチューニングの場合より小さな値に制御される。
　なお、同図では、ドライバ１５１および１５２は、パルス幅が同一で書込みパルスの電圧絶対値が異なる２つのパルス信号を供給しているが、この構成に限定されない。ドライバ１５１および１５２は、電圧絶対値が同一でパルス幅が異なる２つのパルス信号を供給することもできる。また、ドライバ１５１および１５２は、電圧絶対値およびパルス幅の両方が異なる２つのパルス信号を供給することもできる。
　同図に例示したように、ドライバ１５１および１５２が、電圧絶対値およびパルス幅の少なくとも一方が異なる２つのパルス信号を供給するため、前述のように記憶素子１２１および１２２の面積、長さ、および、種類を同一にすることができる。これにより、第１の実施の形態と比較して製造が容易になり、製造コストを低減することができる。
　このように、本技術の第２の実施の形態によれば、ドライバ１５１および１５２が、電圧絶対値およびパルス幅の少なくとも一方が異なる２つのパルス信号を供給する。このため、記憶素子１２１および１２２の面積、長さ、および、種類を同一にして製造コストを低減することができる。
　＜３．第３の実施の形態＞
　上述の第１の実施の形態では、メモリセル１２０ごとに２つの記憶素子を設けていたが、メモリセル１２０ごとに３つ以上の記憶素子を設けることもできる。この第３の実施の形態における半導体装置１００は、メモリセル１２０ごとに３つの記憶素子を設けた点において第１の実施の形態と異なる。
　図１８は、本技術の第３の実施の形態における垂直駆動部１５０、セレクタ１３１およびメモリセル１２０の一構成例を示す回路図である。第３の実施の形態におけるメモリセル１２０には、記憶素子１２１および１２２に加えて、記憶素子１２３がさらに設けられる。また、メモリセルアレイ１１０には、行ごとに信号線１１１、１１２および１１３が水平方向に配線され、列ごとに信号線１１４が垂直方向に配線される。記憶素子１２１の一端は信号線１１１に接続され、記憶素子１２２の一端は信号線１１２に接続され、記憶素子１２３の一端は信号線１１３に接続される。記憶素子１２１、１２２および１２３のそれぞれの他端は、信号線１１４に共通に接続される。
　また、第３の実施の形態におけるセレクタ１３１には、ｎＭＯＳトランジスタ１３２および１３３に加えて、ｎＭＯＳトランジスタ１３４がさらに配置される。ｎＭＯＳトランジスタ１３２は、選択信号ＳＥＬｖｘに従ってドライバ１５１と信号線１１３との間の経路を開閉する。ｎＭＯＳトランジスタ１３３は、選択信号ＳＥＬｖｙに従ってドライバ１５１と信号線１１２との間の経路を開閉する。ｎＭＯＳトランジスタ１３４は、選択信号ＳＥＬｖｚに従ってドライバ１５１と信号線１１１との間の経路を開閉する。
　制御回路１８０は、例えば、コースチューニングにおいて選択信号ＳＥＬｖｘ、ＳＥＬｖｙおよびＳＥＬｖｚを全てハイレベルにし、ファインチューニングにおいて、それらの一部をハイレベルにし、残りをローレベルにする。
　同図に例示するように、メモリセル１２０ごとに記憶素子１２１、１２２および１２３を設けたため、コンダクタンスの変化量を第１の実施の形態よりも多段階で制御することができる。
　図１９は、本技術の第３の実施の形態における記憶素子１２１、１２２および１２３の一例を示す斜視図である。同図におけるａに例示するように、記憶素子１２１、１２２および１２３のそれぞれの面積が異なり、種類および長さは同一である。
　または、同図におけるｂに例示するように、記憶素子１２１、１２２および１２３のそれぞれの長さが異なり、種類および面積は同一である。
　あるいは、同図におけるｃに例示するように、記憶素子１２１、１２２および１２３のそれぞれの種類が異なる。例えば、記憶素子１２１として、ＲｅＲＡＭ内の記憶素子が用いられ、記憶素子１２２として、ＰＣＭ内の記憶素子が用いられる。記憶素子１２３として、ＳＴＴ（Spin Transfer Torque）－ＭＲＡＭ（Magnetoresistive RAM）内の記憶素子が用いられる。
　もしくは、同図におけるｄに例示するように記憶素子１２１、１２２および１２３のそれぞれの面積、長さ、および種類は同一である。この場合、第２の実施の形態のように、電圧絶対値およびパルス幅の少なくとも一方の異なる３つの書込みパルスが記憶素子１２１、１２２および１２３に供給される。例えば、記憶素子１２２への書込みパルスの電圧絶対値は、記憶素子１２１への書込みパルスよりも小さい中程度の値に設定される。また、記憶素子１２３への書込みパルスの電圧絶対値は、記憶素子１２２への書込みパルスよりもさらに小さい値に設定される。
　また、同図におけるａ、ｂ、ｃおよびｄに例示した各構成は、任意に組み合わせることができる。
　例えば、図２０に例示するように、記憶素子１２１および１２２の両方がＲｅＲＡＭの記憶素子で、記憶素子１２３がＰＣＭの記憶素子であり、記憶素子１２１および１２２の面積が異なっていてもよい。
　図２１は、本技術の第３の実施の形態におけるメモリセル１２０の等価回路の一例である。同図におけるａに例示するように、記憶素子１２１、１２２および１２３として、ＲｅＲＡＭなどにおける抵抗変化素子が用いられる。
　なお、同図におけるｂに例示するように、記憶素子１２１、１２２および１２３として、可変容量素子（ＭＯＳキャパシタなど）を用いることもできる。
　また、メモリセル１２０内に、４つ以上の記憶素子を設けることもできる。
　このように、本技術の第３の実施の形態によれば、メモリセル１２０内に記憶素子１２１、１２２および１２３を設けたため、コンダクタンスの変化量を、第１の実施の形態より多段階で制御することができる。
　＜４．第４の実施の形態＞
　上述の第１の実施の形態では、面積、長さや種類の異なる複数の記憶素子をメモリセル１２０ごとに設けていたが、この構成では、面積や長さを揃えた場合と比較して製造コストが増大するおそれがある。この第４の実施の形態における半導体装置１００は、信号線１１１に並列に接続された複数の記憶素子と、信号線１１２に接続された記憶素子とをメモリセル１２０内に設ける点において第１の実施の形態と異なる。
　図２２は、本技術の第４の実施の形態における記憶素子の一例を示す斜視図である。第４の実施の形態において、メモリセル１２０内には、記憶素子１２１－１から１２１－８と記憶素子１２２とが設けられる。これらの９個の記憶素子のそれぞれの面積、長さ、および、種類（ＲｅＡＲＭなど）は同一である。
　図２３は、本技術の第４の実施の形態における垂直駆動部１５０、セレクタ１３１およびメモリセル１２０の一構成例を示す回路図である。メモリセル１２０において、記憶素子１２１－１から１２１－８のそれぞれの一端は、信号線１１１に共通に接続される。記憶素子１２２の一端は、信号線１１２に接続される。記憶素子１２１－１から１２１－８と記憶素子１２２とのそれぞれの他端は、信号線１１３に共通に接続される。
　書込みパルスに対する９個の記憶素子の個々のコンダクタンスの変化量の統計量を例えば、１．０Ｇとする。この場合、信号線１１１および１１３の間に並列に接続した８個の記憶素子からなるグループの合成コンダクタンスの変化量は、８．０Ｇとなり、記憶素子１２２と異なる値になる。このため、記憶素子のそれぞれの面積、長さ、および、種類が同一であっても、コースチューニングおよびファインチューニングを実現することができる。これにより、製造コストを低減することができる。
　なお、信号線１１１および１１３の間に接続する記憶素子の個数を８個とし、信号線１１２および１１３の間に接続する記憶素子の個数を１個としているが、それぞれの記憶素子の個数は異なる値であればよく、８個、および、１個の組合せに限定されない。例えば、信号線１１１および１１３の間に接続する記憶素子の個数を７個とし、信号線１１２および１１３の間に接続する記憶素子の個数を２個とすることもできる。
　なお、記憶素子１２１－１から１２１－８は、特許請求の範囲に記載の第１記憶素子の一例であり、記憶素子１２２は、特許請求の範囲に記載の第２記憶素子の一例である。
　このように、本技術の第４の実施の形態によれば、信号線１１１および１１３の間に並列に記憶素子１２１－１から１２１－８が接続され、信号線１１２および１１３に記憶素子１２２が接続される。このため、記憶素子のそれぞれの面積、長さ、および、種類が同一であっても、コースチューニングおよびファインチューニングを実現することができ、製造コストを低減することができる。
　＜５．第５の実施の形態＞
　上述の第１の実施の形態では、メモリセル１２０ごとに記憶素子１２１および１２２を設けていたが、この構成では、メモリセル１２０ごとに記憶素子が１個の場合と比較して、回路規模が増大してしまう。この第５の実施の形態における半導体装置１００は、メモリセル１２０ごとに１個の記憶素子を設け、電圧絶対値およびパルス幅の少なくとも１つが異なる２つの書込みパルスを供給する点において第１の実施の形態と異なる。
　図２４は、本技術の第５の実施の形態における垂直駆動部１５０、セレクタ１３１およびメモリセル１２０の一構成例を示す回路図である。第５の実施の形態におけるメモリセル１２０は、記憶素子１２１のみが配置される点において第１の実施の形態と異なる。また、第５の実施の形態における垂直駆動部１５０は、行ごとにドライバ１５１に加えてドライバ１５２をさらに備える点において第１の実施の形態と異なる。また、メモリセルアレイ１１０内には、行ごとに信号線１１１のみが配線される。
　また、ｎＭＯＳトランジスタ１３２は、選択信号ＳＥＬｖｘに従って、ドライバ１５２と信号線１１１との間の経路を開閉し、ｎＭＯＳトランジスタ１３３は、選択信号ＳＥＬｖｙに従って、ドライバ１５１と信号線１１１との間の経路を開閉する。また、ドライバ１５２は、ドライバ１５１よりも駆動力が高く、ドライバ１５１よりも高い電圧のパルス信号を供給することができる。
　制御回路１８０は、コースチューニングにおいて選択信号ＳＥＬｖｘのみをハイレベルにして高電圧のパルス信号を供給させ、ファインチューニングにおいて選択信号ＳＥＬｖｙのみをハイレベルにして低電圧のパルス信号を供給させる。
　なお、制御回路１８０は、電圧絶対値の代わりに、パルス幅のみを切り替えることもできる。また、制御回路１８０は、電圧絶対値およびパルス幅の両方を切り替えることもできる。
　制御回路１８０が、電圧絶対値およびパルス幅の少なくとも一方の異なる２つのパルス信号を順に供給させることにより、メモリセル１２０ごとに記憶素子が１個でも、コースチューニングおよびファインチューニングを実現することができる。これにより、回路規模を削減することができる。
　このように、本技術の第５の実施の形態によれば、制御回路１８０が、電圧絶対値およびパルス幅の少なくとも一方の異なる２つのパルス信号を順に供給させる。このため、メモリセル１２０ごとに記憶素子が１個でも、コースチューニングおよびファインチューニングを実現することができ、回路規模を削減することができる。
　＜６．応用例＞
　本開示に係る技術は、いわゆる「物のインターネット」であるＩｏＴ（Ｉｎｔｅｒｎｅｔ　ｏｆ　ｔｈｉｎｇｓ）と呼ばれる技術へ応用可能である。ＩｏＴとは、「物」であるＩｏＴデバイス９１００が、他のＩｏＴデバイス９００３、インターネット、クラウド９００５などに接続され、情報交換することにより相互に制御する仕組みである。ＩｏＴは、農業、家、自動車、製造、流通、エネルギー、など様々な産業に利用できる。
　図２５は、本開示に係る技術が適用され得るＩｏＴシステム９０００の概略的な構成の一例を示す図である。
　ＩｏＴデバイス９００１には、温度センサー、湿度センサー、照度センサー、加速度センサー、距離センサー、画像センサー、ガスセンサー、人感センサーなどの各種センサーなどが含まれる。また、ＩｏＴデバイス９００１には、スマートフォン、携帯電話、ウェアラブル端末、ゲーム機器などの端末を含めてもよい。ＩｏＴデバイス９００１は、ＡＣ電源、ＤＣ電源、電池、非接触給電、いわゆるエナジーハーベストなどにより給電される。ＩｏＴデバイス９００１は、有線、無線、近接無線通信などにより通信することができる。通信方式は３Ｇ／ＬＴＥ（登録商標）、Ｗｉ-Ｆｉ（登録商標）、ＩＥＥＥ８０２．１５．４、Ｂｌｕｅｔｏｏｔｈ（登録商標）、Ｚｉｇｂｅｅ（登録商標）、Ｚ－Ｗａｖｅなどが好適に用いられる。ＩｏＴデバイス９００１は、これらの通信手段の複数を切り替えて通信してもよい。
　ＩｏＴデバイス９００１は、１対１、星状、ツリー状、メッシュ状のネットワークを形成してもよい。ＩｏＴデバイス９００１は、直接に、またはゲートウエイ９００２を通して、外部のクラウド９００５に接続してもよい。ＩｏＴデバイス９００１には、ＩＰｖ４、ＩＰｖ６、６ＬｏＷＰＡＮなどによって、アドレスが付与される。ＩｏＴデバイス９００１から収集されたデータは、他のＩｏＴデバイス９００３、サーバ９００４、クラウド９００５などに送信される。ＩｏＴデバイス９００１からデータを送信するタイミングや頻度は好適に調整され、データを圧縮して送信してもよい。このようなデータはそのまま利用してもよく、統計解析、機械学習、データマイニング、クラスタ分析、判別分析、組み合わせ分析、時系列分析など様々な手段でデータをコンピュータ９００８で分析してもよい。このようなデータを利用することにより、コントロール、警告、監視、可視化、自動化、最適化、など様々なサービスを提供することができる。
　本開示に係る技術は、家に関するデバイス、サービスにも応用可能である。家におけるＩｏＴデバイス９００１には、洗濯機、乾燥機、ドライヤ、電子レンジ、食洗機、冷蔵庫、オーブン、炊飯器、調理器具、ガス器具、火災報知器、サーモスタット、エアコン、テレビ、レコーダ、オーディオ、照明機器、温水器、給湯器、掃除機、扇風機、空気清浄器、セキュリティカメラ、錠、扉・シャッター開閉装置、スプリンクラー、トイレ、温度計、体重計、血圧計などが含まれる。さらにＩｏＴデバイス９００１には、太陽電池、燃料電池、蓄電池、ガスメータ、電力メータ、分電盤を含んでもよい。
　家におけるＩｏＴデバイス９００１の通信方式は、低消費電力タイプの通信方式が望ましい。また、ＩｏＴデバイス９００１は屋内ではＷｉ-Ｆｉ、屋外では３Ｇ/ＬＴＥ（登録商標）により通信するようにしてもよい。クラウド９００５上にＩｏＴデバイス制御用の外部サーバ９００６を設置し、ＩｏＴデバイス９００１を制御してもよい。ＩｏＴデバイス９００１は、家庭機器の状況、温度、湿度、電力使用量、家屋内外の人・動物の存否などのデータを送信する。家庭機器から送信されたデータは、クラウド９００５を通じて、外部サーバ９００６に蓄積される。このようなデータに基づき、新たなサービスが提供される。このようなＩｏＴデバイス９００１は、音声認識技術を利用することにより、音声によりコントロールすることができる。
　また各種家庭機器からテレビに情報を直接送付することにより、各種家庭機器の状態を可視化することができる。さらには、各種センサーが居住者の有無を判断し、データを空調機、照明などに送付することで、それらの電源をオン・オフすることができる。さらには、各種家庭機器に供えられたディスプレイにインターネットを通じて広告を表示することができる。
　以上、本開示に係る技術が適用され得るＩｏＴシステム９０００の一例について説明した。本開示に係る技術は、以上説明した構成のうち、コンピュータ９００８やＩｏＴデバイス９００１に好適に適用され得る。具体的には、コンピュータ９００８またはＩｏＴデバイス９００１に、図１の半導体装置１００を適用することができる。コンピュータ９００８またはＩｏＴデバイス９００１に本開示に係る技術を適用することにより、クラウド側やエッジ側の機械学習の精度を向上させることができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　また、上述の実施の形態において説明した処理手順は、これら一連の手順を有する方法として捉えてもよく、また、これら一連の手順をコンピュータに実行させるためのプログラム乃至そのプログラムを記憶する記録媒体として捉えてもよい。この記録媒体として、例えば、ＣＤ（Compact Disc）、ＭＤ（MiniDisc）、ＤＶＤ（Digital Versatile Disc）、メモリカード、ブルーレイディスク（Blu-ray（登録商標）Disc）等を用いることができる。
　なお、本明細書に記載された効果はあくまで例示であって、限定されるものではなく、また、他の効果があってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）所定数のメモリセルと、
　前記メモリセルのそれぞれに書込みパルスを供給するドライバと、
　前記書込みパルス毎の前記メモリセルのインピーダンスの逆数の変化量の統計量を所定値に制御するコースチューニングと前記統計量を前記所定値より小さい値に制御するファインチューニングとを順に行う制御回路と
を具備する半導体装置。
（２）前記メモリセルのそれぞれには、第１記憶素子および第２記憶素子が設けられる
前記（１）記載の半導体装置。
（３）前記第１記憶素子および前記第２記憶素子は、面積および長さの少なくとも一方が異なる
前記（２）記載の半導体装置。
（４）前記第１記憶素子および前記第２記憶素子は、種類が異なる
前記（２）または（３）に記載の半導体装置。
（５）前記第１記憶素子および前記第２記憶素子は、抵抗変化素子である
前記（２）から（４）のいずれかに記載の半導体装置。
（６）前記第１記憶素子および前記第２記憶素子は、可変容量素子である
前記（２）から（４）のいずれかに記載の半導体装置。
（７）前記ドライバは、第１書込みパルスを供給する第１ドライバと、電圧絶対値およびパルス幅の少なくとも一方が前記第１書込みパルスと異なる第２書込みパルスを供給する第２ドライバとを含む
前記（２）から（６）のいずれかに記載の半導体装置。
（８）前記メモリセルのそれぞれには、第３記憶素子がさらに設けられる
前記（２）記載の半導体装置。
（９）前記第１記憶素子の一端は、第１信号線に接続され、
　前記第２記憶素子の一端は、第２信号線に接続され、
　前記第１記憶素子および第２記憶素子のそれぞれの他端は、第３信号線に共通に接続される
前記（２）から（８）のいずれかに記載の半導体装置。
（１０）前記第１記憶素子および前記第２記憶素子は、前記第１信号線および前記第２信号線が同層に配線された配線層と前記第３信号線が配線された配線層との間に配置される
前記（９）記載の半導体装置。
（１１）前記第１記憶素子は、前記第１信号線が配線された第１配線層と前記第３信号線が配線された第３配線層との間に配置され、
　前記第２記憶素子は、前記第２信号線が配線された第２配線層と前記第３配線層との間に配置される
前記（９）記載の半導体装置。
（１２）前記制御回路は、前記インピーダンスの逆数が更新されるたびに損失を演算して前記損失が飽和した場合には前記ファインチューニングを開始する
前記（１）から（１１）のいずれかに記載の半導体装置。
（１３）前記制御回路は、前記インピーダンスの逆数が更新されるたびに更新後の前記逆数を取得して前記逆数が飽和した場合には前記ファインチューニングを開始する
前記（１）から（１２）のいずれかに記載の半導体装置。
（１４）前記メモリセルのそれぞれには、所定数の第１記憶素子と前記所定数に該当しない個数の第２記憶素子とが設けられ、
　前記第１記憶素子のそれぞれの一端は、第１信号線に接続され、
　前記第２記憶素子のそれぞれの一端は、第２信号線に接続され、
　前記第１記憶素子および前記第２記憶素子のそれぞれの他端は、第３信号線に共通に接続される
前記（１）記載の半導体装置。
（１５）前記メモリセルのそれぞれには、１個の記憶素子が設けられ、
　前記ドライバは、電圧絶対値およびパルス幅の少なくとも一方が異なる第１書込みパルスおよび第２書込みパルスを順に供給する
前記（１）記載の半導体装置。
　１００　半導体装置
　１１０　メモリセルアレイ
　１１５、１１６、１１７　配線層
　１２０　メモリセル
　１２１、１２１－１～１２１－８、１２２、１２３　記憶素子
　１３０、１４０　切替回路
　１３１、１４１　セレクタ
　１３２、１３３、１３４　ｎＭＯＳトランジスタ
　１５０　垂直駆動部
　１５１、１５２、１６１　ドライバ
　１６０　水平駆動部
　１７０　カラムＡＤＣ
　１７１　ＡＤＣ
　１８０　制御回路
　１８１　重み設定更新部
　１８２　予測部
　１８３　損失演算部
　１８４　判定部
　１９０　入出力部
　９００１　ＩｏＴデバイス
　９００８　コンピュータ

Claims (15)

  1. 　所定数のメモリセルと、
    　前記メモリセルのそれぞれに書込みパルスを供給するドライバと、
    　前記書込みパルス毎の前記メモリセルのインピーダンスの逆数の変化量の統計量を所定値に制御するコースチューニングと前記統計量を前記所定値より小さい値に制御するファインチューニングとを順に行う制御回路と
    を具備する半導体装置。
  2. 　前記メモリセルのそれぞれには、第１記憶素子および第２記憶素子が設けられる
    請求項１記載の半導体装置。
  3. 　前記第１記憶素子および前記第２記憶素子は、面積および長さの少なくとも一方が異なる
    請求項２記載の半導体装置。
  4. 　前記第１記憶素子および前記第２記憶素子は、種類が異なる
    請求項２記載の半導体装置。
  5. 　前記第１記憶素子および前記第２記憶素子は、抵抗変化素子である
    請求項２記載の半導体装置。
  6. 　前記第１記憶素子および前記第２記憶素子は、可変容量素子である
    請求項２記載の半導体装置。
  7. 　前記ドライバは、第１書込みパルスを供給する第１ドライバと、電圧絶対値およびパルス幅の少なくとも一方が前記第１書込みパルスと異なる第２書込みパルスを供給する第２ドライバとを含む
    請求項２記載の半導体装置。
  8. 　前記メモリセルのそれぞれには、第３記憶素子がさらに設けられる
    請求項２記載の半導体装置。
  9. 　前記第１記憶素子の一端は、第１信号線に接続され、
    　前記第２記憶素子の一端は、第２信号線に接続され、
    　前記第１記憶素子および第２記憶素子のそれぞれの他端は、第３信号線に共通に接続される
    請求項２記載の半導体装置。
  10. 　前記第１記憶素子および前記第２記憶素子は、前記第１信号線および前記第２信号線が同層に配線された配線層と前記第３信号線が配線された配線層との間に配置される
    請求項９記載の半導体装置。
  11. 　前記第１記憶素子は、前記第１信号線が配線された第１配線層と前記第３信号線が配線された第３配線層との間に配置され、
    　前記第２記憶素子は、前記第２信号線が配線された第２配線層と前記第３配線層との間に配置される
    請求項９記載の半導体装置。
  12. 　前記制御回路は、前記インピーダンスの逆数が更新されるたびに損失を演算して前記損失が飽和した場合には前記ファインチューニングを開始する
    請求項１記載の半導体装置。
  13. 　前記制御回路は、前記インピーダンスの逆数が更新されるたびに更新後の前記逆数を取得して前記逆数が飽和した場合には前記ファインチューニングを開始する
    請求項１記載の半導体装置。
  14. 　前記メモリセルのそれぞれには、所定数の第１記憶素子と前記所定数に該当しない個数の第２記憶素子とが設けられ、
    　前記第１記憶素子のそれぞれの一端は、第１信号線に接続され、
    　前記第２記憶素子のそれぞれの一端は、第２信号線に接続され、
    　前記第１記憶素子および前記第２記憶素子のそれぞれの他端は、第３信号線に共通に接続される
    請求項１記載の半導体装置。
  15. 　前記メモリセルのそれぞれには、１個の記憶素子が設けられ、
    　前記ドライバは、電圧絶対値およびパルス幅の少なくとも一方が異なる第１書込みパルスおよび第２書込みパルスを順に供給する
    請求項１記載の半導体装置。
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