WO2025256449A1 - 驱动电路、驱动方法和显示装置 - Google Patents

驱动电路、驱动方法和显示装置

Info

Publication number
WO2025256449A1
WO2025256449A1 PCT/CN2025/099238 CN2025099238W WO2025256449A1 WO 2025256449 A1 WO2025256449 A1 WO 2025256449A1 CN 2025099238 W CN2025099238 W CN 2025099238W WO 2025256449 A1 WO2025256449 A1 WO 2025256449A1
Authority
WO
WIPO (PCT)
Prior art keywords
gate
segment
control
line segment
light
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
PCT/CN2025/099238
Other languages
English (en)
French (fr)
Inventor
袁鑫
陈晨
周秀峰
谢志生
袁海江
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HKC Co Ltd
Original Assignee
HKC Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by HKC Co Ltd filed Critical HKC Co Ltd
Publication of WO2025256449A1 publication Critical patent/WO2025256449A1/zh
Pending legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2320/00—Control of display operating conditions
    • G09G2320/02—Improving the quality of display appearance
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving

Definitions

  • This application relates to the field of display technology, and in particular to a driving circuit, driving method and display device.
  • the display panel needs a high refresh rate to prevent flickering, while for static display images such as web page text browsing, the display panel needs a low refresh rate to reduce power consumption.
  • the entire pixel area typically uses the same refresh rate.
  • different display zones on the same display panel may not necessarily need to refresh data within the same display frame. If different display zones on the same display panel, such as static and dynamic areas, use the same refresh rate, using a high refresh rate will increase the power consumption of the display panel, while using a low refresh rate will cause flickering in dynamic images.
  • different gate drive circuits are usually used for different refresh zones, but this will widen the bezel design of the screen and increase the difficulty of wiring.
  • the purpose of this application is to provide a driving circuit, driving method, and display device that can increase the transmittance of a display panel.
  • This application discloses a driving circuit, which includes multiple rows of gate lines and multiple gate driving units.
  • the input terminal of each row of gate lines is connected to the output terminal of a corresponding gate driving unit to receive a gate driving signal to control the opening or closing of the thin-film transistor connected to the gate line.
  • Each row of gate lines includes at least a first gate line segment and a second gate line segment.
  • a first refresh rate adjustment circuit is provided between the first gate line segment and the second gate line segment. The first refresh rate adjustment circuit is used to control the conduction and disconnection between the first gate line segment and the second gate line segment.
  • This application also discloses a driving method for driving a circuit, the driving circuit including multiple rows of gate lines and multiple gate driving units, wherein the input terminal of each row of gate lines is connected to the output terminal of a corresponding gate driving unit to receive a gate driving signal to control the opening or closing of the thin-film transistor connected to the gate line; wherein each row of gate lines includes at least a first gate line segment and a second gate line segment, and a first refresh rate adjustment circuit is provided between the first gate line segment and the second gate line segment; the first refresh rate adjustment circuit is used to control the conduction and cutoff between the first gate line segment and the second gate line segment;
  • the driving method includes the following steps:
  • the first refresh rate adjustment circuit When the refresh rates of the display areas corresponding to the first gate segment and the second gate segment are different, the first refresh rate adjustment circuit is turned off, and the gate drive signal is output to the thin-film transistor connected to the first gate segment and turned on; when the refresh rates of the display areas corresponding to the first gate segment and the second gate segment are the same, the first refresh rate adjustment circuit is turned on, and the gate drive signal is output to the thin-film transistor connected to the first gate segment and the second gate segment and turned on.
  • This application also discloses a display device, which includes a driving circuit and a display panel.
  • the driving circuit is used to drive the display panel.
  • the driving circuit includes multiple rows of gate lines and multiple gate driving units. The input terminal of each row of gate lines is connected to the output terminal of a corresponding gate driving unit to receive a gate driving signal to control the opening or closing of the thin-film transistor connected to the gate line.
  • Each row of gate lines includes at least a first gate line segment and a second gate line segment.
  • a first refresh rate adjustment circuit is provided between the first gate line segment and the second gate line segment. The first refresh rate adjustment circuit is used to control the conduction and disconnection between the first gate line segment and the second gate line segment.
  • this application divides the gate line into at least two segments and sets a refresh rate adjustment circuit between the gate line segments.
  • the refresh rate between the two gate line segments can be changed, realizing the dynamic change of different refresh rates for different partitions. It does not require setting a separate gate drive circuit for each partition, avoiding the increase in bezel size and the increased difficulty of routing.
  • the gate line can be divided into multiple segments according to the required partition size, thereby adjusting the area size of the partition and realizing the dynamic change of different refresh rates for different partitions.
  • Figure 1 is a schematic diagram of the driving circuit of the first embodiment of this application.
  • FIG. 2 is a schematic diagram of the driving circuit of the second embodiment of this application.
  • FIG. 3 is a schematic diagram of the drive signal waveform of the second embodiment of this application.
  • Figure 4 is a schematic diagram of the driving circuit of the third embodiment of this application.
  • Figure 5 is a schematic diagram of the drive signal waveform of the third embodiment of this application.
  • Figure 8 is a schematic diagram of the driving circuit of the fifth embodiment of this application.
  • Figure 9 is a schematic diagram of the drive signal waveform of the fifth embodiment of this application.
  • Figure 10 is a schematic diagram of the driving circuit of the sixth embodiment of this application.
  • Figure 11 is a schematic diagram of the driving circuit of the seventh embodiment of this application.
  • Figure 12 is a schematic flowchart of the driving method of the eighth embodiment of this application.
  • Figure 13 is a schematic diagram of the structure of the display device according to the ninth embodiment of this application.
  • a driving circuit 100 includes multiple rows of gate lines 120 and multiple gate driving units 110.
  • the input terminal of each row of gate lines 120 is connected to the output terminal of a corresponding gate driving unit 110 to receive a gate driving signal to control the opening or closing of the thin-film transistor connected to the gate line 120.
  • Each row of gate lines 120 includes at least a first gate line segment 121 and a second gate line segment 122.
  • a first refresh rate adjustment circuit 131 is provided between the first gate line segment 121 and the second gate line segment 122.
  • the first refresh rate adjustment circuit 131 is used to control the conduction and disconnection between the first gate line segment 121 and the second gate line segment 122.
  • This application divides the gate line 120 into at least two segments and sets a refresh rate adjustment circuit 130 between the gate line 120 segments.
  • the refresh rates between the two gate line 120 segments can be different, realizing the display of different refresh rates for each partition. This eliminates the need to set a separate gate drive circuit 101 for each partition, avoiding increased bezel size and wiring difficulty.
  • the gate line 120 can be divided into multiple segments according to the required number and size of partitions, thereby adjusting the area size of the partitions and realizing dynamic changes in different refresh rates for different partitions. This provides a basis for the arbitrary division of the same display panel into 200 partitions.
  • the first refresh rate adjustment circuit 131 includes a first control unit 133 and a second control unit 134.
  • the gate driving unit 110 outputs a gate driving signal to the input terminal of the first gate segment 121.
  • the input terminal of the first control unit 133 is connected to the output terminal of the first gate segment 121, and the output terminal is connected to the input terminal of the second gate segment 122.
  • the control terminal is connected to a first control signal.
  • the input terminal of the second control unit 134 is connected to a first level signal, and the output terminal is connected to the input terminal of the second gate segment 122.
  • the control terminal is connected to a second control signal.
  • the first level signal is a low level signal
  • the first control signal and the second control signal are a pair of opposite signals that are alternately activated at least once per frame.
  • the first gate segment 121 corresponds to the first partition 210
  • the second gate segment 122 corresponds to the second partition 220.
  • the first control unit 133 includes a first control switch T1
  • the second control unit 134 includes a second control switch T2.
  • a first control switch T1 and a second control switch T2 are provided between the first gate segment 121 and the second gate segment 122 in each row of gate lines 120.
  • the gate drive signal of each row is input to the second partition 220 through its respective first control switch T1 at the end of the first partition 210.
  • This embodiment discloses a design of the first refresh rate adjustment circuit 131, which includes a circuit structure containing two TFTs (T1 & T2).
  • the first control switch T1 is controlled by a down-frequency signal DF, i.e., a first control signal
  • the second control switch T2 is controlled by a second control signal DFB.
  • DF and DFB are a pair of inverted signals
  • the first level signal is a relatively low voltage constant voltage source.
  • the gate driving unit 110 outputs a gate driving signal to the first gate segment 121 to control the thin-film transistor connected to the first gate segment 121 to turn on, the first refresh rate adjustment circuit 131 disconnects the connection between the first gate segment 121 and the second gate segment 122, and inputs a first level signal to the second gate segment 122 to control the thin-film transistor connected to the second gate segment 122 to turn off; during the second time period, the gate driving unit 110 outputs a gate driving signal to the first gate segment 121 to control the thin-film transistor connected to the first gate segment 121 to turn on, and the first refresh rate adjustment circuit 131 turns on the first gate segment 122.
  • the connection between segment 121 and the second gate segment 122 is established, and a gate drive signal is input to the second gate segment 122 to control the thin-film transistor connected to the second gate segment 122 to turn on; so that the area of the first gate segment 121 realizes the display of the first refresh rate, and the area of the second gate segment 122 realizes the display of the second refresh rate, wherein the first refresh rate is n times the second refresh rate, and the multiple relationship between the first refresh rate and the second refresh rate is determined by setting the interval between the first time period and the second time period; if the refresh rates of the areas corresponding to the first gate segment and the second gate segment 122 are the same, then the first refresh rate adjustment circuit 131 remains on in both the first time period and the second time period, and the first time period and the second time period are consecutive time periods, that is, the end time of the first time period is the start time of the second time period.
  • the driving circuit 100 includes an OLED pixel driving circuit 102, which further includes multiple cascaded light-emitting control lines 140.
  • the light-emitting control lines 140 are parallel to and correspond one-to-one with the gate lines 120.
  • Each light-emitting control line 140 includes a first light-emitting control line segment 141 and a second light-emitting control line segment 142.
  • a light-emitting control circuit 150 is provided between the first light-emitting control line segment 141 and the second light-emitting control line segment 142.
  • the light-emitting control circuit 150 is used to control the first light-emitting control line segment 141 and the second light-emitting control line segment 142.
  • the conduction and cutoff between the first light-emitting control segment 141 and the second light-emitting control segment 142; the light-emitting control circuit 150 and the first refresh rate adjustment circuit 131 can use the same control signal, namely the first control signal and the second control signal; wherein, the light-emitting control circuit 150 includes a first light-emitting control unit 151 and a second light-emitting control unit 152, the input terminal of the first light-emitting control unit 151 is connected to the output terminal of the first light-emitting control segment 141, the output terminal is connected to the input terminal of the second light-emitting control segment 142, and the control terminal is connected to the first control signal; the input terminal of the second light-emitting control unit 152 is connected to a second level signal, the output terminal is connected to the input terminal of the second light-
  • the first light-emitting control unit 151 includes a first light-emitting control switch T1'
  • the second light-emitting control unit 152 includes a second light-emitting control switch T2'.
  • the gate line 120 and the light-emitting control line 140 of the OLED display panel 200 are segmented, and the segments are located in the same column area. That is, the lengths of the two segments after the gate line 120 is segmented are the same as the lengths of the two segments after the light-emitting control line 140 is segmented, and the widths of the corresponding display areas are consistent.
  • the pixel driving circuit 100 corresponding to a sub-pixel typically has at least two TFT devices.
  • the driving signal required for this type of TFT is called the Scan signal.
  • the driving signal required for this type of TFT is called the Emit control signal.
  • the Emit signal is output by the Emit control line 140.
  • the frequency change of different partitions of the display panel 200 requires the simultaneous change of the frequencies of the Scan signal and the Emit signal.
  • E(1 ⁇ n) is the signal waveform of a certain Emit signal of n rows of pixels in the entire screen within the first partition 210. Each E(n) is at a low potential for a short time within a frame and shifts back one row period (1/n frame period) line by line.
  • E’(1 ⁇ n) is the Emit signal input waveform of the corresponding n rows of pixels in the second partition 220.
  • DF and DFB are a pair of opposite signals that are turned on alternately every other frame.
  • the second level signal is a relatively high voltage constant voltage source.
  • the gate driving unit 110 outputs a gate driving signal to the first gate segment 121 to control the thin-film transistor connected to the first gate segment 121 to turn on, the first refresh rate adjustment circuit 131 disconnects the connection between the first gate segment 121 and the second gate segment 122, and inputs a first level signal to the second gate segment 122 to control the thin-film transistor connected to the second gate segment 122 to turn off, and the light emission control signal in the first time period...
  • Each pixel in zone 210 will briefly turn off after emitting light, and the light emission control signal will turn off for one frame after each pixel in the second zone 220 emits light.
  • the gate driving unit 110 outputs a gate driving signal to the first gate segment 121 to control the thin-film transistor connected to the first gate segment 121 to turn on.
  • the first refresh rate adjustment circuit 131 connects the first gate segment 121 and the second gate segment 122, and inputs a gate driving signal to the second gate segment 122 to control the thin-film transistor connected to the second gate segment 122 to turn on. This enables the area of the first gate segment 121 to achieve a 120Hz refresh rate display, and the area of the second gate segment 122 to achieve a 60Hz refresh rate display.
  • the driving circuit 100 further includes a level signal control circuit 160, which includes a first driving switch Ta and a second driving switch Tb.
  • the first refresh rate adjustment circuit 131 includes a first control switch T1 and a second control switch T2.
  • the driving circuit 100 includes an OLED pixel driving circuit 102, which further includes multiple cascaded light-emitting control lines 140.
  • the light-emitting control lines 140 are parallel to and correspond one-to-one with the gate lines 120.
  • Each light-emitting control line 140 includes a first light-emitting control segment 141 and a second light-emitting control segment 142.
  • a first light-emitting control switch T1' and a second light-emitting control switch T2' are provided between the first light-emitting control segment 141 and the second light-emitting control segment 142.
  • the input terminal of the first control switch T1 is connected to...
  • the output terminal of the first gate segment 121 is connected to the input terminal of the second gate segment 122, and the control terminal is connected to the first control signal;
  • the input terminal of the second control switch T2 is connected to the first level signal, the output terminal is connected to the input terminal of the second gate segment 122, and the control terminal is connected to the output terminal of the first driving switch Ta;
  • the input terminal of the first light-emitting control switch T1' is connected to the output terminal of the first light-emitting control segment 141, the output terminal is connected to the input terminal of the second light-emitting control segment 142, and the control terminal is connected to the first control signal;
  • the input terminal of the second light-emitting control switch T2' is connected to the second level signal, the output terminal is connected to the input terminal of the second light-emitting control segment 142, and the control terminal is connected to the output terminal of the first driving switch Ta;
  • the first driving switch Ta is a three-terminal TFT device
  • the second driving switch Tb is a
  • the control terminal of the first driving switch Ta is connected to the first control signal, the input terminal is connected to the first level signal, and the output terminal is connected to the control terminals of the second control switch T2 and the second light-emitting control switch T2', as well as the first control terminal of the second driving switch Tb;
  • the input terminal of the second driving switch Tb is connected to the second level signal and the second control terminal, and the output terminal is connected to the first control terminal;
  • the first level signal is a low level signal, and the second level signal is a high level signal;
  • This embodiment eliminates the need for direct input of the DFB signal from an external driver. Instead, it automatically generates a DFB signal opposite to DF through the DF signal and VGH/VGL. Specifically, in the first stage: when DF is at a high voltage (e.g., 15V), Ta is on, and VGL voltage (e.g., -7V) is written to the DFB node. At the instant of writing the low voltage, since the Tb bottom gate is controlled by VGH and has a high potential (e.g., 15V), Tb remains on, and VGH & VGL are simultaneously output to the DFB node.
  • a high voltage e.g. 15V
  • Ta is on
  • VGL voltage e.g., -7V
  • the DFB node is gradually written to a low potential by VGL.
  • VGL is also at a low voltage (e.g., -7V).
  • Ta is off, so VGH continuously outputs a high voltage (15V) to the DFB through Tb.
  • Each row of gate lines 120 further includes a third gate line segment 123, that is, one gate line 120 is divided into three segments.
  • the driving circuit 100 further includes a second refresh rate adjustment circuit 132, which is disposed between the second gate line segment 122 and the third gate line segment 123.
  • the second refresh rate adjustment circuit 132 is used to control the conduction and cutoff between the second gate line segment 122 and the third gate line segment 123.
  • the plurality of gate driving units 110 are divided into a first gate driving unit group 111 and a second gate driving unit group 112.
  • the first gate driving unit group 111 and the second gate driving unit group 112 are respectively disposed at both ends of the gate line 120.
  • the first gate driving unit group 111 is connected to the input end of the first gate line segment 121
  • the second gate driving unit group 112 is connected to the input end of the third gate line segment 123.
  • This embodiment divides the display panel 200 into three regions, that is, each row of gate lines 120 is divided into three segments: the first gate line segment 121 corresponds to the first partition 210, the second gate line segment 122 corresponds to the second partition 220, and the third gate line segment 123 corresponds to the third partition 230.
  • a refresh rate adjustment circuit 130 is provided between each adjacent end to control the connection between adjacent gate line segments 120. This is typically to prevent signal distortion or voltage reduction in areas far from the gate drive circuit 101 due to excessively long gate lines 120 in large-size applications, thus reducing brightness.
  • Gate driving units 110 are respectively disposed on both sides of the display panel 200; the first refresh rate adjustment circuit 131 and the second refresh rate adjustment circuit 132 jointly control the refresh rate of the three regions.
  • the first partition 210 and the third partition 230 simultaneously receive the gate driving signal.
  • the two refresh rate adjustment circuits 130 respectively disconnect the connection between the first gate segment 121 and the second gate segment 122, as well as between the second gate segment 122 and the third gate segment 123.
  • the first partition 210, the second partition 220, and the third partition 230 simultaneously receive gate drive signals, keeping one of the refresh rate adjustment circuits 130 between the first gate segment 121 and the second gate segment 122, and between the second gate segment 122 and the third gate segment 123, on.
  • both refresh rate adjustment circuits 130 can be off, and the second gate drive unit group 112 will not receive gate input.
  • the drive signal is sent to the third gate line segment 123, meaning only the first partition 210 is displayed.
  • the first refresh rate adjustment circuit 131 is turned on, and the second refresh rate adjustment circuit 132 remains off.
  • the first partition 210 and the second partition 220 are displayed, while the third partition 230 is not displayed.
  • both the first refresh rate adjustment circuit 131 and the second refresh rate adjustment circuit 132 are turned on, and the first partition 210, the second partition 220, and the third partition 230 are all displayed.
  • the gate line segment 120 in the third partition 230 receives the drive signal from the second gate drive unit group 112.
  • the waveforms of the first control signal and the second control signal of the first refresh rate adjustment circuit and the second refresh rate adjustment circuit can be the same or different.
  • the first control signal of the first refresh rate adjustment circuit is DF1 and the second control signal is DFB1
  • the first control signal of the second refresh rate adjustment circuit is DF2 and the second control signal is DFB2
  • the waveforms of DF1 and DF2 are the same, and the waveforms of DFB1 and DFB2 are also the same.
  • the waveforms of DF1 and DF2 are different, and the waveforms of DFB1 and DFB2 are also different.
  • the refresh rate in the middle area is 60Hz and the refresh rate in the two side areas is 120Hz, when DF1 is high, DF2 is low, or when DF1 is low, DF2 is high.
  • the driving circuit 100 includes a frame start signal generation module 170, which is connected to the first gate driving unit group 111 and the second gate driving unit group 112 respectively.
  • the frame start signal generation module 170 When the refresh rate of the area corresponding to the second gate segment 122 is 2N, and the refresh rate of the areas corresponding to the first gate segment 121 and the third gate segment 123 is N, the frame start signal generation module 170 generates a first frame start signal and a second frame start signal, respectively, and outputs them to the odd numbers of the first gate unit group.
  • the even-numbered and even-numbered gate driving units 110 of the first gate driving unit group 111 generate corresponding gate driving signals
  • the even-numbered and odd-numbered gate driving units 110 of the second gate driving unit group 112 generate corresponding driving signals.
  • the gate driving signals generated by the first gate driving unit group 111 are input to the first gate segment 121 and the second gate segment 122
  • the gate driving signals generated by the second gate driving unit group 112 are input to the third gate segment 123 and the second gate segment 122.
  • a drive signal can be provided to the second partition 220.
  • a drive signal can also be provided to the second partition 220.
  • the drive signals of the first partition 210 and the third partition 230 can be cross-phased. That is to say, when the first row of the first partition 210 is displayed, the first row of the second partition 220 is displayed synchronously. After the first row of the first partition 210 is finished displaying, the second row of the third partition 230 begins to display, and the second row of the second partition 220 is also displayed synchronously. This is equivalent to the first partition 210 displaying for two frames and not displaying for two frames within four frames.
  • the third partition 230 is also displaying for two frames and not displaying for two frames within four frames. During the two frames when the first partition 210 is not displaying, the third partition 230 is displaying. During the two frames when the third partition 230 is not displaying, the first partition 210 is displaying. The second partition 220 is displaying for all four frames. Therefore, the refresh rate of the middle area can be twice that of the two side areas.
  • Each row of gate lines 120 further includes a third gate line segment 123
  • the driving circuit 100 further includes a second refresh rate adjustment circuit 132.
  • the second refresh rate adjustment circuit 132 is disposed between the second gate line segment 122 and the third gate line segment 123.
  • the second refresh rate adjustment circuit 132 is used to control the conduction and cutoff between the second gate line segment 122 and the third gate line segment 123.
  • the plurality of gate driving units 110 are divided into a first gate driving unit group 111, a second gate driving unit group 112, and a third gate driving unit group 113.
  • the first gate driving unit group 111 and the second gate driving unit group 112 are respectively disposed at both ends of the gate line 120.
  • the first gate driving unit group 111 is connected to the input end of the first gate line segment 121
  • the second gate driving unit group 112 is connected to the input end of the third gate line segment 123
  • the third gate driving unit group 113 is connected to the input segment of the second gate line segment 122 through a trace.
  • the gate driving unit 110 is divided into three groups, each group corresponding to control one partition.
  • the first gate driving unit group 111 can control the first partition 210 and the second partition 220 in conjunction with the first refresh rate adjustment circuit 131.
  • the second partition 220 wants to achieve a refresh rate higher than that of the partitions on both sides, it can be controlled by inputting a driving signal separately through the second gate driving unit group 112.
  • a driving method is also disclosed for driving the driving circuit 100 as described in any of the above embodiments.
  • the driving method includes the following steps:
  • the first refresh rate adjustment circuit 131 remains on during both the first time period and the second time period.
  • the first time period and the second time period are consecutive time periods, i.e., the end time of the first time period is the start time of the second time period.
  • the display device 300 includes a driving circuit 100 and a display panel 200 as described in any of the above embodiments.
  • the driving circuit 100 is used to drive the display panel 200.
  • the driving circuit 100 includes a gate driving circuit 101, which includes a plurality of gate driving units 110.
  • the gate driving unit 110 receives a frame start signal and a clock signal generated by the frame start signal generation module 170 of the timing control chip 180 to generate a gate driving signal and output it to the segmented gate line segment.
  • the partition refresh rate is changed.
  • a frequency reduction module i.e., a refresh rate adjustment circuit, is used to implement a refresh partition design with more than or equal to 3 horizontal partitions, which reduces power consumption without adding an additional product bezel.

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

本申请公开了一种驱动电路(100)、驱动方法和显示装置(300)，所述驱动电路(100)包括多行栅极线(120)以及多个栅极驱动单元(110)，每行栅极线(120)的输入端连接对应的一个栅极驱动单元(110)的输出端，接收栅极驱动信号，以控制栅极线(120)连接的薄膜晶体管的打开或关闭；其中，每行栅极线(120)至少包括第一栅极线段(121)和第二栅极线段(122)，第一栅极线段(121)与所述第二栅极线段(122)之间设有第一刷新率调整电路(131)；第一刷新率调整电路(131)用于控制第一栅极线段(121)和第二栅极线段(122)之间的导通和关断。

Description

驱动电路、驱动方法和显示装置
本申请要求于2024年6月12日提交中国专利局，申请号为2024107525803，申请名称为“驱动电路、驱动方法和显示装置”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请涉及显示技术领域，尤其涉及一种驱动电路、驱动方法和显示装置。
背景技术
随着显示技术的发展，人们对显示面板的显示要求也越来越高，例如，显示面板在视频、游戏等动态画面显示时，需要显示画面的刷新频率较高以防止闪烁，而在网页文本浏览等静态显示画面下，需要显示画面的刷新频率较低以降低功耗。
目前的显示面板中，通常整面像素均采用同一种刷新率；但是在一些产品应用中，同一个显示面板的不同显示分区在同一显示帧下不一定都需要进行数据刷新，若同一显示面板的不同显示分区，如静态区域和动态区域采用同一刷新率进行数据刷新，若都采用高刷会造成显示面板功耗增大，若采用低刷导致动态画面显示出现闪烁；为了实现不同分区不同刷新率，通常不同刷新分区采用不同的栅极驱动电路，但是会使得屏体的边框设计变宽，且增加了走线的难度。
发明内容
本申请的目的是提供一种驱动电路、驱动方法和显示装置，能够增大显示面板的透过率。
本申请公开了一种驱动电路，所述驱动电路包括多行栅极线以及与多个栅极驱动单元，所述每行栅极线的输入端连接对应的一个所述栅极驱动单元的输出端，接收栅极驱动信号，以控制所述栅极线连接的薄膜晶体管的打开或关闭；其中，所述每行栅极线至少包括第一栅极线段和第二栅极线段，所述第一栅极线段与所述第二栅极线段之间设有第一刷新率调整电路；所述第一刷新率调整电路用于控制所述第一栅极线段和所述第二栅极线段之间的导通和关断。
本申请还公开了一种驱动方法，用于驱动电路，所述驱动电路包括多行栅极线以及与多个栅极驱动单元，所述每行栅极线的输入端连接对应的一个所述栅极驱动单元的输出端，接收栅极驱动信号，以控制所述栅极线连接的薄膜晶体管的打开或关闭；其中，所述每行栅极线至少包括第一栅极线段和第二栅极线段，所述第一栅极线段与所述第二栅极线段之间设有第一刷新率调整电路；所述第一刷新率调整电路用于控制所述第一栅极线段和所述第二栅极线段之间的导通和关断；
所述驱动方法包括步骤：
在下一帧画面显示前，生成栅极驱动信号和数据信号；
接收下一帧的第一栅极线段和第二栅极线段对应的显示区域的刷新率数据；以及
当第一栅极线段和第二栅极线段对应的显示区域的刷新率不同时，控制所述第一刷新率调整电路进行关断，所述栅极驱动信号输出至第一栅极线段连接的薄膜晶体管并进行打开；当第一栅极线段和第二栅极线段对应的显示区域的刷新率相同时，控制所述第一刷新率调整电路进行导通，所述栅极驱动信号输出至第一栅极线段和第二栅极线段连接的薄膜晶体管并进行打开。
本申请还公开了一种显示装置，所述显示装置包括驱动电路和显示面板，所述驱动电路用于驱动所述显示面板；所述驱动电路包括多行栅极线以及与多个栅极驱动单元，所述每行栅极线的输入端连接对应的一个所述栅极驱动单元的输出端，接收栅极驱动信号，以控制所述栅极线连接的薄膜晶体管的打开或关闭；其中，所述每行栅极线至少包括第一栅极线段和第二栅极线段，所述第一栅极线段与所述第二栅极线段之间设有第一刷新率调整电路；所述第一刷新率调整电路用于控制所述第一栅极线段和所述第二栅极线段之间的导通和关断。
相对于每个分区均对应设置一个栅极驱动电路的方案来说，本申请将栅极线分为至少两段，在栅极线段之间设置刷新率调整电路，通过刷新率调整电路控制栅极线段之间的导通和关断，可以使得两个栅极线段之间的刷新率进行改变，实现分区不同刷新率的动态变化，不需要对应每个分区单独设置栅极驱动电路，避免边框增大，且增加走线难度，且栅极线可以根据需要的分区大小分多段，实现调整分区的区域大小，进而实现不同分区不同刷新率的动态变化。
附图说明
所包括的附图用来提供对本申请实施例的进一步的理解，其构成了说明书的一部分，用于例示本申请的实施方式，并与文字描述一起来阐释本申请的原理。显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。在附图中：
图1是本申请的第一实施例的驱动电路示意图；
图2是本申请的第二实施例的驱动电路示意图；
图3是本申请的第二实施例的驱动信号波形示意图；
图4是本申请的第三实施例的驱动电路示意图；
图5是本申请的第三实施例的驱动信号波形示意图；
图6是本申请的第四实施例的驱动电路示意图；
图7是本申请的第四实施例的驱动信号波形示意图；
图8是本申请的第五实施例的驱动电路示意图；
图9是本申请的第五实施例的驱动信号波形示意图；
图10是本申请的第六实施例的驱动电路示意图；
图11是本申请的第七实施例的驱动电路示意图；
图12是本申请的第八实施例的驱动方法流程示意图；
图13是本申请的第九实施例的显示装置的结构示意图。
具体实施方式
需要理解的是，这里所使用的术语、公开的具体结构和功能细节，仅仅是为了描述具体实施例，是代表性的，但是本申请可以通过许多替换形式来具体实现，不应被解释成仅受限于这里所阐述的实施例。
下面参考附图和可选的实施例对本申请作详细说明。
参考图1所示，作为本申请的第一实施例，公开了一种驱动电路100，所述驱动电路100包括多行栅极线120以及与多个栅极驱动单元110，所述每行栅极线120的输入端连接对应的一个所述栅极驱动单元110的输出端，接收栅极驱动信号，以控制所述栅极线120连接的薄膜晶体管的打开或关闭；其中，所述每行栅极线120至少包括第一栅极线段121和第二栅极线段122，所述第一栅极线段121与所述第二栅极线段122之间设有第一刷新率调整电路131；所述第一刷新率调整电路131用于控制所述第一栅极线段121和所述第二栅极线段122之间的导通和关断。
本申请将栅极线120分为至少两段，在栅极线120段之间设置刷新率调整电路130，通过刷新率调整电路130控制栅极线120段之间的导通和关断，可以使得两个栅极线120段之间的刷新率不同，实现分区不同刷新率的显示，如此不需要对应每个分区单独设置栅极驱动电路101，避免边框增大，且增加走线难度，且栅极线120可以根据需要的分区的数量大小分多段，实现调整分区的区域大小，进而实现不同分区不同刷新率的动态变化，为同一显示面板200分区的任意划分提供了基础。
如图2和图3所示，作为本申请的第二实施例，是对上述第一实施例的进一步的细化和完善，本实施例适用于液晶显示面板200和OLED显示面板200，所述第一刷新率调整电路131包括第一控制单元133和第二控制单元134，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121的输入端，所述第一控制单元133的输入端连接所述第一栅极线段121的输出端，输出端连接所述第二栅极线段122的输入端，控制端连接第一控制信号；所述第二控制单元134的输入端连接第一电平信号，输出端连接所述第二栅极线段122的输入端，控制端连接第二控制信号；其中，所述第一电平信号为低电平信号，所述第一控制信号和所述第二控制信号为至少隔一帧交替开启的一对相反信号。
第一栅极线段121对应第一分区210，第二栅极线段122对应第二分区220；第一控制单元133包括第一控制开关T1，第二控制单元134包括第二控制开关T2，每行栅极线120中的第一栅极线段121和第二栅极线段122之间均设有第一控制开关T1和第二控制开关T2，每一行的栅极驱动信号在第一分区210的末尾经过各自的第一控制开关T1输入至第二分区220中；本实施例公开了第一刷新率调整电路131的一种设计为包含两个TFT(T1&T2)的电路结构，第一控制开关T1由降频信号DF，即第一控制信号控制，第二控制开关T2由第二控制信号DFB控制；DF与DFB为一对反相信号，而第一电平信号为一个相对低电压的恒定电压源。
其中，若第一栅线段和第二栅极线段122对应的区域的刷新率不同，那么在第一时间段内，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121以控制所述第一栅极线段121连接的薄膜晶体管打开，所述第一刷新率调整电路131断开所述第一栅极线段121和所述第二栅极线段122的连接，并输入第一电平信号至所述第二栅极线段122以控制所述第二栅极线段122连接的薄膜晶体管关闭；在第二时间段内，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121以控制所述第一栅极线段121连接的薄膜晶体管打开，所述第一刷新率调整电路131导通所述第一栅极线段121和所述第二栅极线段122的连接，并输入栅极驱动信号至所述第二栅极线段122以控制所述第二栅极线段122连接的薄膜晶体管打开；使得第一栅极线段121的区域实现第一刷新率的显示，第二栅极线段122的区域实现第二刷新率的显示，其中第一刷新率是第二刷新率的n倍，通过第一时间段和第二时间段的间隔时间设定来确定第一刷新率和第二刷新率的倍数关系；若第一栅线段和第二栅极线段122对应的区域的刷新率相同，则第一刷新率调整电路131在第一时间段和第二时间段内均保持导通，第一时间段和第二时间段为连续的时间段，即第一时间段的结束时刻，为第二时间段的起始时刻。
如图4和图5所示，作为本申请的第三实施例，也是对上述第二实施例的进一步的细化和完善，本实施例主要针对OLED显示面板200的进一步的改进，所述驱动电路100包括OLED像素驱动电路102，所述OLED像素驱动电路102还包括多条级联设置的发光控制线140，所述发光控制线140与所述栅极线120平行且一一对应设置，所述发光控制线140包括第一发光控制线段141和第二发光控制线段142，所述第一发光控制线段141和所述第二发光控制线段142之间设有发光控制电路150，所述发光控制电路150用于控制所述第一发光控制线段141和第二发光控制线段142之间的导通和关断；发光控制电路150和第一刷新率调整电路131可以使用相同的控制信号，即第一控制信号和第二控制信号；其中，所述发光控制电路150包括第一发光控制单元151和第二发光控制单元152，所述第一发光控制单元151的输入端连接所述第一发光控制线段141的输出端，输出端连接所述第二发光控制线段142的输入端，控制端连接第一控制信号；所述第二发光控制单元152的输入端连接第二电平信号，输出端连接所述第二发光控制线段142的输入端，控制端连接第二控制信号。
其中，第一发光控制单元151包括第一发光控制开关T1’，第二发光控制单元152包括第二发光控制开关T2’，在本实施例中，对应OLED显示面板200的栅极线120和发光控制线140均进行了分段处理，且分段的位置在同一列区域，即栅极线120分段后的两段的长度与发光控制线140分段后的两段的长度相同，对应显示区域的宽度一致。
在OLED像素驱动电路102中，一个子像素对应的像素驱动电路100通常拥有至少2个TFT器件，其中负责复位以及数据写入的TFT在一帧时间内只需要短暂开启，这类TFT需要的驱动信号称为Scan信号；另一种负责控制发光与否的TFT一帧时间内只需要短暂的关闭，这类TFT需要的驱动信号称为发光控制信号Emit，Emit信号由发光控制线140输出，在OLED显示面板200中，显示面板200的不同分区的频率改变需要Scan信号与Emit信号的频率同时改变；参考图3所示，其中E(1～n)为整个屏体n行像素的某个Emit信号在第一分区210内的信号波形，每个E(n)在一帧时间内较短的时间处于低电位，并逐行后移一个行周期(1/n个帧周期)；E’(1～n)为相应的第二分区220内的n行像素的Emit信号输入波形，其中，DF与DFB为隔帧交替开启的一对相反信号，第二电平信号为一个相对高电压的恒定电压源。
当第一栅线段和第二栅极线段122对应的两个显示区域的刷新率不同，以第一分区210的刷新率为第二分区220的刷新率的2倍为例，比如第一分区210的刷新率是120Hz，第二分区220的刷新率为60Hz；在第一时间段内，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121以控制所述第一栅极线段121连接的薄膜晶体管打开，所述第一刷新率调整电路131断开所述第一栅极线段121和所述第二栅极线段122的连接，并输入第一电平信号至所述第二栅极线段122以控制所述第二栅极线段122连接的薄膜晶体管关闭，发光控制信号在第一分区210内的每个像素发光后会进行短暂的关闭，发光控制信号在第二分区220内的每个像素发光后会进行一帧时间的关闭；在第二时间段内，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121以控制所述第一栅极线段121连接的薄膜晶体管打开，所述第一刷新率调整电路131导通所述第一栅极线段121和所述第二栅极线段122的连接，并输入栅极驱动信号至所述第二栅极线段122以控制所述第二栅极线段122连接的薄膜晶体管打开；使得第一栅极线段121的区域实现120Hz刷新率的显示，第二栅极线段122的区域实现60Hz刷新率的显示。
如图6和图7所示，作为本申请的第四实施例，是对上述第一实施例进一步的细化和完善，所述驱动电路100还包括电平信号控制电路160，所述电平信号控制电路160包括第一驱动开关Ta和第二驱动开关Tb；所述第一刷新率调整电路131包括第一控制开关T1和第二控制开关T2；所述驱动电路100包括OLED像素驱动电路102，所述OLED像素驱动电路102还包括多条级联设置的发光控制线140，所述发光控制线140与所述栅极线120平行且一一对应设置；所述发光控制线140包括第一发光控制线段141和第二发光控制线段142，所述第一发光控制线段141和所述第二发光控制线段142之间设有第一发光控制开关T1’和第二发光控制开关T2’；所述第一控制开关T1的输入端连接所述第一栅极线段121的输出端，输出端连接所述第二栅极线段122的输入端，控制端连接第一控制信号；所述第二控制开关T2的输入端连接第一电平信号，输出端连接所述第二栅极线段122的输入端，控制端连接第一驱动开关Ta的输出端；所述第一发光控制开关T1’的输入端连接所述第一发光控制线段141的输出端，输出端连接所述第二发光控制线段142的输入端，控制端连接第一控制信号；所述第二发光控制开关T2’的输入端连接第二电平信号，输出端连接所述第二发光控制线段142的输入端，控制端连接第一驱动开关Ta的输出端；其中，第一驱动开关Ta是三端TFT器件，第二驱动开关Tb是一种四端TFT器件，相比第一驱动开关Ta的三端器件增加了底栅，底栅电压可以调节TFT的阈值电压。
进一步的，所述第一驱动开关Ta的控制端连接第一控制信号，输入端连接第一电平信号，输出端连接所述第二控制开关T2和所述第二发光控制开关T2’的控制端，以及第二驱动开关Tb的第一控制端；所述第二驱动开关Tb的输入端连接第二电平信号和第二控制端，输出端连接第一控制端；所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；通过对OLED显示面板200的栅极线120和发光控制线140均进行了分段处理，且分段的位置在同一列区域，即栅极线120分段后的两段的长度与发光控制线140分段后的两段的长度相同，对应显示区域的宽度一致；在分区固定的情况下，可以通过调整DF信号的占空比，可以调节第二分区220的输入波形，以实现第二分区220的刷新率调节，使得第二分区220的刷新率为第一分区210的刷新率的1/n(n为正整数)，如图7所示。
本实施例可以取消从外部驱动直接输入DFB信号，通过DF信号与VGH/VGL自动产生与DF相反的DFB信号。具体的，在第一阶段：DF为高电压时(比如15V)，此时Ta打开，VGL电压(比如-7V)写入DFB节点；在写入低电压的瞬间，由于Tb底栅由VGH控制，电位较高(比如15V)，因此Tb保持开启，VGH&VGL同时输出到DFB节点。通过TFT器件尺寸的设计，比如(Ta Width)＞10*(Tb Width)，因此DFB节点逐渐被VGL写入到低电位；在第二阶段：DF转为低电压时(比如电压为-7V)，VGL为低电压(比如-7V)，此时Ta关闭，因此VGH通过Tb向DFB持续输出的高压(15V)。
如图8和图9所示，作为本申请的第五实施例，是对上述任一实施例的进一步的拓展，所述每行栅极线120还包括第三栅极线段123，即一条栅极线120分成三段，其中，所述驱动电路100还包括第二刷新率调整电路132，所述第二刷新率调整电路132设置在所述第二栅极线段122与所述第三栅极线段123之间；所述第二刷新率调整电路132用于控制所述第二栅极线段122和所述第三栅极线段123之间的导通和关断；所述多个栅极驱动单元110划分为第一栅极驱动单元组111和第二栅极驱动单元组112，所述第一栅极驱动单元组111和第二栅极驱动单元组112分别设置在栅极线120的两端，所述第一栅极驱动单元组111与所述第一栅极线段121的输入端连接，所述第二栅极驱动单元组112与第三栅极线段123的输入端连接。
本实施例可以将显示面板200的显示区分成三个区域，即将每行栅极线120划分成三段，第一栅极线段121对应第一分区210，第二栅极线段122对应第二分区220，第三栅极线段123对应第三分区230，相邻两端之间均设置有刷新率调整电路130来控制相邻两段栅极线120之间的连通，通常为了避免在大尺寸情况下，栅极线120过长导致远离栅极驱动电路101的区域接收的信号变形或者电压变小导致亮度减少，将栅极驱动单元110分别设置在显示面板200的两侧；第一刷新率调整电路131和第二刷新率调整电路132结合控制三个区域的刷新率，若第一分区210和第三分区230的刷新率相同，在第一时间段内或者说第一帧时间内，第一分区210和第三分区230同时接收栅极驱动信号，两个刷新率调整电路130分别断开第一栅极线段121和第二栅极线段122，以及第二栅极线段122和第三栅极线段123之间的连接，在第二时间段内或者说第二帧时间内，第一分区210、第二分区220和第三分区230同时接收栅极驱动信号，保持第一栅极线段121和第二栅极线段122，以及第二栅极线段122和第三栅极线段123之间的其中一个刷新率调整电路130导通即可；另外，若第一刷新率为120Hz，第二刷新率为60Hz，第三刷新率为30Hz，则可以在第一时间段内，两个刷新率调整电路130都是关闭，且第二栅极驱动单元组112不输入栅极驱动信号至第三栅极线段123中，也就是只有第一分区210显示，第二时间段，第一刷新率调整电路131导通，第二刷新率调整电路132保持关闭，第一分区210和第二分区220显示，第三分区230不显示，第三时间段，第一刷新率调整电路131和第二刷新率调整电路132均导通，第一分区210、第二分区220和第三分区230均显示，且第三分区230内的栅极线120段接收第二栅极驱动单元组112的驱动信号。
进一步的，第一刷新率调整电路和第二刷新率调整电路的第一控制信号和第二控制信号的波形可以相同，也可以不同，假设第一刷新率调整电路的第一控制信号为DF1，第二控制信号为DFB1，第二刷新率调整电路的第一控制信号为DF2，第二控制信号为DFB2，当三个区域显示相同刷新率时，DF1和DF2的波形相同，DFB1和DFB2的波形也相同，当中间区域的和两边区域的刷新率不同时，DF1和DF2的波形不同，DFB1和DFB2的波形也不同；假设在中间区域为60Hz，两边区域为120Hz，DF1高电平的时候，DF2为低电平，或者DF1低电平的时候，DF2为高电平。
需要特别说明的是，第二分区220可以以120Hz显示，第一分区210和第三分区230可以以60Hz显示，具体的，所述驱动电路100包括帧起始信号生成模块170，所述帧起始信号生成模块170分别连接所述第一栅极驱动单元组111和第二栅极驱动单元组112；当所述第二栅极线段122对应的区域的刷新率为2N，第一栅极线段121和第三栅极线段123对应的区域的刷新率为N时，所述帧起始信号生成模块170分别生成第一帧起始信号和第二帧起始信号输出至第一栅极单元组的奇数行栅极驱动单元110和偶数行栅极驱动单元110以使得第一栅极驱动单元组111生成对应的栅极驱动信号，生成第三帧起始信号和第四帧起始信号输出至第二栅极驱动单元组112的偶数行栅极驱动单元110和奇数行栅极驱动单元110以使得第二栅极驱动单元组112生成对应的驱动信号；其中，所述第一栅极驱动单元组111生成的栅极驱动信号输入至第一栅极线段121和第二栅极线段122，所述第二栅极驱动单元组112生成的栅极驱动信号输入至第三栅极线段123和第二栅极线段122。
在第一分区210显示的时候可以给第二分区220驱动信号，第三分区230显示的时候也给第二分区220驱动信号，且第一分区210和第三分区230的驱动信号可以实现交叉相错，也就是说第一分区210的第一行显示的时候，第二分区220的第一行同步显示，第一分区210的第一行显示结束后，第三分区230的第二行开始显示，同时第二分区220的第二行也同步显示，相当于在四帧时间内，第一分区210两帧显示，两帧不显示，第三分区230也是两帧显示，两帧不显示，第一分区210不显示的两帧时间是第三分区230在显示，第三分区230不显示的两帧时间内，是第一分区210在显示，而第二分区220在四帧内均在显示，故可以做到中间区域的刷新率为两边区域的刷新率的两倍。
如图10所示，作为本申请的第六实施例，是对上述任一实施例的进一步的拓展，所述每行栅极线120还包括第三栅极线段123，所述驱动电路100还包括第二刷新率调整电路132，所述第二刷新率调整电路132设置在所述第二栅极线段122与所述第三栅极线段123之间；所述第二刷新率调整电路132用于控制所述第二栅极线段122和所述第三栅极线段123之间的导通和关断；其中，所述多个栅极驱动单元110划分为第一栅极驱动单元组111、第二栅极驱动单元组112和第三栅极驱动单元组113，所述第一栅极驱动单元组111和第二栅极驱动单元组112分别设置在栅极线120的两端，所述第一栅极驱动单元组111与所述第一栅极线段121的输入端连接，所述第二栅极驱动单元组112与第三栅极线段123的输入端连接，所述第三栅极驱动单元组113通过走线连接至所述第二栅极线段122的输入段。
本实例中，将栅极驱动单元110分成了三组，每一组对应控制一个分区，但是第一栅极驱动单元组111可以结合第一刷新率调整电路131控制第一分区210和第二分区220两个分区，当第二分区220想要实现刷新率高于两侧的分区的刷新率时，可以通过第二栅极驱动单元组112单独输入驱动信号进行控制。
如图11所示，作为本申请的第七实施例，是对上述第一实施例的进一步的拓展，所述第一刷新率调整电路131包括第一控制单元133和第二控制单元134，与上述第二实施例不同的，所述第一控制单元133的输出端连接所述第一栅极线段121的输出端，输入端连接所述第二栅极线段122的输入端以及栅极驱动单元110的输出端接收栅极驱动信号，控制端连接第一控制信号；所述第二控制单元134的输入端连接第一电平信号，输出端连接所述第一栅极线段121的输入端，控制端连接第二控制信号；其中，所述第一电平信号为低电平信号，所述第一控制信号和所述第二控制信号为隔帧交替开启的一对相反信号。
本实例通过将栅极驱动信号先输入至第二分区220内，通过再通过刷新率调整电路130输出至第一分区210或第三分区230，进而使得中间分区的刷新率大于两边分区的刷新率，当然也可以继续沿用原来分区刷新率改变方式，即先给栅极驱动信号给两边分区的栅极线120段，实现两边刷新率向中间递减的刷新率改变模式，两种方式可以结合使用，既可以实现刷新率由中间向两边递减，也可以实现刷新率由两边向中间区域递减，还可以实现由刷新率由左侧向右侧依次递减等多种调节模式，提高分区刷新率改变的自由度。
如图12所示，作为本申请的第八实施例，还公开了一种驱动方法，用于驱动如上任一实施例所述的驱动电路100，所述驱动方法包括步骤：
S1：在下一帧画面显示前，生成栅极驱动信号和数据信号；
S2：接收下一帧的第一栅极线段和第二栅极线段对应的显示区域的刷新率数据；
S3：当第一栅极线段和第二栅极线段对应的显示区域的刷新率不同时，控制所述第一刷新率调整电路进行关断，所述栅极驱动信号输出至第一栅极线段连接的薄膜晶体管并进行打开；当第一栅极线段和第二栅极线段对应的显示区域的刷新率相同时，控制所述第一刷新率调整电路131进行导通，所述栅极驱动信号输出至第一栅极线段121和第二栅极线段122连接的薄膜晶体管并进行打开。
参考图2和图12所示，在本实施例中，主要通过控制所述第一刷新率调整电路131进行关断和打开来实现分区刷新率的调整；一般的，若当前帧，第一栅线段和第二栅极线段122对应的区域的刷新率均为120Hz，如果将第一栅线段和第二栅极线段122对应的区域的刷新率调整成不同大小，那么在第一时间段内，所述第一刷新率调整电路131断开所述第一栅极线段121和所述第二栅极线段122的连接，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121以控制所述第一栅极线段121连接的薄膜晶体管打开，同时输入第一电平信号至所述第二栅极线段122以控制所述第二栅极线段122连接的薄膜晶体管关闭，以清除第二栅极线段122对应的像素的残留电压；在第二时间段内，所述栅极驱动单元110输出栅极驱动信号至所述第一栅极线段121以控制所述第一栅极线段121连接的薄膜晶体管打开，所述第一刷新率调整电路131导通所述第一栅极线段121和所述第二栅极线段122的连接，并输入栅极驱动信号至所述第二栅极线段122以控制所述第二栅极线段122连接的薄膜晶体管打开；使得第一栅极线段121的区域实现第一刷新率的显示，第二栅极线段122的区域实现第二刷新率的显示，其中第一刷新率是第二刷新率的n倍，通过第一时间段和第二时间段的间隔时间设定来确定第一刷新率和第二刷新率的倍数关系；若第一栅线段和第二栅极线段122对应的区域的刷新率相同，则第一刷新率调整电路131在第一时间段和第二时间段内均保持导通，第一时间段和第二时间段为连续的时间段，即第一时间段的结束时刻，为第二时间段的起始时刻。
如图13所示，作为本申请的第八实施例，本申请还公开了一种显示装置300，所述显示装置300包括如上任一实施例所述的驱动电路100和显示面板200，所述驱动电路100用于驱动所述显示面板200，所述驱动电路100中包括栅极驱动电路101，栅极驱动电路包括多个栅极驱动单元110，栅极驱动单元110接收时序控制芯片180的帧起始信号生成模块170生成的帧起始信号和时钟信号生成栅极驱动信号以输出至被分段的栅极线段中，结合刷新率调整电路的控制电路来实现分区刷新率的改变；在不增加额外的栅极驱动电路的基础上，采用降频模块，即刷新率调整电路实现横向大于等于3个分区的刷新分区设计，降低功耗的同时，不会增加额外的产品边框。
需要说明的是，本方案中涉及到的各步骤的限定，在不影响具体方案实施的前提下，并不认定为对步骤先后顺序做出限定，即写在前面的步骤可以是在先执行的，也可以是在后执行的，甚至也可以是同时执行的，只要能实施本方案，都应当视为属于本申请的保护范围。本申请的发明构思可以形成非常多的实施例，但是申请文件的篇幅有限，无法一一列出，因而，在不相冲突的前提下，以上描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例，各实施例或技术特征组合之后，将会增强原有的技术效果。
以上内容是结合具体的可选实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本申请的保护范围。

Claims (20)

  1. 一种驱动电路，其中，所述驱动电路包括多行栅极线以及与多个栅极驱动单元，所述每行栅极线的输入端连接对应的一个所述栅极驱动单元的输出端，接收栅极驱动信号，以控制所述栅极线连接的薄膜晶体管的打开或关闭；
    其中，所述每行栅极线至少包括第一栅极线段和第二栅极线段，所述第一栅极线段与所述第二栅极线段之间设有第一刷新率调整电路；所述第一刷新率调整电路用于控制所述第一栅极线段和所述第二栅极线段之间的导通和关断。
  2. 如权利要求1所述的驱动电路，其中，所述第一刷新率调整电路包括第一控制单元和第二控制单元，所述栅极驱动单元输出栅极驱动信号至所述第一栅极线段的输入端，所述第一控制单元的输入端连接所述第一栅极线段的输出端，输出端连接所述第二栅极线段的输入端，控制端连接第一控制信号；所述第二控制单元的输入端连接第一电平信号，输出端连接所述第二栅极线段的输入端，控制端连接第二控制信号；
    其中，所述第一电平信号为低电平信号，所述第一控制信号和所述第二控制信号为至少隔一帧交替开启的一对相反信号。
  3. 如权利要求2所述的驱动电路，其中，所述驱动电路包括OLED像素驱动电路，所述OLED像素驱动电路还包括多条级联设置的发光控制线，所述发光控制线与所述栅极线平行且一一对应设置，所述发光控制线包括第一发光控制线段和第二发光控制线段，所述第一发光控制线段和所述第二发光控制线段之间设有发光控制电路，所述发光控制电路用于控制所述第一发光控制线段和第二发光控制线段之间的导通和关断；
    其中，所述发光控制电路包括第一发光控制单元和第二发光控制单元，所述第一发光控制单元的输入端连接所述第一发光控制线段的输出端，输出端连接所述第二发光控制线段的输入端，控制端连接第一控制信号；所述第二发光控制单元的输入端连接第二电平信号，输出端连接所述第二发光控制线段的输入端，控制端连接第二控制信号。
  4. 如权利要求1所述的驱动电路，其中，所述驱动电路还包括电平信号控制电路，所述电平信号控制电路包括第一驱动开关和第二驱动开关；
    所述第一刷新率调整电路包括第一控制开关和第二控制开关；
    所述驱动电路包括OLED像素驱动电路，所述OLED像素驱动电路还包括多条级联设置的发光控制线，所述发光控制线与所述栅极线平行且一一对应设置，所述发光控制线包括第一发光控制线段和第二发光控制线段，所述第一发光控制线段和所述第二发光控制线段之间设有第一发光控制开关和第二发光控制开关；
    所述第一控制开关的输入端连接所述第一栅极线段的输出端，输出端连接所述第二栅极线段的输入端，控制端连接第一控制信号；所述第二控制开关的输入端连接第一电平信号，输出端连接所述第二栅极线段的输入端，控制端连接第一驱动开关的输出端；
    所述第一发光控制开关的输入端连接所述第一发光控制线段的输出端，输出端连接所述第二发光控制线段的输入端，控制端连接第一控制信号；所述第二发光控制开关的输入端连接第二电平信号，输出端连接所述第二发光控制线段的输入端，控制端连接第一驱动开关的输出端；
    所述第一驱动开关的控制端连接第一控制信号，输入端连接第一电平信号，输出端连接所述第二控制开关和所述第二发光控制开关的控制端，以及第二驱动开关的第一控制端；
    所述第二驱动开关的输入端连接第二电平信号和第二控制端，输出端连接第一控制端；
    其中，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。
  5. 如权利要求2所述的驱动电路，其中，所述每行栅极线还包括第三栅极线段，所述驱动电路还包括第二刷新率调整电路，所述第二刷新率调整电路设置在所述第二栅极线段与所述第三栅极线段之间；所述第二刷新率调整电路用于控制所述第二栅极线段和所述第三栅极线段之间的导通和关断；
    其中，所述多个栅极驱动单元划分为第一栅极驱动单元组和第二栅极驱动单元组，所述第一栅极驱动单元组和第二栅极驱动单元组分别设置在栅极线的两端，所述第一栅极驱动单元组与所述第一栅极线段的输入端连接，所述第二栅极驱动单元组与第三栅极线段的输入端连接。
  6. 如权利要求5所述的驱动电路，其中，所述驱动电路包括帧起始信号生成模块，所述帧起始信号生成模块分别连接所述第一栅极驱动单元组和第二栅极驱动单元组；
    当所述第二栅极线段对应的区域的刷新率为2N，第一栅极线段和第三栅极线段对应的区域的刷新率为N时，所述帧起始信号生成模块分别生成第一帧起始信号和第二帧起始信号输出至第一栅极单元组的奇数行栅极驱动单元和偶数行栅极驱动单元以使得第一栅极驱动单元组生成对应的栅极驱动信号，生成第三帧起始信号和第四帧起始信号输出至第二栅极驱动单元组的偶数行栅极驱动单元和奇数行栅极驱动单元以使得第二栅极驱动单元组生成对应的驱动信号；
    其中，所述第一栅极驱动单元组生成的栅极驱动信号输入至第一栅极线段和第二栅极线段，所述第二栅极驱动单元组生成的栅极驱动信号输入至第三栅极线段和第二栅极线段。
  7. 如权利要求1所述的驱动电路，其中，所述每行栅极线还包括第三栅极线段，所述驱动电路还包括第二刷新率调整电路，所述第二刷新率调整电路设置在所述第二栅极线段与所述第三栅极线段之间；所述第二刷新率调整电路用于控制所述第二栅极线段和所述第三栅极线段之间的导通和关断；
    其中，所述多个栅极驱动单元划分为第一栅极驱动单元组、第二栅极驱动单元组和第三栅极驱动单元组，所述第一栅极驱动单元组和第二栅极驱动单元组分别设置在栅极线的两端，所述第一栅极驱动单元组与所述第一栅极线段的输入端连接，所述第二栅极驱动单元组与第三栅极线段的输入端连接，所述第三栅极驱动单元组通过走线连接至所述第二栅极线段的输入段。
  8. 如权利要求1所述的驱动电路，其中，所述第一刷新率调整电路包括第一控制单元和第二控制单元，所述第一控制单元的输出端连接所述第一栅极线段的输出端，输入端连接所述第二栅极线段的输入端以及栅极驱动单元的输出端接收栅极驱动信号，控制端连接第一控制信号；所述第二控制单元的输入端连接第一电平信号，输出端连接所述第一栅极线段的输入端，控制端连接第二控制信号；
    其中，所述第一电平信号为低电平信号，所述第一控制信号和所述第二控制信号为隔帧交替开启的一对相反信号。
  9. 如权利要求1所述的驱动电路，其中，所述栅极线根据分区的数量分成多段，不同分区的刷新率不同。
  10. 如权利要求2所述的驱动电路，其中，所述第一栅极线段对应第一分区，所述第二栅极线段对应第二分区；所述第一控制单元包括第一控制开关，所述第二控制单元包括第二控制开关，每行栅极线中的第一栅极线段和第二栅极线段之间均设有第一控制开关和第二控制开关，每一行的栅极驱动信号在第一分区的末尾经过各自的第一控制开关输入至第二分区中。
  11. 如权利要求3所述的驱动电路，其中，所述栅极线和发光控制线均进行分段处理，且分段的位置在同一列区域；其中，所述栅极线分段后的两段的长度与发光控制线分段后的两段的长度相同，对应显示区域的宽度一致。
  12. 如权利要求5所述的驱动电路，其中，所述第一栅极线段对应第一分区，所述第二栅极线段对应第二分区，所述第三栅极线段对应第三分区，相邻两段栅极线之间均设置有刷新率调整电路来控制相邻两段栅极线之间的连通；所述第一栅极驱动单元和所述第二栅极驱动单元分别设置在显示面板的两侧。
  13. 一种驱动方法，用于驱动电路，其中，所述驱动电路包括多行栅极线以及与多个栅极驱动单元，所述每行栅极线的输入端连接对应的一个所述栅极驱动单元的输出端，接收栅极驱动信号，以控制所述栅极线连接的薄膜晶体管的打开或关闭；
    其中，所述每行栅极线至少包括第一栅极线段和第二栅极线段，所述第一栅极线段与所述第二栅极线段之间设有第一刷新率调整电路；所述第一刷新率调整电路用于控制所述第一栅极线段和所述第二栅极线段之间的导通和关断；
    所述驱动方法包括步骤：
    在下一帧画面显示前，生成栅极驱动信号和数据信号；
    接收下一帧的第一栅极线段和第二栅极线段对应的显示区域的刷新率数据；以及
    当第一栅极线段和第二栅极线段对应的显示区域的刷新率不同时，控制所述第一刷新率调整电路进行关断，所述栅极驱动信号输出至第一栅极线段连接的薄膜晶体管并进行打开；当第一栅极线段和第二栅极线段对应的显示区域的刷新率相同时，控制所述第一刷新率调整电路进行导通，所述栅极驱动信号输出至第一栅极线段和第二栅极线段连接的薄膜晶体管并进行打开。
  14. 如权利要求13所述的驱动方法，其中，所述第一刷新率调整电路包括第一控制单元和第二控制单元，所述栅极驱动单元输出栅极驱动信号至所述第一栅极线段的输入端，所述第一控制单元的输入端连接所述第一栅极线段的输出端，输出端连接所述第二栅极线段的输入端，控制端连接第一控制信号；所述第二控制单元的输入端连接第一电平信号，输出端连接所述第二栅极线段的输入端，控制端连接第二控制信号；
    其中，所述第一电平信号为低电平信号，所述第一控制信号和所述第二控制信号为至少隔一帧交替开启的一对相反信号；
    所述当第一栅极线段和第二栅极线段对应的显示区域的刷新率不同时，控制所述第一刷新率调整电路进行关断，所述栅极驱动信号输出至第一栅极线段连接的薄膜晶体管并进行打开；当第一栅极线段和第二栅极线段对应的显示区域的刷新率相同时，控制所述第一刷新率调整电路进行导通，所述栅极驱动信号输出至第一栅极线段和第二栅极线段连接的薄膜晶体管并进行打开的步骤包括：
    若第一栅线段和第二栅极线段对应的区域的刷新率不同，在第一时间段内，所述栅极驱动单元输出栅极驱动信号至所述第一栅极线段以控制所述第一栅极线段连接的薄膜晶体管打开，所述第一刷新率调整电路断开所述第一栅极线段和所述第二栅极线段的连接，并输入第一电平信号至所述第二栅极线段以控制所述第二栅极线段连接的薄膜晶体管关闭；在第二时间段内，所述栅极驱动单元输出栅极驱动信号至所述第一栅极线段以控制所述第一栅极线段连接的薄膜晶体管打开，所述第一刷新率调整电路导通所述第一栅极线段和所述第二栅极线段的连接，并输入栅极驱动信号至所述第二栅极线段以控制所述第二栅极线段连接的薄膜晶体管打开；使得第一栅极线段的区域实现第一刷新率的显示，所述第二栅极线段的区域实现第二刷新率的显示；
    若第一栅线段和第二栅极线段对应的区域的刷新率相同，则第一刷新率调整电路在第一时间段和第二时间段内均保持导通。
  15. 如权利要求13所述的驱动方法，其中，所述每行栅极线还包括第三栅极线段，所述驱动电路还包括第二刷新率调整电路，所述第二刷新率调整电路设置在所述第二栅极线段与所述第三栅极线段之间；所述第二刷新率调整电路用于控制所述第二栅极线段和所述第三栅极线段之间的导通和关断；
    其中，所述多个栅极驱动单元划分为第一栅极驱动单元组和第二栅极驱动单元组，所述第一栅极驱动单元组和第二栅极驱动单元组分别设置在栅极线的两端，所述第一栅极驱动单元组与所述第一栅极线段的输入端连接，所述第二栅极驱动单元组与第三栅极线段的输入端连接；所述第一栅极线段对应第一分区，所述第二栅极线段对应第二分区，所述第三栅极线段对应第三分区；
    所述当第一栅极线段和第二栅极线段对应的显示区域的刷新率不同时，控制所述第一刷新率调整电路进行关断，所述栅极驱动信号输出至第一栅极线段连接的薄膜晶体管并进行打开；当第一栅极线段和第二栅极线段对应的显示区域的刷新率相同时，控制所述第一刷新率调整电路进行导通，所述栅极驱动信号输出至第一栅极线段和第二栅极线段连接的薄膜晶体管并进行打开的步骤包括：
    若第一分区和第三分区的刷新率相同，第一分区和第二分区的刷新率不同，在第一时间段内或者说第一帧时间内，第一分区和第三分区同时接收栅极驱动信号，两个刷新率调整电路分别断开第一栅极线段和第二栅极线段，以及第二栅极线段和第三栅极线段之间的连接，在第二时间段内或者说第二帧时间内，第一分区、第二分区和第三分区同时接收栅极驱动信号，保持第一栅极线段和第二栅极线段，以及第二栅极线段和第三栅极线段之间的其中一个刷新率调整电路导通；
    若第一分区、第二分区和第三分区的刷新率不同，在第一时间段内，两个刷新率调整电路关闭，且第二栅极驱动单元组不输入栅极驱动信号至第三栅极线段中，第一分区显示；第二时间段，第一刷新率调整电路导通，第二刷新率调整电路保持关闭，第一分区和第二分区显示，第三分区不显示，第三时间段，第一刷新率调整电路和第二刷新率调整电路均导通，第一分区、第二分区和第三分区均显示，且第三分区内的栅极线段接收第二栅极驱动单元组的驱动信号。
  16. 如权利要求14所述的驱动方法，其中，所述驱动电路还包括电平信号控制电路，所述电平信号控制电路包括第一驱动开关和第二驱动开关；
    所述第一刷新率调整电路包括第一控制开关和第二控制开关；
    所述驱动电路包括OLED像素驱动电路，所述OLED像素驱动电路还包括多条级联设置的发光控制线，所述发光控制线与所述栅极线平行且一一对应设置，所述发光控制线包括第一发光控制线段和第二发光控制线段，所述第一发光控制线段和所述第二发光控制线段之间设有第一发光控制开关和第二发光控制开关；
    所述第一控制开关的输入端连接所述第一栅极线段的输出端，输出端连接所述第二栅极线段的输入端，控制端连接第一控制信号；所述第二控制开关的输入端连接第一电平信号，输出端连接所述第二栅极线段的输入端，控制端连接第一驱动开关的输出端；
    所述第一发光控制开关的输入端连接所述第一发光控制线段的输出端，输出端连接所述第二发光控制线段的输入端，控制端连接第一控制信号；所述第二发光控制开关的输入端连接第二电平信号，输出端连接所述第二发光控制线段的输入端，控制端连接第一驱动开关的输出端；
    所述第一驱动开关的控制端连接第一控制信号，输入端连接第一电平信号，输出端连接所述第二控制开关和所述第二发光控制开关的控制端，以及第二驱动开关的第一控制端；
    所述第二驱动开关的输入端连接第二电平信号和第二控制端，输出端连接第一控制端；
    其中，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号；
    所述当第一栅极线段和第二栅极线段对应的显示区域的刷新率不同时，控制所述第一刷新率调整电路进行关断，所述栅极驱动信号输出至第一栅极线段连接的薄膜晶体管并进行打开；当第一栅极线段和第二栅极线段对应的显示区域的刷新率相同时，控制所述第一刷新率调整电路进行导通，所述栅极驱动信号输出至第一栅极线段和第二栅极线段连接的薄膜晶体管并进行打开的步骤包括：
    若第一栅线段和第二栅极线段对应的区域的刷新率不同，在第一时间段内，所述栅极驱动单元输出栅极驱动信号至所述第一栅极线段以控制所述第一栅极线段连接的第一控制开关打开，所述第一刷新率调整电路断开所述第一栅极线段和所述第二栅极线段的连接，并输入第一电平信号至所述第二栅极线段以控制所述第二栅极线段连接的第二控制开关关闭；在第二时间段内，所述栅极驱动单元输出栅极驱动信号至所述第一栅极线段以控制所述第一栅极线段连接的第一控制开关打开，所述第一刷新率调整电路导通所述第一栅极线段和所述第二栅极线段的连接，并输入栅极驱动信号至所述第二栅极线段以控制所述第二栅极线段连接的第二控制开关打开；使得第一栅极线段的区域实现第一刷新率的显示，所述第二栅极线段的区域实现第二刷新率的显示；
    若第一栅线段和第二栅极线段对应的区域的刷新率相同，则第一刷新率调整电路在第一时间段和第二时间段内均保持导通。
  17. 如权利要求14所述的驱动方法，其中，所述第一刷新率是第二刷新率的n倍，通过第一时间段和第二时间段的间隔时间设定来确定第一刷新率和第二刷新率的倍数关系，第一时间段和第二时间段为连续的时间段，即第一时间段的结束时刻，为第二时间段的起始时刻。
  18. 一种显示装置，其中，所述显示装置包括驱动电路和显示面板，所述驱动电路用于驱动所述显示面板，所述驱动电路包括多行栅极线以及与多个栅极驱动单元，所述每行栅极线的输入端连接对应的一个所述栅极驱动单元的输出端，接收栅极驱动信号，以控制所述栅极线连接的薄膜晶体管的打开或关闭；
    其中，所述每行栅极线至少包括第一栅极线段和第二栅极线段，所述第一栅极线段与所述第二栅极线段之间设有第一刷新率调整电路；所述第一刷新率调整电路用于控制所述第一栅极线段和所述第二栅极线段之间的导通和关断。
  19. 如权利要求18所述的显示装置，其中，所述驱动电路还包括电平信号控制电路，所述电平信号控制电路包括第一驱动开关和第二驱动开关；
    所述第一刷新率调整电路包括第一控制开关和第二控制开关；
    所述驱动电路包括OLED像素驱动电路，所述OLED像素驱动电路还包括多条级联设置的发光控制线，所述发光控制线与所述栅极线平行且一一对应设置，所述发光控制线包括第一发光控制线段和第二发光控制线段，所述第一发光控制线段和所述第二发光控制线段之间设有第一发光控制开关和第二发光控制开关；
    所述第一控制开关的输入端连接所述第一栅极线段的输出端，输出端连接所述第二栅极线段的输入端，控制端连接第一控制信号；所述第二控制开关的输入端连接第一电平信号，输出端连接所述第二栅极线段的输入端，控制端连接第一驱动开关的输出端；
    所述第一发光控制开关的输入端连接所述第一发光控制线段的输出端，输出端连接所述第二发光控制线段的输入端，控制端连接第一控制信号；所述第二发光控制开关的输入端连接第二电平信号，输出端连接所述第二发光控制线段的输入端，控制端连接第一驱动开关的输出端；
    所述第一驱动开关的控制端连接第一控制信号，输入端连接第一电平信号，输出端连接所述第二控制开关和所述第二发光控制开关的控制端，以及第二驱动开关的第一控制端；
    所述第二驱动开关的输入端连接第二电平信号和第二控制端，输出端连接第一控制端；
    其中，所述第一电平信号为低电平信号，所述第二电平信号为高电平信号。
  20. 如权利要求19所述的显示装置，其中，所述每行栅极线还包括第三栅极线段，所述驱动电路还包括第二刷新率调整电路，所述第二刷新率调整电路设置在所述第二栅极线段与所述第三栅极线段之间；所述第二刷新率调整电路用于控制所述第二栅极线段和所述第三栅极线段之间的导通和关断；
    其中，所述多个栅极驱动单元划分为第一栅极驱动单元组和第二栅极驱动单元组，所述第一栅极驱动单元组和第二栅极驱动单元组分别设置在栅极线的两端，所述第一栅极驱动单元组与所述第一栅极线段的输入端连接，所述第二栅极驱动单元组与第三栅极线段的输入端连接。
PCT/CN2025/099238 2024-06-12 2025-06-05 驱动电路、驱动方法和显示装置 Pending WO2025256449A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202410752580.3 2024-06-12
CN202410752580.3A CN118335011B (zh) 2024-06-12 2024-06-12 驱动电路、驱动方法和显示装置

Publications (1)

Publication Number Publication Date
WO2025256449A1 true WO2025256449A1 (zh) 2025-12-18

Family

ID=91769610

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2025/099238 Pending WO2025256449A1 (zh) 2024-06-12 2025-06-05 驱动电路、驱动方法和显示装置

Country Status (2)

Country Link
CN (1) CN118335011B (zh)
WO (1) WO2025256449A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN118335011B (zh) * 2024-06-12 2024-09-06 惠科股份有限公司 驱动电路、驱动方法和显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190180713A1 (en) * 2017-06-09 2019-06-13 Beijing Boe Display Technology Co., Ltd. Refresh rate adjustment method and circuit, display device, storage medium
CN114550651A (zh) * 2022-04-27 2022-05-27 惠科股份有限公司 栅极驱动电路、栅极驱动电路的驱动方法和显示面板
CN115798382A (zh) * 2022-11-29 2023-03-14 云谷（固安）科技有限公司 显示驱动电路及其控制方法、显示装置
CN116052597A (zh) * 2023-02-27 2023-05-02 合肥维信诺科技有限公司 显示面板及其驱动方法、显示装置
CN116153226A (zh) * 2023-02-23 2023-05-23 京东方科技集团股份有限公司 显示面板和显示装置
CN116844467A (zh) * 2023-07-28 2023-10-03 惠科股份有限公司 显示装置的驱动方法和显示装置
CN117475816A (zh) * 2023-03-30 2024-01-30 武汉华星光电半导体显示技术有限公司 显示面板
CN118335011A (zh) * 2024-06-12 2024-07-12 惠科股份有限公司 驱动电路、驱动方法和显示装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114783360B (zh) * 2022-04-20 2024-09-03 京东方科技集团股份有限公司 栅极驱动控制方法及其系统、显示驱动系统、显示装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190180713A1 (en) * 2017-06-09 2019-06-13 Beijing Boe Display Technology Co., Ltd. Refresh rate adjustment method and circuit, display device, storage medium
CN114550651A (zh) * 2022-04-27 2022-05-27 惠科股份有限公司 栅极驱动电路、栅极驱动电路的驱动方法和显示面板
CN115798382A (zh) * 2022-11-29 2023-03-14 云谷（固安）科技有限公司 显示驱动电路及其控制方法、显示装置
CN116153226A (zh) * 2023-02-23 2023-05-23 京东方科技集团股份有限公司 显示面板和显示装置
CN116052597A (zh) * 2023-02-27 2023-05-02 合肥维信诺科技有限公司 显示面板及其驱动方法、显示装置
CN117475816A (zh) * 2023-03-30 2024-01-30 武汉华星光电半导体显示技术有限公司 显示面板
CN116844467A (zh) * 2023-07-28 2023-10-03 惠科股份有限公司 显示装置的驱动方法和显示装置
CN118335011A (zh) * 2024-06-12 2024-07-12 惠科股份有限公司 驱动电路、驱动方法和显示装置

Also Published As

Publication number Publication date
CN118335011B (zh) 2024-09-06
CN118335011A (zh) 2024-07-12

Similar Documents

Publication Publication Date Title
US7839374B2 (en) Liquid crystal display device and method of driving the same
US5253091A (en) Liquid crystal display having reduced flicker
US8248357B2 (en) Pixel driving circuit and a display device having the same
JP4196924B2 (ja) 電気光学装置、その駆動方法および電子機器
US20170178558A1 (en) Shift register unit and method for driving the same, gate drive circuit and display device
JP5332485B2 (ja) 電気光学装置
US9035930B2 (en) Display device and driving method thereof
WO2025039568A1 (zh) 显示面板及其控制方法
JP2001215469A (ja) 液晶表示装置
CN100410997C (zh) 液晶显示装置
US20140340297A1 (en) Liquid crystal display device
US20110012932A1 (en) Display device and drive method thereof
CN116682388B (zh) 驱动方法、驱动电路和显示装置
JP2004101855A (ja) 液晶表示装置及びその駆動方法並びに液晶プロジェクタ装置
CN116386558A (zh) 显示装置的驱动方法、驱动电路和显示装置
WO2025256449A1 (zh) 驱动电路、驱动方法和显示装置
KR102015848B1 (ko) 액정표시장치
JP3516722B2 (ja) 液晶駆動回路と液晶表示装置
CN106409252A (zh) 一种阵列基板及其驱动方法、显示面板、显示装置
KR20110070171A (ko) 액정표시장치 및 그 구동방법
JP2011008200A (ja) 液晶表示装置およびその駆動方法
CN101320177A (zh) 液晶显示面板及其黑画面插入方法
WO2015188414A1 (zh) 3d显示的像素插黑方法及使用该方法的电路
JP2010091968A (ja) 走査線駆動回路および電気光学装置
CN203165425U (zh) 电子纸显示装置和显示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 25821161

Country of ref document: EP

Kind code of ref document: A1