WO2025239294A1 - 半導体装置及び光検出装置 - Google Patents

半導体装置及び光検出装置

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WO2025239294A1
WO2025239294A1 PCT/JP2025/017071 JP2025017071W WO2025239294A1 WO 2025239294 A1 WO2025239294 A1 WO 2025239294A1 JP 2025017071 W JP2025017071 W JP 2025017071W WO 2025239294 A1 WO2025239294 A1 WO 2025239294A1
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signal
circuit
substrates
pixel
semiconductor device
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PCT/JP2025/017071
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English (en)
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剛司 長尾
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Sony Semiconductor Solutions Corp
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Definitions

  • This disclosure relates to semiconductor devices and photodetector devices.
  • a technology is known in which a monitoring circuit with the same circuit configuration as the main circuit is installed in addition to the main circuit to detect faults in the main circuit (see Patent Document 1).
  • Patent Document 1 a monitoring circuit is required in addition to the main circuit, which increases the circuit size. Furthermore, multiple faults can occur simultaneously in close proximity, and if a monitoring circuit is provided separately from the main circuit, as in Patent Document 1, there is a risk that multiple faults occurring simultaneously within the limited area of the main circuit will not be detected.
  • Patent Document 2 is designed to detect failures in multiple camera modules, and requires the installation of two or more camera modules. In other words, the technology in Patent Document 2 cannot detect failures in a system that has only one camera module.
  • This disclosure provides a semiconductor device and photodetector that can detect faults with a small circuit scale, without the need for a dedicated circuit for fault detection, and that can take appropriate measures to deal with the fault.
  • a semiconductor device including: a first substrate; a plurality of second substrates disposed on the first substrate at a distance from each other; a comparator that compares output signals of two or more of the second substrates included in the plurality of second substrates,
  • Each of the plurality of second substrates includes: a test signal generation circuit that generates a test signal; a signal selection circuit that selects either the signal output from the first substrate or the test signal; the comparator compares output signals of the two or more second substrates when the signal selection circuit in each of the two or more second substrates selects the test signal;
  • Semiconductor device including: a first substrate; a plurality of second substrates disposed on the first substrate at a distance from each other; a comparator that compares output signals of two or more of the second substrates included in the plurality of second substrates,
  • Each of the plurality of second substrates includes: a test signal generation circuit that generates a test signal; a signal selection circuit that selects either the signal output from the first substrate or the
  • the comparator may output an error signal if the output signals of the two or more second boards do not match.
  • the comparator may compare the output signals of the two or more second boards when the signal selection circuits on each of the two or more second boards select the same test signal.
  • the system may also include multiple comparators that determine whether each of the multiple second substrates is defective.
  • At least one of the plurality of comparators may be arranged on at least one of the plurality of second substrates.
  • Each of the plurality of second substrates may have the comparator.
  • Each of the multiple second substrates may be configured with the same circuit.
  • At least one of the plurality of comparators may be disposed on the first substrate.
  • At least one of the plurality of comparators may compare the output signals of the two second boards.
  • At least one of the multiple comparators may compare output signals from three or more of the second boards.
  • the plurality of second substrates may be arranged at at least two of the four corners of the first substrate.
  • the second substrate may be bonded onto the first substrate using CoW (Chip on Wafer), CoC (Chip on Chip), or WoW (Wafer on Wafer).
  • CoW Chip on Wafer
  • CoC Chip on Chip
  • WoW WoW
  • each of the plurality of second substrates further includes a signal processing circuit that performs predetermined signal processing based on the signal selected by the signal selection circuit;
  • the comparator may compare output signals of the signal processing circuits when the signal selection circuits on the two or more second boards select the same test signal.
  • the second substrate may include the signal processing circuit that processes pixel signals output from the pixel array section.
  • the pixel array unit a plurality of pixels arranged in a first direction and a second direction that intersect with each other; a photoelectric conversion element provided in each of the plurality of pixels, the photoelectric conversion element generating an electric charge according to the amount of incident light; a plurality of first wirings connected to a plurality of first pixel groups arranged in the second direction, the first pixel groups including two or more of the pixels aligned in the first direction; a drive circuit that sequentially drives the plurality of first wirings; and a plurality of second wirings that transmit a plurality of pixel signals output from a plurality of second pixel groups that are arranged in the first direction and that include two or more of the pixels aligned in the second direction.
  • a first substrate having a pixel array portion having a pixel array portion; a plurality of second substrates disposed on the first substrate at a distance from each other; a comparator that compares output signals of two or more of the second substrates included in the plurality of second substrates,
  • Each of the plurality of second substrates includes: a test signal generation circuit that generates a test signal; a signal selection circuit that selects either the signal output from the first substrate or the test signal; a signal processing circuit that performs predetermined signal processing based on the signal selected by the signal selection circuit,
  • the comparator may compare output signals of the two or more second boards when the signal selection circuit in each of the two or more second boards selects the test signal.
  • Light detection device may compare output signals of the two or more second boards when the signal selection circuit in each of the two or more second boards selects the test signal.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device according to a first embodiment of the present disclosure
  • FIG. 10 is a diagram schematically illustrating a state in which a defect occurs in at least one of a pixel row or a pixel column.
  • 5A and 5B are diagrams schematically illustrating the operation of the photodetector according to the first embodiment when some kind of defect occurs during operation.
  • FIG. 3 is a circuit diagram showing an example of the internal configuration of a row selection circuit.
  • FIG. 10 is a diagram showing the logic of a PD signal, an NDB signal, an EN signal, and a row selection signal.
  • FIG. 2 is a circuit diagram showing an example of a circuit configuration of each pixel in a pixel array portion.
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of a column readout circuit.
  • FIG. 2 is a circuit diagram showing an example of the internal configuration of a comparator in a column readout circuit.
  • FIG. 10 is a diagram showing an example in which a defect occurs in one of a plurality of row selection lines extending in the row direction and aligned in the column direction.
  • FIG. 10 is a diagram showing an example in which defects occur in two of a plurality of row selection lines aligned in the row direction.
  • FIG. 10 is a diagram showing an example in which defects occur in two adjacent row selection lines.
  • FIG. 10 is a diagram showing a first example of a countermeasure when defects occur in the third and fourth row selection lines from the top.
  • FIG. 10 is a diagram showing a second example of a countermeasure when defects occur in the third and fourth row selection lines from the top. 10 is a flowchart showing a processing operation when some kind of defect occurs in the photodetector according to the present embodiment.
  • FIG. 10 is a schematic perspective view showing an example in which a main chip and a sub-chip are stacked by the CoW method.
  • FIG. 10 is a schematic plan view showing an example in which defects occur in some of the sub-chips among a plurality of sub-chips on a main chip.
  • FIG. 10 is a diagram showing image data for each color output from four sub-chips stacked at the four corners of a main chip.
  • FIG. 10 is a diagram showing an example in which a selector is provided for each subchip.
  • FIG. 10 is a diagram showing a selector is provided for each subchip.
  • FIG. 3 is a diagram showing the operation of each sub-chip.
  • 20A, 20B, and 20C are block diagrams showing examples in which a column readout circuit, a logic circuit, and an output I/F circuit are arranged on both sides of a pixel array section in the column direction.
  • FIG. 10 is a block diagram showing an example in which a defect occurs in one of the row selection circuits when a row selection circuit and a row selection control circuit are arranged on both sides of a pixel array section in the row direction.
  • FIG. 22 is a diagram for explaining a first example of a countermeasure against the defect of FIG. 21 .
  • 23A, 23B, and 23C are signal waveform diagrams of row selection signals on row selection lines before and after a defect occurs.
  • FIG. 22 is a diagram for explaining a second example of a countermeasure against the defect in FIG. 21 .
  • FIG. 25 is a diagram showing the results of the defect countermeasures in FIG. 24 .
  • 10 is a diagram showing an example in which all odd-numbered row selection lines are set to high impedance and pixel rows connected to even-numbered row selection lines 22 are thinned out and read out.
  • FIG. FIG. 1 is a diagram illustrating a Bayer array.
  • FIG. 2 is a diagram illustrating a pixel arrangement of a monochrome image.
  • FIG. 10 is a block diagram showing a schematic configuration of a semiconductor device according to a second embodiment.
  • FIG. 10 is a block diagram showing a first example of a comparator in a photodetector according to a second embodiment.
  • FIG. 10 is a block diagram showing a second example of a comparator in the photodetector according to the second embodiment.
  • FIG. 10 is a block diagram showing a third example of a comparator in the photodetector according to the second embodiment.
  • FIG. 10 is a block diagram showing a fourth example of a comparator in the photodetector according to the second embodiment.
  • FIG. 1 is a diagram illustrating the occurrence of a soft error.
  • FIG. 10 is a diagram showing an example in which two sub-chips to be compared are arranged close to each other.
  • FIG. 10 is a diagram showing an example in which two sub-chips to be compared are arranged apart from each other.
  • FIG. 1 is a schematic plan view of a semiconductor device used mainly in the control field.
  • FIG. 1 is a schematic plan view of a semiconductor device used mainly in the security field.
  • FIG. 10 is a block diagram showing a schematic configuration of an industrial robot system including a semiconductor device according to a third embodiment.
  • 4 is a flowchart showing the processing operation of the control device 51.
  • FIG. 1 is a block diagram showing an example of a schematic configuration of a vehicle control system.
  • FIG. 4 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • Embodiments of a semiconductor device and a photodetector are described below with reference to the drawings.
  • the following description focuses on the main components of the semiconductor device and the photodetector, but the semiconductor device and the photodetector may have components and functions that are not shown or described.
  • the following description does not exclude components and functions that are not shown or described.
  • FIG. 1 is a block diagram showing a schematic configuration of a semiconductor device 1 according to a first embodiment of the present disclosure.
  • Fig. 1 mainly explains an example in which the semiconductor device 1 according to the first embodiment is applied to a photodetector 2.
  • the photodetector 2 includes a pixel array section 11 and a peripheral circuit section 12.
  • the peripheral circuit section 12 includes, for example, a row selection circuit 13, a timing control circuit 14, a column readout circuit 15, and a logic circuit and output interface (I/F) circuit 16.
  • I/F logic circuit and output interface
  • the pixel array section 11 and the peripheral circuit section 12 may be arranged on the same substrate, or at least a portion of the peripheral circuit section 12 may be arranged on a separate substrate.
  • a first substrate (pixel chip) on which the pixel array section 11, row selection circuit 13, timing control circuit 14, and column readout circuit 15 are arranged may be stacked on a second substrate (circuit chip) on which the logic circuit and output I/F circuit 16 are arranged.
  • the pixel array section 11 has a plurality of pixels 21 arranged in row and column directions, a plurality of row selection lines 22 each extending in the row direction X and arranged in the column direction Y, and a plurality of vertical signal lines VSL each extending in the column direction Y and arranged in the row direction X.
  • the row direction X may be referred to as the first direction
  • the column direction Y may be referred to as the second direction.
  • Each of the multiple pixels 21 has a photoelectric conversion element that generates and accumulates an electric charge corresponding to the amount of incident light, and a pixel circuit that reads out a pixel signal corresponding to the electric charge accumulated by the photoelectric conversion element.
  • the specific circuit configuration of the pixel 21 will be described later. This specification includes cases where the pixel 21 is composed of multiple color pixels, or cases where the pixel 21 is composed of monochrome pixels.
  • the multiple row selection lines 22 transmit row selection signals for reading out signals from the pixels 21.
  • each row selection line 22 is illustrated as a single wire, but as will be described later, the row selection line 22 may be made up of multiple wires.
  • the multiple row selection lines 22 are connected to the row selection circuit 13 and transmit the row selection signal generated by the row selection circuit 13.
  • the row selection circuit 13 is composed of a shift register, an address decoder, etc., and drives each pixel 21 in the pixel array section 11 simultaneously for all pixels or row by row. Together with the timing control circuit 14, the row selection circuit 13 constitutes a drive section that controls the operation of each pixel 21 in the pixel array section 11.
  • the specific configuration of the row selection circuit 13 is not shown, but it generally has two scanning systems: a readout scanning system and a sweep scanning system.
  • the readout scanning system sequentially selects and scans the pixels 21 of the pixel array section 11 row by row in order to read out signals from the pixels 21.
  • the signals read out from the pixels 21 are analog signals.
  • the sweep scanning system performs sweep scanning on the readout rows that are to be read out by the readout scanning system, prior to the readout scanning by the exposure time.
  • the sweep scan performed by this sweep scan system sweeps out unnecessary charges from the photoelectric conversion elements of the pixels 21 in the readout row and resets the photoelectric conversion elements of each pixel 21.
  • electronic shutter operation refers to the operation of discarding the charge in the photoelectric conversion elements and starting a new exposure (starting the accumulation of charge).
  • the signal read out by the readout operation of the readout scanning system corresponds to the amount of light received since the immediately preceding readout operation or electronic shutter operation.
  • the period from the readout timing of the immediately preceding readout operation or the sweep timing of the electronic shutter operation to the readout timing of the current readout operation is the exposure period of pixel 21.
  • the signals output from each pixel 21 in a pixel row selected and scanned by the row selection circuit 13 are input to the column readout circuit 15 through each vertical signal line VSL for each pixel column.
  • the column readout circuit 15 performs predetermined signal processing on the signals output from each pixel 21 in the selected row through the vertical signal line VSL for each pixel column in the pixel array section 11, and temporarily stores the pixel signals after signal processing.
  • the column readout circuit 15 performs specific signal processing such as noise removal processing, such as CDS (Correlated Double Sampling) processing or DDS (Double Data Sampling) processing.
  • CDS processing removes reset noise and pixel-specific fixed pattern noise such as threshold variations in the amplification transistors within the pixel.
  • the column readout circuit 15 also has, for example, an AD (analog-to-digital) conversion function, and converts analog pixel signals into digital signals for output.
  • AD analog-to-digital
  • the logic circuit and output I/F circuit 16 is composed of a shift register, address decoder, etc., and sequentially selects unit circuits corresponding to pixel columns in the column readout circuit 15. Through selective scanning by this logic circuit and output I/F circuit 16, pixel signals that have been signal-processed for each unit circuit in the column readout circuit 15 are output sequentially.
  • the logic circuit and output I/F circuit 16 has at least an arithmetic processing function and performs various signal processing such as arithmetic processing on the pixel signals output from the column readout circuit 15.
  • the pixel signals processed by the logic circuit and output I/F circuit 16 are converted into a predetermined format and output from the logic circuit and output I/F circuit 16 to the outside of the photodetector device 2.
  • the timing control circuit 14 is composed of a timing generator that generates various timing signals, and controls the driving of the row selection circuit 13, column readout circuit 15, logic circuit, and output I/F circuit 16 based on the various timings generated by the timing generator.
  • the timing control circuit 14 may sometimes be simply referred to as the control circuit.
  • the timing control circuit 14 when at least one of the row selection lines 22, the row selection circuit 13, the vertical signal lines VSL, or the column readout circuit 15 contains a defect, the timing control circuit 14 at least either thins out at least one of the row selection lines 22 or the vertical signal lines VSL, or reduces the frame rate at which one frame of image data is output from the pixel array unit 11.
  • the row selection circuit 13 may drive a thinned number of the row selection lines 22 or may reduce the frequency at which the plurality of row selection lines 22 are driven in sequence, under the control of the timing control circuit 14.
  • the column readout circuit 15 may read out pixel signals by thinning out the multiple vertical signal lines VSL under the control of the timing control circuit 14.
  • FIG. 2 is a schematic diagram showing a state in which a defect has occurred in at least one of a pixel row RW connected to an arbitrary row selection line 22 or a pixel column CL connected to an arbitrary vertical signal line VSL.
  • Gray pixel rows RW and pixel columns CL in FIG. 2 indicate defects. Defects can occur in any number and in any location of pixel rows RW or pixel columns CL. Defects can occur for various reasons. For example, a pixel row RW connected to at least one row selection line 22 may become defective due to a defect in the row selection circuit 13.
  • a defect occurs in a pixel row RW due to an open circuit or short circuit in at least some of the row selection lines 22, even though there is no defect in the row selection circuit 13.
  • a pixel column connected to at least one vertical signal line VSL becomes defective due to a defect in the column readout circuit 15.
  • a defect occurs in a pixel column CL due to an open circuit or short circuit in at least some of the vertical signal lines VSL, even though there is no defect in the column readout circuit 15.
  • the row selection circuit 13 sequentially drives multiple row selection lines 22 arranged in the row direction X, and outputs a pulsed row selection signal to each row selection line 22.
  • the row selection circuit 13, for example, incorporates a shift register to generate multiple pulse signals of different phases. Each pulse signal generated by the shift register is output to the corresponding row selection line 22. If the row selection circuit 13 is faulty, the multiple pulse signals of different phases will no longer be output to the multiple row selection lines 22. In this case, the multiple row selection lines 22 may, for example, be fixed at a high level, fixed at a low level, or become high impedance.
  • the signal levels of at least some of the row selection lines 22 will be in a high impedance state. Furthermore, if a defect occurs in at least some of the row selection lines 22, causing a short circuit, the signal levels of at least some of the row selection lines 22 will be the same, making it impossible to output multiple pulse-shaped row selection signals with different phases.
  • the row selection circuit 13 excludes some of the row selection lines, including a defective row selection line, and drives the remaining row selection lines.
  • the row selection circuit 13 thins out and drives the row selection lines at predetermined intervals so that defective row selection lines are thinned out.
  • the row selection circuit 13 can divide the row selection lines into multiple groups and thin out and drive each group, stopping the driving of all row selection lines in the group to which the defective row selection line belongs, and thinning out and driving the row selection lines in the remaining groups.
  • the column readout circuit 15 reads out multiple pixel signals transmitted over multiple vertical signal lines VSL. If the column readout circuit 15 is faulty, it will not be able to read out the multiple pixel signals correctly, and in some cases the multiple pixel signals may be fixed at a high level, a low level, or have high impedance. As will be described later, the column readout circuit 15 has a current source that supplies current to each vertical signal line VSL, and a comparator 24 that compares the pixel signals on each vertical signal line VSL with a reference signal (RAMP signal). There is a risk that at least one of the current source 23 and the comparator 24 may be faulty.
  • RAMP signal reference signal
  • the signal levels of at least some of the vertical signal lines VSL will be in a high impedance state. Furthermore, if a defect occurs in at least some of the vertical signal lines VSL, causing a short circuit, the signal levels of at least some of the vertical signal lines VSL will be the same.
  • a defect in the photodetector device 2 prevents at least some of the row selection lines 22 from transmitting row selection signals normally, or prevents at least some of the vertical signal lines VSL from transmitting pixel signals normally.
  • FIG. 3 is a diagram showing the operation when some kind of defect occurs during operation of the photodetector 2 according to the first embodiment. At times t1 and t2, no defect occurs, and the photodetector 2 outputs exposed image data for each frame. If some kind of defect (abnormality) is detected at time t3, from time t4 onwards, the image data is output with, for example, some pixels thinned out.
  • some kind of defect abnormality
  • Figure 4 is a circuit diagram showing an example of the internal configuration of the row selection circuit 13.
  • Figure 4 shows the circuit configuration on a path connected to one row selection line 22, part of the internal configuration of the row selection circuit 13.
  • the row selection circuit 13 has, for example, a NAND gate G1, an inverter IV1, a NOR gate G2, a PMOS transistor Q1, and an NMOS transistor Q2.
  • the PMOS transistor Q1 and the NMOS transistor Q2 are cascode-connected between the power supply voltage VDD node and the ground voltage VSS node.
  • the NAND gate G1 outputs a NAND signal of the PD signal and the EN signal.
  • the output signal of the NAND gate G1 is input to the gate of the PMOS transistor Q1.
  • the NOR gate G2 outputs a NOR signal of the NDB signal and a signal obtained by inverting the EN signal by the inverter IV1.
  • the output signal of the NOR gate G2 is input to the gate of the NMOS transistor Q2.
  • the drain of PMOS transistor Q1 and the drain of NMOS transistor Q2 are connected to row selection line 22.
  • the row selection line 22 is connected to the gates of the selection transistors of each pixel in the corresponding pixel row.
  • Figure 5 shows the logic of the PD signal, NDB signal, EN signal, and row selection signal DOUT.
  • the row selection signal DOUT becomes high impedance (Hi-Z) regardless of the logic of the PD signal and NDB signal.
  • the EN signal is high, if the PD signal is low and the NDB signal is low, the row selection signal DOUT becomes low; and if the NDB signal is high and the PD signal is high, the row selection signal DOUT becomes high.
  • the logic of the row selection line 22 may no longer change according to the logic shown in Figure 5.
  • Possible causes of the defect include, for example, a short circuit between the input wiring or output wiring of the NAND gate G1 and NOR gate G2, or a break in the input or output wiring of the NAND gate G1 or NOR gate G2.
  • the EN signal is set to low level. This makes it possible to set the row selection signal to high impedance, as shown in Figures 4 and 5. Therefore, no through current flows through the PMOS transistor Q1 and NMOS transistor Q2 in Figure 4, and pulse signals are no longer supplied to the multiple row selection lines 22.
  • FIG. 6 is a circuit diagram showing an example of the circuit configuration of each pixel 21 in the pixel array section 11.
  • the circuit of the pixel 21 shown in FIG. 6 may be referred to as the pixel circuit.
  • the pixel circuit in FIG. 6 has a drain transistor Q3, a first transfer transistor Q4, a second transfer transistor Q5, a reset transistor Q6, a conversion efficiency switching transistor Q7, an amplification transistor Q8, and a selection transistor Q9.
  • An OFG signal is input to the gate of the drain transistor Q3, and therefore is referred to as the OFG transistor Q3 below.
  • a TRX signal is input to the gate of the first transfer transistor Q4, and therefore is referred to as the TRX transistor Q4 below.
  • a TRG signal is input to the gate of the second transfer transistor Q5, and therefore is referred to as the TRG transistor Q5 below.
  • a RST signal is input to the gate of the reset transistor Q6, and therefore is referred to as the RST transistor Q6 below.
  • An FDG signal is input to the gate of the conversion efficiency switching transistor Q7, and therefore is referred to as the FDG transistor Q7 below.
  • the amplification transistor Q8 is referred to as the AMP transistor Q8 below.
  • the SEL signal is input to the gate of the select transistor Q9, so it will be referred to as the SEL transistor Q9 below.
  • the TRX transistor and TRG transistor may be substituted with a single transfer transistor.
  • the FDG transistor may also be omitted.
  • the OFG signal, TRX signal, TRG signal, RST signal, FDG signal, and SEL signal input to each pixel are collectively referred to as row selection signals or pixel drive control signals.
  • the row selection signals (pixel drive control signals) are supplied from the row selection circuit 13 via multiple types of row selection lines 22.
  • the OFG signal, TRX signal, TRG signal, RST signal, FDG signal, and SEL signals that make up the row selection signal are each input to a row selection circuit 13 having a circuit configuration similar to that shown in Figure 4, for example.
  • a defect in the row selection circuit 13 could cause at least one of the OFG signal, TRX signal, TRG signal, RST signal, FDG signal, or SEL signal that make up the row selection signal to be fixed high, fixed low, or become high impedance.
  • the OFG signal goes high when the accumulated charge in the photoelectric conversion element PD is discharged, turning on the OFG transistor Q3. If a defect occurs in the OFG signal that does not achieve the desired signal logic, normal exposure control becomes impossible. Therefore, when there is a defect in the OFG signal, for example, the RST signal and FDG signal are both set to high level to initialize the charge in the floating diffusion layer FD, and the SEL signal is set to low level to stop the output of the pixel signal to the vertical signal line VSL.
  • the TRX and TRG signals go high when the charge stored in the photoelectric conversion element PD is transferred to a capacitance element (not shown) within the pixel, turning on the TRX transistor Q4 and TRG transistor Q5. If a defect occurs in the TRX and TRG signals that prevents them from achieving the desired signal logic, charge transfer to the capacitance element will no longer be possible. Therefore, when there is a defect in the TRX and TRG signals, for example, the RST and FDG signals are both set to high level to initialize the charge in the floating diffusion layer FD, and the SEL signal is set to low level to stop the output of the pixel signal to the vertical signal line VSL.
  • the RST signal and FDG signal go high when initializing the charge held in the floating diffusion layer, turning on the RST transistor Q6 and the RDG transistor. If a malfunction occurs in the RST signal and FDG signal that prevents them from achieving the desired signal logic, the charge held in the floating diffusion layer cannot be initialized correctly. Therefore, for example, when there is a malfunction in the RST signal and FDG signal, the SEL signal goes low, stopping the output of the pixel signal to the vertical signal line VSL.
  • the SEL signal goes high when a pixel signal generated by a pixel is output to the vertical signal line VSL, turning on the SEL transistor. If a defect occurs in the SEL signal that prevents it from achieving the desired signal logic, it will no longer be possible to output a pixel signal to the vertical signal line VSL. Therefore, when there is a defect in the SEL signal, the SEL transistor Q9 is forcibly turned off, stopping the output of the pixel signal to the vertical signal line VSL.
  • Figure 7 is a circuit diagram showing an example of the internal configuration of the column readout circuit 15.
  • Figure 7 shows the circuit configuration on a path connected to one vertical signal line VSL, part of the internal configuration of the column readout circuit 15.
  • the column readout circuit 15 has a current source 23 and a comparator 24.
  • Current source 23 has a current mirror circuit including two NMOS transistors Q11 and Q12, and a constant current source 25. Constant current source 25 is connected between the power supply voltage VDD node and the drain of NMOS transistor Q11. The drain and gate of NMOS transistor Q11 are shorted, and the source is connected to the ground voltage VSS node.
  • NMOS transistor Q13 is connected between the gate of NMOS transistor Q11 and the gate of NMOS transistor Q12.
  • NMOS transistor Q14 is connected between the gate of NMOS transistor Q12 and the ground voltage VSS node.
  • NMOS transistor Q15 is connected between the vertical signal line VSL and the drain of NMOS transistor Q12.
  • the EN signal is input to the gates of NMOS transistor Q13 and NMOS transistor Q15.
  • the EN signal is inverted by inverter IV2 and input to the gate of NMOS transistor Q14.
  • the EN signal is set to high level. This turns on both NMOS transistors Q13 and Q15, and turns off NMOS transistor Q14. As a result, current flows from the vertical signal line VSL through the current source 23 to the ground voltage VSS node.
  • the timing control circuit 14 sets the EN signal to low level. This turns off both NMOS transistors Q13 and Q15, and turns on NMOS transistor Q14. This cuts off the connection between the vertical signal line VSL and the current source 23, and no current flows from the current source 23 to the vertical signal line VSL. Furthermore, because NMOS transistor Q13 in the current source 23 turns off and NMOS transistor Q14 turns on, the current source 23 stops generating current. As a result, if a defect occurs in the column readout circuit 15, no current flows to the vertical signal line VSL and the column readout circuit 15, reducing power consumption.
  • the column readout circuit 15 also has a transfer gate 26, inverter IV3, and NMOS transistor Q16 connected between the vertical signal line VSL and the comparator 24.
  • An EN signal is input to one input node of the transfer gate 26, and a signal obtained by inverting the EN signal by inverter IV3 is input to the other input node.
  • An NMOS transistor Q16 is connected between one input node of the comparator 24 and the ground voltage VSS node.
  • a signal obtained by inverting the EN signal by inverter IV3 is input to the gate of the NMOS transistor Q16.
  • the EN signal is high as described above, so the transfer gate 26 is turned on and the NMOS transistor Q16 is turned off. Therefore, the pixel signal on the vertical signal line VSL is input to one input node of the comparator 24.
  • the EN signal goes low, turning off the transfer gate 26 and turning on the NMOS transistor Q16. This cuts off the connection path between the vertical signal line VSL and the first input node of the comparator 24.
  • the transfer gate 26 turns off, disconnecting the vertical signal line VSL from the comparator 24. This prevents an undefined signal on the vertical signal line VSL from being input to the comparator 24.
  • transistor Q13 turns off, disconnecting the gates of transistors Q11 and Q12 that make up current source 23. Therefore, if a defect occurs in transistor Q12 connected to a certain vertical signal line VSL, only this transistor Q12 can be disconnected from transistor Q11, preventing it from adversely affecting transistors Q12 connected to other vertical signal lines VSL.
  • transistor Q14 By connecting transistor Q14 between the gate of the defective transistor Q12 and the ground voltage VSS node and turning on transistor Q14, the gate voltage of the defective transistor Q12 can be forcibly pulled down and fixed off.
  • An EN signal is provided separately for each vertical signal line VSL.
  • Figure 7 shows an example in which an EN signal is provided on one of two adjacent vertical signal lines VSL, and an EN1 signal is provided on the other.
  • transistor Q11 which is part of current source 23 is shared by multiple vertical signal lines VSL, and transistor Q12 provided for each vertical signal line VSL can be individually disconnected from transistor Q11. This makes it possible to disable only the defective transistor Q12 and vertical signal line VSL, while allowing the other vertical signal lines VSL and transistor Q12 to be used for pixel readout.
  • Figure 8 is a circuit diagram showing an example of the internal configuration of the comparator 24 in the column readout circuit 15. While Figure 8 omits the transfer gate 26, inverter IV3, and transistor Q16 shown in Figure 7, these may also be included.
  • the comparator 24 shown in Figure 8 has NMOS transistors Q21 and Q22, PMOS transistors Q23 to Q27, and an AND gate G3.
  • the vertical signal line VSL1 is connected to the gate of transistor Q21.
  • a reference signal (RAMP signal) is input to the gate of transistor Q22.
  • Transistors Q23 to Q26 form a current mirror circuit that controls the current flowing through transistors Q21 and Q22.
  • the gates of transistors Q23 and Q24 are connected to each other.
  • Transistors Q23 and Q26 are connected in parallel between the power supply voltage VDD node and the drain of transistor Q21.
  • Transistors Q24 and Q25 are connected in parallel between the power supply voltage VDD node and the drain of transistor Q22.
  • An EN signal is input to the gates of transistors Q24 and Q25.
  • comparator 24 When the EN signal is high level, transistors Q25 and Q26 are turned off, and comparator 24 outputs a signal from AND gate G3 that corresponds to the result of comparing the pixel signal on vertical signal line VSL with reference signal RAMP.
  • AND gate G3 When the EN signal is high level, AND gate G3 outputs a signal that corresponds to the result of comparing the pixel signal on vertical signal line VSL with reference signal RAMP.
  • transistors Q25 and Q26 turn on, forcing the drains of transistors Q21 and Q22 to high level and turning transistor Q27 off. Furthermore, the output of AND gate G3, which is the output of comparator 24, is low level regardless of the result of the comparison between the pixel signal and the reference signal.
  • FIG 8 shows an example in which, of two adjacent vertical signal lines VSL1 and VSL2, an EN signal is provided for one vertical signal line VSL1, and an EN1 signal is provided for the other vertical signal line VSL2.
  • the output of the comparator 24 can be fixed at a low level by setting the corresponding EN signal or EN1 signal to a low level.
  • Figure 9 shows an example in which a defect has occurred in one of multiple row selection lines 22 extending in the row direction X and aligned in the column direction Y. Specifically, Figure 9 shows an example in which a defect has occurred in the third row selection line 22 from the top, and the pixel row connected to the row selection line 22 in which the defect has occurred is shown in gray.
  • the row selection circuit 13 employs a drive method in which the row selection lines 22 are driven by thinning out every third row, for example.
  • the white pixel rows are driven, and the gray pixel rows are thinned out.
  • Figure 10 shows an example in which defects have occurred in two of the multiple row selection lines 22 arranged in the row direction X. Specifically, Figure 10 shows an example in which defects have occurred in the third and eighth row selection lines 22 from the top.
  • the row selection circuit 13 also employs a drive method in which the row selection lines 22 are driven by thinning out every third row, for example. As a result, as shown in Figure 10, the white pixel rows are driven and the gray pixel rows are not driven.
  • Figure 11 shows an example in which defects have occurred in two adjacent row selection lines 22. Specifically, Figure 11 shows an example in which defects have occurred in the third and fourth row selection lines 22 from the top. In this case, if the row selection circuit 13 thins out every third row and drives the row selection lines 22, the row selection line 22 in which the defect occurred will be driven, which may cause problems such as horizontal stripes appearing in the captured image. As shown in Figure 11, if every third pixel row is driven, the first pixel row and the fourth pixel row in which the defect occurred will be driven.
  • FIG. 12 like FIG. 11, is a diagram showing a first example of a countermeasure when a defect occurs in the third and fourth row selection lines 22 from the top.
  • the row selection circuit 13 drives the row selection lines 22 by thinning out every seven rows. This makes it possible to generate a captured image without being affected by a defect even if a defect occurs in two adjacent row selection lines 22.
  • the eighth pixel row is driven next after the first pixel row, and the third and fourth pixel rows where the defect occurred are not driven.
  • FIG. 13 shows a second example of a countermeasure when a defect occurs in the third and fourth row selection lines 22 from the top. While FIG. 11 shows an example in which row selection lines 22 are driven by thinning out every third row based on the topmost row selection line 22, FIG. 13 makes it possible to switch the type of row selection line 22 to be driven every third row. Specifically, in the example of FIG. 13, defects have occurred in the third and fourth row selection lines 22 from the top, so row selection lines 22 are driven every third row based on the second row selection line 22 from the top. In this case, the fifth pixel row is driven after the second pixel row from the top, and therefore the third and fourth pixel rows where defects occurred are not driven.
  • FIG. 14 is a flowchart showing the processing operations that are performed when some kind of defect occurs in the photodetector 2 according to this embodiment.
  • an example of the photodetector 2 is an image sensor (CIS).
  • the photodetector 2 according to this embodiment repeatedly performs the processing operations of FIG. 14 while the power supply voltage is turned on.
  • step S1 it is determined whether any defect has occurred in the photodetector (CIS) 2 (step S1).
  • a defect may be referred to as an abnormality.
  • step S1 it is determined whether a defect has occurred, for example, based on an image captured by the photodetector 2. Alternatively, it may be determined whether a defect has occurred based on the voltage levels of multiple vertical signal lines VSL or multiple row selection lines 22.
  • step S1 is NO, i.e., if no defect has occurred, the photodetector 2 is operated normally (step S2) and the process returns to step S1.
  • step S1 is YES, i.e., if a defect has occurred, at least some of the circuitry of the row selection circuit 13 or column readout circuit 15 connected to the row selection line 22 or vertical signal line VSL affected by the defect is stopped (step S3).
  • the host device is notified that a defect (abnormality) has occurred in the photodetector 2 (step S4).
  • the host device is a device that controls the photodetector 2, such as an application processor.
  • step S5 it is determined whether the defective operation can be avoided by thinning out the photodetector 2 (step S5).
  • the defect can be avoided if the image quality of the captured image is not affected by the defect by thinning out the photodetector 2.
  • step S5 is YES, i.e., if the malfunction can be avoided by thinning-out driving, the host device is notified that thinning-out driving will be performed (step S6), and thinning-out driving is executed (step S7). If step S5 is NO, i.e., if the malfunction cannot be avoided even by thinning-out driving, the host device is notified of this (step S8), and the photodetector device 2 is placed in standby mode (step S9).
  • the photodetector 2 can be realized by a structure in which a pixel chip (first substrate) 31 and a circuit chip (second substrate) 32 are stacked.
  • the pixel chip 31 may be referred to as a sensor chip or a main chip.
  • the circuit chip 32 may be referred to as a sub-chip or a logic chip.
  • Figure 15 is a schematic perspective view showing an example of stacking pixel chips 31 and circuit chips 32 using the CoW (Chip on Wafer) method.
  • Figure 15 shows an example of stacking circuit chips 32 on the four corners of each pixel chip 31, with multiple pixel chips 31 arranged on a wafer.
  • the circuit chips 32 may also be stacked in locations other than the four corners of the pixel chip 31.
  • the pixel chips 31 and circuit chips 32 are joined using Cu-Cu connections (Copper-Copper Connections), bumps, vias, or the like. After multiple circuit chips 32 are stacked on each pixel chip 31 on the wafer, the wafer is diced to separate into individual pixel chips 31.
  • Figure 16 is a schematic plan view showing an example in which a defect has occurred in some of the multiple circuit chips 32 on a pixel chip 31.
  • the circuit chip 32 is referred to as Sub.
  • Figure 16 shows an example in which a defect has occurred in the circuit chip 32 in the upper right corner of the four corner circuit chips 32.
  • another circuit chip 32 located in the same row direction X as the circuit chip 32 in which the defect has occurred is put into standby state in the same way as the circuit chip 32 in which the defect has occurred.
  • the circuit chip 32 in the upper right corner outputs red and blue image data for the right half of the pixel array unit 11
  • the circuit chip 32 in the upper left corner outputs red and blue image data for the left half
  • the circuit chip 32 in the lower right corner outputs green Gr and Gb image data for the right half
  • the circuit chip 32 in the lower left corner outputs green Gr and Gb image data for the left half. If a defect in the circuit chip 32 in the upper right corner places the circuit chips 32 in the upper right and upper left corners in a standby state, the circuit chip 32 in the lower right corner outputs image data for all colors in the right half, and the circuit chip 32 in the lower left corner outputs image data for all colors in the left half.
  • the photodetector device 2 also notifies the host device that a defect has occurred in the circuit chip 32 in the upper right corner.
  • green Gr refers to green pixels located in the same pixel row as the red pixels.
  • Green Gb refers to green pixels located in the same pixel row as the blue pixels.
  • Figure 17 shows image data for each color output from four circuit chips 32 stacked at the four corners of a pixel chip 31.
  • Figure 17 shows an example in which red and blue image data for the left half of the pixel array section 11 is output from the circuit chip (1) in the upper left corner, red and blue image data for the right half of the pixel array section 11 is output from the circuit chip (2) in the upper right corner, green Gr, Gb image data for the left half of the pixel array section 11 is output from the circuit chip (3) in the lower left corner, and green Gr, Gb image data for the right half of the pixel array section 11 is output from the circuit chip (4) in the lower right corner.
  • Figure 18 shows the selector 33 corresponding to the circuit chip 32 in the lower left corner, but selectors 33 corresponding to other circuit chips 32 may also be provided.
  • Figure 19 shows the circuit chip 32 in which a defect has occurred (hereinafter sometimes referred to as the faulty chip), the circuit chip 32 to be put into standby mode (hereinafter sometimes referred to as the STB chip), the circuit chip 32 to be operated (hereinafter sometimes referred to as the operating chip), and the operation details.
  • the circuit chips 32 located at the four corners are called circuit chips (1) to (4), and the frame rate is called fps.
  • the first row in Figure 19 shows an example in which a defect has occurred in circuit chip (1) in Figure 17.
  • circuit chip (1) not only circuit chip (1) but also circuit chip (2) is put into standby mode
  • circuit chip (3) outputs image data for all colors in the left half area
  • circuit chip (4) outputs image data for all colors in the right half area.
  • Circuit chips (3) and (4) output twice the amount of image data as in normal operation, so the frame rate is halved.
  • the second row in Figure 19 shows an example in which a defect has occurred in circuit chip (2) in Figure 17.
  • circuit chip (3) outputs image data for all colors in the left half area
  • circuit chip (4) outputs image data for all colors in the right half area.
  • Circuit chips (3) and (4) output twice the amount of image data as in normal operation, so the frame rate is halved.
  • the defective circuit chip 32 is put into standby mode, and at least some of the other circuit chips 32 are used to output full-color image data for the entire area of the pixel array section 11.
  • the example in the fifth line from the top shows an example in which defects have occurred in circuit chips (1) and (2).
  • circuit chips (1) and (2) are put into standby mode, and circuit chip (3) outputs full-color image data for the left half area, and circuit chip (4) outputs full-color image data for the right half area.
  • Figure 20 is a block diagram showing an example in which a column readout circuit 15, logic circuit, and output I/F circuit 16 are arranged on both sides of the pixel array unit 11 in the column direction.
  • Figure 20A shows an example in which red and blue image data for the entire pixel array unit 11 is output from the column readout circuit 15, logic circuit, and output I/F circuit 16 arranged on one side of the pixel array unit 11 in the column direction, and green Gr, Gb image data for the entire pixel array unit 11 is output from the column readout circuit 15, logic circuit, and output I/F circuit 16 arranged on the other side.
  • Figure 20B shows an example in which a defect has occurred in at least one of the column readout circuits 15 or the logic circuit and output I/F circuit 16 arranged on one side in the column direction of the pixel array section 11.
  • the column readout circuits 15, logic circuit and output I/F circuit 16 arranged on one side are placed in a standby state, and the frame rate is reduced to half and image data for all colors is output from the column readout circuits 15, logic circuit and output I/F circuit 16 arranged on the other side.
  • FIG. 21 is a block diagram showing an example in which a defect occurs in one of the row selection circuits 13 when the row selection circuits 13 and row selection control circuits 18 are arranged on both sides of the pixel array section 11 in the row direction X.
  • the column readout circuit 15, logic circuit, and output I/F circuit 16 are arranged on only one side of the pixel array section 11, but the column readout circuit 15, logic circuit, and output I/F circuit 16 may also be arranged on both sides in the column direction, as in FIG. 20.
  • Figure 22 is a diagram explaining a first example of a countermeasure against the defect in Figure 21.
  • row selection circuits 13 are connected to both sides of each row selection line 22. By connecting row selection circuits 13 to both sides of the same row selection line 22, it is possible to suppress distortion of the waveform of the row selection signal transmitted on the row selection line 22. If a defect occurs in one row selection circuit 13, the output of the row selection circuit 13 where the defect occurred is set to high impedance, and a row selection signal is output from the other row selection circuit 13.
  • the other can be used to supply a row selection signal to the row selection line 22, thereby improving tolerance to defects.
  • Figure 23 shows the signal waveforms of the row selection signal on the row selection line 22 before and after a defect occurs.
  • Figure 23A shows the signal waveform before the defect occurs
  • Figure 23B shows the signal waveform immediately after the defect occurs
  • Figure 23C shows the signal waveform when only one row selection circuit 13 supplies a row selection signal to the row selection line 22 following the occurrence of a defect.
  • the row selection line 22 is driven only by the other row selection circuit 13, so it takes time for the row selection line 22 to reach the desired voltage level and the period for which the desired voltage level is maintained is shorter than before the defect occurred.
  • the frame rate is made longer (for example, half) than before the defect occurred, so as shown in Figure 23C, although it takes time for the row selection signal to reach the desired voltage level, the period for which the predetermined voltage level is maintained is approximately the same as before the defect occurred.
  • Figure 24 is a diagram illustrating a second example of a countermeasure for the defect in Figure 21.
  • the left-side row selection circuit 13 is connected to the odd-numbered row selection lines 22, and the right-side row selection circuit 13 is connected to the even-numbered row selection lines 22.
  • Figure 24 shows a state in which a defect has occurred in the buffer 13a within the row selection circuit 13 connected to the first row selection line 22.
  • the odd-numbered row selection lines 22 connected to the left-side row selection circuit 13 are set to high impedance, so that odd-numbered pixel rows are not read out, and thinned-out readout of the even-numbered pixel rows is performed using the right-side row selection circuit 13 connected to the even-numbered row selection lines 22.
  • Figure 26 shows an example in which two buffers 13a in two row selection circuits 13 are connected to both sides of each row selection line 22. In this case, if a defect occurs in one of the buffers 13a, the outputs of both buffers are set to high impedance, preventing readout of the pixel row connected to that row selection line 22.
  • Figure 26 shows an example in which all odd-numbered row selection lines 22 are set to high impedance, and thinned-out readout of the pixel rows connected to even-numbered row selection lines 22 is performed.
  • Figure 27A is a diagram explaining the Bayer array.
  • pixel blocks each consisting of four color pixels (red R, green Gr, Gb, and blue B), are arranged in the row direction X and column direction Y. For example, if a defect occurs in an odd-numbered row selection line 22, it will be impossible to read out red and green Gr pixels, and only blue and green Gb pixels will be read out.
  • the photodetector device 2 does not necessarily perform color pixel readout, and may in some cases perform monochrome pixel readout.
  • the pixel array section 11 has a pixel configuration in which black and white pixels are arranged alternately in the row direction X and column direction Y, as shown in FIG. 27B.
  • an odd-numbered (or even-numbered) row selection line 22 in which a defect has occurred is set to high impedance and thinned-out readout is performed on the pixel rows connected to the even-numbered (or odd-numbered) row selection line 22, black and white pixels are read out alternately, allowing a monochrome captured image to be generated without any particular defects.
  • the row selection circuit 13 if a defect occurs in at least one of the row selection lines 22, the row selection circuit 13, the vertical signal lines VSL, or the column readout circuit 15, at least one of the row selection lines 22 or the vertical signal lines VSL is thinned out, or the frame rate is reduced.
  • This makes it possible to prevent abnormal current from flowing within the photodetector 2 even if a defect occurs in the photodetector 2, and to perform the minimum necessary pixel readout. This eliminates the risk of the image quality of the captured image being significantly degraded.
  • the host device is notified of the occurrence of a defect, so safety measures can be taken when a defect occurs in the light detection device 2.
  • captured images can be output from the light detection device 2 while maintaining image quality as much as possible until the operation of the light detection device 2 in which the defect occurred is stopped.
  • FIG. 28 is a block diagram showing a schematic configuration of a semiconductor device 1 according to the second embodiment.
  • Fig. 28 shows an example in which the semiconductor device 1 is applied to a photodetector 2, but as will be described later, the semiconductor device 1 according to the second embodiment is not necessarily limited to the photodetector 2.
  • the semiconductor device 1 according to the second embodiment is applied to a photodetector 2 having the same block configuration as in Fig. 1 will be described first, and then a semiconductor device 1 having functions other than the photodetector 2 will be described.
  • the photodetector 2 shown in Figure 28 comprises a pixel chip 31, multiple circuit chips 32, and a comparator 34.
  • Figure 28 shows an example in which four circuit chips 32 are arranged, for example, at the four corners of the pixel chip 31. All four circuit chips 32 are configured in the same way.
  • the pixel chip 31 and four circuit chips 32 are stacked, for example, using the CoW method.
  • the pixel chip 31 may be referred to as the first substrate
  • the circuit chips 32 may be referred to as the second substrate.
  • Each circuit chip 32 has a logic circuit and output I/F circuit 16.
  • the logic circuit and output I/F circuit 16 has a test signal generation circuit 41, a signal selection circuit 42, and a signal processing circuit 43.
  • the logic circuit and output I/F circuit 16 is referred to as Logic.
  • the test signal generation circuit 41 generates a test signal.
  • the signal selection circuit 42 selects either the signal output from the pixel chip 31 or the test signal.
  • the signal processing circuit 43 performs predetermined signal processing based on the signal selected by the signal selection circuit 42, and generates image data on a frame-by-frame basis. The specific content of the signal processing performed by the signal processing circuit 43 is not important.
  • the comparators 34 compare the output signals of two or more circuit chips 32.
  • two comparators 34 are provided for four circuit chips 32.
  • Each comparator 34 compares the output signals of the two circuit chips 32 on the left and right, and outputs a signal indicating the comparison result.
  • the comparator 34 compares the output signals of the two or more circuit chips 32 when the signal selection circuit 42 in each of the two or more circuit chips 32 selects a test signal.
  • the comparator 34 compares the output signals of the signal processing circuits 43 when the signal selection circuits 42 in each of two or more circuit chips 32 select the same test signal. If no defects have occurred in the circuit chips 32, when the same test signal is input to the signal processing circuits 43 in multiple circuit chips 32, the output signals of each signal processing circuit 43 should be the same. Therefore, if the comparator 34 detects a match, it can be determined that there are no defects in the multiple circuit chips 32.
  • the comparator 34 outputs an error signal if the output signals of two or more circuit chips 32 do not match.
  • the error signal is notified to a host device (not shown).
  • the host device receives the error signal, it performs processing such as halting operation of the photodetector 2.
  • the photodetector 2 includes a plurality of comparators 34. At least one of the plurality of comparators 34 may be disposed on at least one of the plurality of circuit chips 32. Furthermore, each of the plurality of circuit chips 32 may have a comparator 34. At least one of the plurality of comparators 34 may be disposed on the pixel chip 31.
  • Figure 29 is a block diagram showing a first example of a comparator 34 in a photodetector 2 according to the second embodiment.
  • the first example has two comparators 34. Both comparators 34 are provided on the pixel chip 31.
  • One comparator 34 compares the output signals of the circuit chip 32 in the upper left corner and the circuit chip 32 in the upper right corner.
  • the other comparator 34 compares the output signals of the circuit chip 32 in the lower left corner and the circuit chip 32 in the lower right corner.
  • Signal transmission between the pixel chip 31 and each circuit chip 32 is carried out via a connecting member 35 such as a CCC (Coupler to Couper Connection), bump, or via.
  • a connecting member 35 such as a CCC (Coupler to Couper Connection), bump, or via.
  • Figure 30 is a block diagram showing a second example of the comparator 34 in the photodetector 2 according to the second embodiment.
  • the second example has one comparator 34.
  • the comparator 34 is provided on the pixel chip 31.
  • the comparator 34 compares the output signals of the four circuit chips 32 arranged at the four corners of the pixel chip 31.
  • the number of comparators 34 can be reduced compared to the first example, but because the comparators 34 compare the output signals of the four circuit chips 32, the internal configuration of the comparators 34 is more complex than in the first example.
  • FIG. 31 is a block diagram showing a third example of the comparator 34 in the photodetector 2 according to the second embodiment.
  • the third example has two comparators 34.
  • One comparator 34 is disposed on the circuit chip 32.
  • the other comparator 34 is disposed on the pixel chip 31. Therefore, one of the four circuit chips 32 has a comparator 34, and the other three circuit chips 32 do not have a comparator 34.
  • FIG 32 is a block diagram showing a fourth example of a comparator 34 in a photodetector 2 according to the second embodiment.
  • This fourth example has three comparators 34. Of these, two actually perform comparison processing. One of the two comparators 34 that actually perform comparison processing is located on the circuit chip 32, and the other is located on the pixel chip 31. In order to standardize the internal configuration of the circuit chips 32, a comparator 34 is located on the circuit chip 32 in the upper right corner and the circuit chip 32 in the upper left corner. Because the two circuit chips 32 each having a comparator 34 are configured with the same circuitry, the design of the semiconductor device 1 can be simplified.
  • a comparator 34 may be provided on each of the four circuit chips 32, and two of the comparators 34 may compare the output signals of the two circuit chips 32.
  • the internal configuration of the four circuit chips 32 can be made common, and there is no need to provide a comparator 34 on the pixel chip 31.
  • the multiple circuit chips 32 included in the photodetector 2 according to the second embodiment do not necessarily need to be placed at the four corners of the pixel chip 31, but it is desirable to place the circuit chips 32 being compared as far apart as possible. This is because one of the causes of defects in circuit chips 32 is soft errors caused by cosmic rays, and soft errors may occur simultaneously in multiple circuit chips 32 located in close proximity.
  • Figure 33 is a diagram explaining the occurrence of soft errors.
  • cosmic rays raining down from space collide with oxygen or nitrogen in the atmosphere neutrons are generated.
  • neutrons collide with a semiconductor chip a defect occurs in which the output of circuits such as flip-flops or logic gates within the semiconductor chip is inverted. Because neutrons propagate within a specified range from the point of generation, there is a risk that similar defects will occur in multiple circuit chips 32 within this range. Therefore, it is desirable to place multiple circuit chips 32 to be compared as far apart as possible.
  • Figure 34A shows an example in which two circuit chips 32 to be compared are placed close to each other
  • Figure 34B shows an example in which two circuit chips 32 to be compared are placed at a distance.
  • neutrons from cosmic rays may collide with the two circuit chips 32, causing both circuit chips 32 to become defective, which may prevent the comparator 34 from correctly outputting an error signal.
  • Figure 34B there is a high possibility that only one of the circuit chips 32 will become defective, so the comparator 34 can correctly output an error signal.
  • multiple circuit chips 32 are stacked on a pixel chip 31 using the CoW method, but multiple circuit chips 32 may also be stacked on a pixel chip 31 using any method other than the CoW method, such as the CoC (Chip on Chip) method or the WoW (Wafer on Wafer) method.
  • CoC Chip on Chip
  • WoW WoW
  • the semiconductor device 1 includes a main chip 31 instead of the pixel chip 31 described above, and a sub-chip 32 instead of the circuit chip 32.
  • Figure 35A is a schematic plan view of a semiconductor device 1 used primarily in the control field.
  • the semiconductor device 1 in Figure 35A has four sub-chips 32 stacked on a main chip 31 using a CoW method or the like. Each of the four sub-chips 32 has a different function.
  • the four sub-chips 32 include a sub-chip 32 on which a CPU (Central Processing Unit) is implemented, a sub-chip 32 on which an SRAM (Static Random Access Memory) is implemented, a sub-chip 32 on which a ROM (Read Only Memory) is implemented, and a sub-chip 32 on which an SoC (Silicon on Chip) is implemented.
  • a CPU Central Processing Unit
  • SRAM Static Random Access Memory
  • ROM Read Only Memory
  • SoC SoC
  • Fig. 35B is a schematic plan view of a semiconductor device 1 that is primarily used in the security field.
  • the semiconductor device 1 in Fig. 35B has a sub-chip 32 on which a CPU is mounted, a sub-chip 32 on which an SRAM is mounted, a sub-chip 32 on which a security IC (Integrated Circuit) is mounted, and a sub-chip 32 on which an SoC is mounted.
  • the semiconductor device 1 includes a pixel chip 31, multiple circuit chips 32 stacked on the pixel chip 31, and a comparator 34, with a test signal generation circuit 41 and a signal selection circuit 42 disposed inside each of the multiple circuit chips 32.
  • the comparator 34 compares the output signals of the two or more circuit chips 32 when the signal selection circuit 42 in each of the two or more circuit chips 32 being compared selects a test signal.
  • the comparison result of the comparator 34 makes it possible to easily and quickly determine whether a defect has occurred in the two or more circuit chips 32 being compared.
  • the comparison result of the comparator 34 is sent to, for example, a host device. As a result, the host device can take action such as stopping the operation of the semiconductor device 1 if a defect occurs in any of the circuit chips 32.
  • the semiconductor device 1 according to the first and second embodiments can be incorporated into an industrial robot system.
  • Figure 36 is a block diagram showing the general configuration of an industrial robot system 45 equipped with a semiconductor device 1 relating to the third embodiment liquid.
  • the industrial robot system 45 shown in Figure 36 comprises a multi-joint arm 46, a motor 48 that controls the angle of the multi-joint arm 46 and a gripper 47 attached to the distal arm 46, an encoder 49 that measures the rotation angle of the motor 48, a monitoring device 50 that photographs the area around the multi-joint arm 46 and the gripper 47, and a control device 51 that controls the rotation direction and speed of the motor 48 based on the images photographed by the monitoring device 50.
  • the monitoring device 50 incorporates the semiconductor device 1 (photodetector 2) according to the first or second embodiment.
  • Figure 37 is a flowchart showing the processing operations of the control device 51.
  • the industrial robot system 45 shown in Figure 36 continues to perform the processing operations of the flowchart in Figure 37 during normal operation.
  • step S11 it is determined whether or not a person is present in the monitored area (step S11). If step S11 is NO, i.e., if no person is present in the monitored area, it is determined whether or not a defect has occurred in the semiconductor device 1 (photodetector 2) built into the monitoring device 50 (step S12). Whether or not a defect has occurred in the semiconductor device 1 is determined, for example, by whether or not the comparator 34 outputs an error signal, as described in the second embodiment.
  • step S12 is YES, i.e., if a defect has occurred, the operation of the defective circuit in the semiconductor device 1 (photodetector 2) is stopped, and at least one of the following is performed: thinning out pixels for pixel readout or reducing the frame rate (step S13).
  • step S14 it is determined whether or not a person is present in the monitored area (step S14). If step S11 or step S14 is YES, i.e., if a person is present in the monitored area, the arm 46 is stopped on the spot (step S15). If step S14 is NO, i.e., if no person is present in the monitored area, the arm 46 is evacuated to a safe location and stopped (step S16). After processing step S15 or S6, the user is notified that the arm 46 has been stopped and that a defect has occurred in the semiconductor device 1 (step S17). The notification to the user may be displayed on a display device (not shown) provided in the industrial robot system 45, or may be output as an audio message.
  • step S12 is NO, i.e., if no defect has occurred in the semiconductor device 1 built into the monitoring device 50, normal operation is performed (step S18). After step S18, the processing from step S11 onwards is repeated.
  • the row selection line 22 or vertical signal line VSL where the defect occurred is set to, for example, high impedance, and pixel readout is thinned out or the frame rate is reduced, at least one of which is performed, thereby enabling continuous imaging and monitoring of the area around the arm 46. Furthermore, the user is notified of the defect, and if a person is present in the monitored area, the operation of the industrial robot system 45 is halted. This allows monitoring to continue even if a defect occurs in the semiconductor device 1 (photodetector 2), while safely halting operation of the arm 46 if there is a risk of harm to a person.
  • the technology disclosed herein can be applied to a variety of products.
  • the technology disclosed herein may be realized as a device mounted on any type of mobile body, such as an automobile, electric vehicle, hybrid electric vehicle, motorcycle, bicycle, personal mobility device, airplane, drone, ship, or robot.
  • Figure 38 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 39 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • the foregoing describes an example of a vehicle control system to which the technology disclosed herein can be applied.
  • the technology disclosed herein can be applied to, for example, the imaging unit 12031, among the components described above.
  • the technology disclosed herein can be applied to, for example, the imaging unit 12031, among the components described above.
  • the present technology can be configured as follows: (1) a first substrate; a plurality of second substrates disposed on the first substrate at a distance from each other; a comparator that compares output signals of two or more of the second substrates included in the plurality of second substrates, Each of the plurality of second substrates includes: a test signal generation circuit that generates a test signal; a signal selection circuit that selects either the signal output from the first substrate or the test signal; the comparator compares output signals of the two or more second substrates when the signal selection circuit in each of the two or more second substrates selects the test signal; Semiconductor device. (2) The comparator outputs an error signal when the output signals of the two or more second boards do not match.
  • the semiconductor device according to (1) The semiconductor device according to (1).
  • the comparator compares output signals of the two or more second substrates when the signal selection circuits in the two or more second substrates select the same test signal; (2) The semiconductor device according to (2).
  • a plurality of the comparators are provided to determine whether each of the plurality of second substrates is defective.
  • At least one of the plurality of comparators is disposed on at least one of the plurality of second substrates.
  • Each of the plurality of second substrates includes the comparator.
  • Each of the plurality of second substrates is configured with the same circuit. (6) The semiconductor device according to (6).
  • At least one of the plurality of comparators is disposed on the first substrate.
  • At least one of the plurality of comparators compares output signals of the two second boards.
  • At least one of the plurality of comparators compares output signals of three or more of the second substrates.
  • the plurality of second substrates are arranged at at least two of the four corners of the first substrate.
  • (12) The second substrate is bonded onto the first substrate by CoW (Chip on Wafer), CoC (Chip on Chip), or WoW (Wafer on Wafer).
  • Each of the plurality of second substrates further includes a signal processing circuit that performs predetermined signal processing based on the signal selected by the signal selection circuit, the comparator compares output signals of the signal processing circuits when the signal selection circuits on the two or more second substrates select the same test signal; (3) The semiconductor device according to (3).
  • the first substrate has a pixel array portion, the second substrate includes the signal processing circuit that processes pixel signals output from the pixel array unit; (13) The semiconductor device according to (13).
  • the pixel array unit a plurality of pixels arranged in a first direction and a second direction that intersect with each other; a photoelectric conversion element provided in each of the plurality of pixels, the photoelectric conversion element generating an electric charge according to the amount of incident light; a plurality of first wirings connected to a plurality of first pixel groups arranged in the second direction, the first pixel groups including two or more of the pixels aligned in the first direction; a drive circuit that sequentially drives the plurality of first wirings; a plurality of second wirings for transmitting a plurality of pixel signals output from a plurality of second pixel groups arranged in the first direction, the second pixel groups including two or more of the pixels aligned in the second direction; (14) The semiconductor device according to (14).
  • a first substrate having a pixel array portion; a plurality of second substrates disposed on the first substrate at a distance from each other; a comparator that compares output signals of two or more of the second substrates included in the plurality of second substrates,
  • Each of the plurality of second substrates includes: a test signal generation circuit that generates a test signal; a signal selection circuit that selects either the signal output from the first board or the test signal; a signal processing circuit that performs predetermined signal processing based on the signal selected by the signal selection circuit, the comparator compares output signals of the two or more second substrates when the signal selection circuit in each of the two or more second substrates selects the test signal; Light detection device.

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Abstract

［課題］不良の発生箇所によって、適切な対策を行うことができる。 ［解決手段］半導体装置は、第１基板と、前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、前記複数の第２基板のそれぞれは、テスト信号を生成するテスト信号生成回路と、前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、を有し、前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較する。

Description

半導体装置及び光検出装置
　本開示は、半導体装置及び光検出装置に関する。
　主回路の他に、主回路と同じ回路構成の監視回路を設けて、主回路の故障検出を行う技術が知られている（特許文献１参照）。
　また、故障検出の実行時に、２つのチャネル処理回路の出力結果同士を比較する比較器を設けて、比較器の出力により故障検出を行う技術が知られている（特許文献２参照）。
特開２０２０－１５３８６７号公報 特開２０１９－１４５５７１号公報
　特許文献１では、主回路の他に監視回路が必要となり、回路規模が増大する。また、複数の故障が近傍で同時に発生することがあるが、特許文献１のように、主回路とは別個に監視回路を設ける場合、主回路内の限られた範囲内で複数同時に発生する故障を検出できないおそれがある。
　特許文献２では、複数のカメラモジュールの故障検出を念頭に置いており、２以上のカメラモジュールを設ける必要がある。すなわち、特許文献２の技術では、カメラモジュールが一つだけ設けられるシステムにおける故障を検出できない。
　そこで、本開示では、故障検出用の専用の回路を設ける必要がなく、小さい回路規模で故障を検出でき、故障に対して適切な対策を行うことができる半導体装置及び光検出装置を提供するものである。
　上記の課題を解決するために、本開示によれば、第１基板と、
　前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、
　前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、
　前記複数の第２基板のそれぞれは、
　テスト信号を生成するテスト信号生成回路と、
　前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、を有し、
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較する、
　半導体装置。
　前記比較器は、前記２以上の第２基板の出力信号同士が一致しない場合には、エラー信号を出力してもよい。
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が同じ前記テスト信号を選択した場合の前記２以上の第２基板の出力信号同士を比較してもよい。
　前記複数の第２基板のそれぞれが不良か否かを判定する複数の前記比較器を備えてもよい。
　前記複数の比較器のうち少なくとも一つは、前記複数の第２基板の少なくとも一つに配置されてもよい。
　前記複数の第２基板のそれぞれは、前記比較器を有してもよい。
　前記複数の第２基板のそれぞれは、同一の回路で構成されてもよい。
　前記複数の比較器のうち少なくとも一つは、前記第１基板に配置されてもよい。
　前記複数の比較器の少なくとも一つは、２つの前記第２基板の出力信号同士を比較してもよい。
　前記複数の比較器のうち少なくとも一つは、３つ以上の前記第２基板の出力信号同士を比較してもよい。
　前記複数の第２基板は、前記第１基板の四隅のうち少なくとも２か所に配置されてもよい。
　前記第２基板は、前記第１基板の上に、ＣｏＷ（Chip on Wafer）、ＣｏＣ（Chip on Chip）、又はＷｏＷ（Wafer on Wafer）により接合されてもよい。
　前記複数の第２基板のそれぞれは、前記信号選択回路で選択された信号に基づいて所定の信号処理を行う信号処理回路をさらに有し、
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が同じ前記テスト信号を選択した場合の前記信号処理回路の出力信号同士を比較してもよい。
　前記第１基板は、画素アレイ部を有し、
　前記第２基板は、前記画素アレイ部から出力された画素信号の信号処理を行う前記信号処理回路を有してもよい。
　前記画素アレイ部は、
　互いに交差する第１方向及び第２方向に配列される複数の画素と、
　前記複数の画素のそれぞれに設けられ、入射光の光量に応じた電荷を発生させる光電変換素子と、
　前記第１方向に並ぶ２以上の前記画素を含み前記第２方向に配列される複数の第１画素群に接続される複数の第１配線と、
　前記複数の第１配線を順に駆動する駆動回路と、
　前記第２方向に並ぶ２以上の前記画素を含み前記第１方向に配列される複数の第２画素群から出力された複数の画素信号を伝送する複数の第２配線と、を有してもよい。
　画素アレイ部を有する第１基板と、
　前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、
　前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、
　前記複数の第２基板のそれぞれは、
　テスト信号を生成するテスト信号生成回路と、
　前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、
　前記信号選択回路で選択された信号に基づいて所定の信号処理を行う信号処理回路と、を有し、
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較してもよい。
　光検出装置。
本開示の第１の実施形態に係る半導体装置の概略構成を示すブロック図。 画素行又は画素列の少なくとも一方に不良が発生した状態を模式的に示す図。 第１の実施形態に係る光検出装置の動作中に何らかの不良が発生した場合の動作を模式的に示す図。 行選択回路の内部構成の一例を示す回路図。 ＰＤ信号、ＮＤＢ信号、ＥＮ信号、及び行選択信号の論理を示す図。 画素アレイ部における各画素の回路構成の一例を示す回路図。 カラム読出し回路の内部構成の一例を示す回路図。 カラム読出し回路内の比較器の内部構成の一例を示す回路図。 行方向に延びて列方向に並ぶ複数の行選択線のうち一つに不良が発生した例を示す図。 行方向に並ぶ複数の行選択線のうち二つに不良が発生した例を示す図。 隣接する２つの行選択線に不良が発生した例を示す図。 上から３番目と４番目の行選択線に不良が発生した場合の第１の対策例を示す図。 上から３番目と４番目の行選択線に不良が発生した場合の第２の対策例を示す図。 本実施形態に係る光検出装置に何らかの不良が発生した場合の処理動作を示すフローチャート。 メインチップとサブチップをＣｏＷ方式で積層させる例を示す模式的な斜視図。 メインチップ上の複数のサブチップのうち一部のサブチップに不良が発生した例を示す模式的な平面図。 メインチップ上の四隅に積層される４つのサブチップから出力される色別の画像データを示す図。 サブチップごとにセレクタを設ける例を示す図。 各サブチップの動作内容を示す図。 図２０Ａ、図２０Ｂ及び図２０Ｃは画素アレイ部のカラム方向の両側にカラム読出し回路、ロジック回路及び出力Ｉ／Ｆ回路を配置する例を示すブロック図。 画素アレイ部の行方向の両側に行選択回路及び行選択制御回路を配置する場合に、いずれか一方の行選択回路に不良が発生した例を示すブロック図。 図２１の不良に対する対策の第１例を説明する図。 図２３Ａ、図２３Ｂ、及び図２３Ｃは不良が発生する前後における行選択線上の行選択信号の信号波形図。 図２１の不良に対する対策の第２例を説明する図。 図２４の不良対策の結果を示す図。 奇数番目のすべての行選択線をハイインピーダンスに設定し、偶数番目の行選択線２２に接続される画素行の間引き読出しを行う例を示す図。 ベイヤ配列を説明する図。 モノクロ画像の画素配列を説明する図。 第２の実施形態に係る半導体装置の概略構成を示すブロック図。 第２の実施形態に係る光検出装置内の比較器の第１例を示すブロック図。 第２の実施形態に係る光検出装置内の比較器の第２例を示すブロック図。 第２の実施形態に係る光検出装置内の比較器の第３例を示すブロック図。 第２の実施形態に係る光検出装置内の比較器の第４例を示すブロック図。 ソフトエラーの発生を説明する図。 比較対象の２つのサブチップを近接して配置する例を示す図。 比較対象の２つのサブチップを離隔して配置する例を示す図。 主に制御分野で用いられる半導体装置の模式的な平面図。 主にセキュリティ分野で用いられる半導体装置の模式的な平面図。 第３の実施液体に係る半導体装置を備える産業用ロボットシステムの概略構成を示すブロック図。 制御装置５１の処理動作を示すフローチャート。 車両制御システムの概略的な構成の一例を示すブロック図。 車外情報検出部及び撮像部の設置位置の一例を示す説明図。
　以下、図面を参照して、半導体装置及び光検出装置の実施形態について説明する。以下では、半導体装置及び光検出装置の主要な構成部分を中心に説明するが、半導体装置及び光検出装置には、図示又は説明されていない構成部分や機能が存在しうる。以下の説明は、図示又は説明されていない構成部分や機能を除外するものではない。
　（第１の実施形態）
　図１は本開示の第１の実施形態に係る半導体装置１の概略構成を示すブロック図である。図１は、第１の実施形態に係る半導体装置１を光検出装置２に適用する例を主に説明する。
　第１の実施形態に係る光検出装置２は、図１に示すように、画素アレイ部１１と周辺回路部１２とを備える。周辺回路部１２は、例えば、行選択回路１３と、タイミング制御回路１４と、カラム読出し回路１５と、ロジック回路及び出力インタフェース（Ｉ／Ｆ）回路１６とを有する。
　画素アレイ部１１と周辺回路部１２は、同一の基板上に配置されてもよいし、周辺回路部１２の少なくとも一部は、別の基板に配置されてもよい。例えば、画素アレイ部１１、行選択回路１３、タイミング制御回路１４、及びカラム読出し回路１５が配置される第１基板（画素チップ）と、ロジック回路及び出力Ｉ／Ｆ回路１６が配置される第２基板（回路チップ）とを互いに積層してもよい。
　画素アレイ部１１は、行方向及び列方向に配列される複数の画素２１と、それぞれが行方向Ｘに延びて列方向Ｙに配列される複数の行選択線２２と、それぞれが列方向Ｙに延びて行方向Ｘに配列される複数の垂直信号線ＶＳＬとを有する。本明細書では、行方向Ｘを第１方向、列方向Ｙを第２方向と呼ぶことがある。
　複数の画素２１のそれぞれは、入射光の光量に応じた電荷を生成して蓄積する光電変換素子と、光電変換素子が蓄積した電荷に応じた画素信号を読み出す画素回路とを有する。画素２１の具体的な回路構成は後述する。本明細書は、画素２１が複数の色画素で構成される場合、又は画素２１がモノクロ画素で構成される場合を含む。
　複数の行選択線２２は、画素２１から信号を読み出すための行選択信号を伝送する。図１では、個々の行選択線２２を１本の配線で図示するが、後述するように行選択線２２は複数の配線で構成される場合がある。複数の行選択線２２は、行選択回路１３に接続されており、行選択回路１３で生成された行選択信号を伝送する。
　行選択回路１３は、シフトレジスタとアドレスデコーダなどで構成され、画素アレイ部１１の各画素２１を全画素同時あるいは行単位等で駆動する。行選択回路１３は、タイミング制御回路１４とともに、画素アレイ部１１の各画素２１の動作を制御する駆動部を構成する。行選択回路１３は、具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する。
　読出し走査系は、画素２１から信号を読み出すために、画素アレイ部１１の画素２１を行単位で順に選択走査する。画素２１から読み出される信号はアナログ信号である。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりも露光時間分だけ先行して掃出し走査を行う。
　この掃出し走査系による掃出し走査により、読出し行の画素２１の光電変換素子から不要な電荷が掃き出されて各画素２１の光電変換素子がリセットされる。掃出し走査系による不要電荷を掃き出す（リセットする）ことにより、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の電荷を捨てて、新たに露光を開始する（電荷の蓄積を開始する）動作を指す。
　読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に受光した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、画素２１における露光期間となる。
　行選択回路１３によって選択走査された画素行の各画素２１から出力される信号は、画素列ごとに垂直信号線ＶＳＬの各々を通してカラム読出し回路１５に入力される。カラム読出し回路１５は、画素アレイ部１１の画素列ごとに、選択行の各画素２１から垂直信号線ＶＳＬを通して出力される信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
　具体的には、カラム読出し回路１５は、具体的な信号処理として、例えばノイズ除去処理、例えばＣＤＳ（Correlated Double Sampling；相関二重サンプリング）処理、又はＤＤＳ（Double Data Sampling）処理を行う。例えば、ＣＤＳ処理により、リセットノイズ及び画素内の増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム読出し回路１５は、ノイズ除去処理以外に、例えば、ＡＤ（アナログ－デジタル）変換機能を有し、アナログの画素信号をデジタル信号に変換して出力する。
　ロジック回路及び出力Ｉ／Ｆ回路１６は、シフトレジスタやアドレスデコーダなどで構成され、カラム読出し回路１５の画素列に対応する単位回路を順番に選択する。このロジック回路及び出力Ｉ／Ｆ回路１６による選択走査により、カラム読出し回路１５において単位回路ごとに信号処理された画素信号が順番に出力される。
　ロジック回路及び出力Ｉ／Ｆ回路１６は、少なくとも演算処理機能を有し、カラム読出し回路１５から出力される画素信号に対して演算処理等の種々の信号処理を行う。ロジック回路及び出力Ｉ／Ｆ回路１６で信号処理された画素信号は、所定のフォーマットに変換され、ロジック回路及び出力Ｉ／Ｆ回路１６から光検出装置２の外部へ出力される。
　タイミング制御回路１４は、各種のタイミング信号を生成するタイミングジェネレータなどで構成され、タイミングジェネレータで生成された各種のタイミングを基に、行選択回路１３、カラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６などの駆動制御を行う。本明細書では、タイミング制御回路１４を単に制御回路と呼ぶことがある。
　本実施形態に係るタイミング制御回路１４は、複数の行選択線２２、行選択回路１３、複数の垂直信号線ＶＳＬ、又はカラム読出し回路１５の少なくとも一つが不良を含む場合に、複数の行選択線２２又は複数の垂直信号線ＶＳＬの少なくとも一方を間引くか、又は画素アレイ部１１から１フレーム分の画像データを出力するフレームレートを下げるかの少なくとも一方を行う。
　行選択回路１３は、行選択回路１３又は複数の行選択線２２の少なくとも一方が不良を含む場合に、タイミング制御回路１４の制御により、複数の行選択線２２を間引いて駆動するか、又は複数の行選択線２２を順に駆動する周波数を低下させてもよい。
　カラム読出し回路１５は、複数の垂直信号線ＶＳＬ又はカラム読出し回路１５の少なくとも一方が不良を含む場合に、タイミング制御回路１４の制御により、複数の垂直信号線ＶＳＬを間引いて画素信号を読み出してもよい。
　図２は、任意の行選択線２２が接続される画素行ＲＷ、又は任意の垂直信号線ＶＳＬが接続される画素列ＣＬの少なくとも一方に不良が発生した状態を模式的に示す図である。図２のグレーの画素行ＲＷ及び画素列ＣＬは不良があることを示す。不良が発生しうる画素行ＲＷ又は画素列ＣＬの場所と数は任意である。不良の発生要因は様々である。例えば、行選択回路１３に不良があるために、少なくとも一つの行選択線２２に接続される画素行ＲＷが不良になる場合と、行選択回路１３には不良がないものの、少なくとも一部の行選択線２２の断線又は短絡などにより画素行ＲＷに不良が発生する場合とがある。同様に、カラム読出し回路１５に不良があるために、少なくとも一つの垂直信号線ＶＳＬが接続される画素列が不良になる場合と、カラム読出し回路１５には不良がないものの、少なくとも一部の垂直信号線ＶＳＬの断線又は短絡などにより画素列ＣＬに不良が発生する場合とがある。
　行選択回路１３は、行方向Ｘに並ぶ複数の行選択線２２を順次に駆動して、各行選択線２２にパルス状の行選択信号を出力する。行選択回路１３は、例えばシフトレジスタを内蔵して、位相の異なる複数のパルス信号を生成する。シフトレジスタで生成された各パルス信号は、対応する行選択線２２に出力される。行選択回路１３が不良の場合には、位相の異なる複数のパルス信号が複数の行選択線２２に出力されなくなる。この場合、複数の行選択線２２は、例えば、ハイレベル固定、ローレベル固定、又はハイインピーダンスになりうる。
　また、複数の行選択線２２のうち、少なくとも一部の行選択線２２が断線する不良が起きた場合には、少なくとも一部の行選択線２２の信号レベルがハイインピーダンス状態になる。さらに、複数の行選択線２２のうち、少なくとも一部の行選択線２２が短絡する不良が起きた場合には、少なくとも一部の行選択線２２の信号レベルは同じになり、位相の異なる複数のパルス状の行選択信号を出力できなくなる。
　行選択回路１３は、例えば、複数の行選択線のうち不良の行選択線を含む一部の行選択線を除いて、残りの行選択線を駆動する。あるいは、行選択回路１３は、複数の行選択線のうち不良の行選択線が間引かれるように、複数の行選択線を所定の間隔で間引いて駆動する。あるいは、行選択回路１３は、複数の行選択線を複数の組に分けて、各組ごとに間引いて駆動することが可能であり、不良が発生した行選択線が所属する組のすべての行選択線の駆動を停止し、残りの組の行選択線を間引いて駆動する。
　カラム読出し回路１５は、複数の垂直信号線ＶＳＬで伝送される複数の画素信号を読み出す処理を行うが、カラム読出し回路１５が不良の場合には、複数の画素信号を正常に読み出せなくなり、場合によっては、複数の画素信号がハイレベル固定、ローレベル固定、又はハイインピーダンスになりうる。後述するように、カラム読出し回路１５は、各垂直信号線ＶＳＬに電流を流す電流源と、各垂直信号線ＶＳＬ上の画素信号と参照信号（ＲＡＭＰ信号）とを比較する比較器２４とを有する。電流源２３と比較器２４の少なくとも一方が不良を起こすおそれがある。
　また、複数の垂直信号線ＶＳＬのうち、少なくとも一部の垂直信号線ＶＳＬが断線する不良が起きた場合には少なくとも一部の垂直信号線ＶＳＬの信号レベルがハイインピーダンス状態になる。さらに、複数の垂直信号線ＶＳＬのうち、少なくとも一部の垂直信号線ＶＳＬが短絡する不良が起きた場合には、少なくとも一部の垂直信号線ＶＳＬの信号レベルは同じになる。
　このように、第１の実施形態に係る光検出装置２の不良により、少なくとも一部の行選択線２２で正常に行選択信号を伝送できなくなるか、又は少なくとも一部の垂直信号線ＶＳＬで正常に画素信号を伝送できなくなる。
　図３は、第１の実施形態に係る光検出装置２の動作中に何らかの不良が発生した場合の動作を模式的に示す図である。時刻ｔ１とｔ２では、不良が発生しておらず、光検出装置２は、フレームごとに露光した画像データを出力する。時刻ｔ３で何らかの不良（異常）が検出されると、時刻ｔ４以降では例えば一部の画素を間引いて画像データを出力する。
　図４は行選択回路１３の内部構成の一例を示す回路図である。図４には、行選択回路１３の内部構成のうち、１本の行選択線２２に繋がる経路上の回路構成を示す。図４に示すように、行選択回路１３は、例えば、ＮＡＮＤゲートＧ１と、インバータＩＶ１と、ＮＯＲゲートＧ２と、ＰＭＯＳトランジスタＱ１と、ＮＭＯＳトランジスタＱ２とを有する。ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２は、電源電圧ＶＤＤノードと接地電圧ＶＳＳノードとの間にカスコード接続される。ＮＡＮＤゲートＧ１は、ＰＤ信号とＥＮ信号の否定論理積信号を出力する。ＮＡＮＤゲートＧ１の出力信号はＰＭＯＳトランジスタＱ１のゲートに入力される。ＮＯＲゲートＧ２は、ＥＮ信号をインバータＩＶ１で反転した信号と、ＮＤＢ信号との否定論理和信号を出力する。ＮＯＲゲートＧ２の出力信号はＮＭＯＳトランジスタＱ２のゲートに入力される。
　ＰＭＯＳトランジスタＱ１のドレインとＮＭＯＳトランジスタＱ２のドレインは、行選択線２２に接続される。行選択線２２には、対応する画素行の各画素の選択トランジスタのゲートが接続される。
　図５は、ＰＤ信号、ＮＤＢ信号、ＥＮ信号、及び行選択信号ＤＯＵＴの論理を示す図である。ＥＮ信号がローレベルであれば、ＰＤ信号とＮＤＢ信号の論理によらず、行選択信号ＤＯＵＴはハイインピーダンス（Ｈｉ－Ｚ）になる。ＥＮ信号がハイレベルの場合、ＰＤ信号がローレベルでＮＤＢ信号がローレベルであれば、行選択信号ＤＯＵＴはローレベルになり、ＮＤＢ信号がハイレベルでＰＤ信号がハイレベルであれば、行選択信号ＤＯＵＴはハイレベルになる。ＥＮ信号がハイレベルの場合に、ＰＤ信号がハイレベルでＮＤＢ信号がローレベルであれば、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２がともにオンして、電源電圧ＶＤＤノードから接地電圧ＶＳＳノードに貫通電流が流れることから、この論理にはならないように（ＤＯＵＴ＝Ｘ）、ＰＤ信号とＮＤＢ信号が制御される。ＥＮ信号がハイレベルの場合に、ＰＤ信号がローレベルでＮＤＢ信号がハイレベルであれば、ＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２はいずれもオフするため、行選択信号ＤＯＵＴはハイインピーダンスになる。
　行選択回路１３に不良が発生した場合には、図５に示した論理通りに行選択線２２の論理が変化しなくなるおそれがある。不良の要因としては、例えば、ＮＡＮＤゲートＧ１とＮＯＲゲートＧ２の入力配線同士又は出力配線同士の短絡、ＮＡＮＤゲートＧ１又はＮＯＲゲートＧ２の入力配線又は出力配線の断線などが考えられる。
　行選択回路１３に不良が発生すると、例えば、２以上の行選択線２２が短絡又は断線するおそれがあり、複数の行選択線２２を順次に駆動できなくなる。そこで、行選択回路１３に不良が発生した場合には、例えばＥＮ信号をローレベルにする。これにより、図４及び図５に示すように、行選択信号をハイインピーダンスにすることができる。よって、図４のＰＭＯＳトランジスタＱ１とＮＭＯＳトランジスタＱ２に貫通電流が流れなくなり、かつ、複数の行選択線２２にはパルス信号が供給されなくなる。
　図６は画素アレイ部１１における各画素２１の回路構成の一例を示す回路図である。本明細書では、図６に示す画素２１の回路を画素回路と呼ぶことがある。図６の画素回路は、排出トランジスタＱ３と、第１転送トランジスタＱ４と、第２転送トランジスタＱ５と、リセットトランジスタＱ６と、変換効率切替トランジスタＱ７と、増幅トランジスタＱ８と、選択トランジスタＱ９とを有する。排出トランジスタＱ３のゲートには、ＯＦＧ信号が入力されるため、以下ではＯＦＧトランジスタＱ３と呼ぶ。第１転送トランジスタＱ４のゲートにはＴＲＸ信号が入力されるため、以下ではＴＲＸトランジスタＱ４と呼ぶ。第２転送トランジスタＱ５のゲートにはＴＲＧ信号が入力されるため、以下ではＴＲＧトランジスタＱ５と呼ぶ。リセットトランジスタＱ６のゲートにはＲＳＴ信号が入力されるため、以下ではＲＳＴトランジスタＱ６と呼ぶ。変換効率切替トランジスタＱ７のゲートにはＦＤＧ信号が入力されるため、以下ではＦＤＧトランジスタＱ７と呼ぶ。以下では、増幅トランジスタＱ８をＡＭＰトランジスタＱ８と呼ぶ。選択トランジスタＱ９のゲートにはＳＥＬ信号が入力されるため、以下ではＳＥＬトランジスタＱ９と呼び。ＴＲＸトランジスタとＴＲＧトランジスタは一つの転送トランジスタに代用してもよい。また、ＦＤＧトランジスタは省略してもよい。
　本明細書では、各画素に入力されるＯＦＧ信号、ＴＲＸ信号、ＴＲＧ信号、ＲＳＴ信号、ＦＤＧ信号、及びＳＥＬ信号を総称して行選択信号又は画素駆動制御信号と呼ぶ。行選択信号（画素駆動制御信号）は、行選択回路１３から、複数種類の行選択線２２を介して供給される。行選択信号を構成するＯＦＧ信号、ＴＲＸ信号、ＴＲＧ信号、ＲＳＴ信号、ＦＤＧ信号、及びＳＥＬ信号のそれぞれは、例えば図４と同様の回路構成の行選択回路１３に入力される。よって、行選択回路１３の不良により、行選択信号を構成するＯＦＧ信号、ＴＲＸ信号、ＴＲＧ信号、ＲＳＴ信号、ＦＤＧ信号、又はＳＥＬ信号の少なくとも一つがハイ固定、ロー固定、又はハイインピーダンスになるおそれがある。
　ＯＦＧ信号は、光電変換素子ＰＤの蓄積電荷の排出時にハイレベルになってＯＦＧトランジスタＱ３をオンさせる。ＯＦＧ信号が所望の信号論理にならない不良が発生した場合には、正常な露光制御が不可能になる。そこで、ＯＦＧ信号の不良時には、例えば、ＲＳＴ信号とＦＤＧ信号をともにハイレベルにして浮遊拡散層ＦＤの電荷を初期化するとともに、ＳＥＬ信号をローレベルにして、垂直信号線ＶＳＬへの画素信号の出力を停止する。
　ＴＲＸ信号とＴＲＧ信号は、光電変換素子ＰＤの蓄積電荷を画素内の不図示の容量素子に転送する際にハイレベルになり、ＴＲＸトランジスタＱ４とＴＲＧトランジスタＱ５をオンさせる。ＴＲＸ信号とＴＲＧ信号が所望の信号論理にならない不良が発生した場合には、容量素子への電荷転送を行えなくなる。そこで、ＴＲＸ信号とＴＲＧ信号の不良時には、例えば、ＲＳＴ信号とＦＤＧ信号をともにハイレベルにして浮遊拡散層ＦＤの電荷を初期化するとともに、ＳＥＬ信号をローレベルにして、垂直信号線ＶＳＬへの画素信号の出力を停止する。
　ＲＳＴ信号とＦＤＧ信号は、浮遊拡散層の保持電荷を初期化する際にハイレベルになり、ＲＳＴトランジスタＱ６とＲＤＧトランジスタをオンさせる。ＲＳＴ信号とＦＤＧ信号が所望の信号論理にならない不良が発生した場合には、浮遊拡散層の保持電荷の初期化を正常に行えなくなる。そこで、例えば、ＲＳＴ信号とＦＤＧ信号の不良時には、ＳＥＬ信号をローレベルにして、垂直信号線ＶＳＬへの画素信号の出力を停止する。
　ＳＥＬ信号は、画素で生成された画素信号を垂直信号線ＶＳＬに出力する際にハイレベルになり、ＳＥＬトランジスタをオンさせる。ＳＥＬ信号が所望の信号論理にならない不良が発生した場合には、垂直信号線ＶＳＬに画素信号を出力できなくなる。そこで、ＳＥＬ信号の不良時には、ＳＥＬトランジスタＱ９を強制的にオフして垂直信号線ＶＳＬへの画素信号の出力を停止する。
　図７はカラム読出し回路１５の内部構成の一例を示す回路図である。図７は、カラム読出し回路１５の内部構成のうち、１本の垂直信号線ＶＳＬに繋がる経路上の回路構成を示す。図７に示すように、カラム読出し回路１５は、電流源２３と、比較器２４とを有する。
　電流源２３は、２つのＮＭＯＳトランジスタＱ１１、Ｑ１２を含むカレントミラー回路と、定電流源２５とを有する。定電流源２５は、電源電圧ＶＤＤノードとＮＭＯＳトランジスタＱ１１のドレインとの間に接続される。ＮＭＯＳトランジスタＱ１１のドレインとゲートは短絡され、ソースは接地電圧ＶＳＳノードに接続される。
　ＮＭＯＳトランジスタＱ１１のゲートとＮＭＯＳトランジスタＱ１２のゲートとの間にはＮＭＯＳトランジスタＱ１３が接続される。ＮＭＯＳトランジスタＱ１２のゲートと接地電圧ＶＳＳノードとの間にはＮＭＯＳトランジスタＱ１４が接続される。垂直信号線ＶＳＬとＮＭＯＳトランジスタＱ１２のドレインとの間にはＮＭＯＳトランジスタＱ１５が接続される。
　ＮＭＯＳトランジスタＱ１３のゲートとＮＭＯＳトランジスタＱ１５のゲートには、ＥＮ信号が入力される。ＮＭＯＳトランジスタＱ１４のゲートには、ＥＮ信号をインバータＩＶ２で反転した信号が入力される。
　カラム読出し回路１５が正常である場合は、ＥＮ信号はハイレベルに設定される。これにより、ＮＭＯＳトランジスタＱ１３とＱ１５はともにオンし、ＮＭＯＳトランジスタＱ１４はオフする。よって、垂直信号線ＶＳＬから電流源２３を通って接地電圧ＶＳＳノードに電流が流れる。
　カラム読出し回路１５に不良が発生した場合は、タイミング制御回路１４はＥＮ信号をローレベルに設定する。これにより、ＮＭＯＳトランジスタＱ１３とＱ１５はともにオフし、ＮＭＯＳトランジスタＱ１４はオンする。よって、垂直信号線ＶＳＬと電流源２３との接続が遮断され、垂直信号線ＶＳＬには、電流源２３からの電流が流れなくなる。また、電流源２３におけるＮＭＯＳトランジスタＱ１３がオフしてＮＭＯＳトランジスタＱ１４がオンするため、電流源２３は電流生成動作を停止する。これにより、カラム読出し回路１５に不良が発生した場合に、垂直信号線ＶＳＬ及びカラム読出し回路１５に電流が流れなくなり、消費電力を削減できる。
　また、カラム読出し回路１５は、垂直信号線ＶＳＬと比較器２４との間に接続されるトランスファゲート２６、インバータＩＶ３、及びＮＭＯＳトランジスタＱ１６を有する。トランスファゲート２６の一方の入力ノードにはＥＮ信号が入力され、他方の入力ノードにはＥＮ信号をインバータＩＶ３で反転した信号が入力される。比較器２４の一方の入力ノードと接地電圧ＶＳＳノードの間には、ＮＭＯＳトランジスタＱ１６が接続される。ＮＭＯＳトランジスタＱ１６のゲートには、ＥＮ信号をインバータＩＶ３で反転した信号が入力される。
　カラム読出し回路１５が正常である場合は、上述したようにＥＮ信号はハイレベルであるため、トランスファゲート２６はオンし、かつＮＭＯＳトランジスタＱ１６はオフする。よって、垂直信号線ＶＳＬ上の画素信号は比較器２４の一方の入力ノードに入力される。
　カラム読出し回路１５に不良が発生した場合は、ＥＮ信号がローレベルになるため、トランスファゲート２６はオフし、かつＮＭＯＳトランジスタＱ１６はオンする。よって、垂直信号線ＶＳＬと比較器２４の第１入力ノードとの接続経路は遮断される。
　図７に示すように、カラム読出し回路１５内の電流源２３を構成するトランジスタＱ１１、Ｑ１２の少なくとも一方が不良によりドレインとソース間が短絡した場合には、ドレインとソース間に大電流が流れるおそれがあるため、ＥＮ信号をローレベルにして、トランジスタＱ１５をオフすることで、垂直信号線ＶＳＬと電流源２３とを遮断することができる。
　また、ＥＮ信号をローレベルにすると、トランスファゲート２６がオフし、垂直信号線ＶＳＬと比較器２４とを遮断することができる。これにより、比較器２４に垂直信号線ＶＳＬ上の不定信号が入力されなくなる。
　さらに、ＥＮ信号をローレベルにすると、トランジスタＱ１３がオフし、電流源２３を構成するトランジスタＱ１１、Ｑ１２のゲート同士を遮断することができる。よって、ある垂直信号線ＶＳＬに繋がるトランジスタＱ１２に不良が発生した場合には、このトランジスタＱ１２だけをトランジスタＱ１１から遮断することができ、他の垂直信号線ＶＳＬに繋がるトランジスタＱ１２に悪影響を与えなくなる。不良が発生したトランジスタＱ１２のゲートと接地電圧ＶＳＳノードの間にトランジスタＱ１４を接続し、このトランジスタＱ１４をオンすることで、不良が発生したトランジスタＱ１２のゲート電圧を強制的に引き下げて、オフ固定にしてもよい。
　ＥＮ信号は、垂直信号線ＶＳＬごとに別個に設けられる。図７では、隣接する２本の垂直信号線ＶＳＬの一方にはＥＮ信号が設けられ、他方にはＥＮ１信号が設けられる例を示す。
　このように、電流源２３の一部であるトランジスタＱ１１を複数の垂直信号線ＶＳＬで共有し、垂直信号線ＶＳＬごとに設けられるトランジスタＱ１２は個別にトランジスタＱ１１から遮断できるようにすることで、不良が発生したトランジスタＱ１２と垂直信号線ＶＳＬのみを使用不可とし、他の垂直信号線ＶＳＬとトランジスタＱ１２は画素読出しに利用できる。
　図８はカラム読出し回路１５内の比較器２４の内部構成の一例を示す回路図である。図８では、図７に示したトランスファゲート２６、インバータＩＶ３、及びトランジスタＱ１６を省略しているが、これらを備えてもよい。
　図８に示す比較器２４は、ＮＭＯＳトランジスタＱ２１、Ｑ２２と、ＰＭＯＳトランジスタＱ２３～Ｑ２７と、ＡＮＤゲートＧ３とを有する。トランジスタＱ２１のゲートには垂直信号線ＶＳＬ１が接続される。トランジスタＱ２２のゲートには、参照信号（ＲＡＭＰ信号）が入力される。トランジスタＱ２３～Ｑ２６は、トランジスタＱ２１、Ｑ２２に流れる電流を制御するカレントミラー回路を構成する。トランジスタＱ２３、Ｑ２４のゲート同士は接続される。トランジスタＱ２３とＱ２６は、電源電圧ＶＤＤノードとトランジスタＱ２１のドレインとの間に並列に接続される。トランジスタＱ２４とＱ２５は、電源電圧ＶＤＤノードとトランジスタＱ２２のドレインとの間に並列に接続される。トランジスタＱ２４、Ｑ２５の各ゲートにはＥＮ信号が入力される。
　ＥＮ信号がハイレベルの場合には、トランジスタＱ２５、Ｑ２６はオフし、比較器２４は、垂直信号線ＶＳＬ上の画素信号と参照信号ＲＡＭＰとの比較結果に応じた信号を、ＡＮＤゲートＧ３から出力する。ＡＮＤゲートＧ３は、ＥＮ信号がハイレベルのときに、垂直信号線ＶＳＬ上の画素信号と参照信号ＲＡＭＰとの比較結果に応じた信号を出力する。
　ＥＮ信号がローレベルの場合には、トランジスタＱ２５、Ｑ２６がオンするため、トランジスタＱ２１、Ｑ２２のドレインは強制的にハイレベルになり、トランジスタＱ２７はオフする。また、比較器２４の出力であるＡＮＤゲートＧ３の出力は、画素信号と参照信号との比較結果に関係なく、ローレベルになる。
　図８は、隣接する２本の垂直信号線ＶＳＬ１、ＶＳＬ２のうち、一方の垂直信号線ＶＳＬ１に対してＥＮ信号が設けられ、他方の垂直信号線ＶＳＬ２に対してＥＮ１が設けられる例を示す。
　このように、比較器２４に何らかの不良が発生した場合には、対応するＥＮ信号又はＥＮ１信号をローレベルにすることで、比較器２４の出力をローレベル固定にすることができる。
　図９は行方向Ｘに延びて列方向Ｙに並ぶ複数の行選択線２２のうち一つに不良が発生した例を示す図である。具体的には、図９は、上から３番目の行選択線２２に不良が発生した例を示し、不良が発生した行選択線２２に接続される画素行をグレーで表示している。この場合、行選択回路１３は、例えば、３行おきに間引いて行選択線２２を駆動する駆動方式を採用する。図９の例では、白抜きの画素行が駆動され、グレーの画素行は間引かれる。
　図１０は行方向Ｘに並ぶ複数の行選択線２２のうち二つに不良が発生した例を示す図である。具体的には、図１０は、上から３番目と８番目の行選択線２２に不良が発生した例を示す。この場合も、行選択回路１３は、例えば、３行おきに間引いて行選択線２２を駆動する駆動方式を採用する。これにより、図１０に示すように、白抜きの画素行が駆動され、グレーの画素行は駆動されなくなる。
　図１１は隣接する２つの行選択線２２に不良が発生した例を示す図である。具体的には、図１１は、上から３番目と４番目の行選択線２２に不良が発生した例を示す。この場合、行選択回路１３が３行置きに間引いて行選択線２２を駆動すると、不良が発生した行選択線２２を駆動することになり、撮像画像に横筋が表示される等の不具合が生じるおそれがある。図１１に示すように、３つの画素行ごとに駆動すると、先頭の画素行と、不良が発生した４番目の画素行を駆動することになる。
　図１２は、図１１と同様に、上から３番目と４番目の行選択線２２に不良が発生した場合の第１の対策例を示す図である。図１２では、行選択回路１３は、７行おきに間引いて行選択線２２を駆動する。これにより、隣接する２つの行選択線２２に不良が発生しても、その不良の影響を受けずに、撮像画像を生成できる。図１２の場合、先頭の画素行の次に駆動されるのは、８番目の画素行であり、不良が発生した３番目及び４番目の画素行は駆動されなくなる。
　図１３は、上から３番目と４番目の行選択線２２に不良が発生した場合の第２の対策例を示す図である。図１１では、最も上の行選択線２２を基準に３行おきに間引いて行選択線２２を駆動する例を示すが、図１３では、３行おきに駆動する行選択線２２の種類を切替可能にする。具体的には、図１３の例では、上から３番目と４番目の行選択線２２に不良が発生したため、上から２番目の行選択線２２を基準として、３行おきに行選択線２２を駆動する。この場合、上から２番目の画素行の次には、５番目の画素行が駆動されることから、不良が発生した３番目と４番目の画素行が駆動されなくなる。
　図１４は本実施形態に係る光検出装置２に何らかの不良が発生した場合の処理動作を示すフローチャートである。図１４では、光検出装置２がイメージセンサ（ＣＩＳ）の例を示す。本実施形態に係る光検出装置２は、電源電圧が投入されているときに図１４の処理動作を繰り返し実行する。
　まず、光検出装置（ＣＩＳ）２に何らかの不良が発生したか否かを判定する（ステップＳ１）。本明細書では、不良を異常と呼ぶことがある。ステップＳ１では、例えば、光検出装置２で撮像された画像に基づいて不良が発生したか否かを判定する。あるいは、複数の垂直信号線ＶＳＬ又は複数の行選択線２２の電圧レベルに基づいて、不良が発生したか否かを判定してもよい。
　ステップＳ１がＮＯの場合、すなわち、不良が発生していない場合には、光検出装置２を通常動作させ（ステップＳ２）、ステップＳ１に戻る。
ステップＳ１がＹＥＳの場合、すなわち、不良が発生した場合には、不良の影響を受ける行選択線２２又は垂直信号線ＶＳＬに繋がる行選択回路１３又はカラム読出し回路１５の少なくとも一部の回路を停止させる（ステップＳ３）。
　次に、光検出装置２に不良（異常）が発生したことをホスト装置に通知する（ステップＳ４）。ホスト装置は、光検出装置２を制御する装置であり、例えばアプリケーションプロセッサなどである。
　次に、光検出装置２を間引き駆動することで、不良動作を回避できるか否かを判定する（ステップＳ５）。ここでは、間引き駆動することで、撮像画像の画質が不良の影響を受けない場合に、不良を回避できると判定する。
　ステップＳ５がＹＥＳの場合、すなわち、間引き駆動で不良動作を回避できる場合には、間引き駆動を行うことをホスト装置に通知し（ステップＳ６）、間引き駆動を実行する（ステップＳ７）。ステップＳ５がＮＯの場合、すなわち、間引き駆動でも不良動作を回避できない場合は、そのことをホスト装置に通知し（ステップＳ８）、光検出装置２をスタンバイ状態にする（ステップＳ９）。
　本実施形態に係る光検出装置２は、画素チップ（第１基板）３１と、回路チップ（第２基板）３２とを積層させる構造で実現可能である。以下では、画素チップ３１は、センサチップ又はメインチップと呼んでもよい。回路チップ３２は、サブチップ又はロジックチップと呼んでもよい。
　図１５は画素チップ３１と回路チップ３２をＣｏＷ（Chip on Wafer）方式で積層させる例を示す模式的な斜視図である。図１５は、ウエハ上に複数の画素チップ３１を配置した状態で、各画素チップ３１の四隅に回路チップ３２を積層する例を示す。回路チップ３２は、画素チップ３１の四隅以外の場所に積層してもよい。画素チップ３１と回路チップ３２は、Ｃｕ－Ｃｕ接続（Copper-Copper Connection）、バンプ、又はビアなどで接合される。ウエハ上の各画素チップ３１の上に複数の回路チップ３２を積層させた後に、ダイシングにより、個々の画素チップ３１に個片化される。
　図１６は、画素チップ３１上の複数の回路チップ３２のうち一部の回路チップ３２に不良が発生した例を示す模式的な平面図である。図１６以降では、回路チップ３２をＳｕｂと表記する。具体的には、図１６は、四隅の回路チップ３２のうち、右上隅の回路チップ３２に不良が発生した例を示す。この場合、図１６の右側に記載されているように、不良が発生した回路チップ３２と同一の行方向Ｘに位置する別の回路チップ３２を、不良が発生した回路チップ３２と同様にスタンバイ状態にする。例えば、右上隅の回路チップ３２が画素アレイ部１１の右半分領域の赤と青の画像データを出力し、左上隅の回路チップ３２が左半分領域の赤と青の画像データを出力し、右下隅の回路チップ３２が右半分領域の緑Ｇｒ、Ｇｂの画像データを出力し、左下隅の回路チップ３２が左半分領域の緑Ｇｒ、Ｇｂの画像データを出力する場合に、右上隅の回路チップ３２の不良により、右上隅と左上隅の回路チップ３２をスタンバイ状態にする場合には、右下隅の回路チップ３２から右半分領域の全色の画像データを出力し、左下隅の回路チップ３２から左半分領域の全色の画像データを出力する。また、光検出装置２は、右上隅の回路チップ３２に不良が発生したことをホスト装置に通知する。ここで、緑Ｇｒとは、赤色画素と同じ画素行に位置する緑色画素を指す。緑Ｇｂとは、青色画素と同じ画素行に位置する緑色画素を指す。
　画素チップ３１の四隅に積層される４つの画素チップ３１のうち、どの画素チップ３１に不良が発生するかによって、残りの正常の画素チップ３１からどの領域のどの色の画像データを出力するかが変化する。
　図１７は、画素チップ３１上の四隅に積層される４つの回路チップ３２から出力される色別の画像データを示す図である。図１７は、左上隅の回路チップ（１）から画素アレイ部１１の左半分領域の赤と青の画像データを出力し、右上隅の回路チップ（２）から画素アレイ部１１の右半分領域の赤と青の画像データを出力し、左下隅の回路チップ（３）から画素アレイ部１１の左半分領域の緑Ｇｒ、Ｇｂの画像データを出力し、右下隅の回路チップ（４）から画素アレイ部１１の右半分領域の緑Ｇｒ、Ｇｂの画像データを出力する例を示す。
　図１８に示すように、回路チップ３２ごとにセレクタ３３を設けることで、不良が発生した他の回路チップ３２が本来出力するべき画像データを、肩代わりに出力することができる。図１８では、左下隅の回路チップ３２に対応するセレクタ３３を図示するが、他の回路チップ３２に対応するセレクタ３３を設けてもよい。
　図１９は、不良が発生した回路チップ３２（以下では、故障チップと呼ぶことがある）と、スタンバイ状態にする回路チップ３２（以下では、ＳＴＢするチップと呼ぶことがある）と、動作させる回路チップ３２（以下では、動作させるチップと呼ぶことがある）と、動作内容とを示すである。図１９では、四隅に配置される回路チップ３２を、回路チップ（１）～（４）と呼び、フレームレートをｆｐｓと呼ぶ。
　図１９の１行目は、図１７の回路チップ（１）に不良が発生した例を示す。この場合、回路チップ（１）だけでなく、回路チップ（２）をスタンバイ状態にし、回路チップ（３）で左半分領域の全色の画像データを出力し、回路チップ（４）で右半分領域の全色の画像データを出力する。回路チップ（３）と（４）は、通常動作時の２倍の量の画像データを出力するため、フレームレートを１／２にする。
　図１９の２行目は、図１７の回路チップ（２）に不良が発生した例を示す。この場合、回路チップ（２）だけでなく、回路チップ（１）をスタンバイ状態にし、回路チップ（３）で左半分領域の全色の画像データを出力し、回路チップ（４）で右半分領域の全色の画像データを出力する。回路チップ（３）と（４）は、通常動作時の２倍の量の画像データを出力するため、フレームレートを１／２にする。
　以下、図１９の３行目以降も同様に、不良の回路チップ３２をスタンバイ状態にし、その他の少なくとも一部の回路チップ３２を用いて、画素アレイ部１１の全域の全色の画像データを出力する。例えば、上から５行目の例は、回路チップ（１）と（２）に不良が発生した例を示す。この場合、回路チップ（１）と（２）をスタンバイ状態にし、かつ回路チップ（３）で左半分領域の全色の画像データを出力し、回路チップ（４）で右半分領域の全色の画像データを出力する。
　図２０は画素アレイ部１１のカラム方向の両側にカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６を配置する例を示すブロック図である。図２０Ａは、画素アレイ部１１のカラム方向の一方の側に配置されるカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６から、画素アレイ部１１の全域の赤と青の画像データを出力し、他方の側に配置されるカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６から、画素アレイ部１１の全域の緑Ｇｒ、Ｇｂの画像データを出力する例を示す。
　図２０Ｂは、画素アレイ部１１のカラム方向の一方の側に配置されるカラム読出し回路１５、又はロジック回路及び出力Ｉ／Ｆ回路１６の少なくとも一つに不良が発生した例を示す。この場合、図２０Ｃに示すように、一方の側に配置されるカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６をスタンバイ状態にした上で、他方の側に配置されるカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６から、フレームレートを１／２に落として、全色の画像データを出力する。
　図２１は画素アレイ部１１の行方向Ｘの両側に行選択回路１３及び行選択制御回路１８を配置する場合に、いずれか一方の行選択回路１３に不良が発生した例を示すブロック図である。図２１の例では、画素アレイ部１１の一方の側のみにカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６を配置するが、図２０と同様にカラム方向の両側にカラム読出し回路１５、ロジック回路及び出力Ｉ／Ｆ回路１６を配置してもよい。
　図２２は図２１の不良に対する対策の第１例を説明する図である。図２２に示すように、第１例では、各行選択線２２の両側に行選択回路１３が接続されている。同一の行選択線２２の両側に行選択回路１３を接続することにより、行選択線２２上を伝送する行選択信号の波形のなまりを抑制できる。一方の行選択回路１３に不良が発生した場合、不良が発生した行選択回路１３の出力をハイインピーダンスに設定した状態で、他方の行選択回路１３から行選択信号を出力する。
　これにより、行選択線２２の両側の行選択回路１３のうち、いずれか一方に不良が発生しても、他方を用いて行選択信号を行選択線２２に供給できるため、不良に対する耐性を向上できる。
　図２３は、不良が発生する前後における行選択線２２上の行選択信号の信号波形図である。図２３Ａは不良発生前の信号波形図、図２３Ｂは不良発生直後の信号波形図、図２３Ｃは不良発生に伴って一方のみの行選択回路１３が行選択線２２に行選択信号を供給する場合の信号波形図である。
　行選択線２２の両側の行選択回路１３のうち、一方の行選択回路１３に不良が発生すると、図２３Ｂに示すように、他方の行選択回路１３のみで行選択線２２を駆動することから、行選択線２２が所望の電圧レベルになるまでに時間がかかり、かつ所望の電圧レベルを維持する期間も不良発生前よりも短くなる。本実施形態では、一方のみの行選択回路１３で行選択線２２を駆動する場合には、不良発生前よりも、フレームレートを長くする（例えば、１／２にする）ため、図２３Ｃに示すように、行選択信号が所望の電圧レベルになるまでに時間がかかるものの、所定の電圧レベルを維持する期間は不良発生前と略同一になる。
　図２４は図２１の不良に対する対策の第２例を説明する図である。図２４に示すように、第２例では、奇数番目の行選択線２２には左側の行選択回路１３が接続され、偶数番目の行選択線２２には右側の行選択回路１３が接続される。例えば、図２４は、１番目の行選択線２２に繋がる行選択回路１３内のバッファ１３ａに不良が発生した様子を示す。この場合、図２５に示すように、左側の行選択回路１３に接続される奇数番目の行選択線２２をハイインピーダンスに設定し、奇数番目の画素行の読出しは行わないようにし、偶数番目の行選択線２２に接続される右側の行選択回路１３を用いて、偶数番目の画素行の間引き読出しを行う。
　図２６は、各行選択線２２の両側に、２つの行選択回路１３内の２つのバッファ１３ａが接続される例を示す。この場合、いずれか一方のバッファ１３ａに不良が発生した場合には、両方のバッファの出力をハイインピーダンスに設定し、この行選択線２２に接続される画素行の読出しを行わないようにする。図２６は、奇数番目のすべての行選択線２２をハイインピーダンスに設定し、偶数番目の行選択線２２に接続される画素行の間引き読出しを行う例を示す。
　図２５又は図２６に示すように、不良が発生した奇数番目（又は偶数番目）の行選択線２２をハイインピーダンスに設定し、偶数番目（又は奇数番目）の行選択線２２に接続される画素行の間引き読出しを行う場合、ベイヤ配列の画素アレイ部１１では、特定の色の画素読出ししかできなくなる。
　図２７Ａはベイヤ配列を説明する図である。ベイヤ配列では、赤Ｒ、緑Ｇｒ、Ｇｂ、青Ｂの４つの色画素を単位とする画素ブロックが行方向Ｘ及び列方向Ｙに配置されている。例えば、奇数番目の行選択線２２に不良が発生した場合、赤と緑Ｇｒの画素読出しができなくなり、青と緑Ｇｂの画素読出しだけを行うことになる。
　本実施形態に係る光検出装置２は、必ずしもカラーの画素読出しを行うとは限らず、モノクロの画素読出しを行う場合がありうる。この場合の画素アレイ部１１は、図２７Ｂに示すように黒と白の画素が行方向Ｘ及び列方向Ｙに交互に配置された画素構成になる。例えば、不良が発生した奇数番目（又は偶数番目）の行選択線２２をハイインピーダンスに設定し、偶数番目（又は奇数番目）の行選択線２２に接続される画素行の間引き読出しを行う場合、黒と白の画素が交互に読み出されるため、特に不具合なしのモノクロ撮像画像を生成できる。
　このように、第１の実施形態では、複数の行選択線２２、行選択回路１３、複数の垂直信号線ＶＳＬ、又はカラム読出し回路１５の少なくとも一つに不良が発生した場合、複数の行選択線２２又は複数の垂直信号線ＶＳＬを間引くか、又はフレームレートを下げるかの少なくとも一方を行う。これにより、光検出装置２に何らかの不良が発生しても、光検出装置２内に異常電流が流れるのを防止でき、かつ、必要最小限の画素読出しを行うことができる。よって、撮像画像の画質が極端に悪くなるおそれがなくなる。
　また、第１の実施形態では、不良が発生したことをホスト装置に通知するため、光検出装置２の不良発生時に安全な対策を取ることができる。具体的には、不良が発生した光検出装置２の動作を停止させるまでの間は、できるだけ画質を維持した状態で光検出装置２から撮像画像を出力できる。
　（第２の実施形態）
　図２８は第２の実施形態に係る半導体装置１の概略構成を示すブロック図である。図２８は、半導体装置１を光検出装置２に適用した例を示すが、後述するように、第２の実施形態に係る半導体装置１は、必ずしも光検出装置２に限定されるものではない。以下では、第２の実施形態に係る半導体装置１を図１と同様のブロック構成の光検出装置２に適用した例を最初に説明し、その後、光検出装置２以外の機能を備える半導体装置１について説明する。
　図２８に示す光検出装置２は、画素チップ３１と、複数の回路チップ３２と、比較器３４とを備える。図２８では、画素チップ３１の例えば四隅に４つの回路チップ３２を配置する例を示す。４つの回路チップ３２は、いずれも同様に構成される。
　画素チップ３１と４つの回路チップ３２は、例えばＣｏＷ方式にて積層される。以下では、画素チップ３１を第１基板、回路チップ３２を第２基板と呼ぶことがある。
　各回路チップ３２は、ロジック回路及び出力Ｉ／Ｆ回路１６を有する。ロジック回路及び出力Ｉ／Ｆ回路１６は、テスト信号生成回路４１と、信号選択回路４２と、信号処理回路４３とを有する。図２８では、ロジック回路及び出力Ｉ／Ｆ回路１６をＬｏｇｉｃと表記する。
　テスト信号生成回路４１は、テスト信号を生成する。信号選択回路４２は、画素チップ３１から出力された信号とテスト信号とのいずれか一方を選択する。信号処理回路４３は、信号選択回路４２で選択された信号に基づいて所定の信号処理を行って、フレーム単位で画像データを生成する。信号処理回路４３が行う信号処理の具体的な内容は問わない。
　比較器３４は、２以上の回路チップ３２の出力信号同士を比較する。図２８の例では、４つの回路チップ３２に対して２個の比較器３４が設けられる。各比較器３４は、左右の２つの回路チップ３２の出力信号同士を比較し、比較結果を示す信号を出力する。
　比較器３４は、２以上の回路チップ３２のそれぞれにおける信号選択回路４２がテスト信号を選択した場合に、２以上の回路チップ３２の出力信号同士を比較する。
　より具体的には、比較器３４は、２以上の回路チップ３２のそれぞれにおける信号選択回路４２が同じテスト信号を選択した場合の信号処理回路４３の出力信号同士を比較する。回路チップ３２に不良が発生していない場合は、複数の回路チップ３２内の信号処理回路４３に同じテスト信号が入力された場合には、各信号処理回路４３の出力信号は同じになるはずである。よって、比較器３４にて一致が検出された場合には、複数の回路チップ３２には不良がないと判断できる。
　比較器３４は、２以上の回路チップ３２の出力信号同士が一致しない場合には、エラー信号を出力する。エラー信号は、不図示のホスト装置に通知される。ホスト装置は、エラー信号を受信すると、光検出装置２の動作を中止するなどの処理を行う。
　第２の実施形態に係る光検出装置２は、複数の比較器３４を備える。複数の比較器３４のうち少なくとも一つは、複数の回路チップ３２の少なくとも一つに配置されてもよい。また、複数の回路チップ３２のそれぞれは、比較器３４を有してもよい。複数の比較器３４のうち少なくとも一つは、画素チップ３１に配置されてもよい。
　図２８では、比較器３４が画素チップ３１と回路チップ３２のいずれに配置されるのか明示していないが、比較器３４の配置場所については、いくつかの候補が考えられる。
　図２９は第２の実施形態に係る光検出装置２内の比較器３４の第１例を示すブロック図である。第１例は、２つの比較器３４を有する。２つの比較器３４はいずれも画素チップ３１に設けられる。一方の比較器３４は、左上隅の回路チップ３２と右上隅の回路チップ３２の出力信号同士を比較する。他方の比較器３４は、左下隅の回路チップ３２と右下隅の回路チップ３２の出力信号同士を比較する。
　画素チップ３１と各回路チップ３２との間の信号伝送は、ＣＣＣ（Couper to Couper Connection）、バンプ、又はビアなどの接合部材３５を介して行われる。
　図３０は第２の実施形態に係る光検出装置２内の比較器３４の第２例を示すブロック図である。第２例は、１つの比較器３４を有する。比較器３４は、画素チップ３１に設けられる。比較器３４は、画素チップ３１の四隅に配置される４つの回路チップ３２の出力信号同士を比較する。
　第２例は、第１例よりも比較器３４の数を削減できるが、比較器３４にて４つの回路チップ３２の出力信号同士を比較するため、比較器３４の内部構成が第１例よりも複雑になる。
　図３１は第２の実施形態に係る光検出装置２内の比較器３４の第３例を示すブロック図である。第３例は、２つの比較器３４を有する。一方の比較器３４は、回路チップ３２に配置される。他方の比較器３４は、画素チップ３１に配置される。よって、４つの回路チップ３２のうち１つは比較器３４を有し、その他の３つの回路チップ３２は比較器３４を有さない。
　図３２は第２の実施形態に係る光検出装置２内の比較器３４の第４例を示すブロック図である。第４例は、３つの比較器３４を有する。そのうち、実際に比較処理を行うのは２つである。実際に比較処理を行う２つの比較器３４のうち一方は回路チップ３２に配置され、他方は画素チップ３１に配置される。回路チップ３２の内部構成を共通化するために、右上隅の回路チップ３２と左上隅の回路チップ３２には比較器３４が配置される。比較器３４を有する２つの回路チップ３２は、同じ回路で構成されるため、半導体装置１の設計を簡易化できる。
　第４例の変形例として、４つの回路チップ３２のいずれにも比較器３４を配置し、そのうちの２つの比較器３４で２つの回路チップ３２の出力信号同士の比較を行ってもよい。この場合、４つの回路チップ３２の内部構成を共通化でき、かつ画素チップ３１に比較器３４を設ける必要がなくなる。
　第２の実施形態に係る光検出装置２が備える複数の回路チップ３２は、必ずしも画素チップ３１の四隅に配置する必要はないが、比較対象の回路チップ３２同士はできるだけ離隔して配置するのが望ましい。その理由は、回路チップ３２の不良原因の一つは宇宙線によるソフトエラーであり、ソフトエラーは近接した場所に位置する複数の回路チップ３２で同時に起こるおそれがあるためである。
　図３３はソフトエラーの発生を説明する図である。宇宙から降り注ぐ宇宙線が大気圏にある酸素又は窒素に衝突すると、中性子が発生する。中性子が半導体チップに衝突すると、半導体チップ内のフリップフロップ又は論理ゲート等の回路の出力が反転する不良が発生する。中性子はその発生箇所から所定の範囲内を伝搬するため、この範囲内に存在する複数の回路チップ３２に同様の不良が発生するおそれがある。よって、比較対象の複数の回路チップ３２は、できるだけ離隔して配置するのが望ましい。
　図３４Ａは比較対象の２つの回路チップ３２を近接して配置する例を示し、図３４Ｂは比較対象の２つの回路チップ３２を離隔して配置する例を示す。図３４Ａの場合、宇宙線による中性子が２つの回路チップ３２に衝突して、２つの回路チップ３２とも不良になるおそれがあり、比較器３４でエラー信号を正しく出力できない場合がありうる。図３４Ｂの場合は、一方の回路チップ３２のみが不良になる可能性が高くなるため、比較器３４でエラー信号を正しく出力できる。
　上述した説明では、画素チップ３１上にＣｏＷ方式で複数の回路チップ３２を積層する例を示したが、ＣｏＷ方式以外の任意の方式、例えばＣｏＣ（Chip on Chip）方式又はＷｏＷ（Wafer on Wafer）方式等で画素チップ３１上に複数の回路チップ３２を積層してもよい。
　また、上述した説明では、第２の実施形態に係る半導体装置１を光検出装置２に適用する例を示すが、本開示は光検出装置２以外の任意の機能を持つ半導体装置１にも適用可能である。以下では、半導体装置１が上述した画素チップ３１の代わりにメインチップ３１を備え、回路チップ３２の代わりにサブチップ３２を備える例を説明する。
　図３５Ａは、主に制御分野で用いられる半導体装置１の模式的な平面図である。図３５Ａの半導体装置１は、メインチップ３１上にＣｏＷ方式などにより、４つのサブチップ３２が積層される。４つのサブチップ３２は機能がそれぞれ異なる。４つのサブチップ３２は、ＣＰＵ（Central Processing Unit）が実装されるサブチップ３２と、ＳＲＡＭ（Static Random Access Memory）が実装されるサブチップ３２とＲＯＭ（Read Only Memory）が実装されるサブチップ３２と、ＳｏＣ（Silicon on Chip）が実装されるサブチップ３２とを有する。
　図３５Ｂは、主にセキュリティ分野で用いられる半導体装置１の模式的な平面図である。図３５Ｂの半導体装置１は、ＣＰＵが実装されるサブチップ３２と、ＳＲＡＭが実装されるサブチップ３２と、セキュリティＩＣ（Integrated Circuit）が実装されるサブチップ３２と、ＳｏＣが実装されるサブチップ３２とを有する。
　このように、第２の実施形態に係る半導体装置１は、画素チップ３１と、画素チップ３１上に積層される複数の回路チップ３２と、比較器３４とを備えるとともに、複数の回路チップ３２のそれぞれの内部にテスト信号生成回路４１と信号選択回路４２を配置する。比較器３４は、比較対象の２以上の回路チップ３２のそれぞれにおける信号選択回路４２がテスト信号を選択した場合に、２以上の回路チップ３２の出力信号同士を比較する。比較器３４の比較結果にて、比較対象の２以上の回路チップ３２に不良が発生したか否かを簡易かつ迅速に判定できる。比較器３４の比較結果は、例えばホスト装置に送られる。これにより、ホスト装置は、いずれかの回路チップ３２に不良が発生した場合に、半導体装置１の動作を停止するなどの処理を行うことができる。
　（第３の実施形態）
　第１及び第２の実施形態に係る半導体装置１は、産業用ロボットシステムに組み込むことが可能である。
　図３６は第３の実施液体に係る半導体装置１を備える産業用ロボットシステム４５の概略構成を示すブロック図である。
　図３６に示す産業用ロボットシステム４５は、多関節アーム４６と、多関節アーム４６の角度と先端アーム４６に取り付けられた把持具４７を制御するモータ４８と、モータ４８の回転角度を計測するエンコーダ４９と、多関節アーム４６と把持具４７の周辺を撮影する監視装置５０と、監視装置５０で撮影された画像に基づいてモータ４８の回転方向及び回転速度を制御する制御装置５１とを備える。
　監視装置５０は、第１又は第２の実施形態に係る半導体装置１（光検出装置２）を内蔵する。
　図３７は制御装置５１の処理動作を示すフローチャートである。図３６に示す産業用ロボットシステム４５は、通常動作中には図３７のフローチャートの処理動作を継続して実施する。
　まず、監視領域に人間が存在するか否かを判定する（ステップＳ１１）。ステップＳ１１がＮＯの場合、すなわち、監視領域に人間が存在しない場合には、監視装置５０に内蔵された半導体装置１（光検出装置２）に不良が発生したか否かを判定する（ステップＳ１２）。半導体装置１に不良が発生したか否かは、例えば第２の実施形態で説明したように、比較器３４がエラー信号を出力したか否かで判定する。
　ステップＳ１２がＹＥＳの場合、すなわち、不良が発生した場合には、半導体装置１（光検出装置２）における不良回路の動作を停止するとともに、間引いて画素読出しを行うか、又はフレームレートを下げるかの少なくとも一方を行う（ステップＳ１３）。
　ステップＳ１３の処理の後、監視領域に人間が存在するか否かを判定する（ステップＳ１４）。ステップＳ１１又はステップＳ１４がＹＥＳの場合、すなわち、監視領域に人間が存在する場合には、アーム４６をその場で停止させる（ステップＳ１５）。ステップＳ１４がＮＯの場合、すなわち、監視領域に人間が存在しない場合には、アーム４６を安全な場所に退避させて停止させる（ステップＳ１６）。ステップＳ１５又はＳ６の処理後に、アーム４６を停止させたことと、半導体装置１に不良が発生したことをユーザに通知する（ステップＳ１７）。ユーザへの通知は、産業用ロボットシステム４５が有する不図示の表示装置への表示であってもよいし、音声出力でもよい。
　ステップＳ１２がＮＯの場合、すなわち、監視装置５０に内蔵された半導体装置１に不良が発生していない場合には、通常動作を行う（ステップＳ１８）。ステップＳ１８の後は、ステップＳ１１以降の処理が繰り返される。
　このように、第３の実施形態では、第１又は第２の実施形態に係る半導体装置１（光検出装置２）に不良が発生した場合、不良が発生した行選択線２２又は垂直信号線ＶＳＬを例えばハイインピーダンスに設定するとともに、間引いて画素読出しを行うか、又はフレームレートを下げるかの少なくとも一方を行うことで、継続してアーム４６の周辺を撮影して監視を行えるようにする。また、不良が発生したことをユーザに通知し、監視領域に人間が存在する場合には、産業用ロボットシステム４５の動作を停止させる。これにより、半導体装置１（光検出装置２）に不良が発生しても、監視を継続できる一方で、人間に危害を与えるおそれがある場合には、アーム４６動作を安全に停止させることができる。
　＜移動体への応用例＞　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図３８は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図３８に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図３８の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図３９は、撮像部１２０３１の設置位置の例を示す図である。
　図３９では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図３９には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部１２０３１等に適用され得る。撮像部１２０３１等に本開示に係る技術を適用することにより、より見やすい撮影画像を得ることができるため、ドライバの疲労を軽減することが可能になる」等）。
　なお、本技術は以下のような構成を取ることができる。
　（１）第１基板と、
　前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、
　前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、
　前記複数の第２基板のそれぞれは、
　テスト信号を生成するテスト信号生成回路と、
　前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、を有し、
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較する、
　半導体装置。
　（２）前記比較器は、前記２以上の第２基板の出力信号同士が一致しない場合には、エラー信号を出力する、
　　（１）に記載の半導体装置。
　（３）前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が同じ前記テスト信号を選択した場合の前記２以上の第２基板の出力信号同士を比較する、
　　（２）に記載の半導体装置。
　（４）前記複数の第２基板のそれぞれが不良か否かを判定する複数の前記比較器を備える、
　　（１）乃至（３）のいずれか一項に記載の半導体装置。
　（５）前記複数の比較器のうち少なくとも一つは、前記複数の第２基板の少なくとも一つに配置される、
　　（４）に記載の半導体装置。
　（６）前記複数の第２基板のそれぞれは、前記比較器を有する、
　　（４）に記載の半導体装置。
　（７）前記複数の第２基板のそれぞれは、同一の回路で構成される、
　　（６）に記載の半導体装置。
　（８）前記複数の比較器のうち少なくとも一つは、前記第１基板に配置される、
　　（４）又は（５）に記載の半導体装置。
　（９）前記複数の比較器の少なくとも一つは、２つの前記第２基板の出力信号同士を比較する、
　　（４）乃至（８）のいずれか一項に記載の半導体装置。
　（１０）前記複数の比較器のうち少なくとも一つは、３つ以上の前記第２基板の出力信号同士を比較する、
　　（４）乃至（８）のいずれか一項に記載の半導体装置。
　（１１）前記複数の第２基板は、前記第１基板の四隅のうち少なくとも２か所に配置される、
　　（１）乃至（１０）のいずれか一項に記載の半導体装置。
　（１２）前記第２基板は、前記第１基板の上に、ＣｏＷ（Chip on Wafer）、ＣｏＣ（Chip on Chip）、又はＷｏＷ（Wafer on Wafer）により接合される、
　　（１）乃至（１１）のいずれか一項に記載の半導体装置。
　（１３）前記複数の第２基板のそれぞれは、前記信号選択回路で選択された信号に基づいて所定の信号処理を行う信号処理回路をさらに有し、
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が同じ前記テスト信号を選択した場合の前記信号処理回路の出力信号同士を比較する、
　　（３）に記載の半導体装置。
　（１４）前記第１基板は、画素アレイ部を有し、
　前記第２基板は、前記画素アレイ部から出力された画素信号の信号処理を行う前記信号処理回路を有する、
　　（１３）に記載の半導体装置。
　（１５）前記画素アレイ部は、
　互いに交差する第１方向及び第２方向に配列される複数の画素と、
　前記複数の画素のそれぞれに設けられ、入射光の光量に応じた電荷を発生させる光電変換素子と、
　前記第１方向に並ぶ２以上の前記画素を含み前記第２方向に配列される複数の第１画素群に接続される複数の第１配線と、
　前記複数の第１配線を順に駆動する駆動回路と、
　前記第２方向に並ぶ２以上の前記画素を含み前記第１方向に配列される複数の第２画素群から出力された複数の画素信号を伝送する複数の第２配線と、を有する、
　　（１４）に記載の半導体装置。
　（１６）画素アレイ部を有する第１基板と、
　前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、
　前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、
　前記複数の第２基板のそれぞれは、
　テスト信号を生成するテスト信号生成回路と、
　前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、
　前記信号選択回路で選択された信号に基づいて所定の信号処理を行う信号処理回路と、を有し、
　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較する、
　光検出装置。
　本開示の態様は、上述した個々の実施形態に限定されるものではなく、当業者が想到しうる種々の変形も含むものであり、本開示の効果も上述した内容に限定されない。すなわち、特許請求の範囲に規定された内容およびその均等物から導き出される本開示の概念的な思想と趣旨を逸脱しない範囲で種々の追加、変更および部分的削除が可能である。
　１　半導体装置、２　光検出装置、１１　画素アレイ部、１２　周辺回路部、１３　行選択回路、１３ａ　バッファ、１４　タイミング制御回路、１５　カラム読出し回路、１６　出力Ｉ／Ｆ回路、１８　行選択制御回路、２１　画素、２２　行選択線、２３　電流源、２４　比較器、２５　定電流源、２６　トランスファゲート、３１　画素チップ（第１基板）、３２　回路チップ（第２基板）、３３　セレクタ、３４　比較器、３５　接合部材、４１　テスト信号生成回路、４２　信号選択回路、４３　信号処理回路、４５　産業用ロボットシステム、４６　多関節アーム、４７　把持具、４８　モータ、４９　エンコーダ、５０　監視装置、５１　制御装置

Claims (16)

  1. 　第１基板と、
    　前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、
    　前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、
    　前記複数の第２基板のそれぞれは、
    　テスト信号を生成するテスト信号生成回路と、
    　前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、を有し、
    　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較する、
    　半導体装置。
  2. 　前記比較器は、前記２以上の第２基板の出力信号同士が一致しない場合には、エラー信号を出力する、請求項１に記載の半導体装置。
  3. 　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が同じ前記テスト信号を選択した場合の前記２以上の第２基板の出力信号同士を比較する、
    　請求項２に記載の半導体装置。
  4. 　前記複数の第２基板のそれぞれが不良か否かを判定する複数の前記比較器を備える、
    　請求項１に記載の半導体装置。
  5. 　前記複数の比較器のうち少なくとも一つは、前記複数の第２基板の少なくとも一つに配置される、
    　請求項４に記載の半導体装置。
  6. 　前記複数の第２基板のそれぞれは、前記比較器を有する、
    　請求項４に記載の半導体装置。
  7. 　前記複数の第２基板のそれぞれは、同一の回路で構成される、
    　請求項６に記載の半導体装置。
  8. 　前記複数の比較器のうち少なくとも一つは、前記第１基板に配置される、
    　請求項４に記載の半導体装置。
  9. 　前記複数の比較器の少なくとも一つは、２つの前記第２基板の出力信号同士を比較する、
    　請求項４に記載の半導体装置。
  10. 　前記複数の比較器のうち少なくとも一つは、３つ以上の前記第２基板の出力信号同士を比較する、
    　請求項４に記載の半導体装置。
  11. 　前記複数の第２基板は、前記第１基板の四隅のうち少なくとも２か所に配置される、
    　請求項１に記載の半導体装置。
  12. 　前記第２基板は、前記第１基板の上に、ＣｏＷ（Chip on Wafer）、ＣｏＣ（Chip on Chip）、又はＷｏＷ（Wafer on Wafer）により接合される、
    　請求項１に記載の半導体装置。
  13. 　前記複数の第２基板のそれぞれは、前記信号選択回路で選択された信号に基づいて所定の信号処理を行う信号処理回路をさらに有し、
    　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が同じ前記テスト信号を選択した場合の前記信号処理回路の出力信号同士を比較する、
    　請求項３に記載の半導体装置。
  14. 　前記第１基板は、画素アレイ部を有し、
    　前記第２基板は、前記画素アレイ部から出力された画素信号の信号処理を行う前記信号処理回路を有する、
    　請求項１３に記載の半導体装置。
  15. 　前記画素アレイ部は、
    　互いに交差する第１方向及び第２方向に配列される複数の画素と、
    　前記複数の画素のそれぞれに設けられ、入射光の光量に応じた電荷を発生させる光電変換素子と、
    　前記第１方向に並ぶ２以上の前記画素を含み前記第２方向に配列される複数の第１画素群に接続される複数の第１配線と、
    　前記複数の第１配線を順に駆動する駆動回路と、
    　前記第２方向に並ぶ２以上の前記画素を含み前記第１方向に配列される複数の第２画素群から出力された複数の画素信号を伝送する複数の第２配線と、を有する、
    　請求項１４に記載の半導体装置。
  16. 　画素アレイ部を有する第１基板と、
    　前記第１基板の上にそれぞれ離隔して配置される複数の第２基板と、
    　前記複数の第２基板に含まれる２以上の前記第２基板の出力信号同士を比較する比較器と、を備え、
    　前記複数の第２基板のそれぞれは、
    　テスト信号を生成するテスト信号生成回路と、
    　前記第１基板から出力された信号と前記テスト信号とのいずれか一方を選択する信号選択回路と、
    　前記信号選択回路で選択された信号に基づいて所定の信号処理を行う信号処理回路と、を有し、
    　前記比較器は、前記２以上の第２基板のそれぞれにおける前記信号選択回路が前記テスト信号を選択した場合に、前記２以上の第２基板の出力信号同士を比較する、
    　光検出装置。
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