WO2025224901A1 - 光検出装置 - Google Patents

光検出装置

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WO2025224901A1
WO2025224901A1 PCT/JP2024/016144 JP2024016144W WO2025224901A1 WO 2025224901 A1 WO2025224901 A1 WO 2025224901A1 JP 2024016144 W JP2024016144 W JP 2024016144W WO 2025224901 A1 WO2025224901 A1 WO 2025224901A1
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WO
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pixel
spad
lenses
region
light
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PCT/JP2024/016144
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翔平 島田
寿仁 岩瀬
博章 高瀬
紗矢加 高井
侑真 郷治
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Sony Semiconductor Solutions Corp
Original Assignee
Sony Semiconductor Solutions Corp
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Publication date
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Pending legal-status Critical Current
Anticipated expiration legal-status Critical

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Definitions

  • This technology relates to a light detection device, for example, a light detection device that can detect light while suppressing the occurrence of flare and ghosting.
  • Avalanche photodiodes come in two modes: Geiger mode, which operates at a bias voltage higher than the breakdown voltage, and linear mode, which operates at a slightly higher bias voltage close to the breakdown voltage.
  • Geiger mode avalanche photodiodes are also called single photon avalanche diodes (SPADs).
  • a SPAD is a device that can detect a single photon per pixel by multiplying carriers generated by photoelectric conversion in a high-electric field PN junction region provided for each pixel (see, for example, Patent Document 1).
  • This technology was developed in light of these circumstances, and is designed to suppress the occurrence of flare and ghosting, or reduce their effects.
  • a first photodetector is a photodetector comprising: a pixel having a multiplication region that multiplies carriers using a high electric field region; an inter-pixel separator that separates the pixel from adjacent pixels on a semiconductor substrate on which the pixel is formed; and a lens arranged on the light incident surface side of the pixel, with the lenses being offset by half a pitch in the vertical or horizontal direction from adjacent lenses.
  • a second photodetector is a photodetector comprising: a pixel having a multiplication region that multiplies carriers using a high electric field region; an inter-pixel separator that separates the pixel from adjacent pixels on a semiconductor substrate on which the pixel is formed; and a region in which a fine concave-convex shape is formed in a cross-sectional view; and in which, in a plan view, the concave or convex portions in the region are formed in a shape that is oblique to the inter-pixel separator.
  • a third photodetector is a photodetector comprising: a pixel having a multiplication region that multiplies carriers using a high electric field region; an inter-pixel separator that separates the pixel from adjacent pixels on a semiconductor substrate on which the pixel is formed; a lens disposed on the light incident surface side of the pixel; and a light-shielding film disposed between the lenses, the film being large enough to separate the lenses.
  • a first photodetector includes a pixel having a multiplication region that multiplies carriers using a high electric field region, an inter-pixel separator that separates the pixel from adjacent pixels on a semiconductor substrate on which the pixel is formed, and a lens arranged on the light incident surface side of the pixel.
  • the lenses are arranged such that adjacent lenses are offset by half a pitch in the vertical or horizontal direction.
  • a second photodetector includes a pixel having a multiplication region that multiplies carriers using a high electric field region, an inter-pixel separator that separates the pixel from adjacent pixels on a semiconductor substrate on which the pixel is formed, and a region in which fine irregularities are formed in a cross-sectional view.
  • the concave or convex portions in the region are formed in a shape that is oblique to the inter-pixel separator.
  • a third photodetector includes a pixel having a multiplication region that multiplies carriers using a high electric field region, an inter-pixel separator that separates the pixel from adjacent pixels on the semiconductor substrate on which the pixel is formed, a lens arranged on the light incident surface side of the pixel, and a light-shielding film arranged between the lenses and sized to separate the lenses.
  • the photodetector may be an independent device or an internal block that makes up a single device.
  • FIG. 1 is a diagram showing a cross-sectional configuration of an embodiment of a SPAD element to which the present technology is applied.
  • FIG. 2 is a diagram for explaining the layered structure of a SPAD element.
  • FIG. 2 is a diagram showing an example of the planar configuration of a SPAD element.
  • FIG. 2 is a diagram showing an example of the planar configuration of a SPAD element.
  • 10A and 10B are diagrams for explaining the stacked structure of a SPAD element in the second embodiment.
  • FIG. 10 is a diagram illustrating an example of a planar configuration of a SPAD element according to a second embodiment.
  • FIG. 10 is a diagram illustrating an example of a planar configuration of a SPAD element according to a second embodiment.
  • FIG. 10 is a diagram illustrating an example of a planar configuration of a SPAD element according to a second embodiment.
  • FIG. 11 is a diagram illustrating an example of a planar configuration of a SPAD element according to a third embodiment.
  • FIG. 13 is a diagram illustrating an example of a planar configuration of a SPAD element according to a fourth embodiment.
  • FIG. 13 is a diagram illustrating an example of a planar configuration of a SPAD element according to a fifth embodiment.
  • FIG. 20 is a diagram showing an example of a planar configuration of a SPAD element according to a sixth embodiment.
  • FIG. 20 is a diagram showing an example of a planar configuration of a SPAD element according to the seventh embodiment.
  • FIG. 20 is a diagram illustrating an example of a cross-sectional configuration of a SPAD element according to the eighth embodiment.
  • FIG. 23 is a diagram showing an example of a planar configuration of a SPAD element according to the eighth embodiment.
  • FIG. 23 is a diagram illustrating an example of a cross-sectional configuration of a SPAD element according to a ninth embodiment.
  • FIG. 23 is a diagram showing an example of a planar configuration of a SPAD element according to the ninth embodiment.
  • FIG. 22 is a diagram showing an example of a cross-sectional configuration of a SPAD element according to a tenth embodiment.
  • FIG. 23 is a diagram showing an example of a cross-sectional configuration of a SPAD element according to an eleventh embodiment.
  • 1 is a block diagram showing an example of a schematic configuration of a vehicle control system;
  • FIG. 2 is an explanatory diagram showing an example of the installation positions of an outside-vehicle information detection unit and an imaging unit.
  • APDs avalanche photodiodes
  • APDs can operate in Geiger mode, where they are operated at a bias voltage higher than the breakdown voltage, or in linear mode, where they are operated at a slightly higher bias voltage close to the breakdown voltage.
  • Geiger mode avalanche photodiodes are also known as single photon avalanche diodes (SPADs).
  • a SPAD is a device that can detect a single photon for each pixel by multiplying carriers generated by photoelectric conversion in a high-electric field PN junction region provided for each pixel. This technology can be applied to a SPAD, a type of APD, to achieve even greater effectiveness, so the following explanation will use a SPAD as an example.
  • FIG. 1 An example of the cross-sectional configuration of a SPAD element 11 formed on a sensor chip will be described with reference to Fig. 1.
  • the sensor chip has a layered structure in which a sensor substrate 31, a sensor-side wiring layer 32, and a logic circuit 33 are stacked.
  • the SPAD pixel circuit 21 has a configuration in which the sensor substrate 31 and the sensor-side wiring layer 32 are stacked
  • the SPAD element 11 has a configuration in which the SPAD pixel circuit 21 and the logic circuit 33 are stacked.
  • the sensor substrate 31 is, for example, a semiconductor substrate made by thinly slicing single-crystal silicon, with a controlled p-type or n-type impurity concentration, and on which the SPAD elements 11 are formed.
  • the surface facing upward on the sensor substrate 31 is the light-receiving surface that receives light, and a sensor-side wiring layer 32 is laminated on the surface opposite the light-receiving surface.
  • the sensor-side wiring layer 32 and the wiring layer of the logic circuit 33 are formed with wiring for supplying voltage to the SPAD element 11 and wiring for extracting electrons generated by the SPAD element 11 from the sensor substrate 31.
  • the SPAD element 11 is composed of an N-well 51, a P-type diffusion layer 52, an N-type diffusion layer 53, and a high-concentration P-type diffusion layer 54 formed on the sensor substrate 31.
  • an avalanche multiplication region 55 is formed by a depletion layer formed in the region where the P-type diffusion layer 52 and the N-type diffusion layer 53 are connected.
  • the N-well 51 is formed by controlling the impurity concentration of the sensor substrate 31 to be n-type, and forms an electric field that transfers electrons generated by photoelectric conversion in the SPAD element 11 to the avalanche multiplication region 55.
  • a P-well may be formed by controlling the impurity concentration of the sensor substrate 31 to be p-type.
  • the P-type diffusion layer 52 is a dense P-type diffusion layer (P+) formed near the surface of the sensor substrate 31 on the back side (upper side in Figure 1) of the N-type diffusion layer 53, and is formed to cover almost the entire surface of the SPAD element 11.
  • P+ dense P-type diffusion layer
  • the N-type diffusion layer 53 is a dense N-type diffusion layer (N+) formed near the surface of the sensor substrate 31, on the surface side (lower side in Figure 1) of the P-type diffusion layer 52, and is formed in the center of the SPAD element 11. Note that the N-type diffusion layer 53 can also be configured to be approximately the same size as the P-type diffusion layer 52.
  • An electrode 56 (cathode electrode 56) is formed on the N-type diffusion layer 53 to connect to a contact electrode 71 that supplies a negative voltage to form the avalanche multiplication region 55.
  • the high-concentration P-type diffusion layer 54 is a dense P-type diffusion layer (P++) formed near the surface of the sensor substrate 31, surrounding the outer periphery of the N-well 51, and is used to connect to the contact electrode 72, which electrically connects to the anode of the SPAD element 11.
  • P++ dense P-type diffusion layer
  • the avalanche multiplication region 55 is a high electric field region formed at the interface between the P-type diffusion layer 52 and the N-type diffusion layer 53 by a large negative voltage applied to the N-type diffusion layer 53, and multiplies the electrons (e-) generated by one photon incident on the SPAD element 11.
  • each SPAD element 11 is insulated and separated by a double-layered inter-pixel separator 63 made of a metal film 61 and an insulating film 62 formed between adjacent SPAD elements 11.
  • the inter-pixel separator 63 is formed so as to penetrate from the back surface to the front surface of the sensor substrate 31.
  • the metal film 61 is a film made of a light-reflecting metal (such as tungsten), and the insulating film 62 is a film with insulating properties such as SiO2.
  • the inter-pixel isolation section 63 is formed by embedding the metal film 61 in the sensor substrate 31 so that its surface is covered with the insulating film 62, and the inter-pixel isolation section 63 provides electrical and optical isolation between adjacent SPAD elements 11.
  • An on-chip lens 34 is formed on the light incident surface side of the N-well 51.
  • a light-shielding film 64 is formed between the SPAD elements 11 on the on-chip lens 34 side of the inter-pixel isolation section 63.
  • the light-shielding film 64 is provided between the SPAD elements 11 to prevent light incident via the on-chip lens 34 from leaking into adjacent SPAD elements 11.
  • the light-shielding film 64 can be made of the same material as the metal film 61.
  • the contact electrode 71 (cathode electrode 56) of the sensor side wiring layer 32 is connected to the metal wiring 74, and the contact electrode 72 (anode electrode) is connected to the metal wiring 75.
  • a recessed region 57 with a fine uneven structure that scatters incident light is provided on the light incident surface side of the N well 51.
  • the incident light is scattered by the recessed region 57, extending the optical path length, allowing more light to be trapped within the N well 51 and improving sensitivity.
  • a convex region 58 with a fine uneven structure is also provided on the surface of the N well 51 opposite the light incident surface (the surface on the sensor-side wiring layer 32 side). Some of the incident light reaches the bottom surface of the N well 51 and escapes to the sensor-side wiring layer 32 side.
  • the convex region 58 By forming the convex region 58 on the wiring layer side, light that reaches the wiring layer side can be reflected by the convex region 58 and returned to the N well 51. This makes it possible to increase the amount of light that can be trapped in the photoelectric conversion region.
  • the configuration may include both the recessed region 57 and the raised region 58, or it may include only one of the recessed region 57 or the raised region 58, or it may not include either the recessed region 57 or the raised region 58.
  • ⁇ Stacked structure of SPAD pixels and logic circuits> 2 is a diagram for explaining the stacked structure of the SPAD pixel circuits 21 and the logic circuit 33.
  • the stacked structure will be explained using as an example four SPAD pixel circuits 21 (2 x 2) among the SPAD pixel circuits 21 arranged in an array in the pixel array section.
  • Each of the logic circuits 33-1 to 33-4 is rectangular.
  • Each of the SPAD pixel circuits 21-1 to 21-4 is rectangular.
  • the logic circuit 33 and the SPAD pixel circuit 21 are formed to have approximately the same shape and size.
  • the SPAD element 11 has a SPAD pixel circuit 21 stacked on top of a logic circuit 33, with the logic circuit 33 and SPAD pixel circuit 21 electrically connected.
  • FIG. 3 is a diagram showing an example of the planar configuration of four 2 ⁇ 2 SPAD pixel circuits 21.
  • FIG. 3 mainly shows the surface on which the recessed regions 57 are arranged.
  • the SPAD pixel circuits 21 are separated by inter-pixel separation portions 63.
  • An on-chip lens 34 is arranged above each SPAD pixel circuit 21 so as to cover it.
  • each recess in recess region 57 When viewed in a plane, each recess in recess region 57 is formed in a quadrangular shape. When viewed in a cross section, as shown in Figure 1, each recess in recess region 57 is formed in a triangular shape. When viewed three-dimensionally, each recess in recess region 57 is formed in a quadrangular pyramid shape. Note that each recess may also be formed in a rectangular parallelepiped shape.
  • each recess in the recess region 57 is formed in the same direction as the inter-pixel separation portions 63.
  • the horizontal sides of each rectangular recess in the recess region 57 are positioned parallel to the inter-pixel separation portions 63 arranged in the horizontal direction, and the vertical sides of each recess are positioned parallel to the inter-pixel separation portions 63 arranged in the vertical direction.
  • Fig. 4 is a diagram showing an example of the planar configuration of four 2 x 2 SPAD pixel circuits 21. Fig. 4 mainly shows the surface on which the convex regions 58 are arranged. A cathode electrode 56 is arranged in the center of each SPAD pixel circuit 21, and an N-type diffusion layer 53 is formed around the cathode electrode 56.
  • each convex portion of the convex portion region 58 When viewed in a plane, each convex portion of the convex portion region 58 is formed in a quadrangular shape. When viewed in a cross section, as shown in Figure 1, each convex portion of the convex portion region 58 is formed in a quadrangular shape. When viewed three-dimensionally, each convex portion of the convex portion region 58 is formed in a rectangular parallelepiped shape. Note that each convex portion may also be formed in a quadrangular pyramid shape.
  • each convex portion of convex region 58 is formed in the same direction as inter-pixel separation portions 63.
  • the horizontal sides of each rectangular convex portion of convex region 58 are positioned parallel to the inter-pixel separation portions 63 arranged horizontally, and the vertical sides of each convex portion are positioned parallel to the inter-pixel separation portions 63 arranged vertically.
  • the SPAD pixel circuits 21 are arranged in a square. Because the SPAD pixel circuits 21 are arranged in a square, flare tends to travel in the vertical and horizontal directions, and the flare may degrade the performance of the imaging device including the SPAD elements 11. If the imaging device is a distance measurement device, distance measurement performance may be degraded.
  • An imaging device having a pixel array section in which SPAD elements 11 are arranged in a matrix can be applied to line-scan LIDAR (Laser Imaging Detection and Ranging).
  • LIDAR Laser Imaging Detection and Ranging
  • Line scan LIDAR scans a one-dimensional laser that extends horizontally in an up-and-down direction to obtain a two-dimensional image. Because of this type of scanning, flare running horizontally can cause mixed signals, which can degrade ranging performance. Similarly, in line scan LIDAR that is configured to scan a one-dimensional laser that extends vertically in an up-and-down direction, flare running vertically can cause mixed signals, which can degrade ranging performance.
  • Second Embodiment 5 is a diagram illustrating the configuration of the SPAD element 11b according to the second embodiment.
  • the SPAD element 11 according to the first embodiment described with reference to FIGS. 1 to 4 hereinafter, the SPAD element 11 according to the first embodiment will be referred to as the SPAD element 11a
  • the SPAD element 11a will be assigned the same reference numerals, and descriptions thereof will be omitted where appropriate.
  • Figure 5 is a diagram for explaining the stacked structure of the SPAD pixel circuit 21b and the logic circuit 33. As with Figure 2, Figure 5 explains the stacked structure using an example of four SPAD elements 11 arranged in a 2 x 2 array in the pixel array section.
  • Each of the logic circuits 33-1 to 33-4 is rectangular.
  • Each of the SPAD pixel circuits 21b-1 to 21b-4 is rectangular.
  • the logic circuit 33 and the SPAD pixel circuit 21b are formed to have approximately the same shape and size. This is the same as the case shown in Figure 2.
  • the SPAD pixel circuits 21b are arranged with a half-pitch offset.
  • the SPAD pixel circuit 21b-2 which is arranged to the right of the SPAD pixel circuit 21b-1, is arranged at a position offset by half a pitch in the upward direction.
  • the SPAD pixel circuit 21b-4 which is arranged to the right of the SPAD pixel circuit 21b-3, is arranged at a position offset by half a pitch in the upward direction. In this way, SPAD pixel circuits 21b adjacent in the left-right direction are arranged at positions offset by half a pitch in the vertical direction.
  • the logic circuits 33 are arranged without any misalignment, as shown in the left diagram of Figure 5.
  • the SPAD pixel circuit 21b-1 is arranged without any misalignment above the logic circuit 33-1, while the SPAD pixel circuit 21b-2 is arranged above the logic circuit 33-2 at a position offset by half a pitch in the vertical direction relative to the logic circuit 33-2.
  • the logic circuits 33 are arranged without any offset (square arrangement), but similar to the SPAD pixel circuits 21b, the logic circuits 33 may also be configured so that adjacent logic circuits 33 in the left-right direction are arranged at positions offset by half a pitch in the up-down direction.
  • FIG. 6 shows seven SPAD pixel circuits 21, SPAD pixel circuits 21b-1 to 21b-7. Relative to the on-chip lens 34b-1 arranged on the SPAD pixel circuit 21b-1, the on-chip lens 34b-2 arranged on the SPAD pixel circuit 21b-2 is arranged at a position misaligned by half a pitch upward. Relative to the on-chip lens 34b-2 arranged on the SPAD pixel circuit 21b-2, the on-chip lens 34b-3 arranged on the SPAD pixel circuit 21b-3 is arranged at a position misaligned by half a pitch downward.
  • the on-chip lens 34b-5 arranged on the SPAD pixel circuit 21b-5 is positioned upwardly and offset by half a pitch from the on-chip lens 34b-4 arranged on the SPAD pixel circuit 21b-4.
  • the on-chip lens 34b-6 arranged on the SPAD pixel circuit 21b-6 is positioned downwardly and offset by half a pitch from the on-chip lens 34b-5 arranged on the SPAD pixel circuit 21b-5.
  • the on-chip lens 34b-7 arranged on the SPAD pixel circuit 21b-7 is positioned half a pitch downward relative to the on-chip lens 34b-4 arranged on the SPAD pixel circuit 21b-4.
  • the on-chip lens 34b-6 arranged on the SPAD pixel circuit 21b-6 is positioned half a pitch upward relative to the on-chip lens 34b-7 arranged on the SPAD pixel circuit 21b-7.
  • the on-chip lenses 34b arranged to cover the SPAD pixel circuits 21b are also arranged with a half-pitch offset in the up-down direction.
  • an imaging device including SPAD element 11b is applied to a LIDAR that scans a one-dimensional laser extending horizontally in the vertical direction, flare that occurs horizontally can be suppressed, reducing the impact of flare on the SPAD element 11 on the scanning line and preventing a decrease in ranging accuracy.
  • the SPAD pixel circuit 21b-3 is located below the SPAD pixel circuit 21b-1 and is shifted half a pitch to the left.
  • the on-chip lens 34b-3 located on the SPAD pixel circuit 21b-3 is shifted half a pitch to the left.
  • the SPAD pixel circuit 21b-6 is located below the SPAD pixel circuit 21b-3 and is shifted half a pitch to the right.
  • the on-chip lens 34b-6 located on the SPAD pixel circuit 21b-6 is shifted half a pitch to the right.
  • the SPAD pixel circuit 21b-4 is located below the SPAD pixel circuit 21b-2 and is shifted half a pitch to the left. Relative to the on-chip lens 34b-2 located on the SPAD pixel circuit 21b-2, the on-chip lens 34b-4 located on the SPAD pixel circuit 21b-4 is shifted half a pitch to the left. Relative to the SPAD pixel circuit 21b-4, the SPAD pixel circuit 21b-7 is located below the SPAD pixel circuit 21b-4 and is shifted half a pitch to the right. Relative to the on-chip lens 34b-4 located on the SPAD pixel circuit 21b-4, the on-chip lens 34b-7 located on the SPAD pixel circuit 21b-7 is shifted half a pitch to the right.
  • the SPAD pixel circuit 21b-5 is located below the SPAD pixel circuit 21b-2, shifted half a pitch to the right.
  • the on-chip lens 34b-5 located on the SPAD pixel circuit 21b-5 is shifted half a pitch to the right relative to the on-chip lens 34b-2 located on the SPAD pixel circuit 21b-2.
  • the on-chip lenses 34b arranged to cover the SPAD pixel circuits 21b are also arranged with a half-pitch offset in the horizontal direction.
  • an imaging device including SPAD element 11b is applied to a LIDAR that scans a one-dimensional laser extending vertically in the left-right direction, flare that occurs vertically can be suppressed, reducing the impact of flare on the SPAD element 11 on the scanning line and preventing a decrease in ranging accuracy.
  • the second embodiment it is also possible to combine the second embodiment with the first embodiment.
  • the arrangement of the SPAD pixel circuits 21b and the arrangement of the on-chip lenses 34b arranged on the SPAD pixel circuits 21b was described, but the configuration of the recessed regions 57 and the protruding regions 58 can be the same as the recessed regions 57 and the protruding regions 58 in the first embodiment described with reference to Figures 3 and 4.
  • Fig. 8 is a diagram for explaining the configuration of a SPAD element 11c according to the third embodiment.
  • Fig. 8 is a diagram showing an example of the planar configuration of four SPAD pixel circuits 21c in a 2 ⁇ 2 arrangement, and illustrates the surface on which the recessed region 57 is arranged and the on-chip lens 34.
  • the SPAD element 11c in the third embodiment differs from the SPAD elements 11a and 11b in the first and second embodiments in that it is configured by rotating the SPAD element 11a shown in Figure 3 at an angle of 45 degrees, but is otherwise similar.
  • the recesses of the recessed region 57 and the protrusions of the protrusion region 58 formed within the SPAD pixel circuit 21c are also arranged diagonally.
  • Diagonal arrangement refers to, for example, when the substrate including the pixel array section on which the SPAD elements 11c are formed is rectangular, the sides of the substrate and the sides of the SPAD elements 11c are not parallel to each other, forming an angle of 45 degrees.
  • the flare that occurs can be dispersed diagonally, suppressing flare that runs in the vertical and horizontal directions.
  • ⁇ Fourth embodiment> 9 is a diagram for explaining the configuration of a SPAD element 11d according to the fourth embodiment.
  • Fig. 9 is a diagram showing an example of the planar configuration of four SPAD pixel circuits 21d arranged in a 2 ⁇ 2 matrix in the pixel array section, and illustrates the surface on which the recessed region 57d is arranged and the on-chip lens 34.
  • each recess in recess region 57d is formed in a direction that is oblique to the inter-pixel separation portions 63.
  • the sides of each rectangular recess in recess region 57 are positioned such that they form an angle of approximately 45 degrees with the inter-pixel separation portions 63 arranged in the horizontal direction and the inter-pixel separation portions 63 arranged in the vertical direction.
  • the fourth embodiment can also be implemented in combination with one or more of the first to third embodiments.
  • Fig. 10 is a diagram for explaining the configuration of the SPAD element 11d according to the fifth embodiment.
  • Fig. 9, like Fig. 3, is a diagram showing an example of the planar configuration of four SPAD pixel circuits 21e arranged in a 2 ⁇ 2 array in the pixel array section, and illustrates the surface on which the convex region 58e is arranged and the on-chip lens 34.
  • each convex portion of convex region 58e is formed in a direction that is oblique to inter-pixel separation portions 63.
  • the sides of each rectangular convex portion of convex region 58e are positioned such that they form an angle of approximately 45 degrees with inter-pixel separation portions 63 arranged in the horizontal direction and inter-pixel separation portions 63 arranged in the vertical direction.
  • the fifth embodiment can also be implemented in combination with any one or more of the first to fourth embodiments.
  • Fig. 11 is a diagram for explaining the configuration of a SPAD element 11f according to the sixth embodiment.
  • Fig. 11 is a diagram showing an example of the planar configuration of four SPAD pixel circuits 21f in a 2 ⁇ 2 arrangement, and illustrates the surface on which the recessed regions 57f are arranged and the on-chip lenses 34f.
  • the on-chip lenses 34f provided on the SPAD pixel circuit 21f are arranged in a zigzag pattern, which is different from the SPAD element 11a in the first embodiment, but other aspects are the same.
  • the SPAD pixel circuit 21f-1 is covered by an on-chip lens 34f-1, and the SPAD pixel circuit 21f-3 is covered by an on-chip lens 34f-3.
  • the upper half of the SPAD pixel circuit 21f-2 is covered by an on-chip lens 34f-2, and the lower half of the SPAD pixel circuit 21f-2 is covered by an on-chip lens 34f-4.
  • the upper half of the SPAD pixel circuit 21f-4 is covered by an on-chip lens 34f-4, and the lower half of the SPAD pixel circuit 21f-4 is covered by an on-chip lens 34f-5.
  • the on-chip lens 34f-2 located on the SPAD pixel circuit 21f-2 is positioned at a half-pitch offset upward, and the on-chip lens 34f-4 is positioned at a half-pitch offset downward.
  • the on-chip lens 34f-3 located on the SPAD pixel circuit 21f-3 is positioned at a half-pitch offset upward, and the on-chip lens 34f-5 is positioned at a half-pitch offset downward.
  • the sixth embodiment can also be implemented in combination with one or more of the first through fifth embodiments.
  • Fig. 12 is a diagram for explaining the configuration of a SPAD element 11g according to the seventh embodiment.
  • Fig. 12 is a diagram showing an example of the planar configuration of four SPAD pixel circuits 21g in a 2 ⁇ 2 arrangement, and illustrates the surface on which the recessed region 57 is arranged and the on-chip lens 34g.
  • multiple small on-chip lenses 34g are arranged in a zigzag pattern on one SPAD pixel circuit 21g, which is different from the SPAD element 11a in the first embodiment, but other aspects are the same.
  • the arrangement of the on-chip lenses 34g will be explained using the SPAD pixel circuit 21g-1 as an example. Ten on-chip lenses 34g, 34g-1 to 34g-10, are arranged on the SPAD pixel circuit 21g-1.
  • On-chip lenses 34g-1 to 34g-3 are arranged horizontally above the SPAD pixel circuit 21g-1.
  • On-chip lenses 34g-4 to 34g-7 are arranged horizontally in the center of the SPAD pixel circuit 21g-1.
  • On-chip lenses 34g-4 to 34g-7 are arranged at positions offset by half a pitch horizontally from on-chip lenses 34g-1 to 34g-3.
  • on-chip lens 34g-4 is arranged at a position offset by half a pitch to the left of on-chip lens 34g-1.
  • On-chip lenses 34g-8 to 34g-10 are arranged horizontally below SPAD pixel circuit 21g-1.
  • On-chip lenses 34g-8 to 34g-10 are arranged at positions shifted by half a pitch horizontally from on-chip lenses 34g-4 to 34g-7.
  • on-chip lens 34g-8 is arranged at a position shifted by half a pitch to the right of on-chip lens 34g-4.
  • the SPAD pixel circuit 21f-2 has portions that are not covered by the on-chip lenses 34f-2 and 34f-4, which may result in reduced light-gathering ability compared to the SPAD pixel circuit 21f-1, which is entirely covered by the on-chip lens 34f-1.
  • the area not covered by the on-chip lens 34g is smaller than the area not covered by the on-chip lens 34f in the SPAD pixel circuit 21f shown in FIG. 11. Furthermore, in the SPAD pixel circuits 21g of the seventh embodiment described with reference to FIG. 12, the area not covered by the on-chip lens 34g is the same size for each SPAD pixel circuit 21g, preventing differences in light-gathering ability.
  • the seventh embodiment can also be implemented in combination with any one or more of the first through sixth embodiments.
  • Fig. 13 is a diagram showing an example of a cross-sectional configuration of a SPAD element 11h according to the eighth embodiment
  • Fig. 14 is a diagram showing an example of a planar configuration.
  • parts that are the same as those in the SPAD element 11a according to the first embodiment are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the SPAD element 11h shown in Figure 13 differs from the SPAD element 11a in the first embodiment shown in Figure 1 in that the light-shielding film 64h formed between the SPAD elements 11h is formed on the on-chip lens 34, but is otherwise similar.
  • the SPAD element 11h shown in Figure 13 has a light-shielding film 64h provided between the on-chip lenses 34.
  • the light-shielding film 64h is formed between the SPAD pixel circuits 21 and between the on-chip lenses 34.
  • the light-shielding film 64h is formed on the raised portion of the on-chip lenses 34, and is formed to a size that separates the on-chip lenses 34 from the interface between the SPAD pixel circuits 21h and the on-chip lenses 34.
  • the eighth embodiment can also be implemented in combination with one or more of the first through seventh embodiments.
  • Fig. 15 is a diagram showing an example of a cross-sectional configuration of a SPAD element 11i according to the ninth embodiment
  • Fig. 16 is a diagram showing an example of a planar configuration.
  • parts that are the same as those in the SPAD element 11a according to the first embodiment are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the SPAD element 11i shown in Figure 15 differs from the SPAD element 11a in the first embodiment shown in Figure 1 in that a light-shielding film 64i and a light-absorbing layer 101 are formed between the on-chip lenses 34 between the SPAD elements 11h, but is otherwise similar.
  • the SPAD element 11i shown in Figure 15 has a light-shielding film 64i provided between the on-chip lenses 34, and a light-absorbing layer 101 provided on the light-incident side of the light-shielding film 64i.
  • the light-shielding film 64i and the light-absorbing layer 101 are formed between the SPAD pixel circuits 21, between the on-chip lenses 34, and in the raised portions of the on-chip lenses 34.
  • the light-shielding film 64i can be made of metal. If the light-shielding film 64i is made of metal, there is a possibility that light will be reflected by the light-shielding film 64i. To suppress this reflection, a light-absorbing layer 101 made of a material that absorbs light, such as an organic material, is laminated on the light-shielding film 64i.
  • the ninth embodiment can also be implemented in combination with one or more of the first through eighth embodiments.
  • Tenth Embodiment 17 is a diagram showing an example of a cross-sectional configuration of a SPAD element 11j according to the tenth embodiment.
  • the SPAD element 11j according to the tenth embodiment parts that are the same as those in the SPAD element 11a according to the first embodiment are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the SPAD element 11j shown in Figure 17 differs from the SPAD element 11a in the first embodiment shown in Figure 1 in that an anti-reflection film 111 is provided in the sensor-side wiring layer 32 of the SPAD element 11j, but is otherwise similar.
  • the SPAD element 11j shown in Figure 17 has an anti-reflection film 111 provided in the sensor-side wiring layer 32 that constitutes the SPAD pixel circuit 21.
  • the anti-reflection film 111 is formed, for example, from an organic material or metal that has the ability to absorb light, and has the function of absorbing reflected components that are not absorbed by the sensor substrate 31 (silicon substrate) and suppressing reflection.
  • the tenth embodiment can also be implemented in combination with one or more of the first through ninth embodiments.
  • Eleventh Embodiment 18 is a diagram showing an example of the cross-sectional configuration of a SPAD element 11k according to the 11th embodiment.
  • the SPAD element 11k according to the 11th embodiment parts that are the same as those in the SPAD element 11a according to the first embodiment are given the same reference numerals, and descriptions thereof will be omitted as appropriate.
  • the SPAD element 11k shown in Figure 18 differs from the SPAD element 11a in the first embodiment shown in Figure 1 in that the on-chip lens 34k arranged on the SPAD pixel circuit 21k is configured as a gapless lens, but is otherwise similar.
  • the on-chip lens 34 of the SPAD element 11a has a structure with a raised portion.
  • the raised portion is a rectangular portion in cross section that exists from the interface between the SPAD pixel circuit 21 and the on-chip lens 34 to where the surface of the on-chip lens 34 becomes curved.
  • the light-shielding film 64 is formed on the raised portion of the on-chip lens 34. There is a possibility that light will leak in from this raised portion, causing flare.
  • the on-chip lens 34k shown in Figure 18 has no raised portion (it is designed to have as little raised portion as possible) and is an elliptical lens.
  • an on-chip lens 34 without a raised portion is referred to as a gapless lens.
  • the eleventh embodiment can also be implemented in combination with one or more of the first through tenth embodiments.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be realized as a device mounted on any type of moving body, such as an automobile, an electric vehicle, a hybrid electric vehicle, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, or a robot.
  • Figure 19 is a block diagram showing a schematic configuration example of a vehicle control system, which is an example of a mobile object control system to which the technology disclosed herein can be applied.
  • the vehicle control system 12000 includes multiple electronic control units connected via a communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an outside vehicle information detection unit 12030, an inside vehicle information detection unit 12040, and an integrated control unit 12050.
  • the functional configuration of the integrated control unit 12050 also includes a microcomputer 12051, an audio/video output unit 12052, and an in-vehicle network I/F (Interface) 12053.
  • the drivetrain control unit 12010 controls the operation of devices related to the vehicle's drivetrain in accordance with various programs.
  • the drivetrain control unit 12010 functions as a control device for a driveforce generating device such as an internal combustion engine or drive motor that generates vehicle driveforce, a driveforce transmission mechanism that transmits driveforce to the wheels, a steering mechanism that adjusts the vehicle's steering angle, and a braking device that generates vehicle braking force.
  • the body system control unit 12020 controls the operation of various devices installed in the vehicle body according to various programs.
  • the body system control unit 12020 functions as a control device for a keyless entry system, a smart key system, a power window device, or various lamps such as headlamps, backup lamps, brake lamps, turn signals, and fog lamps.
  • radio waves transmitted from a portable device that serves as a key or signals from various switches can be input to the body system control unit 12020.
  • the body system control unit 12020 accepts these radio waves or signal inputs and controls the vehicle's door lock device, power window device, lamps, etc.
  • the outside vehicle information detection unit 12030 detects information outside the vehicle equipped with the vehicle control system 12000.
  • the outside vehicle information detection unit 12030 is connected to an imaging unit 12031.
  • the outside vehicle information detection unit 12030 causes the imaging unit 12031 to capture images outside the vehicle and receives the captured images.
  • the outside vehicle information detection unit 12030 may perform object detection processing or distance detection processing for people, cars, obstacles, signs, characters on the road surface, etc. based on the received images.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output the electrical signal as an image, or as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light, or may be invisible light such as infrared light.
  • the in-vehicle information detection unit 12040 detects information inside the vehicle. Connected to the in-vehicle information detection unit 12040 is, for example, a driver state detection unit 12041 that detects the driver's state.
  • the driver state detection unit 12041 includes, for example, a camera that captures an image of the driver, and the in-vehicle information detection unit 12040 may calculate the driver's level of fatigue or concentration based on the detection information input from the driver state detection unit 12041, or may determine whether the driver is dozing off.
  • the microcomputer 12051 can calculate control target values for the driving force generating device, steering mechanism, or braking device based on information inside and outside the vehicle acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, and output control commands to the drive system control unit 12010.
  • the microcomputer 12051 can perform cooperative control aimed at realizing the functions of an ADAS (Advanced Driver Assistance System), including vehicle collision avoidance or impact mitigation, following driving based on the distance between vehicles, maintaining vehicle speed, vehicle collision warning, or vehicle lane departure warning.
  • ADAS Advanced Driver Assistance System
  • the microcomputer 12051 controls the driving force generating device, steering mechanism, braking device, etc. based on information about the vehicle's surroundings acquired by the outside vehicle information detection unit 12030 or the inside vehicle information detection unit 12040, thereby enabling cooperative control aimed at autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • the microcomputer 12051 can output control commands to the body system control unit 12020 based on information outside the vehicle acquired by the vehicle exterior information detection unit 12030.
  • the microcomputer 12051 can control the headlamps according to the position of a preceding vehicle or an oncoming vehicle detected by the vehicle exterior information detection unit 12030, and perform cooperative control aimed at preventing glare, such as switching from high beams to low beams.
  • the audio/video output unit 12052 transmits at least one audio and/or video output signal to an output device capable of visually or audibly notifying vehicle occupants or the outside of the vehicle of information.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are exemplified as output devices.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • Figure 20 shows an example of the installation position of the imaging unit 12031.
  • the imaging unit 12031 includes imaging units 12101, 12102, 12103, 12104, and 12105.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, at positions such as the front nose, side mirrors, rear bumper, back door, and the top of the windshield inside the vehicle cabin of the vehicle 12100.
  • the imaging unit 12101 provided on the front nose and the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin mainly capture images of the front of the vehicle 12100.
  • the imaging units 12102 and 12103 provided on the side mirrors mainly capture images of the sides of the vehicle 12100.
  • the imaging unit 12104 provided on the rear bumper or back door mainly captures images of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield inside the vehicle cabin is mainly used to detect leading vehicles, pedestrians, obstacles, traffic lights, traffic signs, lanes, etc.
  • Imaging range 12111 indicates the imaging range of imaging unit 12101 provided on the front nose
  • imaging ranges 12112 and 12113 indicate the imaging ranges of imaging units 12102 and 12103 provided on the side mirrors, respectively
  • imaging range 12114 indicates the imaging range of imaging unit 12104 provided on the rear bumper or back door.
  • At least one of the image capturing units 12101 to 12104 may have a function for acquiring distance information.
  • at least one of the image capturing units 12101 to 12104 may be a stereo camera consisting of multiple image capturing elements, or an image capturing element having pixels for phase difference detection.
  • the microcomputer 12051 can calculate the distance to each three-dimensional object within the imaging ranges 12111 to 12114 and the change in this distance over time (relative speed with respect to the vehicle 12100), thereby extracting as a preceding vehicle the three-dimensional object that is the closest three-dimensional object on the path of the vehicle 12100 and traveling in approximately the same direction as the vehicle 12100 at a predetermined speed (e.g., 0 km/h or higher). Furthermore, the microcomputer 12051 can set the inter-vehicle distance that should be maintained in advance in front of the preceding vehicle, and perform automatic braking control (including follow-up stop control) and automatic acceleration control (including follow-up start control). In this way, cooperative control can be performed for the purpose of autonomous driving, which allows the vehicle to travel autonomously without relying on driver operation.
  • automatic braking control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 can classify and extract three-dimensional object data regarding three-dimensional objects into categories such as motorcycles, standard vehicles, large vehicles, pedestrians, utility poles, and other three-dimensional objects, and use this data for automatic obstacle avoidance. For example, the microcomputer 12051 distinguishes obstacles around the vehicle 12100 into those that are visible to the driver of the vehicle 12100 and those that are difficult to see.
  • the microcomputer 12051 determines the collision risk, which indicates the risk of collision with each obstacle, and when the collision risk is equal to or exceeds a set value and a collision is possible, it can provide driving assistance to avoid a collision by outputting an alarm to the driver via the audio speaker 12061 or the display unit 12062, or by performing forced deceleration or evasive steering via the drivetrain control unit 12010.
  • At least one of the image capturing units 12101 to 12104 may be an infrared camera that detects infrared rays.
  • the microcomputer 12051 can recognize pedestrians by determining whether or not a pedestrian is present in the images captured by the image capturing units 12101 to 12104. Such pedestrian recognition is performed, for example, by extracting feature points in the images captured by the image capturing units 12101 to 12104 as infrared cameras, and performing pattern matching processing on a series of feature points that indicate the outline of an object to determine whether or not the object is a pedestrian.
  • the audio/video output unit 12052 controls the display unit 12062 to superimpose a rectangular outline on the recognized pedestrian for emphasis.
  • the audio/video output unit 12052 may also control the display unit 12062 to display an icon or the like indicating the pedestrian in a desired position.
  • a system refers to an entire device made up of multiple devices.
  • the present technology can also be configured as follows. (1) a pixel having a multiplication region that multiplies carriers by a high electric field region; an inter-pixel isolation portion that isolates the pixel from another adjacent pixel on a semiconductor substrate on which the pixel is formed; a lens disposed on the light incident surface side of the pixel, The lenses are arranged such that adjacent lenses are shifted by half a pitch in the vertical or horizontal direction. (2) The photodetector according to (1), wherein the pixels are arranged such that adjacent pixels are shifted by half a pitch in the vertical or horizontal direction.
  • the region has a plurality of recesses on the light incident surface side of the pixel, The photodetector according to (5), wherein the recess is formed in a shape that is oblique to the inter-pixel separation portion in a plan view.
  • the region has a plurality of convex portions on the wiring layer side of the pixel,
  • a light absorbing layer made of a material that absorbs light is laminated on the light incident side of the light blocking film.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)

Abstract

本技術はフレアによる影響を低減することができるようにする光検出装置に関する。 高電界領域によりキャリアを増倍させる増倍領域を有する画素と、画素が形成される半導体基板において隣接する他の画素との間を分離する画素間分離部と、画素の光入射面側に配置されたレンズとを備え、レンズは、隣接するレンズ同士で上下方向または左右方向に半ピッチずれた配置とされている。本技術は、例えばSPAD素子や、SPAD素子を含む撮像装置や測距装置に対して適用できる。

Description

光検出装置
　本技術は光検出装置に関し、例えば、フレアやゴーストの発生を抑制して光を検出できるようにした光検出装置に関する。
　アバランシェフォトダイオード（APD）には、ブレークダウン電圧よりも高いバイアス電圧で動作させるガイガーモードと、ブレークダウン電圧近傍の少し高いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（SPAD）とも呼ばれている。
　SPADは、光電変換により発生したキャリアを画素毎に設けられた高電界のPN接合領域で増倍させることで、１個のフォトンを画素毎に検出することができるデバイスである（例えば特許文献１参照）。
特開2019-145702号公報
　フレアやゴーストなどが発生すると、光検出精度が低下してしまうため、フレアやゴーストなどの発生を抑制する、またはフレアやゴーストが発生したとしてもその影響を低減するための対策が望まれていた。
　本技術は、このような状況に鑑みてなされたものであり、フレアやゴーストの発生を抑制、またはその影響を低減できるようにするものである。
　本技術の一側面の第１の光検出装置は、高電界領域によりキャリアを増倍させる増倍領域を有する画素と、前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、前記画素の光入射面側に配置されたレンズとを備え、前記レンズは、隣接するレンズ同士で上下方向または左右方向に半ピッチずれた配置とされている光検出装置である。
　本技術の一側面の第２の光検出装置は、高電界領域によりキャリアを増倍させる増倍領域を有する画素と、前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、断面視において微細な凹凸形状が形成された領域と、を備え、平面視において、前記領域にある凹部または凸部は、前記画素間分離部に対して斜め方向になる形状で形成されている光検出装置である。
　本技術の一側面の第３の光検出装置は、高電界領域によりキャリアを増倍させる増倍領域を有する画素と、前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、前記画素上の光入射面側に配置されたレンズと、前記レンズ間に、前記レンズを分離する大きさで配置されている遮光膜とを備える光検出装置である。
　本技術の一側面の第１の光検出装置においては、高電界領域によりキャリアを増倍させる増倍領域を有する画素と、画素が形成される半導体基板において隣接する他の画素との間を分離する画素間分離部と、画素の光入射面側に配置されたレンズとが備えられている。レンズは、隣接するレンズ同士で上下方向または左右方向に半ピッチずれた配置とされている。
　本技術の一側面の第２の光検出装置においては、高電界領域によりキャリアを増倍させる増倍領域を有する画素と、画素が形成される半導体基板において隣接する他の画素との間を分離する画素間分離部と、断面視において微細な凹凸形状が形成された領域とが備えられている。平面視において、領域にある凹部または凸部は、画素間分離部に対して斜め方向になる形状で形成されている。
　本技術の一側面の第３の光検出装置においては、高電界領域によりキャリアを増倍させる増倍領域を有する画素と、画素が形成される半導体基板において隣接する他の画素との間を分離する画素間分離部と、画素上の光入射面側に配置されたレンズと、レンズ間に、レンズを分離する大きさで配置されている遮光膜とが備えられている。
　なお、光検出装置は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
本技術を適用したSPAD素子の一実施の形態の断面構成を示す図である。 SPAD素子の積層構造について説明するための図である。 SPAD素子の平面構成例を示す図である。 SPAD素子の平面構成例を示す図である。 第２の実施の形態におけるSPAD素子の積層構造について説明するための図である。 第２の実施の形態におけるSPAD素子の平面構成例を示す図である。 第２の実施の形態におけるSPAD素子の平面構成例を示す図である。 第３の実施の形態におけるSPAD素子の平面構成例を示す図である。 第４の実施の形態におけるSPAD素子の平面構成例を示す図である。 第５の実施の形態におけるSPAD素子の平面構成例を示す図である。 第６の実施の形態におけるSPAD素子の平面構成例を示す図である。 第７の実施の形態におけるSPAD素子の平面構成例を示す図である。 第８の実施の形態におけるSPAD素子の断面構成例を示す図である。 第８の実施の形態におけるSPAD素子の平面構成例を示す図である。 第９の実施の形態におけるSPAD素子の断面構成例を示す図である。 第９の実施の形態におけるSPAD素子の平面構成例を示す図である。 第１０の実施の形態におけるSPAD素子の断面構成例を示す図である。 第１１の実施の形態におけるSPAD素子の断面構成例を示す図である。 車両制御システムの概略的な構成の一例を示すブロック図である。 車外情報検出部及び撮像部の設置位置の一例を示す説明図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　以下に説明する本技術は、光検出器に適用できる。また光検出器として特にアバランシェフォトダイオード（APD）に適用できるため、ここではAPDを例に挙げて説明する。APDは、ブレークダウン電圧よりも高いバイアス電圧で動作させるガイガーモードと、ブレークダウン電圧近傍の少し高いバイアス電圧で動作させるリニアモードとがある。ガイガーモードのアバランシェフォトダイオードは、シングルフォトンアバランシェダイオード（SPAD）とも呼ばれている。
　SPADは、光電変換により発生したキャリアを画素毎に設けられた高電界のPN接合領域で増倍させることで、１個のフォトンを画素毎に検出することができるデバイスである。本技術は、APDのうちのSPADに適用することで、より高い効果を得ることができるため、以下では、SPADを例に挙げて説明する。
　＜SPADの断面構成例＞
　図１を参照して、センサチップに形成されるSPAD素子１１の断面構成例について説明する。図１に示すように、センサチップは、センサ基板３１、センサ側配線層３２、およびロジック回路３３が積層された積層構造となっている。SPAD画素回路２１は、センサ基板３１とセンサ側配線層３２が積層された構成とされ、SPAD素子１１は、SPAD画素回路２１とロジック回路３３が積層された構成とされている。
　センサ基板３１は、例えば、単結晶のシリコンを薄くスライスした半導体基板であって、ｐ型またはｎ型の不純物濃度が制御されており、SPAD素子１１が形成さている。図１においてセンサ基板３１の上側を向く面が、光を受光する受光面とされ、その受光面の反対側となる表面に対してセンサ側配線層３２が積層される。
　センサ側配線層３２や、ロジック回路３３の配線層には、SPAD素子１１に印加する電圧を供給するための配線や、SPAD素子１１で発生した電子をセンサ基板３１から取り出ための配線などが形成される。
　SPAD素子１１は、センサ基板３１に形成されるＮウェル５１、Ｐ型拡散層５２、Ｎ型拡散層５３、および高濃度Ｐ型拡散層５４により構成される。SPAD素子１１では、Ｐ型拡散層５２とＮ型拡散層５３とが接続する領域に形成される空乏層によって、アバランシェ増倍領域５５が形成される。
　Ｎウェル５１は、センサ基板３１の不純物濃度がｎ型に制御されることにより形成され、SPAD素子１１における光電変換により発生する電子をアバランシェ増倍領域５５へ転送する電界を形成する。なお、Ｎウェル５１に替えて、センサ基板３１の不純物濃度をｐ型に制御してＰウェルを形成してもよい。
　Ｐ型拡散層５２は、センサ基板３１の表面近傍であってＮ型拡散層５３に対して裏面側（図１の上側）に形成される濃いＰ型の拡散層（Ｐ＋）であり、SPAD素子１１のほぼ全面に亘るように形成される。
　Ｎ型拡散層５３は、センサ基板３１の表面近傍であってＰ型拡散層５２に対して表面側（図１の下側）に形成される濃いＮ型の拡散層（Ｎ＋）であり、SPAD素子１１の中央部分に形成される。なお、Ｎ型拡散層５３は、Ｐ型拡散層５２と同程度の大きさに形成されている構成とすることもできる。Ｎ型拡散層５３には、アバランシェ増倍領域５５を形成するための負電圧を供給するためのコンタクト電極７１と接続するために、電極５６（カソード電極５６）が形成されている。
　高濃度Ｐ型拡散層５４は、センサ基板３１の表面近傍においてＮウェル５１の外周を囲うように形成される濃いＰ型の拡散層（Ｐ＋＋）でありSPAD素子１１のアノードと電気的に接続するためのコンタクト電極７２との接続に用いられる。
　アバランシェ増倍領域５５は、Ｎ型拡散層５３に印加される大きな負電圧によってＰ型拡散層５２およびＮ型拡散層５３の境界面に形成される高電界領域であって、SPAD素子１１に入射する１フォトンで発生する電子（ｅ－）を増倍する。
　センサ基板３１には、隣接するSPAD素子１１どうしの間に形成されるメタル膜６１および絶縁膜６２による二重構造の画素間分離部６３によって、それぞれのSPAD素子１１が絶縁されて分離される。例えば、画素間分離部６３は、センサ基板３１の裏面から表面まで貫通するように形成される。
　メタル膜６１は、光を反射する金属（例えば、タングステンなど）により形成される膜であり、絶縁膜６２は、SiO2などの絶縁性を備えた膜である。例えば、メタル膜６１の表面が絶縁膜６２で覆われるようにセンサ基板３１に埋め込まれることで画素間分離部６３は形成され、画素間分離部６３によって、隣接するSPAD素子１１との間で電気的および光学的に分離される。
　Ｎウェル５１の光入射面側には、オンチップレンズ３４が形成されている。SPAD素子１１間であり、画素間分離部６３のオンチップレンズ３４側には、遮光膜６４が形成されている。遮光膜６４は、オンチップレンズ３４を介して入射されてきた光が、隣接するSPAD素子１１に漏れ込むことを防ぐように、SPAD素子１１間に設けられている。遮光膜６４は、メタル膜６１と同一の材料で形成することができる。
　センサ側配線層３２のコンタクト電極７１（カソード電極５６）は、メタル配線７４に接続され、コンタクト電極７２（アノード電極）は、メタル配線７５に接続されている。
　Ｎウェル５１の光入射面側には、入射してきた光を散乱させる微細な凹凸構造が形成された凹部領域５７が設けられている。入射してきた光は、凹部領域５７により散乱されることで光路長が延び、より多くの光をＮウェル５１に閉じ込めることができるようになり、感度を向上させることが可能となる。
　Ｎウェル５１の光入射面と反対側の面（センサ側配線層３２側の面）にも微細な凹凸構造が形成された凸部領域５８が設けられている。入射した光のうち、Ｎウェル５１の底面まで達し、センサ側配線層３２側に抜ける光もある。配線層側に凸部領域５８を形成することで、配線層側に到達した光を、凸部領域５８で反射させ、Ｎウェル５１に戻すことができる。よって、光電変換領域に閉じ込めることができる光量をより多くすることが可能となる。
　図１に示したように、凹部領域５７と凸部領域５８の両方を備える構成としても良いし、凹部領域５７または凸部領域５８のどちらか一方のみを備える構成としても良いし、凹部領域５７と凸部領域５８の両方を備えない構成とすることもできる。
　＜SPAD画素とロジック回路の積層構造＞
　図２は、SPAD画素回路２１とロジック回路３３の積層構造について説明するための図である。図２では、画素アレイ部にアレイ状に配置されているSPAD画素回路２１のうち、２×２の４個のSPAD画素回路２１を例に挙げて積層構造について説明する。
　ロジック回路３３－１から３３－４のそれぞれの形状は、四角形状である。SPAD画素回路２１－１から２１－４のそれぞれの形状は、四角形状である。ロジック回路３３とSPAD画素回路２１は、ほぼ同形状であり、ほぼ同じ大きさで形成されている。
　SPAD素子１１は、ロジック回路３３上にSPAD画素回路２１が積層され、ロジック回路３３とSPAD画素回路２１は電気的に接続された構成とされている。
　＜凹部領域の配置＞
　図３は、２×２の４個のSPAD画素回路２１の平面構成例を示す図である。図３は、凹部領域５７が配置されている面を主に図示してある。SPAD画素回路２１間は、画素間分離部６３で分離されている。各SPAD画素回路２１上には、各SPAD画素回路２１を覆うようにオンチップレンズ３４が配置されている。
　平面視の場合、凹部領域５７の各凹部は、四角形状で形成されている。断面視の場合、図１に示したように、凹部領域５７の各凹部は、三角形状で形成されている。凹部領域５７の各凹部は、３次元で見た場合、四角錐の形状で形成されている。なお、各凹部は、直方体の形状で形成されていても良い。
　図３に示した例では、凹部領域５７の各凹部は、画素間分離部６３と同一方向に形成されている。凹部領域５７の四角形状の各凹部の横方向の辺は、横方向に配置されている画素間分離部６３と平行となる位置関係にあり、各凹部の縦方向の辺は、縦方向に配置されている画素間分離部６３と平行となる位置関係にある。
　＜凸部領域の配置＞
　図４は、２×２の４個のSPAD画素回路２１の平面構成例を示す図である。図４は、凸部領域５８が配置されている面を主に図示してある。各SPAD画素回路２１の中央には、カソード電極５６が配置され、そのカソード電極５６の周りにはＮ型拡散層５３が形成されている。
　平面視の場合、凸部領域５８の各凸部は、四角形状で形成されている。断面視の場合、図１に示したように、凸部領域５８の各凸部は、四角形状で形成されている。凸部領域５８の各凸部は、３次元で見た場合、直方体の形状で形成されている。なお、各凸部は、四角錐形状で形成されていても良い。
　図４に示した例では、凸部領域５８の各凸部は、画素間分離部６３と同一方向に形成されている。凸部領域５８の四角形状の各凸部の横方向の辺は、横方向に配置されている画素間分離部６３と平行となる位置関係にあり、各凸部の縦方向の辺は、縦方向に配置されている画素間分離部６３と平行となる位置関係にある。
　図２から図４を参照して説明したように、SPAD画素回路２１は、正方配列されている。SPAD画素回路２１が正方配列されていることから、フレアが上下方向や左右方向に走りやすく、フレアの影響で、SPAD素子１１を含む撮像装置の性能が低下してしまう可能性がある。撮像装置が測距する装置である場合、測距性能が低下してしまう可能性がある。
　SPAD素子１１が行列状に配置されている画素アレイ部を有する撮像装置（測距装置）は、ラインスキャン型のLIDAR(Laser Imaging Detection and Ranging)に適用することができる。
　ラインスキャン型のLIDARは２次元画像を得るために、横方向に伸びる１次元レーザを上下方向に走査する。このような走査を行うため、横方向にフレアが走ると混信号となり、測距性能が低下してしまう可能性がある。ラインスキャン型のLIDARであり、縦方向に伸びる１次元レーザを左右方向に走査する構成とされている場合も同じく、縦方向にフレアが走ると混信号となり、測距性能が低下してしまう可能性がある。
　このようなラインスキャン型のLIDARなどにおいて、レーザの照射領域外にフレアが走るようにすることで、測距性能が低下するようなことを防ぐことができる。
　以下に、上下方向や左右方向にフレアが発生するようなことを抑制するSPAD素子１１の構成について説明を加える。
　＜第２の実施の形態＞
　図５は、第２の実施の形態におけるSPAD素子１１ｂの構成について説明するための図である。以下の説明において、図１から図４を参照して説明した第１の実施の形態におけるSPAD素子１１（以下、第１の実施の形態におけるSPAD素子１１を、SPAD素子１１aと記述する）と同様の部分には、同様の符号を付し、適宜その説明は省略する。
　図５は、図２を参照して説明した場合と同じく、SPAD画素回路２１ｂとロジック回路３３の積層構造について説明するための図である。図２と同じく図５では、画素アレイ部に配置されている２×２の４個のSPAD素子１１を例に挙げて積層構造について説明する。
　ロジック回路３３－１から３３－４のそれぞれの形状は、四角形状である。SPAD画素回路２１ｂ－１から２１ｂ－４のそれぞれの形状は、四角形状である。ロジック回路３３とSPAD画素回路２１ｂは、ほぼ同形状であり、ほぼ同じ大きさで形成されている。この点は、図２に示した場合と同様である。
　第２の実施の形態におけるSPAD画素回路２１ｂは、半ピッチずれた状態で配置されている。SPAD画素回路２１ｂ－１に対して、その右隣に配置されているSPAD画素回路２１ｂ－２は、上方向に半ピッチずれた位置に配置されている。同じく、SPAD画素回路２１ｂ－３に対して、その右隣に配置されているSPAD画素回路２１ｂ－４は、上方向に半ピッチずれた位置に配置されている。このように、左右方向で隣接するSPAD画素回路２１ｂは、上下方向で半ピッチずれた位置に配置されている。
　ロジック回路３３は、図５の左図に示したように、ずれることなく配置されている。このようなロジック回路３３とSPAD画素回路２１を積層した場合、図５の右図に示したように、ロジック回路３３－１の上には、ずれることなくSPAD画素回路２１ｂ－１が配置されているが、ロジック回路３３－２の上には、ロジック回路３３－２に対して上下方向で半ピッチずれた位置にSPAD画素回路２１ｂ－２が配置された構造となる。
　図５では、ロジック回路３３は、ずれることなく配置（正方配列）されている例を示したが、ロジック回路３３も、SPAD画素回路２１ｂと同じく、左右方向で隣接するロジック回路３３は、上下方向で半ピッチずれた位置に配置されている構成としても良い。
　このように、SPAD画素回路２１ｂをずれがあるように配置した場合、図６に示したようにオンチップレンズ３４もずれた位置に配置されることになる。図６では、SPAD画素回路２１ｂ－１から２１ｂ－７の７個のSPAD画素回路２１を示している。SPAD画素回路２１ｂ－１上に配置されているオンチップレンズ３４ｂ－１に対して、SPAD画素回路２１ｂ－２上に配置されているオンチップレンズ３４ｂ－２は、上方向に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－２上に配置されているオンチップレンズ３４ｂ－２に対して、SPAD画素回路２１ｂ－３上に配置されているオンチップレンズ３４ｂ－３は、下方向に半ピッチずれた位置に配置されている。
　SPAD画素回路２１ｂ－４上に配置されているオンチップレンズ３４ｂ－４に対して、SPAD画素回路２１ｂ－５上に配置されているオンチップレンズ３４ｂ－５は、上方向に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－５上に配置されているオンチップレンズ３４ｂ－５に対して、SPAD画素回路２１ｂ－６上に配置されているオンチップレンズ３４ｂ－６は、下方向に半ピッチずれた位置に配置されている。
　SPAD画素回路２１ｂ－４上に配置されているオンチップレンズ３４ｂ－４に対して、SPAD画素回路２１ｂ－７上に配置されているオンチップレンズ３４ｂ－７は、下方向に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－７上に配置されているオンチップレンズ３４ｂ－７に対して、SPAD画素回路２１ｂ－６上に配置されているオンチップレンズ３４ｂ－６は、上方向に半ピッチずれた位置に配置されている。
　このように、左右方向で隣接するSPAD画素回路２１ｂを上下方向で半ピッチずれた配置とすることで、SPAD画素回路２１ｂを覆うように配置されているオンチップレンズ３４ｂも、上下方向で半ピッチずれた配置となる。このようにオンチップレンズ３４ｂの配列を斜め構造とすることで、フレアが左右上下方向に走ることを抑制することができる。
　例えば、SPAD素子１１bを含む撮像装置を、横方向に伸びる１次元レーザを上下方向に走査するLIDARに適用した場合、横方向に発生するフレアを抑制することができ、走査しているライン上のSPAD素子１１に対するフレアによる影響を低減することができ、測距精度が低下するようなことを防ぐことができる。
　図５、図６では、左右方向で隣接するSPAD画素回路２１ｂが上下方向で半ピッチずれて配置されている場合を例に挙げて説明したが、上下方向で隣接するSPAD画素回路２１ｂが左右方向で半ピッチずれた配置とされている構成とすることもできる。図７を参照し、上下方向で隣接するSPAD画素回路２１ｂが左右方向で半ピッチずれた配置とされている場合について説明を加える。
　図７に示したSPAD画素回路２１ｂ－１に対して、SPAD画素回路２１ｂ－３は、SPAD画素回路２１ｂ－１の下方であり、左側に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－１上に配置されているオンチップレンズ３４ｂ－１に対して、SPAD画素回路２１ｂ－３上に配置されているオンチップレンズ３４ｂ－３は、左方向に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－３に対して、SPAD画素回路２１ｂ－６は、SPAD画素回路２１ｂ－３の下方であり、右側に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－３上に配置されているオンチップレンズ３４ｂ－３に対して、SPAD画素回路２１ｂ－６上に配置されているオンチップレンズ３４ｂ－６は、右方向に半ピッチずれた位置に配置されている。
　SPAD画素回路２１ｂ－２に対して、SPAD画素回路２１ｂ－４は、SPAD画素回路２１ｂ－２の下方であり、左側に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－２上に配置されているオンチップレンズ３４ｂ－２に対して、SPAD画素回路２１ｂ－４上に配置されているオンチップレンズ３４ｂ－４は、左方向に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－４に対して、SPAD画素回路２１ｂ－７は、SPAD画素回路２１ｂ－４の下方であり、右側に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－４上に配置されているオンチップレンズ３４ｂ－４に対して、SPAD画素回路２１ｂ－７上に配置されているオンチップレンズ３４ｂ－７は、右方向に半ピッチずれた位置に配置されている。
　SPAD画素回路２１ｂ－２に対して、SPAD画素回路２１ｂ－５は、SPAD画素回路２１ｂ－２の下方であり、右側に半ピッチずれた位置に配置されている。SPAD画素回路２１ｂ－２上に配置されているオンチップレンズ３４ｂ－２に対して、SPAD画素回路２１ｂ－５上に配置されているオンチップレンズ３４ｂ－５は、右方向に半ピッチずれた位置に配置されている。
　このように、上下方向で隣接するSPAD画素回路２１ｂを左右方向で半ピッチずれた配置とすることで、SPAD画素回路２１ｂを覆うように配置されているオンチップレンズ３４ｂも、左右方向で半ピッチずれた配置となる。このようにオンチップレンズ３４ｂの配列を斜め構造とすることで、フレアが左右上下方向に走ることを抑制することができる。
　例えば、SPAD素子１１ｂを含む撮像装置を、縦方向に伸びる１次元レーザを左右方向に走査するLIDARに適用した場合、縦方向に発生するフレアを抑制することができ、走査しているライン上のSPAD素子１１に対するフレアによる影響を低減することができ、測距精度が低下するようなことを防ぐことができる。
　第２の実施の形態と第１の実施の形態を組み合わせて実施することも可能である。例えば、第２の実施の形態においては、SPAD画素回路２１ｂの配置と、SPAD画素回路２１ｂ上に配置されているオンチップレンズ３４ｂの配置について説明したが、凹部領域５７や凸部領域５８の構成は、図３や図４を参照して説明した第１の実施の形態における凹部領域５７や凸部領域５８を適用することができる。
　＜第３の実施の形態＞
　図８は、第３の実施の形態におけるSPAD素子１１ｃの構成について説明するための図である。図８は、図３と同じく、２×２の４個のSPAD画素回路２１ｃの平面構成例を示す図であり、凹部領域５７が配置されている面とオンチップレンズ３４を図示してある。
　第３の実施の形態におけるSPAD素子１１ｃは、図３に示したSPAD素子１１ａを斜め４５度方向に回転して配置した構成とされている点が、第１、第２の実施の形態におけるSPAD素子１１a，１１ｂと異なり、他の点は同様である。
　SPAD素子１１ｃが斜め配置とされていることにより、SPAD画素回路２１ｃ内に形成されている凹部領域５７の凹部や、凸部領域５８の凸部も斜め配置されている構成となる。
　斜め配置とは、例えば、SPAD素子１１ｃが形成されている画素アレイ部を含む基板が、四角形状である場合、その基板の辺とSPAD素子１１ｃの辺とが平行にならない位置関係にあり、この場合、なす角が４５度である場合である。
　なお、４５度といった数値は、一例であり、限定を示す記載ではない。以下の説明においても、数値などは一例であり、限定を示す記載ではないため、他の数値である場合も本技術の適用範囲である。
　このように、SPAD素子１１ｃを、斜め４５度方向に回転した配置とすることで、発生するフレアを斜め方向に散らすことができ、上下方向や左右方向に走るフレアを抑制することができる。
　第３の実施の形態と、第１の実施の形態または／および第２の実施の形態を組み合わせて実施することも可能である。
　＜第４の実施の形態＞
　図９は、第４の実施の形態におけるSPAD素子１１ｄの構成について説明するための図である。図９は、図３と同じく、画素アレイ部に配置されている２×２の４個のSPAD画素回路２１ｄの平面構成例を示す図であり、凹部領域５７ｄが配置されている面とオンチップレンズ３４を図示してある。
　図９に示した例では、凹部領域５７ｄの各凹部は、画素間分離部６３に対して斜めになる方向に形成されている。凹部領域５７の四角形状の各凹部の辺は、横方向に配置されている画素間分離部６３および縦方向に配置されている画素間分離部６３に対して、なす角が約４５度となる位置関係にある。
　このように、SPAD素子１１ｄに含まれる凹部領域５７ｄを、斜め４５度方向に回転した配置とすることで、発生するフレアを斜め方向に散らすことができ、上下左右方向に走るフレアを抑制することができる。
　第４の実施の形態と、第１から第３の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第５の実施の形態＞
　図１０は、第５の実施の形態におけるSPAD素子１１ｄの構成について説明するための図である。図９は、図３と同じく、画素アレイ部に配置されている２×２の４個のSPAD画素回路２１ｅの平面構成例を示す図であり、凸部領域５８ｅが配置されている面とオンチップレンズ３４を図示してある。
　図９に示した例では、凸部領域５８ｅの各凸部は、画素間分離部６３に対して斜めになる方向に形成されている。凸部領域５８ｅの四角形状の各凸部の辺は、横方向に配置されている画素間分離部６３および縦方向に配置されている画素間分離部６３に対して、なす角が約４５度となる位置関係にある。
　このように、SPAD素子１１ｄに含まれる凸部領域５８ｅを、斜め４５度方向に回転した配置とすることで、発生するフレアを斜め方向に散らすことができ、上下左右方向に走るフレアを抑制することができる。
　第５の実施の形態と、第１から第４の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第６の実施の形態＞
　図１１は、第６の実施の形態におけるSPAD素子１１ｆの構成について説明するための図である。図１１は、図３と同じく、２×２の４個のSPAD画素回路２１ｆの平面構成例を示す図であり、凹部領域５７ｆが配置されている面とオンチップレンズ３４ｆを図示してある。
　図１１に示した例では、SPAD画素回路２１f上に設けられているオンチップレンズ３４ｆがジグザグに配置されている点が、第１の実施の形態におけるSPAD素子１１aと異なり、他の点は同様である。
　SPAD画素回路２１f－１は、オンチップレンズ３４f－１で覆われ、SPAD画素回路２１f－３は、オンチップレンズ３４f－３で覆われている。SPAD画素回路２１f－２の上半分は、オンチップレンズ３４f－２で覆われ、SPAD画素回路２１f－２の下半分は、オンチップレンズ３４f－４で覆われている。SPAD画素回路２１f－４の上半分は、オンチップレンズ３４f－４で覆われ、SPAD画素回路２１f－４の下半分は、オンチップレンズ３４f－５で覆われている。
　SPAD画素回路２１ｆ－１上に配置されているオンチップレンズ３４ｂ－１に対して、SPAD画素回路２１ｆ－２上に配置されているオンチップレンズ３４f－２は、上方向に半ピッチずれた位置に配置され、オンチップレンズ３４ｆ－４は、下方向に半ピッチずれた位置に配置されている。SPAD画素回路２１ｆ－３上に配置されているオンチップレンズ３４ｆ－３に対して、SPAD画素回路２１ｆ－４上に配置されているオンチップレンズ３４ｆ－４は、上方向に半ピッチずれた位置に配置され、オンチップレンズ３４ｆ－５は、下方向に半ピッチずれた位置に配置されている。
　このように、左右方向で隣接するSPAD画素回路２１ｆ上に配置されるオンチップレンズ３４ｆを上下方向で半ピッチずれた配置とすることで、フレアが左右上下方向に走ることを抑制することができる。
　第６の実施の形態と、第１から第５の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第７の実施の形態＞
　図１２は、第７の実施の形態におけるSPAD素子１１ｇの構成について説明するための図である。図１２は、図３と同じく、２×２の４個のSPAD画素回路２１ｇの平面構成例を示す図であり、凹部領域５７が配置されている面とオンチップレンズ３４ｇを図示してある。
　図１２に示した例では、１個のSPAD画素回路２１ｇ上に複数の小さなオンチップレンズ３４ｇがジグザグに配置されている点が、第１の実施の形態におけるSPAD素子１１aと異なり、他の点は同様である。
　SPAD画素回路２１ｇ－１を例に挙げ、オンチップレンズ３４ｇの配置について説明する。SPAD画素回路２１ｇ－１上には、オンチップレンズ３４ｇ－１から３４ｇ－１０の１０個のオンチップレンズ３４ｇが配置されている。
　オンチップレンズ３４ｇ－１から３４ｇ－３は、SPAD画素回路２１ｇ－１の上方に横並びに配置されている。オンチップレンズ３４ｇ－４から３４ｇ－７は、SPAD画素回路２１ｇ－１の中央に横並びに配置されている。オンチップレンズ３４ｇ－４から３４ｇ－７は、オンチップレンズ３４ｇ－１から３４ｇ－３に対して、横方向で半ピッチずれた位置に配置されている。例えば、オンチップレンズ３４ｇ－１に対してオンチップレンズ３４ｇ－４は、左側に半ピッチずれた位置に配置されている。
　オンチップレンズ３４ｇ－８から３４ｇ－１０は、SPAD画素回路２１ｇ－１の下方に横並びに配置されている。オンチップレンズ３４ｇ－８から３４ｇ－１０は、オンチップレンズ３４ｇ－４から３４ｇ－７に対して、横方向で半ピッチずれた位置に配置されている。例えば、オンチップレンズ３４ｇ－４に対してオンチップレンズ３４ｇ－８は、右側に半ピッチずれた位置に配置されている。
　図１１を参照して説明した第６の実施の形態におけるSPAD画素回路２１fにおいては、例えば、SPAD画素回路２１ｆ－２においては、オンチップレンズ３４ｆ－２とオンチップレンズ３４ｆ－４で覆われていない部分があるため、オンチップレンズ３４ｆ－１で全体が覆われているSPAD画素回路２１ｆ－１と比べて集光能力が低下してしまう可能性がある。
　図１２を参照して説明した第７の実施の形態におけるSPAD画素回路２１ｇにおいては、オンチップレンズ３４ｇで覆われてない領域は、図１１に示したSPAD画素回路２１ｆにおいてオンチップレンズ３４ｆで覆われていない領域よりも小さくなる。また図１２を参照して説明した第７の実施の形態におけるSPAD画素回路２１ｇにおいては、オンチップレンズ３４ｇで覆われてない領域は、SPAD画素回路２１ｇ毎に同じ大きさであるため、集光能力に違いが生じるようなことを防ぐことができる。
　このように、１つのSPAD画素回路２１ｇ上に複数の小さなオンチップレンズ３４ｇを左右方向で半ピッチずれた状態で配置することで、フレアが左右上下方向に走ることを抑制することができる。
　なお図示はしないが、１つのSPAD画素回路２１ｇ上に複数の小さなオンチップレンズ３４ｇを上下方向で半ピッチずれた状態で配置した構成とすることもでき、そのような構成の場合も、フレアが左右上下方向に走ることを抑制することができる。
　第７の実施の形態と、第１から第６の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第８の実施の形態＞
　図１３は、第８の実施の形態におけるSPAD素子１１ｈの断面構成例を示す図であり、図１４は、平面構成例を示す図である。第８の実施の形態におけるSPAD素子１１ｈにおいて、第１の実施の形態におけるSPAD素子１１aと同様の部分には、同一な符号を付し、その説明は適宜省略する。
　図１３に示したSPAD素子１１ｈは、SPAD素子１１h間に形成されている遮光膜６４ｈが、オンチップレンズ３４に形成されている点が、図１に示した第１の実施の形態におけるSPAD素子１１aと異なり、他の点は同様である。
　図１３に示したSPAD素子１１ｈは、オンチップレンズ３４間に遮光膜６４ｈが設けられている。図１４に示した平面構成例を参照するに、遮光膜６４ｈは、SPAD画素回路２１間であり、オンチップレンズ３４間に形成されている。遮光膜６４ｈは、オンチップレンズ３４の嵩上げの部分に形成され、SPAD画素回路２１ｈとオンチップレンズ３４の界面から、オンチップレンズ３４を分離する大きさで形成されている。
　オンチップレンズ３４間に遮光膜６４ｈを配置することで、オンチップレンズ３４内部を伝搬するフレアを抑制することができる。
　第８の実施の形態と、第１から第７の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第９の実施の形態＞
　図１５は、第９の実施の形態におけるSPAD素子１１ｉの断面構成例を示す図であり、図１６は、平面構成例を示す図である。第９の実施の形態におけるSPAD素子１１ｉにおいて、第１の実施の形態におけるSPAD素子１１aと同様の部分には、同一な符号を付し、その説明は適宜省略する。
　図１５に示したSPAD素子１１ｉは、SPAD素子１１h間に遮光膜６４ｉと光吸収層１０１が、オンチップレンズ３４間に形成されている点が、図１に示した第１の実施の形態におけるSPAD素子１１aと異なり、他の点は同様である。
　図１５に示したSPAD素子１１ｉは、オンチップレンズ３４間に遮光膜６４ｉが設けられ、その遮光膜６４ｉの光入射側に光吸収層１０１が設けられている。図１６に示した平面構成例を参照するに、遮光膜６４ｉと光吸収層１０１は、SPAD画素回路２１間であり、オンチップレンズ３４間であり、オンチップレンズ３４の嵩上げの部分に形成されている。
　遮光膜６４ｉは、金属で形成することができる。遮光膜６４ｉを金属で構成した場合、遮光膜６４ｉにより光が反射されてしまう可能性がある。その反射を抑制するために、例えば有機材料などの光を吸収する材料で形成された光吸収層１０１を、遮光膜６４ｉに積層する。
　オンチップレンズ３４間に遮光膜６４ｉと光吸収層１０１を配置することで、オンチップレンズ３４内部で伝搬するフレアや、入射光の反射によるフレアを抑制することができる。
　第９の実施の形態と、第１から第８の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第１０の実施の形態＞
　図１７は、第１０の実施の形態におけるSPAD素子１１ｊの断面構成例を示す図である。第１０の実施の形態におけるSPAD素子１１ｊにおいて、第１の実施の形態におけるSPAD素子１１aと同様の部分には、同一な符号を付し、その説明は適宜省略する。
　図１７に示したSPAD素子１１ｊは、SPAD素子１１ｊのセンサ側配線層３２内に反射防止膜１１１が設けられている点が、図１に示した第１の実施の形態におけるSPAD素子１１aと異なり、他の点は同様である。
　図１７に示したSPAD素子１１ｊは、SPAD画素回路２１を構成するセンサ側配線層３２内に反射防止膜１１１が設けられている。反射防止膜１１１は、例えば光を吸収する機能を有する有機材料や金属などで形成され、センサ基板３１（シリコン基板）で吸収されなかった反射成分を吸収し、反射を抑制する機能を有する。
　反射防止膜１１１を設けることで、センサ基板３１で吸収されなかった反射成分によるフレアを抑制することができる。
　第１０の実施の形態と、第１から第９の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜第１１の実施の形態＞
　図１８は、第１１の実施の形態におけるSPAD素子１１kの断面構成例を示す図である。第１１の実施の形態におけるSPAD素子１１kにおいて、第１の実施の形態におけるSPAD素子１１aと同様の部分には、同一な符号を付し、その説明は適宜省略する。
　図１８に示したSPAD素子１１kは、SPAD画素回路２１k上に配置されているオンチップレンズ３４kが、ギャップレスレンズとして構成されている点が、図１に示した第１の実施の形態におけるSPAD素子１１aと異なり、他の点は同様である。
　図１に示したSPAD素子１１aを再度参照する。SPAD素子１１ａのオンチップレンズ３４は、嵩上げ部分がある構造である。嵩上げ部分は、SPAD画素回路２１とオンチップレンズ３４との界面から、オンチップレンズ３４の表面が曲線となるまでの位置に存在する断面視において四角形となる部分である。図１に示したSPAD素子１１aにおいて、遮光膜６４は、オンチップレンズ３４の嵩上げ部分に形成されている。この嵩上げ部分から光が漏れ込みフレアが発生する可能性がある。
　図１８に示したオンチップレンズ３４ｋは、嵩上げ部分がなく（できるだけ少なくなる構造とされ）、楕円形状のレンズとされている。ここでは、嵩上げ部分がないオンチップレンズ３４を、ギャップレスレンズと記述する。このような形状のオンチップレンズ３４ｋを用いることで、光漏れ込みを最小限とし、フレアが悪化するようなことを防ぐことができる。
　第１１の実施の形態と、第１から第１０の実施の形態のいずれか１つ、または複数を組み合わせて実施することも可能である。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図１９は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図１９に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０２０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図１９の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図２０は、撮像部１２０３１の設置位置の例を示す図である。
　図２０では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図２０には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　高電界領域によりキャリアを増倍させる増倍領域を有する画素と、
　前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
　前記画素の光入射面側に配置されたレンズと
　を備え、
　前記レンズは、隣接するレンズ同士で上下方向または左右方向に半ピッチずれた配置とされている
　光検出装置。
（２）
　前記画素は、隣接する画素同士で上下方向または左右方向に半ピッチずれた配置とされている
　前記（１）に記載の光検出装置。
（３）
　横方向で隣接する前記レンズが、縦方向で半ピッチずれた配置とされている、または、縦方向で隣接する前記レンズが、横方向で半ピッチずれた配置とされている
　前記（１）または（２）に記載の光検出装置。
（４）
　１つの前記画素に、複数の前記レンズが配置され、前記複数のレンズにおいて、横方向で隣接する前記レンズが、縦方向で半ピッチずれた配置とされている、または、縦方向で隣接する前記レンズが、横方向で半ピッチずれた配置とされている
　前記（１）から（３）のいずれかに記載の光検出装置。
（５）
　高電界領域によりキャリアを増倍させる増倍領域を有する画素と、
　前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
　断面視において微細な凹凸形状が形成された領域と、
　を備え、
　平面視において、前記領域にある凹部または凸部は、前記画素間分離部に対して斜め方向になる形状で形成されている
　光検出装置。
（６）
　前記領域は、前記画素の光入射面側に複数の凹部を有する領域であり、
　平面視において、前記凹部は、前記画素間分離部に対して斜め方向になる形状で形成されている
　前記（５）に記載の光検出装置。
（７）
　前記領域は、前記画素の配線層側に複数の凸部を有する領域であり、
　平面視において、前記凸部は、前記画素間分離部に対して斜め方向になる形状で形成されている
　前記（５）または（６）に記載の光検出装置。
（８）
　前記凹部または前記凸部は、四角錐の形状である
　前記（５）から（７）のいずれかに記載の光検出装置。
（９）
　高電界領域によりキャリアを増倍させる増倍領域を有する画素と、
　前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
　前記画素上の光入射面側に配置されたレンズと、
　前記レンズ間に、前記レンズを分離する大きさで配置されている遮光膜と
　を備える光検出装置。
（１０）
　前記遮光膜の光入射側に光を吸収する材料で形成された光吸収層が積層されている
　前記（９）に記載の光検出装置。
（１１）
　前記半導体基板に積層されている配線層内に、前記半導体基板を透過した光の反射を防止する反射防止膜をさらに備える
　前記（９）または（１０）に記載の光検出装置。
（１２）
　前記レンズは、楕円形状であり、前記半導体基板と前記レンズとの間に嵩上げ部分がない構造とされている
　前記（９）から（１１）のいずれかに記載の光検出装置。
　１１　SPAD素子，　２１　SPAD画素回路，　３１　センサ基板，　３２　センサ側配線層，　３３　ロジック回路，　３４　オンチップレンズ，　５１　Ｎウェル，　５２　Ｐ型拡散層，　５３　Ｎ型拡散層，　５４　高濃度Ｐ型拡散層，　５５　アバランシェ増倍領域，　５６　カソード電極，　５７　凹部領域，　５８　凸部領域，　６１　メタル膜，　６２　絶縁膜，　６３　画素間分離部，　６４　遮光膜，　７１　コンタクト電極，　７２　コンタクト電極，　７４　メタル配線，　７５　メタル配線，　１０１　光吸収層，　１１１　光吸収層

Claims (12)

  1. 　高電界領域によりキャリアを増倍させる増倍領域を有する画素と、
    　前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
    　前記画素の光入射面側に配置されたレンズと
    　を備え、
    　前記レンズは、隣接するレンズ同士で上下方向または左右方向に半ピッチずれた配置とされている
    　光検出装置。
  2. 　前記画素は、隣接する画素同士で上下方向または左右方向に半ピッチずれた配置とされている
    　請求項１に記載の光検出装置。
  3. 　横方向で隣接する前記レンズが、縦方向で半ピッチずれた配置とされている、または、縦方向で隣接する前記レンズが、横方向で半ピッチずれた配置とされている
    　請求項１に記載の光検出装置。
  4. 　１つの前記画素に、複数の前記レンズが配置され、前記複数のレンズにおいて、横方向で隣接する前記レンズが、縦方向で半ピッチずれた配置とされている、または、縦方向で隣接する前記レンズが、横方向で半ピッチずれた配置とされている
    　請求項１に記載の光検出装置。
  5. 　高電界領域によりキャリアを増倍させる増倍領域を有する画素と、
    　前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
    　断面視において微細な凹凸形状が形成された領域と、
    　を備え、
    　平面視において、前記領域にある凹部または凸部は、前記画素間分離部に対して斜め方向になる形状で形成されている
    　光検出装置。
  6. 　前記領域は、前記画素の光入射面側に複数の凹部を有する領域であり、
    　平面視において、前記凹部は、前記画素間分離部に対して斜め方向になる形状で形成されている
    　請求項５に記載の光検出装置。
  7. 　前記領域は、前記画素の配線層側に複数の凸部を有する領域であり、
    　平面視において、前記凸部は、前記画素間分離部に対して斜め方向になる形状で形成されている
    　請求項５に記載の光検出装置。
  8. 　前記凹部または前記凸部は、四角錐の形状である
    　請求項５に記載の光検出装置。
  9. 　高電界領域によりキャリアを増倍させる増倍領域を有する画素と、
    　前記画素が形成される半導体基板において隣接する他の前記画素との間を分離する画素間分離部と、
    　前記画素上の光入射面側に配置されたレンズと、
    　前記レンズ間に、前記レンズを分離する大きさで配置されている遮光膜と
    　を備える光検出装置。
  10. 　前記遮光膜の光入射側に光を吸収する材料で形成された光吸収層が積層されている
    　請求項９に記載の光検出装置。
  11. 　前記半導体基板に積層されている配線層内に、前記半導体基板を透過した光の反射を防止する反射防止膜をさらに備える
    　請求項９に記載の光検出装置。
  12. 　前記レンズは、楕円形状であり、前記半導体基板と前記レンズとの間に嵩上げ部分がない構造とされている
    　請求項９に記載の光検出装置。
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