WO2025220545A1 - 半導体記憶装置 - Google Patents

半導体記憶装置

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WO2025220545A1
WO2025220545A1 PCT/JP2025/014024 JP2025014024W WO2025220545A1 WO 2025220545 A1 WO2025220545 A1 WO 2025220545A1 JP 2025014024 W JP2025014024 W JP 2025014024W WO 2025220545 A1 WO2025220545 A1 WO 2025220545A1
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transistor
wiring
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power supply
active region
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由展 山上
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Socionext Inc
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Socionext Inc
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • This disclosure relates to a semiconductor memory device equipped with nanosheet FETs (Field Effect Transistors), and in particular to the layout structure of a two-port SRAM (Static Random Access Memory) cell (hereinafter simply referred to as a cell, where appropriate) that uses nanosheet FETs.
  • nanosheet FETs Field Effect Transistors
  • a cell Static Random Access Memory
  • SRAM is widely used in semiconductor integrated circuits. There is also a type of SRAM called dual-port SRAM, which has two ports for reading and writing data.
  • transistors which are the basic components of LSIs, have achieved increased integration density, lower operating voltages, and faster operating speeds through the reduction of gate length (scaling).
  • gate length scaling
  • nanosheet FETs are one type of three-dimensional transistor that has attracted attention.
  • Patent Document 1 discloses an SRAM cell that uses a fork sheet transistor, a type of nanosheet FET, with a fork-shaped gate electrode, in order to reduce the area of semiconductor memory devices.
  • the bit lines and power supply wiring are provided in the same wiring layer, so the wiring width of the bit lines cannot be increased. This increases the wiring resistance of the bit lines and reduces the operating speed of the semiconductor memory device. Furthermore, because the bit lines and power supply wiring are provided in the same wiring layer, the wiring width of the power supply wiring cannot be increased. This increases the wiring resistance of the power supply wiring and increases the power supply voltage drop, reducing the operating speed and stability of the semiconductor memory device. Furthermore, because the distance between the bit lines and power supply wiring is short, parasitic capacitance increases and the operating speed of the semiconductor memory device decreases.
  • the purpose of this disclosure is to improve the operating speed of semiconductor memory devices using an SRAM cell layout structure.
  • a first aspect of the present disclosure is a semiconductor memory device including an SRAM cell, wherein the SRAM cell comprises a first transistor having a source connected to a first power supply that supplies a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a first word line; a fourth transistor having a source connected to a second bit line that forms a first complementary bit line pair with the first bit line, a drain connected to the second node, and a gate connected to the first word line; a fifth transistor having a source connected to a fourth bit line that forms a second complementary bit line pair with the third bit line, a drain connected to the second node, and a gate connected to the second word line; a sixth transistor,
  • the nanosheets are formed in a layer, extend in the first direction, and include first and second power supply wirings that supply the second power supply voltage, a first via formed in a region where a region that serves as the source of the seventh transistor in the second active region overlaps with the first power supply wiring and connects the source of the seventh transistor in the second active region to the first power supply wiring, and a second via formed in a region where a region that serves as the source of the eighth transistor in the third active region overlaps with the first power supply wiring and connects the source of the eighth transistor in the third active region to the second power supply wiring, and the first, third, fifth, and eighth nanosheets have first-side surfaces, which are one side in the second direction, exposed from the first, third, fifth, and eighth gate wirings, respectively, and the second, fourth, sixth, and seventh nanosheets have second-side surfaces, which are the other side in the second direction, exposed from the second, fourth, sixth, and seventh gate wirings, respectively.
  • first and second power supply wiring lines that supply a second power supply voltage are formed in the back wiring layer. This allows the wiring width of the bit lines to be increased. Therefore, the wiring resistance of the bit lines can be reduced, thereby improving the operating speed of the semiconductor memory device. Furthermore, the wiring width of the first and second power supply wiring lines can be increased. Therefore, the wiring resistance of the power supply wiring can be reduced, and power supply voltage drops can be reduced, thereby improving the operating speed and stability of the semiconductor memory device. Furthermore, because the bit lines and power supply wiring lines are formed in different wiring layers, the distance between the bit lines and power supply wiring can be increased. Therefore, parasitic capacitance between the bit lines and power supply wiring can be reduced, thereby improving the operating speed of the semiconductor memory device.
  • a second aspect of the present disclosure is a semiconductor memory device including an SRAM cell, wherein the SRAM cell comprises a first transistor having a source connected to a first power supply that supplies a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a first word line; and a third transistor having a source connected to a second bit line that forms a first complementary bit line pair with the first bit line, a drain connected to the second node, and a gate connected to the first word line.
  • a fourth transistor having a source connected to a third bit line, a drain connected to the first node, and a gate connected to a second word line; a fifth transistor having a source connected to a fourth bit line forming a second complementary bit line pair with the third bit line, a drain connected to the second node, and a gate connected to the second word line; a sixth transistor having a source connected to a second power supply that supplies a second power supply voltage different from the first power supply voltage, a drain connected to the first node, and a gate connected to the second node; and an eighth transistor formed by stacking a first nanosheet and a second nanosheet in the first direction, the seventh transistor including a ninth transistor and a tenth transistor, the eighth transistor including an eleventh transistor and a twelfth transistor, the SRAM cell including a first active region forming the channel, source, and drain of the fifth transistor, the channel being the fifth nanosheet extending in the first direction, and the channel, source, and drain of the ninth transistor, the channel being the
  • first and second power supply wiring lines that supply a second power supply voltage are formed in the back wiring layer. This allows the wiring width of the bit lines to be increased. Therefore, the wiring resistance of the bit lines can be reduced, thereby improving the operating speed of the semiconductor memory device. Furthermore, the wiring width of the first and second power supply wiring lines can be increased. Therefore, the wiring resistance of the power supply wiring can be reduced, and power supply voltage drops can be reduced, thereby improving the operating speed and stability of the semiconductor memory device. Furthermore, because the bit lines and power supply wiring lines are formed in different wiring layers, the distance between the bit lines and power supply wiring can be increased. Therefore, parasitic capacitance between the bit lines and power supply wiring can be reduced, thereby improving the operating speed of the semiconductor memory device.
  • a third aspect of the present disclosure is a semiconductor memory device including an SRAM cell, wherein the SRAM cell comprises a first transistor having a source connected to a first power supply that supplies a first power supply voltage, a drain connected to a first node, and a gate connected to a second node; a second transistor having a source connected to the first power supply, a drain connected to the second node, and a gate connected to the first node; a third transistor having a source connected to a first bit line, a drain connected to the first node, and a gate connected to a first word line; and a third transistor having a source connected to a second bit line that forms a first complementary bit line pair with the first bit line, a drain connected to the second node, and a gate connected to the first word line.
  • a fourth transistor connected to the third bit line, a fifth transistor having a source connected to the third bit line, a drain connected to the first node, and a gate connected to the second word line; a sixth transistor having a source connected to the fourth bit line forming a second complementary bit line pair with the third bit line, a drain connected to the second node, and a gate connected to the second word line; a seventh transistor having a source connected to a second power supply supplying a second power supply voltage different from the first power supply voltage, a drain connected to the first node, and a gate connected to the second node; and an eighth transistor having a source connected to the second power supply, a drain connected to the second node, and a gate connected to the first node, the seventh transistor includes a ninth transistor and a tenth transistor, the eighth transistor includes an eleventh transistor and a twelfth transistor, the first bit line is formed in a back wiring layer on the back side of the first to sixth and ninth to twelfth transistors and includes a
  • a fourth active region a fifth active region constituting the channel, source, and drain of the first transistor, the channel of which includes a first nanosheet extending in the first direction; a sixth active region constituting the channel, source, and drain of the second transistor, the channel of which includes a second nanosheet extending in the first direction; first to sixth and ninth to twelfth gate wirings surrounding the first to sixth and ninth to twelfth nanosheets in a second direction perpendicular to the first direction and in a depth direction perpendicular to the first and second directions, respectively; and the third transistor in the second active region.
  • first via that connects the source of the third transistor and the first wiring in the second active region
  • second via that connects the source of the fourth transistor and the second wiring in the fourth active region
  • third via that connects the source of the fifth transistor and the third wiring in the first active region
  • fourth via formed in a region where a region in the third active region that serves as the source of the sixth transistor overlaps with the fourth wiring, connecting the source of the sixth transistor in the third active region with the fourth wiring
  • first, fifth, sixth, ninth, and eleventh nanosheets have first side surfaces, which are one side in the second direction, exposed from the first, fifth, sixth, ninth, and eleventh gate wirings, respectively
  • the second, third, fourth, tenth, and twelfth nanosheets have second side surfaces, which are the other side in the second direction, exposed from the second, third, fourth, tenth, and twelfth gate wirings, respectively.
  • first to fourth wiring lines corresponding to the first to fourth bit lines, respectively, are formed in the back wiring layer.
  • the wiring width of the power supply wiring can be increased. Therefore, the wiring resistance of the power supply wiring can be reduced, and power supply voltage drops can be reduced, thereby improving the operating speed and stability of the semiconductor memory device.
  • the bit lines and power supply wiring are formed in different wiring layers, the distance between the bit lines and power supply wiring can be increased. Therefore, parasitic capacitance between the bit lines and power supply wiring can be reduced, thereby improving the operating speed of the semiconductor memory device.
  • This disclosure makes it possible to improve the operating speed of semiconductor memory devices using an SRAM cell layout structure.
  • FIG. 2 is a plan view showing an example of a layout structure of an SRAM cell according to the first embodiment.
  • 1 is a cross-sectional view showing an example of a layout structure of an SRAM cell according to the first embodiment; 1 is a cross-sectional view showing an example of a layout structure of an SRAM cell according to the first embodiment;
  • FIG. 2 is a circuit diagram showing the configuration of an SRAM cell according to the first embodiment.
  • 10 shows another example of the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the first embodiment.
  • FIG. 10 is a plan view showing an example of a layout structure of an SRAM cell according to a second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • FIG. 10 is a plan view showing another example of the layout structure of the SRAM cell according to the second embodiment.
  • a semiconductor memory device includes a plurality of SRAM cells, and at least some of these SRAM cells include fork sheet transistors, which are nanosheet FETs and have fork-shaped gate electrodes.
  • a nanosheet FET is a FET that uses a thin sheet (nanosheet) through which current flows.
  • the nanosheet is formed of, for example, silicon.
  • some of the nanosheet FETs are fork sheet FETs with fork-shaped gate electrodes.
  • VDD and VVSS refer to the power supply voltage or the power supply itself.
  • expressions such as “same wiring width” that mean that the width, etc., is the same are considered to include the range of manufacturing variation.
  • FIGS. 1(a) and 1(b) being plan views
  • FIGS. 2(a) to 2(c) and 3(a) and 3(b) being cross-sectional views in the horizontal direction in a plan view.
  • FIG. 1(a) shows the upper part of the cell, which is the M1 and M2 wiring layers
  • FIG. 1(b) shows the lower part of the cell, which is a layer below the M1 and M2 wiring layers and includes the nanosheet FET.
  • FIG. 2(a) is a cross-section along line X1-X1'
  • FIG. 2(b) is a cross-section along line X2-X2'
  • FIG. 2(c) is a cross-section along line X3-X3'
  • FIG. 3(a) is a cross-section along line X4-X4'
  • FIG. 3(b) is a cross-section along line X5-X5'.
  • the vertical direction of the drawing is the Y direction (first direction)
  • the horizontal direction of the drawing is the X direction (second direction)
  • the direction perpendicular to the substrate surface is the Z direction (depth direction).
  • FIG. 4 is a circuit diagram showing the configuration of a two-port SRAM cell according to the first embodiment.
  • the two-port SRAM cell according to this embodiment has a two-port SRAM cell circuit made up of load transistors PU1 and PU2, drive transistors PD1 and PD2, and access transistors PG1 to PG4.
  • the load transistors PU1 and PU2 are P-type FETs
  • the drive transistors PD1 and PD2 and access transistors PG1 to PG4 are N-type FETs.
  • the load transistor PU1 is provided between the power supply VDD and the first node NA, and the drive transistor PD1 is provided between the first node NA and the power supply VSS.
  • the gates of the load transistor PU1 and the drive transistor PD1 are connected to the second node NB, and they form an inverter INV1.
  • the load transistor PU2 is provided between the power supply VDD and the second node NB, and the drive transistor PD2 is provided between the second node NB and the power supply VSS.
  • the gates of the load transistor PU2 and the drive transistor PD2 are connected to the first node NA, and they form an inverter INV2. In other words, the output of one inverter is connected to the input of the other inverter, thereby forming a latch.
  • the access transistor PG1 is provided between the first bit line BLA and the first node NA, and its gate is connected to the first word line WLA.
  • the access transistor PG2 is provided between the second bit line BLAX and the second node NB, and its gate is connected to the first word line WLA.
  • the access transistor PG3 is provided between the third bit line BLB and the first node NA, and its gate is connected to the second word line WLB.
  • the access transistor PG4 is provided between the fourth bit line BLBX and the second node NB, and its gate is connected to the second word line WLB.
  • the first and second bit lines BLA and BLAX form a first complementary bit line pair
  • the third and fourth bit lines BLB and BLBX form a second complementary bit line pair.
  • the states of the first and second bit lines BLA, BLAX are determined according to the data written to the first and second nodes NA, NB, allowing data to be read from the SRAM cell. Specifically, if the first node NA is at a high level and the second node NB is at a low level, the first bit line BLA remains at a high level and the second bit line BLAX is discharged to a low level. On the other hand, if the first node NA is at a low level and the second node NB is at a high level, the first bit line BLA is discharged to a low level and the second bit line BLAX remains at a high level.
  • the states of the third and fourth bit lines BLB, BLBX are determined according to the data written to the first and second nodes NA, NB, allowing data to be read from the SRAM cell. Specifically, when the first node NA is at a high level and the second node NB is at a low level, the third bit line BLB remains at a high level and the fourth bit line BLBX is discharged to a low level. On the other hand, when the first node NA is at a low level and the second node NB is at a high level, the third bit line BLB is discharged to a low level and the fourth bit line BLBX remains at a high level.
  • the two-port SRAM cell has the functions of writing data to the SRAM cell, retaining data, and reading data from the SRAM cell by controlling the first and second bit lines BLA, BLAX, and the first word line WLA. Furthermore, the two-port SRAM cell has the functions of writing data to the SRAM cell, retaining data, and reading data from the SRAM cell by controlling the third and fourth bit lines BLB, BLBX, and the second word line WLB.
  • the dashed lines running vertically and horizontally in plan views such as Figure 1 and the dashed lines running vertically in cross-sectional views such as Figure 2, indicate grids used for component placement during design.
  • the grids are arranged at equal intervals in the X direction and at equal intervals in the Y direction.
  • the grid spacing may be the same or different in the X and Y directions.
  • the grid spacing may also be different for each layer.
  • each component does not necessarily have to be placed on a grid.
  • the dotted lines surrounding the cells in plan views such as Figure 1 indicate the cell frame (outer edge of the SRAM cell) of the SRAM cell.
  • SRAM cells are arranged so that the cell frame is in contact with the cell frame of an adjacent cell in the X or Y direction.
  • the backside of the semiconductor chip on which the transistors are formed has a wiring layer called BM0 (Backside Metal 0).
  • BM0 Backside Metal 0
  • the BM0 wiring layer corresponds to the backside wiring layer.
  • Power supply wiring 11-13 are formed in the BM0 wiring layer, extending in the Y direction from the top to the bottom of the cell in the drawing.
  • Power supply wiring 11 is formed in the center of the cell in the X direction and supplies power supply voltage VDD.
  • Power supply wiring 12 is formed at the left edge of the cell in the X direction and supplies power supply voltage VSS.
  • Power supply wiring 13 is formed at the right edge of the cell in the X direction and supplies power supply voltage VSS.
  • Power supply wiring 12 is shared with other cells located on the left side of the drawing.
  • Power supply wiring 13 is shared with other cells located on the right side of the drawing.
  • N-type transistor region on a P-type substrate (not shown), multiple active regions that form the channel, source, and drain of the N-type transistor are formed. Specifically, active regions N1 to N4 are formed in the N-type transistor region. Active regions N1 and N2 overlap with power supply wiring 12 in a planar view. Active regions N3 and N4 overlap with power supply wiring 13 in a planar view.
  • access transistors PG1 to PG4 and drive transistors PD1 and PD2 are formed.
  • Access transistors PG3 and PG1, drive transistors PD1 and PD2, and access transistors PG4 and PG2 each have a channel structure consisting of three overlapping sheets in a plan view, with nanosheets 21 to 26 extending in the Y direction.
  • the source of drive transistor PD1 is connected to power supply wiring 12 via via 91, which is located at a position overlapping power supply wiring 12 in a planar view.
  • the source of drive transistor PD2 is connected to power supply wiring 13 via via 92, which is located at a position overlapping power supply wiring 13 in a planar view.
  • N-type transistor region on an N-type well (not shown) multiple active regions that form the channel, source, and drain of the P-type transistor are formed. Specifically, active regions P1 and P2 are formed in the P-type transistor region. Active regions P1 and P2 overlap with power supply wiring 11 in a plan view.
  • Load transistors PU1 and PU2 are formed in the P-type transistor region.
  • Load transistors PU1 and PU2 each have a channel structure consisting of three overlapping sheets in a plan view, with nanosheets 27 and 28 extending in the Y direction.
  • the X-direction width of nanosheets 21, 22, 25, and 26 is twice the X-direction width of nanosheets 27 and 28.
  • the X-direction width of nanosheets 23 and 24 is four times the X-direction width of nanosheets 27 and 28.
  • the source portion of load transistor PU1 is connected to power supply wiring 11 via via 93, which is located at a position overlapping power supply wiring 11 in a planar view.
  • the source portion of load transistor PU2 is connected to power supply wiring 11 via via 94, which is located at a position overlapping power supply wiring 11 in a planar view.
  • the source and drain portions on both sides of the nanosheet are formed, for example, by epitaxial growth from the nanosheet.
  • Gate wiring (Gate) 31-38 extending in the X direction are formed. Gate wiring 31 overlaps nanosheet 21 in a planar view. Gate wiring 33 overlaps nanosheets 28 and 24 in a planar view. Gate wiring 34 overlaps nanosheet 25 in a planar view. Gate wiring 35 overlaps nanosheet 22 in a planar view. Gate wiring 36 overlaps nanosheets 23 and 27 in a planar view. Gate wiring 38 overlaps nanosheet 26 in a planar view.
  • Gate wiring 31 corresponds to the gate of access transistor PG3.
  • Gate wiring 33 corresponds to the gates of load transistor PU2 and drive transistor PD2.
  • Gate wiring 34 corresponds to the gate of access transistor PG4.
  • Gate wiring 35 corresponds to the gate of access transistor PG1.
  • Gate wiring 36 corresponds to the gates of drive transistor PD1 and load transistor PU1.
  • Gate wiring 38 corresponds to the gate of access transistor PG2.
  • nanosheets 21-28 are each covered by the gate wiring so that a portion of their outer peripheries is exposed.
  • nanosheets 21, 22, 24, and 27 have their right-hand surfaces in the X direction exposed from gate wiring 31, 35, 33, and 36, respectively, and their left-hand surfaces in the X direction covered by gate wiring 31, 35, 33, and 36, respectively.
  • Nanosheets 23, 25, 26, and 28 have their left-hand surfaces in the X direction exposed from gate wiring 36, 34, 38, and 33, respectively, and their right-hand surfaces in the X direction covered by gate wiring 36, 34, 38, and 33, respectively.
  • nanosheets 22 (21) and 23 have their opposing surfaces in the X direction exposed from gate wiring 35 (31) and 36, respectively.
  • Nanosheets 24, 25 (26) have surfaces that face each other in the X direction exposed from gate wiring 33, 34 (38), respectively.
  • Nanosheets 27, 28 have surfaces that face each other in the X direction exposed from gate wiring 36, 33, respectively.
  • Gate wiring 32 and 33 are connected via bridge portion 40a extending in the X direction.
  • Gate wiring 36 and 37 are connected via bridge portion 40b extending in the X direction.
  • Local interconnects (LI) 41-50 extending in the X direction are formed in the local interconnect layer.
  • Local interconnect 41 is connected to the source of access transistor PG3 in active region N1.
  • Local interconnect 42 is connected to the source of load transistor PU2 in active region P2.
  • Local interconnect 43 is connected to the source of drive transistor PD2 in active region N3.
  • Local interconnect 44 is connected to the source of access transistor PG4 in active region N4.
  • Local interconnect 45 is connected to the drain of access transistor PG3 in active region N1, the drain of access transistor PG1 in active region N1, the drain of drive transistor PD1 in active region N2, and the drain of load transistor PU1 in active region P1.
  • Local wiring 46 is connected to the drain of load transistor PU2 in active region P2, the drain of drive transistor PD2 in active region N3, the drain of access transistor PG4 in active region N4, and the drain of access transistor PG2 in active region N4.
  • Local wiring 47 is connected to the source of access transistor PG1 in active region N1.
  • Local wiring 48 is connected to the source of drive transistor PD1 in active region N2.
  • Local wiring 49 is connected to the source of load transistor PU1 in active region P1.
  • Local wiring 50 is connected to the source of access transistor PG2 in active region N4.
  • Local wiring 45 is connected to gate wiring 32 via shared contact 51.
  • Local wiring 46 is connected to gate wiring 37 via shared contact 52.
  • Gate wiring 32, 33, bridge portion 40a, local wiring 45, and shared contact 51 correspond to the first node NA.
  • Gate wiring 36, 37, bridge portion 40b, local wiring 46, and shared contact 52 correspond to the second node NB.
  • wires 61 to 64 extending in the Y direction from the top to the bottom of the cell are formed in the M1 wiring layer, which is a metal wiring layer above the local wiring layer.
  • Wires 65 to 68 are also formed.
  • Wires 61 to 64 correspond to the first bit line BLA, the third bit line BLB, the second bit line BLAX, and the fourth bit line BLBX, respectively.
  • Wire 61 overlaps with active region N1 and power supply wiring 12 in a planar view.
  • Wire 62 overlaps with active region N2 and power supply wiring 12 in a planar view.
  • Wire 63 overlaps with active region N3 and power supply wiring 13 in a planar view.
  • Wire 64 overlaps with active region N4 and power supply wiring 13 in a planar view.
  • Wire 61 is connected to local wire 47 via via 53.
  • Wire 62 is connected to local wire 41 via via 54.
  • Wire 63 is connected to local wire 50 via via 55.
  • Wire 64 is connected to local wire 44 via via 56.
  • Wiring 71 and 72 extending in the X direction from the left and right ends of the cell in the drawing are formed in the M2 wiring layer, which is the layer above the M1 wiring layer.
  • Wiring 71 and 72 correspond to the first word line WLA and the second word line WLB, respectively.
  • Wiring 71 is connected to gate wiring 35 via via 81, wiring 65, and via 57.
  • Wiring 71 is connected to gate wiring 38 via via 82, wiring 66, and via 58.
  • Wiring 72 is connected to gate wiring 31 via via 83, wiring 67, and via 59.
  • Wiring 72 is connected to gate wiring 34 via via via 84, wiring 68, and via 60.
  • power supply wiring 11 that supplies power supply voltage VDD and power supply wiring 12 and 13 that supply power supply voltage VSS are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • Wiring 61, 62, 63, and 64 corresponding to the first bit line BLA, third bit line BLB, second bit line BLAX, and fourth bit line BLBX, respectively, are formed in the M1 wiring layer, which is the metal wiring layer above the transistor.
  • the wiring formed in the M1 wiring layer is only bit lines, so the wiring width of wiring 61 to 64 can be increased. Therefore, the wiring resistance of the bit lines can be reduced, and the operating speed of the semiconductor memory device can be improved.
  • the wiring formed in the BM0 wiring layer is only power supply wiring that supplies power supply voltages VDD and VSS
  • the wiring width of power supply wiring 11 to 13 can be increased. Therefore, the wiring resistance of the power supply wiring can be reduced, and power supply voltage drops can be suppressed, thereby improving the operating speed and stability of the semiconductor memory device.
  • the bit lines and power supply wiring are formed in different wiring layers, the distance between the bit lines and power supply wiring can be increased. This reduces parasitic capacitance between the bit lines and power supply wiring, thereby improving the operating speed of the semiconductor memory device.
  • the wiring width of power supply wiring 11-13 the wiring resistance of the wiring that supplies power supply voltages VDD and VSS can be reduced, improving operational stability, particularly the retention characteristics (static noise margin) of the SRAM cells.
  • power supply wiring 12, 13 formed in the BM0 wiring layer and supplying power supply voltage VSS are arranged at the left and right ends of the cell in the X direction of the drawing, respectively, and are shared with cells arranged on the left and right sides of the drawing, respectively. This allows the power supply wiring that supplies power supply voltage VSS to be strengthened, thereby improving the operating speed of the semiconductor memory device. Note that in FIG. 1, power supply wiring 12, 13 do not have to be arranged at the left and right ends of the drawing in the X direction, respectively.
  • the surfaces of nanosheets 22 (21) and 23 facing each other in the X direction are exposed from gate wiring 35 (31) and 36, respectively.
  • the surfaces of nanosheets 24 and 25 (26) facing each other in the X direction are exposed from gate wiring 33 and 34 (38), respectively.
  • the surfaces of nanosheets 27 and 28 facing each other in the X direction are exposed from gate wiring 36 and 33, respectively.
  • Fig. 5(a) shows another example of the configuration of the semiconductor integrated circuit device according to the first embodiment.
  • the semiconductor integrated circuit device 100 shown in Fig. 5(a) is configured by stacking a first semiconductor chip 101 (chip A) and a second semiconductor chip 102 (chip B).
  • Chip A has the SRAM cells and the like arranged therein.
  • Chip B has power wiring formed in a wiring layer provided on its surface. Chip B is attached to the back side of chip A using bumps and the like.
  • Figure 5(b) shows a cross section of the SRAM cell of Figure 1 taken along line X1-X1' in this configuration example.
  • a power supply wiring 11 that supplies VDD and power supply wirings 12 and 13 that supply VSS are formed in a wiring layer provided on the surface of chip B.
  • Power supply wiring 11 is connected to active region P2 of chip A via via 94.
  • Power supply wiring 13 is connected to active region N3 of chip A via via 92.
  • power supply wiring 12 is connected to active region N2 of chip A via via 91.
  • Power supply wiring 11 is connected to active region P1 of chip A via via via 93.
  • FIG. 6A and 6B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 6A shows the upper part of the cell and Fig. 6B shows the lower part of the cell.
  • power supply wiring 69, 70 extending in the Y direction from the top and bottom of the cell to both ends of the drawing are formed in the M1 wiring layer.
  • power supply wiring 69 is formed between wiring 61 and 62 and supplies power supply voltage VSS.
  • Power supply wiring 70 is formed between wiring 63 and 64 and supplies power supply voltage VSS.
  • Power supply wiring 69 is connected to the source of drive transistor PD1 in active region N2 via via 60a and local wiring 48.
  • Power supply wiring 70 is connected to the source of drive transistor PD2 in active region N3 via via 60b and local wiring 43.
  • power supply wiring 69 which supplies power supply voltage VSS, suppresses crosstalk noise between wiring 61 and 62, which correspond to the first bit line BLA and the third bit line BLB, respectively.
  • power supply wiring 70 which supplies power supply voltage VSS, suppresses crosstalk noise between wiring 63 and 64, which correspond to the second bit line BLAX and the fourth bit line BLBX, respectively. This allows for stable operation of the semiconductor memory device.
  • the power supply voltage VSS supplied to the SRAM cells can be strengthened by the power supply wiring 69 and 70. This can improve the operating speed of the semiconductor memory device.
  • FIG. 7A and 7B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 7A shows the upper part of the cell and Fig. 7B shows the lower part of the cell.
  • power supply wiring 70a is formed in the M1 wiring layer, extending in the Y direction from both the top and bottom of the cell in the drawing.
  • power supply wiring 70a is formed between wiring 62 and 63 and supplies power supply voltage VDD. Power supply wiring 70a is connected to the source of load transistor PU1 in active region P1 via via 60c and local wiring 49. Power supply wiring 70a is connected to the source of load transistor PU2 in active region P2 via via 60d and local wiring 42.
  • the power supply voltage VDD supplied to the SRAM cells can be strengthened by the power supply wiring 70a that supplies the power supply voltage VDD. This improves the operational stability of the semiconductor memory device.
  • the power supply wiring 11 in the BM0 wiring layer that supplies the power supply voltage VDD may be omitted.
  • FIGS. 8A and 8B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 8A shows the upper part of the cell and Fig. 8B shows the lower part of the cell.
  • wiring 14 is formed to the left of power supply wiring 12 in the drawing.
  • Wiring 15 is formed to the right of power supply wiring 13 in the drawing.
  • Wiring 14 and 15 correspond to the third bit line BLB and the fourth bit line BLBX, respectively.
  • wiring 14 overlaps with active region N1 and wiring 61.
  • wiring 15 overlaps with active region N4 and wiring 63.
  • Wiring 14 is connected to the source of access transistor PG3 in active region N1 via via 95, which is located at the overlapping position in a planar view.
  • Wiring 15 is connected to the source of access transistor PG4 in active region N4 via via 96, which is located at the overlapping position in a planar view.
  • wiring 14 and 15 corresponding to the third bit line BLB and the fourth bit line BLBX, respectively, are formed in the BM0 wiring layer.
  • Wiring 61 and 63 corresponding to the first bit line BLA and the second bit line BLAX, respectively, are formed in the M1 wiring layer.
  • the wiring corresponding to the third bit line BLB and the fourth bit line BLBX and the wiring corresponding to the first bit line BLA and the second bit line BLAX are formed in different wiring layers, thereby suppressing crosstalk noise between the third bit line BLB and the fourth bit line BLBX and the first bit line BLA and the second bit line BLAX. This makes it possible to stabilize the operation of the semiconductor memory device.
  • power supply wiring that supplies at least one of the power supply voltages VDD and VSS may be formed in the M1 wiring layer.
  • the power supply wiring that corresponds to the power supply wiring formed in the M1 wiring layer may be omitted.
  • FIGS. 9A and 9B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 9A shows the upper part of the cell and Fig. 9B shows the lower part of the cell.
  • gate wiring 31 overlaps nanosheet 21 in a planar view.
  • Gate wiring 32 overlaps nanosheet 28 in a planar view.
  • Gate wiring 33 overlaps nanosheet 24 in a planar view.
  • Gate wiring 34 overlaps nanosheet 25 in a planar view.
  • Gate wiring 35 overlaps nanosheet 22 in a planar view.
  • Gate wiring 36 overlaps nanosheet 23 in a planar view.
  • Gate wiring 37 overlaps nanosheet 27 in a planar view.
  • Gate wiring 38 overlaps nanosheet 26 in a planar view.
  • Gate wiring 31 corresponds to the gate of access transistor PG3.
  • Gate wiring 32 corresponds to the gate of load transistor PU2.
  • Gate wiring 33 corresponds to the gate of drive transistor PD2.
  • Gate wiring 34 corresponds to the gate of access transistor PG4.
  • Gate wiring 35 corresponds to the gate of access transistor PG1.
  • Gate wiring 36 corresponds to the gate of drive transistor PD1.
  • Gate wiring 37 corresponds to the gate of load transistor PU1.
  • Gate wiring 38 corresponds to
  • Nanosheets 21-28 are each covered by the gate wiring so that a portion of their outer peripheries is exposed. Specifically, the right-hand surfaces of nanosheets 23, 25, 26, and 28 in the X direction are exposed from gate wiring 36, 34, 38, and 32, respectively, and the left-hand surfaces of nanosheets 21, 22, 24, and 27 in the X direction are exposed from gate wiring 31, 35, 33, and 37, respectively, and the right-hand surfaces of nanosheets 21, 22, 24, and 27 in the X direction are covered by gate wiring 31, 35, 33, and 37, respectively. In other words, the opposing surfaces of nanosheets 23 and 27 in the X direction are exposed from gate wiring 36 and 37, respectively. The opposing surfaces of nanosheets 24 and 28 in the X direction are exposed from gate wiring 33 and 32, respectively.
  • Nanosheets 21 and 22 are positioned close to the cell boundary on the left side of the drawing.
  • Nanosheets 25 and 26 are positioned close to the cell boundary on the right side of the drawing.
  • SRAM cells inverted in the X direction are positioned on both the left and right sides of the drawing. That is, in the SRAM cells lined up in the X direction, the surfaces of nanosheets 21 facing each other in the X direction are exposed from gate wiring 31. Similarly, the surfaces of nanosheets 22 facing each other in the X direction are exposed from gate wiring 35. The surfaces of nanosheets 25 facing each other in the X direction are exposed from gate wiring 34. The surfaces of nanosheets 26 facing each other in the X direction are exposed from gate wiring 38.
  • Gate wiring 32 and 33 are connected via bridge portion 40c extending in the X direction.
  • Gate wiring 36 and 37 are connected via bridge portion 40d extending in the X direction.
  • Gate wiring 31 and 35 are connected to gate wiring 31 and 35 located on the left side of the SRAM cell in the drawing via bridge portions 40e and 40f extending in the X direction, respectively.
  • Gate wiring 34 and 38 are connected to gate wiring 34 and 38 located on the right side of the SRAM cell in the drawing via bridge portions 40g and 40h extending in the X direction, respectively.
  • Wire 71 which corresponds to the first word line WLA, is connected to gate wire 35 via via 81, wire 65, via 57, and bridge portion 40f. Wire 71 is connected to gate wire 38 via via 82, wire 66, via 58, and bridge portion 40h.
  • Wire 72 which corresponds to the second word line WLB, is connected to gate wire 31 via via 83, wire 67, via 59, and bridge portion 40e. Wire 72 is connected to gate wire 34 via via via 84, wire 68, via 60, and bridge portion 40g.
  • the surfaces of nanosheets 23 and 27 facing each other in the X direction are exposed from gate wiring 36 and 37, respectively.
  • the surfaces of nanosheets 24 and 28 facing each other in the X direction are exposed from gate wiring 33 and 32, respectively. This reduces the distance d1 in the X direction between drive transistor PD1 and load transistor PU1, and the distance d1 in the X direction between load transistor PU2 and drive transistor PD2.
  • the surfaces of the nanosheets 21 facing each other in the X direction are exposed from the gate wiring 31.
  • the surfaces of the nanosheets 22 facing each other in the X direction are exposed from the gate wiring 35.
  • the surfaces of the nanosheets 25 facing each other in the X direction are exposed from the gate wiring 34.
  • the surfaces of the nanosheets 26 facing each other in the X direction are exposed from the gate wiring 38.
  • FIG. 10A and 10B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 10A shows the upper part of the cell and Fig. 10B shows the lower part of the cell.
  • power supply wiring 69, 70 extending in the Y direction from the top and bottom of the cell to the bottom and top of the drawing are formed in the M1 wiring layer.
  • power supply wiring 69 is formed between wiring 61 and 62 and supplies power supply voltage VSS.
  • Power supply wiring 70 is formed between wiring 63 and 64 and supplies power supply voltage VSS.
  • Power supply wiring 69 is connected to the source of drive transistor PD1 in active region N2 via via 60a and local wiring 48.
  • Power supply wiring 70 is connected to the source of drive transistor PD2 in active region N3 via via 60b and local wiring 43.
  • power supply wiring 69 which supplies power supply voltage VSS, suppresses crosstalk noise between wiring 61 and 62, which correspond to the first bit line BLA and the third bit line BLB, respectively.
  • power supply wiring 70 which supplies power supply voltage VSS, suppresses crosstalk noise between wiring 63 and 64, which correspond to the second bit line BLAX and the fourth bit line BLBX, respectively. This allows for stable operation of the semiconductor memory device.
  • the power supply voltage VSS supplied to the SRAM cells can be strengthened by the power supply wiring 69 and 70. This can improve the operating speed of the semiconductor memory device.
  • FIGS. 11A and 11B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 11A shows the upper part of the cell and Fig. 11B shows the lower part of the cell.
  • power supply wiring 70a is formed in the M1 wiring layer, extending in the Y direction from both the top and bottom of the cell in the drawing.
  • power supply wiring 70a is formed between wiring 62 and 63 and supplies power supply voltage VDD. Power supply wiring 70a is connected to the source of load transistor PU1 in active region P1 via via 60c and local wiring 49. Power supply wiring 70a is connected to the source of load transistor PU2 in active region P2 via via 60d and local wiring 42.
  • the power supply voltage VDD supplied to the SRAM cells can be strengthened by the power supply wiring 70a that supplies the power supply voltage VDD. This improves the operational stability of the semiconductor memory device.
  • the power supply wiring 11 in the BM0 wiring layer that supplies the power supply voltage VDD may be omitted.
  • FIGS. 12A and 12B are plan views showing another example of the layout structure of the SRAM cell according to the first embodiment, in which Fig. 12A shows the upper part of the cell and Fig. 12B shows the lower part of the cell.
  • wiring 14 is formed to the left of power supply wiring 12 in the drawing.
  • Wiring 15 is formed to the right of power supply wiring 13 in the drawing.
  • Wiring 14 and 15 correspond to the third bit line BLB and the fourth bit line BLBX, respectively.
  • wiring 14 overlaps with active region N1 and wiring 61.
  • wiring 15 overlaps with active region N4 and wiring 63.
  • Wiring 14 is connected to the source of access transistor PG3 in active region N1 via via 95, which is located at the overlapping position in a planar view.
  • Wiring 15 is connected to the source of access transistor PG4 in active region N4 via via 96, which is located at the overlapping position in a planar view.
  • wiring 14 and 15 corresponding to the third bit line BLB and the fourth bit line BLBX, respectively, are formed in the BM0 wiring layer.
  • Wiring 61 and 63 corresponding to the first bit line BLA and the second bit line BLAX, respectively, are formed in the M1 wiring layer.
  • the wiring corresponding to the third bit line BLB and the fourth bit line BLBX and the wiring corresponding to the first bit line BLA and the second bit line BLAX are formed in different wiring layers, thereby suppressing crosstalk noise between the third bit line BLB and the fourth bit line BLBX and the first bit line BLA and the second bit line BLAX. This makes it possible to stabilize the operation of the semiconductor memory device.
  • power supply wiring that supplies at least one of the power supply voltages VDD and VSS may be formed in the M1 wiring layer.
  • the power supply wiring that corresponds to the power supply wiring formed in the M1 wiring layer may be omitted.
  • Second Embodiment 13A and 13B are plan views showing an example of the layout structure of an SRAM cell according to the second embodiment, in which Fig. 13A shows the upper part of the cell and Fig. 13B shows the lower part of the cell.
  • drive transistors PD1 and PD2 are each composed of two nanosheet FETs. Specifically, drive transistor PD1 is composed of transistors PD11 and PD12. Drive transistor PD2 is composed of transistors PD21 and PD22.
  • power supply wiring 111-113 are formed in the BM0 wiring layer, extending in the Y direction from the top to the bottom of the cell in the drawing.
  • Power supply wiring 111 is formed in the center of the cell in the X direction and supplies power supply voltage VDD.
  • Power supply wiring 112 is formed at the left edge of the cell in the X direction and supplies power supply voltage VSS.
  • Power supply wiring 113 is formed at the right edge of the cell in the X direction and supplies power supply voltage VSS.
  • Power supply wiring 112 is shared with other cells arranged on the left side of the drawing.
  • Power supply wiring 113 is shared with other cells arranged on the right side of the drawing.
  • Active regions N5 to N8 are formed in the N-type transistor region. Active regions N5 and N6 overlap with power supply wiring 112 in a planar view. Active regions N7 and N8 overlap with power supply wiring 113 in a planar view.
  • access transistors PG1 to PG4 and transistors PD11, PD12, PD21, and PD22 are formed.
  • Access transistor PG3, transistor PD11, access transistor PG1, transistor PD12, transistor PD21, access transistor PG4, transistor PD22, and access transistor PG2 each have nanosheets 121 to 128 extending in the Y direction.
  • the source of transistor PD11 is connected to power supply wiring 112 via via 191, which is located at a position overlapping power supply wiring 112 in a planar view.
  • the source of transistor PD12 is connected to power supply wiring 112 via via 192, which is located at a position overlapping power supply wiring 112 in a planar view.
  • the source of transistor PD21 is connected to power supply wiring 113 via via 193, which is located at a position overlapping power supply wiring 113 in a planar view.
  • the source of transistor PD22 is connected to power supply wiring 113 via via 194, which is located at a position overlapping power supply wiring 113 in a planar view.
  • Active regions P3 and P4 are formed in the P-type transistor region. Active regions P3 and P4 overlap with power supply wiring 111 in plan view.
  • Load transistors PU1 and PU2 are formed in the P-type transistor region. Load transistors PU1 and PU2 have nanosheets 129 and 130, respectively, extending in the Y direction.
  • width in the X direction of nanosheets 121 to 128 is twice the width in the X direction of nanosheets 129 and 130.
  • the source of load transistor PU1 is connected to power supply wiring 111 via via 195, which is located at a position overlapping power supply wiring 111 in a planar view.
  • the source of load transistor PU2 is connected to power supply wiring 111 via via 196, which is located at a position overlapping power supply wiring 111 in a planar view.
  • Gate wiring 131 to 140 are formed extending in the X direction. Gate wiring 131 overlaps nanosheet 121 in a planar view. Gate wiring 132 overlaps nanosheet 123 in a planar view. Gate wiring 134 overlaps nanosheets 130 and 125 in a planar view. Gate wiring 135 overlaps nanosheet 127 in a planar view. Gate wiring 136 overlaps nanosheet 122 in a planar view. Gate wiring 137 overlaps nanosheets 124 and 129 in a planar view. Gate wiring 139 overlaps nanosheet 126 in a planar view. Gate wiring 140 overlaps nanosheet 128 in a planar view. Gate wiring 131 corresponds to the gate of access transistor PG3. Gate wiring 132 corresponds to the gate of access transistor PG1.
  • Gate wiring 134 corresponds to the gates of load transistor PU2 and transistor PD21.
  • Gate wiring 135 corresponds to the gate of transistor PD22.
  • Gate wiring 136 corresponds to the gate of transistor PD11.
  • Gate wiring 137 corresponds to the gates of transistor PD12 and load transistor PU1.
  • Gate wiring 139 corresponds to the gate of access transistor PG4.
  • Gate wiring 140 corresponds to the gate of access transistor PG2.
  • Nanosheets 121-130 are each covered by gate wiring so that a portion of their outer periphery is exposed. Specifically, nanosheets 121, 122, 125, 126, and 129 have their right-hand surfaces in the X direction exposed from gate wiring 131, 136, 134, 139, and 137, respectively, and their left-hand surfaces in the X direction covered by gate wiring 131, 136, 134, 139, and 137, respectively.
  • Nanosheets 123, 124, 127, 128, and 130 have their left-hand surfaces in the X direction exposed from gate wiring 132, 137, 135, 140, and 134, respectively, and their right-hand surfaces in the X direction covered by gate wiring 132, 137, 135, 140, and 134, respectively. That is, the surfaces of nanosheets 121 and 123 that face each other in the X direction are exposed from gate wiring 131 and 132, respectively. The surfaces of nanosheets 122 and 124 that face each other in the X direction are exposed from gate wiring 136 and 137, respectively. The surfaces of nanosheets 125 and 127 that face each other in the X direction are exposed from gate wiring 134 and 135, respectively.
  • nanosheets 126 and 128 that face each other in the X direction are exposed from gate wiring 139 and 140, respectively.
  • the surfaces of nanosheets 129 and 130 that face each other in the X direction are exposed from gate wiring 137 and 134, respectively.
  • Gate wiring 133 and 134 are connected via bridge portion 140a extending in the X direction.
  • Gate wiring 134 and 135 are connected via bridge portion 140b extending in the X direction.
  • Gate wiring 136 and 137 are connected via bridge portion 140c extending in the X direction.
  • Gate wiring 137 and 138 are connected via bridge portion 140d extending in the X direction.
  • Local wiring 141-150 extending in the X direction are formed in the local wiring layer.
  • Local wiring 141 is connected to the portion that serves as the source of access transistor PG3 in active region N5.
  • Local wiring 142 is connected to the portion that serves as the source of access transistor PG1 in active region N6.
  • Local wiring 143 is connected to the portion that serves as the source of load transistor PU2 in active region P4.
  • Local wiring 144 is connected to the portion that serves as the source of transistor PD21 in active region N7 and the portion that serves as the source of transistor PD22 in active region N8.
  • Local wiring 145 is connected to the portion that serves as the drain of access transistor PG3 in active region N5, the portion that serves as the drain of transistor PD11 in active region N5, the portion that serves as the drain of access transistor PG1 in active region N6, the portion that serves as the drain of transistor PD12 in active region N6, and the portion that serves as the drain of load transistor PU1 in active region P3.
  • Local interconnect 146 is connected to the drain of load transistor PU2 in active region P4, the drain of transistor PD21 in active region N7, the drain of access transistor PG4 in active region N7, the drain of transistor PD22 in active region N8, and the drain of access transistor PG2 in active region N8.
  • Local interconnect 147 is connected to the source of transistor PD11 in active region N5 and the source of transistor PD12 in active region N6.
  • Local interconnect 148 is connected to the source of load transistor PU1 in active region P3.
  • Local interconnect 149 is connected to the source of access transistor PG4 in active region N7.
  • Local interconnect 150 is connected to the source of access transistor PG2 in active region N8.
  • Local wiring 145 is connected to gate wiring 133 via shared contact 151.
  • Local wiring 146 is connected to gate wiring 138 via shared contact 152.
  • Gate wiring 133-135, bridge portions 140a and 140b, local wiring 145, and shared contact 151 correspond to the first node NA.
  • Gate wiring 136-138, bridge portions 140c and 140d, local wiring 146, and shared contact 152 correspond to the second node NB.
  • wiring lines 161-164 are formed in the M1 wiring layer, extending in the Y direction from the top to the bottom of the cell in the drawing.
  • Wiring lines 165-168 are also formed.
  • Wiring lines 161-164 correspond to the first bit line BLA, the third bit line BLB, the second bit line BLAX, and the fourth bit line BLBX, respectively.
  • Wiring line 161 overlaps with active region N6 and power supply wiring 112 in a planar view.
  • Wiring line 162 overlaps with active region N5 and power supply wiring 112 in a planar view.
  • Wiring line 163 overlaps with active region N8 and power supply wiring 113 in a planar view.
  • Wiring line 164 overlaps with active region N7 and power supply wiring 113 in a planar view.
  • Wire 161 is connected to local wire 142 via via 153.
  • Wire 162 is connected to local wire 141 via via 154.
  • Wire 163 is connected to local wire 150 via via 155.
  • Wire 164 is connected to local wire 149 via via 156.
  • Wiring 171 and 172 are formed in the M2 wiring layer, extending in the X direction from the left and right ends of the cell in the drawing.
  • Wiring 171 and 172 correspond to the first word line WLA and the second word line WLB, respectively.
  • Wiring 171 is connected to gate wiring 132 via via 181, wiring 165, and via 157.
  • Wiring 171 is connected to gate wiring 140 via via 182, wiring 166, and via 158.
  • Wiring 172 is connected to gate wiring 131 via via 183, wiring 167, and via 159.
  • Wiring 172 is connected to gate wiring 139 via via 184, wiring 168, and via 160.
  • power supply wiring 111 that supplies power supply voltage VDD and power supply wiring 112, 113 that supply power supply voltage VSS are formed in the BM0 wiring layer, which is the wiring layer on the back surface of the transistor.
  • Wiring 161, 163, 162, and 164 corresponding to the first bit line BLA, second bit line BLAX, third bit line BLB, and fourth bit line BLBX, respectively, are formed in the M1 wiring layer, which is the metal wiring layer above the transistor.
  • the wiring formed in the M1 wiring layer is limited to bit lines, allowing the wiring width of wiring 161-164 to be increased. This reduces the wiring resistance of the bit lines, thereby improving the operating speed of the semiconductor memory device.
  • the wiring formed in the BM0 wiring layer is limited to power supply wiring that supplies power supply voltages VDD and VSS
  • the wiring width of power supply wiring 111-113 can be increased. This reduces the wiring resistance of the power supply wiring and suppresses power supply voltage drops, thereby improving the operating speed and stability of the semiconductor memory device.
  • the bit lines and power supply wiring are formed in different wiring layers, the distance between the bit lines and power supply wiring can be increased. This reduces parasitic capacitance between the bit lines and power supply wiring, thereby improving the operating speed of the semiconductor memory device.
  • the wiring resistance of the wiring that supplies the power supply voltages VDD and VSS can be reduced, improving operational stability, particularly the retention characteristics (static noise margin) of the SRAM cells.
  • power supply wiring 112, 113 formed in the BM0 wiring layer and supplying power supply voltage VSS are arranged at the left and right ends of the cell in the X direction of the drawing, respectively, and are shared with cells arranged on the left and right sides of the drawing, respectively. This allows the power supply wiring that supplies power supply voltage VSS to be strengthened, thereby improving the operating speed of the semiconductor memory device. Note that in FIG. 13, power supply wiring 112, 113 do not have to be arranged at the left and right ends of the drawing in the X direction, respectively.
  • the surfaces of nanosheets 121 and 123 that face each other in the X direction are exposed from gate wiring 131 and 132, respectively.
  • the surfaces of nanosheets 122 and 124 that face each other in the X direction are exposed from gate wiring 136 and 137, respectively.
  • the surfaces of nanosheets 125 and 127 that face each other in the X direction are exposed from gate wiring 134 and 135, respectively.
  • the surfaces of nanosheets 126 and 128 that face each other in the X direction are exposed from gate wiring 139 and 140, respectively.
  • the surfaces of nanosheets 129 and 130 that face each other in the X direction are exposed from gate wiring 137 and 134, respectively.
  • FIG. 14A and 14B are plan views showing another example of the layout structure of the SRAM cell according to the second embodiment, in which Fig. 14A shows the upper part of the cell and Fig. 14B shows the lower part of the cell.
  • wiring 114 is formed between power supply wiring 111 and 112.
  • Wiring 115 is formed to the right of power supply wiring 113 in the drawing.
  • Wiring 114 and 115 correspond to the first bit line BLA and the second bit line BLAX, respectively.
  • wiring 114 overlaps with active region N6.
  • wiring 115 overlaps with active region N8.
  • Wiring 114 is connected to the source of access transistor PG1 in active region N6 via via 197, which is located at the overlapping position in a planar view.
  • Wiring 115 is connected to the source of access transistor PG2 in active region N8 via via via 198, which is located at the overlapping position in a planar view.
  • power supply wiring 170a is formed between wiring 162 and 164.
  • Power supply wiring 170b is formed to the right of wiring 164 in the X direction of the drawing.
  • Power supply wiring 170a and 170b supply power supply voltage VSS.
  • Power supply wiring 170a overlaps with active region N6 and wiring 114 in a planar view.
  • Power supply wiring 170b overlaps with active region N8 and wiring 115 in a planar view.
  • Power supply wiring 170a is connected to the source of transistor PD11 in active region N5 and the source of transistor PD12 in active region N6 via via 160a and local wiring 147.
  • Power supply wiring 170b is connected to the source of transistor PD21 in active region N7 and the source of transistor PD22 in active region N8 via via 160b and local wiring 144.
  • wiring 114, 115 corresponding to the first bit line BLA and the second bit line BLAX, respectively, are formed in the BM0 wiring layer.
  • Wiring 162, 164 corresponding to the third bit line BLB and the fourth bit line BLBX, respectively, are formed in the M1 wiring layer.
  • the wiring corresponding to the third bit line BLB and the fourth bit line BLBX and the wiring corresponding to the first bit line BLA and the second bit line BLAX, respectively are formed in different wiring layers, thereby suppressing crosstalk noise between the third bit line BLB and the fourth bit line BLBX and the first bit line BLA and the second bit line BLAX. This makes it possible to stabilize the operation of the semiconductor memory device.
  • FIG. 15A and 15B are plan views showing another example of the layout structure of the SRAM cell according to the second embodiment, in which Fig. 15A shows the upper part of the cell and Fig. 15B shows the lower part of the cell.
  • wiring 116 is formed to the left of wiring 114 in the drawing.
  • Wiring 117 is formed between power supply wiring 111 and wiring 115.
  • Wiring 116 and 117 correspond to the third bit line BLB and the fourth bit line BLBX, respectively.
  • wiring 116 overlaps with active region N5.
  • wiring 117 overlaps with active region N7.
  • Wiring 116 is connected to the source of access transistor PG3 in active region N5 via via 199, which is located at the overlapping position in plan view.
  • Wiring 117 is connected to the source of access transistor PG4 in active region N7 via via 200, which is located at the overlapping position in plan view.
  • power supply wiring 170c is formed to the left of power supply wiring 170a in the X direction.
  • Power supply wiring 170d is formed between power supply wiring 170a and 170b.
  • Power supply wiring 170c and 170d supply power supply voltage VSS.
  • Power supply wiring 170c overlaps with active region N5 and wiring 116 in a planar view.
  • Power supply wiring 170d overlaps with active region N7 and wiring 117 in a planar view.
  • Power supply wiring 170c is connected to the source of transistor PD11 in active region N5 and the source of transistor PD12 in active region N6 via via 160c and local wiring 147.
  • Power supply wiring 170d is connected to the source of transistor PD21 in active region N7 and the source of transistor PD22 in active region N8 via via 160d and local wiring 144.
  • the BM0 wiring layer is formed with wiring 114, 115, 116, and 117 corresponding to the first bit line BLA, the second bit line BLAX, the third bit line BLB, and the fourth bit line BLBX, respectively, as well as power supply wiring 111 that supplies power supply voltage VDD, and the M1 wiring layer is formed with power supply wiring 170a-170d that supplies power supply voltage VSS, thereby achieving the same effect as in Figure 13.
  • FIG. 3 are plan views showing another example of the layout structure of the SRAM cell according to the second embodiment, in which Fig. 16A shows the upper part of the cell and Fig. 16B shows the lower part of the cell.
  • gate wiring 131 overlaps nanosheet 121 in a planar view.
  • Gate wiring 132 overlaps nanosheet 123 in a planar view.
  • Gate wiring 133 overlaps nanosheet 130 in a planar view.
  • Gate wiring 134 overlaps nanosheets 125 and 127 in a planar view.
  • Gate wiring 135 overlaps nanosheets 122 and 124 in a planar view.
  • Gate wiring 136 overlaps nanosheet 129 in a planar view.
  • Gate wiring 137 overlaps nanosheet 126 in a planar view.
  • Gate wiring 138 overlaps nanosheet 128 in a planar view.
  • Gate wiring 131 corresponds to the gate of access transistor PG3.
  • Gate wiring 132 corresponds to the gate of access transistor PG1.
  • Gate wiring 133 corresponds to the gate of load transistor PU2.
  • Gate wiring 134 corresponds to the gates of transistors PD21 and PD22.
  • Gate wiring 135 corresponds to the gates of transistors PD11 and PD12.
  • Gate wiring 136 corresponds to the gate of load transistor PU1.
  • Gate wiring 137 corresponds to the gate of access transistor PG4.
  • Gate wiring 138 corresponds to the gate of access transistor PG2.
  • Nanosheets 121-130 are each covered by gate wiring so that a portion of their outer periphery is exposed. Specifically, nanosheets 123, 124, 127, 128, and 130 have their right-hand surfaces in the X direction exposed from gate wiring 132, 135, 134, 138, and 133, respectively, and their left-hand surfaces in the X direction covered by gate wiring 132, 135, 134, 138, and 133, respectively.
  • Nanosheets 121, 122, 125, 126, and 129 have their left-hand surfaces in the X direction exposed from gate wiring 131, 135, 134, 137, and 136, respectively, and their right-hand surfaces in the X direction covered by gate wiring 131, 135, 134, 137, and 136, respectively. That is, the surfaces of nanosheets 124 (123) and 129 that face each other in the X direction are exposed from gate wiring 135 (132) and 136, respectively. The surfaces of nanosheets 125 (126) and 130 that face each other in the X direction are exposed from gate wiring 134 (137) and 133, respectively.
  • Nanosheets 121 and 122 are positioned close to the cell boundary on the left side of the drawing.
  • Nanosheets 127 and 128 are positioned close to the cell boundary on the right side of the drawing.
  • SRAM cells inverted in the X direction are positioned on both the left and right sides of the drawing. That is, in the SRAM cells lined up in the X direction, the surfaces of nanosheets 121 facing each other in the X direction are exposed from gate wiring 131. Similarly, the surfaces of nanosheets 122 facing each other in the X direction are exposed from gate wiring 135. The surfaces of nanosheets 127 facing each other in the X direction are exposed from gate wiring 134. The surfaces of nanosheets 128 facing each other in the X direction are exposed from gate wiring 138.
  • Gate wiring 133 and 134 are connected via bridge portion 140e extending in the X direction.
  • Gate wiring 135 and 136 are connected via bridge portion 140f extending in the X direction.
  • Gate wiring 131 is connected to gate wiring 131 located on the left side of the SRAM cell in the drawing via bridge portion 140g extending in the X direction.
  • Gate wiring 138 is connected to gate wiring 138 located on the right side of the SRAM cell in the drawing via bridge portion 140h extending in the X direction.
  • Wire 171 which corresponds to the first word line WLA, is connected to gate wire 132 via via 181, wire 165, and via 157.
  • Wire 171 is connected to gate wire 138 via via 182, wire 166, via 158, and bridge section 140h.
  • Wire 172 which corresponds to the second word line WLB, is connected to gate wire 131 via via 183, wire 167, via 159, and bridge section 140g.
  • Wire 172 is connected to gate wire 137 via via via 184, wire 168, and via 160.
  • the surfaces of nanosheets 124 (123) and 129 facing each other in the X direction are exposed from gate wiring 135 (132) and 136, respectively.
  • the surfaces of nanosheets 125 (126) and 130 facing each other in the X direction are exposed from gate wiring 134 (137) and 133, respectively.
  • the surfaces of the nanosheets 121 facing each other in the X direction are exposed from the gate wiring 131.
  • the surfaces of the nanosheets 122 facing each other in the X direction are exposed from the gate wiring 135.
  • the surfaces of the nanosheets 127 facing each other in the X direction are exposed from the gate wiring 134.
  • the surfaces of the nanosheets 128 facing each other in the X direction are exposed from the gate wiring 138.
  • FIGS. 17A and 17B are plan views showing another example of the layout structure of the SRAM cell according to the second embodiment, in which Fig. 17A shows the upper part of the cell and Fig. 17B shows the lower part of the cell.
  • wiring 114 is formed between power supply wiring 111 and 112.
  • Wiring 115 is formed to the right of power supply wiring 113 in the drawing.
  • Wiring 114 and 115 correspond to the first bit line BLA and the second bit line BLAX, respectively.
  • wiring 114 overlaps with active region N6.
  • wiring 115 overlaps with active region N8.
  • Wiring 114 is connected to the source of access transistor PG1 in active region N6 via via 197, which is located at the overlapping position in a planar view.
  • Wiring 115 is connected to the source of access transistor PG2 in active region N8 via via via 198, which is located at the overlapping position in a planar view.
  • power supply wiring 170a is formed between wiring 162 and 164.
  • Power supply wiring 170b is formed to the right of wiring 164 in the X direction of the drawing.
  • Power supply wiring 170a and 170b supply power supply voltage VSS.
  • Power supply wiring 170a overlaps with active region N6 and wiring 114 in a planar view.
  • Power supply wiring 170b overlaps with active region N8 and wiring 115 in a planar view.
  • Power supply wiring 170b is connected to the source of transistor PD21 in active region N7 and the source of transistor PD22 in active region N8 via via 160b and local wiring 144.
  • wiring 114, 115 corresponding to the first bit line BLA and the second bit line BLAX, respectively, are formed in the BM0 wiring layer.
  • Wiring 162, 164 corresponding to the third bit line BLB and the fourth bit line BLBX, respectively, are formed in the M1 wiring layer.
  • the wiring corresponding to the third bit line BLB and the fourth bit line BLBX and the wiring corresponding to the first bit line BLA and the second bit line BLAX are formed in different wiring layers, thereby suppressing crosstalk noise between the third bit line BLB and the fourth bit line BLBX and the first bit line BLA and the second bit line BLAX. This makes it possible to stabilize the operation of the semiconductor memory device.
  • FIGS. 5 are plan views showing another example of the layout structure of the SRAM cell according to the second embodiment, in which Fig. 18A shows the upper part of the cell and Fig. 18B shows the lower part of the cell.
  • wiring 116 is formed to the left of wiring 114 in the drawing.
  • Wiring 117 is formed between power supply wiring 111 and wiring 115.
  • Wiring 116 and 117 correspond to the third bit line BLB and the fourth bit line BLBX, respectively.
  • wiring 116 overlaps with active region N5.
  • wiring 117 overlaps with active region N7.
  • Wiring 116 is connected to the source of access transistor PG3 in active region N5 via via 199, which is located at the overlapping position in plan view.
  • Wiring 117 is connected to the source of access transistor PG4 in active region N7 via via 200, which is located at the overlapping position in plan view.
  • power supply wiring 170c is formed to the left of power supply wiring 170a in the X direction.
  • Power supply wiring 170d is formed between power supply wiring 170a and 170b.
  • Power supply wiring 170c and 170d supply power supply voltage VSS.
  • Power supply wiring 170c overlaps with active region N5 and wiring 116 in a planar view.
  • Power supply wiring 170d overlaps with active region N7 and wiring 117 in a planar view.
  • Power supply wiring 170c is connected to the source of transistor PD11 in active region N5 and the source of transistor PD12 in active region N6 via via 160c and local wiring 147.
  • the BM0 wiring layer is formed with wiring 114, 115, 116, and 117 corresponding to the first bit line BLA, the second bit line BLAX, the third bit line BLB, and the fourth bit line BLBX, respectively, as well as power supply wiring 111 that supplies power supply voltage VDD, and the M1 wiring layer is formed with power supply wiring 170a-170d that supplies power supply voltage VSS, thereby achieving the same effect as in Figure 16.
  • each transistor is provided with three nanosheets, but some or all of the transistors may be provided with one, two, four or more nanosheets.
  • the cross-sectional shape of the nanosheet is rectangular, but this is not limited to this.
  • it may be square, circular, elliptical, etc.
  • the X-direction width of nanosheets 21, 22, 25, and 26 is twice the X-direction width of nanosheets 27 and 28, and the X-direction width of nanosheets 23 and 24 is four times the X-direction width of nanosheets 27 and 28, but this is not limited to this.
  • the X-direction width of each of nanosheets 21 to 28 may be determined taking into consideration the operational stability of the SRAM circuit, etc.
  • the X-direction width of nanosheets 121 to 128 is twice the X-direction width of nanosheets 129 and 130, but this is not limited to this.
  • the X-direction width of each of nanosheets 121 to 130 may be determined taking into consideration the operational stability of the SRAM circuit, etc.
  • the shared contacts 51, 52, 151, and 152 may be manufactured in the same process as the contacts (gate contacts) and local wiring, or may be manufactured in a separate process.
  • the power supply that supplies the power supply voltage VDD to the sources of the load transistors PU1 and PU2 is not limited to a power supply supplied from outside the semiconductor integrated circuit, but may be a power supply generated inside the semiconductor integrated circuit or a power supply generated inside the semiconductor memory device.
  • This disclosure improves the operating speed of semiconductor memory devices using an SRAM cell layout structure in which wiring is provided on the back side of the transistor.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

ＳＲＡＭセルは、ドライブトランジスタ（ＰＤ１）が形成されたアクティブ領域Ｎ２とドライブトランジスタ（ＰＤ２）が形成されたアクティブ領域（Ｎ３）とを備える。背面配線層には、電源電圧ＶＳＳを供給する電源配線（１２，１３）が形成されている。ドライブトランジスタ（ＰＤ１）のソースとなる部分は、電源配線（１２）と平面視で重なる位置に設けられたビア（９１）を介して電源配線（１２）と接続されている。ドライブトランジスタ（ＰＤ２）のソースとなる部分は、電源配線（１３）と平面視で重なる位置に設けられたビア（９２）を介して電源配線（１３）と接続されている。

Description

半導体記憶装置
　本開示は、ナノシートＦＥＴ（Field Effect Transistor）を備えた半導体記憶装置に関し、特にナノシートＦＥＴを用いた２ポートＳＲＡＭ（Static Random Access Memory）セル（以下、適宜、単にセルともいう）のレイアウト構造に関する。
　ＳＲＡＭは半導体集積回路において広く用いられている。ＳＲＡＭにはデータの読み書き用ポートが２つ備えられた２ポートＳＲＡＭが存在する。
　また、ＬＳＩの基本構成要素であるトランジスタは、ゲート長の縮小（スケーリング）により、集積度の向上、動作電圧の低減、および動作速度の向上を実現してきた。しかし近年、過度なスケーリングによるオフ電流と、それによる消費電力の著しい増大が問題となっている。この問題を解決するため、トランジスタ構造を従来の平面型から立体型に変更した立体構造トランジスタが盛んに研究されている。立体構造トランジスタの１つとしてナノシートＦＥＴが注目されている。
　特許文献１には、半導体記憶装置の小面積化のためにナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシートトランジスタを用いたＳＲＡＭセルが開示されている。
国際公開第２０２１／１５３１６９号
　ここで、特許文献１の技術では、ビット線と電源配線とが同じ配線層に設けられているため、ビット線の配線幅を大きくすることができない。このため、ビット線の配線抵抗が大きくなり、半導体記憶装置の動作速度が低下する。また、ビット線と電源配線とが同じ配線層に設けられているため、電源配線の配線幅を大きくすることができない。これにより、電源配線の配線抵抗が大きくなり、電源電圧降下が大きくなるため、半導体記憶装置の動作速度および動作の安定性が低下する。また、ビット線と電源配線との距離が近くなるため、寄生容量が大きくなり、半導体記憶装置の動作速度が低下する。
　本開示は、ＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度を向上させることを目的とする。
　本開示の第１態様では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、ソースが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、ソースが第３ビット線に、ドレインが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、ソースが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、ドレインが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備え、前記ＳＲＡＭセルは、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、第１方向に延びている第３ナノシート、ならびに、前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第５ナノシートを含む第１アクティブ領域と、前記第７トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第７ナノシートを含む第２アクティブ領域と、前記第８トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第８ナノシートを含む第３アクティブ領域と、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシート、ならびに、前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシートを含む第４アクティブ領域と、前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１ナノシートを含む第５アクティブ領域と、前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第６アクティブ領域と、前記第１～第８ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす深さ方向をそれぞれ囲っている第１～第８ゲート配線と、前記第１～第８トランジスタの背面側の背面配線層に形成されており、前記第１方向に延びており、前記第２電源電圧を供給する第１および第２電源配線と、前記第２アクティブ領域における前記第７トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第７トランジスタのソースと前記第１電源配線とを接続する第１ビアと、前記第３アクティブ領域における前記第８トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第３アクティブ領域における前記第８トランジスタのソースと前記第２電源配線とを接続する第２ビアとを備え、前記第１、第３、第５および第８ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第３、第５および第８ゲート配線からそれぞれ露出しており、前記第２、第４、第６および第７ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第４、第６および第７ゲート配線からそれぞれ露出している。
　本開示によると、背面配線層に第２電源電圧を供給する第１および第２電源配線が形成されている。これにより、ビット線の配線幅を大きくすることができる。したがって、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、第１および第２電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作の安定性を向上させることができる。また、ビット線と電源配線とが異なる配線層に形成されるため、ビット線と電源配線との距離を大きくすることができる。したがって、ビット線と電源配線との間の寄生容量を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。
　本開示の第２態様では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、ソースが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、ソースが第３ビット線に、ドレインが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、ソースが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、ドレインが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備え、前記第７トランジスタは、第９トランジスタおよび第１０トランジスタを含み、前記第８トランジスタは、第１１トランジスタおよび第１２トランジスタを含み、前記ＳＲＡＭセルは、前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、第１方向に延びている第５ナノシート、ならびに、前記第９トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第９ナノシートを含む第１アクティブ領域と、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第３ナノシート、ならびに、前記第１０トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１０ナノシートを含む第２アクティブ領域と、前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシート、ならびに、前記第１１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１１ナノシートを含む第３アクティブ領域と、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシート、ならびに、前記第１２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１２ナノシートを含む第４アクティブ領域と、前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１ナノシートを含む第５アクティブ領域と、前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第６アクティブ領域と、前記第１～第６および第９～第１２ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす深さ方向をそれぞれ囲っている第１～第６および第９～第１２ゲート配線と、前記第１～第６および第９～第１２トランジスタの背面側の背面配線層に形成されており、前記第１方向に延びており、前記第２電源電圧を供給する第１および第２電源配線と、前記第１アクティブ領域における前記第９トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域における前記第９トランジスタのソースと前記第１電源配線とを接続する第１ビア、および、前記第２アクティブ領域における前記第１０トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第１０トランジスタのソースと前記第１電源配線とを接続する第２ビアの少なくともいずれか一方のビアと、前記第３アクティブ領域における前記第１１トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第３アクティブ領域における前記第１１トランジスタのソースと前記第２電源配線とを接続する第３ビア、および、前記第４アクティブ領域における前記第１２トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第４アクティブ領域における前記第１２トランジスタのソースと前記第２電源配線とを接続する第４ビアの少なくともいずれか一方のビアとを備え、前記第１、第５、第６、第９および第１１ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第５、第６、第９および第１１ゲート配線からそれぞれ露出しており、前記第２、第３、第４、第１０および第１２ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第４、第１０および第１２ゲート配線からそれぞれ露出している。
　本開示によると、背面配線層に第２電源電圧を供給する第１および第２電源配線が形成されている。これにより、ビット線の配線幅を大きくすることができる。したがって、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、第１および第２電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作の安定性を向上させることができる。また、ビット線と電源配線とが異なる配線層に形成されるため、ビット線と電源配線との距離を大きくすることができる。したがって、ビット線と電源配線との間の寄生容量を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。
　本開示の第３態様では、ＳＲＡＭセルを含む半導体記憶装置であって、前記ＳＲＡＭセルは、ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、ソースが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、ソースが第３ビット線に、ドレインが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、ソースが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、ドレインが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備え、前記第７トランジスタは、第９トランジスタおよび第１０トランジスタを含み、前記第８トランジスタは、第１１トランジスタおよび第１２トランジスタを含み、前記第１ビット線は、前記第１～第６および第９～第１２トランジスタの背面側の背面配線層に形成されており、第１方向に延びる第１配線を含み、前記第２ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第２配線を含み、前記第３ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第３配線を含み、前記第４ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第４配線を含み、前記ＳＲＡＭセルは、前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第５ナノシート、ならびに、前記第９トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第９ナノシートを含む第１アクティブ領域と、前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第３ナノシート、ならびに、前記第１０トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１０ナノシートを含む第２アクティブ領域と、前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシート、ならびに、前記第１１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１１ナノシートを含む第３アクティブ領域と、前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシート、ならびに、前記第１２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１２ナノシートを含む第４アクティブ領域と、前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１ナノシートを含む第５アクティブ領域と、前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第６アクティブ領域と、前記第１～第６および第９～第１２ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす深さ方向をそれぞれ囲っている第１～第６および第９～第１２ゲート配線と、前記第２アクティブ領域における前記第３トランジスタのソースとなる領域と前記第１配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第３トランジスタのソースと前記第１配線とを接続する第１ビアと、前記第４アクティブ領域における前記第４トランジスタのソースとなる領域と前記第２配線とが重なる領域に形成されており、前記第４アクティブ領域における前記第４トランジスタのソースと前記第２配線とを接続する第２ビアと、前記第１アクティブ領域における前記第５トランジスタのソースとなる領域と前記第３配線とが重なる領域に形成されており、前記第１アクティブ領域における前記第５トランジスタのソースと前記第３配線とを接続する第３ビアと、前記第３アクティブ領域における前記第６トランジスタのソースとなる領域と前記第４配線とが重なる領域に形成されており、前記第３アクティブ領域における前記第６トランジスタのソースと前記第４配線とを接続する第４ビアとを備え、前記第１、第５、第６、第９および第１１ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第５、第６、第９および第１１ゲート配線からそれぞれ露出しており、前記第２、第３、第４、第１０および第１２ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第４、第１０および第１２ゲート配線からそれぞれ露出している。
　本開示によると、背面配線層に第１～第４ビット線のそれぞれに相当する第１～第４配線が形成されている。これにより、ビット線の配線幅を大きくすることができる。したがって、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、電源配線の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作の安定性を向上させることができる。また、ビット線と電源配線とが異なる配線層に形成されるため、ビット線と電源配線との距離を大きくすることができる。したがって、ビット線と電源配線との間の寄生容量を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。
　本開示によると、ＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度を向上させることができる。
第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す断面図。 第１実施形態に係るＳＲＡＭセルの構成を示す回路図。 第１実施形態に係る半導体集積回路装置の他の構成例。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。 第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体記憶装置は複数のＳＲＡＭセルを備えており、この複数のＳＲＡＭセルのうち少なくとも一部は、ナノシートＦＥＴのうち、ゲート電極をフォーク形状としたフォークシートトランジスタを備えるものとする。ナノシートＦＥＴとは、電流が流れる薄いシート（ナノシート）を用いたＦＥＴである。ナノシートは例えばシリコンによって形成されている。そして、半導体記憶装置において、ナノシートＦＥＴの一部は、ゲート電極をフォーク形状としたフォークシートＦＥＴであるものとする。
　また、本明細書では、「ＶＤＤ」「ＶＳＳ」は、電源電圧または電源自体を示す。また、本明細書において、「同一配線幅」等のように、幅等が同じであることを意味する表現は、製造上のばらつき範囲を含んでいるものとする。
　（第１実施形態）
　（ＳＲＡＭセルの構成）
　図１～図３は第１実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す図であり、図１（ａ），（ｂ）は平面図、図２（ａ）～（ｃ）および図３（ａ），（ｂ）は平面視横方向における断面図である。具体的には、図１（ａ）は、Ｍ１，Ｍ２配線層である、セル上部を示し、図１（ｂ）はＭ１，Ｍ２配線層よりも下層であり、ナノシートＦＥＴを含む部分である、セル下部を示す。図２（ａ）は線Ｘ１－Ｘ１’の断面、図２（ｂ）は線Ｘ２－Ｘ２’の断面、図２（ｃ）は線Ｘ３－Ｘ３’の断面、図３（ａ）は線Ｘ４－Ｘ４’の断面、図３（ｂ）は線Ｘ５－Ｘ５’の断面である。
　なお、以下の説明では、図１等の平面図において、図面縦方向をＹ方向（第１方向）、図面横方向をＸ方向（第２方向）、基板面に垂直な方向をＺ方向（深さ方向）としている。
　図４は第１実施形態に係る２ポートＳＲＡＭセルの構成を示す回路図である。図４に示すように、本実施形態に係る２ポートＳＲＡＭセルには、ロードトランジスタＰＵ１，ＰＵ２と、ドライブトランジスタＰＤ１，ＰＤ２と、アクセストランジスタＰＧ１～ＰＧ４とにより構成される２ポートＳＲＡＭセル回路が構成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｐ型ＦＥＴであり、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ１～ＰＧ４は、Ｎ型ＦＥＴである。
　ロードトランジスタＰＵ１は、電源ＶＤＤと第１ノードＮＡとの間に設けられており、ドライブトランジスタＰＤ１は、第１ノードＮＡと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ１およびドライブトランジスタＰＤ１は、ゲートが第２ノードＮＢに接続されており、インバータＩＮＶ１を構成している。ロードトランジスタＰＵ２は、電源ＶＤＤと第２ノードＮＢとの間に設けられており、ドライブトランジスタＰＤ２は、第２ノードＮＢと電源ＶＳＳとの間に設けられている。ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２は、ゲートが第１ノードＮＡに接続されており、インバータＩＮＶ２を構成している。すなわち、一方のインバータの出力は他方のインバータの入力に接続されており、これにより、ラッチが構成されている。
　アクセストランジスタＰＧ１は、第１ビット線ＢＬＡと第１ノードＮＡとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ２は、第２ビット線ＢＬＡＸと第２ノードＮＢとの間に設けられており、ゲートが第１ワード線ＷＬＡに接続されている。アクセストランジスタＰＧ３は、第３ビット線ＢＬＢと第１ノードＮＡとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。アクセストランジスタＰＧ４は、第４ビット線ＢＬＢＸと第２ノードＮＢとの間に設けられており、ゲートが第２ワード線ＷＬＢに接続されている。なお、第１および第２ビット線ＢＬＡ，ＢＬＡＸは、第１相補ビット線対を構成し、第３および第４ビット線ＢＬＢ，ＢＬＢＸは、第２相補ビット線対を構成する。
　２ポートＳＲＡＭセル回路では、第１相補ビット線対を構成する第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第１および第２ビット線ＢＬＡ，ＢＬＡＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第１ワード線ＷＬＡをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第１ワード線ＷＬＡをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第１および第２ビット線ＢＬＡ，ＢＬＡＸを予めハイレベルにプリチャージしておき、第１ワード線ＷＬＡをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第１および第２ビット線ＢＬＡ，ＢＬＡＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第１ビット線ＢＬＡはハイレベルを保持し、第２ビット線ＢＬＡＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第１ビット線ＢＬＡはローレベルにディスチャージされ、第２ビット線ＢＬＡＸはハイレベルを保持する。
　また、第２相補ビット線対を構成する第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ハイレベルおよびローレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにハイレベルが書き込まれ、第２ノードＮＢにローレベルが書き込まれる。一方、第３および第４ビット線ＢＬＢ，ＢＬＢＸを、ローレベルおよびハイレベルにそれぞれ駆動し、第２ワード線ＷＬＢをハイレベルに駆動すると、第１ノードＮＡにローレベルが書き込まれ、第２ノードＮＢにハイレベルが書き込まれる。そして、第１および第２ノードＮＡ，ＮＢにデータがそれぞれ書き込まれている状態で、第２ワード線ＷＬＢをローレベルに駆動すると、ラッチ状態が確定し、第１および第２ノードＮＡ，ＮＢに書き込まれているデータが保持される。
　また、第３および第４ビット線ＢＬＢ，ＢＬＢＸを予めハイレベルにプリチャージしておき、第２ワード線ＷＬＢをハイレベルに駆動すると、第１および第２ノードＮＡ，ＮＢに書き込まれたデータに応じて第３および第４ビット線ＢＬＢ，ＢＬＢＸの状態が確定するため、ＳＲＡＭセルからのデータの読み出しを行うことができる。具体的に、第１ノードＮＡがハイレベルであり、第２ノードＮＢがローレベルであれば、第３ビット線ＢＬＢはハイレベルを保持し、第４ビット線ＢＬＢＸはローレベルにディスチャージされる。一方、第１ノードＮＡがローレベルであり、第２ノードＮＢがハイレベルであれば、第３ビット線ＢＬＢはローレベルにディスチャージされ、第４ビット線ＢＬＢＸはハイレベルを保持する。
　以上に説明したように、２ポートＳＲＡＭセルは、第１および第２ビット線ＢＬＡ，ＢＬＡＸ、ならびに、第１ワード線ＷＬＡを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。また、２ポートＳＲＡＭセルは、第３および第４ビット線ＢＬＢ，ＢＬＢＸ、ならびに、第２ワード線ＷＬＢを制御することによって、ＳＲＡＭセルへのデータ書き込み動作、データ保持およびＳＲＡＭセルからのデータ読み出し機能を有する。
　なお、以下の説明では、図１等の平面図において縦横に走る破線、および、図２等の断面図において縦に走る破線は、設計時に部品配置を行うために用いるグリッドを示す。グリッドは、Ｘ方向において等間隔に配置されており、またＹ方向において等間隔に配置されている。なお、グリッド間隔は、Ｘ方向とＹ方向とにおいて同じであってもよいし異なっていてもよい。また、グリッド間隔は、層ごとに異なっていてもかまわない。さらに、各部品は必ずしもグリッド上に配置される必要はない。
　また、図１等の平面図においてセルを取り囲むように表示された点線は、ＳＲＡＭセルのセル枠（ＳＲＡＭセルの外縁）を示す。ＳＲＡＭセルは、セル枠が、Ｘ方向またはＹ方向に隣接するセルのセル枠と接するように配置される。
　また、図１等の平面図において、ＳＲＡＭセルのＸ方向両側には、それぞれ、ＳＲＡＭセルをＸ方向に反転したものが配置される。ＳＲＡＭセルのＹ方向両側には、それぞれ、ＳＲＡＭセルをＹ方向に反転したものが配置される。
　図１（ｂ）に示すように、トランジスタが形成される半導体チップの背面には、配線層であるＢＭ０（Backside Metal 0）配線層が形成されている。なお、ＢＭ０配線層が背面配線層に相当する。
　ＢＭ０配線層には、セルの図面上下両端にかけてＹ方向に延びる電源配線１１～１３が形成されている。電源配線１１は、セルのＸ方向の中央部に形成されており、電源電圧ＶＤＤを供給する。電源配線１２は、Ｘ方向における図面左端に形成されており、電源電圧ＶＳＳを供給する。電源配線１３は、Ｘ方向における図面右端に形成されており、電源電圧ＶＳＳを供給する。電源配線１２は、図面左側に配置された他のセルと共有される。電源配線１３は、図面右側に配置された他のセルと共有される。
　Ｐ型基板（PSub）上（図示省略）のＮ型トランジスタ領域に、Ｎ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｎ型トランジスタ領域には、アクティブ領域Ｎ１～Ｎ４が形成されている。アクティブ領域Ｎ１，Ｎ２は、平面視で、電源配線１２と重なっている。アクティブ領域Ｎ３，Ｎ４は、平面視で、電源配線１３と重なっている。
　Ｎ型トランジスタ領域では、アクセストランジスタＰＧ１～ＰＧ４およびドライブトランジスタＰＤ１，ＰＤ２が形成されている。アクセストランジスタＰＧ３，ＰＧ１、ドライブトランジスタＰＤ１，ＰＤ２およびアクセストランジスタＰＧ４，ＰＧ２は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２１～２６をそれぞれ有する。
　アクティブ領域Ｎ２において、ドライブトランジスタＰＤ１のソースとなる部分は、電源配線１２と平面視で重なる位置に設けられたビア（via）９１を介して、電源配線１２と接続されている。アクティブ領域Ｎ３において、ドライブトランジスタＰＤ２のソースとなる部分は、電源配線１３と平面視で重なる位置に設けられたビア９２を介して、電源配線１３と接続されている。
　Ｎ型ウェル（NWell）上（図示省略）のＰ型トランジスタ領域に、Ｐ型トランジスタのチャネル、ソースおよびドレインを構成する複数のアクティブ領域が形成されている。具体的に、Ｐ型トランジスタ領域には、アクティブ領域Ｐ１，Ｐ２が形成されている。アクティブ領域Ｐ１，Ｐ２は、平面視で、電源配線１１と重なっている。
　Ｐ型トランジスタ領域では、ロードトランジスタＰＵ１，ＰＵ２が形成されている。ロードトランジスタＰＵ１，ＰＵ２は、チャネルとして、平面視で重なる３枚のシート構造からなり、Ｙ方向に延びるナノシート２７，２８をそれぞれ有する。
　なお、ナノシート２１，２２，２５，２６のＸ方向の幅は、ナノシート２７，２８のＸ方向の幅の２倍となっている。ナノシート２３，２４のＸ方向の幅は、ナノシート２７，２８のＸ方向の幅の４倍となっている。
　アクティブ領域Ｐ１において、ロードトランジスタＰＵ１のソースとなる部分は、電源配線１１と平面視で重なる位置に設けられたビア９３を介して、電源配線１１と接続されている。アクティブ領域Ｐ２において、ロードトランジスタＰＵ２のソースとなる部分は、電源配線１１と平面視で重なる位置に設けられたビア９４を介して、電源配線１１と接続されている。
　なお、アクティブ領域について、ナノシートの両側にあるソースおよびドレインとなる部分は、例えば、当該ナノシートからエピタキシャル成長によって形成される。
　Ｘ方向に延びるゲート配線（Gate）３１～３８が形成されている。ゲート配線３１は、ナノシート２１と平面視で重なっている。ゲート配線３３は、ナノシート２８，２４と平面視で重なっている。ゲート配線３４は、ナノシート２５と平面視で重なっている。ゲート配線３５は、ナノシート２２と平面視で重なっている。ゲート配線３６は、ナノシート２３，２７と平面視で重なっている。ゲート配線３８は、ナノシート２６と平面視で重なっている。ゲート配線３１は、アクセストランジスタＰＧ３のゲートに対応する。ゲート配線３３は、ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２のゲートに対応する。ゲート配線３４は、アクセストランジスタＰＧ４のゲートに対応する。ゲート配線３５は、アクセストランジスタＰＧ１のゲートに対応する。ゲート配線３６は、ドライブトランジスタＰＤ１およびロードトランジスタＰＵ１のゲートに対応する。ゲート配線３８は、アクセストランジスタＰＧ２のゲートに対応する。
　図２（ｂ）および図３（ａ）に示すように、ナノシート２１～２８は、それぞれ、外周の一部が露出するように、ゲート配線に覆われている。具体的には、ナノシート２１，２２，２４，２７は、Ｘ方向における図面右側の面がゲート配線３１，３５，３３，３６からそれぞれ露出しており、Ｘ方向における図面左側の面がゲート配線３１，３５，３３，３６にそれぞれ覆われている。ナノシート２３，２５，２６，２８は、Ｘ方向における図面左側の面がゲート配線３６，３４，３８，３３からそれぞれ露出しており、Ｘ方向における図面右側の面がゲート配線３６，３４，３８，３３にそれぞれ覆われている。すなわち、ナノシート２２（２１），２３は、Ｘ方向において、互いに対向する側の面がゲート配線３５（３１），３６からそれぞれ露出している。ナノシート２４，２５（２６）は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４（３８）からそれぞれ露出している。ナノシート２７，２８は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３３からそれぞれ露出している。
　ゲート配線３２，３３は、Ｘ方向に延びるブリッジ部４０ａを介して、接続されている。ゲート配線３６，３７は、Ｘ方向に延びるブリッジ部４０ｂを介して、接続されている。
　ローカル配線層には、Ｘ方向に延びるローカル配線（LI：Local Interconnect）４１～５０が形成されている。ローカル配線４１は、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ３のソースとなる部分と接続されている。ローカル配線４２は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のソースとなる部分と接続されている。ローカル配線４３は、アクティブ領域Ｎ３におけるドライブトランジスタＰＤ２のソースとなる部分と接続されている。ローカル配線４４は、アクティブ領域Ｎ４におけるアクセストランジスタＰＧ４のソースとなる部分に接続されている。ローカル配線４５は、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ３のドレインとなる部分、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ１のドレインとなる部分、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のドレインとなる部分、および、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のドレインとなる部分に接続されている。ローカル配線４６は、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のドレインとなる部分、アクティブ領域Ｎ３におけるドライブトランジスタＰＤ２のドレインとなる部分、アクティブ領域Ｎ４におけるアクセストランジスタＰＧ４のドレインとなる部分、および、アクティブ領域Ｎ４におけるアクセストランジスタＰＧ２のドレインとなる部分に接続されている。ローカル配線４７は、アクティブ領域Ｎ１におけるアクセストランジスタＰＧ１のソースとなる部分に接続されている。ローカル配線４８は、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のソースとなる部分に接続されている。ローカル配線４９は、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のソースとなる部分に接続されている。ローカル配線５０はアクティブ領域Ｎ４におけるアクセストランジスタＰＧ２のソースとなる部分に接続されている。
　ローカル配線４５は、シェアードコンタクト(Shared-contact)５１を介して、ゲート配線３２と接続されている。ローカル配線４６は、シェアードコンタクト５２を介して、ゲート配線３７と接続されている。なお、ゲート配線３２，３３、ブリッジ部４０ａ、ローカル配線４５およびシェアードコンタクト５１が第１ノードＮＡに相当する。ゲート配線３６，３７、ブリッジ部４０ｂ、ローカル配線４６およびシェアードコンタクト５２が第２ノードＮＢに相当する。
　図１（ａ）に示すように、ローカル配線層の上層にあるメタル配線層であるＭ１配線層に、セルの図面上下両端にかけてＹ方向に延びる配線６１～６４が形成されている。また、配線６５～６８が形成されている。配線６１～６４が、第１ビット線ＢＬＡ、第３ビット線ＢＬＢ、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する。配線６１は、平面視で、アクティブ領域Ｎ１および電源配線１２と重なりを有する。配線６２は、平面視で、アクティブ領域Ｎ２および電源配線１２と重なりを有する。配線６３は、平面視で、アクティブ領域Ｎ３および電源配線１３と重なりを有する。配線６４は、平面視で、アクティブ領域Ｎ４および電源配線１３と重なりを有する。
　配線６１は、ビア５３を介してローカル配線４７と接続されている。配線６２は、ビア５４を介してローカル配線４１と接続されている。配線６３は、ビア５５を介してローカル配線５０と接続されている。配線６４は、ビア５６を介してローカル配線４４と接続されている。
　Ｍ１配線層の上層であるＭ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線７１，７２が形成されている。配線７１，７２が、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢにそれぞれ相当する。配線７１は、ビア８１、配線６５およびビア５７を介してゲート配線３５と接続されている。配線７１は、ビア８２、配線６６およびビア５８を介してゲート配線３８と接続されている。配線７２は、ビア８３、配線６７およびビア５９を介してゲート配線３１と接続されている。配線７２は、ビア８４、配線６８およびビア６０を介してゲート配線３４と接続されている。
　以上の構成により、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線１１および電源電圧ＶＳＳを供給する電源配線１２，１３が形成されている。トランジスタの上層のメタル配線層であるＭ１配線層に、第１ビット線ＢＬＡ、第３ビット線ＢＬＢ、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線６１，６２，６３，６４が形成されている。これにより、Ｍ１配線層に形成される配線がビット線のみとなるため、配線６１～６４の配線幅を大きくすることができる。したがって、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、ＢＭ０配線層に形成される配線が電源電圧ＶＤＤ，ＶＳＳを供給する電源配線のみとなるため、電源配線１１～１３の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作の安定性を向上させることができる。また、ビット線と電源配線とが異なる配線層に形成されるため、ビット線と電源配線との距離を大きくすることができる。したがって、ビット線と電源配線との間の寄生容量を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、電源配線１１～１３の配線幅を大きくして、電源電圧ＶＤＤ，ＶＳＳを供給する配線の配線抵抗を抑えることができるため、動作の安定性、特にＳＲＡＭセルの保持特性（スタティックノイズマージン）を向上させることができる。
　また、ＢＭ０配線層に形成され、電源電圧ＶＳＳを供給する電源配線１２，１３は、セルのＸ方向における図面左端および図面右端にそれぞれ配置されており、図面左側および図面右側に配置されたセルとそれぞれ共有される。これにより、電源電圧ＶＳＳを供給する電源配線を強化することができるため、半導体記憶装置の動作速度を向上させることができる。なお、図１において、電源配線１２，１３は、Ｘ方向における図面左端および図面右端にそれぞれ配置されていなくてもよい。
　また、ナノシート２２（２１），２３は、Ｘ方向において、互いに対向する側の面がゲート配線３５（３１），３６からそれぞれ露出している。ナノシート２４，２５（２６）は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３４（３８）からそれぞれ露出している。ナノシート２７，２８は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３３からそれぞれ露出している。これにより、アクセストランジスタＰＧ１（ＰＧ３）およびドライブトランジスタＰＤ１の間のＸ方向における距離ｄ１、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１、ならびに、ドライブトランジスタＰＤ２およびアクセストランジスタＰＧ４（ＰＧ２）の間のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　（他の構成例）
　図５（ａ）は第１実施形態に係る半導体集積回路装置の他の構成例である。図５（ａ）に示す半導体集積回路装置１００は、第１半導体チップ１０１（チップＡ）と、第２半導体チップ１０２（チップＢ）とが、積層されることによって構成されている。チップＡは、上述したＳＲＡＭセル等が配置されている。チップＢは、表面に設けられた配線層に電源配線が形成されている。チップＢは、チップＡの背面側に、バンプ等を用いて張り合わされている。
　図５（ｂ）は本構成例における、図１のＳＲＡＭセルの線Ｘ１－Ｘ１’の断面を示す。図５（ｂ）に示すように、チップＢの表面に設けられた配線層に、ＶＤＤを供給する電源配線１１と、ＶＳＳを供給する電源配線１２，１３とが形成されている。電源配線１１は、チップＡのアクティブ領域Ｐ２と、ビア９４を介して接続されている。電源配線１３は、チップＡのアクティブ領域Ｎ３と、ビア９２を介して接続されている。なお、図示は省略しているが、電源配線１２は、チップＡのアクティブ領域Ｎ２と、ビア９１を介して接続される。電源配線１１は、チップＡのアクティブ領域Ｐ１と、ビア９３を介して接続される。
　（変形例１）
　図６は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図６（ａ）はセル上部を示し、図６（ｂ）はセル下部を示す。
　図６では、図１と比較すると、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線６９，７０が形成されている。
　具体的には、電源配線６９は、配線６１，６２の間に形成されており、電源電圧ＶＳＳを供給する。電源配線７０は、配線６３，６４の間に形成されており、電源電圧ＶＳＳを供給する。
　電源配線６９は、ビア６０ａおよびローカル配線４８を介して、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のソースとなる部分に接続されている。電源配線７０は、ビア６０ｂおよびローカル配線４３を介して、アクティブ領域Ｎ３におけるドライブトランジスタＰＤ２のソースとなる部分に接続されている。
　図６の構成では、電源電圧ＶＳＳを供給する電源配線６９により、第１ビット線ＢＬＡおよび第３ビット線ＢＬＢにそれぞれ相当する配線６１，６２の間のクロストークノイズが抑制される。また、電源電圧ＶＳＳを供給する電源配線７０により、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線６３，６４の間のクロストークノイズが抑制される。これにより、半導体記憶装置の動作の安定化を図ることができる。
　また、電源配線６９，７０により、ＳＲＡＭセルに供給される電源電圧ＶＳＳを強化することができる。これにより、半導体記憶装置の動作速度を向上させることができる。
　その他、図１と同じ効果を得ることができる。
　（変形例２）
　図７は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図７（ａ）はセル上部を示し、図７（ｂ）はセル下部を示す。
　図７では、図１と比較すると、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線７０ａが形成されている。
　具体的には、電源配線７０ａは、配線６２，６３の間に形成されており、電源電圧ＶＤＤを供給する。電源配線７０ａは、ビア６０ｃおよびローカル配線４９を介して、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のソースとなる部分に接続されている。電源配線７０ａは、ビア６０ｄおよびローカル配線４２を介して、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のソースとなる部分に接続されている。
　図７の構成では、電源電圧ＶＤＤを供給する電源配線７０ａにより、ＳＲＡＭセルに供給される電源電圧ＶＤＤを強化することができる。これにより、半導体記憶装置の動作の安定性を向上させることができる。
　その他、図１と同じ効果を得ることができる。
　なお、本変形例において、ＢＭ０配線層における、電源電圧ＶＤＤを供給する電源配線１１を省略してもよい。
　（変形例３）
　図８は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図８（ａ）はセル上部を示し、図８（ｂ）はセル下部を示す。
　図８では、図１と比較すると、Ｍ１配線層の配線６２，６４が省略され、ＢＭ０配線層に、セルの図面上下両端にかけてＹ方向に延びる配線１４，１５が形成されている。
　具体的に、配線１４は、電源配線１２の図面左側に形成されている。配線１５は、電源配線１３の図面右側に形成されている。配線１４，１５は、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
　配線１４は、平面視で、アクティブ領域Ｎ１および配線６１と重なっている。配線１５は、平面視で、アクティブ領域Ｎ４および配線６３と重なっている。配線１４は、平面視で重なる位置に設けられたビア９５を介して、アクティブ領域Ｎ１のアクセストランジスタＰＧ３のソースとなる部分と接続されている。配線１５は、平面視で重なる位置に設けられたビア９６を介して、アクティブ領域Ｎ４のアクセストランジスタＰＧ４のソースとなる部分と接続されている。
　図８の構成では、ＢＭ０配線層には、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１４，１５が形成される。Ｍ１配線層には、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線６１，６３が形成される。これにより、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸに相当する配線と、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線とが異なる配線層に形成されるため、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸと、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸとの間のクロストークノイズが抑制される。これにより、半導体記憶装置の動作の安定化を図ることができる。
　その他、図１と同じ効果を得ることができる。
　なお、Ｍ１配線層に、電源電圧ＶＤＤおよび電源電圧ＶＳＳの少なくともいずれか一方を供給する電源配線を形成してもよい。この場合、ＢＭ０配線層に形成された電源配線１１～１３のうち、Ｍ１配線層に形成された電源配線に対応する電源配線を省略してもよい。
　（変形例４）
　図９は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図９（ａ）はセル上部を示し、図９（ｂ）はセル下部を示す。
　図９では、図１と比較すると、ナノシート２１～２８のＸ方向の反対側の面がゲート配線から露出している。
　図９（ｂ）に示すように、ゲート配線３１は、ナノシート２１と平面視で重なっている。ゲート配線３２は、ナノシート２８と平面視で重なっている。ゲート配線３３は、ナノシート２４と平面視で重なっている。ゲート配線３４は、ナノシート２５と平面視で重なっている。ゲート配線３５は、ナノシート２２と平面視で重なっている。ゲート配線３６は、ナノシート２３と平面視で重なっている。ゲート配線３７は、ナノシート２７と平面視で重なっている。ゲート配線３８は、ナノシート２６と平面視で重なっている。ゲート配線３１は、アクセストランジスタＰＧ３のゲートに対応する。ゲート配線３２は、ロードトランジスタＰＵ２のゲートに対応する。ゲート配線３３は、ドライブトランジスタＰＤ２のゲートに対応する。ゲート配線３４は、アクセストランジスタＰＧ４のゲートに対応する。ゲート配線３５は、アクセストランジスタＰＧ１のゲートに対応する。ゲート配線３６は、ドライブトランジスタＰＤ１のゲートに対応する。ゲート配線３７は、ロードトランジスタＰＵ１のゲートに対応する。ゲート配線３８は、アクセストランジスタＰＧ２のゲートに対応する。
　ナノシート２１～２８は、それぞれ、外周の一部が露出するように、ゲート配線に覆われている。具体的には、ナノシート２３，２５，２６，２８は、Ｘ方向における図面右側の面がゲート配線３６，３４，３８，３２からそれぞれ露出しており、Ｘ方向における図面左側の面がゲート配線３６，３４，３８，３２にそれぞれ覆われている。ナノシート２１，２２，２４，２７は、Ｘ方向における図面左側の面がゲート配線３１，３５，３３，３７からそれぞれ露出しており、Ｘ方向における図面右側の面がゲート配線３１，３５，３３，３７にそれぞれ覆われている。すなわち、ナノシート２３，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。ナノシート２４，２８は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３２からそれぞれ露出している。
　ナノシート２１，２２は、図面左側のセル境界に近接して配置される。ナノシート２５，２６は、図面右側のセル境界に近接して配置される。図９のＳＲＡＭセルは、Ｘ方向に反転されたＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んだＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３１から露出している。同様に、ナノシート２２同士は、Ｘ方向において、互いに対向する側の面がゲート配線３５から露出している。ナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３４から露出している。ナノシート２６同士は、Ｘ方向において、互いに対向する側の面がゲート配線３８から露出している。
　ゲート配線３２，３３は、Ｘ方向に延びるブリッジ部４０ｃを介して、接続されている。ゲート配線３６，３７は、Ｘ方向に延びるブリッジ部４０ｄを介して、接続されている。ゲート配線３１，３５は、Ｘ方向に延びるブリッジ部４０ｅ，４０ｆを介して、当該ＳＲＡＭセルの図面左側に配置されたゲート配線３１，３５とそれぞれ接続されている。ゲート配線３４，３８は、Ｘ方向に延びるブリッジ部４０ｇ，４０ｈを介して、当該ＳＲＡＭセルの図面右側に配置されたゲート配線３４，３８とそれぞれ接続されている。
　第１ワード線ＷＬＡに相当する配線７１は、ビア８１、配線６５、ビア５７およびブリッジ部４０ｆを介してゲート配線３５と接続されている。配線７１は、ビア８２、配線６６、ビア５８およびブリッジ部４０ｈを介してゲート配線３８と接続されている。第２ワード線ＷＬＢに相当する配線７２は、ビア８３、配線６７、ビア５９およびブリッジ部４０ｅを介してゲート配線３１と接続されている。配線７２は、ビア８４、配線６８、ビア６０およびブリッジ部４０ｇを介してゲート配線３４と接続されている。
　図９の構成では、ナノシート２３，２７は、Ｘ方向において、互いに対向する側の面がゲート配線３６，３７からそれぞれ露出している。ナノシート２４，２８は、Ｘ方向において、互いに対向する側の面がゲート配線３３，３２からそれぞれ露出している。これにより、ドライブトランジスタＰＤ１およびロードトランジスタＰＵ１の間のＸ方向における距離ｄ１、ならびに、ロードトランジスタＰＵ２およびドライブトランジスタＰＤ２の間のＸ方向における距離ｄ１を小さくすることができる。
　また、Ｘ方向に並んだＳＲＡＭセルにおいて、ナノシート２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線３１から露出している。ナノシート２２同士は、Ｘ方向において、互いに対向する側の面がゲート配線３５から露出している。ナノシート２５同士は、Ｘ方向において、互いに対向する側の面がゲート配線３４から露出している。ナノシート２６同士は、Ｘ方向において、互いに対向する側の面がゲート配線３８から露出している。これにより、Ｘ方向に並んだＳＲＡＭセルにおいて、アクセストランジスタＰＧ３同士の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ１同士の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ４同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　その他、図１と同様の効果を得ることができる。
　（変形例５）
　図１０は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１０（ａ）はセル上部を示し、図１０（ｂ）はセル下部を示す。
　図１０では、図９と比較すると、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線６９，７０が形成されている。
　具体的には、電源配線６９は、配線６１，６２の間に形成されており、電源電圧ＶＳＳを供給する。電源配線７０は、配線６３，６４の間に形成されており、電源電圧ＶＳＳを供給する。
　電源配線６９は、ビア６０ａおよびローカル配線４８を介して、アクティブ領域Ｎ２におけるドライブトランジスタＰＤ１のソースとなる部分に接続されている。電源配線７０は、ビア６０ｂおよびローカル配線４３を介して、アクティブ領域Ｎ３におけるドライブトランジスタＰＤ２のソースとなる部分に接続されている。
　図１０の構成では、電源電圧ＶＳＳを供給する電源配線６９により、第１ビット線ＢＬＡおよび第３ビット線ＢＬＢにそれぞれ相当する配線６１，６２の間のクロストークノイズが抑制される。また、電源電圧ＶＳＳを供給する電源配線７０により、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線６３，６４の間のクロストークノイズが抑制される。これにより、半導体記憶装置の動作の安定化を図ることができる。
　また、電源配線６９，７０により、ＳＲＡＭセルに供給される電源電圧ＶＳＳを強化することができる。これにより、半導体記憶装置の動作速度を向上させることができる。
　その他、図９と同じ効果を得ることができる。
　（変形例６）
　図１１は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１１（ａ）はセル上部を示し、図１１（ｂ）はセル下部を示す。
　図１１では、図９と比較すると、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる電源配線７０ａが形成されている。
　具体的には、電源配線７０ａは、配線６２，６３の間に形成されており、電源電圧ＶＤＤを供給する。電源配線７０ａは、ビア６０ｃおよびローカル配線４９を介して、アクティブ領域Ｐ１におけるロードトランジスタＰＵ１のソースとなる部分に接続されている。電源配線７０ａは、ビア６０ｄおよびローカル配線４２を介して、アクティブ領域Ｐ２におけるロードトランジスタＰＵ２のソースとなる部分に接続されている。
　図１１の構成では、電源電圧ＶＤＤを供給する電源配線７０ａにより、ＳＲＡＭセルに供給される電源電圧ＶＤＤを強化することができる。これにより、半導体記憶装置の動作の安定性を向上させることができる。
　その他、図９と同じ効果を得ることができる。
　なお、本変形例において、ＢＭ０配線層における、電源電圧ＶＤＤを供給する電源配線１１を省略してもよい。
　（変形例７）
　図１２は第１実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１２（ａ）はセル上部を示し、図１２（ｂ）はセル下部を示す。
　図１２では、図９と比較すると、Ｍ１配線層の配線６２，６４が省略され、ＢＭ０配線層に、セルの図面上下両端にかけてＹ方向に延びる配線１４，１５が形成されている。
　具体的に、配線１４は、電源配線１２の図面左側に形成されている。配線１５は、電源配線１３の図面右側に形成されている。配線１４，１５は、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
　配線１４は、平面視で、アクティブ領域Ｎ１および配線６１と重なっている。配線１５は、平面視で、アクティブ領域Ｎ４および配線６３と重なっている。配線１４は、平面視で重なる位置に設けられたビア９５を介して、アクティブ領域Ｎ１のアクセストランジスタＰＧ３のソースとなる部分と接続されている。配線１５は、平面視で重なる位置に設けられたビア９６を介して、アクティブ領域Ｎ４のアクセストランジスタＰＧ４のソースとなる部分と接続されている。
　図１２の構成では、ＢＭ０配線層には、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１４，１５が形成される。Ｍ１配線層には、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線６１，６３が形成される。これにより、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸに相当する配線と、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線とが異なる配線層に形成されるため、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸと、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸとの間のクロストークノイズが抑制される。これにより、半導体記憶装置の動作の安定化を図ることができる。
　その他、図９と同じ効果を得ることができる。
　なお、Ｍ１配線層に、電源電圧ＶＤＤおよび電源電圧ＶＳＳの少なくともいずれか一方を供給する電源配線を形成してもよい。この場合、ＢＭ０配線層に形成された電源配線１１～１３のうち、Ｍ１配線層に形成された電源配線に対応する電源配線を省略してもよい。
　（第２実施形態）
　図１３は第２実施形態に係るＳＲＡＭセルのレイアウト構造の例を示す平面図である。具体的には、図１３（ａ）はセル上部を示し、図１３（ｂ）はセル下部を示す。
　図１３では、ドライブトランジスタＰＤ１，ＰＤ２が、それぞれ２つのナノシートＦＥＴで構成されている。具体的には、ドライブトランジスタＰＤ１は、トランジスタＰＤ１１，ＰＤ１２で構成されている。ドライブトランジスタＰＤ２は、トランジスタＰＤ２１，ＰＤ２２で構成されている。
　図１３（ｂ）に示すように、ＢＭ０配線層には、セルの図面上下両端にかけてＹ方向に延びる電源配線１１１～１１３が形成されている。電源配線１１１は、セルのＸ方向の中央部に形成されており、電源電圧ＶＤＤを供給する。電源配線１１２は、Ｘ方向における図面左端に形成されており、電源電圧ＶＳＳを供給する。電源配線１１３は、Ｘ方向における図面右端に形成されており、電源電圧ＶＳＳを供給する。電源配線１１２は、図面左側に配置された他のセルと共有される。電源配線１１３は、図面右側に配置された他のセルと共有される。
　Ｎ型トランジスタ領域には、アクティブ領域Ｎ５～Ｎ８が形成されている。アクティブ領域Ｎ５，Ｎ６は、平面視で、電源配線１１２と重なっている。アクティブ領域Ｎ７，Ｎ８は、平面視で、電源配線１１３と重なっている。
　Ｎ型トランジスタ領域では、アクセストランジスタＰＧ１～ＰＧ４およびトランジスタＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２が形成されている。アクセストランジスタＰＧ３、トランジスタＰＤ１１、アクセストランジスタＰＧ１、トランジスタＰＤ１２、トランジスタＰＤ２１、アクセストランジスタＰＧ４、トランジスタＰＤ２２およびアクセストランジスタＰＧ２は、Ｙ方向に延びるナノシート１２１～１２８をそれぞれ有する。
　アクティブ領域Ｎ５において、トランジスタＰＤ１１のソースとなる部分は、電源配線１１２と平面視で重なる位置に設けられたビア１９１を介して、電源配線１１２と接続されている。アクティブ領域Ｎ６において、トランジスタＰＤ１２のソースとなる部分は、電源配線１１２と平面視で重なる位置に設けられたビア１９２を介して、電源配線１１２と接続されている。アクティブ領域Ｎ７において、トランジスタＰＤ２１のソースとなる部分は、電源配線１１３と平面視で重なる位置に設けられたビア１９３を介して、電源配線１１３と接続されている。アクティブ領域Ｎ８において、トランジスタＰＤ２２のソースとなる部分は、電源配線１１３と平面視で重なる位置に設けられたビア１９４を介して、電源配線１１３と接続されている。
　Ｐ型トランジスタ領域には、アクティブ領域Ｐ３，Ｐ４が形成されている。アクティブ領域Ｐ３，Ｐ４は、平面視で、電源配線１１１と重なっている。
　Ｐ型トランジスタ領域では、ロードトランジスタＰＵ１，ＰＵ２が形成されている。ロードトランジスタＰＵ１，ＰＵ２は、Ｙ方向に延びるナノシート１２９，１３０をそれぞれ有する。
　なお、ナノシート１２１～１２８のＸ方向の幅は、ナノシート１２９，１３０のＸ方向の幅の２倍となっている。
　アクティブ領域Ｐ３において、ロードトランジスタＰＵ１のソースとなる部分は、電源配線１１１と平面視で重なる位置に設けられたビア１９５を介して、電源配線１１１と接続されている。アクティブ領域Ｐ４において、ロードトランジスタＰＵ２のソースとなる部分は、電源配線１１１と平面視で重なる位置に設けられたビア１９６を介して、電源配線１１１と接続されている。
　Ｘ方向に延びるゲート配線１３１～１４０が形成されている。ゲート配線１３１は、ナノシート１２１と平面視で重なっている。ゲート配線１３２は、ナノシート１２３と平面視で重なっている。ゲート配線１３４は、ナノシート１３０，１２５と平面視で重なっている。ゲート配線１３５は、ナノシート１２７と平面視で重なっている。ゲート配線１３６は、ナノシート１２２と平面視で重なっている。ゲート配線１３７は、ナノシート１２４，１２９と平面視で重なっている。ゲート配線１３９は、ナノシート１２６と平面視で重なっている。ゲート配線１４０は、ナノシート１２８と平面視で重なっている。ゲート配線１３１は、アクセストランジスタＰＧ３のゲートに対応する。ゲート配線１３２は、アクセストランジスタＰＧ１のゲートに対応する。ゲート配線１３４は、ロードトランジスタＰＵ２およびトランジスタＰＤ２１のゲートに対応する。ゲート配線１３５は、トランジスタＰＤ２２のゲートに対応する。ゲート配線１３６は、トランジスタＰＤ１１のゲートに対応する。ゲート配線１３７は、トランジスタＰＤ１２およびロードトランジスタＰＵ１のゲートに対応する。ゲート配線１３９は、アクセストランジスタＰＧ４のゲートに対応する。ゲート配線１４０は、アクセストランジスタＰＧ２のゲートに対応する。
　ナノシート１２１～１３０は、それぞれ、外周の一部が露出するように、ゲート配線に覆われている。具体的には、ナノシート１２１，１２２，１２５，１２６，１２９は、Ｘ方向における図面右側の面がゲート配線１３１，１３６，１３４，１３９，１３７からそれぞれ露出しており、Ｘ方向における図面左側の面がゲート配線１３１，１３６，１３４，１３９，１３７にそれぞれ覆われている。ナノシート１２３，１２４，１２７，１２８，１３０は、Ｘ方向における図面左側の面がゲート配線１３２，１３７，１３５，１４０，１３４からそれぞれ露出しており、Ｘ方向における図面右側の面がゲート配線１３２，１３７，１３５，１４０，１３４にそれぞれ覆われている。すなわち、ナノシート１２１，１２３は、Ｘ方向において、互いに対向する側の面がゲート配線１３１，１３２からそれぞれ露出している。ナノシート１２２，１２４は、Ｘ方向において、互いに対向する側の面がゲート配線１３６，１３７からそれぞれ露出している。ナノシート１２５，１２７は、Ｘ方向において、互いに対向する側の面がゲート配線１３４，１３５からそれぞれ露出している。ナノシート１２６，１２８は、Ｘ方向において、互いに対向する側の面がゲート配線１３９，１４０からそれぞれ露出している。ナノシート１２９，１３０は、Ｘ方向において、互いに対向する側の面がゲート配線１３７，１３４からそれぞれ露出している。
　ゲート配線１３３，１３４は、Ｘ方向に延びるブリッジ部１４０ａを介して、接続されている。ゲート配線１３４，１３５は、Ｘ方向に延びるブリッジ部１４０ｂを介して、接続されている。ゲート配線１３６，１３７は、Ｘ方向に延びるブリッジ部１４０ｃを介して、接続されている。ゲート配線１３７，１３８は、Ｘ方向に延びるブリッジ部１４０ｄを介して、接続されている。
　ローカル配線層には、Ｘ方向に延びるローカル配線１４１～１５０が形成されている。ローカル配線１４１は、アクティブ領域Ｎ５におけるアクセストランジスタＰＧ３のソースとなる部分と接続されている。ローカル配線１４２は、アクティブ領域Ｎ６におけるアクセストランジスタＰＧ１のソースとなる部分と接続されている。ローカル配線１４３は、アクティブ領域Ｐ４におけるロードトランジスタＰＵ２のソースとなる部分と接続されている。ローカル配線１４４は、アクティブ領域Ｎ７におけるトランジスタＰＤ２１のソースとなる部分、および、アクティブ領域Ｎ８におけるトランジスタＰＤ２２のソースとなる部分と接続されている。ローカル配線１４５は、アクティブ領域Ｎ５におけるアクセストランジスタＰＧ３のドレインとなる部分、アクティブ領域Ｎ５におけるトランジスタＰＤ１１のドレインとなる部分、アクティブ領域Ｎ６におけるアクセストランジスタＰＧ１のドレインとなる部分、アクティブ領域Ｎ６におけるトランジスタＰＤ１２のドレインとなる部分、および、アクティブ領域Ｐ３におけるロードトランジスタＰＵ１のドレインとなる部分に接続されている。ローカル配線１４６は、アクティブ領域Ｐ４におけるロードトランジスタＰＵ２のドレインとなる部分、アクティブ領域Ｎ７におけるトランジスタＰＤ２１のドレインとなる部分、アクティブ領域Ｎ７におけるアクセストランジスタＰＧ４のドレインとなる部分、アクティブ領域Ｎ８におけるトランジスタＰＤ２２のドレインとなる部分、および、アクティブ領域Ｎ８におけるアクセストランジスタＰＧ２のドレインとなる部分に接続されている。ローカル配線１４７は、アクティブ領域Ｎ５におけるトランジスタＰＤ１１のソースとなる部分、および、アクティブ領域Ｎ６におけるトランジスタＰＤ１２のソースとなる部分に接続されている。ローカル配線１４８は、アクティブ領域Ｐ３におけるロードトランジスタＰＵ１のソースとなる部分に接続されている。ローカル配線１４９は、アクティブ領域Ｎ７におけるアクセストランジスタＰＧ４のソースとなる部分に接続されている。ローカル配線１５０はアクティブ領域Ｎ８におけるアクセストランジスタＰＧ２のソースとなる部分に接続されている。
　ローカル配線１４５は、シェアードコンタクト１５１を介して、ゲート配線１３３と接続されている。ローカル配線１４６は、シェアードコンタクト１５２を介して、ゲート配線１３８と接続されている。なお、ゲート配線１３３～１３５、ブリッジ部１４０ａ，１４０ｂ、ローカル配線１４５およびシェアードコンタクト１５１が第１ノードＮＡに相当する。ゲート配線１３６～１３８、ブリッジ部１４０ｃ，１４０ｄ、ローカル配線１４６およびシェアードコンタクト１５２が第２ノードＮＢに相当する。
　図１３（ａ）に示すように、Ｍ１配線層に、セルの図面上下両端にかけてＹ方向に延びる配線１６１～１６４が形成されている。また、配線１６５～１６８が形成されている。配線１６１～１６４が、第１ビット線ＢＬＡ、第３ビット線ＢＬＢ、第２ビット線ＢＬＡＸおよび第４ビット線ＢＬＢＸにそれぞれ相当する。配線１６１は、平面視で、アクティブ領域Ｎ６および電源配線１１２と重なりを有する。配線１６２は、平面視で、アクティブ領域Ｎ５および電源配線１１２と重なりを有する。配線１６３は、平面視で、アクティブ領域Ｎ８および電源配線１１３と重なりを有する。配線１６４は、平面視で、アクティブ領域Ｎ７および電源配線１１３と重なりを有する。
　配線１６１は、ビア１５３を介してローカル配線１４２と接続されている。配線１６２は、ビア１５４を介してローカル配線１４１と接続されている。配線１６３は、ビア１５５を介してローカル配線１５０と接続されている。配線１６４は、ビア１５６を介してローカル配線１４９と接続されている。
　Ｍ２配線層に、セルの図面左右両端にかけてＸ方向に延びる配線１７１，１７２が形成されている。配線１７１，１７２が、第１ワード線ＷＬＡおよび第２ワード線ＷＬＢにそれぞれ相当する。配線１７１は、ビア１８１、配線１６５およびビア１５７を介してゲート配線１３２と接続されている。配線１７１は、ビア１８２、配線１６６およびビア１５８を介してゲート配線１４０と接続されている。配線１７２は、ビア１８３、配線１６７およびビア１５９を介してゲート配線１３１と接続されている。配線１７２は、ビア１８４、配線１６８およびビア１６０を介してゲート配線１３９と接続されている。
　以上の構成により、トランジスタの背面の配線層であるＢＭ０配線層に、電源電圧ＶＤＤを供給する電源配線１１１および電源電圧ＶＳＳを供給する電源配線１１２，１１３が形成されている。トランジスタの上層のメタル配線層であるＭ１配線層に、第１ビット線ＢＬＡ、第２ビット線ＢＬＡＸ、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１６１，１６３，１６２，１６４が形成されている。これにより、Ｍ１配線層に形成される配線がビット線のみとなるため、配線１６１～１６４の配線幅を大きくすることができる。したがって、ビット線の配線抵抗を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、ＢＭ０配線層に形成される配線が電源電圧ＶＤＤ，ＶＳＳを供給する電源配線のみとなるため、電源配線１１１～１１３の配線幅を大きくすることができる。したがって、電源配線の配線抵抗を抑えることができ、電源電圧降下を抑えることができるため、半導体記憶装置の動作速度および動作の安定性を向上させることができる。また、ビット線と電源配線とが異なる配線層に形成されるため、ビット線と電源配線との距離を大きくすることができる。したがって、ビット線と電源配線との間の寄生容量を抑えることができるため、半導体記憶装置の動作速度を向上させることができる。また、電源配線１１１～１１３の配線幅を大きくして、電源電圧ＶＤＤ，ＶＳＳを供給する配線の配線抵抗を抑えることができるため、動作の安定性、特にＳＲＡＭセルの保持特性（スタティックノイズマージン）を向上させることができる。
　また、ＢＭ０配線層に形成され、電源電圧ＶＳＳを供給する電源配線１１２，１１３は、セルのＸ方向における図面左端および図面右端にそれぞれ配置されており、図面左側および図面右側に配置されたセルとそれぞれ共有される。これにより、電源電圧ＶＳＳを供給する電源配線を強化することができるため、半導体記憶装置の動作速度を向上させることができる。なお、図１３において、電源配線１１２，１１３は、Ｘ方向における図面左端および図面右端にそれぞれ配置されていなくてもよい。
　また、ナノシート１２１，１２３は、Ｘ方向において、互いに対向する側の面がゲート配線１３１，１３２からそれぞれ露出している。ナノシート１２２，１２４は、Ｘ方向において、互いに対向する側の面がゲート配線１３６，１３７からそれぞれ露出している。ナノシート１２５，１２７は、Ｘ方向において、互いに対向する側の面がゲート配線１３４，１３５からそれぞれ露出している。ナノシート１２６，１２８は、Ｘ方向において、互いに対向する側の面がゲート配線１３９，１４０からそれぞれ露出している。ナノシート１２９，１３０は、Ｘ方向において、互いに対向する側の面がゲート配線１３７，１３４からそれぞれ露出している。これにより、アクセストランジスタＰＧ１，ＰＧ３の間のＸ方向における距離ｄ１、トランジスタＰＤ１１，ＰＤ１２の間のＸ方向における距離ｄ１、トランジスタＰＤ２１，ＰＤ２２の間のＸ方向における距離ｄ１、アクセストランジスタＰＧ２，ＰＧ４の間のＸ方向における距離ｄ１、および、ロードトランジスタＰＵ１，ＰＵ２の間のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　（変形例１）
　図１４は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１４（ａ）はセル上部を示し、図１４（ｂ）はセル下部を示す。
　図１４では、図１３と比較すると、Ｍ１配線層において、配線１６１，１６３に代えて、セルの図面上下両端にかけてＹ方向に延びる電源配線１７０ａ，１７０ｂが形成されている。また、ＢＭ０配線層に、セルの図面上下両端にかけてＹ方向に延びる配線１１４，１１５が形成されている。
　図１４（ｂ）に示すように、配線１１４は、電源配線１１１，１１２の間に形成されている。配線１１５は、電源配線１１３の図面右側に形成されている。配線１１４，１１５は、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する。
　配線１１４は、平面視で、アクティブ領域Ｎ６と重なっている。配線１１５は、平面視で、アクティブ領域Ｎ８と重なっている。配線１１４は、平面視で重なる位置に設けられたビア１９７を介して、アクティブ領域Ｎ６のアクセストランジスタＰＧ１のソースとなる部分と接続されている。配線１１５は、平面視で重なる位置に設けられたビア１９８を介して、アクティブ領域Ｎ８のアクセストランジスタＰＧ２のソースとなる部分と接続されている。
　図１４（ａ）に示すように、電源配線１７０ａは、配線１６２，１６４の間に形成されている。電源配線１７０ｂは、配線１６４のＸ方向における図面右側に形成されている。電源配線１７０ａ，１７０ｂは、電源電圧ＶＳＳを供給する。電源配線１７０ａは、平面視で、アクティブ領域Ｎ６および配線１１４と重なりを有する。電源配線１７０ｂは、平面視で、アクティブ領域Ｎ８および配線１１５と重なりを有する。
　電源配線１７０ａは、ビア１６０ａおよびローカル配線１４７を介して、アクティブ領域Ｎ５におけるトランジスタＰＤ１１のソースとなる部分、および、アクティブ領域Ｎ６におけるトランジスタＰＤ１２のソースとなる部分と接続されている。電源配線１７０ｂは、ビア１６０ｂおよびローカル配線１４４を介して、アクティブ領域Ｎ７におけるトランジスタＰＤ２１のソースとなる部分、および、アクティブ領域Ｎ８におけるトランジスタＰＤ２２のソースとなる部分と接続されている。
　図１４の構成では、ＢＭ０配線層には、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線１１４，１１５が形成される。Ｍ１配線層には、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１６２，１６４が形成される。これにより、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸに相当する配線と、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線とが異なる配線層に形成されるため、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸと、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸとの間のクロストークノイズが抑制される。これにより、半導体記憶装置の動作の安定化を図ることができる。
　その他、図１３と同じ効果を得ることができる。
　（変形例２）
　図１５は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１５（ａ）はセル上部を示し、図１５（ｂ）はセル下部を示す。
　図１５では、図１４と比較すると、Ｍ１配線層において、配線１６２，１６４に代えて、セルの図面上下両端にかけてＹ方向に延びる電源配線１７０ｃ，１７０ｄが形成されている。また、ＢＭ０配線層には、電源配線１１２，１１３に代えて、セルの図面上下両端にかけてＹ方向に延びる配線１１６，１１７が形成されている。
　図１５（ｂ）に示すように、配線１１６は、配線１１４の図面左側に形成されている。配線１１７は、電源配線１１１および配線１１５の間に形成されている。配線１１６，１１７は、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
　配線１１６は、平面視で、アクティブ領域Ｎ５と重なっている。配線１１７は、平面視で、アクティブ領域Ｎ７と重なっている。配線１１６は、平面視で重なる位置に設けられたビア１９９を介して、アクティブ領域Ｎ５のアクセストランジスタＰＧ３のソースとなる部分と接続されている。配線１１７は、平面視で重なる位置に設けられたビア２００を介して、アクティブ領域Ｎ７のアクセストランジスタＰＧ４のソースとなる部分と接続されている。
　図１５（ａ）に示すように、電源配線１７０ｃは、電源配線１７０ａのＸ方向における図面左側に形成されている。電源配線１７０ｄは、電源配線１７０ａ，１７０ｂの間に形成されている。電源配線１７０ｃ，１７０ｄは、電源電圧ＶＳＳを供給する。電源配線１７０ｃは、平面視で、アクティブ領域Ｎ５および配線１１６と重なりを有する。電源配線１７０ｄは、平面視で、アクティブ領域Ｎ７および配線１１７と重なりを有する。
　電源配線１７０ｃは、ビア１６０ｃおよびローカル配線１４７を介して、アクティブ領域Ｎ５におけるトランジスタＰＤ１１のソースとなる部分、および、アクティブ領域Ｎ６におけるトランジスタＰＤ１２のソースとなる部分と接続されている。電源配線１７０ｄは、ビア１６０ｄおよびローカル配線１４４を介して、アクティブ領域Ｎ７におけるトランジスタＰＤ２１のソースとなる部分、および、アクティブ領域Ｎ８におけるトランジスタＰＤ２２のソースとなる部分と接続されている。
　図１５では、ＢＭ０配線層に第１ビット線ＢＬＡ、第２ビット線ＢＬＡＸ、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１１４，１１５，１１６，１１７ならびに電源電圧ＶＤＤを供給する電源配線１１１が形成されており、Ｍ１配線層に電源電圧ＶＳＳを供給する電源配線１７０ａ～１７０ｄが形成されているため、図１３と同じ効果を得ることができる。
　（変形例３）
　図１６は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１６（ａ）はセル上部を示し、図１６（ｂ）はセル下部を示す。
　図１６では、図１３と比較すると、ナノシート１２１～１２８のＸ方向の反対側の面がゲート配線から露出している。
　図１６（ｂ）に示すように、ゲート配線１３１は、ナノシート１２１と平面視で重なっている。ゲート配線１３２は、ナノシート１２３と平面視で重なっている。ゲート配線１３３は、ナノシート１３０と平面視で重なっている。ゲート配線１３４は、ナノシート１２５，１２７と平面視で重なっている。ゲート配線１３５は、ナノシート１２２，１２４と平面視で重なっている。ゲート配線１３６は、ナノシート１２９と平面視で重なっている。ゲート配線１３７は、ナノシート１２６と平面視で重なっている。ゲート配線１３８は、ナノシート１２８と平面視で重なっている。ゲート配線１３１は、アクセストランジスタＰＧ３のゲートに対応する。ゲート配線１３２は、アクセストランジスタＰＧ１のゲートに対応する。ゲート配線１３３は、ロードトランジスタＰＵ２のゲートに対応する。ゲート配線１３４は、トランジスタＰＤ２１，ＰＤ２２のゲートに対応する。ゲート配線１３５は、トランジスタＰＤ１１，ＰＤ１２のゲートに対応する。ゲート配線１３６は、ロードトランジスタＰＵ１のゲートに対応する。ゲート配線１３７は、アクセストランジスタＰＧ４のゲートに対応する。ゲート配線１３８は、アクセストランジスタＰＧ２のゲートに対応する。
　ナノシート１２１～１３０は、それぞれ、外周の一部が露出するように、ゲート配線に覆われている。具体的には、ナノシート１２３，１２４，１２７，１２８，１３０は、Ｘ方向における図面右側の面がゲート配線１３２，１３５，１３４，１３８，１３３からそれぞれ露出しており、Ｘ方向における図面左側の面がゲート配線１３２，１３５，１３４，１３８，１３３にそれぞれ覆われている。ナノシート１２１，１２２，１２５，１２６，１２９は、Ｘ方向における図面左側の面がゲート配線１３１，１３５，１３４，１３７，１３６からそれぞれ露出しており、Ｘ方向における図面右側の面がゲート配線１３１，１３５，１３４，１３７，１３６にそれぞれ覆われている。すなわち、ナノシート１２４（１２３），１２９は、Ｘ方向において、互いに対向する側の面がゲート配線１３５（１３２），１３６からそれぞれ露出している。ナノシート１２５（１２６），１３０は、Ｘ方向において、互いに対向する側の面がゲート配線１３４（１３７），１３３からそれぞれ露出している。
　ナノシート１２１，１２２は、図面左側のセル境界に近接して配置される。ナノシート１２７，１２８は、図面右側のセル境界に近接して配置される。図１６のＳＲＡＭセルは、Ｘ方向に反転されたＳＲＡＭセルが図面左右両側に配置される。すなわち、Ｘ方向に並んだＳＲＡＭセルにおいて、ナノシート１２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３１から露出している。同様に、ナノシート１２２同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３５から露出している。ナノシート１２７同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３４から露出している。ナノシート１２８同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３８から露出している。
　ゲート配線１３３，１３４は、Ｘ方向に延びるブリッジ部１４０ｅを介して、接続されている。ゲート配線１３５，１３６は、Ｘ方向に延びるブリッジ部１４０ｆを介して、接続されている。ゲート配線１３１は、Ｘ方向に延びるブリッジ部１４０ｇを介して、当該ＳＲＡＭセルの図面左側に配置されたゲート配線１３１と接続されている。ゲート配線１３８は、Ｘ方向に延びるブリッジ部１４０ｈを介して、当該ＳＲＡＭセルの図面右側に配置されたゲート配線１３８と接続されている。
　第１ワード線ＷＬＡに相当する配線１７１は、ビア１８１、配線１６５およびビア１５７を介してゲート配線１３２と接続されている。配線１７１は、ビア１８２、配線１６６、ビア１５８およびブリッジ部１４０ｈを介してゲート配線１３８と接続されている。第２ワード線ＷＬＢに相当する配線１７２は、ビア１８３、配線１６７、ビア１５９およびブリッジ部１４０ｇを介してゲート配線１３１と接続されている。配線１７２は、ビア１８４、配線１６８およびビア１６０を介してゲート配線１３７と接続されている。
　図１６の構成では、ナノシート１２４（１２３），１２９は、Ｘ方向において、互いに対向する側の面がゲート配線１３５（１３２），１３６からそれぞれ露出している。ナノシート１２５（１２６），１３０は、Ｘ方向において、互いに対向する側の面がゲート配線１３４（１３７），１３３からそれぞれ露出している。これにより、アクセストランジスタＰＧ１（トランジスタＰＤ１２）およびロードトランジスタＰＵ１の間のＸ方向における距離ｄ１、ならびに、ロードトランジスタＰＵ２およびトランジスタＰＤ２１（アクセストランジスタＰＧ４）の間のＸ方向における距離ｄ１を小さくすることができる。これにより、半導体記憶装置の小面積化を図ることができる。
　また、Ｘ方向に並んだＳＲＡＭセルにおいて、ナノシート１２１同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３１から露出している。ナノシート１２２同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３５から露出している。ナノシート１２７同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３４から露出している。ナノシート１２８同士は、Ｘ方向において、互いに対向する側の面がゲート配線１３８から露出している。これにより、Ｘ方向に並んだＳＲＡＭセルにおいて、アクセストランジスタＰＧ３同士の間のＸ方向における距離ｄ１、トランジスタＰＤ１１同士の間のＸ方向における距離ｄ１、トランジスタＰＤ２２同士の間のＸ方向における距離ｄ１、および、アクセストランジスタＰＧ２同士の間のＸ方向における距離ｄ１を、それぞれ小さくすることができる。したがって、半導体記憶装置の小面積化を図ることができる。
　その他、図１３と同様の効果を得ることができる。
　（変形例４）
　図１７は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１７（ａ）はセル上部を示し、図１７（ｂ）はセル下部を示す。
　図１７では、図１６と比較すると、Ｍ１配線層において、配線１６１，１６３に代えて、セルの図面上下両端にかけてＹ方向に延びる電源配線１７０ａ，１７０ｂが形成されている。また、ＢＭ０配線層に、セルの図面上下両端にかけてＹ方向に延びる配線１１４，１１５が形成されている。
　図１７（ｂ）に示すように、配線１１４は、電源配線１１１，１１２の間に形成されている。配線１１５は、電源配線１１３の図面右側に形成されている。配線１１４，１１５は、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する。
　配線１１４は、平面視で、アクティブ領域Ｎ６と重なっている。配線１１５は、平面視で、アクティブ領域Ｎ８と重なっている。配線１１４は、平面視で重なる位置に設けられたビア１９７を介して、アクティブ領域Ｎ６のアクセストランジスタＰＧ１のソースとなる部分と接続されている。配線１１５は、平面視で重なる位置に設けられたビア１９８を介して、アクティブ領域Ｎ８のアクセストランジスタＰＧ２のソースとなる部分と接続されている。
　図１７（ａ）に示すように、電源配線１７０ａは、配線１６２，１６４の間に形成されている。電源配線１７０ｂは、配線１６４のＸ方向における図面右側に形成されている。電源配線１７０ａ，１７０ｂは、電源電圧ＶＳＳを供給する。電源配線１７０ａは、平面視で、アクティブ領域Ｎ６および配線１１４と重なりを有する。電源配線１７０ｂは、平面視で、アクティブ領域Ｎ８および配線１１５と重なりを有する。
　電源配線１７０ｂは、ビア１６０ｂおよびローカル配線１４４を介して、アクティブ領域Ｎ７におけるトランジスタＰＤ２１のソースとなる部分、および、アクティブ領域Ｎ８におけるトランジスタＰＤ２２のソースとなる部分と接続されている。
　図１７の構成では、ＢＭ０配線層には、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線１１４，１１５が形成される。Ｍ１配線層には、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１６２，１６４が形成される。これにより、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸに相当する配線と、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸにそれぞれ相当する配線とが異なる配線層に形成されるため、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸと、第１ビット線ＢＬＡおよび第２ビット線ＢＬＡＸとの間のクロストークノイズが抑制される。これにより、半導体記憶装置の動作の安定化を図ることができる。
　その他、図１６と同じ効果を得ることができる。
　（変形例５）
　図１８は第２実施形態に係るＳＲＡＭセルのレイアウト構造の他の例を示す平面図である。具体的に、図１８（ａ）はセル上部を示し、図１８（ｂ）はセル下部を示す。
　図１８では、図１７と比較すると、Ｍ１配線層において、配線１６２，１６４に代えて、セルの図面上下両端にかけてＹ方向に延びる電源配線１７０ｃ，１７０ｄが形成されている。また、ＢＭ０配線層には、電源配線１１２，１１３に代えて、セルの図面上下両端にかけてＹ方向に延びる配線１１６，１１７が形成されている。
　図１８（ｂ）に示すように、配線１１６は、配線１１４の図面左側に形成されている。配線１１７は、電源配線１１１および配線１１５の間に形成されている。配線１１６，１１７は、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する。
　配線１１６は、平面視で、アクティブ領域Ｎ５と重なっている。配線１１７は、平面視で、アクティブ領域Ｎ７と重なっている。配線１１６は、平面視で重なる位置に設けられたビア１９９を介して、アクティブ領域Ｎ５のアクセストランジスタＰＧ３のソースとなる部分と接続されている。配線１１７は、平面視で重なる位置に設けられたビア２００を介して、アクティブ領域Ｎ７のアクセストランジスタＰＧ４のソースとなる部分と接続されている。
　図１８（ａ）に示すように、電源配線１７０ｃは、電源配線１７０ａのＸ方向における図面左側に形成されている。電源配線１７０ｄは、電源配線１７０ａ，１７０ｂの間に形成されている。電源配線１７０ｃ，１７０ｄは、電源電圧ＶＳＳを供給する。電源配線１７０ｃは、平面視で、アクティブ領域Ｎ５および配線１１６と重なりを有する。電源配線１７０ｄは、平面視で、アクティブ領域Ｎ７および配線１１７と重なりを有する。
　電源配線１７０ｃは、ビア１６０ｃおよびローカル配線１４７を介して、アクティブ領域Ｎ５におけるトランジスタＰＤ１１のソースとなる部分、および、アクティブ領域Ｎ６におけるトランジスタＰＤ１２のソースとなる部分と接続されている。
　図１８では、ＢＭ０配線層に第１ビット線ＢＬＡ、第２ビット線ＢＬＡＸ、第３ビット線ＢＬＢおよび第４ビット線ＢＬＢＸにそれぞれ相当する配線１１４，１１５，１１６，１１７ならびに電源電圧ＶＤＤを供給する電源配線１１１が形成されており、Ｍ１配線層に電源電圧ＶＳＳを供給する電源配線１７０ａ～１７０ｄが形成されているため、図１６と同じ効果を得ることができる。
　なお、上述の各実施形態および変形例では、各トランジスタはそれぞれ３枚のナノシートを備えるものとしたが、トランジスタの一部または全部は、１枚，２枚または４枚以上のナノシートを備えてもよい。
　また、上述の各実施形態および変形例では、ナノシートの断面形状は長方形としているが、これに限られるものではない。例えば、正方形、円形、楕円形等であってもよい。
　また、上述の第１実施形態および変形例では、ナノシート２１，２２，２５，２６のＸ方向の幅は、ナノシート２７，２８のＸ方向の幅の２倍となっており、ナノシート２３，２４のＸ方向の幅は、ナノシート２７，２８のＸ方向の幅の４倍となっているが、これに限られない。ナノシート２１～２８のそれぞれのＸ方向の幅は、ＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　また、上述の第２実施形態および変形例では、ナノシート１２１～１２８のＸ方向の幅は、ナノシート１２９，１３０のＸ方向の幅の２倍となっているが、これに限られない。ナノシート１２１～１３０のそれぞれのＸ方向の幅は、ＳＲＡＭ回路の動作安定性等を考慮して決定すればよい。
　また、上述の各実施形態および変形例では、シェアードコンタクト５１，５２，１５１，１５２はコンタクト（Gate-Contact）やローカル配線と同プロセス工程で製造されてもよいし、別プロセス工程にて製造されてもよい。
　また、上述の各実施形態および変形例では、ロードトランジスタＰＵ１，ＰＵ２のソースに電源電圧ＶＤＤを供給する電源は、半導体集積回路の外部から供給される電源に限られず、半導体集積回路の内部で生成される電源であったり、半導体記憶装置の内部で生成される電源などであってもよい。
　本開示では、トランジスタの背面側に配線を設けたＳＲＡＭセルのレイアウト構造において、半導体記憶装置の動作速度を向上させる。
　１１～１３，６９，７０，７０ａ，１１１～１１３，１６９，１７０ａ～１７０ｄ　電源配線
　９１～９６，１９１～２００　ビア
　２１～２８，１２１～１３０　ナノシート
　３１～３８，１３１～１４０　ゲート配線
　４０ａ～４０ｈ，１４０ａ～１４０ｈ　ブリッジ部
　１４，１５，６１～６４，７１，７２，１６１～１６４，１１４～１１７，１７１，１７２　配線
　Ｎ１～Ｎ８，Ｐ１～Ｐ４　アクティブ領域
　ＰＵ１，ＰＵ２　ロードトランジスタ
　ＰＤ１，ＰＤ２　ドライブトランジスタ
　ＰＤ１１，ＰＤ１２，ＰＤ２１，ＰＤ２２　トランジスタ
　ＰＧ１～ＰＧ４　アクセストランジスタ
　ＢＬＡ　第１ビット線
　ＢＬＡＸ　第２ビット線
　ＢＬＢ　第３ビット線
　ＢＬＢＸ　第４ビット線
　ＷＬＡ　第１ワード線
　ＷＬＢ　第２ワード線

Claims (19)

  1. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　　ソースが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　　ソースが第３ビット線に、ドレインが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　　ソースが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、ドレインが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備え、
    　前記ＳＲＡＭセルは、
    　　前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、第１方向に延びている第３ナノシート、ならびに、前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第５ナノシートを含む第１アクティブ領域と、
    　　前記第７トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第７ナノシートを含む第２アクティブ領域と、
    　　前記第８トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第８ナノシートを含む第３アクティブ領域と、
    　　前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシート、ならびに、前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシートを含む第４アクティブ領域と、
    　　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１ナノシートを含む第５アクティブ領域と、
    　　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第６アクティブ領域と、
    　　前記第１～第８ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす深さ方向をそれぞれ囲っている第１～第８ゲート配線と、
    　　前記第１～第８トランジスタの背面側の背面配線層に形成されており、前記第１方向に延びており、前記第２電源電圧を供給する第１および第２電源配線と、
    　　前記第２アクティブ領域における前記第７トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第７トランジスタのソースと前記第１電源配線とを接続する第１ビアと、
    　　前記第３アクティブ領域における前記第８トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第３アクティブ領域における前記第８トランジスタのソースと前記第２電源配線とを接続する第２ビアとを備え、
    　前記第１、第３、第５および第８ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第３、第５および第８ゲート配線からそれぞれ露出しており、
    　前記第２、第４、第６および第７ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第４、第６および第７ゲート配線からそれぞれ露出している、半導体記憶装置。
  2. 　請求項１記載の半導体記憶装置において、
    　前記第３および第５ナノシートは、前記第１方向に並んで配置されており、
    　前記第４および第６ナノシートは、前記第１方向に並んで配置されている、半導体記憶装置。
  3. 　請求項１記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　　前記背面配線層に形成されており、前記第１方向に延びており、前記第１電源電圧を供給する第３電源配線と、
    　　前記第５アクティブ領域における前記第１トランジスタのソースとなる領域と前記第３電源配線とが重なる領域に形成されており、前記第５アクティブ領域における前記第１トランジスタのソースと前記第３電源配線とを接続する第３ビアと、
    　　前記第６アクティブ領域における前記第２トランジスタのソースとなる領域と前記第３電源配線とが重なる領域に形成されており、前記第６アクティブ領域における前記第２トランジスタのソースと前記第３電源配線とを接続する第４ビアとを備える、半導体記憶装置。
  4. 　請求項１記載の半導体記憶装置において、
    　前記第１電源配線は、前記第１アクティブ領域と平面視で重なりを有する、半導体記憶装置。
  5. 　請求項１記載の半導体記憶装置において、
    　前記第１ビット線は、前記第１～第８トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記第３ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第３配線を含み、
    　前記第４ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第４配線を含む、半導体記憶装置。
  6. 　請求項５記載の半導体記憶装置において、
    　前記メタル配線層において、前記第１配線および前記第３配線の間には、前記第１方向に延びており、前記第２電源電圧を供給する第４電源配線が形成されており、
    　前記メタル配線層において、前記第２配線および前記第４配線の間には、前記第１方向に延びており、前記第２電源電圧を供給する第５電源配線が形成されている、半導体記憶装置。
  7. 　請求項１記載の半導体記憶装置において、
    　前記第１～第８トランジスタよりも上層のメタル配線層には、前記第１方向に延びており、前記第１電源電圧を供給する第６電源配線が形成されており、
    　前記第６電源配線は、前記第１トランジスタのソースおよび前記第２トランジスタのソースが接続されている、半導体記憶装置。
  8. 　請求項１記載の半導体記憶装置において、
    　前記第３ビット線は、前記背面配線層に形成されており、前記第１方向に延びており、前記第１アクティブ領域と平面視で重なりを有する第５配線を含み、
    　前記第４ビット線は、前記背面配線層に形成されており、前記第１方向に延びており、前記第４アクティブ領域と平面視で重なりを有する第６配線を含み、
    　前記ＳＲＡＭセルは、
    　　前記第１アクティブ領域における前記第５トランジスタのソースとなる領域と前記第５配線とが重なる領域に形成されており、前記第１アクティブ領域における前記第５トランジスタのソースと前記第５配線とを接続する第５ビアと、
    　　前記第４アクティブ領域における前記第６トランジスタのソースとなる領域と前記第６配線とが重なる領域に形成されており、前記第４アクティブ領域における前記第６トランジスタのソースと前記第６配線とを接続する第６ビアとを備える、半導体記憶装置。
  9. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　　ソースが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　　ソースが第３ビット線に、ドレインが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　　ソースが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、ドレインが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備え、
    　前記第７トランジスタは、第９トランジスタおよび第１０トランジスタを含み、
    　前記第８トランジスタは、第１１トランジスタおよび第１２トランジスタを含み、
    　前記ＳＲＡＭセルは、
    　　前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、第１方向に延びている第５ナノシート、ならびに、前記第９トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第９ナノシートを含む第１アクティブ領域と、
    　　前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第３ナノシート、ならびに、前記第１０トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１０ナノシートを含む第２アクティブ領域と、
    　　前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシート、ならびに、前記第１１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１１ナノシートを含む第３アクティブ領域と、
    　　前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシート、ならびに、前記第１２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１２ナノシートを含む第４アクティブ領域と、
    　　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１ナノシートを含む第５アクティブ領域と、
    　　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第６アクティブ領域と、
    　　前記第１～第６および第９～第１２ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす深さ方向をそれぞれ囲っている第１～第６および第９～第１２ゲート配線と、
    　　前記第１～第６および第９～第１２トランジスタの背面側の背面配線層に形成されており、前記第１方向に延びており、前記第２電源電圧を供給する第１および第２電源配線と、
    　　前記第１アクティブ領域における前記第９トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第１アクティブ領域における前記第９トランジスタのソースと前記第１電源配線とを接続する第１ビア、および、前記第２アクティブ領域における前記第１０トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第１０トランジスタのソースと前記第１電源配線とを接続する第２ビアの少なくともいずれか一方のビアと、
    　　前記第３アクティブ領域における前記第１１トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第３アクティブ領域における前記第１１トランジスタのソースと前記第２電源配線とを接続する第３ビア、および、前記第４アクティブ領域における前記第１２トランジスタのソースとなる領域と前記第２電源配線とが重なる領域に形成されており、前記第４アクティブ領域における前記第１２トランジスタのソースと前記第２電源配線とを接続する第４ビアの少なくともいずれか一方のビアとを備え、
    　前記第１、第５、第６、第９および第１１ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第５、第６、第９および第１１ゲート配線からそれぞれ露出しており、
    　前記第２、第３、第４、第１０および第１２ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第４、第１０および第１２ゲート配線からそれぞれ露出している、半導体記憶装置。
  10. 　請求項９記載の半導体記憶装置において、
    　前記第５および第９ナノシートは、前記第１方向に並んで配置されており、
    　前記第３および第１０ナノシートは、前記第１方向に並んで配置されており、
    　前記第６および第１１ナノシートは、前記第１方向に並んで配置されており、
    　前記第４および第１２ナノシートは、前記第１方向に並んで配置されている、半導体記憶装置。
  11. 　請求項９記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　　前記背面配線層に形成されており、前記第１方向に延びており、前記第１電源電圧を供給する第３電源配線と、
    　　前記第５アクティブ領域における前記第１トランジスタのソースとなる領域と前記第３電源配線とが重なる領域に形成されており、前記第５アクティブ領域における前記第１トランジスタのソースと前記第３電源配線とを接続する第５ビアと、
    　　前記第６アクティブ領域における前記第２トランジスタのソースとなる領域と前記第３電源配線とが重なる領域に形成されており、前記第６アクティブ領域における前記第２トランジスタのソースと前記第３電源配線とを接続する第６ビアとを備える、半導体記憶装置。
  12. 　請求項９記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１および第２ビアを備える、半導体記憶装置。
  13. 　請求項９記載の半導体記憶装置において、
    　前記第１ビット線は、前記第１～第８トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記第３ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第３配線を含み、
    　前記第４ビット線は、前記メタル配線層に形成されており、前記第１方向に延びる第４配線を含む、半導体記憶装置。
  14. 　請求項９記載の半導体記憶装置において、
    　前記第１ビット線は、前記背面配線層に形成されており、前記第１方向に延びており、前記第２アクティブ領域と平面視で重なりを有する第５配線を含み、
    　前記第２ビット線は、前記背面配線層に形成されており、前記第１方向に延びており、前記第４アクティブ領域と平面視で重なりを有する第６配線を含み、
    　前記ＳＲＡＭセルは、
    　　前記第２アクティブ領域における前記第３トランジスタのソースとなる領域と前記第５配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第３トランジスタのソースと前記第５配線とを接続する第７ビアと、
    　　前記第４アクティブ領域における前記第４トランジスタのソースとなる領域と前記第６配線とが重なる領域に形成されており、前記第４アクティブ領域における前記第４トランジスタのソースと前記第６配線とを接続する第８ビアとを備える、半導体記憶装置。
  15. 　請求項９記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、前記第１～第８トランジスタよりも上層のメタル配線層に形成されており、前記第１方向に延びており、前記第２電源電圧を供給する第４電源配線を備え、
    　前記第４電源配線は、前記第１２トランジスタのソースと接続されている、半導体記憶装置。
  16. 　ＳＲＡＭセルを含む半導体記憶装置であって、
    　前記ＳＲＡＭセルは、
    　　ソースが第１電源電圧を供給する第１電源に、ドレインが第１ノードに、ゲートが第２ノードにそれぞれ接続された第１トランジスタと、
    　　ソースが前記第１電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第２トランジスタと、
    　　ソースが第１ビット線に、ドレインが前記第１ノードに、ゲートが第１ワード線にそれぞれ接続された第３トランジスタと、
    　　ソースが前記第１ビット線と第１相補ビット線対を構成する第２ビット線に、ドレインが前記第２ノードに、ゲートが前記第１ワード線にそれぞれ接続された第４トランジスタと、
    　　ソースが第３ビット線に、ドレインが前記第１ノードに、ゲートが第２ワード線にそれぞれ接続された第５トランジスタと、
    　　ソースが前記第３ビット線と第２相補ビット線対を構成する第４ビット線に、ドレインが前記第２ノードに、ゲートが前記第２ワード線にそれぞれ接続された第６トランジスタと、
    　　ソースが前記第１電源電圧と異なる第２電源電圧を供給する第２電源に、ドレインが前記第１ノードに、ゲートが前記第２ノードにそれぞれ接続された第７トランジスタと、
    　　ソースが前記第２電源に、ドレインが前記第２ノードに、ゲートが前記第１ノードにそれぞれ接続された第８トランジスタとを備え、
    　前記第７トランジスタは、第９トランジスタおよび第１０トランジスタを含み、
    　前記第８トランジスタは、第１１トランジスタおよび第１２トランジスタを含み、
    　前記第１ビット線は、前記第１～第６および第９～第１２トランジスタの背面側の背面配線層に形成されており、第１方向に延びる第１配線を含み、
    　前記第２ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第２配線を含み、
    　前記第３ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第３配線を含み、
    　前記第４ビット線は、前記背面配線層に形成されており、前記第１方向に延びる第４配線を含み、
    　前記ＳＲＡＭセルは、
    　　前記第５トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第５ナノシート、ならびに、前記第９トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第９ナノシートを含む第１アクティブ領域と、
    　　前記第３トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第３ナノシート、ならびに、前記第１０トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１０ナノシートを含む第２アクティブ領域と、
    　　前記第６トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第６ナノシート、ならびに、前記第１１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１１ナノシートを含む第３アクティブ領域と、
    　　前記第４トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第４ナノシート、ならびに、前記第１２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１２ナノシートを含む第４アクティブ領域と、
    　　前記第１トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第１ナノシートを含む第５アクティブ領域と、
    　　前記第２トランジスタのチャネル、ソースおよびドレインを構成しており、当該チャネルとして、前記第１方向に延びている第２ナノシートを含む第６アクティブ領域と、
    　　前記第１～第６および第９～第１２ナノシートの、前記第１方向と垂直をなす第２方向、ならびに、前記第１および第２方向と垂直をなす深さ方向をそれぞれ囲っている第１～第６および第９～第１２ゲート配線と、
    　　前記第２アクティブ領域における前記第３トランジスタのソースとなる領域と前記第１配線とが重なる領域に形成されており、前記第２アクティブ領域における前記第３トランジスタのソースと前記第１配線とを接続する第１ビアと、
    　　前記第４アクティブ領域における前記第４トランジスタのソースとなる領域と前記第２配線とが重なる領域に形成されており、前記第４アクティブ領域における前記第４トランジスタのソースと前記第２配線とを接続する第２ビアと、
    　　前記第１アクティブ領域における前記第５トランジスタのソースとなる領域と前記第３配線とが重なる領域に形成されており、前記第１アクティブ領域における前記第５トランジスタのソースと前記第３配線とを接続する第３ビアと、
    　　前記第３アクティブ領域における前記第６トランジスタのソースとなる領域と前記第４配線とが重なる領域に形成されており、前記第３アクティブ領域における前記第６トランジスタのソースと前記第４配線とを接続する第４ビアとを備え、
    　前記第１、第５、第６、第９および第１１ナノシートは、前記第２方向における一方の側である第１側の面が、前記第１、第５、第６、第９および第１１ゲート配線からそれぞれ露出しており、
    　前記第２、第３、第４、第１０および第１２ナノシートは、前記第２方向における他方の側である第２側の面が、前記第２、第３、第４、第１０および第１２ゲート配線からそれぞれ露出している、半導体記憶装置。
  17. 　請求項１６記載の半導体記憶装置において、
    　前記第５および第９ナノシートは、前記第１方向に並んで配置されており、
    　前記第３および第１０ナノシートは、前記第１方向に並んで配置されており、
    　前記第６および第１１ナノシートは、前記第１方向に並んで配置されており、
    　前記第４および第１２ナノシートは、前記第１方向に並んで配置されている、半導体記憶装置。
  18. 　請求項１６記載の半導体記憶装置において、
    　前記ＳＲＡＭセルは、
    　　前記背面配線層に形成されており、前記第１方向に延びており、前記第１電源電圧を供給するに接続されている第１電源配線と、
    　　前記第５アクティブ領域における前記第１トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第５アクティブ領域における前記第１トランジスタのソースと前記第１電源配線とを接続する第５ビアと、
    　　前記第６アクティブ領域における前記第２トランジスタのソースとなる領域と前記第１電源配線とが重なる領域に形成されており、前記第６アクティブ領域における前記第２トランジスタのソースと前記第１電源配線とを接続する第６ビアとを備える、半導体記憶装置。
  19. 　請求項１６記載の半導体記憶装置において、
    　前記第１～第８トランジスタよりも上層のメタル配線層には、前記第１方向に延びており、前記第１電源電圧を供給する第２および第３電源配線が形成されており、
    　前記第２電源配線は、前記第９トランジスタのソースおよび前記第１０トランジスタのソースが接続されており、
    　前記第３電源配線は、前記第１１トランジスタのソースおよび前記第１２トランジスタのソースが接続されている、半導体記憶装置。
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